JP2019134175A - 半導体装置 - Google Patents

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Abstract

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。位相反転素子への電源電圧の印加を停止する場合、データを容量素子に記憶させることで、位相反転素子への電源電圧の供給を停止しても、容量素子においてデータを保持させる。【選択図】図１

Description

本発明は、記憶装置、及び当該記憶装置を用いた半導体装置、電子機器に関する。
絶縁表面上に形成される半導体膜を用いたトランジスタは、半導体装置にとって必要不可
欠な半導体素子である。トランジスタの製造には基板の耐熱温度という制約があるため、
比較的低温での成膜が可能なアモルファスシリコン、レーザ光または触媒元素を用いた結
晶化により得られるポリシリコンなどを活性層に有するトランジスタが、半導体表示装置
に用いられるトランジスタの主流となっている。
近年では、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファス
シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化
物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は
様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは
、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物
としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、
このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既
に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ところで、記憶装置の一つであるレジスタは、一般的に、インバータ、クロックドインバ
ータなどの論理素子と、スイッチング素子とで構成される論理回路である。メインメモリ
として用いられているＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）よりも遙か
に高速で動作可能であることから、レジスタは、プロセッサにおいて、演算処理や、プロ
グラムの実行状態の保持などのために、一時的にデータを保持するのに用いられている。
図１６（Ａ）に、インバータを用いたレジスタの構成する記憶素子の一つを示す。図１６
（Ａ）に示すレジスタ１３００は、インバータ１３０１、インバータ１３０２、スイッチ
ング素子１３０３、スイッチング素子１３０４を有する。そして、インバータ１３０１の
入力端子への信号ＩＮの入力は、スイッチング素子１３０３により制御されている。イン
バータ１３０１の出力端子の電位は、信号ＯＵＴとして、後段の回路に与えられる。また
、インバータ１３０１の出力端子はインバータ１３０２の入力端子に接続されており、イ
ンバータ１３０２の出力端子は、スイッチング素子１３０４を介してインバータ１３０１
の入力端子に接続されている。
スイッチング素子１３０３を介して入力された信号ＩＮの電位は、スイッチング素子１３
０３がオフ、スイッチング素子１３０４がオンになることで、レジスタ１３００内で保持
される。
図１６（Ａ）に示したレジスタ１３００の、より具体的な回路構成を、図１６（Ｂ）に示
す。図１６（Ｂ）に示すレジスタ１３００は、インバータ１３０１、インバータ１３０２
、スイッチング素子１３０３、スイッチング素子１３０４を有しており、これら回路素子
の接続構成は図１６（Ａ）と同じである。
インバータ１３０１は、ゲート電極が互いに接続されたｐチャネル型トランジスタ１３１
０と、ｎチャネル型トランジスタ１３１１とを有している。そして、ハイレベルの電源電
位ＶＤＤが与えられているノードと、ローレベルの電源電位ＶＳＳが与えられているノー
ド間において、ｐチャネル型トランジスタ１３１０と、ｎチャネル型トランジスタ１３１
１とは、直列に接続されている。また、同様に、インバータ１３０２は、ゲート電極が互
いに接続されたｐチャネル型トランジスタ１３１２と、ｎチャネル型トランジスタ１３１
３とを有している。そして、ハイレベルの電源電位ＶＤＤが与えられているノードと、ロ
ーレベルの電源電位ＶＳＳが与えられているノード間において、ｐチャネル型トランジス
タ１３１２と、ｎチャネル型トランジスタ１３１３とは、直列に接続されている。
図１６（Ｂ）に示すインバータ１３０１は、ｐチャネル型トランジスタ１３１０のゲート
電極と、ｎチャネル型トランジスタ１３１１のゲート電極に与えられる電位の高さに従っ
て、一方がオフ、他方がオンとなるように動作する。よって、電源電位ＶＤＤが与えられ
ているノードと、電源電位ＶＳＳが与えられているノードとの間の電流は、理想的には、
０になるはずである。しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が
流れているため、上記ノード間の電流は、完全に０にはならない。インバータ１３０２に
ついても同様の現象が生じるため、レジスタ１３００には、データの書き込みが行われて
いない保持の状態でも、消費電力が発生する。
例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバ
ータの場合、室温下、ノード間の電圧が約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じ
る。図１６（Ａ）、図１６（Ｂ）に示す記憶素子には、インバータ１３０１とインバータ
１３０２の、２つのインバータが設けられているので、２ｐＡ程度のオフ電流が生じる。
そして、記憶素子数が約１０７個程度であるレジスタの場合、オフ電流はレジスタ全体で
２０μＡとなる。そして、レジスタが設けられたＩＣチップの温度が上昇すれば、消費電
力はさらに大きくなり、レジスタだけでオフ電流が数ｍＡに達する。
そこで、消費電力を抑えるため、レジスタへの電源電位の供給を停止するという一つの方
法が提案されている。レジスタは電源電位の供給が途絶えるとデータを消失してしまう揮
発性の記憶装置であるため、その方法では、レジスタに長時間データを保持する必要があ
る場合に、レジスタ周辺に配置された不揮発性の記憶装置に上記データを一時的に移す。
しかし、これらの不揮発性の記憶装置は、主に磁気素子や強誘電体が用いられているため
、作製工程が複雑である。
また、長時間の電源停止を行う際には、データをハードディスク、フラッシュメモリ等の
記憶装置に移してから電源停止を行うこともできるが、それらの記憶装置はデータを元に
戻すのに時間を必要とするため、短時間の電源停止には適さない。
上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることがで
きる記憶装置、当該記憶装置を用いた半導体装置、電子機器の提供を目的の一つとする。
特に、短時間の電源停止により消費電力を抑えることができる記憶装置、当該記憶装置を
用いた半導体装置、電子機器の提供を目的の一つとする。
インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力
する論理素子（以下、位相反転素子と呼ぶ）を用いた記憶素子内に、データを保持するた
めの容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子
とを設ける。そして、上記スイッチング素子には、酸化物半導体をチャネル形成領域に含
むトランジスタを用いる。
具体的に、記憶素子は、２つの位相反転素子と、容量素子と、当該容量素子における電荷
の蓄積及び放出を制御するスイッチング素子とを少なくとも有する。記憶素子に入力され
たデータを含む信号は、第１の位相反転素子の入力端子に与えられる。第１の位相反転素
子の出力端子は、第２の位相反転素子の入力端子に接続されている。第２の位相反転素子
の出力端子は、第１の位相反転素子の入力端子に接続されている。第１の位相反転素子の
出力端子または第２の位相反転素子の入力端子の電位が、信号として後段の記憶素子、或
いは他の回路に出力される。
上記位相反転素子は、ゲート電極が互いに接続された少なくとも１つのｐチャネル型トラ
ンジスタと、少なくとも１つのｎチャネル型トランジスタとが、第１のノードと、第２の
ノードの間において、直列に接続された構成を有する。
そして、容量素子は、記憶素子に入力された信号のデータを必要に応じて記憶できるよう
に、上記スイッチング素子を介して、上記信号の電位が与えられるノードに接続されてい
る。
第１のノードと、第２のノードの間に電源電圧が与えられている状態において、第１の位
相反転素子の入力端子にデータを含む信号が入力されると、第１の位相反転素子及び第２
の位相反転素子によって、そのデータが保持される。第１のノードと第２のノード間への
電源電圧の印加を停止する場合、電源電圧の印加を停止する前に、上記スイッチング素子
をオンにして、信号のデータを容量素子に記憶させる。上記構成により、位相反転素子へ
の電源電圧の印加を停止しても、記憶素子にデータを保持させることが可能である。
そして、上記スイッチング素子に用いられるトランジスタのチャネル形成領域は、高純度
化された酸化物半導体を含んでいるため、オフ電流が著しく低いという特性を有している
。
酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られる高い移動度と、
非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属
酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減
されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）
又はｉ型に限りなく近い（実質的にｉ型）半導体である。具体的には、二次イオン質量分
析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）
により測定した、酸化物半導体に含まれる水素濃度の値が、５×１０１９／ｃｍ３以下、
好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さら
に好ましくは１×１０１６／ｃｍ３未満となるように、酸化物半導体に含まれる水分また
は水素などの不純物を除去する。上記構成により、ホール効果測定により測定できる酸化
物半導体膜のキャリア密度を、１×１０１４ｃｍ−３未満、好ましくは１×１０１２ｃｍ
−３未満、さらに好ましくは測定限界以下の１×１０１１ｃｍ−３未満とすることができ
る。即ち、酸化物半導体膜のキャリア密度を、限りなくゼロに近づけることができる。ま
た、バンドギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以
上である。よって、水分または水素などの不純物濃度が十分に低減されて高純度化された
酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体膜中及び導電膜中の、水素濃度の分析について触れておく。酸化物
半導体膜中及び導電膜中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行う。ＳＩＭＳ分析は、
その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得るこ
とが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布を
ＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く
、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定
の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定
の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域におけ
る、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当
該膜の存在する領域において、極大値を示す山型のピーク、極小値を示す谷型のピークが
存在しない場合、変曲点の値を水素濃度として採用する。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多
量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため
、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜
中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、減圧雰囲
気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（Ｃ
ＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の
水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは
１０ｐｐｂ以下の空気）雰囲気下で加熱処理を行う。上記加熱処理は、５００℃以上８５
０℃以下（若しくはガラス基板の歪点以下）、好ましくは５５０℃以上７５０℃以下の温
度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないも
のとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅｒｍ
ａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；昇温脱離ガス分析）により確
認済みである。
加熱処理は、炉での熱処理またはラピッドサーマルアニール法（ＲＴＡ法）を用いる。Ｒ
ＴＡ法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱
処理を行う方法がある。ＲＴＡ法を用いると熱処理に要する時間を０．１時間よりも短く
することもできる。
具体的に、上述した加熱処理により高純度化された酸化物半導体膜を活性層として用いた
トランジスタは、非常に低いオフ電流を示す。具体的には、例えば、チャネル幅（Ｗ）が
１×１０６μｍでチャネル長（Ｌ）が１０μｍの素子であっても、ソース電極とドレイン
電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲における、オフ電流（ゲート電極
とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）を、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下とすることができる。よって、オ
フ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ
／μｍ以下である。さらに、保持容量の電荷を保持するためのスイッチング素子として、
高純度化された酸化物半導体膜を有するゲート絶縁膜の厚さが１００ｎｍのトランジスタ
を用いて、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を
測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１
０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流密度が得られることが分
かった。したがって、本発明の一態様に係る記憶装置では、高純度化された酸化物半導体
膜を活性層として用いたトランジスタのオフ電流密度を、１００ｚＡ／μｍ以下、好まし
くは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。従って
、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結
晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほ
とんど現れない。その要因のひとつは、酸化物半導体中で電子供与体（ドナー）となる不
純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に
近づき、フェルミ準位が禁制帯の中央に位置することである。また、他の要因として、酸
化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリアが極めて少ないこ
とが挙げられる。さらに、ソース電極及びドレイン電極が縮退した状態にあることも、温
度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から
酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度
依存性がないので、オフ電流の温度依存性がみられないと考えられる。
上記構成を有するトランジスタを、容量素子に蓄積された電荷を保持するためのスイッチ
ング素子として用いることで、容量素子からの電荷のリーク電流を防ぐことができるため
、電源電圧の印加がない場合でも、データを消失させずに保持することが可能となる。そ
して、容量素子においてデータを保持している期間は、位相反転素子への電源電圧の供給
を行わなくても良いので、位相反転素子に用いられているトランジスタのオフ電流に起因
する無駄な消費電力を削減することができ、記憶装置、延いては記憶装置を用いた半導体
装置全体の、消費電力を低く抑えることが可能となる。
なお、位相反転素子に用いられるトランジスタには、酸化物半導体以外の、非晶質、微結
晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いること
ができる。また、上記トランジスタは、薄膜の半導体膜を用いていても良いし、バルクの
半導体基板を用いていても良い。酸化物半導体膜を用いたｐチャネル型トランジスタを作
製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導体膜
を用い、プロセスを簡略化することもできる。
また、本発明の一態様では、記憶素子への電源電圧の供給を、酸化物半導体をチャネル形
成領域に含むトランジスタを用いて制御しても良い。上述したように、酸化物半導体をチ
ャネル形成領域に含むトランジスタは、３．０〜３．５ｅＶという、シリコンの約３倍程
度の大きなバンドギャップを有している。よって、酸化物半導体をチャネル形成領域に含
むトランジスタは高耐圧性を有するため、記憶素子への電源電圧の供給を上記トランジス
タで制御することで、半導体装置の信頼性を高めることができる。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半
導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化
物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や
、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、
上記酸化物半導体は、珪素を含んでいてもよい。
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することがで
きる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一又は複数の金属元素を示
す。
消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置を提供するこ
とができる。
記憶素子の回路図。 記憶素子の回路図。 記憶素子の回路図。 記憶素子の回路図。 記憶素子の回路図。 記憶素子の回路図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の断面図。 記憶装置の構成を示す図。 トランジスタの上面図及び断面図。 記憶装置の作製方法を示す図。 従来の記憶素子の回路図。 記憶装置を用いたＣＰＵのブロック図。 電子機器の構成を示す図。 酸化物半導体を用いたトランジスタの断面図。 図１９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）が印加された状態を示し、（Ｂ）ゲート電極（ＧＥ）に負の電圧（ＶＧ＜０）が印加された状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 記憶装置の断面図。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの集積回路や、ＲＦタグ、半導体表示装置な
ど、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれ
る。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される
発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒ
ｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ
）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた
回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
（実施の形態１）
本発明の一態様に係る記憶装置は、１ビットのデータを記憶することができる記憶素子を
、単数または複数有する。図１に、本発明の記憶装置が有する記憶素子の、回路図の一例
を示す。図１に示す記憶素子１００は、入力された信号の位相を反転させて出力する第１
の位相反転素子１０１及び第２の位相反転素子１０２と、スイッチング素子１０３と、ス
イッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６とを、少な
くとも有する。
記憶素子１００に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して
第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端
子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０
２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端
子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１
０２の入力端子の電位が、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。
なお、図１では、第１の位相反転素子１０１及び第２の位相反転素子１０２としてインバ
ータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素子１
０２として、インバータの他に、クロックドインバータを用いることもできる。
容量素子１０５は、記憶素子１００に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子１０３及び容量用スイッチング素子１０６を介して、記憶
素子１００の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている。
具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その一
方の電極は、容量用スイッチング素子１０６を介して第１の位相反転素子１０１の入力端
子に接続され、他方の電極は、ローレベルの電源電位ＶＳＳ、グラウンドなどの固定電位
が与えられているノードに接続されている。
また、容量用スイッチング素子１０６は、高純度化された酸化物半導体をチャネル形成領
域に有するトランジスタを用いている。
なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどの
その他の回路素子を、さらに有していても良い。
次いで、図１で示した記憶素子の、より具体的な回路図の一例を、図２に示す。図２に示
す記憶素子１００は、第１の位相反転素子１０１と、第２の位相反転素子１０２と、スイ
ッチング素子１０３と、スイッチング素子１０４と、容量素子１０５と、容量用スイッチ
ング素子１０６とを有しており、これら回路素子の接続構成は図１と同じである。
そして、図２において第１の位相反転素子１０１は、ゲート電極が互いに接続されたｐチ
ャネル型トランジスタ１０７と、ｎチャネル型トランジスタ１０８とが、ハイレベルの電
源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第
２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラ
ンジスタ１０７のソース電極が、電源電位ＶＤＤの与えられる第１のノードに接続され、
ｎチャネル型トランジスタ１０８のソース電極が、電源電位ＶＳＳの与えられる第２のノ
ードに接続される。また、ｐチャネル型トランジスタ１０７のドレイン電極と、ｎチャネ
ル型トランジスタ１０８のドレイン電極とが接続されており、上記２つのドレイン電極の
電位は、第１の位相反転素子１０１の出力端子の電位とみなすことができる。また、ｐチ
ャネル型トランジスタ１０７のゲート電極、及びｎチャネル型トランジスタ１０８のゲー
ト電極の電位は、第１の位相反転素子１０１の入力端子の電位とみなすことができる。
また、図２において第２の位相反転素子１０２は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ１０９と、ｎチャネル型トランジスタ１１０とが、ハイレベルの電源
電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２
のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラン
ジスタ１０９のソース電極が、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎ
チャネル型トランジスタ１１０のソース電極が、電源電位ＶＳＳの与えられる第２のノー
ドに接続される。また、ｐチャネル型トランジスタ１０９のドレイン電極と、ｎチャネル
型トランジスタ１１０のドレイン電極とが接続されており、上記２つのドレイン電極の電
位は、第２の位相反転素子１０２の出力端子の電位とみなすことができる。また、ｐチャ
ネル型トランジスタ１０９のゲート電極、及びｎチャネル型トランジスタ１１０のゲート
電極の電位は、第２の位相反転素子１０２の入力端子の電位とみなすことができる。
また、図２では、スイッチング素子１０３としてトランジスタを用いている場合を例示し
ており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチン
グが制御される。また、スイッチング素子１０４としてトランジスタを用いている場合を
例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ２によりスイ
ッチングが制御される。
なお、図２では、スイッチング素子１０３と、スイッチング素子１０４が、それぞれトラ
ンジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発
明の一態様では、スイッチング素子１０３またはスイッチング素子１０４が、トランジス
タを複数有していても良い。スイッチング素子１０３またはスイッチング素子１０４が、
スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトラン
ジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が
組み合わされて接続されていても良い。
また、図２では、容量用スイッチング素子１０６として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６に用いる
トランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオ
フ電流は、上述したとおり著しく低い。
そして、図２では、容量用スイッチング素子１０６がトランジスタを一つだけ有する構成
を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッ
チング素子１０６が、トランジスタを複数有していても良い。容量用スイッチング素子１
０６が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数
のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列
と並列が組み合わされて接続されていても良い。
なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトラン
ジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース
電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トラン
ジスタが並列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電
極のいずれか一方が、第２のトランジスタのソース電極とドレイン電極のいずれか一方に
接続され、第１のトランジスタのソース電極とドレイン電極の他方が第２のトランジスタ
のソース電極とドレイン電極の他方に接続されている状態を意味する。
また、本発明の一態様では、少なくとも、容量用スイッチング素子１０６においてスイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有していれば良い。よって、第１の位相反転素子１０１、第２の位相反転素子１
０２、スイッチング素子１０３、またはスイッチング素子１０４に用いられるトランジス
タは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、また
はゲルマニウムなどの半導体を用いることができる。また、上記トランジスタは、薄膜の
半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。酸化物半導体
膜を用いたｐチャネル型トランジスタを作製することが可能であれば、記憶素子内の全て
のトランジスタの活性層に酸化物半導体膜を用い、プロセスを簡略化することもできる。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続しているように図示されている場合
であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜
が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続と
は、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範
疇に含める。
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル
型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与え
られる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位
が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼
ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮
定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従
ってソース電極とドレイン電極の呼び方が入れ替わる。
次いで、図１に示す記憶素子の動作の一例について説明する。
まず、データの書き込み時において、スイッチング素子１０３はオン、スイッチング素子
１０４はオフ、容量用スイッチング素子１０６はオフとする。そして、第１のノードに電
源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第
２のノード間に電源電圧が印加される。記憶素子１００に与えられる信号ＩＮの電位は、
スイッチング素子１０３を介して第１の位相反転素子１０１の入力端子に与えられるので
、第１の位相反転素子１０１の出力端子は、信号ＩＮの位相が反転した電位になる。そし
て、スイッチング素子１０４をオンにし、第１の位相反転素子１０１の入力端子と第２の
位相反転素子１０２の出力端子とを接続することで、第１の位相反転素子１０１及び第２
の位相反転素子１０２にデータが書き込まれる。
次いで、入力されたデータの保持を、第１の位相反転素子１０１及び第２の位相反転素子
１０２によって行う場合、スイッチング素子１０４をオン、容量用スイッチング素子１０
６をオフの状態にしたままで、スイッチング素子１０３をオフにする。スイッチング素子
１０３をオフにすることで、入力されたデータは、第１の位相反転素子１０１及び第２の
位相反転素子１０２によって保持される。このとき、第１のノードに電源電位ＶＤＤを与
え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電
源電圧が印加されている状態を維持する。
そして、第１の位相反転素子１０１の出力端子の電位には、第１の位相反転素子１０１及
び第２の位相反転素子１０２によって保持されているデータが反映されている。よって、
上記電位を読み取ることで、データを記憶素子１００から読み出すことができる。
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子１０５において行う場合、まず、スイッチング素子１０３はオフ、スイッチング
素子１０４はオン、容量用スイッチング素子１０６はオンとする。そして、容量用スイッ
チング素子１０６を介して、第１の位相反転素子１０１及び第２の位相反転素子１０２に
よって保持されているデータの値に見合った量の電荷が容量素子１０５に蓄積されること
で、容量素子１０５へのデータの書き込みが行われる。容量素子１０５にデータが記憶さ
れた後、容量用スイッチング素子１０６をオフにすることで、容量素子１０５に記憶され
たデータは保持される。容量用スイッチング素子１０６をオフにした後は、第１のノード
と第２のノードとに、例えば電源電位ＶＳＳを与えて等電位とすることで、第１のノード
と第２のノード間の電源電圧の印加を停止する。なお、容量素子１０５にデータが記憶さ
れた後は、スイッチング素子１０４をオフにしても良い。
このように、入力されたデータの保持を容量素子１０５において行う場合は、第１のノー
ドと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子１０１が
有するｐチャネル型トランジスタ１０７及びｎチャネル型トランジスタ１０８、或いは、
第２の位相反転素子１０２が有するｐチャネル型トランジスタ１０９及びｎチャネル型ト
ランジスタ１１０を介して、第１のノードと第２のノードの間に流れるオフ電流を限りな
く０にすることができる。したがって、データの保持時における記憶素子のオフ電流に起
因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた半導
体装置全体の、消費電力を低く抑えることが可能となる。
また、容量用スイッチング素子１０６に用いられているトランジスタは、高純度化された
酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／
μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすること
ができる。よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタは
オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その結
果、上記トランジスタを用いた容量用スイッチング素子１０６がオフである時、容量素子
１０５に蓄積された電荷は殆ど放電しないため、データは保持される。
また、容量素子１０５に記憶されているデータを読み出す場合は、スイッチング素子１０
３をオフとする。そして、再び、第１のノードに電源電位ＶＤＤを与え、第２のノードに
電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧を印加する。
そして、容量用スイッチング素子１０６をオンにすることで、データが反映された電位を
有する信号ＯＵＴを、記憶素子１００から読み出すことができる。
次いで、図２に示した回路において、電源電位ＶＤＤの供給を停止しない場合のタイミン
グチャートの一例を図２４に示す。信号Ｓｉｇ１がローレベルになり、信号Ｓｉｇ２はハ
イレベルになることによって、信号ＩＮが遮断され、帰還ループができ、状態が保持でき
る。信号Ｓｉｇ１が再びハイレベルになり、信号Ｓｉｇ２がローレベルになると、信号Ｉ
Ｎが入り、第１の位相反転素子１０１を介して出力される。このとき、信号Ｓｉｇ３はロ
ーレベルとする。
図２５は、図２の回路の電源電位ＶＤＤの供給を停止する場合のタイミングチャートの一
例である。信号Ｓｉｇ１がローレベルになり、信号Ｓｉｇ２はハイレベルになることによ
って、信号ＩＮが遮断され、帰還ループができ、状態が保持できる。この後、信号Ｓｉｇ
３をハイレベルにすることによって容量素子１０５に記憶がなされる（図２５ではハイレ
ベル）。その後、電源電位ＶＤＤの供給が停止しても、容量素子１０５の電位は保持され
る。その後、電源電位ＶＤＤが供給され、信号Ｓｉｇ３が再度ハイレベルになると、容量
素子１０５の電位が第１の位相反転素子１０１を介して出力される（図２５ではローレベ
ル）。
（実施の形態２）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図３に、本実施の形態の記憶素子の回路図を、一例として示す。
図３に示す記憶素子２００は、入力された信号の位相を反転させて出力する第１の位相反
転素子２０１、第２の位相反転素子２０２及び第３の位相反転素子２０７と、スイッチン
グ素子２０３と、スイッチング素子２０４と、スイッチング素子２０８と、スイッチング
素子２０９と、容量素子２０５と、容量用スイッチング素子２０６とを、少なくとも有す
る。
記憶素子２００に入力されたデータを含む信号ＩＮは、スイッチング素子２０３を介して
第１の位相反転素子２０１の入力端子に与えられる。第１の位相反転素子２０１の出力端
子は、第２の位相反転素子２０２の入力端子に接続されている。第２の位相反転素子２０
２の出力端子は、スイッチング素子２０４を介して、第１の位相反転素子２０１の入力端
子に接続されている。第１の位相反転素子２０１の出力端子または第２の位相反転素子２
０２の入力端子の電位は、スイッチング素子２０８を介して、信号ＯＵＴとして後段の記
憶素子、或いは他の回路に出力される。
容量素子２０５は、記憶素子２００に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、容量用スイッチング素子２０６を介して、記憶素子２００の入力端子、すな
わち信号ＩＮの電位が与えられるノードに接続されている。具体的に、容量素子２０５は
、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチ
ング素子２０６を介して信号ＩＮの電位が与えられるノードに接続され、他方の電極は、
ローレベルの電源電位ＶＳＳ、グラウンドなどの固定電位が与えられているノードに接続
されている。
また、容量素子２０５の上記一方の電極は、第３の位相反転素子２０７の入力端子に接続
される。第３の位相反転素子２０７の出力端子の電位は、スイッチング素子２０９を介し
て、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力される。
なお、図３では、第１の位相反転素子２０１、第２の位相反転素子２０２及び第３の位相
反転素子２０７としてインバータを用いる例を示しているが、第１の位相反転素子２０１
、第２の位相反転素子２０２または第３の位相反転素子２０７として、インバータの他に
、クロックドインバータを用いることもできる。
また、容量用スイッチング素子２０６は、高純度化された酸化物半導体をチャネル形成領
域に有するトランジスタを用いている。
なお、記憶素子２００は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどの
その他の回路素子を、さらに有していても良い。
次いで、図３で示した記憶素子の、より具体的な回路図の一例を、図４に示す。図４に示
す記憶素子２００は、第１の位相反転素子２０１、第２の位相反転素子２０２、第３の位
相反転素子２０７、スイッチング素子２０３、スイッチング素子２０４、スイッチング素
子２０８、スイッチング素子２０９、容量素子２０５、容量用スイッチング素子２０６を
少なくとも有しており、これら回路素子の接続構成は図３と同じである。
そして、図４において第１の位相反転素子２０１は、ゲート電極が互いに接続されたｐチ
ャネル型トランジスタ２１０と、ｎチャネル型トランジスタ２１１とが、ハイレベルの電
源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第
２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラ
ンジスタ２１０のソース電極が、電源電位ＶＤＤの与えられる第１のノードに接続され、
ｎチャネル型トランジスタ２１１のソース電極が、電源電位ＶＳＳの与えられる第２のノ
ードに接続される。また、ｐチャネル型トランジスタ２１０のドレイン電極と、ｎチャネ
ル型トランジスタ２１１のドレイン電極とが接続されており、上記２つのドレイン電極の
電位は、第１の位相反転素子２０１の出力端子の電位とみなすことができる。また、ｐチ
ャネル型トランジスタ２１０のゲート電極、及びｎチャネル型トランジスタ２１１のゲー
ト電極の電位は、第１の位相反転素子２０１の入力端子の電位とみなすことができる。
また、図４において第２の位相反転素子２０２は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ２１２と、ｎチャネル型トランジスタ２１３とが、ハイレベルの電源
電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２
のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラン
ジスタ２１２のソース電極が、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎ
チャネル型トランジスタ２１３のソース電極が、電源電位ＶＳＳの与えられる第２のノー
ドに接続される。また、ｐチャネル型トランジスタ２１２のドレイン電極と、ｎチャネル
型トランジスタ２１３のドレイン電極とが接続されており、上記２つのドレイン電極の電
位は、第２の位相反転素子２０２の出力端子の電位とみなすことができる。また、ｐチャ
ネル型トランジスタ２１２のゲート電極、及びｎチャネル型トランジスタ２１３のゲート
電極の電位は、第２の位相反転素子２０２の入力端子の電位とみなすことができる。
また、図４において第３の位相反転素子２０７は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ２１４と、ｎチャネル型トランジスタ２１５とが、ハイレベルの電源
電位ＶＤＤが与えられる第３のノードと、ローレベルの電源電位ＶＳＳが与えられる第４
のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラン
ジスタ２１４のソース電極が、電源電位ＶＤＤの与えられる第３のノードに接続され、ｎ
チャネル型トランジスタ２１５のソース電極が、電源電位ＶＳＳの与えられる第４のノー
ドに接続される。また、ｐチャネル型トランジスタ２１４のドレイン電極と、ｎチャネル
型トランジスタ２１５のドレイン電極とが接続されており、上記２つのドレイン電極の電
位は、第３の位相反転素子２０７の出力端子の電位とみなすことができる。また、ｐチャ
ネル型トランジスタ２１４のゲート電極、及びｎチャネル型トランジスタ２１５のゲート
電極の電位は、第３の位相反転素子２０７の入力端子の電位とみなすことができる。
なお、上記第１のノードと第３のノードは、電気的に接続された一つのノードであっても
良い。また、上記第２のノードと第４のノードも、電気的に接続された一つのノードであ
っても良い。
また、図４では、スイッチング素子２０３としてトランジスタを用いている場合を例示し
ており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチン
グが制御される。また、スイッチング素子２０４としてトランジスタを用いている場合を
例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ２によりスイ
ッチングが制御される。また、スイッチング素子２０９としてトランジスタを用いている
場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ４によ
りスイッチングが制御される。
なお、図４では、スイッチング素子２０３、スイッチング素子２０４、スイッチング素子
２０９が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明はこの構
成に限定されない。本発明の一態様では、スイッチング素子２０３、スイッチング素子２
０４、またはスイッチング素子２０９が、トランジスタを複数有していても良い。スイッ
チング素子２０３、スイッチング素子２０４、またはスイッチング素子２０９が、スイッ
チング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタ
は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合
わされて接続されていても良い。
また、図４では、容量用スイッチング素子２０６として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子２０６に用いる
トランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオ
フ電流は、上述したとおり著しく低い。
そして、図４では、容量用スイッチング素子２０６がトランジスタを一つだけ有する構成
を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッ
チング素子２０６が、トランジスタを複数有していても良い。容量用スイッチング素子２
０６が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数
のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列
と並列が組み合わされて接続されていても良い。
また、本発明の一態様では、少なくとも、容量用スイッチング素子２０６においてスイッ
チング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形
成領域に有していれば良い。よって、第１の位相反転素子２０１、第２の位相反転素子２
０２、第３の位相反転素子２０７、スイッチング素子２０３、スイッチング素子２０４、
スイッチング素子２０８、スイッチング素子２０９に用いられるトランジスタは、酸化物
半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウ
ムなどの半導体を用いることができる。また、上記トランジスタは、薄膜の半導体膜を用
いていても良いし、バルクの半導体基板を用いていても良い。酸化物半導体膜を用いたｐ
チャネル型トランジスタを作製することが可能であれば、記憶素子内の全てのトランジス
タの活性層に酸化物半導体膜を用い、プロセスを簡略化することもできる。
次いで、図３に示す記憶素子の動作の一例について説明する。
まず、データの書き込み時において、スイッチング素子２０３はオン、スイッチング素子
２０４はオフ、スイッチング素子２０８はオフ、スイッチング素子２０９はオフ、容量用
スイッチング素子２０６はオンとする。そして、第１のノードに電源電位ＶＤＤを与え、
第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電
圧が印加される。記憶素子２００に与えられる信号ＩＮの電位は、スイッチング素子２０
３を介して第１の位相反転素子２０１の入力端子に与えられるので、第１の位相反転素子
２０１の出力端子は、信号ＩＮの位相が反転した電位になる。そして、スイッチング素子
２０４をオンにし、第１の位相反転素子２０１の入力端子と第２の位相反転素子２０２の
出力端子とを接続することで、第１の位相反転素子２０１及び第２の位相反転素子２０２
にデータが書き込まれる。
また、データの書き込み時では、容量用スイッチング素子２０６を介して、信号ＩＮのデ
ータの値に見合った量の電荷が容量素子２０５に蓄積されることで、容量素子２０５にも
データが書き込まれる。
なお、データの書き込み時において、第３のノードと第４のノード間に電源電圧を印加す
る必要はない。よって、例えば、第３のノードと第４のノードとに、例えば電源電位ＶＳ
Ｓを与えて等電位とする。
次いで、入力されたデータの保持を、第１の位相反転素子２０１及び第２の位相反転素子
２０２によって行う場合、スイッチング素子２０４をオン、スイッチング素子２０８をオ
フ、スイッチング素子２０９をオフにした状態で、スイッチング素子２０３をオフ、容量
用スイッチング素子２０６をオフにする。スイッチング素子２０３をオフにすることで、
入力されたデータは、第１の位相反転素子２０１及び第２の位相反転素子２０２によって
保持される。このとき、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位
ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧が印加されている状態
を維持する。
また、容量用スイッチング素子２０６をオフにすることで、容量素子２０５に書き込まれ
たデータも、保持される。
そして、第１の位相反転素子２０１の出力端子の電位には、第１の位相反転素子２０１及
び第２の位相反転素子２０２によって保持されているデータが反映されている。よって、
スイッチング素子２０８をオンにして上記電位を読み取ることで、データを記憶素子２０
０から読み出すことができる。
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子２０５のみにおいて行う場合は、第１のノードと第２のノードとに、例えば電源
電位ＶＳＳを与えて等電位とすることで、第１のノードと第２のノード間の電源電圧の印
加を停止する。第１のノードと第２のノード間の電源電圧の印加を停止すると、第１の位
相反転素子２０１及び第２の位相反転素子２０２において保持されているデータは消える
が、容量素子２０５に書き込まれたデータは、そのまま保持される。
このように、入力されたデータの保持を容量素子２０５において行う場合は、第１のノー
ドと第２のノード間に電源電圧を印加する必要がないので、第１の位相反転素子２０１が
有するｐチャネル型トランジスタ２１０及びｎチャネル型トランジスタ２１１、或いは、
第２の位相反転素子２０２が有するｐチャネル型トランジスタ２１２及びｎチャネル型ト
ランジスタ２１３を介して、第１のノードと第２のノードの間に流れるオフ電流を、限り
なく０にすることができる。したがって、保持時における記憶素子のオフ電流に起因する
消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた半導体装置
全体の、消費電力を低く抑えることが可能となる。
また、入力されたデータの保持を容量素子２０５において行う場合、第３のノードと第４
のノード間に電源電圧を印加する必要がない。よって、第３の位相反転素子２０７が有す
るｐチャネル型トランジスタ２１４及びｎチャネル型トランジスタ２１５を介して、第３
のノードと第４のノードの間に流れるオフ電流を限りなく０にすることができる。したが
って、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することがで
き、記憶装置、延いては記憶装置を用いた半導体装置全体の、消費電力を低く抑えること
が可能となる。
また、容量用スイッチング素子２０６に用いられているトランジスタは、高純度化された
酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／
μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすること
ができる。よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタは
、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その
結果、上記トランジスタを用いた容量用スイッチング素子２０６がオフである時、容量素
子２０５に蓄積された電荷は殆ど放電しないため、データは保持される。
なお、容量素子２０５に記憶されているデータを読み出す場合は、第３のノードに電源電
位ＶＤＤを与え、第４のノードに電源電位ＶＳＳを与えることで、第３のノードと第４の
ノード間に電源電圧を印加する。第３のノードと第４のノード間に電源電圧が与えられる
と、第３の位相反転素子２０７の出力端子には、入力端子の電位の位相が反転した電位が
与えられる。なお、第３の位相反転素子２０７の入力端子には、容量素子２０５に蓄積さ
れている電荷量に見合った高さの電位が与えられるので、その出力端子の電位にはデータ
が反映される。よって、スイッチング素子２０９をオンにすることで、データが反映され
た電位を有する信号ＯＵＴを、記憶素子２００から読み出すことができる。
図２６は、図４の回路の電源電位ＶＤＤの供給を停止しない場合のタイミングチャートの
一例である。信号Ｓｉｇ１がローレベルになり、信号Ｓｉｇ２はハイレベルになることに
よって、信号ＩＮが遮断され、帰還ループができ、状態が保持できる。信号Ｓｉｇ１が再
びハイレベルになり、信号Ｓｉｇ２がローレベルになると、信号ＩＮが入り、第１の位相
反転素子２０１を介して出力される。このとき信号Ｓｉｇ３、信号Ｓｉｇ４はローレベル
であり、信号Ｓｉｇ５はハイレベルである。
図２７は、図４の回路の電源電位ＶＤＤの供給を停止する場合のタイミングチャートの一
例である。信号Ｓｉｇ１がローレベルになり、信号Ｓｉｇ２はハイレベルになることによ
って、信号ＩＮが遮断され、帰還ループができ、状態が保持できる。一方、信号Ｓｉｇ３
をハイレベルにすることによって容量素子２０５に記憶がなされる（図２７ではローレベ
ル）。その後、電源電位ＶＤＤの供給が停止しても容量素子２０５の電位は保持される。
その後、電源電位ＶＤＤが供給され、信号Ｓｉｇ５がローレベル、信号Ｓｉｇ３がローレ
ベル、信号Ｓｉｇ４がハイレベルになると、容量素子２０５の電位が第３の位相反転素子
２０７を介して出力される（図２７ではハイレベル）。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。
図５に、本実施の形態の記憶素子の回路図を、一例として示す。
図５に示す記憶素子３００は、入力された信号の位相を反転させて出力する第１の位相反
転素子３０１及び第２の位相反転素子３０２と、スイッチング素子３０３と、スイッチン
グ素子３０４と、容量素子３０５と、容量用スイッチング素子３０６と、容量素子３０７
と、容量用スイッチング素子３０８とを、少なくとも有する。
記憶素子３００に入力されたデータを含む信号ＩＮは、スイッチング素子３０３を介して
第１の位相反転素子３０１の入力端子に与えられる。第１の位相反転素子３０１の出力端
子は、第２の位相反転素子３０２の入力端子に接続されている。第２の位相反転素子３０
２の出力端子は、スイッチング素子３０４を介して、第１の位相反転素子３０１の入力端
子に接続されている。第１の位相反転素子３０１の出力端子または第２の位相反転素子３
０２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力され
る。
容量素子３０５は、記憶素子３００に入力された信号ＩＮのデータを必要に応じて記憶で
きるように、スイッチング素子３０３及び容量用スイッチング素子３０６を介して、記憶
素子３００の入力端子、すなわち信号ＩＮの電位が与えられるノードに接続されている。
具体的に、容量素子３０５は、一対の電極間に誘電体を有するコンデンサであり、その一
方の電極は、容量用スイッチング素子３０６を介して第１の位相反転素子３０１の入力端
子に接続され、他方の電極は、ローレベルの電源電位ＶＳＳ、グラウンドなどの固定電位
が与えられているノードに接続されている。
容量素子３０７は、容量素子３０５と同様に、記憶素子３００に入力された信号ＩＮのデ
ータを必要に応じて記憶できるように、スイッチング素子３０３、第１の位相反転素子３
０１及び容量用スイッチング素子３０８を介して、記憶素子３００の入力端子、すなわち
信号ＩＮの電位が与えられるノードに接続されている。具体的に、容量素子３０７は、一
対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチング
素子３０８を介して第１の位相反転素子３０１の出力端子に接続され、他方の電極は、ロ
ーレベルの電源電位ＶＳＳ、グラウンドなどの固定電位が与えられているノードに接続さ
れている。
なお、図５では、第１の位相反転素子３０１、第２の位相反転素子３０２としてインバー
タを用いる例を示しているが、第１の位相反転素子３０１または第２の位相反転素子３０
２として、インバータの他に、クロックドインバータを用いることもできる。
また、容量用スイッチング素子３０６及び容量用スイッチング素子３０８は、高純度化さ
れた酸化物半導体をチャネル形成領域に有するトランジスタを用いている。
なお、記憶素子３００は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどの
その他の回路素子を、さらに有していても良い。
次いで、図５で示した記憶素子の、より具体的な回路図の一例を、図６に示す。図６に示
す記憶素子３００は、第１の位相反転素子３０１、第２の位相反転素子３０２、スイッチ
ング素子３０３、スイッチング素子３０４、容量素子３０５、容量用スイッチング素子３
０６、容量素子３０７、容量用スイッチング素子３０８を少なくとも有しており、これら
回路素子の接続構成は図５と同じである。
そして、図６において第１の位相反転素子３０１は、ゲート電極が互いに接続されたｐチ
ャネル型トランジスタ３０９と、ｎチャネル型トランジスタ３１０とが、ハイレベルの電
源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第
２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラ
ンジスタ３０９のソース電極が、電源電位ＶＤＤの与えられる第１のノードに接続され、
ｎチャネル型トランジスタ３１０のソース電極が、電源電位ＶＳＳの与えられる第２のノ
ードに接続される。また、ｐチャネル型トランジスタ３０９のドレイン電極と、ｎチャネ
ル型トランジスタ３１０のドレイン電極とが接続されており、上記２つのドレイン電極の
電位は、第１の位相反転素子３０１の出力端子の電位とみなすことができる。また、ｐチ
ャネル型トランジスタ３０９のゲート電極、及びｎチャネル型トランジスタ３１０のゲー
ト電極の電位は、第１の位相反転素子３０１の入力端子の電位とみなすことができる。
また、図６において第２の位相反転素子３０２は、ゲート電極が互いに接続されたｐチャ
ネル型トランジスタ３１１と、ｎチャネル型トランジスタ３１２とが、ハイレベルの電源
電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２
のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トラン
ジスタ３１１のソース電極が、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎ
チャネル型トランジスタ３１２のソース電極が、電源電位ＶＳＳの与えられる第２のノー
ドに接続される。また、ｐチャネル型トランジスタ３１１のドレイン電極と、ｎチャネル
型トランジスタ３１２のドレイン電極とが接続されており、上記２つのドレイン電極の電
位は、第２の位相反転素子３０２の出力端子の電位とみなすことができる。また、ｐチャ
ネル型トランジスタ３１１のゲート電極、及びｎチャネル型トランジスタ３１２のゲート
電極の電位は、第２の位相反転素子３０２の入力端子の電位とみなすことができる。
また、図６では、スイッチング素子３０３としてトランジスタを用いている場合を例示し
ており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチン
グが制御される。また、スイッチング素子３０４としてトランジスタを用いている場合を
例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ２によりスイ
ッチングが制御される。
なお、図６では、スイッチング素子３０３、スイッチング素子３０４が、それぞれトラン
ジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明
の一態様では、スイッチング素子３０３またはスイッチング素子３０４が、トランジスタ
を複数有していても良い。スイッチング素子３０３またはスイッチング素子３０４が、ス
イッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジ
スタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組
み合わされて接続されていても良い。
また、図６では、容量用スイッチング素子３０６として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子３０６に用いる
トランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオ
フ電流は、上述したとおり著しく低い。
また、図６では、容量用スイッチング素子３０８として、酸化物半導体をチャネル形成領
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号Ｓｉｇ４によりスイッチングが制御される。容量用スイッチング素子３０８に用いる
トランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオ
フ電流は、上述したとおり著しく低い。
そして、図６では、容量用スイッチング素子３０６または容量用スイッチング素子３０８
がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない
。本発明の一態様では、容量用スイッチング素子３０６または容量用スイッチング素子３
０８が、トランジスタを複数有していても良い。容量用スイッチング素子３０６または容
量用スイッチング素子３０８が、スイッチング素子として機能するトランジスタを複数有
している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続さ
れていても良いし、直列と並列が組み合わされて接続されていても良い。
また、本発明の一態様では、少なくとも、容量用スイッチング素子３０６または容量用ス
イッチング素子３０８において、スイッチング素子として用いられるトランジスタが、高
純度化された酸化物半導体をチャネル形成領域に有していれば良い。よって、第１の位相
反転素子３０１、第２の位相反転素子３０２、スイッチング素子３０３、スイッチング素
子３０４に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶、多結晶、
または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。ま
た、上記トランジスタは、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を
用いていても良い。酸化物半導体膜を用いたｐチャネル型トランジスタを作製することが
可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導体膜を用い、プロ
セスを簡略化することもできる。
次いで、図５または図６に示す記憶素子の動作の一例について説明する。
まず、データの書き込み時において、スイッチング素子３０３はオン、スイッチング素子
３０４はオフ、容量用スイッチング素子３０６はオフ、容量用スイッチング素子３０８は
オフとする。そして、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位Ｖ
ＳＳを与えることで、第１のノードと第２のノード間に電源電圧が印加される。記憶素子
３００に与えられる信号ＩＮの電位は、スイッチング素子３０３を介して第１の位相反転
素子３０１の入力端子に与えられるので、第１の位相反転素子３０１の出力端子は、信号
ＩＮの位相が反転した電位になる。そして、スイッチング素子３０４をオンにし、第１の
位相反転素子３０１の入力端子と第２の位相反転素子３０２の出力端子とを接続すること
で、第１の位相反転素子３０１及び第２の位相反転素子３０２にデータが書き込まれる。
次いで、入力されたデータの保持を、第１の位相反転素子３０１及び第２の位相反転素子
３０２によって行う場合、スイッチング素子３０４をオン、容量用スイッチング素子３０
６をオフ、容量用スイッチング素子３０８をオフの状態にしたままで、スイッチング素子
３０３をオフにする。スイッチング素子３０３をオフにすることで、入力されたデータは
、第１の位相反転素子３０１及び第２の位相反転素子３０２によって保持される。このと
き、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えること
で、第１のノードと第２のノード間に電源電圧が印加されている状態を維持する。
そして、第１の位相反転素子３０１の出力端子の電位には、第１の位相反転素子３０１及
び第２の位相反転素子３０２によって保持されているデータが反映されている。よって、
上記電位を読み取ることで、データを記憶素子３００から読み出すことができる。
なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、
容量素子３０５、容量素子３０７において行う場合は、スイッチング素子３０３をオフ、
スイッチング素子３０４をオン、容量用スイッチング素子３０６をオン、容量用スイッチ
ング素子３０８をオンとする。そして、容量用スイッチング素子３０６を介して、第１の
位相反転素子３０１及び第２の位相反転素子３０２に保持されているデータの値に見合っ
た量の電荷が、容量素子３０５に蓄積されることで、容量素子３０５へのデータの書き込
みが行われる。また、容量用スイッチング素子３０８を介して、第１の位相反転素子３０
１及び第２の位相反転素子３０２に保持されているデータの値に見合った量の電荷が、容
量素子３０７に蓄積されることで、容量素子３０７へのデータの書き込みが行われる。な
お、容量素子３０５が有する一対の電極間の電圧と、容量素子３０７が有する一対の電極
間の電圧は、その極性が逆になる。
容量素子３０５にデータが記憶された後、容量用スイッチング素子３０６をオフにするこ
とで、容量素子３０５に記憶されたデータは保持される。また、容量素子３０７にデータ
が記憶された後、容量用スイッチング素子３０８をオフにすることで、容量素子３０７に
記憶されたデータは保持される。容量用スイッチング素子３０６、容量用スイッチング素
子３０８をオフにした後は、第１のノードと第２のノードとに、例えば電源電位ＶＳＳを
与えて等電位とすることで、第１のノードと第２のノード間の電源電圧の印加を停止する
。
このように、入力されたデータの保持を容量素子３０５及び容量素子３０７において行う
場合は、第１のノードと第２のノード間に電源電圧を印加する必要がないので、第１の位
相反転素子３０１が有するｐチャネル型トランジスタ３０９及びｎチャネル型トランジス
タ３１０、或いは、第２の位相反転素子３０２が有するｐチャネル型トランジスタ３１１
及びｎチャネル型トランジスタ３１２を介して、第１のノードと第２のノードの間に流れ
るオフ電流を、限りなく０にすることができる。したがって、保持時における記憶素子の
オフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置
を用いた半導体装置全体の、消費電力を低く抑えることが可能となる。
また、容量用スイッチング素子３０６及び容量用スイッチング素子３０８に用いられてい
るトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、
そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ま
しくは１ｚＡ／μｍ以下にすることができる。よって、高純度化された酸化物半導体膜を
活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトラ
ンジスタに比べて著しく低い。その結果、上記トランジスタを用いた容量用スイッチング
素子３０６がオフである時、容量素子３０５に蓄積された電荷は殆ど放電しないため、デ
ータは保持される。また、上記トランジスタを用いた容量用スイッチング素子３０８がオ
フである時、容量素子３０７に蓄積された電荷は殆ど放電しないため、データは保持され
る。
なお、容量素子３０５及び容量素子３０７に記憶されているデータを読み出す場合は、第
１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第
１のノードと第２のノード間に電源電圧を印加する。この状態で、容量用スイッチング素
子３０６をオンとする。第１のノードと第２のノード間に電源電圧が与えられると、第１
の位相反転素子３０１の出力端子には、入力端子の電位の位相が反転した電位が与えられ
る。なお、第１の位相反転素子３０１の入力端子には、容量素子３０５に蓄積されている
電荷量に見合った高さの電位が与えられるので、その出力端子の電位にはデータが反映さ
れる。また、容量用スイッチング素子３０８をオンにすることで、容量素子３０５に蓄積
されている電荷量に見合った高さの電位が、第１の位相反転素子３０１の出力端子に与え
られる。よって、データが反映された電位を有する信号ＯＵＴを、記憶素子３００から読
み出すことができる。
図２８は、図６の回路の電源電位ＶＤＤの供給を停止しない場合のタイミングチャートの
一例である。信号Ｓｉｇ１がローレベルになり、信号Ｓｉｇ２はハイレベルになることに
よって、信号ＩＮが遮断され、帰還ループができ、状態が保持できる。信号Ｓｉｇ１が再
びハイレベルになり、信号Ｓｉｇ２がローレベルになると、信号ＩＮが入り、第１の位相
反転素子３０１を介して出力される。このとき信号Ｓｉｇ３、信号Ｓｉｇ４はローレベル
とする。
図２９は、図６の回路の電源電位ＶＤＤの供給を停止する場合のタイミングチャートの一
例である。信号Ｓｉｇ１がローレベルになり、信号Ｓｉｇ２はハイレベルになることによ
って、信号ＩＮが遮断され、帰還ループができ、状態が保持できる。この後、信号Ｓｉｇ
３、信号Ｓｉｇ４をハイレベルにすることによって容量素子３０５、容量素子３０７に記
憶がなされる。その後、電源電位ＶＤＤの供給が停止しても容量素子３０５、容量素子３
０７の電位は保持される（図２９では容量素子３０５がハイレベル、容量素子３０７はロ
ーレベル）。その後、電源電位ＶＤＤが供給され、信号Ｓｉｇ３、信号Ｓｉｇ４が再度ハ
イレベルになると、容量素子３０５の電位が第１の位相反転素子３０１を介して出力され
、容量素子３０７の電位が出力される（図２９では共にローレベル）。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本発明の一態様に係る半導体装置は、シリコンを用いたトランジスタと、酸化物半導体を
用いたトランジスタとを有する。シリコンを用いたトランジスタは、シリコンウェハ、Ｓ
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、絶縁表面上のシリコン薄膜な
どを用いて形成することができる。
ＳＯＩ基板は、例えば、スマートカット（登録商標）に代表されるＵＮＩＢＯＮＤ（登録
商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）（登録商
標）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ
Ｅｔｃｈｉｎｇ）法などの方法や、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌ
ａｎｔｅｄ Ｏｘｙｇｅｎ）法などを用いて作製することができる。
絶縁表面を有する基板上に形成されたシリコンの半導体膜は、公知の技術により結晶化し
ても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用
いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わ
せて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電
熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用い
る結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶法を用いても良い。
また、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する基
板上に移すことで、半導体装置を形成しても良い。転写には、様々な方法を用いることが
できる。例えば、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化によ
り脆弱化して半導体素子を剥離し、移す方法、基板と半導体素子の間に水素を含む非晶質
珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで
基板と半導体素子とを剥離し、移す方法、半導体素子が形成された基板を機械的に削除ま
たは溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、移す
方法等が挙げられる。
本実施の形態では、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて
、シリコンを有するトランジスタを作製した後、酸化物半導体を有するトランジスタを作
製する場合を例に挙げて、半導体装置の構造及びその作製方法について説明する。
まず、図７（Ａ）に示すように、ボンド基板５００を洗浄した後、ボンド基板５００の表
面に絶縁膜５０１を形成する。
ボンド基板５００として、シリコンの単結晶半導体基板を用いることができる。また、ボ
ンド基板５００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウム
が添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。
なお、ボンド基板５００に用いられる単結晶半導体基板は、結晶軸の方向が基板内におい
て揃っていることが望ましいが、点欠陥、線欠陥、面欠陥などの格子欠陥が完璧に排除さ
れた完全結晶である必要はない。
ボンド基板５００の形状は円形に限定されず、円形以外の形状に加工されていても良い。
例えば、後に貼り合わせるベース基板５０３の形状が一般的に矩形状であること、及び縮
小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮し、ボンド基板５
００が矩形となるように、その形状を加工しても良い。ボンド基板５００の形状の加工は
、市販の円形状の単結晶半導体基板を切断することで、行うことができる。
絶縁膜５０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いた
ものであっても良い。絶縁膜５０１の厚さは、後に不純物が含まれる領域が除去されるこ
とを考慮して、１５ｎｍ以上５００ｎｍ以下とすると良い。
絶縁膜５０１を構成する膜には、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪
素膜、酸化ゲルマニウム、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲル
マニウム膜などの珪素またはゲルマニウムを組成に含む絶縁膜を用いることができる。ま
た、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜
、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金
属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶
縁膜を用いることもできる。
本実施の形態では、ボンド基板５００を熱酸化することによって形成された酸化珪素を、
絶縁膜５０１として用いる例を示す。なお、図７（Ａ）では、絶縁膜５０１がボンド基板
５００の全面を覆うように形成されているが、絶縁膜５０１は、ボンド基板５００の少な
くとも一面に形成されていればよい。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質をいう。
また、ボンド基板５００の表面を熱酸化することにより絶縁膜５０１を形成する場合、熱
酸化は、含有水分量が低い酸素を用いるドライ酸化、酸素雰囲気中に塩化水素などのハロ
ゲンを含むガスを添加する熱酸化、などを用いることができる。また、水素を酸素で燃焼
させて水を作るパイロジェニック酸化、高純度純水を１００度以上に加熱した水蒸気を用
いて酸化を行う水蒸気酸化などのウェット酸化を、絶縁膜５０１の形成に用いても良い。
ベース基板５０３にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を
低下させる不純物を含むような基板を用いる場合、ベース基板５０３からの分離後に形成
される半導体膜に、上記不純物が拡散することを防止できるようなバリア膜を、少なくと
も１層以上、絶縁膜５０１が有することが好ましい。バリア膜として用いることが出来る
絶縁膜には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミ
ニウム膜などが挙げられる。バリア膜として用いる絶縁膜は、例えば厚さ１５ｎｍ〜３０
０ｎｍの膜厚で形成することが好ましい。また、バリア膜とボンド基板５００との間に、
酸化珪素膜や酸化窒化珪素膜などの、バリア膜より窒素の含有率の低い絶縁膜を形成して
も良い。窒素の含有率の低い絶縁膜の厚さは、５ｎｍ以上２００ｎｍ以下とすれば良い。
酸化珪素を絶縁膜５０１として用いる場合、絶縁膜５０１はシランと酸素、ＴＥＯＳ（テ
トラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶ
Ｄ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶
縁膜５０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜５０
１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成
長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜５０
１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（
ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメ
チルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（Ｏ
ＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ
２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコ
ン含有化合物を用いることができる。
ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を
有する酸化珪素膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が２００℃以
上５００℃以下で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏ
ｘｉｄｅ）を用いることができる。ＬＴＯの形成には、シリコンソースガスにモノシラン
（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに二酸化窒素（
ＮＯ２）などを用いることができる。
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化珪素膜でなる絶縁膜５０１を形成す
る場合、ＴＥＯＳの流量１５ｓｃｃｍ、Ｏ２の流量７５０ｓｃｃｍ、成膜圧力１００Ｐａ
、成膜温度３００℃、ＲＦ出力３００Ｗ、電源周波数１３．５６ＭＨｚとすれば良い。
なお、有機シランを用いて形成された酸化珪素膜、または低温で成膜した窒化酸化珪素膜
などの、比較的低温で成膜された絶縁膜は、表面にＯＨ基を多く有する。ＯＨ基は水分子
と水素結合することでシラノール基を形成して、ベース基板と絶縁膜とを低温で接合する
。そして、最終的には共有結合であるシロキサン結合が、ベース基板と絶縁膜との間に形
成される。よって、上記の有機シランを用いて形成された酸化珪素膜、または比較的低温
で成膜されたＬＴＯなどの絶縁膜は、Ｓｍａｒｔ Ｃｕｔなどで用いられているＯＨ基が
存在しない或いは非常に少ない熱酸化膜よりも、低温での接合に向いていると言える。
絶縁膜５０１は、平滑で親水性の接合面をボンド基板５００の表面に形成するための膜で
ある。そのため、絶縁膜５０１の平均粗さＲａが０．７ｎｍ以下、より好ましくは、０．
４ｎｍ以下が好ましい。また、絶縁膜５０１の厚さは５ｎｍ以上５００ｎｍ以下であり、
より好ましくは１０ｎｍ以上２００ｎｍ以下とすれば良い。
次に図７（Ｂ）に示すように、ボンド基板５００に、電界で加速されたイオンでなるイオ
ンビームを、矢印で示すように絶縁膜５０１を介してボンド基板５００に照射し、ボンド
基板５００の表面から一定の深さの領域に、微小ボイドを有する脆化層５０２を形成する
。例えば、脆化層は、結晶構造が乱されることで局所的に脆弱化された層を意味し、その
状態は脆化層を形成する手段によって異なる。なお、ボンド基板の一表面から脆化層まで
の領域も多少脆弱化される場合があるが、脆化層は後に分断される領域及びその付近の層
を指す。
脆化層５０２が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。イオンの平均侵入深さとほぼ同じ深さの領域に
脆化層５０２が形成される。イオンを注入する深さで、ボンド基板５００から後に分離さ
れる半導体膜５０４の厚さが決定される。脆化層５０２が形成される深さは例えば５０ｎ
ｍ以上５００ｎｍ以下とすることができ、好ましくは５０ｎｍ以上２００ｎｍ以下とする
と良い。
イオンをボンド基板５００に注入するには、質量分離を伴わないイオンドーピング法で行
うことがタクトタイムを短縮するという点で望ましいが、本発明は質量分離を伴うイオン
注入法を用いていても良い。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を生
成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法
、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化
させることができる。イオンドーピング法でイオン注入を行う場合、イオンビームに、Ｈ
＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上、より好ましくは８０％以上含ま
れていることが好ましい。Ｈ３ ＋の割合を８０％以上とすることで、イオンビームに含ま
れるＨ２ ＋イオンの割合が相対的に小さくなるため、イオンビームに含まれる水素イオン
の平均侵入深さのばらつきが小さくなるので、イオンの注入効率が向上し、タクトタイム
を短縮することができる。
また、Ｈ３ ＋はＨ＋、Ｈ２ ＋に比べて質量が大きい。そのため、イオンビームにおいて、
Ｈ３ ＋の割合が多い場合と、Ｈ＋、Ｈ２ ＋の割合が多い場合とでは、ドーピングの際の加
速電圧が同じであっても、前者の場合の方が、ボンド基板５００の浅い領域に水素を注入
することができる。また前者の場合、ボンド基板５００に注入される水素の、厚さ方向に
おける濃度分布が急峻となるため、脆化層５０２の厚さ自体も薄くすることができる。
水素ガスを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上
２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃ
ｍ２以下とすることで、イオンビームに含まれるイオン種及びその割合、絶縁膜５０１の
膜厚にもよるが、脆化層５０２をボンド基板５００の深さ５０ｎｍ以上５００ｎｍ以下の
領域に形成することができる。
例えば、ボンド基板５００が単結晶シリコン基板であり、絶縁膜５０１が厚さ１００ｎｍ
の熱酸化膜で形成されている場合、ソースガスである１００％水素ガスの流量が５０ｓｃ
ｃｍ、ビーム電流密度５μＡ／ｃｍ２、加速電圧５０ｋＶ、ドーズ量２．０×１０１６ａ
ｔｏｍｓ／ｃｍ２の条件では、ボンド基板５００から厚さ１４６ｎｍ程度の半導体膜を分
離することができる。なお、水素をボンド基板５００に添加する際の条件が同じであって
も、絶縁膜５０１の膜厚をより大きくすることで、半導体膜の膜厚をより小さくすること
ができる。
イオンビームのソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起し
て生成されるイオン種は、Ｈｅ＋が殆どであるため、質量分離を伴わないイオンドーピン
グ法でも、Ｈｅ＋を主たるイオンとしてボンド基板５００に注入することができる。よっ
て、イオンドーピング法で、効率良く、微小な空孔を脆化層５０２に形成することができ
る。ヘリウムを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ
以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ
／ｃｍ２以下とすることができる。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用
いることもできる。
なお、イオンドーピング法でボンド基板５００にイオン注入を行う場合、イオンドーピン
グ装置内に存在する不純物がイオンと共に被処理物に注入されるため、絶縁膜５０１の表
面近傍にＳ、Ｃａ、Ｆｅ、Ｍｏ等の不純物が存在する可能性がある。よって、絶縁膜５０
１の表面近傍の最も不純物が多いと考えられる領域を、エッチングや、研磨などにより除
去しておいても良い。具体的には、絶縁膜５０１の表面から１０ｎｍ〜１００ｎｍ、より
望ましくは３０〜７０ｎｍ程度の深さまでの領域を除去すれば良い。ドライエッチングだ
と、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法
、例えば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチン
グ法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチン
グ法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２
周波プラズマエッチング法またはヘリコン波プラズマエッチング法などを用いることがで
きる。例えば、窒化酸化珪素膜の表面近傍をＩＣＰエッチング法で除去する場合、エッチ
ングガスであるＣＨＦ３の流量を７．５ｓｃｃｍ、Ｈｅの流量を１００ｓｃｃｍ、反応圧
力５．５Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨ
ｚ）電力４７５Ｗ、下部電極（バイアス側）に投入する電力３００Ｗ、エッチング時間１
０ｓｅｃ程度とすることで、表面から５０ｎｍ程度の深さまでの領域を除去することがで
きる。
エッチングガスとして、フッ素系ガスであるＣＨＦ３の他に、Ｃｌ２、ＢＣｌ３、ＳｉＣ
ｌ４、ＣＣｌ４などの塩素系ガス、ＣＦ４、ＳＦ６、ＮＦ３などのフッ素系ガス、Ｏ２を
適宜用いることができる。また用いるエッチングガスにＨｅ以外の不活性気体を添加して
も良い。例えば、添加する不活性元素として、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種
または複数種の元素を用いることができる。また窒化酸化珪素膜の表面近傍をウェットエ
ッチングで除去する場合、フッ化水素アンモニウム、フッ化アンモニウム等を含む水溶液
を、エッチャントとして用いれば良い。また研磨は、化学的機械的研磨（ＣＭＰ：Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨など
により、行うことができる。
脆化層５０２の形成後に、絶縁膜５０１の表面近傍における汚染の著しい領域を、エッチ
ングまたは研磨などにより除去することで、ベース基板５０３上に形成される半導体膜５
０４に混入する不純物の量を抑えることができる。また、最終的に形成される半導体装置
では、不純物の影響により、しきい値電圧の変動、リーク電流の増加などのトランジスタ
の電気的特性の低下及び信頼性の低下が生じるのを防ぐことができる。
上記不純物の除去には、原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若
しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場
合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用い
ることができる。
次に、図７（Ｃ）に示すように、絶縁膜５０１を間に挟むように、ボンド基板５００とベ
ース基板５０３を貼り合わせる。
なお、ベース基板５０３とボンド基板５００との貼り合わせを行う前に、貼り合わせに係
る表面、すなわち本実施の形態では、ボンド基板５００上に形成された絶縁膜５０１とベ
ース基板５０３の表面に、絶縁膜５０１とベース基板５０３の接合強度を向上させるため
の表面処理を施すことが好ましい。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理およびドライ処理の
組み合わせが挙げられる。異なるウェット処理、または異なるドライ処理を組み合わせて
行っても良い。ウェット処理としては、オゾン水を用いたオゾン処理（オゾン水洗浄）、
メガソニック洗浄などの超音波洗浄、または２流体洗浄（純水や水素添加水等の機能水を
窒素等のキャリアガスとともに吹き付ける方法）、塩酸と過酸化水素水を用いた洗浄など
が挙げられる。ドライ処理としては、不活性ガス中性原子ビーム処理、不活性ガスイオン
ビーム処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、また
はラジカル処理などが挙げられる。上記のような表面処理を行うことで、貼り合わせに係
る表面の親水性および清浄度を高め、その結果、接合強度を向上させることができる。
貼り合わせは、ベース基板５０３と、ボンド基板５００上の絶縁膜５０１とを密着させた
後、重ね合わせたベース基板５０３とボンド基板５００の一部に、１Ｎ／ｃｍ２以上５０
０Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加え
る。圧力を加えると、その部分からベース基板５０３と絶縁膜５０１とが接合を開始し、
最終的には密着した面全体に接合がおよぶ。
接合はファンデルワールス力や水素結合を用いて行われているため、室温でも強固な接合
が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板５０３は
様々なものを用いることが可能である。例えばベース基板５０３としては、アルミノシリ
ケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどの電子工業用
に使われる各種ガラス基板の他、石英基板、セラミック基板、サファイア基板などの基板
を用いることが出来る。さらにベース基板５０３として、シリコン、ガリウムヒ素、イン
ジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む
金属基板をベース基板５０３として用いても良い。なお、ベース基板５０３として用いる
ガラス基板は、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましく
は、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６
８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好まし
い。また、ガラス基板として無アルカリガラス基板を用いると、不純物による半導体装置
の汚染を抑えることができる。
ガラス基板としては、液晶パネルの製造用に開発されたマザーガラス基板を用いることが
できる。マザーガラスとしては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．
５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍまたは、７３０
ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍ
ｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍ
ｍ×２４００ｍｍ）などのサイズの基板が知られている。大面積のマザーガラス基板をベ
ース基板５０３として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現
できる。マザーガラス基板のような大型の基板をベース基板５０３として用いることで、
ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、１枚の基板か
ら製造されるＩＣ、ＬＳＩ等のチップ数が増加するので、生産性を飛躍的に向上させるこ
とができる。
ベース基板５０３として使用することができる基板に大きな制限はないが、少なくとも、
後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、フュージ
ョン法やフロート法で作製されるガラス基板を用いることができる。ガラス基板としては
、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。ま
た、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、
バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、一般に、酸化ホウ
素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが
得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい
。なお、シュリンクに起因する貼り合わせの不良を回避するために、接合を行う前に、ベ
ース基板５０３に予め加熱処理を施しておいても良い。
また、ベース基板５０３上に絶縁膜を形成しておいても良い。ベース基板５０３は、その
表面に絶縁膜が必ずしも形成されていなくとも良いが、ベース基板５０３の表面に絶縁膜
を形成しておくことで、ベース基板５０３からボンド基板５００に、アルカリ金属やアル
カリ土類金属などの不純物が入り込むのを防ぐことができる。またベース基板５０３の表
面に絶縁膜を形成しておく場合、ベース基板５０３上の絶縁膜が絶縁膜５０１と接合する
ので、ベース基板５０３として用いることができる基板の種類がさらに広がる。プラスチ
ック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、
後の半導体素子の作製工程における処理温度に耐え得るのであれば、ベース基板５０３上
に絶縁膜を形成する場合において、ベース基板５０３として用いることが可能である。プ
ラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステ
ル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカー
ボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）
、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレ
ート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニ
ル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。ベース基板５０
３上に絶縁膜を形成する場合、絶縁膜５０１と同様に、該絶縁膜の表面に表面処理を行っ
てから貼り合わせを行うと良い。
ベース基板５０３にボンド基板５００を貼り合わせた後、ベース基板５０３と絶縁膜５０
１との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理
温度は、脆化層５０２に亀裂を発生させない温度とし、２００℃以上４００℃以下の温度
範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板５０３に
ボンド基板５００を貼り合わせることで、ベース基板５０３と絶縁膜５０１と間における
接合の結合力を強固にすることができる。
なお、ボンド基板５００とベース基板５０３とを貼り合わせるときに、接合面がゴミなど
により汚染されてしまうと、汚染部分は接合されなくなる。接合面の汚染を防ぐために、
ボンド基板５００とベース基板５０３との貼り合わせは、気密な処理室内で行うことが好
ましい。また、ボンド基板５００とベース基板５０３とを貼り合わせるとき、処理室内を
５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にするようにしても
良い。
次いで、加熱処理を行うことで、脆化層５０２において隣接する微小ボイドどうしが結合
して、微小ボイドの体積が増大する。その結果、図７（Ｄ）に示すように、脆化層５０２
においてボンド基板５００の一部である半導体膜５０４が、ボンド基板５００から分離す
る。絶縁膜５０１はベース基板５０３に接合しているので、ベース基板５０３上にはボン
ド基板５００から分離された半導体膜５０４が固定される。半導体膜５０４をボンド基板
５００から分離するための加熱処理の温度は、ベース基板５０３の歪み点を越えない温度
とする。
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加
熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＧＲＴＡ装置を用いる場合
は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることが
できる。抵抗加熱装置を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２
時間以上４時間以内とすることができる。
また、上記加熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。
誘電加熱による加熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至
３ＴＨｚの高周波をボンド基板５００に照射することで行うことができる。具体的には、
例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、脆化層内の
隣接する微小ボイドどうしを結合させ、最終的にボンド基板５００を脆化層において分断
させることができる。
抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。ボンド基板５
００が貼り付けられたベース基板５０３を、縦型炉のボートに載置し、該ボートを縦型炉
のチャンバーに搬入する。ボンド基板５００の酸化を抑制するため、まずチャンバー内を
排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にした後、
窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、加
熱温度を２００℃に上昇させる。
チャンバー内を大気圧の窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、
１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間
かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２
時間加熱処理する。その後、１時間かけて、加熱温度４００℃まで下げ、１０分〜３０分
間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上に並べられたボ
ンド基板５００、及び半導体膜５０４が貼り付けられたベース基板５０３を冷却する。
上記の抵抗加熱炉を用いた加熱処理は、絶縁膜５０１とベース基板５０３との結合力を強
化するための加熱処理と、脆化層５０２を分割させる加熱処理が連続して行われる。この
２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２０
０℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板５０３とボンド
基板５００を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以
下、処理時間１分から数時間以内程度の加熱処理を行い、ボンド基板５００を脆化層５０
２で分断させる。
なお、ボンド基板５００の周辺部は、ベース基板５０３と接合していないことがある。こ
れは、ボンド基板５００の周辺部が面取りされている、或いは周辺部が曲率を有している
ため、ベース基板５０３と絶縁膜５０１とが密着しない、または、ボンド基板５００の周
辺部では脆化層５０２が分割しにくいなどの理由によるものと考えられる。また、その他
の理由として、ボンド基板５００を作製する際に行われるＣＭＰなどの研磨が、ボンド基
板５００の周辺部で不十分であり、中央部に比べて周辺部では表面が荒れていることが挙
げられる。また、ボンド基板５００を移送する際に、キャリア等でボンド基板５００の周
辺部に傷が入ってしまった場合、該傷も、周辺部がベース基板５０３に接合しにくい理由
になると考えられる。そのため、ベース基板５０３には、ボンド基板５００よりもサイズ
の小さい半導体膜５０４が貼り付けられる。
なお、ボンド基板５００を分離させる前に、ボンド基板５００に水素化処理を行うように
しても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
なお、ベース基板５０３と複数のボンド基板５００とを貼り合わせる場合、該複数のボン
ド基板５００が異なる結晶面方位を有していても良い。半導体中における多数キャリアの
移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位
を有するボンド基板５００を、適宜選択して半導体膜５０４を形成すればよい。例えば半
導体膜５０４を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体
膜５０４を形成することで、該半導体素子における多数キャリアの移動度を高めることが
できる。また、例えば半導体膜５０４を用いてｐ型の半導体素子を形成するならば、｛１
１０｝面を有する半導体膜５０４を形成することで、該半導体素子における多数キャリア
の移動度を高めることができる。そして、半導体素子としてトランジスタを形成するなら
ば、チャネルの向きと結晶面方位とを考慮し、半導体膜５０４の貼り合わせの方向を定め
るようにする。
次に、半導体膜５０４の表面を研磨により平坦化しても良い。平坦化は必ずしも必須では
ないが、平坦化を行うことで、後に形成される半導体膜５０６及び半導体膜５０７とゲー
ト絶縁膜の界面の特性を向上させることが出来る。具体的に研磨は、ＣＭＰまたは液体ジ
ェット研磨などにより、行うことができる。半導体膜５０４の厚さは、上記平坦化により
薄膜化される。上記平坦化は、エッチングする前の半導体膜５０４に施しても良いが、後
にエッチングにより形成される半導体膜５０６及び半導体膜５０７に施しても良い。
また研磨ではなく、半導体膜５０４の表面をエッチングすることでも、半導体膜５０４の
表面を平坦化することができる。エッチングには、反応性イオンエッチング（ＲＩＥ：Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、例えばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌ
ｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング
法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波
プラズマエッチング法等のドライエッチング法を用いれば良い。
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ
〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイ
アス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良
い。例えば、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下
部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ
、下部電極（バイアス側）に投入する電力４０Ｗ、エッチング時間２５ｓｅｃ〜２７ｓｅ
ｃとすることで、半導体膜５０４を５０ｎｍ乃至６０ｎｍ程度にまで薄膜化することがで
きる。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガ
ス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いるこ
とができる。
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで半導体膜
５０４を薄膜化できるのみならず、半導体膜５０４の表面を平坦化することができる。
なお、ベース基板５０３に密着された半導体膜５０４は、脆化層５０２の形成、脆化層５
０２における分断によって、結晶欠陥が形成されている、または、その表面の平坦性が損
なわれている。そこで、本発明の一態様では、結晶欠陥を低減、および平坦性を向上する
ために、半導体膜５０４の表面に形成されている自然酸化膜などの酸化膜を除去する処理
を行った後、半導体膜５０４にレーザ光の照射を行う。
本発明実施の形態では、フッ化水素の濃度が０．５ｗｔ％のＤＨＦに半導体膜５０４を１
１０秒間さらすことで酸化膜を除去する。
レーザ光の照射は、半導体膜５０４を部分溶融させる程度のエネルギー密度で行うことが
好ましい。完全溶融させると、液相となった半導体膜５０４で無秩序な核発生が起こるた
めに、半導体膜５０４が再結晶化された際に微結晶が生成し、結晶性が低下するからであ
る。部分溶融させることで、半導体膜５０４では、溶融されていない固相部分から結晶成
長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、半導体膜５０
４の結晶欠陥が減少され、結晶性が回復される。なお、半導体膜５０４が完全溶融状態で
あるとは、半導体膜５０４が絶縁膜５０１との界面まで溶融され、液体状態になっている
ことをいう。他方、半導体膜５０４が部分溶融状態であるとは、上層が溶融して液相であ
り、下層が固相である状態をいう。
このレーザ光の照射には、半導体膜５０４を部分的に溶融させるためにパルス発振でレー
ザ光の照射を行うことが望ましい。例えば、パルス発振の場合は、繰り返し周波数１ＭＨ
ｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ
〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いるこ
とができる。
レーザ光は、半導体に選択的に吸収される固体レーザの基本波または第２高調波であるこ
とが望ましい。具体的には、例えば、波長が２５０ｎｍ以上７００ｎｍ以下の範囲のレー
ザ光を用いることができる。また、レーザ光のエネルギーは、レーザ光の波長、レーザ光
の表皮深さ、半導体膜５０４の膜厚などを考慮して決定することができる。例えば、半導
体膜５０４の厚さが１２０ｎｍ程度で、レーザ光の波長が３０８ｎｍのパルス発振レーザ
を用いる場合は、レーザ光のエネルギー密度を６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２
とすれば良い。
パルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レ
ーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レー
ザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ
、銅蒸気レーザまたは金蒸気レーザを用いることができる。
本実施の形態では、レーザ光の照射は、半導体膜５０４の膜厚が１４６ｎｍ程度の場合、
次のように行うことができる。レーザ光のレーザ発振器として、ＸｅＣｌエキシマレーザ
（波長：３０８ｎｍ、パルス幅：２０ｎ秒、繰り返し周波数３０Ｈｚ）を用いる。光学系
により、レーザ光の断面を０．４ｍｍ×１２０ｍｍの線状に整形する。レーザ光の走査速
度を０．５ｍｍ／秒とし、レーザ光を半導体膜５０４に照射する。レーザ光の照射により
、図７（Ｅ）に示すように、結晶欠陥が修復された半導体膜５０５が形成される。
なお、レーザ光の照射は、希ガスまたは窒素雰囲気のような不活性雰囲気、または減圧雰
囲気で行うことが好ましい。上記雰囲気中でレーザ光を照射するには、気密性のあるチャ
ンバー内でレーザ光を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバー
を用いない場合は、レーザ光の被照射面に窒素ガスなど不活性ガスを吹き付けることで不
活性雰囲気でのレーザ光の照射を実現することができる。不活性雰囲気または減圧雰囲気
においてレーザ光の照射を行うことで、大気雰囲気で行う場合よりも、自然酸化膜の発生
をより抑え、レーザ光照射後に形成される半導体膜５０５にひび割れが生じる、またはピ
ッチ縞が発生するのを抑え、半導体膜５０５の平坦性を向上させることができ、レーザ光
の使用可能なエネルギー範囲を広くすることができる。
光学系により、レーザ光は、エネルギー分布を均一にし、かつ断面の形状を線状にするこ
とが好ましい。このことにより、スループット良く、かつレーザ光の照射を均一に行うこ
とができる。レーザ光のビーム長は、ベース基板５０３の１辺より長くすることで、１回
の走査で、ベース基板５０３に貼り付けられた全ての半導体膜５０４にレーザ光を照射す
ることができる。レーザ光のビーム長がベース基板５０３の１辺より短い場合は、複数回
の走査で、ベース基板５０３に貼り付けられた全ての半導体膜５０４にレーザ光を照射す
ることができるような、長さにすればよい。
希ガスまたは窒素雰囲気のような不活性雰囲気、または減圧雰囲気にて、レーザ光を照射
するには、気密性のあるチャンバー内でレーザ光を照射し、このチャンバー内の雰囲気を
制御すればよい。チャンバーを用いない場合は、レーザ光の被照射面に窒素ガスなど不活
性ガスを吹き付けることで不活性雰囲気でのレーザ光の照射を実現することができる。不
活性雰囲気または減圧雰囲気においてレーザ光の照射を行うことで、大気雰囲気で行う場
合よりも、自然酸化膜の発生をより抑え、レーザ光照射後に形成される半導体膜５０５に
ひび割れが生じる、またはピッチ縞が発生するのを抑え、半導体膜５０５の平坦性を向上
させることができ、レーザ光の使用可能なエネルギー範囲を広くすることができる。
レーザ光を照射する前に、ドライエッチングにより半導体膜５０４の表面を平坦化してい
る場合、ドライエッチングにより半導体膜５０４の表面付近で結晶欠陥などの損傷が生じ
ていることがある。しかし上記レーザ光の照射により、ドライエッチングにより生じる損
傷をも補修することが可能である。
次にレーザ光を照射した後に、半導体膜５０５の表面をエッチングしても良い。レーザ光
の照射後に半導体膜５０５の表面をエッチングする場合は、必ずしもレーザ光の照射を行
う前に半導体膜５０４の表面をエッチングする必要はない。また、レーザ光の照射を行う
前に半導体膜５０４の表面をエッチングした場合は、必ずしもレーザ光の照射後に半導体
膜５０５の表面をエッチングする必要はない。或いは、レーザ光の照射後、レーザ光の照
射前に、半導体膜５０５の表面をエッチングするようにしても良い。
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで半導体膜
５０５を薄膜化できるのみならず、半導体膜５０５の表面を平坦化することができる。
レーザ光を照射した後、半導体膜５０５に５００℃以上６５０℃以下の加熱処理を行うこ
とが好ましい。この加熱処理によって、レーザ光の照射で回復されなかった、半導体膜５
０５の欠陥の消滅、半導体膜５０５の歪みの緩和をすることができる。この加熱処理には
、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波
加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、６００
℃で４時間加熱するとよい。
次に、図８（Ａ）に示すように、半導体膜５０５を部分的にエッチングすることで、半導
体膜５０５から島状の半導体膜５０６と半導体膜５０７を形成する。半導体膜５０５をさ
らにエッチングすることで、半導体膜５０５の端部において接合の強度が不十分である領
域を、除去することができる。なお、本実施の形態では、一つの半導体膜５０５をエッチ
ングすることで半導体膜５０６と半導体膜５０７を形成しているが、形成される半導体膜
の数はこれに限定されない。
なお、半導体膜５０５が分離された後のボンド基板５００は、その表面を平坦化すること
で、再度、半導体膜５０５を分離させることができる。
具体的には、ボンド基板５００の主に端部に残存した絶縁膜５０１を、エッチングなどに
より除去する。絶縁膜５０１が酸化珪素、酸化窒化珪素、または窒化酸化珪素で形成され
ている場合、フッ酸を用いたウェットエッチングを用いることが出来る。
次に、半導体膜５０５の分離によりボンド基板５００の端部に形成された凸部と、水素を
過剰に含んでいる、残存した脆化層を除去する。ボンド基板５００のエッチングには、ウ
ェットエッチングを用いることが好ましく、エッチング液には、水酸化テトラメチルアン
モニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称：ＴＭ
ＡＨ）溶液を用いることができる。
次に、ボンド基板５００の表面を研磨する。研磨は、ＣＭＰを用いることができる。ボン
ド基板５００の表面を平滑化するため、１μｍ〜１０μｍ程度研磨することが望ましい。
研磨後は、ボンド基板５００表面に研磨粒子などが残るため、フッ酸などを用いたＲＣＡ
洗浄を行う。
ボンド基板５００を再利用することで、半導体基板の材料コストを削減することができる
。
半導体膜５０６と半導体膜５０７には、閾値電圧を制御するために、硼素、アルミニウム
、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加しても良い。
閾値電圧を制御するための不純物の添加は、パターニングする前の半導体膜に対して行っ
ても良いし、パターニング後に形成された半導体膜５０６と半導体膜５０７に対して行っ
ても良い。また、閾値電圧を制御するための不純物の添加を、ボンド基板に対して行って
も良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するためにボンド基板に対
して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、ま
たはパターニングにより形成された半導体膜５０６及び半導体膜５０７に対しても行って
も良い。
次に図８（Ｂ）に示すように、半導体膜５０６と半導体膜５０７を覆うように、ゲート絶
縁膜５０８を形成する。ゲート絶縁膜５０８は、高密度プラズマ処理を行うことにより半
導体膜５０６と半導体膜５０７の表面を酸化または窒化することで形成することができる
。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素
、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマ
イクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができ
る。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合も
ある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸
化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体
膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜５０８として用
いる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３
０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜５
０６と半導体膜５０７の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎ
ｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。さらに亜酸化窒素（Ｎ２Ｏ）とシ
ラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４
５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁膜
を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が
低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲ
ート絶縁膜５０８と半導体膜５０６及び半導体膜５０７との界面準位密度をきわめて低く
することができる。また高密度プラズマ処理により半導体膜５０６及び半導体膜５０７を
直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来
る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を
固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑
え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プ
ラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成され
るトランジスタは、特性のばらつきを抑えることができる。
或いは、半導体膜５０６と半導体膜５０７を熱酸化させることで、ゲート絶縁膜５０８を
形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い
、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウ
ムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜５０
８を形成しても良い。
次に、図８（Ｃ）に示すように、ゲート絶縁膜５０８上に導電膜を形成した後、該導電膜
を所定の形状に加工（パターニング）することで、半導体膜５０６と半導体膜５０７の上
方に電極５０９を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いるこ
とが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）
等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属
を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素
をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目にタ
ングステンを用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒
化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げら
れる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の
工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜
の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケル
シリサイド、ｎ型を付与する不純物がドーピングされた珪素とタングステンシリサイド等
も用いることが出来る。
また、本実施の形態では電極５０９を単層の導電膜で形成しているが、本実施の形態はこ
の構成に限定されない。電極５０９は積層された複数の導電膜で形成されていても良い。
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブ
デン膜の積層構造を採用するとよい。
なお電極５０９を形成する際に、マスクを用いずに、液滴吐出法を用いて選択的に電極５
０９を形成しても良い。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定
のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極５０９は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ
Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型
の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等
）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることが
できる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる
。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素など
の塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適
宜用いることができる。
次に図８（Ｄ）に示すように、電極５０９をマスクとして一導電型を付与する不純物元素
を半導体膜５０６、半導体膜５０７に添加する。本実施の形態では、半導体膜５０６にｎ
型を付与する不純物元素（例えばリンまたはヒ素）を、半導体膜５０７にｐ型を付与する
不純物元素（例えばボロン）を添加する。なお、ｐ型を付与する不純物元素を半導体膜５
０７に添加する際、ｎ型の不純物が添加される半導体膜５０６はマスク等で覆い、ｐ型を
付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元
素を半導体膜５０６に添加する際、ｐ型の不純物が添加される半導体膜５０７はマスク等
で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に
半導体膜５０６及び半導体膜５０７にｐ型もしくはｎ型のいずれか一方を付与する不純物
元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のう
ちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物
の添加により、半導体膜５０６に不純物領域５１０、半導体膜５０７に不純物領域５１１
が形成される。
次に、図９（Ａ）に示すように、電極５０９の側面にサイドウォール５１２を形成する。
サイドウォール５１２は、例えば、ゲート絶縁膜５０８及び電極５０９を覆うように新た
に絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該
絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチング
により、新たに形成された絶縁膜が部分的にエッチングされて、電極５０９の側面にサイ
ドウォール５１２が形成される。なお上記異方性エッチングにより、ゲート絶縁膜５０８
も部分的にエッチングしても良い。サイドウォール５１２を形成するための絶縁膜は、Ｌ
ＰＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、珪素膜、酸化珪素膜、酸化
窒化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層し
て形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣ
ＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガス
を用いることができる。なお、サイドウォール５１２を形成する工程は、これらに限定さ
れるものではない。
次に、図９（Ｂ）に示すように、電極５０９及びサイドウォール５１２をマスクとして、
半導体膜５０６、半導体膜５０７に一導電型を付与する不純物元素を添加する。なお、半
導体膜５０６、半導体膜５０７には、それぞれ先の工程で添加した不純物元素と同じ導電
型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜
５０７に添加する際、ｎ型の不純物が添加される半導体膜５０６はマスク等で覆い、ｐ型
を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物
元素を半導体膜５０６に添加する際、ｐ型の不純物が添加される半導体膜５０７はマスク
等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体膜５０６に、一対の高濃度不純物領域５１３と、一
対の低濃度不純物領域５１４と、チャネル形成領域５１５とが形成される。また、上記不
純物元素の添加により、半導体膜５０７に、一対の高濃度不純物領域５１６と、一対の低
濃度不純物領域５１７と、チャネル形成領域５１８とが形成される。高濃度不純物領域５
１３、高濃度不純物領域５１６はソース領域又はドレイン領域として機能し、低濃度不純
物領域５１４、低濃度不純物領域５１７はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）領域として機能する。なお、ＬＤＤ領域は必ずしも設ける必要はなく、ソース領域
又はドレイン領域として機能する不純物領域だけ形成しても良い。或いは、ソース領域と
ドレイン領域のいずれか一方の側にのみ、ＬＤＤ領域を形成しても良い。
なお、シリコンを用いたトランジスタの場合、ソース領域とドレイン領域が、それぞれソ
ース電極、ドレイン電極として機能する。
半導体膜５０７上に形成されたサイドウォール５１２と、半導体膜５０６上に形成された
サイドウォール５１２は、キャリアが移動する方向における幅が同じになるように形成し
ても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜５０
７上のサイドウォール５１２の幅は、ｎ型トランジスタとなる半導体膜５０６上のサイド
ウォール５１２の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソー
ス領域及びドレイン領域を形成するために注入されるボロンは拡散しやすく、短チャネル
効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール５１２の幅
より長くすることで、ソース領域及びドレイン領域に高濃度のボロンを添加することが可
能となり、ソース領域及びドレイン領域を低抵抗化することができる。
次に、ソース領域及びドレイン領域をさらに低抵抗化するために、半導体膜５０６、半導
体膜５０７をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は
、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体膜中
の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくは
ニッケルシリサイドを用いれば良い。半導体膜５０６、半導体膜５０７の厚さが薄い場合
には、この領域の半導体膜５０６、半導体膜５０７の底部までシリサイド反応を進めても
良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハ
フニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（
Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射
やランプなどの光照射によってシリサイドを形成しても良い。
上述した一連の工程により、ｎチャネル型トランジスタ５２０と、ｐチャネル型トランジ
スタ５２１が形成される。
図９（Ｂ）に示す工程まで終了したら、次いで、ｎチャネル型トランジスタ５２０、ｐチ
ャネル型トランジスタ５２１上に、酸化物半導体を用いたトランジスタを作製する。
まず、図１０（Ａ）に示すように、ｎチャネル型トランジスタ５２０、ｐチャネル型トラ
ンジスタ５２１を覆うように絶縁膜５３０を形成する。絶縁膜５３０を設けることで、加
熱処理の際に電極５０９の表面が酸化されるのを防ぐことが出来る。具体的に絶縁膜５３
０として、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウ
ム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚５０ｎｍ程度の酸化窒
化珪素膜を、絶縁膜５３０として用いる。
次に、図１０（Ｂ）に示すように、ｎチャネル型トランジスタ５２０、ｐチャネル型トラ
ンジスタ５２１を覆うように、絶縁膜５３０上に絶縁膜５３１、絶縁膜５３２を形成する
。絶縁膜５３１、絶縁膜５３２は、後の作製工程における加熱処理の温度に耐えうる材料
を用いる。具体的に、絶縁膜５３１、絶縁膜５３２は、例えば、酸化珪素、窒化珪素、窒
化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁
膜を用いることができる。
なお、本実施の形態では、絶縁膜５３０上に絶縁膜５３１、絶縁膜５３２を積層している
が、絶縁膜５３０上に形成する絶縁膜は単層の絶縁膜であっても良いし、３層以上の絶縁
膜が積層されていても良い。
絶縁膜５３２は、その表面をＣＭＰ法などにより平坦化させても良い。
次いで、図１０（Ｂ）に示すように、絶縁膜５３２上に、ゲート電極６０１、電極６０２
を形成する。
ゲート電極６０１、電極６０２の材料は、モリブデン、チタン、クロム、タンタル、タン
グステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材
料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる
。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料
としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食
性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材
料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカン
ジウム等を用いることができる。
例えば、二層の積層構造を有するゲート電極６０１、電極６０２として、アルミニウム膜
上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構
造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チ
タン膜とモリブデン膜とを積層した二層構造とすることが好ましい。３層の積層構造を有
するゲート電極６０１、電極６０２としては、アルミニウム膜、アルミニウムとシリコン
の合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間
層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層と
して積層した構造とすることが好ましい。
また、ゲート電極６０１、電極６０２に酸化インジウム、インジウム錫酸化物、酸化イン
ジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、また
は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
ゲート電極６０１、電極６０２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ
〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法に
より１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望
の形状に加工（パターニング）することで、ゲート電極６０１、電極６０２を形成する。
なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜
の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
次いで、図１０（Ｃ）に示すように、ゲート電極６０１、電極６０２上に、ゲート絶縁膜
６０３を形成する。ゲート絶縁膜６０３は、プラズマＣＶＤ法又はスパッタリング法等を
用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム
膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフ
ニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶
縁膜６０３は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリン
グ法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石
英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用い
る。
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化さ
れた酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、高純度化され
た酸化物半導体とゲート絶縁膜６０３との界面は重要である。そのため高純度化された酸
化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲー
ト絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすること
ができるからである。
もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁膜の膜質、ゲート絶縁膜と酸化物半導体との界面特性が改善される絶
縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿
論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成で
きるものであれば良い。
バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜６０３を形成しても良い。この
場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導
体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高
い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含ま
れるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜６０３内、
或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる
。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接する
のを防ぐことができる。
例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ
以下の窒化珪素膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲー
ト絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯｘ（ｘ＞０））を積
層して、膜厚１００ｎｍのゲート絶縁膜６０３としても良い。ゲート絶縁膜６０３の膜厚
は、トランジスタに要求される特性によって適宜設定すればよく３５０ｎｍ乃至４００ｎ
ｍ程度でもよい。
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法
で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜６０
３を形成する。
なお、ゲート絶縁膜６０３に水素、水酸基及び水分がなるべく含まれないようにするため
には、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極６０１、電極
６０２が形成されたベース基板５０３を予備加熱し、ベース基板５０３に吸着した水分ま
たは水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１０
０℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室
に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略するこ
ともできる。
次いで、ゲート絶縁膜６０３上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは膜厚３ｎｍ
以上５０ｎｍ以下、さらに好ましくは膜厚３ｎｍ以上２０ｎｍ以下の酸化物半導体膜を形
成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成
膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、
又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成する
ことができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁膜６０３の表面に付着している塵埃を除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改
質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。
また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、ア
ルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜は、上述したような酸化物半導体を用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む金
属酸化物ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ
−Ｏ系非単結晶膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各
金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、ま
たはＩｎ：Ｇａ：Ｚｎ＝１：１：２である金属酸化物ターゲットを用いることができる。
また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよ
い。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットの充填率は９０％以上１０
０％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲット
を用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
ベース基板５０３上に酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６
００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成
膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができ
る。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するため
には、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポ
ンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては
、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用い
て処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（よ
り好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化
物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと呼ば
れる塵埃が軽減でき、膜厚分布も均一となるために好ましい。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜６０３までが形成
されたベース基板５０３を予備加熱し、ベース基板５０３に吸着した水分または水素など
の不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４０
０℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気
手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
またこの予備加熱は、絶縁膜６１２の成膜前に、ソース電極６０７及びドレイン電極６０
８、配線６０９〜配線６１１まで形成したベース基板５０３にも同様に行ってもよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、Ｄ
Ｃスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリン
グ法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッ
タリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
ゲート絶縁膜６０３及び酸化物半導体膜を大気に触れさせることなく連続的に形成しても
よい。大気に触れさせることなく連続成膜することで、界面が、水やハイドロカーボンな
どの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成す
ることができるので、トランジスタ特性のばらつきを低減することができる。
次いで、図１０（Ｃ）に示すように、酸化物半導体膜をエッチングなどにより所望の形状
に加工（パターニング）し、ゲート絶縁膜６０３上のゲート電極６０１と重なる位置に、
島状の酸化物半導体膜６０５を形成する。
島状の酸化物半導体膜６０５を形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。
なお、島状の酸化物半導体膜６０５を形成するためのエッチングは、ドライエッチングで
もウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチ
ングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（Ｂ
Ｃｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）
、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また
、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除
去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利
用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材
料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜６０５及
びゲート絶縁膜６０３の表面に付着しているレジスト残渣などを除去することが好ましい
。
次いで、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又
は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用い
て測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下において、酸化物半導体膜６０５に加
熱処理を施す。酸化物半導体膜６０５に加熱処理を施すことで、酸化物半導体膜６０５中
の水分または水素を脱離させることができる。具体的には、３００℃以上８５０℃以下（
若しくはガラス基板の歪点以下の温度）、好ましくは５５０℃以上７５０℃以下で加熱処
理を行えば良い。例えば、６００℃、３分間以上６分間以下程度で行えばよい。加熱処理
にはＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪
点を超える温度でも処理することができる。或いは、基板温度が４５０℃に達した状態で
、１時間程度、加熱処理を行うようにしても良い。
本実施の形態では、加熱処理装置の一つである電気炉を用い、酸化物半導体膜６０５に対
して、窒素雰囲気下において、基板温度が６００℃に達した状態で６分間、加熱処理を行
った後、大気に触れることなく、水分または水素の再混入を防ぐ。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移
動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出
すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
水分または水素などの不純物が酸化物半導体に添加されていると、ゲートバイアス・熱ス
トレス試験（ＢＴ試験、試験条件は例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間）に
おいて、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（
Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを
誘発することとなる。しかし、上述したように、ゲート絶縁膜と酸化物半導体膜との界面
特性を良好にし、なおかつ、酸化物半導体膜中の不純物、特に水分または水素等を極力除
去することにより、ＢＴ試験に対しても安定なトランジスタが得られる。
以上の工程により酸化物半導体膜６０５中の水素の濃度を低減し、高純度化することがで
きる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以
下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を
形成することができる。このため、大面積基板を用いてトランジスタを作製することがで
きるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された
酸化物半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ
比の高いトランジスタを作製することができる。
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、そ
の上表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対し
て略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各
結晶が、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ま
しい。そして、上記多結晶体は、ｃ軸配向していることに加えて、各結晶のａｂ面が一致
するか、ａ軸、或いは、ｂ軸が一致していることが好ましい。なお、酸化物半導体膜の下
地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限
り平坦であることが望まれる。
次に、絶縁膜５３０、絶縁膜５３１、絶縁膜５３２、ゲート絶縁膜６０３を部分的にエッ
チングすることで、ｎチャネル型トランジスタ５２０が有する高濃度不純物領域５１３と
、ｐチャネル型トランジスタ５２１が有する高濃度不純物領域５１６と、電極６０２に達
するコンタクトホールを形成する。そして、酸化物半導体膜６０５上に、ソース電極また
はドレイン電極（これと同じ層で形成される配線を含む）として用いる導電膜を、スパッ
タ法や真空蒸着法で形成したあと、エッチング等により該導電膜をパターニングすること
で、図１１（Ａ）に示すように、酸化物半導体膜６０５上のソース電極６０７及びドレイ
ン電極６０８と、電極６０２及び高濃度不純物領域５１３に接する配線６０９と、高濃度
不純物領域５１６に接する配線６１０と、高濃度不純物領域５１３及び高濃度不純物領域
５１６に接する配線６１１とを、それぞれ形成する。
ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜の材
料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上
述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。ま
た、Ａｌ、Ｃｕなどの金属膜の下側もしくは上側にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高
融点金属膜を積層させた構成としても良い。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、
Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加さ
れているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ
膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する
３層構造などが挙げられる。
また、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電
膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化イン
ジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウム錫酸化
物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２
Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたも
のを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体膜６０５がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の
酸化物半導体膜６０５の露出した部分が一部エッチングされることで、溝部（凹部）が形
成されることもある。
本実施の形態では、導電膜にチタン膜を用いたので、アンモニア過水（３１重量％過酸化
水素水：２８重量％アンモニア水：水＝５：２：２）を用いて、選択的に導電膜をウェッ
トエッチングすることができるが、酸化物半導体膜６０５も一部エッチングされることが
ある。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜
をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図１１（Ｂ）に示すように、ソース電極６０７及びドレ
イン電極６０８と、配線６０９〜配線６１１と、酸化物半導体膜６０５とを覆うように、
絶縁膜６１２を形成する。絶縁膜６１２は、水分や、水素などの不純物を極力含まないこ
とが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されてい
ても良い。絶縁膜６１２に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は
水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗
化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜６１
２はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要で
ある。上記絶縁膜６１２には、バリア性の高い材料を用いるのが望ましい。例えば、バリ
ア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒
化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合
、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高
い絶縁膜よりも、酸化物半導体膜６０５に近い側に形成する。そして、窒素の含有比率が
低い絶縁膜を間に挟んで、ソース電極６０７及びドレイン電極６０８及び酸化物半導体膜
６０５と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用い
ることで、酸化物半導体膜６０５内、ゲート絶縁膜６０３内、或いは、酸化物半導体膜６
０５と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐ
ことができる。また、酸化物半導体膜６０５に接するように窒素の比率が低い酸化珪素膜
、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が
直接酸化物半導体膜６０５に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜６１２を
形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では
１００℃とする。
なお、絶縁膜６１２を形成した後に、加熱処理を施しても良い。加熱処理は、減圧雰囲気
下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲ
ＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水
分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１
０ｐｐｂ以下の空気）雰囲気下において、好ましくは２００℃以上４００℃以下、例えば
２５０℃以上３５０℃以下で行う。本実施の形態では、例えば、窒素雰囲気下で２５０℃
、１時間の加熱処理を行う。或いは、ソース電極６０７及びドレイン電極６０８と、配線
６０９〜配線６１１とを形成する前に、酸化物半導体膜に対して行った先の加熱処理と同
様に、高温短時間のＲＴＡ処理を行っても良い。酸化物半導体膜に対して行った先の加熱
処理により、酸化物半導体膜６０５に酸素欠損が発生していたとしても、ソース電極６０
７とドレイン電極６０８の間に設けられた酸化物半導体膜６０５の露出領域に接して、酸
素を含む絶縁膜６１２が設けられた後に、加熱処理が施されることによって、酸化物半導
体膜６０５に酸素が供与される。そのため、酸化物半導体膜６０５の絶縁膜６１２と接す
る領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量論組成比を満
たすことが可能である。その結果、酸化物半導体膜６０５をｉ型化または実質的にｉ型化
にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減す
ることができる。この加熱処理を行うタイミングは、絶縁膜６１２の形成後であれば特に
限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させる
ための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜６０５をｉ型
化または実質的にｉ型化にすることができる。
次いで、絶縁膜６１２上に導電膜を形成した後、該導電膜をパターニングすることで、酸
化物半導体膜６０５と重なる位置にバックゲート電極を形成しても良い。バックゲート電
極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極
は、ゲート電極６０１、電極６０２、或いはソース電極６０７及びドレイン電極６０８、
配線６０９〜配線６１１と同様の材料、構造を用いて形成することが可能である。
バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。本実施の形態では、チタン膜、アルミニウム膜、チタン膜が積層された構造を有
する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エ
ッチングにより不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）す
ることで、バックゲート電極を形成する。
絶縁膜は、雰囲気中の水分、水素、酸素などがトランジスタの特性に影響を与えるのを防
ぐことができる、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶
縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミ
ニウム膜などを、プラズマＣＶＤ法又はスパッタリング法等により単層で又は積層させて
形成することができる。バリア性の効果を得るには、絶縁膜は、例えば厚さ１５ｎｍ〜４
００ｎｍの膜厚で形成することが好ましい。
本実施の形態では、プラズマＣＶＤ法により３００ｎｍの絶縁膜を形成する。成膜条件は
、シランガスの流量を４ｓｃｃｍとし、一酸化二窒素（Ｎ２Ｏ）の流量を８００ｓｃｃｍ
とし、基板温度を４００℃とする。
以上の工程により、スイッチング素子として機能するトランジスタ６２０と、位相反転素
子を構成するｎチャネル型トランジスタ５２０、ｐチャネル型トランジスタ５２１と、容
量素子６２３が形成される。なお、容量素子６２３は、電極６０２とソース電極６０７と
が、ゲート絶縁膜６０３を間に挟んで重なり合っている領域に形成される。なお、容量素
子６２３は、必ずしもトランジスタ６２０と同じ層上に形成する必要はなく、例えば、ｎ
チャネル型トランジスタ５２０、ｐチャネル型トランジスタ５２１と同じ層上に形成して
も良い。
トランジスタ６２０は、ゲート電極６０１と、ゲート電極６０１上のゲート絶縁膜６０３
と、ゲート絶縁膜６０３上においてゲート電極６０１と重なっている酸化物半導体膜６０
５と、酸化物半導体膜６０５上に形成された一対のソース電極６０７またはドレイン電極
６０８とを有する。さらに、トランジスタ６２０は、酸化物半導体膜６０５上に形成され
た絶縁膜６１２を、その構成要素に含めても良い。図１１（Ｂ）に示すトランジスタ６２
０は、ソース電極６０７とドレイン電極６０８の間において、酸化物半導体膜６０５の一
部が露出したチャネルエッチ構造である。
なお、トランジスタ６２０はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、電気的に接続された複数のゲート電極６０１を有することで、チャネル形成
領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体のバンドギャップは３．０〜３．５ｅＶである。一方、炭化シリコン
のバンドギャップは３．２６ｅＶ、窒化ガリウムのバンドギャップは３．３９ｅＶと、と
もにシリコンの約３倍程度の大きなバンドギャップを有している。よって、これら炭化シ
リコンや窒化ガリウムなどの化合物半導体は、ワイドギャップ半導体という点において、
酸化物半導体と共通であり、バンドギャップが大きいという特性が、半導体装置の耐圧向
上、電力損失の低減などに有利である。
ところが、炭化シリコンや窒化ガリウムなどの化合物半導体は、酸化物半導体よりもプロ
セス温度や処理温度が著しく高い。炭化シリコンのプロセス温度は約１５００℃、窒化ガ
リウムのプロセス温度は約１１００℃と、いずれも入手が容易なシリコンウェハや低いガ
ラス基板上への成膜は不可能である。よって、安価な基板を利用できない上に、基板の大
型化には対応できないため、炭化シリコンや窒化ガリウムなどの化合物半導体を用いた半
導体装置は量産性が低い。一方、酸化物半導体は、３００℃〜８５０℃の熱処理で成膜す
ることが可能であり、ガラス基板上への成膜が可能であり、また、本実施の形態で示した
ように、通常の半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層
させることも可能である。
次いで、本実施の形態のように酸化物半導体膜中に含まれる水分または水素などの不純物
を極力除去し、酸化物半導体膜を高純度化することが、トランジスタの特性にどのように
影響を与えるかを以下に説明する。
図１９は、酸化物半導体を用いたトランジスタの断面図である。ゲート電極（ＧＥ）上に
ゲート絶縁膜（ＧＩ）を介して酸化物半導体膜（ＯＳ）が設けられ、その上にソース電極
（Ｓ）及びドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）及びドレイン電極（Ｄ）上
に絶縁膜が設けられている。
図２０に、図１９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。ま
た、図２０において黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷
−ｑ、電荷＋ｑを有している。ドレイン電極（Ｄ）に正の電圧（ＶＤ＞０）を印加した上
で、破線はゲート電極（ＧＥ）に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極
（ＧＥ）に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極（ＧＥ）に電圧を印
加しない場合は高いポテンシャル障壁のためにソース電極（Ｓ）から酸化物半導体膜（Ｏ
Ｓ）側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート
電極（ＧＥ）に正の電圧を印加するとポテンシャル障壁が低下し、酸化物半導体膜（ＯＳ
）に電流を流すオン状態を示す。
図２１は、図１９におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である
。図２１（Ａ）はゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）が印加された状態であり、
ソース電極とドレイン電極間にキャリア（電子）が流れるオン状態を示している。また、
図２１（Ｂ）は、ゲート電極（ＧＥ）に負の電圧（ＶＧ＜０）が印加された状態であり、
オフ状態である場合を示す。
図２２は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯（Ｅｃ）寄りに位置
している。なお、酸化物半導体において水素の一部はドナーとなり、酸化物半導体がｎ型
化する一つの要因であることが知られている。また、酸素欠損もｎ型化する一つの要因で
あることが知られている。
これに対して、本発明の一態様は、ｎ型不純物である水素を酸化物半導体から除去して酸
化物半導体の主成分以外の不純物が極力含まれないように高純度化し、かつ、酸素欠損を
除去することにより、酸化物半導体を真性（ｉ型）または限りなく真性に近づけたもので
ある。すなわち、不純物を添加して酸化物半導体をｉ型化するのでなく、水分または水素
等の不純物や酸素欠損を極力除去して高純度化することにより、ｉ型（真性半導体）又は
ｉ型（真性半導体）に限りなく近い酸化物半導体を得ることを特徴としている。上記構成
により、矢印で示すように、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレ
ベルに限りなく近づけることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶ、電子親和力（χ）は４．３Ｖと
言われている。ソース電極及びドレイン電極を構成する材料がチタン（Ｔｉ）である場合
の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物
半導体界面において、電子に対してショットキー型の障壁は形成されない。チタンに以外
もこの条件を満たす材料は存在する。
このとき電子は、図２１（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体
との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図２１（Ｂ）において、ゲート電極（ＧＥ）に負の電圧が印加されると、少数キャ
リアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、チャネル幅（Ｗ）が１×１０６μｍでチャネル長（Ｌ）が１０μｍの素子であっ
ても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲にお
いて、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１
３Ａ以下という特性を得ることができる。また、保持容量の電荷を保持するためのスイッ
チング素子として、高純度化された酸化物半導体膜を有するゲート絶縁膜の厚さが１００
ｎｍのトランジスタを用いて、保持容量の単位時間あたりの電荷量の推移から当該トラン
ジスタのオフ電流を測定すると、トランジスタのソース電極とドレイン電極間の電圧が３
Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流密度が得
られる。つまり、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、
そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ま
しくは１ｚＡ／μｍ以下にすることができる。
このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれない
ように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものと
することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、酸化物半導体膜を用いたトランジスタの構造が、実施の形態４とは異
なるトランジスタの構成について説明する。
図１２（Ａ）に示す記憶装置は、実施の形態４と同様に、結晶性シリコンを用いたｎチャ
ネル型トランジスタ５２０と、ｐチャネル型トランジスタ５２１とを有している。そして
、図１２（Ａ）では、ｎチャネル型トランジスタ５２０と、ｐチャネル型トランジスタ５
２１上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型のトランジスタ
６３０が形成されている。
トランジスタ６３０は、絶縁膜５３２上に形成されたゲート電極６３１と、ゲート電極６
３１上のゲート絶縁膜６３２と、ゲート絶縁膜６３２上においてゲート電極６３１と重な
っている酸化物半導体膜６３３と、ゲート電極６３１と重なる位置において島状の酸化物
半導体膜６３３上に形成されたチャネル保護膜６３４と、酸化物半導体膜６３３上に形成
されたソース電極６３５、ドレイン電極６３６と、を有する。さらに、トランジスタ６３
０は、酸化物半導体膜６３３上に形成された絶縁膜６３７を、その構成要素に含めても良
い。
チャネル保護膜６３４を設けることによって、酸化物半導体膜６３３のチャネル形成領域
となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチン
グ剤による膜減りなど）を防ぐことができる。従ってトランジスタの信頼性を向上させる
ことができる。
チャネル保護膜６３４には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化珪
素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チャ
ネル保護膜６３４は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング
法を用いて形成することができる。チャネル保護膜６３４は成膜後にエッチングにより形
状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィに
よるマスクを用いてエッチング加工することでチャネル保護膜６３４を形成する。
酸素を含む無機材料をチャネル保護膜６３４に用いることで、水分または水素を低減させ
るための加熱処理により酸化物半導体膜６３３中に酸素欠損が発生していたとしても、酸
化物半導体膜６３３の少なくともチャネル保護膜６３４とそれぞれ接する領域に酸素を供
給し、ドナーとなる酸素欠損を低減して化学量論組成比を満たす構成とすることが可能で
ある。よって、チャネル形成領域を、ｉ型化または実質的にｉ型化させることができ、酸
素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現するこ
とができる。
なお、トランジスタ６３０は、絶縁膜６３７上に、バックゲート電極をさらに有していて
も良い。バックゲート電極は、酸化物半導体膜６３３のチャネル形成領域と重なるように
形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても
良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲ
ート電極６３１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位
が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トラ
ンジスタ６３０の閾値電圧を制御することができる。
図１２（Ｂ）に示す記憶装置は、実施の形態４と同様に、結晶性シリコンを用いたｎチャ
ネル型トランジスタ５２０と、ｐチャネル型トランジスタ５２１を有している。そして、
図１２（Ｂ）では、ｎチャネル型トランジスタ５２０と、ｐチャネル型トランジスタ５２
１上に、酸化物半導体膜を用いたボトムコンタクト型のトランジスタ６４０が形成されて
いる。
トランジスタ６４０は、絶縁膜５３２上に形成されたゲート電極６４１と、ゲート電極６
４１上のゲート絶縁膜６４２と、ゲート絶縁膜６４２上のソース電極６４３、ドレイン電
極６４４と、ゲート電極６４１と重なっている酸化物半導体膜６４５とを有する。さらに
、トランジスタ６４０は、酸化物半導体膜６４５上に形成された絶縁膜６４６を、その構
成要素に含めても良い。
また、図１２（Ｂ）のタイプのボトムコンタクト型のトランジスタ６４０の場合、ソース
電極６４３、ドレイン電極６４４の膜厚は、後に形成される酸化物半導体膜６４５が段切
れを起こすのを防ぐために、実施の形態４で示したボトムゲート型に比べて薄くするのが
望ましい。具体的には、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
なお、トランジスタ６４０は、絶縁膜６４６上に、バックゲート電極をさらに有していて
も良い。バックゲート電極は、酸化物半導体膜６４５のチャネル形成領域と重なるように
形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても
良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲ
ート電極６４１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位
が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トラ
ンジスタ６４０の閾値電圧を制御することができる。
図１２（Ｃ）に示す記憶装置は、実施の形態４と同様に、結晶性シリコンを用いたｎチャ
ネル型トランジスタ５２０と、ｐチャネル型トランジスタ５２１を有している。そして、
図１２（Ｃ）では、ｎチャネル型トランジスタ５２０と、ｐチャネル型トランジスタ５２
１上に、酸化物半導体膜を用いたトップゲート型のトランジスタ６５０が形成されている
。
トランジスタ６５０は、絶縁膜５３２上に形成されたソース電極６５１、ドレイン電極６
５２と、ソース電極６５１、ドレイン電極６５２上に形成された酸化物半導体膜６５３と
、酸化物半導体膜６５３上のゲート絶縁膜６５４と、ゲート絶縁膜６５４上において酸化
物半導体膜６５３と重なっているゲート電極６５５とを有する。さらに、トランジスタ６
５０は、ゲート電極６５５上に形成された絶縁膜６５６を、その構成要素に含めても良い
。
また、図１２（Ｃ）のタイプのトップゲート型のトランジスタ６５０の場合、ソース電極
６５１、ドレイン電極６５２の膜厚は、後に形成される酸化物半導体膜６５３が段切れを
起こすのを防ぐために、実施の形態４で示したボトムゲート型に比べて薄くするのが望ま
しい。具体的には、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
また、本発明の一態様に係る記憶装置は、バルク状の単結晶半導体基板を用いて作製され
たトランジスタで、位相反転素子、スイッチング素子などを作製しても良い。図２３に、
バルク状の単結晶半導体基板を用いて形成されたトランジスタ上に、酸化物半導体を用い
たトランジスタが形成された、記憶装置の断面図を、一例として示す。
図２３に示す記憶装置は、半導体基板６６０に形成されたｎチャネル型トランジスタ６６
１及びｐチャネル型トランジスタ６６２と、ｎチャネル型トランジスタ６６１及びｐチャ
ネル型トランジスタ６６２を覆っている絶縁膜６６３上に形成された、容量用スイッチン
グ素子として用いるトランジスタ６６４と、容量素子６６５とを有する。
トランジスタ６６４は、そのチャネル形成領域に酸化物半導体を用いたトランジスタであ
り、実施の形態４で示した構造を有している場合を例示しているが、図１２に示した構成
を有していても良い。
半導体基板６６０は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化
合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板
、ＺｎＳｅ基板等）等を用いることができる。図２３では、ｎ型の導電性を有する単結晶
シリコン基板を用いた場合を例示している。
また、ｎチャネル型トランジスタ６６１とｐチャネル型トランジスタ６６２とは、素子分
離用絶縁膜６６６により、電気的に分離されている。素子分離用絶縁膜６６６の形成には
、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）
法）またはトレンチ分離法等を用いることができる。
ｐチャネル型トランジスタ６６２が形成される領域には、ｐ型の導電性を付与する不純物
元素を選択的に導入することにより、ｐウェル６６７と呼ばれる領域が形成されている。
ｐ型の導電性を有する半導体基板を用いる場合、ｎチャネル型トランジスタ６６１が形成
される領域に、ｎ型の導電性を付与する不純物元素を選択的に導入することにより、ｎウ
ェルを形成すれば良い。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、記憶素子への電源電位の供給を制御するスイッチング素子に、高純度
化された酸化物半導体をチャネル形成領域に有するトランジスタを用いた、本発明の一態
様に係る記憶装置の構成について説明する。
図１３（Ａ）に、本実施の形態における記憶装置の構成を一例として示す。図１３（Ａ）
に示す記憶装置は、スイッチング素子４０１と、記憶素子４０２を複数有する記憶素子群
４０３とを有している。具体的に、各記憶素子４０２には、実施の形態１乃至実施の形態
５に記載されている構成を有する記憶素子を用いることができる。記憶素子群４０３が有
する各記憶素子４０２には、スイッチング素子４０１を介して、ハイレベルの電源電位Ｖ
ＤＤが供給されている。さらに、記憶素子群４０３が有する各記憶素子４０２には、信号
ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１３（Ａ）では、スイッチング素子４０１として、酸化物半導体をチャネル形成領域に
有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号
ＳｉｇＡによりスイッチングが制御される。スイッチング素子４０１に用いるトランジス
タは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、
上述したとおり著しく低い。
なお、図１３（Ａ）では、スイッチング素子４０１がトランジスタを一つだけ有する構成
を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング
素子４０１が、トランジスタを複数有していても良い。スイッチング素子４０１が、スイ
ッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジス
タは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み
合わされて接続されていても良い。
また、図１３（Ａ）では、スイッチング素子４０１により、記憶素子群４０３が有する各
記憶素子４０２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチ
ング素子４０１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。図
１３（Ｂ）に、記憶素子群４０３が有する各記憶素子４０２に、スイッチング素子４０１
を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイ
ッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、ローレベ
ルの電源電位ＶＳＳの供給を制御することができる。
次いで、実施の形態４または実施の形態５に示した、チャネル形成領域に酸化物半導体を
用いたトランジスタよりも、さらに高電圧または大電流の制御が可能な、パワーデバイス
向きであるトランジスタの構造について、説明する。上記構造を有するトランジスタを、
スイッチング素子４０１に用いることで、記憶装置の信頼性を更に高めることができる。
なお、実施の形態４または実施の形態５と同一部分又は同様な機能を有する部分、及び工
程は、実施の形態４または実施の形態５と同様に行うことができるため、繰り返しの説明
は省略する。
図１４（Ａ）に、本実施の形態で示すトランジスタ４２０の断面図を示す。また、図１４
（Ｂ）は、トランジスタ４２０の上面図であり、図１４（Ｂ）の破線Ｂ１−Ｂ２における
断面図が、図１４（Ａ）に相当する。
トランジスタ４２０は、絶縁表面上に第１の電極４２１を有する。
第１の電極４２１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステン、イットリウムから選ばれた金属元素、または上述した金属元素を成分とする合
金、上述した金属元素を組み合わせた合金などで形成する。また、マンガン、マグネシウ
ム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いる
ことができる。また、第１の電極４２１は、単層構造、または二層以上の積層構造とする
ことができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上に
チタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、チタン
膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成
する三層構造などが挙げられる。また、アルミニウムに、チタン、タンタル、タングステ
ン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数
組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
また、第１の電極４２１として、インジウム錫酸化物、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添
加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。ま
た、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
第１の電極４２１は、絶縁表面上に導電膜をスパッタリング法、ＣＶＤ法、または真空蒸
着法で形成し、当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、
当該レジストマスクを用いて導電膜をエッチングして、形成することができる。または、
フォトリソグラフィ工程を用いず、印刷法、インクジェット法で第１の電極４２１を形成
することで、工程数を削減することができる。なお、第１の電極４２１の端部をテーパー
形状とすると、後に形成されるゲート絶縁膜の被覆性が向上するため好ましい。第１の電
極４２１の端部と第１の電極４２１が形成されている絶縁表面のなす角度を３０°以上６
０°以下、好ましくは４０°以上５０°以下とすることで、後に形成されるゲート絶縁膜
の被覆性を向上させることができる。
本実施の形態では、第１の電極４２１となる導電膜として、スパッタリング法により膜厚
５０ｎｍのチタン膜を形成し、厚さ１００ｎｍのアルミニウム膜を形成し、厚さ５０ｎｍ
のチタン膜を形成する。次に、フォトリソグラフィ工程により形成したレジストマスクを
用いてエッチングして、第１の電極４２１を形成する。なお、フォトリソグラフィ工程に
より形成したレジストマスクの代わりに、インクジェット法を用いてレジストマスクを作
製することで、工程数を削減することができる。
また、トランジスタ４２０は、第１の電極４２１上に島状の酸化物半導体膜４２２を有す
る。酸化物半導体膜４２２は、スパッタリング法、塗布法、印刷法等により形成すること
ができる。本実施の形態では、スパッタリング法により第１の電極４２１上に酸化物半導
体膜を形成した後、エッチング等により当該酸化物半導体膜を所望の形状に加工すること
で、島状の酸化物半導体膜４２２を形成する。また、酸化物半導体膜は、希ガス（例えば
アルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素雰囲気下に
おいてスパッタ法により形成することができる。
なお、島状の酸化物半導体膜４２２を形成するためのエッチングは、実施の形態４に示し
た、酸化物半導体膜のエッチングについての記載を参照して実施すれば良い。ただし、エ
ッチングにより形成される島状の酸化物半導体膜４２２の端部と、第１の電極４２１のな
す角度を３０°以上６０°以下、好ましくは４０°以上５０°以下とすることで、後に形
成されるゲート絶縁膜の被覆性を向上させることができるため好ましい。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、第１の電極４２１の表面に付着している塵埃を除去す
ることが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気
下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質
する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。ま
た、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アル
ゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜４２２は、上述したような酸化物半導体を用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸
化物半導体ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶膜を、酸化物半導体膜４２２として用いる。上記ターゲットとして、例
えば、各金属の原子の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２である金属酸化物ターゲットを用いる
ことができる。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素
雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング
法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重
量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。また、Ｉｎ、Ｇａ
、及びＺｎを含む金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは
９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより、
成膜した酸化物半導体膜は緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及
び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化
物半導体膜４２２を成膜する。成膜時に、基板温度を１００℃以上６００℃以下好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
本実施の形態では、酸化物半導体膜の成膜条件の一例として、基板温度室温、基板とター
ゲットの間との距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素
及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適
用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと
呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜の厚さ
は、１μｍ以上、好ましくは３μｍ以上、さらに好ましくは１０μｍ以上とする。なお、
適用する酸化物半導体膜材料により適切な厚みは異なり、材料に応じて適宜厚みを選択す
ればよい。
なお、酸化物半導体膜４２２に水素、水酸基及び水分がなるべく含まれないようにするた
めに、成膜の前処理として、スパッタリング装置の予備加熱室で第１の電極４２１までが
形成された基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し排気する
ことが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下好ましくは１５０
℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ま
しい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁膜
の成膜前に、ゲート電極まで形成した基板にも同様に行ってもよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、Ｄ
Ｃスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリン
グ法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッ
タリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
なお、酸化物半導体膜４２２には、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気
下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分
光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）
以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下において、
加熱処理を施しておく。酸化物半導体膜４２２に加熱処理を施すことで、水分、水素が脱
離した酸化物半導体膜４２２が形成される。具体的には、３００℃以上８５０℃以下（若
しくはガラス基板の歪点以下の温度）で加熱処理を行えば良い。ＲＴＡ法を用いれば、短
時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理する
ことができる。本実施の形態では、加熱処理装置の一つである電気炉を用い、酸化物半導
体膜４２２に対して、窒素雰囲気下において、基板温度が４５０℃に達した状態で１時間
、加熱処理を行った後、大気に触れることなく、水や水素の再混入を防ぐ。酸化物半導体
膜４２２は、水分、水素などの不純物が脱離することで、ｉ型（真性半導体）又はｉ型に
限りなく近くなるため、上記不純物により閾値電圧がシフトするなどのトランジスタの特
性の劣化が促進されるのを防ぎ、オフ電流を低減させることができる。
なお、加熱処理に用いられる加熱処理装置についての詳しい説明については、実施の形態
４に既に述べたので、ここでは省略する。
また、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
分、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、また
はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好
ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
また、ゲートバイアス・熱ストレス試験（ＢＴ試験、試験条件は例えば、８５℃、２×１
０６Ｖ／ｃｍ、１２時間）においては、不純物が酸化物半導体に添加されていると、不純
物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）に
より切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発すること
となる。しかし、上述したように、ゲート絶縁膜と酸化物半導体膜との界面特性を良好に
し、なおかつ、酸化物半導体膜中の不純物、特に水素や水等を極力除去することにより、
ＢＴ試験に対しても安定なトランジスタが得られる。
以上の工程により酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。
それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加
熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成す
ることができる。このため、大面積基板を用いてトランジスタを作製することができるた
め、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物
半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高
いトランジスタを作製することができる。
また、トランジスタ４２０は、酸化物半導体膜４２２上に、第２の電極４２３を有する。
第２の電極４２３に用いられる導電膜の材料、構造については、第１の電極４２１と同様
の形態を採用することができる。また、第２の電極４２３の作製方法については、第１の
電極４２１と同様に実施することができる。
本実施の形態では、フォトリソグラフィ工程により第２の電極４２３となる導電膜上にレ
ジストマスクを形成し、当該レジストマスクを用いて導電膜をエッチングして、第２の電
極４２３を形成する。ここでは、第２の電極４２３となる導電膜として、厚さ５０ｎｍの
チタン膜、厚さ１００ｎｍのアルミニウム膜、及び厚さ５０ｎｍのチタン膜を順に積層す
る。第２の電極４２３の端部と、酸化物半導体膜４２２のなす角の角度を３０°以上６０
°以下、好ましくは４０°以上５０°以下とすることで、後に形成されるゲート絶縁膜の
被覆性を向上させることができるため好ましい。そして、第２の電極４２３は、第１の電
極４２１から離隔した位置において、第１の電極４２１と接することなく形成される。
第１の電極４２１と第２の電極４２３は、いずれか一方がトランジスタのソース電極、他
方がドレイン電極として機能する。
第２の電極４２３を形成した後、加熱処理を施しても良い。加熱処理の温度は、４００℃
以上８５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。本実施の形態では
、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜４２２に対して窒素
、希ガスなどの不活性ガス雰囲気下において４５０℃において１時間の加熱処理を行った
後、大気に触れさせないことで、酸化物半導体膜への水素、水、水酸基または水素化物な
どの再侵入を防ぐことで、水素濃度がさらに低減され高純度化され、ｉ型化または実質的
にｉ型化された酸化物半導体膜を得ることができる。
なお、上記加熱処理においては、窒素、またはヘリウム、ネオン、アルゴンなどの希ガス
に、水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加
熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、トランジスタ４２０は、第１の電極４２１、酸化物半導体膜４２２、第２の電極４
２３を覆うように形成された、ゲート絶縁膜４２４と、ゲート絶縁膜４２４上に形成され
たゲート電極４２５とを有する。ゲート絶縁膜４２４は、プラズマＣＶＤ法又はスパッタ
リング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化
アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム
膜、酸化ハフニウム膜または酸化タンタ膜ルを単層で又は積層させて形成することができ
る。
また、ゲート絶縁膜４２４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、Ｎが添加さ
れたＨｆＳｉｘＯｙ、窒素が添加されたハフニウムアルミネート（ＨｆＡｌＯｘ）、酸化
ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでリーク電流を低減
できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン膜、窒化シリコン膜、酸化窒化シ
リコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜のいずれか一以上との積層構
造とすることができる。ゲート絶縁膜４２４の厚さは、５０ｎｍ以上５００ｎｍ以下とす
るとよい。ゲート絶縁膜４２４の厚さを厚くすることで、リーク電流を低減することがで
きる。
ゲート絶縁膜４２４は、水分や、水素などの不純物を極力含まないことが望ましい。スパ
ッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲッ
ト又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガ
スを用いて行う。
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化さ
れた酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁膜
４２４との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁
膜（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲー
ト絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすること
ができるからである。
もちろん、ゲート絶縁膜４２４として良質な絶縁膜を形成できるものであれば、スパッタ
リング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の
熱処理によってゲート絶縁膜４２４の膜質、酸化物半導体との界面特性が改質される絶縁
膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論
のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば
良い。
バリア性の高い材料を用いた絶縁膜と、含まれる窒素の比率が低い酸化珪素膜、酸化窒化
珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜４２４を形成しても良い。
この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性を有する絶縁膜と酸化
物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化
珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア
性を有する絶縁膜を用いることで、水分または水素などの雰囲気中不純物、或いは基板内
に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜４２
４内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことが
できる。また、酸化物半導体膜に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪
素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半
導体膜に接するのを防ぐことができる。
例えば、第１のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン膜（Ｓ
ｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜としてスパッ
タリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜（ＳｉＮｙ（ｙ＞０
））を積層して、膜厚１００ｎｍのゲート絶縁膜としてもよい。本実施の形態では、圧力
０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴ
ン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの
酸化シリコン膜を形成する。
なお、ゲート絶縁膜４２４に水素、水酸基及び水分がなるべく含まれないようにするため
に、成膜の前処理として、スパッタリング装置の予備加熱室で第１の電極４２１、酸化物
半導体膜４２２及び第２の電極４２３が形成された基板を予備加熱し、基板に吸着した水
素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１０
０℃以上４００℃以下好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に
設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略すること
もできる。
なお、ゲート絶縁膜４２４を形成した後に、加熱処理を施しても良い。加熱処理は大気雰
囲気下、又は不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下におい
て、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。
本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。上記加
熱処理を行うと、酸化物半導体膜４２２がゲート絶縁膜４２４を構成する酸化珪素と接し
た状態で加熱されることになり、上述した、水分、水素を脱離させるための加熱処理で酸
素欠損が発生していたとしても、酸化珪素から酸素が供給されることで、ドナーとなる酸
素欠損を低減し、化学量論組成比を満たす構成とすることが可能であり、酸化物半導体膜
４２２をｉ型化または実質的にｉ型化にすることができる。この加熱処理を行うタイミン
グは、ゲート絶縁膜４２４の形成後であれば特に限定されず、他の工程、例えば後に形成
されるゲート電極４２５、絶縁膜４２６、または配線４３４、配線４３５、配線４３６の
いずれかを形成した後に行ってもよい。また、透明導電膜を低抵抗化させるための加熱処
理などの、他の加熱処理と兼ねることで、工程数を増やすことなく行うことができる。
ゲート電極４２５の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネ
オジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導
電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の
工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミ
ニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回
避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、
モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用
いることができる。
例えば、二層の積層構造を有するゲート電極４２５として、アルミニウム膜上にモリブデ
ン膜が積層された二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、ま
たは銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜と
モリブデン膜とを積層した二層構造とすることが好ましい。３層の積層構造を有するゲー
ト電極４２５としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウ
ムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン
膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とす
ることが好ましい。
また、ゲート電極４２５に酸化インジウム、インジウム錫酸化物、酸化インジウム酸化亜
鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガ
リウム等の透光性を有する酸化物導電膜をゲート電極４２５に用いることで、画素部の開
口率を向上させることができる。
ゲート電極４２５の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎ
ｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工
（パターニング）することで、ゲート電極４２５を形成する。ゲート電極４２５は、少な
くとも、ゲート絶縁膜４２４を間に挟んで、酸化物半導体膜４２２の端部と重なる位置に
形成されていれば良い。酸化物半導体膜４２２の端部では、このゲート絶縁膜４２４を間
に挟んでゲート電極４２５と重なる部分において、チャネル形成領域が形成される。なお
、形成されたゲート電極４２５の端部がテーパー形状であると、上に積層する絶縁膜４２
６の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
また、トランジスタ４２０は、第１の電極４２１、酸化物半導体膜４２２、第２の電極４
２３、ゲート絶縁膜４２４及びゲート電極４２５を覆うように、絶縁膜４２６を有してい
る。絶縁膜４２６は、水分や、水素などの不純物を極力含まないことが望ましく、単層の
絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜４２
６は、例えば、酸化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、または酸化窒化アル
ミニウム膜などの酸化物絶縁膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、ま
たは窒化酸化アルミニウム膜などの窒化物絶縁膜を用いる。または、酸化物絶縁膜及び窒
化物絶縁膜の積層とすることもできる。上記絶縁膜４２６に、バリア性の高い絶縁膜、例
えば、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム
膜などを用いることで、酸化物半導体膜４２２内、ゲート絶縁膜４２４内、或いは、酸化
物半導体膜４２２と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り
込むのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜４２６を
形成する。なお、スパッタリング法で絶縁膜４２６を形成する場合、基板を１００℃〜４
００℃の温度に加熱し、水素、水、水酸基または水素化物などが除去された高純度窒素を
含むスパッタガスを導入しシリコン半導体のターゲットを用いて絶縁膜４２６を形成して
もよい。この場合においても、処理室内に残留する水素、水、水酸基または水素化物など
を除去しつつ絶縁膜を形成することが好ましい。
なお、絶縁膜４２６を形成した後に、加熱処理を施しても良い。加熱処理は、不活性ガス
雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、好ましくは２００℃
以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。
コンタクトホール４３１、コンタクトホール４３２、コンタクトホール４３３は、フォト
リソグラフィ工程によりレジストマスクを形成し、ゲート絶縁膜４２４及び絶縁膜４２６
の一部をエッチングにより選択的に除去することで形成できる。コンタクトホール４３１
により、ゲート電極４２５の一部が露出される。コンタクトホール４３２により、第２の
電極４２３の一部が露出される。コンタクトホール４３３により、ゲート電極４２５の一
部が露出される。また、これらコンタクトホールの形成時に、第１の電極４２１のゲート
電極４２５に覆われていない領域において、第１の電極４２１が露出するようなコンタク
トホールを形成しても良い。
そして、絶縁膜４２６に形成されたコンタクトホール４３１、コンタクトホール４３２、
コンタクトホール４３３を介して、ゲート電極４２５、第２の電極４２３、ゲート電極４
２５に、配線４３４、配線４３５、配線４３６がそれぞれ接続されている。なお、これら
配線の形成時に、コンタクトホールを介して第１の電極４２１に接続される配線を形成し
ても良い。
配線４３４、配線４３５、配線４３６は、第１の電極４２１と同様の構造、材料を有する
導電膜を用いて、同様の作製方法にて形成することができる。
図１４（Ｂ）において、配線４４０は、配線４３４、配線４３５、配線４３６と同時に形
成される配線であり、コンタクトホール４４１を介して第１の電極４２１に接続されてい
る。
上記のように酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それ
により酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処
理で、キャリア密度が非常に小さく、バンドギャップの広い酸化物半導体膜を形成するこ
とができる。このため、大面積基板を用いてトランジスタを作製することができるため、
量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導
体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高いト
ランジスタを作製することができる。
なお、本実施の形態では、酸化物半導体膜４２２のうち、第２の電極４２３とは異なる領
域に形成されている部分全てが、ゲート電極４２５に覆われているが、本発明はこの構成
に限定されない。酸化物半導体膜４２２のうち、第２の電極４２３とは異なる領域に形成
されている部分の少なくとも一部が、ゲート電極４２５により覆われていれば良い。
ここで、本実施の形態で示したトランジスタのドレイン耐性について説明する。
半導体中の電界があるしきい値に達すると、衝突イオン化が生じ、空乏層内で高電界によ
り加速されたキャリアが結晶格子に衝突し、電子と正孔の対を生成する。さらに電界が高
くなると、衝突イオン化により発生した電子と正孔の対もさらに電界によって加速され、
衝突イオン化を繰り返し、電流が指数関数的に増加するアバランシェ降伏が生じる。衝突
イオン化は、キャリア（電子、正孔）が半導体のバンドギャップ以上の運動エネルギーを
有することにより発生する。このため、バンドギャップが大きいほど、衝突イオン化を発
生させるのに必要な電界が高くなる。
酸化物半導体のバンドギャップは、３．１５ｅＶであり、非晶質シリコンのバンドギャッ
プの１．７４ｅＶとくらべて大きいため、アバランシェ降伏が起こりにくい。このため、
酸化物半導体を用いたトランジスタはドレイン耐圧が高くなり、高電界が印加されてもオ
ン電流の指数関数的急上昇が生じにくい。
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。
ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶
縁膜中に注入されて固定電荷となる、或いは、ゲート絶縁膜界面にトラップ準位を形成す
ることにより、閾値電圧の変動やリーク電流等のトランジスタ特性の劣化が生じることで
あり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注
入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
シリコンはバンドギャップが狭いため、アバランシェ降伏によって雪崩的に電子が発生し
やすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。し
かしながら、本実施の形態で示す酸化物半導体は、バンドギャップが広いため、アバラン
シェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。なお、高耐
圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャッ
プは同等であるが、酸化物半導体の方が、移動度が２桁程小さいため、電子が加速されに
くく、シリコンカーバイドよりホットキャリア劣化が生じにくく、ドレイン耐圧が高いと
いえる。
以上のことから、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には
１００Ｖ以上、好ましくは５００Ｖ、好ましくは１ｋＶ以上のドレイン耐圧を有すること
が可能である。
ここで、トランジスタの代表例であるシリコンカーバイドと酸化物半導体の比較について
以下に示す。ここでは、シリコンカーバイドとして、４Ｈ−ＳｉＣを用いる。
酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。真性キャリア密度はその
一例である。フェルミ・ディラック分布に従えば、酸化物半導体の真性キャリア密度は１
０−７ｃｍ−３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１
１ｃｍ−３と同様、極めて低い値である。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体とシリコンカーバイドとは共通している。
しかしながら、酸化物半導体とシリコンカーバイドの、プロセス温度は大きく異なる。シ
リコンカーバイドは一般に１５００℃〜２０００℃の熱処理を必要とする。一方、酸化物
半導体は、３００〜８５０℃の熱処理で作製することが可能であり、大面積基板上にトラ
ンジスタを作製することができる。また、スループットを高めることができる。
また、シリコンカーバイドを用いたトランジスタはＰＮ接合を用いるため、ドナーまたは
アクセプターとなりうる不純物（リン、ボロン等）のドーピング工程が必要であるため、
製造工程数が増大する。一方、酸化物半導体を用いたトランジスタは、ＰＮ接合を設けず
ともよいため、製造工程の削減、スループットの向上が可能であり、更には大面積基板を
用いることが可能である。
なお、酸化物半導体において、バンドギャップ内のＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔ
ａｔｅ）等の物性研究は多くなされているが、これらの研究は、ＤＯＳそのものを十分に
減らすという思想を含まない。本実施の形態では、ＤＯＳの原因たり得る水や水素を酸化
物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、ＤＯＳ
そのものを十分に減らすという思想に基づくものである。そして、これによって極めて優
れた工業製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による
ＤＯＳを減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とする
ことも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
当該酸化膜から酸素を供給して、酸素欠陥によるＤＯＳを減少させることが可能である。
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１〜０．２ｅＶの浅い準位や、酸
素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすため
に、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであろ
う。
また、酸化物半導体は一般にｎ型とされているが、本実施の形態では、不純物、特に水や
水素を除去することによりｉ型化を実現する。この点において、シリコンなどの半導体に
不純物を添加してｉ型化していた従来の技術思想と比べ、本発明の技術思想は新しいもの
である。
また、酸化物半導体をｉ型化することにより、トランジスタの温度特性が良好であり、代
表的には、−２５℃から１５０℃までの温度範囲において、トランジスタの電流電圧特性
において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほと
んどなく、温度による電流電圧特性の劣化がほとんどない。
なお、本実施の形態で示す酸化物半導体を用いたトランジスタは、シリコンカーバイドを
用いたトランジスタと比較して、移動度が２桁ほど低いが、ドレイン電圧を高くする、チ
ャネル幅（Ｗ）を大きくすることで、トランジスタの電流値を高め、デバイス特性を向上
させることができる。
本実施の形態の技術思想は、酸化物半導体に、何らかの物質をさらに加えることをせずに
、逆に不本意に存在する水、水素という不純物を意図的に除去することにより、酸化物半
導体を高純度化することである。すなわち、ドナー準位を構成する水または水素を除去し
、さらに酸素欠損を低減し、酸化物半導体を構成する酸素を十分に供給することにより、
酸化物半導体を高純度化することである。
酸化物半導体の成膜時点で１０２０ｃｍ−３のレベルの水素がＳＩＭＳ（二次イオン質量
分析）で測定される。このドナー準位の原因となる水または水素を意図的に除去し、さら
に水または水素の除去に伴い同時に減少してしまう酸素（酸化物半導体の成分の一つ）を
酸化物半導体に加えることにより、酸化物半導体を高純度化し、電気的にｉ型（真性）半
導体とする。
また、本実施の形態においては、酸化物半導体中の水、水素の量は少なければ少ないほど
好ましく、キャリアも少なければ少ないほど良い。具体的には、キャリア密度は１×１０
１４ｃｍ−３未満、好ましくは１×１０１２ｃｍ−３未満、さらに好ましくは測定限界以
下の１×１０１１ｃｍ−３未満が求められる。酸化物半導体のキャリアを低減し、好まし
くは無くしてしまう、すなわちｉ型（真性）半導体とすることで、トランジスタにおける
酸化物半導体の機能を、キャリアが通過する通路（パス）とする。その結果、トランジス
タがオフ状態の時はＩｏｆｆを極めて低くできる。以上が本実施の形態の技術思想である
。
また、酸化物半導体はキャリアの通路（パス）として機能し、酸化物半導体自体がキャリ
アを有さない、または極めて少ないように高純度化したｉ型（真性）であるため、キャリ
アはソース電極、ドレイン電極により供給される。
なお、本実施の形態で示した構造を有するトランジスタは、実施の形態４に示したような
、チャネルが基板と概略平行に形成される横型のトランジスタに比べて基板表面における
占有面積を低減することができる。この結果、トランジスタの微細化が可能である。
このように、主成分以外の不純物、代表的には水素、水、水酸基または水素化物などが極
力含まれないように酸化物半導体膜を高純度化することにより、トランジスタの動作を良
好なものとすることができる。特に、耐圧性を高め、ショートチャネル効果を低減し、オ
ンオフ比を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態４とは異なる、酸化物半導体膜の形成方法について図１５
を用いて説明する。
まず、絶縁表面上にゲート電極７０１、ゲート電極７０２を形成した後、ゲート電極７０
１、ゲート電極７０２上にゲート絶縁膜７０３を形成する（図１５（Ａ）参照）。ゲート
電極７０１、ゲート電極７０２、ゲート絶縁膜７０３の材料、構造及び膜厚については、
実施の形態４において既に説明したので、本実施の形態ではその詳細についての記載を省
略する。
次いで、図１５（Ａ）に示すように、ゲート絶縁膜７０３上に、厚さ２ｎｍ以上１５ｎｍ
以下の第１の酸化物半導体膜７３０を形成する。第１の酸化物半導体膜７３０は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸
素混合雰囲気下においてスパッタ法により形成することができる。
なお、第１の酸化物半導体膜７３０をスパッタ法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜７０３の表面に付着してい
る塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用
いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよ
い。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
第１の酸化物半導体膜７３０は、上述したような酸化物半導体を用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む金
属酸化物ターゲットを用いたスパッタ法により得られる膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ−
Ｏ系非単結晶膜を、第１の酸化物半導体膜７３０として用いる。上記ターゲットとして、
例えば、各金属の原子の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２である金属酸化物ターゲットを用い
ることができる。本実施の形態では、後に加熱処理を行い意図的に結晶化させるため、結
晶化が生じやすい金属酸化物ターゲットを用いることが好ましい。また、Ｉｎ、Ｇａ、及
びＺｎを含む金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５
％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、
形成される酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性
の高いトランジスタを得ることができる。
減圧状態の処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除
去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁表面上に第１の酸化
物半導体膜７３０を成膜する。成膜時に、基板温度を１００℃以上６００℃以下好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと呼ば
れる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましく
は５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは
異なり、材料に応じて適宜厚みを選択すればよい。
なお、第１の酸化物半導体膜７３０に水素、水酸基及び水分がなるべく含まれないように
するために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜７０
３までが形成された基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し
排気することが好ましい。なお、予備加熱の温度は、１００℃以上６００℃以下好ましく
は１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポン
プが好ましい。なお、この予備加熱の処理は省略することもできる。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、Ｄ
Ｃスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリン
グ法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッ
タリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
ゲート絶縁膜７０３、及び第１の酸化物半導体膜７３０を大気に触れさせることなく連続
的に形成してもよい。大気に触れさせることなく連続成膜することで、界面が、水やハイ
ドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積
層界面を形成することができるので、トランジスタ特性のばらつきを低減することができ
る。
次いで、第１の加熱処理を行い、図１５（Ｂ）に示すように、第１の酸化物半導体膜７３
０の表面から結晶を成長させることで、少なくとも一部が結晶化された、或いは単結晶と
なった、第１の酸化物半導体膜７３１を得る。第１の加熱処理の温度は、４５０℃以上８
５０℃以下、好ましくは６００℃以上７００℃以下とする。また、加熱時間は１分以上２
４時間以下とする。単結晶層は、表面から内部に向かって結晶成長し、２ｎｍ以上１０ｎ
ｍ以下の平均厚さを有する板状結晶である。また、表面に形成される結晶層は、その表面
にａ−ｂ面を有し、表面に対して垂直方向にｃ軸配向をしている。本実施の形態では、第
１の加熱処理によって第１の酸化物半導体膜７３１全体を結晶化（ＣＧ（Ｃｏ−ｇｒｏｗ
ｉｎｇ）結晶とも呼ぶ）する例を示す。
なお、第１の加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の
希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する
窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９
９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐ
ｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、Ｈ２Ｏが２０ｐｐ
ｍ以下の乾燥空気雰囲気下で第１の加熱処理を行っても良い。
本実施の形態では、第１の加熱処理として、乾燥空気雰囲気下で７００℃、１時間の加熱
処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移
動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出
すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
次いで、図１５（Ｃ）に示すように、平板状の単結晶である第１の酸化物半導体膜７３１
上に、膜厚が、少なくとも第１の酸化物半導体膜７３１より大きく、１０μｍ以下の範囲
にある、第２の酸化物半導体膜７３２を形成する。なお、第２の酸化物半導体膜７３２の
膜厚は、作製するデバイスによって最適な膜厚を実施者が決定すればよい。例えば、ボト
ムゲート型トランジスタを作製する場合は、第１の酸化物半導体膜７３１と第２の酸化物
半導体膜７３２の合計膜厚が、１０ｎｍ以上２００ｎｍ以下とする。また、例えば、トラ
ンジスタを作製する場合、第１の酸化物半導体膜７３１と第２の酸化物半導体膜７３２の
合計膜厚は１０ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体膜７３２は、希
ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン
）及び酸素雰囲気下においてスパッタ法により形成することができる。
第２の酸化物半導体膜７３２としては、上述したような酸化物半導体を用いることができ
る。
また、第１の酸化物半導体膜７３１と第２の酸化物半導体膜７３２は、同一成分を含む材
料を用いること、あるいは同一の結晶構造かつ近接した格子定数（ミスマッチが１％以下
）を有することが好ましい。同一成分を含む材料を用いる場合、後に行われる結晶化にお
いて第１の酸化物半導体膜７３１の単結晶層から結晶成長が促進されやすくなる。また、
同一成分を含む材料である場合には、密着性などの界面物性や電気的特性も良好である。
なお、第２の酸化物半導体膜７３２は第１の酸化物半導体膜７３１よりも、結晶性を向上
させた場合に、何らかの電気特性（例えば、移動度、しきい値電圧、バンドギャップ等）
が好ましいものを選ぶとよい。
次いで、第２の加熱処理を行い、第１の酸化物半導体膜７３１から第２の酸化物半導体膜
７３２に向かって結晶を成長させる。第２の加熱処理の温度は、４５０℃以上８５０℃以
下、好ましくは５５０℃以上６５０℃以下とする。また、加熱時間は１分以上２４時間以
下とする。第２の加熱処理によって、図１５（Ｄ）に示すように、結晶化された第１の酸
化物半導体膜７３１と、結晶化された第２の酸化物半導体膜７３５とを有する、酸化物半
導体膜７３３を得ることができる。
第１の酸化物半導体膜７３１と第２の酸化物半導体膜７３５に用いられている酸化物半導
体材料が、同一成分を含む場合、第１の酸化物半導体膜７３１と第２の酸化物半導体膜７
３５とが、同一の結晶構造を有する。第２の酸化物半導体膜７３５は、第１の酸化物半導
体膜７３１からアキシャル成長、またはエピタキシャル成長をさせることで形成されるの
で、ｃ軸が一致する。そのため、実際には、酸化物半導体膜７３３において、第１の酸化
物半導体膜７３１と第２の酸化物半導体膜７３５の境界は不明瞭となる。
なお、酸化物半導体膜７３３は、ゲート絶縁膜の凹凸を有する部分と重なる領域において
、多結晶を含んでいるために、結晶粒界を有する場合がある。また、酸化物半導体膜７３
３のうち、チャネル形成領域となる領域は、少なくともゲート絶縁膜の平坦な部分と重な
っているため、第１の酸化物半導体膜７３１と第２の酸化物半導体膜７３５がｃ軸配向を
している単結晶である場合も含む。なお、第１の酸化物半導体膜７３１と第２の酸化物半
導体膜７３５がｃ軸配向をしている場合、第１の酸化物半導体膜７３１と第２の酸化物半
導体膜７３５は、互いにａ−ｂ面が一致し、ａ軸、或いはｂ軸が一致することがさらに望
ましいが、ａ−ｂ軸の方向がずれていることもありうる。
なお、第２の加熱処理においても、窒素、酸素、またはヘリウム、ネオン、アルゴン等の
希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する
窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ以上、好まし
くは７Ｎ以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする
ことが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で第２の加熱処理を行っ
ても良い。また、第２の加熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉
の内部を酸素雰囲気として雰囲気を切り替えても良い。
なお、第２の加熱処理に用いる加熱処理装置も特に限られず、抵抗発熱体などの発熱体か
らの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば
、電気炉や、ＧＲＴＡ装置、ＬＲＴＡ装置等のＲＴＡ装置を用いることができる。
次いで、フォトリソグラフィ法を用いて酸化物半導体膜７３３の形状を加工することで、
ゲート電極７０１、ゲート電極７０２と重なる位置において、島状の酸化物半導体膜７３
４、酸化物半導体膜７３６をそれぞれ形成する。なお、島状の酸化物半導体膜を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以下、実施の形態４の図１１（Ａ）に示すソース電極、ドレイン電極を作製する工程以降
を参考にして、メモリセルのスイッチング素子として機能するトランジスタを作製するこ
とができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成につい
て説明する。
図１７に、本実施の形態のＣＰＵの構成を示す。図１７に示すＣＰＵは、基板９００上に
、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）９０１、ＡＬＵ
Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９０３、Ｉｎｔ
ｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９０
５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７、バスイ
ンターフェース（Ｂｕｓ Ｉ／Ｆ）９０８、書き換え可能なＲＯＭ９０９、ＲＯＭインタ
ーフェース（ＲＯＭ Ｉ／Ｆ）９２０を主に有している。ＲＯＭ９０９及びＲＯＭ Ｉ／
Ｆ９２０は、別チップに設けても良い。勿論、図１７に示すＣＰＵは、その構成を簡略化
して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している
。
Ｂｕｓ Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄ
ｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９０
２、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒ
ｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０
４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌ
ｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ Ｃｏ
ｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。また
、Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に、
外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断
し、処理する。Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ９
０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや書
き込みを行なう。
またＴｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ Ｃｏｎｔｒ
ｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐ
ｔ Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７の動
作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ
９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部
クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９０６に、上記実施の形態で示した構成を
有する記憶素子が設けられている。Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ９０７は、
ＡＬＵ９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９０６における保持動作の選択を行う
。すなわち、Ｒｅｇｉｓｔｅｒ９０６が有する記憶素子において、位相反転素子によるデ
ータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子
によるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９０６内の記憶素子への、
電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量
素子へのデータの書き換えが行われ、Ｒｅｇｉｓｔｅｒ９０６内の記憶素子への電源電圧
の供給を停止することができる。電源停止に関しては、図１３に示すように、記憶素子群
と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素
子を設けることにより行うことができる。
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合において
もデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には
、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の
入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を
低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の半導体装置はＣＰＵに限定
されず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低
い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯
用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に
追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ
電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路
設計が不要となるため、半導体装置に用いられている集積回路の集積度を高めることがで
き、半導体装置を高機能化させることが出来る。
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
図１８（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一
態様に係る半導体装置は、電子書籍の駆動を制御するための集積回路に用いることができ
る。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用い
ることで、信頼性が高い電子書籍、消費電力の低い電子書籍を提供することができる。ま
た、可撓性を有する基板を用いることで、半導体装置、半導体表示装置に可撓性を持たせ
ることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することが
できる。
図１８（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有
する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に
用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る
半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供する
ことができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告
表示用などの全ての情報表示用表示装置が含まれる。
図１８（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一
態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができ
る。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用い
ることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。ま
た、可撓性を有する基板を用いることで、半導体装置、半導体表示装置に可撓性を持たせ
ることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することが
できる。よって、図１８（Ｃ）に示すように、布地などに固定させて表示装置を使用する
ことができ、表示装置の応用の幅が格段に広がる。
図１８（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動
を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するため
の集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲー
ム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１８（Ｄ）に示
した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯
型ゲーム機が有する表示部の数は、これに限定されない。
図１８（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いるこ
とができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装
置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することがで
きる。
図１８（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１８（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集
積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の
一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携
帯情報端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 記憶素子
１０１ 位相反転素子
１０２ 位相反転素子
１０３ スイッチング素子
１０４ スイッチング素子
１０５ 容量素子
１０６ 容量用スイッチング素子
１０７ ｐチャネル型トランジスタ
１０８ ｎチャネル型トランジスタ
１０９ ｐチャネル型トランジスタ
１１０ ｎチャネル型トランジスタ
２００ 記憶素子
２０１ 位相反転素子
２０２ 位相反転素子
２０３ スイッチング素子
２０４ スイッチング素子
２０５ 容量素子
２０６ 容量用スイッチング素子
２０７ 位相反転素子
２０８ スイッチング素子
２０９ スイッチング素子
２１０ ｐチャネル型トランジスタ
２１１ ｎチャネル型トランジスタ
２１２ ｐチャネル型トランジスタ
２１３ ｎチャネル型トランジスタ
２１４ ｐチャネル型トランジスタ
２１５ ｎチャネル型トランジスタ
３００ 記憶素子
３０１ 位相反転素子
３０２ 位相反転素子
３０３ スイッチング素子
３０４ スイッチング素子
３０５ 容量素子
３０６ 容量用スイッチング素子
３０７ 容量素子
３０８ 容量用スイッチング素子
３０９ ｐチャネル型トランジスタ
３１０ ｎチャネル型トランジスタ
３１１ ｐチャネル型トランジスタ
３１２ ｎチャネル型トランジスタ
４０１ スイッチング素子
４０２ 記憶素子
４０３ 記憶素子群
４２０ トランジスタ
４２１ 第１の電極
４２２ 酸化物半導体膜
４２３ 第２の電極
４２４ ゲート絶縁膜
４２５ ゲート電極
４２６ 絶縁膜
４３１ コンタクトホール
４３２ コンタクトホール
４３３ コンタクトホール
４３４ 配線
４３５ 配線
４３６ 配線
４４０ 配線
４４１ コンタクトホール
５００ ボンド基板
５０１ 絶縁膜
５０２ 脆化層
５０３ ベース基板
５０４ 半導体膜
５０５ 半導体膜
５０６ 半導体膜
５０７ 半導体膜
５０８ ゲート絶縁膜
５０９ 電極
５１０ 不純物領域
５１１ 不純物領域
５１２ サイドウォール
５１３ 高濃度不純物領域
５１４ 低濃度不純物領域
５１５ チャネル形成領域
５１６ 高濃度不純物領域
５１７ 低濃度不純物領域
５１８ チャネル形成領域
５２０ ｎチャネル型トランジスタ
５２１ ｐチャネル型トランジスタ
５３０ 絶縁膜
５３１ 絶縁膜
５３２ 絶縁膜
６０１ ゲート電極
６０２ 電極
６０３ ゲート絶縁膜
６０５ 酸化物半導体膜
６０７ ソース電極
６０８ ドレイン電極
６０９ 配線
６１０ 配線
６１１ 配線
６１２ 絶縁膜
６２０ トランジスタ
６２３ 容量素子
６３０ トランジスタ
６３１ ゲート電極
６３２ ゲート絶縁膜
６３３ 酸化物半導体膜
６３４ チャネル保護膜
６３５ ソース電極
６３６ ドレイン電極
６３７ 絶縁膜
６４０ トランジスタ
６４１ ゲート電極
６４２ ゲート絶縁膜
６４３ ソース電極
６４４ ドレイン電極
６４５ 酸化物半導体膜
６４６ 絶縁膜
６５０ トランジスタ
６５１ ソース電極
６５２ ドレイン電極
６５３ 酸化物半導体膜
６５４ ゲート絶縁膜
６５５ ゲート電極
６５６ 絶縁膜
６６０ 半導体基板
６６１ ｎチャネル型トランジスタ
６６２ ｐチャネル型トランジスタ
６６３ 絶縁膜
６６４ トランジスタ
６６５ 容量素子
６６６ 素子分離用絶縁膜
７０１ ゲート電極
７０２ ゲート電極
７０３ ゲート絶縁膜
７３０ 酸化物半導体膜
７３１ 酸化物半導体膜
７３２ 酸化物半導体膜
７３３ 酸化物半導体膜
７３４ 酸化物半導体膜
７３５ 酸化物半導体膜
７３６ 酸化物半導体膜
９００ 基板
９０１ ＡＬＵ
９０２ ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ
９０３ Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ
９０４ Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ
９０５ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ
９０６ Ｒｅｇｉｓｔｅｒ
９０７ Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ
９０８ Ｂｕｓ Ｉ／Ｆ
９０９ ＲＯＭ
９２０ ＲＯＭ Ｉ／Ｆ
１３００ レジスタ
１３０１ インバータ
１３０２ インバータ
１３０３ スイッチング素子
１３０４ スイッチング素子
１３１０ ｐチャネル型トランジスタ
１３１１ ｎチャネル型トランジスタ
１３１２ ｐチャネル型トランジスタ
１３１３ ｎチャネル型トランジスタ
７００１ 筐体
７００２ 表示部
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０２１ 筐体
７０２２ 表示部
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (1)

  1. 第１の論理素子と、第２の論理素子と、第１のスイッチング素子と、第２のスイッチング素子と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１の論理素子及び前記第２の論理素子の少なくとも一方は、第３のトランジスタを有し、
    前記第１の論理素子及び前記第２の論理素子は、論理値を反転させる機能を有し、
    前記第１の論理素子の入力端子は、前記第１のスイッチング素子を介して、第１の端子と電気的に接続され、
    前記第１の論理素子の出力端子は、第２の端子と電気的に接続され、
    前記第２の論理素子の入力端子は、前記第１の論理素子の出力端子と電気的に接続され、
    前記第２の論理素子の出力端子は、前記第２のスイッチング素子を介して、前記第１の論理素子の入力端子と電気的に接続され、
    前記第１の容量素子は、前記第１のトランジスタを介して、前記第１の論理素子の入力端子と電気的に接続され、
    前記第２の容量素子は、前記第２のトランジスタを介して、前記第２の論理素子の入力端子と電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第３のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第３のトランジスタ上に第１の絶縁膜を有し、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第１の容量素子及び前記第２の容量素子は、前記第１の絶縁膜上に位置する半導体装置。
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JP2010285261A Active JP5727780B2 (ja) 2009-12-25 2010-12-22 記憶装置、半導体装置、及び電子機器
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US (4) US8362538B2 (ja)
EP (1) EP2517355B1 (ja)
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KR (6) KR20200013808A (ja)
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TW (3) TWI602180B (ja)
WO (1) WO2011078373A1 (ja)

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220137807A (ko) 2009-11-20 2022-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101481398B1 (ko) 2009-12-11 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로 및 cpu
CN102668377B (zh) 2009-12-18 2015-04-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
WO2011081011A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
KR101861991B1 (ko) 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법
WO2011089844A1 (en) * 2010-01-24 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
CN106449649B (zh) 2010-03-08 2019-09-27 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5827520B2 (ja) * 2010-09-13 2015-12-02 株式会社半導体エネルギー研究所 半導体記憶装置
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
WO2012090799A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
TWI621121B (zh) 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
JP5859839B2 (ja) * 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
TWI525615B (zh) 2011-04-29 2016-03-11 半導體能源研究所股份有限公司 半導體儲存裝置
EP2705404A1 (en) * 2011-05-02 2014-03-12 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Surface plasmon device
JP5886128B2 (ja) 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9467047B2 (en) * 2011-05-31 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. DC-DC converter, power source circuit, and semiconductor device
US8804405B2 (en) 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI591611B (zh) 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置
TWI621185B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
WO2013089115A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8817516B2 (en) * 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
US9176571B2 (en) 2012-03-02 2015-11-03 Semiconductor Energy Laboratories Co., Ltd. Microprocessor and method for driving microprocessor
JP6041707B2 (ja) * 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP6227890B2 (ja) 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
KR102087443B1 (ko) * 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP5917285B2 (ja) * 2012-05-11 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6174899B2 (ja) * 2012-05-11 2017-08-02 株式会社半導体エネルギー研究所 半導体装置
US8929128B2 (en) * 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
JP6050721B2 (ja) * 2012-05-25 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
US9571103B2 (en) 2012-05-25 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Lookup table and programmable logic device including lookup table
WO2013180016A1 (en) 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and alarm device
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
US9083327B2 (en) * 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102088865B1 (ko) * 2012-09-03 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로 컨트롤러
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
WO2014073374A1 (en) 2012-11-06 2014-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
US20140184484A1 (en) * 2012-12-28 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5807076B2 (ja) 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6298662B2 (ja) 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6316630B2 (ja) 2013-03-26 2018-04-25 株式会社半導体エネルギー研究所 半導体装置
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
WO2015030150A1 (en) * 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device
US9461126B2 (en) 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
JP2015118724A (ja) * 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
CN103745955B (zh) * 2014-01-03 2017-01-25 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
US9300292B2 (en) 2014-01-10 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Circuit including transistor
JP6473626B2 (ja) * 2014-02-06 2019-02-20 株式会社半導体エネルギー研究所 半導体装置
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9214508B2 (en) * 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911199B1 (en) 2014-02-24 2020-05-06 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
JP6542542B2 (ja) 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
US20150294991A1 (en) * 2014-04-10 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
TWI772799B (zh) * 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
CN106797213B (zh) 2014-10-10 2021-02-02 株式会社半导体能源研究所 逻辑电路、处理单元、电子构件以及电子设备
US10177142B2 (en) * 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US10014325B2 (en) * 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP7007257B2 (ja) 2016-03-18 2022-01-24 株式会社半導体エネルギー研究所 撮像装置、モジュール、および電子機器
JP6231603B2 (ja) * 2016-04-04 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
KR102568632B1 (ko) * 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
WO2017178923A1 (en) 2016-04-15 2017-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10049713B2 (en) * 2016-08-24 2018-08-14 Micron Technology, Inc. Full bias sensing in a memory array
FR3055463A1 (fr) * 2016-08-31 2018-03-02 St Microelectronics Crolles 2 Sas Element de memorisation durci
CN106298956A (zh) * 2016-09-08 2017-01-04 武汉华星光电技术有限公司 氧化物薄膜晶体管的制备方法
TWI724231B (zh) 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI651848B (zh) 2016-12-13 2019-02-21 友達光電股份有限公司 金屬氧化物半導體層的結晶方法、半導體結構、主動陣列基板、及氧化銦鎵鋅晶體
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
KR102614815B1 (ko) * 2017-09-15 2023-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102577999B1 (ko) * 2018-05-31 2023-09-14 에스케이하이닉스 주식회사 집적 회로
US11871615B2 (en) * 2018-12-07 2024-01-09 Sharp Kabushiki Kaisha Display device and method for manufacturing same
TWI726348B (zh) * 2019-07-03 2021-05-01 友達光電股份有限公司 半導體基板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5444842A (en) * 1977-09-16 1979-04-09 Hitachi Ltd Pre-sense amplifier
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP2002304889A (ja) * 2001-04-10 2002-10-18 Foundation For The Promotion Of Industrial Science 半導体メモリ
JP2005079360A (ja) * 2003-09-01 2005-03-24 Renesas Technology Corp 半導体集積回路
JP2005183984A (ja) * 2003-12-17 2005-07-07 Hewlett-Packard Development Co Lp トランジスタ素子
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
WO2009063542A1 (ja) * 2007-11-12 2009-05-22 Fujitsu Microelectronics Limited 半導体装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JP2689416B2 (ja) * 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0230177A (ja) * 1988-07-19 1990-01-31 Nec Corp 半導体装置
JPH0476523A (ja) * 1990-07-18 1992-03-11 Fujitsu Ltd 液晶パネル
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5473571A (en) * 1993-09-30 1995-12-05 Nippon Telegraph And Telephone Corporation Data hold circuit
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP4198201B2 (ja) * 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
JPH098612A (ja) 1995-06-16 1997-01-10 Nec Corp ラッチ回路
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4144183B2 (ja) * 2001-02-14 2008-09-03 セイコーエプソン株式会社 電気光学装置、その製造方法及び投射型表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP3868293B2 (ja) * 2001-12-28 2007-01-17 松下電器産業株式会社 半導体集積回路
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4294256B2 (ja) * 2002-03-28 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4278338B2 (ja) 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3986393B2 (ja) 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
JP4736313B2 (ja) * 2002-09-10 2011-07-27 日本電気株式会社 薄膜半導体装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3731128B2 (ja) 2002-11-25 2006-01-05 松下電器産業株式会社 不揮発性メモリセルおよびその制御方法
JP2004212477A (ja) * 2002-12-27 2004-07-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005051115A (ja) * 2003-07-30 2005-02-24 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタ、薄膜トランジスタの製造方法、光機能素子および光機能素子の製造方法
KR100574957B1 (ko) * 2003-11-21 2006-04-28 삼성전자주식회사 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100702310B1 (ko) * 2005-07-21 2007-03-30 주식회사 하이닉스반도체 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1777689B1 (en) * 2005-10-18 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic equipment each having the same
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
WO2007058248A1 (ja) * 2005-11-18 2007-05-24 Idemitsu Kosan Co., Ltd. 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7881693B2 (en) * 2006-10-17 2011-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI324856B (en) 2006-10-30 2010-05-11 Ind Tech Res Inst Dynamic floating input d flip-flop
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) * 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008227344A (ja) 2007-03-15 2008-09-25 Nec Electronics Corp 半導体装置及びその製造方法
JP5466939B2 (ja) * 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5466940B2 (ja) * 2007-04-05 2014-04-09 出光興産株式会社 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
CN101252018B (zh) * 2007-09-03 2010-06-02 清华大学 采用新型时序操作的铁电编程信息存储单元的时序操作方法
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP5101387B2 (ja) * 2007-09-13 2012-12-19 富士フイルム株式会社 カプセル型内視鏡
JP2009077060A (ja) * 2007-09-19 2009-04-09 Sanyo Electric Co Ltd クロック制御回路およびそれを搭載した半導体集積装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101911303B (zh) 2007-12-25 2013-03-27 出光兴产株式会社 氧化物半导体场效应晶体管及其制造方法
JP2009158528A (ja) 2007-12-25 2009-07-16 Sharp Corp 半導体装置
WO2009081862A1 (ja) * 2007-12-26 2009-07-02 Konica Minolta Holdings, Inc. 金属酸化物半導体およびその製造方法、半導体素子、薄膜トランジスタ
JP2009177149A (ja) * 2007-12-26 2009-08-06 Konica Minolta Holdings Inc 金属酸化物半導体とその製造方法および薄膜トランジスタ
KR20090069806A (ko) 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
US7965540B2 (en) 2008-03-26 2011-06-21 International Business Machines Corporation Structure and method for improving storage latch susceptibility to single event upsets
US8551809B2 (en) 2008-05-01 2013-10-08 Intermolecular, Inc. Reduction of forming voltage in semiconductor devices
US8062918B2 (en) 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
US8053364B2 (en) 2008-05-01 2011-11-08 Intermolecular, Inc. Closed-loop sputtering controlled to enhance electrical characteristics in deposited layer
US8129704B2 (en) 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP2009283877A (ja) 2008-05-26 2009-12-03 Panasonic Corp 半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101481398B1 (ko) 2009-12-11 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로 및 cpu

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5444842A (en) * 1977-09-16 1979-04-09 Hitachi Ltd Pre-sense amplifier
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP2002304889A (ja) * 2001-04-10 2002-10-18 Foundation For The Promotion Of Industrial Science 半導体メモリ
JP2005079360A (ja) * 2003-09-01 2005-03-24 Renesas Technology Corp 半導体集積回路
JP2005183984A (ja) * 2003-12-17 2005-07-07 Hewlett-Packard Development Co Lp トランジスタ素子
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
WO2009063542A1 (ja) * 2007-11-12 2009-05-22 Fujitsu Microelectronics Limited 半導体装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Also Published As

Publication number Publication date
JP7078772B2 (ja) 2022-05-31
JP2020127034A (ja) 2020-08-20
JP2011151796A (ja) 2011-08-04
KR101874779B1 (ko) 2018-07-06
EP2517355A1 (en) 2012-10-31
MY158782A (en) 2016-11-15
US8618586B2 (en) 2013-12-31
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