JP2013008990A - 半導体装置 - Google Patents

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Abstract

【課題】高性能な半導体装置を提供する。
【解決手段】絶縁表面上に設けられるゲート電極層４２１と、ゲート電極層上に設けられるゲート絶縁層４０２と、ゲート絶縁層上に設けられる第１の酸化物半導体層４４２と、第１の酸化物半導体層上に接して設けられる第２の酸化物半導体層４４３と、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸化物半導体層に接して設けられる酸化物絶縁層と、酸化物絶縁層上、第１の酸化物半導体層の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物半導体層に接して設けられるソース電極層及びドレイン電極層と、を有し、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域は、ゲート電極層と重なる領域、並びに第１の酸化物半導体層及び第２の酸化物半導体層の周縁及び側面、に設けられる領域である。
【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いら
れている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とさ
れる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
絶縁表面上に複数の薄膜トランジスタを作製する場合、例えばゲート配線とソース配線と
で交差する部分がある。交差する部分には、ゲート配線と、該ゲート配線と電位が異なる
ソース配線の間に絶縁層が設けられ、該絶縁層が誘電体となって容量が形成される。この
容量は、配線間の寄生容量とも呼ばれ、信号波形のなまりが生じる恐れがある。また、寄
生容量が大きいと信号の伝達が遅くなる恐れがある。
また、寄生容量の増加は、配線間で電気信号が漏れてしまうクロストーク現象や、消費電
力の増大に繋がる。
また、アクティブマトリクス型の表示装置において、特に映像信号を供給する信号配線と
、他の配線または電極との間に大きな寄生容量が形成されると、表示品質が低下する恐れ
がある。
また、回路の微細化を図る場合においても、配線間隔が狭くなり、配線間の寄生容量が増
加する恐れがある。
本発明の一態様は、配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供
することを課題の一とする。
また、絶縁表面上に駆動回路を形成する場合、駆動回路に用いる薄膜トランジスタの動作
速度は、速い方が好ましい。
例えば、薄膜トランジスタのチャネル長（Ｌ）を短くする、またはチャネル幅Ｗを広くす
ると動作速度が高速化される。しかし、チャネル長を短くすると、スイッチング特性、例
えばオンオフ比が小さくなる問題がある。また、チャネル幅Ｗを広くすると薄膜トランジ
スタ自身の容量負荷を上昇させる問題がある。
また、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタを備えた半導
体装置を提供することも課題の一とする。
また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一
基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング特
性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには
動作速度が速いことが要求される。特に、表示装置の精細度が高精細であればあるほど、
表示画像の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタは速い動作
速度とすることが好ましい。
本発明の一態様は、同一基板上に複数種類の薄膜トランジスタの構造を作製して複数種類
の回路を構成する半導体装置の作製方法を提供することを課題の一つとする。
絶縁表面上に第１の酸化物半導体層及び第２の酸化物半導体層を成膜した後、当該酸化物
半導体層のパターニングを行い薄膜トランジスタの半導体層として用いる。具体的には、
同一基板上に複数種類の薄膜トランジスタを作製する際に、少なくとも一つの薄膜トラン
ジスタの半導体層として、第１の酸化物半導体層と第２の酸化物半導体層との積層を用い
る。
また、第１の酸化物半導体層と第２の酸化物半導体層との積層を用いるボトムゲート構造
の薄膜トランジスタにおいて、ゲート電極層と重なる酸化物半導体層の一部上に接するチ
ャネル保護層となる酸化物絶縁層を形成し、その絶縁層の形成時に酸化物半導体層の積層
の周縁部（側面を含む）を覆う酸化物絶縁層を形成する。
第１の酸化物半導体層と第２の酸化物半導体層との積層の周縁部（側面を含む）を覆う酸
化物絶縁層は、ゲート電極層と、その上方または周辺に形成される配線層（ソース配線層
や容量配線層など）との距離を大きくし、寄生容量の低減を図る。
また、酸化物絶縁層は、第１の酸化物半導体層及び第２の酸化物半導体層の端部（周縁及
び側面）を覆い、リーク電流を低減することができる。
第１の酸化物半導体層と第２の酸化物半導体層との積層の周縁部を覆う酸化物絶縁層は、
チャネル保護層と同一工程で形成されるため、工程数の増加なく、寄生容量を低減できる
。
また、第１の酸化物半導体層と第２の酸化物半導体層との積層の周縁部（側面を含む）を
覆う酸化物絶縁層は、寄生容量を低減することができ、信号波形のなまりを抑制すること
ができる。
なお、寄生容量を低減するためには配線間に挟む酸化物絶縁層として、誘電率の小さな絶
縁材料を用いることが好ましい。
酸化物半導体層の周縁部（側面を含む）を覆う酸化物絶縁層を設けることにより、寄生容
量をできる限り小さくし、薄膜トランジスタの高速動作を実現できる。また、動作速度の
速い薄膜トランジスタを用いることで回路の集積度が向上する。
本明細書で開示する本発明の一態様は、絶縁表面上に設けられるゲート電極層と、ゲート
電極層上に設けられるゲート絶縁層と、ゲート絶縁層上に設けられる第１の酸化物半導体
層と、第１の酸化物半導体層上に接して設けられる第２の酸化物半導体層と、第１の酸化
物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸
化物半導体層に接して設けられる酸化物絶縁層と、酸化物絶縁層上、第１の酸化物半導体
層の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物
半導体層に接して設けられるソース電極層及びドレイン電極層と、を有し、第１の酸化物
半導体層の第１の領域及び第２の酸化物半導体層の第１の領域は、ゲート電極層と重なる
領域、並びに第１の酸化物半導体層及び第２の酸化物半導体層の周縁及び側面、に設けら
れる領域である半導体装置である。
本明細書で開示する本発明の一態様は、絶縁表面上に設けられるゲート電極層と、ゲート
電極層上に設けられるゲート絶縁層と、ゲート絶縁層上に設けられる第１の酸化物半導体
層と、第１の酸化物半導体層上に接して設けられる第２の酸化物半導体層と、第１の酸化
物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸
化物半導体層に接して設けられる酸化物絶縁層と、酸化物絶縁層上、第１の酸化物半導体
層の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物
半導体層に接して設けられるソース電極層及びドレイン電極層と、酸化物絶縁層上、ソー
ス電極層上、ドレイン電極層上、第１の酸化物半導体層の第３の領域上、及び第２の酸化
物半導体層の第３の領域と重なり、且つ第２の酸化物半導体層に接して設けられる保護絶
縁層と、を有し、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の
領域は、ゲート電極層と重なる領域、並びに第１の酸化物半導体層及び第２の酸化物半導
体層の周縁及び側面、に設けられる領域である半導体装置である。
本明細書で開示する本発明の一態様において、保護絶縁層は、スパッタ法を用いて形成さ
れる窒化珪素、酸化アルミニウム、または窒化アルミニウムであってもよい。
本明細書で開示する本発明の一態様において、酸化物絶縁層は、スパッタ法を用いて形成
される酸化珪素または酸化アルミニウムであってもよい。
本明細書で開示する本発明の一態様において、ソース電極層及びドレイン電極層は、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする膜、若しくはそれ
らの合金膜とを組み合わせた積層膜からなる半導体装置でもよい。
本明細書で開示する本発明の一態様において、ソース電極層、及びドレイン電極層は、酸
化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、または酸化
亜鉛である半導体装置であってもよい。
本明細書で開示する本発明の一態様において、絶縁表面上に容量部を有し、容量部は、容
量配線及び当該容量配線と重なる容量電極を有し、容量配線及び容量電極は透光性を有す
る半導体装置であってもよい。
なお、第１の酸化物半導体層は、第２の酸化物半導体層に比べて電気抵抗率が低い（即ち
、導電率が高い）とする。また、第１の酸化物半導体層は、ゲート電極までの間隔距離が
近い側に配置し、少なくともゲート絶縁膜に接する。この積層を用いて薄膜トランジスタ
を作製することによって、電気特性（例えば電界効果移動度など）の優れた薄膜トランジ
スタを実現することができる。
上記構成は、上記課題の少なくとも一つを解決する。
また、上記構造を実現するための本発明の一態様は、絶縁表面上にゲート電極層を形成し
、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に第１の酸化物半導体層を形
成し、第１の酸化物半導体層上に接して第２の酸化物半導体層を形成し、第１の酸化物半
導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸化物
半導体層に接するように酸化物絶縁層を形成し、酸化物絶縁層上、第１の酸化物半導体層
の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物半
導体層に接するようにソース電極層及びドレイン電極層を形成する半導体装置の作製方法
であり、第１の酸化物半導体層及び第２の酸化物半導体層は、第１の酸化物半導体層及び
第２の酸化物半導体層を脱水化または脱水素化した後、大気に触れることなく、第１の酸
化物半導体層及び第２の酸化物半導体層への水や水素の再混入を防ぐように形成し、第１
の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域は、ゲート電極層
と重なる領域、並びに第１の酸化物半導体層及び第２の酸化物半導体層の周縁及び側面、
に設けられる領域となるよう形成される半導体装置の作製方法である。
また、上記構造を実現するための本発明の一態様は、絶縁表面上にゲート電極層を形成
し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に第１の酸化物半導体層を
形成し、第１の酸化物半導体層上に接して第２の酸化物半導体層を形成し、第１の酸化物
半導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸化
物半導体層に接するように酸化物絶縁層を形成し、酸化物絶縁層上、第１の酸化物半導体
層の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物
半導体層に接するようにソース電極層及びドレイン電極層を形成し、酸化物絶縁層上、ソ
ース電極層上、ドレイン電極層上、第１の酸化物半導体層の第３の領域上、及び第２の酸
化物半導体層の第３の領域と重なり、且つ第２の酸化物半導体層に接するように保護絶縁
層を形成する半導体装置の作製方法であり、第１の酸化物半導体層の第１の領域及び第２
の酸化物半導体層の第１の領域は、ゲート電極層と重なる領域、並びに第１の酸化物半導
体層及び第２の酸化物半導体層の周縁及び側面、に設けられる領域となるよう形成される
半導体装置の作製方法である。
また、ソース電極とドレイン電極が導通状態となる状態とならないように酸化させた金属
薄膜の周縁及び側面を覆う酸化物絶縁層を設ける。
また、第１の酸化物半導体層と第２の酸化物半導体層の平均合計膜厚は３ｎｍ以上３０ｎ
ｍ以下とする。
また、第２の酸化物半導体層は、第１の酸化物半導体層と同じ元素を少なくとも一含むこ
とが好ましく、第２の酸化物半導体層中に第１の酸化物半導体層と同じ元素を少なくとも
一含んでいれば、同じエッチング溶液やエッチングガスで第２の酸化物半導体層と第１の
酸化物半導体層とを同じエッチング工程で除去することができるため、工程数を減らすこ
とができる。
なお、第１の酸化物半導体層及び第２の酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ
＞０、且つ、ｍは整数でない）で表記される薄膜を形成し、その薄膜を酸化物半導体層と
して用いた薄膜トランジスタを作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏ
から選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａの場合が
あることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場
合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物
元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれている
ものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数で
ない）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導
体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系の金属酸化物を適用することができる
。また上記金属酸化物からなる酸化物半導体層に酸化珪素を含ませてもよい。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ−化など）させ、その後、酸化物半導体層に接する酸化物絶縁膜の形成や、形成後に加
熱処理を行うことにより酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちＩ
型化させているとも言える。また、酸化物半導体層を酸素過剰な状態とする固相酸化を行
っているとも呼べる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有
する半導体装置を作製し、提供することが可能となる。
脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下での４００℃以上基板の歪み点未満、好ましくは４２０℃以上５７０℃以下の加
熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する。
脱水化または脱水素化を行った酸化物半導体層は、脱水化または脱水素化後の酸化物半導
体層に対してＴＤＳで４５０℃まで測定を行っても水の２つのピーク、少なくとも３００
℃付近に現れる１つのピークは検出されない程度の熱処理条件とする。従って、脱水化ま
たは脱水素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４５
０℃まで測定を行っても少なくとも３００℃付近に現れる水のピークは検出されない。
そして、酸化物半導体層に対して脱水化または脱水素化を行う加熱温度Ｔから温度を下げ
る際、脱水化または脱水素化を行った同じ炉を用いて大気に触れさせないことで、水また
は水素が再び混入させないことが重要である。脱水化または脱水素化を行い、の酸化物半
導体層を低抵抗化、即ちＮ型化（Ｎ−など）させた後、高抵抗化させてＩ型とした酸化物
半導体層を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧値を
プラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。薄膜ト
ランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成され
ることが半導体装置（表示装置）には望ましい。なお、薄膜トランジスタのしきい値電圧
値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流
れる、所謂ノーマリーオンとなりやすい。アクティブマトリクス型の表示装置においては
、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の
性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が
重要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値が
マイナスであると、回路として制御することが困難である。しきい値電圧値が高く、しき
い値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴ
としてのスイッチング機能を果たすことができず、負荷となる恐れがある。ｎチャネル型
の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成さ
れて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネ
ルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流
が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
また、加熱温度Ｔから下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と異なる
ガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ炉で大気に
触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、超乾燥エア（露点が
−４０℃以下、好ましくは−６０℃以下）で満たして冷却を行う。
脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含
まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（または冷却）
した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産
性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下で
の加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処
理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ
、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ−化など）させる。
また、ドレイン電極層と重なる酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ領域とも呼
ぶ）が形成される。また、ソース電極層と重なる酸素欠乏型である高抵抗ソース領域（Ｈ
ＲＳ領域とも呼ぶ）が形成される。
具体的には、高抵抗ドレイン領域及び高抵抗ソース領域のキャリア濃度は、１×１０１８
／ｃｍ３以上の範囲内であり、少なくともチャネル形成領域のキャリア濃度（１×１０１
８／ｃｍ３未満）よりも高い領域である。なお、本明細書のキャリア濃度は、室温にてＨ
ａｌｌ効果測定から求めたキャリア濃度の値を指す。また、高抵抗ドレイン領域（ソース
領域）の電気抵抗率（導電率）の勾配に応じて、本明細書においては、第１の高抵抗ドレ
イン領域（または第１の高抵抗ソース領域）、第２の高抵抗ドレイン領域（または第２の
高抵抗ソース領域）と呼ぶこともある。そして第１の高抵抗ドレイン領域は、第２の高抵
抗ドレイン領域よりも電気抵抗率が低い（即ち、導電率が高い）であるものとして説明す
る。
そして、脱水化または脱水素化した第１の酸化物半導体層と第２の酸化物半導体層との積
層の少なくとも一部を酸素過剰な状態とすることで、さらに高抵抗化、即ちＩ型化させて
チャネル形成領域を形成する。なお、脱水化または脱水素化した第１の酸化物半導体層と
第２の酸化物半導体層との積層を酸素過剰な状態とする処理としては、脱水化または脱水
素化した第１の酸化物半導体層と第２の酸化物半導体層との積層に接する酸化物絶縁膜の
スパッタ法の成膜、または酸化物絶縁膜成膜後の加熱処理、または酸素を含む雰囲気での
加熱処理、または不活性ガス雰囲気下で加熱した後に酸素雰囲気で冷却する処理、超乾燥
エア（露点が−４０℃以下、好ましくは−６０℃以下）で冷却する処理などによって行う
。
また酸素過剰な状態とする処理によって、脱水化または脱水素化した第１の酸化物半導体
層と第２の酸化物半導体層との積層の少なくとも一部（ゲート電極層と重なる部分）をチ
ャネル形成領域とするため、選択的に酸素過剰な状態とすることができ、高抵抗化、即ち
Ｉ型化させることもできる。
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製
し、提供することが可能となる。
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において第１の高
抵抗ドレイン領域および第２の高抵抗ドレイン領域を形成することにより、駆動回路を形
成した際の信頼性の向上を図ることができる。具体的には、第１の高抵抗ドレイン領域お
よび第２の高抵抗ドレイン領域を形成することで、ドレイン電極層から第２の高抵抗ドレ
イン領域、第１の高抵抗ドレイン領域、チャネル形成領域にかけて、導電性を段階的に変
化させうるような構造とすることができる。そのため、ドレイン電極層に高電源電位ＶＤ
Ｄを供給する配線に接続して動作させる場合、ゲート電極層とドレイン電極層との間に高
電界が印加されても第１の高抵抗ドレイン領域および第２の高抵抗ドレイン領域がバッフ
ァとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすること
ができる。
また、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において第１の高
抵抗ドレイン領域および第２の高抵抗ドレイン領域を形成することにより、駆動回路を形
成した際のチャネル形成領域でのオン電流の向上を図りつつ、リーク電流の低減を図るこ
とができる。具体的には、第１の高抵抗ドレイン領域、第２の高抵抗ドレイン領域、第１
の高抵抗ソース領域、第２の高抵抗ソース領域を形成することで、ドレイン電極層とソー
ス電極層との間に流れるトランジスタのリーク電流の経路として、ドレイン電極層、第１
の高抵抗ドレイン領域、第２の高抵抗ドレイン領域、チャネル形成領域、第１の高抵抗ソ
ース領域、第２の高抵抗ソース領域、ソース電極層の順となる。このときチャネル形成領
域では、ドレイン電極層側の第１の高抵抗ドレイン領域および第２の高抵抗ドレイン領域
よりチャネル領域に流れるリーク電流を、トランジスタがオフ時に高抵抗となるゲート絶
縁層とチャネル形成領域の界面近傍に集中させることができ、バックチャネル部（ゲート
電極層から離れているチャネル形成領域の表面の一部）でのリーク電流を低減することが
できる。
また、ソース電極層に重なる第１の高抵抗ソース領域および第２の高抵抗ソース領域と、
ドレイン電極層に重なる第１の高抵抗ドレイン領域および第２の高抵抗ドレイン領域は、
ゲート電極層の幅にもよるが、ゲート電極層の一部とゲート絶縁層を介して重なり、より
効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる。
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる
。
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を接続させる箇所を有している。また、発光素子を用いた発光表示装置
の駆動回路においては、薄膜トランジスタのゲート電極とその薄膜トランジスタのソース
配線、或いはドレイン配線を接続させる箇所を有している。
また、同一基板上にマトリクス回路と駆動回路を作製することで半導体装置の製造コスト
を削減する。駆動回路は、例えば、論理回路などの高速動作を優先する回路を含んでいる
。このような回路には、第１の酸化物半導体層と第２の酸化物半導体層の積層を用いる薄
膜トランジスタを用いて構成し、他の回路には第３の酸化物半導体層の単層を用いる。こ
うすることで、論理回路などの高速動作を優先する回路と、他の回路とで異なる構造の薄
膜トランジスタを配置することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが
好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ま
しい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
第１の酸化物半導体層と第２の酸化物半導体層との積層の酸化物半導体層を用い、電気特
性の優れた薄膜トランジスタを備えた半導体装置を実現できる。積層の酸化物半導体層の
周縁及び側面を酸化物絶縁層で覆い、リーク電流を低減することができる。なお、積層の
酸化物半導体層の周縁及び側面を覆う酸化物絶縁層は、チャネル保護層として機能する酸
化物絶縁層と同一工程で形成される。
また、同一基板上に積層の酸化物半導体層を有する薄膜トランジスタと、単層の酸化物半
導体層を有する薄膜トランジスタを作製して複数種類の回路を構成することができる。
本発明の一態様を示す平面図及び断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す平面図及び断面図である。 本発明の一態様を示す平面図及び断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す平面図及び断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置の画素等価回路を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置のブロック図を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す電子書籍の一例を示す外観図。 本発明の一態様を示すテレビジョン装置およびデジタルフォトフレームの例を示す外観図。 本発明の一態様を示す遊技機の例を示す外観図。 本発明の一態様を示す携帯型コンピュータおよび携帯電話の一例を示す外観図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容にて解釈されるも
のではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を図１、図２、図３、
及び図４を用いて説明する。
また、図１（Ａ）は画素に配置されるチャネル保護型の薄膜トランジスタ４４８の平面図
であり、図１（Ｂ）は図１（Ａ）の線Ｄ１−Ｄ２における断面図及び図１（Ａ）の線Ｄ５
―Ｄ６における断面図である。また、図１（Ｃ）は、図１（Ａ）の線Ｄ３−Ｄ４における
断面図である。なお、図２（Ｅ）は図１（Ｂ）と同一である。
画素に配置される薄膜トランジスタ４４８はチャネル保護型（チャネルストップ型ともい
う）の薄膜トランジスタであり、絶縁表面を有する基板４００上に、ゲート電極層４２１
ａ、ゲート絶縁層４０２、チャネル形成領域４２３を含む第１の酸化物半導体層４４２及
び第２の酸化物半導体層４４３、チャネル保護層として機能する酸化物絶縁層４２６ａ、
ソース電極層４２５ａ、及びドレイン電極層４２５ｂを含む。また、薄膜トランジスタ４
４８を覆い、酸化物絶縁層４２６ａ、ソース電極層４２５ａ、及びドレイン電極層４２５
ｂに接して保護絶縁層４０３、及び平坦化絶縁層４０４が積層して設けられている。平坦
化絶縁層４０４上にはドレイン電極層４２５ｂと接する画素電極層４２７が設けられてお
り、薄膜トランジスタ４４８と電気的に接続している。
なお、積層の第１の酸化物半導体層４４２及び第２の酸化物半導体層４４３の作製につい
ての一例としては、次の通りである。まず第１の酸化物半導体層４４２を、スパッタ法を
用いてアルゴン等の希ガスと酸素ガスの雰囲気下でゲート絶縁層４０２上に形成する。次
いで大気に曝すことなく、第２の酸化物半導体層４４３を、酸化珪素等の絶縁性酸化物を
含む酸化物半導体をスパッタ法にてアルゴン等の希ガスと酸素ガスの雰囲気下で第１の酸
化物半導体層４４２上に形成する。結果として、第１の酸化物半導体層は、酸化珪素等の
絶縁性酸化物を含む第２の酸化物半導体層に比べて、電気抵抗率が低い（即ち、導電率が
高い）層となる。この積層の第１の酸化物半導体層４４２及び第２の酸化物半導体層４４
３を用いて薄膜トランジスタを作製することによって、電気特性（例えば電界効果移動度
など）の優れた薄膜トランジスタを実現することができる。
ここで第１の酸化物半導体層４４２及び第２の酸化物半導体層４４３としては、Ｉｎ、Ｇ
ａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１
：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）を用いて、基板とタ
ーゲットの間との距離を１０００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、
アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ 酸素流量比率４０％
）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜
厚分布も均一となるために好ましい。
なお、スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパ
ッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦス
パッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜す
る場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
画素用の薄膜トランジスタ４４８は、第１の高抵抗ソース領域４２４ａ、第２の高抵抗ソ
ース領域４２４ｅ、第１の高抵抗ドレイン領域４２４ｂ、第２の高抵抗ドレイン領域４２
４ｆ、及びチャネル形成領域４２３を含む第１の酸化物半導体層４４２及び第２の酸化物
半導体層４４３の積層膜を有し、ソース電極層４２５ａの下面に接して第１の高抵抗ソー
ス領域４２４ａ、次いで第２の高抵抗ソース領域４２４ｅが形成されている。また、ドレ
イン電極層４２５ｂの下面に接して第１の高抵抗ドレイン領域４２４ｂ、第２の高抵抗ド
レイン領域４２４ｆが形成されている。薄膜トランジスタ４４８は、高電界が印加されて
も第１の高抵抗ソース領域４２４ａ、第２の高抵抗ソース領域４２４ｅ、第１の高抵抗ド
レイン領域４２４ｂ、第２の高抵抗ドレイン領域４２４ｆがバッファとなり局所的な高電
界が印加されず、トランジスタの耐圧を向上させた構成となっている。なお、第１の酸化
物半導体層４４２及び第２の酸化物半導体層４４３での、第１の酸化物絶縁層４２６ａお
よび第２の酸化物絶縁層４２６ｂと接して重畳する領域を第１の領域という。また第１の
酸化物半導体層４４２及び第２の酸化物半導体層４４３での、第２の酸化物半導体層４４
３がソース電極層４２５ａ及びドレイン電極層４２５ｂと接して重畳する領域を第２の領
域という。
画素に配置される薄膜トランジスタ４４８のチャネル形成領域４２３は、第１の酸化物半
導体層４４２及び第２の酸化物半導体層４４３の積層膜のうち、チャネル保護層である酸
化物絶縁層４２６ａに接し、且つゲート電極層４２１ａと重なる領域である。薄膜トラン
ジスタ４４８は、酸化物絶縁層４２６ａによって保護されるため、ソース電極層４２５ａ
、ドレイン電極層４２５ｂを形成するエッチング工程で、第２の酸化物半導体層４４２が
エッチングされるのを防ぐことができる。
また、薄膜トランジスタ４４８は透光性を有する薄膜トランジスタとして高開口率を有す
る表示装置を実現するためにソース電極層４２５ａ、ドレイン電極層４２５ｂは、透光性
を有する導電膜を用いる。
また、薄膜トランジスタ４４８のゲート電極層４２１ａも透光性を有する導電膜を用いる
。
また、薄膜トランジスタ４４８が配置される画素には、画素電極層４２７、またはその他
の電極層（容量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透
光性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、ゲート絶縁層
４０２、酸化物絶縁層４２６ａも可視光に対して透光性を有する膜を用いることが好まし
い。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００
％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用
いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す
。
また、ゲート配線とソース配線の交差する配線交差部は、寄生容量の低減を図るため、ゲ
ート電極層４２１ｂとソース電極層４２５ａとの間にゲート絶縁層４０２と酸化物絶縁層
４２６ｂが設けられている。なお、チャネル形成領域４２３と重なる領域の酸化物絶縁層
４２６ａと、チャネル形成領域４２３と重ならない領域の酸化物絶縁層４２６ｂとを異な
る符号で示しているが、同じ材料、同じ工程で形成される層である。
以下、図２（Ａ）乃至図２（Ｅ）を用い、同一基板上に薄膜トランジスタ４４８と配線交
差部を作製する工程を説明する。また、画素部だけでなく駆動回路の薄膜トランジスタを
形成してもよく、同じ工程で同一基板上に作製することもできる。
まず、絶縁表面を有する基板４００上に透光性を有する導電膜を形成した後、第１のフォ
トリソグラフィ工程によりゲート電極層４２１ａ、４２１ｂを形成する。また、画素部に
はゲート電極層４２１ａ、４２１ｂと同じ透光性を有する材料、同じ第１のフォトリソグ
ラフィ工程により容量配線層を形成する。また、画素部だけでなく駆動回路も形成する場
合、駆動回路に容量が必要な場合には、駆動回路にも容量配線層を形成する。なお、レジ
ストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で
形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４２１ａ、４２１ｂの間に設けて
もよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素
膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
ゲート電極層４２１ａ、４２１ｂの材料は、可視光に対して透光性を有する導電材料、例
えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ
−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することが
でき、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲート電極層４２１
ａ、４２１ｂに用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸
着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパ
ッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成
膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の
工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制する
ことが好ましい。
次いで、ゲート電極層４２１ａ、４２１ｂ上にゲート絶縁層４０２を形成する。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、または酸化アルミニウムを単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層４０２の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、厚５０ｎｍ以上２０
０ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ
以下の第２のゲート絶縁層の積層とする。
本実施の形態では、プラズマＣＶＤ法により窒化珪素層である膜厚２００ｎｍ以下のゲー
ト絶縁層４０２とする。
次いで、ゲート絶縁層４０２上に、第１の酸化物半導体膜を形成する。第１の酸化物半導
体膜は、スパッタ法、真空蒸着法、または塗布法等を用いて、０ｎｍよりも厚く１０ｎｍ
以下、好ましくは３ｎｍ以上５ｎｍ以下で形成する。なお、第１の酸化物半導体膜として
は、後に第１の酸化物半導体膜上に接して形成される第２の酸化物半導体層よりも電気抵
抗率の低い酸化物となる材料を用いる。
次いで、第１の酸化物半導体膜上に膜厚２ｎｍ以上２００ｎｍ以下の第２の酸化物半導体
膜を形成する。ここでは第２の酸化物半導体膜は、スパッタ法、真空蒸着法、または塗布
法等を用いて酸化シリコンのような絶縁性酸化物を含ませて第２の酸化物半導体膜を形成
する。第２の酸化物半導体膜の形成後に脱水化または脱水素化のための加熱処理を行って
も酸化物半導体膜を非晶質な状態とするため、第１の酸化物半導体膜と第２の酸化物半導
体膜を併せた膜厚を５０ｎｍ以下と薄くすることが好ましい。第２の酸化物半導体膜の膜
厚を薄くすること、酸化珪素を含む酸化物半導体膜とすることで、第２の酸化物半導体層
の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
第１の酸化物半導体膜及び第２の酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−
Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａ
ｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系の酸化物半導
体膜を用いる。本実施の形態では第１の酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜は、
希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴ
ン）及び酸素雰囲気下においてスパッタ法により形成することができる。また第２の酸化
物半導体膜の成膜では、スパッタ法を用い、ＳｉＯ２を２重量％以上１０重量％以下含む
ターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）
を含ませることで、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化
してしまうのを抑制することが好ましい。
また、第１の酸化物半導体膜及び第２の酸化物半導体膜は、単に酸化物半導体と言い表す
他に、好ましくはＩｎを含有する酸化物半導体、更に好ましくはＩｎ、Ｇａを含有する酸
化物半導体と言い表すことも可能である。
次いで、第１の酸化物半導体膜及び第２の酸化物半導体膜の積層を第２のフォトリソグラ
フィ工程により島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３
に加工する。また、島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４
４３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマ
スクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減
できる。
次いで、島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３の脱水
化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００
℃以上基板の歪み点未満、好ましくは４２５℃以上とする。なお、４２５℃以上であれば
熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも
長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、島
状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３に対して窒素雰囲
気下において加熱処理を行った後、大気に触れることなく、島状の第１の酸化物半導体層
４４２と島状の第２の酸化物半導体層４４３への水や水素の再混入を防ぎ、脱水化または
脱水素化された酸化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化また
は脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い
、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、
窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等）下において脱水化または脱水
素化を行う。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または島状の第１の酸化物半導体層４４２と島状の第２の
酸化物半導体層４４３の材料によっては、結晶化し、微結晶膜または多結晶膜となる場合
もある。
また、島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３の第１の
加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。
その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ
工程を行う。
次いで、ゲート絶縁層４０２、及び島状の第２の酸化物半導体層４４３上に、スパッタ法
で酸化物絶縁膜を形成する（図２（Ａ）参照。）。
次いで、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行って酸化物絶縁層４２６ａ、４２６ｂを形成し、その後レジストマスクを除去す
る。この段階で、積層された島状の第１の酸化物半導体層４４２と島状の第２の酸化物半
導体層４４３は、酸化物絶縁層と接する領域が形成され、この領域のうち、ゲート電極層
とゲート絶縁層を介して酸化物絶縁層４２６ａと重なる領域がチャネル形成領域４２３と
なる。また、積層された島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体
層４４３の周縁及び側面を覆う酸化物絶縁層４２６ｂと重なる領域４２４ｃ、４２４ｄ）
も形成される。
酸化物絶縁層４２６ａ、４２６ｂは、少なくとも１ｎｍ以上の膜厚とし、スパッタリング
法など、酸化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成するこ
とができる。本実施の形態では、酸化物絶縁膜として膜厚３００ｎｍの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）
及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
トまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素
、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。低抵
抗化した酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ
−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用
い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アル
ミニウムなどを用いる。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図２（Ｂ）参照。
）。例えば、窒素雰囲気下で２５０℃、１時間の条件で第２の加熱処理を行う。第２の加
熱処理を行うと、酸化物絶縁層４２６ｂと重なる島状の第１の酸化物半導体層４４２と島
状の第２の酸化物半導体層４４３の端部と、酸化物絶縁層４２６ａと重なる島状の第１の
酸化物半導体層４４２と島状の第２の酸化物半導体層４４３の一部が酸化物絶縁層と接し
た状態で加熱される。なお、第２の加熱処理を行うと、酸化物絶縁層と重ならない島状の
第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３の一部は露出した状態
で加熱される。積層された島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導
体層４４３が露出している状態で、窒素、または不活性ガス雰囲気下で加熱処理を行うと
、積層された島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３に
おいて露出している高抵抗化された（Ｉ型化された）領域（第１の高抵抗ソース領域４２
４ａ、第２の高抵抗ソース領域４２４ｅ、第１の高抵抗ドレイン領域４２４ｂ、第２の高
抵抗ドレイン領域４２４ｆ）を低抵抗化することができる。また、酸化物絶縁層４２６ａ
は積層された島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層４４３の
チャネル形成領域となる領域上に接して設けられ、チャネル保護層として機能する。
次いで、ゲート絶縁層４０２、酸化物絶縁層４２６ａ、４２６ｂ、積層された島状の第１
の酸化物半導体層４４２、及び島状の第２の酸化物半導体層４４３上に、透光性を有する
導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選
択的にエッチングを行ってソース電極層４２５ａ、及びドレイン電極層４２５ｂを形成す
る（図２（Ｃ）参照）。透光性を有する導電膜の成膜方法は、スパッタ法や真空蒸着法（
電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる
。導電膜の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−
Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ
系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は５０
ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、Ｓｉ
Ｏ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する
導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱
水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
なお、ソース電極層４２５ａ、ドレイン電極層４２５ｂを形成するためのレジストマスク
をインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると
フォトマスクを使用しないため、製造コストを低減できる。
次いで、酸化物絶縁層４２６ａ、４２６ｂ、ソース電極層４２５ａ、ドレイン電極層４２
５ｂ上に保護絶縁層４０３を形成する。本実施の形態では、ＲＦスパッタ法を用いて窒化
珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層４０３の成膜方法
として好ましい。保護絶縁層４０３は、水分や、水素イオンや、ＯＨ−などの不純物を含
まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒
化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなどを用いる。勿論、保護絶
縁層４０３は透光性を有する絶縁膜である。
次いで、保護絶縁層４０３上に平坦化絶縁層４０４を形成する。平坦化絶縁層４０４とし
ては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性
を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス
）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させるこ
とで、平坦化絶縁層４０４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
平坦化絶縁層４０４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、
ナイフコーター等を用いることができる。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
０４、及び保護絶縁層４０３のエッチングによりドレイン電極層４２５ｂに達するコンタ
クトホール４４１を形成し、レジストマスクを除去する（図２（Ｄ）参照。）。図２（Ｄ
）に示すようにコンタクトホールの下方には酸化物絶縁層４２６ｂが設けられており、コ
ンタクトホールの下方に酸化物絶縁層が設けられていない場合に比べて除去する平坦化絶
縁層の膜厚を薄くでき、エッチング時間を短くすることができる。また、コンタクトホー
ルの下方に酸化物絶縁層が設けられていない場合に比べてコンタクトホール４４１の深さ
を浅くすることができ、コンタクトホール４４１と重なる領域において、後の工程で形成
する透光性を有する導電膜のカバレッジを良好なものとすることができる。また、ここで
のエッチングによりゲート電極層４２１ｂに達するコンタクトホールも形成する。また、
ドレイン電極層４２５ｂに達するコンタクトホールを形成するためのレジストマスクをイ
ンクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォ
トマスクを使用しないため、製造コストを低減できる。
次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。透光性を有する導
電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−
Ｏ−Ｎ系非単結晶膜や、Ｚｎ−Ｏ−Ｎ系非単結晶膜や、Ｓｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜
を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、
４７原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単
結晶膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）
より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特に
ＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４２７を形成し、レジストマスクを除去する（図２（
Ｅ）参照。）。
以上の工程により、６枚のマスクを用いて、同一基板上に薄膜トランジスタ４４８と、寄
生容量の低減された配線交差部を作製することができる。画素用の薄膜トランジスタ４４
８は、第１の高抵抗ソース領域４２４ａ、第２の高抵抗ソース領域４２４ｅ、第１の高抵
抗ドレイン領域４２４ｂ、第２の高抵抗ドレイン領域４２４ｆ、及びチャネル形成領域４
２３を含む積層された島状の第１の酸化物半導体層４４２と島状の第２の酸化物半導体層
４４３を有するチャネル保護型薄膜トランジスタである。よって、薄膜トランジスタ４４
８は、高電界が印加されても第１の高抵抗ソース領域４２４ａ、第２の高抵抗ソース領域
４２４ｅ、第１の高抵抗ドレイン領域４２４ｂ、第２の高抵抗ドレイン領域４２４ｆがバ
ッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっ
ている。
また、ゲート絶縁層４０２を誘電体とし容量配線層と容量電極とで形成される保持容量も
同一基板上に形成することができる。薄膜トランジスタ４４８と保持容量を個々の画素に
対応してマトリクス状に配置して画素部を構成し、アクティブマトリクス型の表示装置を
作製するための一方の基板とすることができる。本明細書では便宜上このような基板をア
クティブマトリクス基板と呼ぶ。
また、同一基板上に駆動回路の薄膜トランジスタを設けることもできる。同一基板上に駆
動回路と画素部を形成することによって、駆動回路と外部信号との接続配線が短縮でき、
半導体装置の小型化、低コスト化が可能である。
また、図１（Ｂ）に示す画素用の薄膜トランジスタ４４８の積層された第１の酸化物半導
体層４４２及び第２の酸化物半導体層４４３は、酸化物絶縁層４２６ｂと重なる領域４２
４ｃ、領域４２４ｄを周縁部に有している。積層された第１の酸化物半導体層４４２及び
第２の酸化物半導体層４４３の周縁部である領域４２４ｃ、及び領域４２４ｄは、チャネ
ル形成領域４２３と同じ酸素過剰な状態であり、近くに電位の異なる配線や積層された第
１の酸化物半導体層４４２及び第２の酸化物半導体層４４３が配置された場合にリーク電
流の低減や、寄生容量の低減を実現できる。
また、酸化物絶縁層４２６ｂを設けることにより、第２の酸化物半導体層４４３より導電
性の大きい第１の酸化物半導体層４４２の側面を覆い、ソース電極層とドレイン電極層と
で短絡することを防ぐ構造となっている。
特に駆動回路においては、高集積化のため、複数の配線や複数の酸化物半導体層の間隔を
狭めて配置することが好ましく、酸化物絶縁層４２６ｂと重ねることで領域４２４ｃ、及
び領域４２４ｄを設け、リーク電流の低減や、寄生容量の低減を行うことは有効である。
また、複数の薄膜トランジスタを直列または並列に配置する場合、複数の薄膜トランジス
タの酸化物半導体層を一つのアイランドとし、それぞれの素子分離を酸化物絶縁層４２６
ｂと重ねることで行い、酸化物絶縁層４２６ｂと重なる領域を素子分離領域とすることが
できる。このようにすることで、狭い面積に複数の薄膜トランジスタを配置することがで
きるため、駆動回路の高集積化を図ることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示した薄膜トランジスタを用いて、同一基板上に画素
部と駆動回路を形成し、アクティブマトリクス型の液晶表示装置を作製する一例を示す。
アクティブマトリクス基板の断面構造の一例を図３（Ａ）に示す。
実施の形態１では、画素部の薄膜トランジスタ及び配線交差部を図示したが、本実施の形
態では、薄膜トランジスタ及び配線交差部に加え、駆動回路の薄膜トランジスタ、保持容
量、ゲート配線、ソース配線の端子部も図示して説明する。容量、ゲート配線、ソース配
線の端子部は、実施の形態１に示す作製工程と同じ工程で形成することができる。また、
画素部の表示領域となる部分においては、ゲート配線、ソース配線、及び容量配線層は全
て透光性を有する導電膜で形成されており、高い開口率を実現している。
図３（Ａ）において、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、
画素部に設けられるチャネル保護型の薄膜トランジスタであり、本実施の形態では、実施
の形態１の薄膜トランジスタ４４８と同じ構造を用いる。また、薄膜トランジスタ２２０
のゲート電極層のチャネル長方向の幅は薄膜トランジスタ２２０の酸化物半導体層のチャ
ネル長方向の幅よりも狭い。
薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料、及び同じ工程で形成
される容量配線層２３０は、誘電体となるゲート絶縁層２０２を介して容量電極２３１と
重なり、保持容量を形成する。なお、容量電極２３１は、薄膜トランジスタ２２０のソー
ス電極層またはドレイン電極層と同じ透光性を有する材料、及び同じ工程で形成される。
従って、薄膜トランジスタ２２０が透光性を有していることに加え、それぞれの保持容量
も透光性を有するため、開口率を向上させることができる。
保持容量が透光性を有することは、開口率を向上させる上で重要である。特に１０インチ
以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高
精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また
、薄膜トランジスタ２２０及び保持容量の構成部材に透光性を有する膜を用いることで、
広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い開口率を実現す
ることができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとるこ
とができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に２〜
４個のサブピクセル及び保持容量を有する場合、薄膜トランジスタが透光性を有している
ことに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができ
る。
なお、保持容量は、画素電極層２２７の下方に設けられ、容量電極２３１が画素電極層２
２７と電気的に接続される。
本実施の形態では、容量電極２３１、及び容量配線層２３０を用いて保持容量を形成する
例を示したが、保持容量を形成する構造については特に限定されない。例えば、容量配線
層を設けず、画素電極層を隣り合う画素のゲート配線と平坦化絶縁層、保護絶縁層、及び
ゲート絶縁層を介して重ねて保持容量を形成してもよい。
また、図３（Ａ）において保持容量は、大きな容量を形成するため、容量配線層と容量電
極の間にゲート絶縁層２０２のみとしており、配線交差部は、寄生容量を低減するために
ゲート電極層４２１ｂとその上方に形成される配線の間にゲート絶縁層２０２と酸化物絶
縁層２６６ｂとを設けている。保持容量において、容量配線層と容量電極の間にゲート絶
縁層２０２のみとする場合、酸化物絶縁層２６６ｂを除去するエッチングの際に、選択的
にゲート絶縁層２０２のみを残すようなエッチング条件またはゲート絶縁層の材料を選択
する。本実施の形態では、酸化物絶縁層２６６ｂがスパッタ法で得られる酸化珪素膜、ゲ
ート絶縁層２０２がプラズマＣＶＤ法で得られる窒化珪素膜であるため、選択的に除去す
ることができる。なお、酸化物絶縁層２６６ｂとゲート絶縁層２０２が同じエッチング条
件で除去される材料を用いる場合には、エッチングによりゲート絶縁層の一部が薄膜化さ
れてもゲート絶縁層が少なくとも残存し、容量を形成することができる膜厚とすることが
好ましい。保持容量を大きくするためには、ゲート絶縁層の膜厚を薄くすることが好まし
いため、酸化物絶縁層２６６ｂの選択的なエッチングの際に容量配線上のゲート絶縁層を
薄膜化させた構成としてもよい。
また、薄膜トランジスタ２６０は、駆動回路に設けられるチャネル保護型の薄膜トランジ
スタであり、薄膜トランジスタ２２０に比べチャネル長Ｌを短くして、動作速度を高速化
したものである。駆動回路に設けられるチャネル保護型の薄膜トランジスタのチャネル長
Ｌは、０．１μｍ以上２μｍ以下とすることが好ましい。薄膜トランジスタ２６０のゲー
ト電極層２６１のチャネル長方向の幅は薄膜トランジスタ２６０の酸化物半導体層のチャ
ネル長方向の幅よりも広く、ゲート電極層２６１の端面は、ゲート絶縁層２０２及び酸化
物絶縁層２６６ｂを介してソース電極層２６５ａ、又はドレイン電極層２６５ｂと重なる
。
また、薄膜トランジスタ２６０は、第１の酸化物半導体層の単層のみとして薄膜トランジ
スタ２２０に比べ酸化物半導体層の膜厚を薄くして、動作速度を高速化したものである。
薄膜トランジスタ２６０の酸化物半導体層を単層とする場合、金属薄膜を選択的にエッチ
ングするため、薄膜トランジスタ２６０の酸化物半導体層を積層とする場合と比べて、フ
ォトマスクの数は１枚増える。
薄膜トランジスタ２６０は、絶縁表面を有する基板２００上に、ゲート電極層２６１、ゲ
ート絶縁層２０２、少なくともチャネル形成領域２６３、高抵抗ソース領域２６４ａ、及
び高抵抗ドレイン領域２６４ｂを有する酸化物半導体層、ソース電極層２６５ａ、及びド
レイン電極層２６５ｂを含む。また、チャネル形成領域２６３に接する酸化物絶縁層２６
６ａが設けられている。
また、駆動回路の薄膜トランジスタ２６０のゲート電極層は、酸化物半導体層の上方に設
けられた導電層２６７と電気的に接続させる構造としてもよい。その場合には、薄膜トラ
ンジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接続するためのコン
タクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保護絶縁層２０３、酸化
物絶縁層２６６ｂ、ゲート絶縁層２０２を選択的にエッチングしてコンタクトホールを形
成する。このコンタクトホールを介して導電層２６７と駆動回路の薄膜トランジスタ２６
０のゲート電極層２６１とを電気的に接続する。
保護絶縁層２０３は、無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪
素膜、酸化窒化アルミニウム膜、酸化アルミニウム膜などを用いる。本実施の形態では窒
化珪素膜を用いる。
また、薄膜トランジスタ２６０は、ゲート電極層２６１の幅が酸化物半導体層の幅よりも
広い構造となっている。また、酸化物絶縁層２６６ｂは、酸化物半導体層の周縁部と重な
っており、さらにゲート電極層２６１とも重なっている。酸化物絶縁層２６６ｂは、ドレ
イン電極層２６５ｂとゲート電極層２６１との間隔を広げ、ドレイン電極層２６５ｂとゲ
ート電極層２６１との間に形成される寄生容量を低減する機能を果たしている。また、酸
化物絶縁層２６６ｂと重なる酸化物半導体層の領域２６４ｃ、領域２６４ｄは、チャネル
形成領域２６３と同じ酸素過剰な状態であり、リーク電流の低減や、寄生容量を低減する
機能も果たしている。
また、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには１２０インチ
とする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため、配線の一部
を金属配線として配線抵抗を低減することが好ましい。例えば、図３（Ａ）のように、ソ
ース電極層２６５ａ、及びドレイン電極層２６５ｂをＴｉなどの金属配線（金属電極）と
する。
その場合、脱水化または脱水素化した酸化物半導体層上に接してＴｉなどの金属電極から
なるソース電極層やドレイン電極層を形成し、ソース電極層に重なる高抵抗ソース領域と
、ドレイン電極層に重なる高抵抗ドレイン領域とが形成され、高抵抗ソース領域と高抵抗
ドレイン領域との間の領域がチャネル形成領域となる。
また、配線抵抗を低減するために図３（Ａ）のように、ソース電極層２６５ａ、及びドレ
イン電極層２６５ｂ上により低抵抗な金属電極を用いた補助電極層２６８ａ、２６８ｂを
形成する。この場合も金属配線（金属電極）を形成するため、実施の形態１に比べ、さら
にフォトマスクの数は１枚増える。
ソース電極層２６５ａ、ドレイン電極層２６５ｂ、補助電極層２６８ａ、２６８ｂ、薄膜
トランジスタ２２０のソース電極層及びドレイン電極層は、透光性を有する導電膜及び金
属導電膜を積層し、フォトリソグラフィ工程により選択的にエッチングして形成する。薄
膜トランジスタ２２０のソース電極層及びドレイン電極層上の金属導電膜は除去する。
なお、金属導電膜のエッチングの際に、薄膜トランジスタ２２０のソース電極層及びドレ
イン電極層も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
例えば、金属導電膜を選択的にエッチングするため、アルカリ性のエッチャントを用いる
。金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれ
た元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等
が挙げられる。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層
する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上
にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎ
ｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜
、もしくは窒化膜を用いてもよい。
酸化物半導体層と金属材料からなる補助電極層２６８ａの間に設けられるドレイン電極層
２６５ａは低抵抗ドレイン領域（ＬＲＮ領域、ＬＲＤ領域とも呼ぶ）としても機能する。
酸化物半導体層、低抵抗ドレイン領域、金属電極である補助電極層２６８の構成とするこ
とによって、よりトランジスタの耐圧を向上させることができる。具体的には、低抵抗ド
レイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば
１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると好ましい。
また、ゲート配線、ソース配線、及び容量配線層は画素密度に応じて複数本設けられるも
のである。また、端子部においては、ゲート配線と同電位の第１の端子電極、ソース配線
と同電位の第２の端子電極、容量配線層と同電位の第３の端子電極などが複数並べられて
配置される。それぞれの端子電極の数は、それぞれ任意な数で設ければ良いものとし、実
施者が適宣決定すれば良い。
端子部において、ゲート配線と同電位の第１の端子電極は、画素電極層２２７と同じ透光
性を有する材料で形成することができる。第１の端子電極は、ゲート配線に達するコンタ
クトホールを介してゲート配線と電気的に接続される。ゲート配線に達するコンタクトホ
ールは、薄膜トランジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接
続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保護絶
縁層２０３、酸化物絶縁層２６６ｂ、ゲート絶縁層２０２を選択的にエッチングして形成
する。
また、端子部のソース配線２５４、及び補助配線２６９と同電位の第２の端子電極２５５
は、画素電極層２２７と同じ透光性を有する材料で形成することができる。第２の端子電
極２５５は、ソース配線２５４に達するコンタクトホールを介してソース配線と電気的に
接続される。ソース配線は金属配線であり、薄膜トランジスタ２６０のソース電極層２６
５ａと同じ材料、同じ工程で形成され、同電位である。一方、補助配線２６９は、ソース
配線２５４より低抵抗な金属材料を用いた金属配線であり、薄膜トランジスタ２６０の補
助電極層２６８ａ、２６８ｂと同じ材料、同じ工程で形成され、同電位である。
また、容量配線層２３０と同電位の第３の端子電極は、画素電極層２２７と同じ透光性を
有する材料で形成することができる。また、容量配線層２３０に達するコンタクトホール
は、容量電極２３１が画素電極層２２７と電気的に接続するためのコンタクトホールと同
じフォトマスク、同じ工程で形成することができる。
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリク
ス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス
基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する
共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子
電極を端子部に設ける。この第４の端子電極は、共通電極を固定電位、例えばＧＮＤ、０
Ｖなどに設定するための端子である。第４の端子電極は、画素電極層２２７と同じ透光性
を有する材料で形成することができる。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に同じ材料を用いれば共通のスパッタターゲットや共通の製造装置
を用いることができ、その材料コスト及びエッチング時に使用するエッチャント（または
エッチングガス）に要するコストを低減することができ、結果として製造コストを削減す
ることができる。
また、図３（Ａ）の構造において、平坦化絶縁層２０４として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、図３（Ｂ）に、図３（Ａ）とは一部異なる断面構造を示す。図３（Ｂ）は、図３（
Ａ）と平坦化絶縁層２０４が端子部で存在しない点と駆動回路の薄膜トランジスタの構造
が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明
は省略する。図３（Ｂ）では、金属配線を用いる薄膜トランジスタ２７０を配置する。ま
た、端子電極も金属配線と同じ材料、同じ工程で形成する。
また、図３（Ｂ）の構造においては、平坦化絶縁層２０４として感光性の樹脂材料を用い
、レジストマスクを形成する工程を省略する。従って、レジストマスクを用いることなく
、平坦化絶縁層２０４が端子部で存在しない構成とすることができる。端子部において、
平坦化絶縁層２０４が存在しないと、ＦＰＣとの良好な接続を行いやすい。
薄膜トランジスタ２７０は、絶縁表面を有する基板２００上に、ゲート電極層２７１、ゲ
ート絶縁層２０２、少なくともチャネル形成領域２７３、高抵抗ソース領域２７４ａ、及
び高抵抗ドレイン領域２７４ｂを有する酸化物半導体層、ソース電極層２７５ａ、及びド
レイン電極層２７５ｂを含む。また、チャネル形成領域２７３に接する酸化物絶縁層２７
６ａが設けられている。なお、薄膜トランジスタ２７０での酸化物半導体層において、酸
化物絶縁層２７６ａ、２７６ｂと接して重畳する領域を第１の領域という。また薄膜トラ
ンジスタ２７０での酸化物半導体層において、酸化物半導体層がソース電極層２７５ａ及
びドレイン電極層２７５ｂと接して重畳する領域を第２の領域という。
また、酸化物絶縁層２７６ｂと重なる酸化物半導体層の領域２７４ｃ、領域２７４ｄは、
チャネル形成領域２７３と同じ酸素過剰な状態であり、リーク電流の低減や、寄生容量を
低減する機能も果たしている。また、保護絶縁層２０３と接する酸化物半導体層の領域２
７４ｅは、チャネル形成領域２７３と高抵抗ソース領域２７４ａの間に設けられる。また
、保護絶縁層２０３と接する酸化物半導体層の領域２７４ｆは、チャネル形成領域２７３
と高抵抗ドレイン領域２７４ｂの間に設けられる。なお、薄膜トランジスタ２７０での酸
化物半導体層において、保護絶縁層２０３と接して重畳する領域を第３の領域という。保
護絶縁層２０３と接する酸化物半導体層の領域２７４ｅ、及び領域２７４ｆはオフ電流の
低減を図ることができる。
また、チャネル保護型の薄膜トランジスタは、チャネル形成領域のチャネル長Ｌを短くす
るため酸化物絶縁層の幅を狭くして、幅の狭い酸化物絶縁層上にソース電極層及びドレイ
ン電極層を設けると酸化物絶縁層上で短絡する恐れがある。そのため、幅の狭い酸化物絶
縁層２７６ａから端部を離してソース電極層２７５ａ及びドレイン電極層２７５ｂを設け
る構成である。
また、駆動回路の薄膜トランジスタ２７０のゲート電極層は、酸化物半導体層の上方に設
けられた導電層２７７と電気的に接続させる構造としてもよい。
また、端子部のソース配線２５６と同電位の第２の端子電極２５７は、画素電極層２２７
と同じ透光性を有する材料で形成することができる。ソース配線は金属配線であり、薄膜
トランジスタ２７０のソース電極層２７５ａと同じ材料、同じ工程で形成され、同電位で
ある。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路
と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた
非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力
端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配
設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素ト
ランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ電
圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走
査線に対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイ
オードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、
画素部の薄膜トランジスタ２２０と同じ工程で形成することも可能であり、例えばゲート
端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができ
る。
なお、平坦化絶縁層２０４の形成工程を省略し、平坦化絶縁層２０４を設けない構造とし
てもよい。この場合、導電層２６７、導電層２７７、画素電極層２２７、第２の端子電極
２５５、２５７は保護絶縁層２０３上に接して設けられる。
本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
また、本実施の形態では、薄膜トランジスタと同一基板上に設けられる端子部の構成の一
例を示す。なお、実施の形態２ではソース配線の端子部の一例を示したが、本実施の形態
では実施の形態２とは異なる構成のソース配線の端子部と、ゲート配線の端子部を図示す
る。なお、図４において、図３（Ａ）または図３（Ｂ）と同じ箇所には同じ符号を用いて
説明する。
図４（Ａ１）、図４（Ａ２）は、ゲート配線端子部の断面図及び上面図をそれぞれ図示し
ている。図４（Ａ１）は図４（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図４
（Ａ１）において、保護絶縁層２０３上に形成される透明導電層２２５は、入力端子とし
て機能する接続用の端子電極である。また、図４（Ａ１）において、端子部では、ゲート
電極層４２１ｂと同じ材料で形成される第１の端子２２１と、ソース配線と同じ材料で形
成される接続電極層２２３と、接続電極層２２３より低抵抗な金属電極材料で形成される
補助電極層２２８とがゲート絶縁層２０２を介して重なり、透明導電層２２５で導通させ
ている。また、接続電極層２２３は、図３（Ｂ）に示す構成とする場合には金属配線材料
を用いることができる。
また、図４（Ｂ１）、及び図４（Ｂ２）は、図３（Ｂ）に示すソース配線端子部とは異な
るソース配線端子部の断面図及び上面図をそれぞれ図示している。また、図４（Ｂ１）は
図４（Ｂ２）中のＣ３−Ｃ４線に沿った断面図に相当する。図４（Ｂ１）において、保護
絶縁層２０３上に形成される透明導電層２２５は、入力端子として機能する接続用の端子
電極である。また、図４（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成さ
れる電極層２２６が、ソース配線と電気的に接続される第２の端子２２２の下方にゲート
絶縁層２０２を介して重なる。電極層２２６は第２の端子２２２とは電気的に接続してお
らず、電極層２２６を第２の端子２２２と異なる電位、例えばフローティング、ＧＮＤ、
０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成す
ることができる。また、第２の端子２２２上には、第２の端子２２２より低抵抗な金属電
極材料で形成される補助電極層２２９が積層され、保護絶縁層２０３を介して透明導電層
２２５と電気的に接続している。また、第２の端子２２２は、図３（Ｂ）に示す構成とす
る場合には金属配線材料を用いることができる。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
ここでは、第１の基板と第２の基板の間に液晶層を封入する液晶表示装置において、第２
の基板に設けられた対向電極と電気的に接続するための共通接続部を第１の基板上に形成
する例を示す。なお、第１の基板にはスイッチング素子として薄膜トランジスタが形成さ
れており、共通接続部の作製工程を画素部のスイッチング素子の作製工程と共通化させる
ことで工程を複雑にすることなく形成する。
共通接続部は、第１の基板と第２の基板とを接着するためのシール材と重なる位置に配置
され、シール材に含まれる導電性粒子を介して対向電極と電気的な接続が行われる。或い
は、シール材と重ならない箇所（ただし画素部を除く）に共通接続部を設け、共通接続部
に重なるように導電性粒子を含むペーストをシール材とは別途設けて、対向電極と電気的
な接続が行われる。
図５（Ａ）は薄膜トランジスタと共通接続部とを同一基板上に作製する半導体装置の断面
構造図を示す図である。
図５（Ａ）において、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、
画素部に設けられるチャネル保護型の薄膜トランジスタであり、本実施の形態では、実施
の形態１の薄膜トランジスタ４４８と同じ構造を用いる。
また、図５（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の鎖線Ｃ５−Ｃ６が
図５（Ａ）の共通接続部の断面に相当する。なお、図５（Ｂ）において図５（Ａ）と同一
の部分には同じ符号を用いて説明する。
共通電位線２０５は、ゲート絶縁層２０２上に設けられ、画素部の画素電極層２２７と同
じ材料及び同じ工程で作製される。
また、共通電位線２０５は、保護絶縁層２０３で覆われ、保護絶縁層２０３は、共通電位
線２０５と重なる位置に複数の開口部を有している。この開口部は、薄膜トランジスタ２
２０のドレイン電極層と画素電極層２２７とを接続するコンタクトホールと同じ工程で作
製される。
なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共
通接続部の開口部と使い分けて呼ぶこととする。また、図５（Ａ）では、画素部と共通接
続部とで同じ縮尺で図示しておらず、例えば共通接続部の鎖線Ｃ５−Ｃ６の長さが５００
μｍ程度であるのに対して、薄膜トランジスタの幅は５０μｍ未満であり、実際には１０
倍以上面積サイズが大きいが、分かりやすくするため、図５（Ａ）に画素部と共通接続部
の縮尺をそれぞれ変えて図示している。
また、共通電極層２０６は、保護絶縁層２０３上に設けられ、画素部の画素電極層２２７
と同じ材料及び同じ工程で作製される。なお、共通電位線２０５上には、補助電極層と同
じ材料及び工程で作製される金属配線からなる補助配線２１０が形成されている。
このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を
行う。
そして画素部と共通接続部が設けられた第１の基板と、対向電極を有する第２の基板とを
シール材を用いて固定する。
シール材に導電性粒子を含ませる場合は、シール材と共通接続部が重なるように一対の基
板の位置合わせが行われる。例えば、小型の液晶パネルにおいては、画素部の対角などに
２個の共通接続部がシール材と重ねて配置される。また、大型の液晶パネルにおいては、
４個以上の共通接続部がシール材と重ねて配置される。
なお、共通電極層２０６は、シール材に含まれる導電性粒子と接触する電極であり、第２
の基板の対向電極と電気的に接続が行われる。
液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に
注入する。また、液晶滴下法を用いる場合は、第２の基板或いは第１の基板上にシール材
を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。
なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に
限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いる
ことができる。
また、図５（Ｃ）に、図５（Ａ）とは一部異なる断面構造を示す。図５（Ｃ）は、図５（
Ａ）と共通電極層２０６と重なる積層された第１の酸化物半導体層及び第２の酸化物半導
体層、並びに端部を覆う酸化物絶縁層が存在する点と、共通電位線として金属配線を用い
る点以外の構成は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明
は省略する。
積層された第１の酸化物半導体層２０７ａ及び第２の酸化物半導体層２０７ｂは、ゲート
絶縁層２０２上に設けられ、薄膜トランジスタ２２０の積層された第１の酸化物半導体層
及び第２の酸化物半導体層と同じ材料及び同じ工程で作製される。また、積層された第１
の酸化物半導体層２０７ａ及び第２の酸化物半導体層２０７ｂを覆う酸化物絶縁層２０８
を形成する。そして、積層された第１の酸化物半導体層２０７ａ及び第２の酸化物半導体
層２０７ｂ上に金属配線からなる共通電位線２０９を形成する。この金属配線からなる共
通電位線２０９は、実施の形態２の図３（Ｂ）に示したように、駆動回路の薄膜トランジ
スタのソース電極層またはドレイン電極層と同じ工程で形成する。
また、共通電位線２０９は、保護絶縁層２０３で覆われ、保護絶縁層２０３は、共通電位
線２０９と重なる位置に複数の開口部を有している。この開口部は、薄膜トランジスタ２
２０のドレイン電極層と画素電極層２２７とを接続するコンタクトホールと同じ工程で作
製される。
また、共通電極層２０６は、保護絶縁層２０３上に設けられ、画素部の画素電極層２２７
と同じ材料及び同じ工程で作製される。
このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を
行い、共通電位線を金属配線として配線抵抗の低減を図る構成としてもよい。
本実施の形態は実施の形態１乃至３のいずれか一と自由に組み合わせることができる。
（実施の形態５）
実施の形態１または実施の形態２ではゲート絶縁層が単層の例を示したが、本実施の形態
では、積層の例を示す。なお、図６において、図３（Ａ）または図３（Ｂ）と同じ箇所に
は同じ符号を用いて説明する。
図６（Ａ）において、薄膜トランジスタ２８０は、画素に設けられるチャネル保護型の薄
膜トランジスタであり、ゲート絶縁層が２層であり、２層の酸化物半導体層の例である。
また、薄膜トランジスタ２６０は、駆動回路に設けられるチャネル保護型の薄膜トランジ
スタであり、ゲート絶縁層が２層であり、単層の酸化物半導体層の例である。なお、図３
（Ａ）に示す薄膜トランジスタ２６０と図６（Ａ）に示す薄膜トランジスタ２６０は同一
であるため、ここでは説明を省略する。
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層２８２ａと、
膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層２８２ｂの積層のゲート絶縁層と
する。第１のゲート絶縁層２８２ａとしては膜厚１００ｎｍの窒化珪素膜または窒化酸化
珪素膜を用いる。また、第２のゲート絶縁層２８２ｂとしては、膜厚１００ｎｍの酸化珪
素膜を用いる。
また、薄膜トランジスタ２８０は、絶縁表面を有する基板上に、ゲート電極層２８１、第
１のゲート絶縁層２８２ａ、第２のゲート絶縁層２８２ｂ、少なくともチャネル形成領域
２８３、第１の高抵抗ソース領域２８４ａ、第２の高抵抗ソース領域２８４ｅ、第１の高
抵抗ドレイン領域２８４ｂ、及び第２の高抵抗ドレイン領域２８４ｆを有する積層の酸化
物半導体層、ソース電極層２８５ａ、及びドレイン電極層２８５ｂを含む。また、チャネ
ル形成領域２８３に接する積層の酸化物絶縁層２８６ａが設けられている。また、画素電
極層２２７はドレイン電極層２８５ｂと電気的に接続されている。
なお、保持容量は、画素電極層２２７の下方に設けられ、容量電極２３１が画素電極層２
２７と電気的に接続される。
本実施の形態では、容量電極２３１、及び容量配線層２３０を用いて保持容量を形成する
。
また、図６（Ａ）において保持容量は、大きな容量を形成するため、容量配線と容量電極
の間にゲート絶縁層のみとしている。
本実施の形態では酸化物絶縁層２８６ｂとしてスパッタ法で得られる酸化珪素膜を用い、
容量配線層２３０と重なる積層の酸化物絶縁層を除去する際に、酸化珪素膜である第２の
ゲート絶縁層もエッチングして薄膜化して第３のゲート絶縁層２８２ｃとする例である。
なお、第１のゲート絶縁層２８２ａは、窒化珪素膜または窒化酸化珪素膜であり、エッチ
ングストッパーとして機能し、ゲート電極層や基板へのエッチングダメージを防ぐ。
膜厚の薄い第３のゲート絶縁層２８２ｃとすることによって保持容量を増大させることが
できる。
また、図６（Ｂ）に、図６（Ａ）とは一部異なる断面構造を示す。図６（Ｂ）において、
薄膜トランジスタ２９０は、画素に設けられるチャネル保護型の薄膜トランジスタであり
、ゲート絶縁層が２層であり、酸化物半導体層が第１の酸化物半導体層及び第２の酸化物
半導体層による例である。なお、図６（Ｂ）に示す薄膜トランジスタ２８９は、図３（Ａ
）に示す薄膜トランジスタ２６０において、補助電極層２６８ａ、２６８ｂを設けない構
造である以外は同一であるため、ここでは説明を省略する。薄膜トランジスタ２８９のよ
うに、駆動回路においても補助電極層を設けずに透光性のソース電極層及びドレイン電極
層のみの構造としてもよい。
図６（Ｂ）に示す薄膜トランジスタ２９０では、膜厚５０ｎｍ以上２００ｎｍ以下の第１
のゲート絶縁層２９２ａと、膜厚１ｎｍ以上５０ｎｍ以下の第２のゲート絶縁層２９２ｂ
の積層のゲート絶縁層とする。第１のゲート絶縁層２９２ａとしては膜厚１００ｎｍの酸
化珪素膜を用いる。また、第２のゲート絶縁層２９２ｂとしては、膜厚１０ｎｍの窒化珪
素膜または窒化酸化珪素膜を用いる。
薄膜トランジスタ２９０は、絶縁表面を有する基板２００上に、ゲート電極層２７１、第
１のゲート絶縁層２９２ａ、第２のゲート絶縁層２９２ｂ、少なくともチャネル形成領域
２９３、第１の高抵抗ソース領域２９４ａ、第２の高抵抗ソース領域２９４ｇ、第１の高
抵抗ドレイン領域２９４ｂ、及び第２の高抵抗ドレイン領域２９４ｈを有する第１の酸化
物半導体層及び第２の酸化物半導体層の積層、ソース電極層２９５ａ、及びドレイン電極
層２９５ｂを含む。また、チャネル形成領域２９３に接する酸化物絶縁層２９６ａが設け
られている。
また、酸化物絶縁層２９６ｂと重なる積層された第１の酸化物半導体層及び第２の酸化物
半導体層の領域２９４ｃ、領域２９４ｄは、チャネル形成領域２９３と同じ酸素過剰な状
態であり、リーク電流の低減や、寄生容量を低減する機能も果たしている。また、保護絶
縁層２０３と接する積層された第１の酸化物半導体層及び第２の酸化物半導体層の領域２
９４ｅは、チャネル形成領域２９３と第１の高抵抗ソース領域２９４ａ（及び第２の高抵
抗ソース領域２９４ｇ）の間に設けられる。また、保護絶縁層２０３と接する積層された
第１の酸化物半導体層及び第２の酸化物半導体層の領域２９４ｆは、チャネル形成領域２
９３と第１の高抵抗ドレイン領域２９４ｂ（及び第２の高抵抗ソース領域２９４ｈ）の間
に設けられる。保護絶縁層２０３と接する積層された第１の酸化物半導体層及び第２の酸
化物半導体層の領域２９４ｅ、及び領域２９４ｆにより、オフ電流の低減を図ることがで
きる。
また、酸化物半導体層の領域２９４ｅ、及び領域２９４ｆは窒化珪素膜または窒化酸化珪
素膜である第２のゲート絶縁層２９２ｂとも接する。保護絶縁層２０３は、水分や、水素
イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする
無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミ
ニウムなどを用いる。
また、本実施の形態では酸化物絶縁層２９６ｂとしてスパッタ法で得られる酸化珪素膜を
用い、容量配線層２３０と重なる酸化物絶縁層を除去する際に、窒化珪素膜または窒化酸
化珪素膜である第２のゲート絶縁層をエッチングストッパーとして酸化物絶縁層をエッチ
ングする例である。
また、チャネル保護型の薄膜トランジスタは、チャネル形成領域のチャネル長Ｌを短くす
るため酸化物絶縁層の幅を狭くして、幅の狭い酸化物絶縁層上にソース電極層及びドレイ
ン電極層を設けると酸化物絶縁層上で短絡する恐れがある。そのため、幅の狭い酸化物絶
縁層２９６ａから端部を離してソース電極層２９５ａ及びドレイン電極層２９５ｂを設け
る構成である。
本実施の形態は実施の形態１乃至４のいずれか一と自由に組み合わせることができる。
（実施の形態６）
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態１と異なる例を図７
及び図８に示す。図７及び図８は、図１及び図２と工程が一部異なる点以外は同じである
ため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、基板上にゲート電極層、ゲート絶縁層、及び金属薄膜、酸
化物半導体膜の形成を行う。そして実施の形態１に従って、島状の第１の酸化物半導体層
４４２、島状の第２の酸化物半導体層４４３を形成する。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上基板の歪み点未満、好ましくは４２５℃以上とする
。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば
加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つで
ある電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行
った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半
導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エ
ア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガスま
たはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に
導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましく
は７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
また、第１の酸化物半導体層４４２及び第２の酸化物半導体層４４３の第１の加熱処理は
、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合に
は、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う
。
以上の工程を経ることによって第１の酸化物半導体層４４２及び第２の酸化物半導体層４
４３を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させる。
次いで、ゲート絶縁層４０２、及び第２の酸化物半導体層４４３上に、スパッタ法で酸化
物絶縁膜を形成する（図８（Ａ）参照。）。
次いで、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行って酸化物絶縁層４２６ａ、４２６ｂを形成し、その後レジストマスクを除去す
る（図８（Ｂ）参照）。
次いで、ゲート絶縁層４０２、酸化物絶縁層４２６ａ、４２６ｂ、及び第２の酸化物半導
体層４４３上に、透光性を有する導電膜を形成した後、第４のフォトリソグラフィ工程に
よりレジストマスクを形成し、選択的にエッチングを行ってソース電極層４２５ａ、及び
ドレイン電極層４２５ｂを形成する（図８（Ｃ）参照）。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行って
もよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
次いで、酸化物絶縁層４２６ａ、４２６ｂ、ソース電極層４２５ａ、ドレイン電極層４２
５ｂ上に保護絶縁層４０３を形成する。
次いで、保護絶縁層４０３上に平坦化絶縁層４０４を形成する。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
０４、及び保護絶縁層４０３のエッチングによりドレイン電極層４２５ｂに達するコンタ
クトホール４４１を形成し、レジストマスクを除去する（図８（Ｄ）参照。）。
次いで、透光性を有する導電膜を成膜する。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４２７を形成し、レジストマスクを除去する（図８（
Ｅ）参照。）。
以上の工程により、６枚のマスクを用いて、同一基板上に薄膜トランジスタ４２０と、寄
生容量の低減された配線交差部を作製することができる。
画素用の薄膜トランジスタ４２０は、チャネル形成領域を含む積層された第１の酸化物半
導体層４４２及び第２の酸化物半導体層４４３を含むチャネル保護型薄膜トランジスタで
ある。
また、図７（Ａ）は、画素に配置されるチャネル保護型の薄膜トランジスタ４２０の平面
図であり、図７（Ｂ）は図７（Ａ）の線Ｄ７−Ｄ８における断面図及び図７（Ａ）の線Ｄ
１１―Ｄ１２における断面図である。また、図７（Ｃ）は、図７（Ａ）の線Ｄ９−Ｄ１０
における断面図である。なお、図８（Ｅ）は図７（Ｂ）と同一である。
本実施の形態は実施の形態１乃至５のいずれか一と自由に組み合わせることができる。
（実施の形態７）
本実施の形態では、保持容量の構成について、実施の形態２と異なる例を図９（Ａ）及び
図９（Ｂ）に示す。図９（Ａ）は、図３（Ａ）と保持容量の構成が異なる点以外は同じで
あるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図９
（Ａ）では画素部の薄膜トランジスタ２２０と保持容量の断面構造を示す。
図９（Ａ）は、誘電体を保護絶縁層２０３、及び平坦化絶縁層２０４とし、画素電極層２
２７と、該画素電極層２２７と重なる容量配線層２５０とで保持容量を形成する例である
。容量配線層２５０は、画素部の薄膜トランジスタ２２０のソース電極層と同じ透光性を
有する材料、及び同じ工程で形成されるため、薄膜トランジスタ２２０のソース配線層と
重ならないようにレイアウトされる。
図９（Ａ）に示す保持容量は、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
また、図９（Ｂ）は、図９（Ａ）と異なる保持容量の構成の例である。図９（Ｂ）も、図
３（Ａ）と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用
い、同じ箇所の詳細な説明は省略する。
図９（Ｂ）は、誘電体をゲート絶縁層２０２とし、容量配線層２３０と、該容量配線層２
３０と重なる第１の酸化物半導体層２５１及び第２の酸化物半導体層２５２との積層と容
量電極２３１との積層で保持容量を形成する例である。また、第１の酸化物半導体層２５
１及び第２の酸化物半導体層２５２の積層上に容量電極２３１は接して積層されており、
保持容量の一方の電極として機能する。なお、第１の酸化物半導体層２５１及び第２の酸
化物半導体層２５２の積層は、薄膜トランジスタ２２０の第１の酸化物半導体層及び第２
の酸化物半導体層と同じ工程で形成すればよい。また、容量配線層２３０は、薄膜トラン
ジスタ２２０のゲート電極層と同じ透光性を有する材料、同じ工程で形成されるため、薄
膜トランジスタ２２０のゲート配線層と重ならないようにレイアウトされる。また、容量
電極２３１は画素電極層２２７と電気的に接続されている。
図９（Ｂ）に示す保持容量も、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
図９（Ａ）及び図９（Ｂ）に示す保持容量は、透光性を有しており、ゲート配線の本数を
増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を
得ることができ、且つ、高い開口率を実現することができる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態８）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１、２、５、６に従って形成する。ま
た、実施の形態１、２、５、６に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため
、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部
の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図１４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路
５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタ
ートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線
駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロ
ック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラ
ッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数の
クロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給される
ものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３
０３との一方を省略することが可能である。
図１４（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができ
る。
また、実施の形態１、２、５、６に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである
。図１５（Ａ）、図１５（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成
、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路部５６０２を有する
。スイッチング回路部５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは
自然数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、
各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトラン
ジスタを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、Ｎチャネル型ＴＦＴ
である例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）に制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしの機能を有する。また薄膜
トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋと
信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの
電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６０
３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１５（Ａ）の信号線駆動回路の動作について、図１５（Ｂ）のタイミングチャー
トを参照して説明する。図１５（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号用データ（ＤＡＴ
Ａ）が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることがで
き、ビデオ信号用データ（ＤＡＴＡ）の書き込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路部５６０２としては、実施の形態１
、２、５、６に示す薄膜トランジスタで構成される回路を用いることが可能である。この
場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又は
Ｐチャネル型のいずれかの極性のみで構成することができる。
なお、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有
している。また場合によってはレベルシフタやバッファ等を有していても良い。走査線駆
動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（Ｓ
Ｐ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ
において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素の
トランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタ
を一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なもの
が用いられる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図１６及び図１７を用いて説明する。
走査線駆動回路、信号線駆動回路のシフトレジスタについて、図１６及び図１７を参照し
て説明する。シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回
路１０＿Ｎ（Ｎ≧３の自然数）を有している（図１６（Ａ）参照）。図１６（Ａ）に示す
シフトレジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには
、第１の配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信
号ＣＫ２、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のク
ロック信号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１
５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降
の第ｎのパルス出力回路１０＿ｎ（ｎは、２≦ｎ≦Ｎの自然数）では、一段前段のパルス
出力回路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎ≧２の自然数）が入力され
る。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３
からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２
段後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（
ｎ＋２）という）が入力される。従って各段のパルス出力回路からは、後段及び／または
二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜Ｏ
ＵＴ（Ｎ）（ＳＲ））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）
〜ＯＵＴ（Ｎ））が出力される。なお、図１６（Ａ）に示すように、シフトレジスタの最
終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別
途第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成と
すればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ
、ＳＣＫということもあるが、ここではＣＫとして説明を行う
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１
〜第４の配線１４のいずれかと電気的に接続されている。例えば、図１６（Ａ）において
、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接
続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３
が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、
第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の
配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続され
ている。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１６（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上
記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。図１６（Ｃ）
に上記実施の形態で説明した４端子の薄膜トランジスタ２８のシンボルについて示す。図
１６（Ｃ）に示す薄膜トランジスタ２８のシンボルは、上記実施の形態１、２、５、６の
いずれか一で説明した４端子の薄膜トランジスタを意味し、図面等で以下用いることとす
る。なお、本明細書において、薄膜トランジスタが半導体層を介して二つのゲート電極を
有する場合、半導体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方
のゲート電極を上方のゲート電極とも呼ぶ。薄膜トランジスタ２８は、下方のゲート電極
に入力される第１の制御信号Ｇ１及び上方のゲート電極に入力される第２の制御信号Ｇ２
によって、Ｉｎ端子とＯｕｔ端子間の電気的な制御を行うことのできる素子である。
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。図１６（Ｃ）に示す薄膜トラ
ンジスタ２８のしきい値電圧は、薄膜トランジスタ２８のチャネル形成領域の上下にゲー
ト絶縁膜を介してゲート電極を設け、上方及び／または下方のゲート電極の電位を制御す
ることにより所望の値に制御することができる。
次に、パルス出力回路の具体的な回路構成の一例について、図１６（Ｄ）で説明する。
第１のパルス出力回路１０＿１は、第１のトランジスタ３１〜第１３のトランジスタ４
３を有している（図１６（Ｄ）参照）。また、上述した第１の入力端子２１〜第５の入力
端子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤ
Ｄが供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電
位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１３のトランジスタ
４３に信号、または電源電位が供給される。ここで図１６（Ｄ）の各電源線の電源電位の
大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源
電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（
ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返
す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。なお電源
線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に影響を
与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、
トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお図１６（
Ｄ）に図示するように、第１のトランジスタ３１〜第１３のトランジスタ４３のうち、第
１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９には、図１
６（Ｃ）で示した４端子の薄膜トランジスタ２８を用いることが好ましい。第１のトラン
ジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９の動作は、ソースまた
はドレインとなる電極の一方が接続されたノードの電位を、ゲート電極の制御信号によっ
て切り替えることが求められるトランジスタであり、ゲート電極に入力される制御信号に
対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパルス出力回路の誤動作を
低減することができるトランジスタである。そのため、図１６（Ｃ）で示した４端子の薄
膜トランジスタ２８を用いることによりしきい値電圧を制御することができ、誤動作がよ
り低減できるパルス出力回路とすることができる。なお図１６（Ｄ）では第１の制御信号
Ｇ１及び第２の制御信号Ｇ２が同じ制御信号としたが、異なる制御信号が入力される構成
としてもよい。
図１６（Ｄ）において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
（下方のゲート電極及び上方のゲート電極）が第４の入力端子２４に電気的に接続されて
いる。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子
が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子
が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、
第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート
電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の
入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線
５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上
方のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）
が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子
が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気
的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が電源線５２
に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２
１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極
が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ
４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電
気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端
子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され
、ゲート電極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲー
ト電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５
３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極
が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電
気的に接続されている。
図１６（Ｄ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ
４０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする
。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、
第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトラン
ジスタ３８の第１端子、及び第１１のトランジスタ４１の接続箇所をノードＢとする（図
１７（Ａ）参照）。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、
ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、
ソースとドレインとは、薄膜トランジスタの構造や動作条件等によって変わるため、いず
れがソースまたはドレインであるかを限定することが困難である。そこで、ソース及びド
レインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合
、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
なお図１６（Ｄ）、図１７（Ａ）において、ノードＡを浮遊状態とすることによりブート
ストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持
するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１７（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１７（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図１７（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
なお、図１７（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減することが利点である。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、
アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されるこ
とによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給す
る電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き
回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）
に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲー
ト電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方
のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジ
スタ３８ゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３に
よって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏す
る。なお、図１７（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第
８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のト
ランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジス
タ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の
電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート
電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２
回生じることとなる。一方、図１７（Ａ）に示すシフトレジスタを図１７（Ｂ）の期間の
ように、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第
７のトランジスタ３７がオン、第８のトランジスタ３８がオフの状態、次いで、第７のト
ランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２
の入力端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位の
低下を、第８のトランジスタ３８のゲート電極の電位の低下による一回に低減することが
できる。そのため、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方の
ゲート電極）に第３の入力端子によって供給されるクロック信号、第８のトランジスタ３
８のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子によって供
給されるクロック信号が供給される結線関係とすることが好適である。なぜなら、ノード
Ｂの電位の変動回数が低減され、またノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する
期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス
出力回路の誤動作を抑制することができる。
（実施の形態９）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システム
オンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１０を用いて
説明する。図１０（Ａ１）（Ａ２）は、薄膜トランジスタ４０１０、４０１１、及び液晶
素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５に
よって封止した、パネルの平面図であり、図１０（Ｂ）は、図１０（Ａ１）（Ａ２）のＭ
−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１ａ、４０
４１ｂ、４０４２ａ、４０４２ｂ、４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１、２、５、６で示した酸化物半導
体層を含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜ト
ランジスタ４０１１としては、実施の形態１、２、５、６で示した薄膜トランジスタ２６
０、２８９、２７０、画素用の薄膜トランジスタ４０１０としては、薄膜トランジスタ４
２０、４４８、２２０、２８０、２９０を用いることができる。本実施の形態において、
薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとし
て機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１は、チャネル保護層として機能する絶縁層４０４１ａと、酸化
物半導体層の積層の周縁部（側面を含む）を覆う絶縁層４０４１ｂとが形成されている。
同様に薄膜トランジスタ４０１０は、チャネル保護層として機能する絶縁層４０４２ａと
、酸化物半導体層の積層の周縁部（側面を含む）を覆う絶縁層４０４２ｂとが形成されて
いる。
第１の酸化物半導体層と第２の酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化
物絶縁層である絶縁層４０４１ｂ、４０４２ｂは、ゲート電極層と、その上方または周辺
に形成される配線層（ソース配線層や容量配線層など）との距離を大きくし、寄生容量の
低減を図ることができる。絶縁層４０４１ａ、４０４１ｂ、４０４２ａ、４０４２ｂは実
施の形態１で示した酸化物絶縁層４２６ａ、４２６ｂと同様な材料及び方法で形成すれば
よい。また、薄膜トランジスタの表面凹凸を低減するため平坦化絶縁膜として機能する絶
縁層４０２１で覆う構成となっている。ここでは、絶縁層４０４１ａ、４０４１ｂ、４０
４２ａ、４０４２ｂとして、実施の形態１を用いてスパッタ法により酸化珪素膜を形成す
る。
また、絶縁層４０４１ａ、４０４１ｂ、４０４２ａ、４０４２ｂ上に絶縁層４０２０が形
成されている。絶縁層４０２０は実施の形態１で示した保護絶縁層４０３と同様な材料及
び方法で形成すればよい。ここでは、絶縁層４０２０として、ＲＦスパッタ法により窒化
珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、実施の
形態１で示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよく、ポリイミド
、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シ
ロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いること
ができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０
２１を形成してもよい。
本実施の形態では、画素部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成
としてもよい。絶縁層４０２０とゲート絶縁層とに窒化物絶縁膜を用いて、図１０に示す
ように少なくともアクティブマトリクス基板の画素部の周縁を囲むように絶縁層４０２０
とゲート絶縁層とが接する領域を設ける構成とすればよい。この製造プロセスでは、外部
からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置としてデバイ
スが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイスの長期信
頼性を向上することができる。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを
兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
図１９は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図１９は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
半導体装置の一形態として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパ
ーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼
ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とす
ることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１、２、５、６の
薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
図１８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジス
タと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また
、実施の形態２、５、６で示す薄膜トランジスタも本実施の薄膜トランジスタ５８１とし
て適用することもできる。
図１８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、半導体層と接す
る絶縁膜５８３に覆われている。薄膜トランジスタ５８１のソース電極層又はドレイン電
極層は第１の電極層５８７と、絶縁層５８３、絶縁層５８５に形成する開口で接しており
電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５
９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含
む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充
填されている（図１８参照。）。第１の電極層５８７が画素電極に相当し、第２の電極層
５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基
板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間
に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続する
ことができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１１）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１２は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１２と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１２に示す画素構成は、これに限定されない。例えば、図１２に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１３を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１３（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高
い薄膜トランジスタである。また、実施の形態２、５、６で示す薄膜トランジスタをＴＦ
Ｔ７００１、７０１１、７０２１として適用することもできる。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
上面射出構造の発光素子について図１３（Ａ）を用いて説明する。
図１３（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１３（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７
００４は、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸
送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設け
る必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、
例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜
鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、
インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添
加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１３（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１３（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図１３（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜７０１６が成膜されていてもよい。陰極７０１３は、図１３（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜
厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７
０１４は、図１３（Ａ）と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図
１３（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定さ
れない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１３（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１３（Ｃ）を用いて説明する。図１３（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１３（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１３（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１３（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１３（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
なお半導体装置は、図１３に示した構成に限定されるものではなく、本明細書に開示する
技術的思想に基づく各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図１１を用いて説明する。図１１（Ａ）は、第１の基板上に形成された薄
膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネル
の平面図であり、図１１（Ｂ）は、図１１（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１、２、５、６で示した酸化物半導
体層を含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜ト
ランジスタ４５０９としては、実施の形態１、２、５、６で示した薄膜トランジスタ２６
０、２８９、２７０、画素用の薄膜トランジスタ４５１０としては、薄膜トランジスタ４
２０、４４８、２２０、２８０、２９０を用いることができる。本実施の形態において、
薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
薄膜トランジスタ４５０９は、チャネル保護層として機能する絶縁層４５４１ａと、酸化
物半導体層の積層の周縁部（側面を含む）を覆う絶縁層４５４１ｂとが形成されている。
同様に薄膜トランジスタ４５１０は、チャネル保護層として機能する絶縁層４５４２ａと
、酸化物半導体層の積層の周縁部（側面を含む）を覆う絶縁層４５４２ｂとが形成されて
いる。
酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化物絶縁層である絶縁層４５４１
ｂ、４５４２ｂは、ゲート電極層と、その上方または周辺に形成される配線層（ソース配
線層や容量配線層など）との距離を大きくし、寄生容量の低減を図ることができる。絶縁
層４５４１ａ、４５４１ｂ、４５４２ａ、４５４２ｂは実施の形態１で示した酸化物絶縁
層４２６ａ、４２６ｂと同様な材料及び方法で形成すればよい。また、薄膜トランジスタ
の表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４５４３で覆う構成となっ
ている。ここでは、絶縁層４５４１ａ、４５４１ｂ、４５４２ａ、４５４２ｂとして、実
施の形態１を用いてスパッタ法により酸化珪素膜を形成する。
また、絶縁層４５４１ａ、４５４１ｂ、４５４２ａ、４５４２ｂ上に絶縁層４５４３が形
成されている。絶縁層４５４３は実施の形態１で示した保護絶縁層４０３と同様な材料及
び方法で形成すればよい。ここでは、絶縁層４５４３として、ＲＦスパッタ法により窒化
珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４としては、実施の
形態１で示した絶縁層４０４と同様な材料及び方法で形成すればよい。ここでは、絶縁層
４５４４としてアクリルを用いる。
本実施の形態では、画素部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成
としてもよい。絶縁層４５４３とゲート絶縁層とに窒化物絶縁膜を用いて、図１１に示す
ように少なくともアクティブマトリクス基板の画素部の周縁を囲むように絶縁層４５４３
とゲート絶縁層とが接する領域を設ける構成とすればよい。この製造プロセスでは、外部
からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置としてデバイ
スが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイスの長期信
頼性を向上することができる。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光
素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変え
ることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソー
ス電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１１の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、実施の形態１乃至４、及び６乃至８に記載した構成と適宜組み合わせて
実施することが可能である。
（実施の形態１２）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２０に示す。
図２０は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２
７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７
０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行
うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる
。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部
（図２０では表示部２７０７）に画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図２１（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２１（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２２（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図２２（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく
、その他付属設備が適宜設けられた構成とすることができる。
図２３（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２３（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバ
イス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハー
ドディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵ
ＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有して
いる。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３
０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３
０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子また
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２３（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐
体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライド
させて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる
。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテ
レビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることがで
き、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図２３（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部、腕に対するバンド部の固定状態を調節する調節部９２
０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図
２３（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指な
どで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２３（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリーなどの
記憶装置などを備えた構成として、テレビ放送をメモリーに録画できる。また、図２３（
Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パ
ネルなどの映像表示装置を用いる。図２３（Ｂ）に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量の限られており、表示部９２０１に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
なお、図２３（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定され
ず、携行できる形状を有しているものであればよい。
（実施の形態１４）
本実施の形態では、半導体装置の一形態として、実施の形態１、２、５、６で示す薄膜ト
ランジスタを有する表示装置の例を図２４乃至図３５を用いて説明する。本実施の形態は
、表示素子として液晶素子を用いた液晶表示装置の例を図２４乃至図３５を用いて説明す
る。図２４乃至図３５の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態
１、２、５、６で示す薄膜トランジスタを適用することができ、実施の形態１、２、５、
６で示す工程で同様に作製できる電気特性及び信頼性の高い薄膜トランジスタである。Ｔ
ＦＴ６２８はチャネル保護層６０８を、ＴＦＴ６２９はチャネル保護層６１１をそれぞれ
有し、半導体膜をチャネル形成領域とする逆スタガ薄膜トランジスタである。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種で
ある。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分
子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これ
をマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイ
ン設計が考慮された液晶表示装置について説明する。
図２５及び図２６は、それぞれ画素電極及び対向電極を示している。なお、図２５は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を
図２４に表している。また、図２６は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図２４は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成
された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ
、液晶が注入された状態を示している。
図示しないが、対向基板６０１においてスペーサが形成される位置には、第１の着色膜、
第２の着色膜、第３着色膜、対向電極６４０が形成されている。この構造により、液晶の
配向を制御するための突起６４４とスペーサの高さを異ならせている。画素電極６２４上
には配向膜６４８が形成され、同様に対向電極６４０上にも配向膜６４６が形成されてい
る。この間に液晶層６５０が形成されている。
スペーサ柱状スペーサを形成してもビーズスペーサを散布してもよい。スペーサが透光性
の場合は、基板６００上に形成される画素電極６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３
０が形成される。画素電極６２４は、ＴＦＴ６２８、配線６１６、及び保持容量部６３０
を覆う絶縁膜６２０、絶縁膜６２０を覆う第３絶縁膜６２２をそれぞれ貫通するコンタク
トホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１、２、５、６で
示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６
２８のゲート配線６０２と同時に形成した第１の容量配線６０４と、ゲート絶縁膜６０６
と、配線６１６、６１８と同時に形成した第２の容量配線６１７で構成される。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
図２５に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用い
て形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向
を制御するためのものである。
図２５に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、そ
れぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することができ
る。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パネル
の画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電
極６２４と画素電極６２６はサブピクセルである。
図２６に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。
対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向
電極６４０上には液晶の配向を制御する突起６４４が形成されている。
この画素構造の等価回路を図２７に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電
位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができ
る。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には
電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６
４４とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配
向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マ
ルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２８乃至図３１を用いて説明す
る。
図２８と図２９は、ＶＡ型液晶表示パネルの画素構造を示している。図２９は基板６００
の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２８に表している。以
下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続し
ている。また、画素電極６２６はコンタクトホール６２７において、配線６１９でＴＦＴ
６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線
６０３には、異なるゲート信号を与えることができるように分離されている。一方、デー
タ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている
。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１、２、５、６で示す薄膜トランジスタを適
宜用いることができる。また、容量配線６９０が設けられている。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離さ
れている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成され
ている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図３１に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲ
ート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信
号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることがで
きる。
対向基板６０１には、第２の着色膜６３６、対向電極６４０が形成されている。また、第
２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れ
を防いでいる。図３０に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通
化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、
画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置す
ることで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これによ
り、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が
形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うこ
とで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素
子が設けられたマルチドメイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図３２は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対
向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、第
２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側に有
るので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液
晶層６５０が形成されている。
基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線
６０４、及び実施の形態１、２、５、６で示すＴＦＴ６２８が形成される。第１の画素電
極６０７は、実施の形態１で示す画素電極層４２７と同様の材料を用いることができる。
また、第１の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の
画素電極６０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素
電極６２４と接続する配線である。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上に
は、絶縁膜６２０に形成されるコンタクトホールにおいて、配線６１８に接続する第２の
画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極層４２７
と同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する第２の画素電極６２４が
形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形成
している。
図３３は、画素電極の構成を示す平面図である。図３３に示す切断線Ｏ−Ｐに対応する断
面構造を図３２に表している。画素電極６２４にはスリット６２５が設けられる。スリッ
ト６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極６
０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７と第２の画素電極６
２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０
〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的
に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が
制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。こ
の場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影
響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２の画素電極
６２４は共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３４と図３５は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３５は平面図で
あり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３４に表している。以下の説明で
はこの両図を参照して説明する。
図３４は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対
向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、第
２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側にあ
るので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液
晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１、２、５、６で示すＴＦＴ６２
８が形成される。共通電位線６０９はＴＦＴ６２８のゲート配線６０２と同時に形成する
ことができる。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素
電極６２４と接続する配線である。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上に
は、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する
第２の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極層
４２７と同様の材料を用いて形成する。なお、図３５に示すように、画素電極６２４は、
共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。ま
た、画素電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互
に咬み合うように形成される。
画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、こ
の電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分
子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度に
よるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成さ
れる。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、
それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３を
介して接続されている。
以上の工程により、表示装置として液晶表示装置を作製することができる。本実施の形態
の液晶表示装置は、開口率が高い液晶表示装置である。
（実施の形態１５）
本実施の形態では、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには
１２０インチとする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため
、ゲート配線の一部を金属配線として配線抵抗を低減する例を示す。
なお、図３６（Ａ）は図３（Ａ）と同じ箇所には同じ符号を用い、同じ箇所の詳細な説明
は省略する。なお、本実施の形態は実施の形態１で示したアクティブマトリクス基板に適
用することができる。
図３６（Ａ）（Ｂ）は、駆動回路の薄膜トランジスタのゲート電極層を金属配線とする例
である。駆動回路においては、ゲート電極層は透光性を有する材料に限定されない。なお
、金属配線を形成するため、実施の形態１及び実施の形態２に比べ、フォトマスクの数は
増える。
図３６（Ａ）において、駆動回路の薄膜トランジスタ２６０は第１の金属配線層２４２上
に第２の金属配線層２４１が積層されたゲート電極層とする。なお、第１の金属配線層２
４２は、第１の金属配線層２３６と同じ材料、同じ工程で形成することができる。また、
第２の金属配線層２４１は、第２の金属配線層２３７と同じ材料、同じ工程で形成するこ
とができる。
同様に、図３６（Ｂ）において、駆動回路の薄膜トランジスタ２７０は第１の金属配線層
２４４上に第２の金属配線層２４３が積層されたゲート電極層とする。なお、第１の金属
配線層２４４は、第１の金属配線層２３６と同じ材料、同じ工程で形成することができる
。また、第２の金属配線層２４３は、第２の金属配線層２３７と同じ材料、同じ工程で形
成することができる。
また、第１の金属配線層２４２と導電層２６７とを電気的に接続する場合、第１の金属配
線層２４２の酸化を防ぐための第２の金属配線層２４１が窒化金属膜であることが好まし
い。同様に、第１の金属配線層２４４と導電層２７７とを電気的に接続する場合、第１の
金属配線層２４４の酸化を防ぐための第２の金属配線層２４３が窒化金属膜であることが
好ましい。
まず、基板２００上に脱水化または脱水素化のための第１の加熱処理に耐えることのでき
る耐熱性導電性材料膜（膜厚１００ｎｍ以上５００ｎｍ以下）を形成する。
本実施の形態では、膜厚３７０ｎｍのタングステン膜と膜厚５０ｎｍの窒化タンタル膜を
形成する。ここでは導電膜を窒化タンタル膜とタングステン膜との積層としたが、特に限
定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または上述した元素を
成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とす
る窒化物で形成する。耐熱性導電性材料膜は、上述した元素を含む単層に限定されず、二
層以上の積層を用いることができる。
第１のフォトリソグラフィ工程により金属配線を形成し、第１の金属配線層２３６と第２
の金属配線層２３７、第１の金属配線層２４２と第２の金属配線層２４１、第１の金属配
線層２４４と第２の金属配線層２４３を形成する。タングステン膜及び窒化タンタル膜の
エッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング
条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の
電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすること
ができる。第１の金属配線層２３６と第２の金属配線層２３７をテーパー形状とすること
で上に接して形成する透光性を有する導電膜の成膜不良を低減することができる。
次いで、透光性を有する導電膜を形成した後、第２のフォトリソグラフィ工程によりゲー
ト配線層２３８、薄膜トランジスタ２２０のゲート電極層を形成する。透光性を有する導
電膜は、実施の形態１に記載の可視光に対して透光性を有する導電材料を用いる。
なお、透光性を有する導電膜の材料によっては、例えば、ゲート配線層２３８が第１の金
属配線層２３６または第２の金属配線層２３７に接する界面があると、後の熱処理などに
よって酸化膜が形成され、接触抵抗が高くなる恐れがあるため、第２の金属配線層２３７
は第１の金属配線層２３６の酸化を防ぐ窒化金属膜を用いることが好ましい。
次いで、実施の形態１と同じ工程でゲート絶縁層、酸化物半導体層などを形成する。以降
の工程は、実施の形態１に従ってアクティブマトリクス基板を作製する。
図３６（Ａ）（Ｂ）では、第２の金属配線層２３７の一部と重なるゲート配線層２３８を
示したが、第１の金属配線層２３６及び第２の金属配線層２３７の全部を覆うゲート配線
層としてもよい。即ち、第１の金属配線層２３６及び第２の金属配線層２３７は、ゲート
配線層２３８を低抵抗化するための補助配線と呼ぶことができる。
また、端子部において、ゲート配線と同電位の第１の端子電極は、保護絶縁層２０３上に
形成され、第２の金属配線層２３７と電気的に接続する。端子部から引き回す配線も金属
配線で形成する。
また、表示領域でない部分のゲート配線層、容量配線層は、配線抵抗を低抵抗とするため
金属配線、即ち、第１の金属配線層２３６及び第２の金属配線層２３７を補助配線として
用いることもできる。
本実施の形態では、金属配線を一部用いて配線抵抗を低減し、液晶表示パネルのサイズが
１０インチを超え、６０インチ、さらには１２０インチとする場合であっても表示画像の
高精細化を図り、高い開口率を実現することができる。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ 薄膜トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
６１ 期間
６２ 期間
２００ 基板
２０２ ゲート絶縁層
２０３ 保護絶縁層
２０４ 平坦化絶縁層
２０５ 共通電位線
２０６ 共通電極層
２０７ 酸化物半導体層
２０８ 酸化物絶縁層
２０９ 共通電位線
２１０ 補助配線
２２０ 薄膜トランジスタ
２２１ 端子
２２２ 端子
２２３ 接続電極層
２２５ 透明導電層
２２６ 電極層
２２７ 画素電極層
２２８ 補助電極層
２２９ 補助電極層
２３０ 容量配線層
２３１ 容量電極
２３６ 金属配線層
２３７ 金属配線層
２３８ ゲート配線層
２４１ 金属配線層
２４２ 金属配線層
２４３ 金属配線層
２４４ 金属配線層
２５０ 容量配線層
２５１ 酸化物半導体層
２５２ 酸化物半導体層
２５４ ソース配線
２５５ 端子電極
２５６ ソース配線
２５７ 端子電極
２６０ 薄膜トランジスタ
２６１ ゲート電極層
２６３ チャネル形成領域
２６５ａ ソース電極層
２６５ｂ ドレイン電極層
２６７ 導電層
２６８ 補助電極層
２６９ 補助配線
２７０ 薄膜トランジスタ
２７１ ゲート電極層
２７３ チャネル形成領域
２７７ 導電層
２８０ 薄膜トランジスタ
２８１ ゲート電極層
２８３ チャネル形成領域
２８９ 薄膜トランジスタ
２９０ 薄膜トランジスタ
２９３ チャネル形成領域
４００ 基板
４０２ ゲート絶縁層
４０３ 保護絶縁層
４０４ 平坦化絶縁層
４２０ 薄膜トランジスタ
４２２ 酸化物半導体層
４２３ チャネル形成領域
４２７ 画素電極層
４２８ 金属層
４２９ 酸化物半導体層
４４１ コンタクトホール
４４２ 酸化物半導体層
４４３ 酸化物半導体層
４４８ 薄膜トランジスタ
５８１ 薄膜トランジスタ
５８３ 絶縁膜
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁膜
６０７ 画素電極
６０８ チャネル保護層
６０９ 共通電位線
６１１ チャネル保護層
６１５ 容量電極
６１６ 配線
６１７ 容量配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極
６２５ スリット
６２６ 画素電極
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３２ 遮光膜
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６４ａ 高抵抗ソース領域
２６４ｂ 高抵抗ドレイン領域
２６４ｃ 領域
２６４ｄ 領域
２６５ａ ソース電極層
２６５ａ ドレイン電極層
２６５ｂ ドレイン電極層
２６６ａ 酸化物絶縁層
２６６ｂ 酸化物絶縁層
２６８ａ 補助電極層
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
２７４ａ 高抵抗ソース領域
２７４ｂ 高抵抗ドレイン領域
２７４ｃ 領域
２７４ｄ 領域
２７４ｅ 領域
２７４ｆ 領域
２７５ａ ソース電極層
２７５ｂ ドレイン電極層
２７６ａ 酸化物絶縁層
２７６ｂ 酸化物絶縁層
２８２ａ ゲート絶縁層
２８２ｂ ゲート絶縁層
２８２ｃ ゲート絶縁層
２８４ａ 高抵抗ソース領域
２８４ｂ 高抵抗ドレイン領域
２８５ａ ソース電極層
２８５ｂ ドレイン電極層
２８６ａ 酸化物絶縁層
２８６ｂ 酸化物絶縁層
２９２ａ ゲート絶縁層
２９２ｂ ゲート絶縁層
２９４ａ 高抵抗ソース領域
２９４ｂ 高抵抗ドレイン領域
２９４ｃ 領域
２９４ｄ 領域
２９４ｅ 領域
２９４ｆ 領域
２９４ｇ 領域
２９４ｈ 領域
２９５ａ ソース電極層
２９５ｂ ドレイン電極層
２９６ａ 酸化物絶縁層
２９６ｂ 酸化物絶縁層
４２４ａ 第１の高抵抗ソース領域
４２４ｅ 第２の高抵抗ソース領域
４２４ｂ 第１の高抵抗ドレイン領域
４２４ｆ 第２の高抵抗ドレイン領域
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０４０ 導電層
４２１ａ ゲート電極層
４２１ｂ ゲート電極層
４２４ａ 高抵抗ソース領域
４２４ｂ 高抵抗ドレイン領域
４２４ｃ 領域
４２４ｄ 領域
４２５ａ ソース電極層
４２５ｂ ドレイン電極層
４２６ａ 酸化物絶縁層
４２６ｂ 酸化物絶縁層
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４３ 絶縁層
４５４４ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路部
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
５９０ａ 黒色領域
５９０ｂ 白色領域
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
４０４１ａ 絶縁層
４０４１ｂ 絶縁層
４０４２ａ 絶縁層
４０４２ｂ 絶縁層
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５１８ａ ＦＰＣ
４５４１ａ 絶縁層
４５４１ｂ 絶縁層
４５４２ａ 絶縁層
４５４２ｂ 絶縁層

Claims (1)

  1. 絶縁表面上のゲート電極層と、
    前記ゲート電極層上のゲート絶縁層と、
    前記ゲート絶縁層上の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上に接する第２の酸化物半導体層と、
    前記第１の酸化物半導体層の第１の領域及び前記第２の酸化物半導体層の第１の領域と重なり、且つ前記第２の酸化物半導体層に接する酸化物絶縁層と、
    前記第１の酸化物半導体層の第２の領域及び前記第２の酸化物半導体層の第２の領域と重なり、且つ前記第２の酸化物半導体層に接するソース電極層及びドレイン電極層と、
    前記酸化物絶縁層、前記ソース電極層、及び前記ドレイン電極層上に設けられ、前記第１の酸化物半導体層の第３の領域及び前記第２の酸化物半導体層の第３の領域と重なり、且つ前記第２の酸化物半導体層に接する保護絶縁層と、を有し、
    前記第１の酸化物半導体層の第１の領域は、前記ゲート電極層と重なる領域及び前記第１の酸化物半導体層の端部に設けられ、
    前記第２の酸化物半導体層の第１の領域は、前記ゲート電極層と重なる領域及び前記第２の酸化物半導体層の端部に設けられることを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153163A (ja) * 2008-05-16 2013-08-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014176041A (ja) * 2013-03-13 2014-09-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014203059A (ja) * 2013-04-10 2014-10-27 セイコーエプソン株式会社 容量素子、容量素子の製造方法、半導体装置、電気光学装置、及び電子機器
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9825057B2 (en) 2013-12-02 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2018139296A (ja) * 2013-05-16 2018-09-06 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
WO2011001881A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101857405B1 (ko) 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011013522A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105070761B (zh) 2009-07-31 2019-08-20 株式会社半导体能源研究所 显示装置
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102246529B1 (ko) * 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101436120B1 (ko) 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011125454A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011148537A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20120063809A (ko) * 2010-12-08 2012-06-18 삼성전자주식회사 박막 트랜지스터 표시판
CN103262250B (zh) * 2010-12-08 2014-12-17 夏普株式会社 半导体装置和显示装置
TWI534905B (zh) 2010-12-10 2016-05-21 半導體能源研究所股份有限公司 顯示裝置及顯示裝置之製造方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012096208A1 (ja) * 2011-01-13 2012-07-19 シャープ株式会社 半導体装置
TWI544525B (zh) 2011-01-21 2016-08-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI657580B (zh) 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8629445B2 (en) 2011-02-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
US9023684B2 (en) 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
CN103348483B (zh) * 2011-03-11 2016-04-27 夏普株式会社 薄膜晶体管及显示装置
WO2012128030A1 (en) 2011-03-18 2012-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
JP5560227B2 (ja) * 2011-04-11 2014-07-23 株式会社ジャパンディスプレイ 液晶表示装置の製造方法及び液晶表示装置
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP5171990B2 (ja) * 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置
JP5959296B2 (ja) 2011-05-13 2016-08-02 株式会社半導体エネルギー研究所 半導体装置およびその製造方法
TWI500161B (zh) * 2011-06-02 2015-09-11 Au Optronics Corp 混合式薄膜電晶體及其製造方法以及顯示面板
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8673426B2 (en) 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US9130044B2 (en) 2011-07-01 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9012993B2 (en) * 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5794013B2 (ja) * 2011-07-22 2015-10-14 セイコーエプソン株式会社 電気光学装置および電子機器
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20140252355A1 (en) * 2011-10-21 2014-09-11 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5899237B2 (ja) * 2011-11-18 2016-04-06 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置の製造方法
TWI497689B (zh) 2011-12-02 2015-08-21 Ind Tech Res Inst 半導體元件及其製造方法
TWI613824B (zh) 2011-12-23 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101308809B1 (ko) * 2012-01-20 2013-09-13 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 제조방법 및 이를 이용한 능동구동 디스플레이 장치, 능동구동 센서장치
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
CN102709237B (zh) * 2012-03-05 2014-06-25 京东方科技集团股份有限公司 薄膜场效应晶体管阵列基板及其制造方法、电子器件
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
KR20230157542A (ko) 2012-04-13 2023-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013168687A1 (en) 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013238718A (ja) * 2012-05-15 2013-11-28 Panasonic Corp 半導体装置及び半導体装置の製造方法
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102071545B1 (ko) * 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
JP6002088B2 (ja) * 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
IN2015DN01663A (ja) 2012-08-03 2015-07-03 Semiconductor Energy Lab
CN108054175A (zh) 2012-08-03 2018-05-18 株式会社半导体能源研究所 半导体装置
KR20140026257A (ko) * 2012-08-23 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI611511B (zh) 2012-08-31 2018-01-11 半導體能源研究所股份有限公司 半導體裝置
KR102484987B1 (ko) 2012-09-13 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
CN104641285B (zh) * 2012-09-21 2018-06-15 夏普株式会社 半导体装置和显示装置
KR102102589B1 (ko) 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
TWI782259B (zh) * 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9153649B2 (en) 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
US9406810B2 (en) 2012-12-03 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102209871B1 (ko) 2012-12-25 2021-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
KR20230023050A (ko) 2012-12-28 2023-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140088810A (ko) * 2013-01-03 2014-07-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TWI639235B (zh) 2013-05-16 2018-10-21 半導體能源研究所股份有限公司 半導體裝置
KR102290801B1 (ko) * 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9818763B2 (en) * 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
CN104460143B (zh) * 2013-09-17 2017-12-15 瀚宇彩晶股份有限公司 像素结构及其制造方法
JP2015060996A (ja) * 2013-09-19 2015-03-30 株式会社東芝 表示装置及び半導体装置
TWI545373B (zh) * 2013-09-25 2016-08-11 群創光電股份有限公司 自發光顯示元件
JPWO2015045213A1 (ja) * 2013-09-30 2017-03-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板及びその製造方法
US9590111B2 (en) 2013-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
TW201523877A (zh) * 2013-11-29 2015-06-16 Semiconductor Energy Lab 半導體裝置、半導體裝置的製造方法以及顯示裝置
US9601634B2 (en) 2013-12-02 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9627413B2 (en) 2013-12-12 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9704888B2 (en) 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
US9530801B2 (en) 2014-01-13 2016-12-27 Apple Inc. Display circuitry with improved transmittance and reduced coupling capacitance
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
KR102172972B1 (ko) 2014-02-26 2020-11-03 삼성디스플레이 주식회사 박막 트랜지스터 및 그의 제조방법
KR102400212B1 (ko) 2014-03-28 2022-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
CN104347643B (zh) 2014-09-04 2017-07-28 上海天马微电子有限公司 驱动电路及其形成方法、有机发光显示装置及其形成方法
US20160155759A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
CN104659067B (zh) * 2015-02-06 2018-12-18 京东方科技集团股份有限公司 一种显示基板及其制备方法和一种显示设备
TWI540371B (zh) * 2015-03-03 2016-07-01 群創光電股份有限公司 顯示面板及顯示裝置
US9964799B2 (en) * 2015-03-17 2018-05-08 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104752489A (zh) * 2015-04-10 2015-07-01 深圳市华星光电技术有限公司 阵列基板、显示装置及用于制备阵列基板的方法
US10890761B2 (en) * 2015-04-24 2021-01-12 University-Industry Cooperation Group Of Kyung Hee University Photoreactive sensor including optical amplification phototransistor, and display panel and vehicle control system including photoreactive sensor
CN107683531B (zh) 2015-05-22 2022-04-29 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN105470205B (zh) * 2015-12-24 2018-09-07 上海天马有机发光显示技术有限公司 一种多层低温多晶硅薄膜晶体管（ltps-tft）制造方法
US20170213872A1 (en) * 2016-01-27 2017-07-27 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR102330605B1 (ko) 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN109661696B (zh) * 2016-09-05 2021-04-13 夏普株式会社 有源矩阵基板及其制造方法
WO2018130899A1 (en) * 2017-01-11 2018-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device
CN107293553B (zh) * 2017-06-19 2020-11-24 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板和显示装置
JP7019459B2 (ja) * 2018-03-02 2022-02-15 株式会社ジャパンディスプレイ 表示装置
US10879329B2 (en) * 2018-03-29 2020-12-29 Joled Inc. Semiconductor device, semiconductor substrate, luminescent unit, and display unit
US10957716B2 (en) * 2018-09-12 2021-03-23 Sharp Kabushiki Kaisha Array substrate, liquid crystal display panel, and organic electroluminescence display panel
TWI702457B (zh) 2019-04-23 2020-08-21 元太科技工業股份有限公司 反射式主動元件陣列基板及其製作方法與反射式顯示裝置及其製作方法
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
KR20210069835A (ko) * 2019-12-04 2021-06-14 엘지디스플레이 주식회사 디스플레이 장치
KR20230008016A (ko) * 2020-05-13 2023-01-13 보에 테크놀로지 그룹 컴퍼니 리미티드 구동 기판, 구동 기판의 제작 방법 및 표시 장치
GB2610339A (en) * 2021-01-29 2023-03-01 Boe Technology Group Co Ltd Array substrate and display apparatus
JP2023007092A (ja) * 2021-07-01 2023-01-18 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160173A (ja) * 1984-01-30 1985-08-21 Sharp Corp 薄膜トランジスタ
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009212476A (ja) * 2007-03-27 2009-09-17 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002162646A (ja) * 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7642038B2 (en) 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US7629633B2 (en) 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2399989C2 (ru) * 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) * 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
KR20060133652A (ko) * 2005-06-21 2006-12-27 삼성전자주식회사 마스크 및 이를 이용한 박막트랜지스터 기판의 제조방법
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
TWI345313B (en) 2005-09-05 2011-07-11 Au Optronics Corp Thin film transistor and method of manufacturing the same
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100786498B1 (ko) * 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) * 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
KR100787455B1 (ko) * 2006-08-09 2007-12-26 삼성에스디아이 주식회사 투명 박막 트랜지스터의 제조방법
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
WO2008149873A1 (en) 2007-05-31 2008-12-11 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR20090124527A (ko) * 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI770659B (zh) 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI475616B (zh) 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013522A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105070761B (zh) 2009-07-31 2019-08-20 株式会社半导体能源研究所 显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160173A (ja) * 1984-01-30 1985-08-21 Sharp Corp 薄膜トランジスタ
JP2009212476A (ja) * 2007-03-27 2009-09-17 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153163A (ja) * 2008-05-16 2013-08-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014176041A (ja) * 2013-03-13 2014-09-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014203059A (ja) * 2013-04-10 2014-10-27 セイコーエプソン株式会社 容量素子、容量素子の製造方法、半導体装置、電気光学装置、及び電子機器
JP2018139296A (ja) * 2013-05-16 2018-09-06 株式会社半導体エネルギー研究所 半導体装置
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