KR20230008016A - 구동 기판, 구동 기판의 제작 방법 및 표시 장치 - Google Patents

구동 기판, 구동 기판의 제작 방법 및 표시 장치 Download PDF

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Abstract

구동 기판, 구동 기판의 제작 방법 및 표시 장치로서, 디스플레이 기술 분야에 속한다. 구동 기판은, 베이스 기판(10); 상기 베이스 기판(10)의 제1 표면에 설치되어, 복수 개의 구동 박막 트랜지스터 및 복수 개의 신호 배선을 포함하며, 적어도 하나의 상기 신호 배선이 단층 구조이며 두께가 역치보다 큰 제1 구동 기능층; 및 상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에 설치되어, 복수 개의 제1 패드(343) 및 복수 개의 제2 패드(342)를 포함하며, 상기 제1 패드(343)는 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되고, 상기 제2 패드(342)는 상기 신호 배선 중의 공통 전극 라인에 연결되는 패드층; 을 포함한다. 상기의 기술 방안에 의하면, 구동 기판을 제작하는 패터닝 공정의 횟수를 줄일 수 있다.

Description

구동 기판, 구동 기판의 제작 방법 및 표시 장치
본 개시는 디스플레이 기술 분야에 관한 것으로, 특히 구동 기판, 구동 기판의 제작 방법 및 표시 장치에 관한 것이다.
마이크로 LED(Micro Light-Emitting Diode, 마이크로 발광 다이오드) 디스플레이 기술은 기존 LED(Light-Emitting Diode, 발광 다이오드)의 사이즈를 100um 이하로 축소하고 나서, 이를 매스 전달 기술을 통해 구동 기판에 전이시켜, 다양한 사이즈의 마이크로 LED 디스플레이를 형성하는 기술이다. 마이크로 LED는 자체 발광, 고휘도, 고명암비, 초고해상도 및 채도, 긴 수명, 빠른 응답 속도, 에너지 절약 및 환경에 대한 폭넓은 적응 등과 같은 많은 이점이 있어, 각 분야에서 양호한 응용 전망을 가지고 있다.
본 개시의 실시예는 구동 기판을 제작하는 패터닝 공정의 횟수를 줄일 수 있는 구동 기판, 구동 기판의 제작 방법 및 표시 장치를 제공한다.
본 개시의 실시예는 하기와 같은 기술 방안을 제공한다.
일 측면에서는,
베이스 기판;
상기 베이스 기판의 제1 표면에 설치되어, 복수 개의 구동 박막 트랜지스터 및 복수 개의 신호 배선을 포함하며, 적어도 하나의 상기 신호 배선이 단층 구조이며 두께가 역치보다 큰 제1 구동 기능층; 및
상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에 설치되어, 복수 개의 제1 패드 및 복수 개의 제2 패드를 포함하며, 상기 제1 패드는 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되고, 상기 제2 패드는 상기 신호 배선 중의 공통 전극 라인에 연결되는 패드층; 을 포함하는 구동 기판을 제공한다.
일부 실시예들에서, 상기 구동 기판은,
상기 베이스 기판의 상기 제1 표면과 대향하는 제2 표면에 설치되어, 리드 라이너 및 상기 리드 라이너와 연결된 본딩 핀을 포함하는 제2 구동 기능층;
상기 베이스 기판의 측면에 설치된 복수 개의 홈으로서, 각각의 상기 홈은 모두 상기 베이스 기판에 수직인 방향을 따라 연장되며, 상기 베이스 기판의 제1 표면 및 제2 표면을 관통하는 복수 개의 홈; 및
상기 홈에 일대일 대응하는 도전성 연결부로서, 적어도 일부가 대응하는 상기 홈 내에 위치하며, 대응하는 상기 신호 배선 및 상기 리드 라이너를 각각 연결하기 위한 것인 도전성 연결부; 를 더 포함한다.
일부 실시예들에서, 상기 복수 개의 신호 배선은 전원 전압 신호 라인 및 상기 공통 전극 라인을 포함하고, 상기 전원 전압 신호 라인 및 상기 공통 전극 라인의 두께는 모두 상기 역치보다 크다
일부 실시예들에서, 상기 전원 전압 신호 라인과 상기 공통 전극 라인은 동일 층에 동일 재료로 설치된다.
일부 실시예들에서, 구동 기판은, 상기 신호 배선에 연결되는 신호 전송 라인을 더 포함하고, 상기 신호 전송 라인은 상기 신호 배선과 격자형 구조를 이룬다.
일부 실시예들에서, 상기 제1 표면에서 멀어지는 방향에 따라, 상기 제1 구동 기능층은 차례대로,
활성층;
제1 게이트 절연층;
제1 게이트 금속층;
제2 게이트 절연층;
제2 게이트 금속층;
제1 평탄화층;
제1 소스-드레인 금속층;
제2 평탄화층;
상기 신호 배선을 포함하는 패턴의 제2 소스-드레인 금속층; 및
제3 평탄화층; 을 포함한다.
일부 실시예들에서, 상기 제2 소스-드레인 금속층은 적층 설치된 구리층 및 금속층을 포함하고, 상기 금속층은 상기 구리층의 상기 베이스 기판에 근접하는 측에 위치하며, 상기 금속층과 상기 제2 평탄화층의 접착력은 상기 구리층과 상기 제2 평탄화층의 접착력보다 크다.
일부 실시예들에서, 상기 구리층의 두께는 2 ~ 30um이다.
일부 실시예들에서, 상기 구동 기판은 상기 구리층과 상기 제1 평탄화층 사이에 위치하는 제1 패시베이션층을 더 포함하고, 상기 제1 패시베이션층은 무기 절연 재료를 적용한다.
일부 실시예들에서, 상기 구동 기판은 상기 구리층과 상기 제2 평탄화층 사이에 위치하는 제2 패시베이션층을 더 포함하고, 상기 제2 패시베이션층은 무기 절연 재료를 적용한다.
다른 일 측면에서는, 상기한 바와 같은 구동 기판 및 상기 패드층에 고정된 전자 소자를 포함하며, 상기 전자 소자의 제1극은 상기 제1 패드에 본딩 연결되고, 상기 전자 소자의 제2극은 상기 제2 패드에 본딩 연결되는 표시 장치를 제공한다.
다른 일 측면에서는,
베이스 기판을 제공하는 단계;
상기 베이스 기판의 제1 표면에, 복수 개의 구동 박막 트랜지스터 및 적어도 하나가 단층 구조이며 두께가 역치보다 큰 복수 개의 신호 배선을 포함하는 제1 구동 기능층을 형성하는 단계; 및
상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에, 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되는 복수 개의 제1 패드 및 상기 신호 배선 중의 공통 전극 라인에 연결되는 복수 개의 제2 패드를 포함하는 패드층을 형성하는 단계; 를 포함하는 구동 기판의 제작 방법을 제공한다.
일부 실시예들에서, 상기 구동 기판은 제1 소스-드레인 금속층의 패턴 및 제2 소스-드레인 금속층의 패턴을 포함하고, 상기 제2 소스-드레인 금속층의 패턴은 상기 신호 배선을 포함하며, 상기 신호 배선을 형성하는 단계는,
두께가 역치보다 작은 시드층을 형성하는 단계;
상기 시드층 상에 전기 도금법으로 도전층을 성장시켜, 상기 시드층 및 상기 도전층으로 제2 소스-드레인 금속층을 구성하는 단계; 및
상기 제2 소스-드레인 금속층을 패터닝하여, 상기 신호 배선을 형성하는 단계; 를 포함한다.
일부 실시예들에서, 상기 구동 기판은 제1 소스-드레인 금속층의 패턴 및 제2 소스-드레인 금속층의 패턴을 포함하고, 상기 제2 소스-드레인 금속층의 패턴은 상기 신호 배선을 포함하며, 상기 신호 배선을 형성하는 단계는,
두께가 역치보다 작은 시드층을 형성하는 단계;
상기 시드층을 패터닝하여, 신호 배선이 형성되는 영역에 위치하는 시드층의 패턴을 형성하는 단계; 및
상기 시드층의 패턴 상에 화학 도금 방식으로 도전층의 패턴을 성장시켜, 상기 도전층의 패턴 및 상기 시드층의 패턴으로 상기 신호 배선을 구성하는 단계; 를 포함한다.
일부 실시예들에서, 상기 시드층을 형성하는 단계는,
적층 설치된 구리층 및 상기 구리층의 상기 베이스 기판에 근접하는 측에 위치하며 절연층과의 접착력이 상기 구리층과 상기 절연층의 접착력보다 큰 금속층을 형성하는 단계; 를 포함한다.
도 1은 관련 기술의 구동 기판의 구조 개략도이다.
도 2는 본 개시의 실시예에 따른 구동 기판의 구조 개략도이다.
도 3은 본 개시의 실시예에 따른 구동 기판의 표시 영역에서의 배선 개략도이다.
도 4는 도 3의 부분 확대 개략도이다.
도 5는 도 4의 AA' 방향으로의 단면 개략도이다.
도 6은 도 4의 BB' 방향으로의 단면 개략도이다.
도 7은 도 4의 CC' 방향으로의 단면 개략도이다.
도 8은 도 4의 DD' 방향으로의 단면 개략도이다.
도 9는 본 개시의 실시예에 따른 구동 기판의 패드 영역에서의 개략도이다.
도 10은 도 9의 EE' 방향으로의 단면 개략도이다.
본 개시의 실시예가 해결하고자 하는 기술적 과제, 기술 방안 및 이점을 보다 뚜렷하게 하기 위해, 아래에서는 첨부 도면 및 구체적 실시예들을 결부시켜 상세히 설명하도록 한다.
마이크로 LED 디스플레이의 구동 기판의 전류 부하가 커, 수십 밀리암페어에 달할 수 있어, 신호 배선의 선폭 및 저항값에 대한 요구가 높다. 신호 배선의 저항값이 너무 크면, 신호 배선 상의 전기 신호 손실이 비교적 커지고, 나아가 구동 기판의 전력 소비가 비교적 높게 된다.
도 1은 관련 기술에 따른 구동 기판의 구조 개략도이다. 도 1에 도시된 바와 같이, 구동 기판은, 베이스 기판(10), 베이스 기판(10)의 제1 표면에 위치하는 제1 구동 기능층 및 베이스 기판(10)의 제2 표면에 위치하는 제2 구동 기능층을 포함하며, 제1 표면과 제2 표면은 대향하는 두 표면이다. 제1 구동 기능층은, 폴리실리콘으로 형성되는, 두께가 대략 400 ~ 500 옹스트롬의 범위 내의 값을 취할 수 있는 활성층(11); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 400 ~ 800 옹스트롬의 범위 내의 값을 취할 수 있는 제1 게이트 절연층(12); Mo로 형성되는, 두께가 대략 2500 ~ 3600 옹스트롬의 범위 내의 값을 취할 수 있는 제1 게이트 금속층(13); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 1000 ~ 2000 옹스트롬의 범위 내의 값을 취할 수 있는 제2 게이트 절연층(14); Mo로 형성되는, 두께가 대략 2500 ~ 3600 옹스트롬의 범위 내의 값을 취할 수 있는 제2 게이트 금속층(15); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 2000 ~ 3000 옹스트롬의 범위 내의 값을 취할 수 있는 층간 절연층(16); 티타늄/알루미늄/티타늄의 적층 구조로 형성되는, 두께가 각각 500 옹스트롬/5000 옹스트롬/500 옹스트롬일 수 있는 제1 소스-드레인 금속층(17); 유기 수지로 형성되는, 두께가 대략 18000 ~ 22000 옹스트롬의 범위 내의 값을 취할 수 있는 제1 평탄화층(18); 티타늄/알루미늄/티타늄의 적층 구조로 형성되는, 두께가 각각 500 옹스트롬/6500 옹스트롬/500 옹스트롬일 수 있는 제2 소스-드레인 금속층(19); 유기 수지로 형성되는, 두께가 대략 18000 ~ 22000 옹스트롬의 범위 내의 값을 취할 수 있는 제2 평탄화층(20); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 2000 ~ 3000 옹스트롬의 범위 내의 값을 취할 수 있는 제1 패시베이션층(21); 구리로 형성되는, 두께가 대략 5500 ~ 6500 옹스트롬의 범위 내의 값을 취할 수 있는 제3 소스-드레인 금속층(22); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 2000 ~ 3000 옹스트롬의 범위 내의 값을 취할 수 있는 제2 패시베이션층(23); 및 유기 수지로 형성되는, 두께가 대략 18000 ~ 22000 옹스트롬의 범위 내의 값을 취할 수 있는 제3 평탄화층(24) 을 포함한다. 나아가, 제1 구동 기능층은, 활성층(11)과 베이스 기판(10) 사이에 위치하는 완충층(미도시)을 더 포함할 수 있으며, 완충층은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있고, 구체적으로는 질화 규소/산화 규소의 적층 구조를 적용할 수 있으며, 두께는 각각 500 옹스트롬/3000 옹스트롬일 수 있다.
제1 소스-드레인 금속층(17)은 데이터 라인을 제작하기 위한 것이다. 제1 소스-드레인 금속층(17)은 제1 서브 패턴(171) 및 제2 서브 패턴(172)을 더 포함하며, 제1 서브 패턴(171)은 VDD(전원 전압)신호를 전달하기 위한 것이고, 제2 서브 패턴(172)은 구동 전압 신호를 전달하기 위한 것이다. 제2 소스-드레인 금속층(19)은 제3 서브 패턴(191) 및 제4 서브 패턴(192)을 포함하며, 제3 서브 패턴(191)은 VDD 신호를 전달하기 위한 것이고, 제4 서브 패턴(192)은 VSS(저전압) 신호를 전달하기 위한 것이다. 제3 소스-드레인 금속층(22)은 제5 서브 패턴(221), 제6 서브 패턴(222) 및 제7 서브 패턴(223)을 포함하며, 제5 서브 패턴(221)은 VDD 신호를 전달하기 위한 것이고, 제6 서브 패턴(222)은 VSS 신호를 전달하기 위한 것이고, 제7 서브 패턴(223)은 구동 전압 신호를 전달하기 위한 것이다. 제3 평탄화층(24)은 제6 서브 패턴(222) 및 제7 서브 패턴(223)을 노출시키는 비아홀을 포함하고, 제6 서브 패턴(222) 및 제7 서브 패턴(223)은 패드로 사용될 수 있으며, LED(25)의 N 패드(252)는 제6 서브 패턴(222)과 함께 본딩 연결될 수 있고, LED(25)의 P 패드(251)는 제7 서브 패턴(223)과 함께 본딩 연결될 수 있다.
제2 구동 기능층은, Al/Mo의 적층 구조로 형성되는, 두께가 각각 6000 옹스트롬/600 옹스트롬일 수 있는 팬아웃 배선 구조(26); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 5000 ~ 7000 옹스트롬의 범위 내의 값을 취할 수 있는 패시베이션층(27); 및 연성 회로 기판과 본딩하기 위한 본딩 핀(282)과, 팬아웃 배선 구조(26)를 통해 본딩 핀(282)에 연결되는, 예컨대 ITO와 같은 투명 도전성 재료로 형성되는, 두께가 대략 400 ~ 600 옹스트롬의 범위 내의 값을 취할 수 있는 리드 라이너(281)를 포함한다.
복수 개의 본딩 핀(282)이 이후에 연성 회로 기판의 단자와 본딩되게 되며, 복수 개의 리드 라이너(281)는 제1 도전 서브 패턴(312) 및 제2 도전 서브 패턴(344)과 병렬 연결되어 일대일 대응으로 도전성 구조를 구성하며, 복수 개의 리드 라이너(281)의 기판이 소재하는 평면에서의 정투영은 도전성 구조와 기본적으로 중첩되므로, 복수 개의 리드 라이너(281) 중 인접한 두 리드 라이너(281)의 배치 간격은 복수 개의 본딩 핀(282) 중 인접한 두 본딩 핀(282)의 배치 간격보다 크다는 것을 이해할 수 있다.
그리고, 제1 소스-드레인 금속층(17)은 제8 서브 패턴(173)을 더 포함하고, 제2 소스-드레인 금속층(19)은 제9 서브 패턴(193)을 더 포함하고, 제3 소스-드레인 금속층(22)은 제10 서브 패턴(224)을 더 포함하며, 제8 서브 패턴(173), 제9 서브 패턴(193)과 제10 서브 패턴(224)은 도전성 구조를 이루여, 베이스 기판(10)의 측면의 홈을 따라 리드 라이너(281)에 연결되어, 연성 회로 기판에서 출력되는 신호를 VDD 배선 및 VSS 배선으로 전달하는데 사용된다.
도 1에 도시된 구동 기판에서 알 수 있는 바와 같이, IR Drop(IR 드롭)을 저감시키기 위해, 두 층의 금속(제3 서브 패턴(191) 및 제5 서브 패턴(221))을 병렬 연결하여 VDD 배선을 구성하고, 구동 기판 상에는 3층의 소스-드레인 금속층이 설치되어 있는바, 구동 기판의 구조가 비교적 복잡하여, 구동 기판을 제작하는 패터닝 공정 횟수가 비교적 많아져, 구동 기판의 생산 텍타임에 영향을 미치며, 구동 기판의 생산 비용이 비교적 높아진다.
본 개시의 실시예는 구동 기판을 제작하는 패터닝 공정의 횟수를 줄일 수 있는 구동 기판, 구동 기판의 제작 방법 및 표시 장치를 제공한다.
본 개시의 실시예는
베이스 기판;
상기 베이스 기판의 제1 표면에 설치되어, 복수 개의 구동 박막 트랜지스터 및 복수 개의 신호 배선을 포함하며, 적어도 하나의 상기 신호 배선이 단층 구조이며 두께가 역치보다 큰 제1 구동 기능층; 및
상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에 설치되어, 복수 개의 제1 패드 및 복수 개의 제2 패드를 포함하며, 상기 제1 패드는 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되고, 상기 제2 패드는 상기 신호 배선 중의 공통 전극 라인에 연결되는 패드층; 을 포함한는 구동 기판을 제공한다.
본 실시예에서, 신호 배선 자체의 두께가 비교적 두꺼워, IR Drop을 효과적으로 저감시킬 수 있다. 이에 따라, 신호 배선을 병렬 연결 방식에 의해 형성할 필요가 없게 되어, 구동 기판에 포함된 금속층의 층수를 줄일 수 있어, 구동 기판을 제작하는 패터닝 공정의 횟수를 줄이고, 구동 기판의 생산 비용을 절감시킨다.
구체적으로, 상기의 역치는 2μm일 수 있다.
구동 기판의 신호 배선은 전원 전압 신호 라인 VDD 배선 및 공통 전극 라인 VSS 배선을 포함한다. VDD 배선은 제1 고정 레벨 신호를 전송하기 위한 것이고, VSS 배선은 제2 고정 레벨 신호를 전송하기 위한 것이다. VDD 배선 및 VSS 배선의 저항값이 비교적 크면, 구동 기판의 전력 소비가 비교적 높아지게 되는데(IR Drop이 비교적 큼), 제1 고정 레벨 신호와 제2 고정 레벨 신호의 폭값이 상이하다.
도 1에 도시된 바와 같은 관련 기술에서, 제2 소스-드레인 금속층(19)은 다티타늄/알루미늄/티타늄의 적층 구조를 적용할 수 있고, 두께는 각각 500 옹스트롬/6500 옹스트롬/500 옹스트롬일 수 있으며; 제3 소스-드레인 금속층(22)은 두께가 6000 옹스트롬인 구리를 적용할 수 있는데, 제2 소스-드레인 금속층(19) 및 제3 소스-드레인 금속층(22)을 병렬 연결하여 신호 배선(예: VDD 배선 및 VSS 배선)을 구성하며, 신호 배선의 저항률은 0.0035옴 미터 정도이다. 본 실시예에서는, 직접 두께가 2um보다 두꺼운 구리와 같은 단일층의 도전성 재료를 적용하여 신호 배선을 제작함으로써, 신호 배선의 저항률을 0.001옴·미터 정도로 저감시킬 수 있어, 신호 배선의 저항률을 크게 저감시킬 수 있는바, 신호 배선의 IR Drop을 감소시킬 뿐만 아니라, 공정 풀로우를 절약할 수 있다.
일부 실시예들에서, 상기 전원 전압 신호 라인과 상기 공통 전극 라인이 동일 층에 동일 재료로 설치될 수 있어, 이에 따라 단일 패터닝 공정에 의해 전원 전압 신호 라인 및 공통 전극 라인을 형성할 수 있어, 구동 기판을 제작하는 패터닝 공정의 횟수를 저감시킬 수 있다.
도 2에 도시된 바와 같이, 일 구체적인 실시예에서, 전자 소자가 LED인 경우를 예로 하여, 구동 기판은, 베이스 기판(10), 베이스 기판(10)의 제1 표면에 위치하는 제1 구동 기능층, 및 베이스 기판(10)의 제2 표면에 위치하는 제2 구동 기능층을 포함하며, 제1 표면과 제2 표면은 대향하는 두 표면이다.
제1 구동 기능층은, 활성층(11), 제1 게이트 절연층(12), 제1 게이트 금속층(13), 제2 게이트 절연층(14), 제2 게이트 금속층(15), 제1 평탄화층(30), 제1 소스-드레인 금속층(31), 제2 평탄화층(32), 제2 소스-드레인 금속층(34), 및 제3 평탄화층(36)을 포함한다. 활성층(11)은 P-Si을 적용할 수 있으며, 두께가 대략 400 ~ 500 옹스트롬의 범위 내의 값을 취하고, 구체적으로는 470 옹스트롬일 수 있다. 제1 게이트 절연층(12)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 두께가 대략 400 ~ 800 옹스트롬의 범위 내의 값을 취하고, 구체적으로는 산화 규소/질화 규소의 적층 구조를 적용할 수 있으며, 두께가 각각 800 옹스트롬 및 400 옹스트롬일 수 있다. 제1 게이트 금속층(13)의 패턴은 게이트 라인 및 박막 트랜지스터의 게이트 전극 등을 포함하고, 제1 게이트 금속층(13)은 Mo을 적용할 수 있으며, 두께가 대략 2500 ~ 3600 옹스트롬의 범위 내의 값을 취하고, 구체적으로는 3100 옹스트롬일 수 있다. 제2 게이트 절연층(14)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 두께가 대략 1000 ~ 2000 옹스트롬의 범위 내의 값을 취하고, 구체적으로는 1400 옹스트롬일 수 있다. 제2 게이트 금속층(15)의 패턴은 스토리지 커패시터의 플레이트를 포함하고, 제2 게이트 금속층(15)은 Mo를 적용할 수 있으며, 두께가 대략 2500 ~ 3600 옹스트롬의 범위 내의 값을 취하고, 구체적으로는 3100 옹스트롬일 수 있다. 제1 평탄화층(30)은 유기 수지를 적용할 수 있으며, 두께가 대략 18000 ~ 22000 옹스트롬의 범위 내의 값을 취할 수 있다. 제1 소스-드레인 금속층(31)의 패턴은 연결 라인(311) 및 구동 박막 트랜지스터의 제1극(312)을 포함하고, 연결 라인(311)은 VDD 신호를 전달하기 위한 것이고, 제1극은 소스 전극 또는 드레인 전극일 수 있고, 제1 소스-드레인 금속층(31)은 또한 데이터 라인을 제작하는데 사용될 수 있고, 제1 소스-드레인 금속층(31)은 티타늄/알루미늄/티타늄의 적층 구조를 적용할 수 있으며, 두께가 각각 500 옹스트롬/5000 옹스트롬/500 옹스트롬일 수 있다. 제2 평탄화층(32)은 유기 수지를 적용할 수 있으며, 두께가 대략 18000 ~ 22000 옹스트롬의 범위 내의 값을 취할 수 있다. 제2 소스-드레인 금속층(34)의 두께는 역치보다 크고, 제2 소스-드레인 금속층(34)의 패턴은 신호 배선 및 제2 패드(343)를 포함하고, 신호 배선은 VDD 배선(341) 및 VSS 배선(342)을 포함하며, VSS 배선(342)은 또한 제1 패드로 사용되고, 제2 패드(343)는 구동 박막 트랜지스터의 제1극(312)에 연결될 수 있다. 제3 평탄화층(36)은 유기 수지를 적용할 수 있으며, 두께가 대략 18000 ~ 22000 옹스트롬의 범위 내의 값을 취할 수 있다.
나아가, 제1 구동 기능층은, 활성층(11)과 베이스 기판(10) 사이에 위치하는 완충층(미도시)을 더 포함할 수 있으며, 완충층은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있고, 구체적으로는 질화 규소/산화 규소의 적층 구조를 적용할 수 있으며, 두께는 각각 500 옹스트롬/3000 옹스트롬일 수 있다. 완충층은 베이스 기판(10) 상의 불순물이 활성층(11)으로 유입되어, 나아가 박막 트랜지스터의 성능에 영향을 미치는 것을 피할 수 있다.
제3 평탄화층(36)은 VSS 배선(342) 및 제2 패드(343)의 일부 표면을 노출시키는 비아홀을 포함하고, LED(25)의 N 패드(252)는 VSS 배선(342)과 함께 본딩 연결될 수 있으며, LED(25)의 P 패드(251)는 제2 패드(343)와 함께 본딩 연결될 수 있다.
구동 기판의 전류 부하가 커, 수십 밀리암페어에 달할 수 있어, 신호 배선의 저항 성능에 대한 요구가 높아, 저항이 비교적 작은 금속을 적용해야 하며, 그렇지 않으면, 배선의 발열량이 커, 온도가 너무 높아지게 된다. 구리는 도전 성능이 우수하므로, 구리를 신호 배선의 본체로 적용한다. 물론, 신호 배선은 구리를 적용하는 것으로 국한되지 않으며, 예컨대 은, 알루미늄 등의 기타 금속을 적용할 수도 있다. 전류 부하의 크기에 따라 구리층의 두께가 조절될 수 있는데, 전류 부하가 클수록, 구리층의 두께가 두꺼워진다. 구리층의 두께는 2 ~ 30um일 수 있으며, 일부 실시예들에서는, 구체적으로 2um일 수 있다. 구리층은 스퍼터링, 전기 도금, 화학 도금 등의 방식에 의해 완성될 수 있다.
제2 평탄화층(32) 상에 스퍼터링 방식에 의해 구리층을 형성하는 경우, 스퍼터링 시의 플라즈마는 제2 평탄화층(32)에 손상을 주어, 제2 평탄화층(32)에 쇄설 탈락 현상이 생길 수 있으며, 탈락되는 쇄설들은 스퍼터링 챔버를 오염시키게 된다. 이러한 상황을 피하기 위해, 도 2에 도시된 바와 같이, 구동 기판은 제2 평탄화층(32) 상에 위치하는 제1 패시베이션층(33)을 더 포함하며, 제1 패시베이션층(33)은 제2 평탄화층(32)을 보호할 수 있다. 제1 패시베이션층(33)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제1 패시베이션층(33)의 두께는 대략 500 ~ 3000 옹스트롬의 범위 내의 값을 취한다.
저온 증착 방식에 의해 구리층을 형성하는 경우, 저온 증착 방식은 제2 평탄화층(32)에 손상을 주지 않으므로, 이때, 제1 패시베이션층(33)의 설치를 생략할 수 있다.
그리고, 신호 배선이 구리를 적용하는 경우, 신호 배선 상에 제3 평탄화층(36)을 형성할 때, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되게 된다. 이러한 상황을 피하기 위해, 도 2에 도시된 바와 같이, 구동 기판은, 제2 소스-드레인 금속층(34) 상에 위치하는 제2 패시베이션층(35)을 더 포함하며, 제2 패시베이션층(35)은 구리를 보호할 수 있어, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되는 것을 피한다. 제2 패시베이션층(35)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제2 패시베이션층(35)의 두께는 대략 500 ~ 3000 옹스트롬의 범위 내의 값을 취한다. 후속 공정에서 LED(25)의 N 패드(252)는 제1 패드(342)와 함께 본딩 연결되어야 하고, LED(25)의 P 패드(251)는 제2 패드(343)와 함께 본딩 연결되어야 하므로, 제1 패드(342) 및 제2 패드(343) 상에 제2 패시베이션층(35)을 설치하지 않거나; 또는, 제1 패드(342) 및 제2 패드(343) 상에도 제2 패시베이션층(35) 설치할 수 있으나, LED(25)를 본딩하기 전에, 제1 패드(342) 및 제2 패드(343) 상의 제2 패시베이션층(35)을 제거한다.
일부 실시예들에서, 제2 소스-드레인 금속층(34)은 구리층 외에도, 구리층의 베이스 기판에 근접한 측에 위치하는 금속층을 더 포함하며, 상기 금속층과 상기 제2 평탄화층(32)의 접착력은 상기 구리층과 제2 평탄화층(32)의 접착력보다 커, 구리층이 베이스 기판으로부터 탈락되는 것을 방지한다. 구체적으로, 금속층은 Mo, MoNb, MoTi, MoWu, MoNi, MoNiTi 중 적어도 하나를 적용할 수 있으며, 또한, IGZO, IZO, GZO, ITO 등의 금속 산화물을 적용할 수 있다. 금속층의 두께는 대략 200 ~ 500 옹스트롬의 범위 내의 값을 취한다.
제2 구동 기능층은, Al/Mo의 적층 구조로 형성되는, 두께가 각각 6000 옹스트롬/600 옹스트롬일 수 있는 팬아웃 배선 구조(26); 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료로 형성되는, 두께가 대략 5000 ~ 7000 옹스트롬의 범위 내의 값을 취할 수 있는 패시베이션층(27); 및 연성 회로 기판과 본딩하기 위한 본딩 핀(282)과, 팬아웃 배선 구조(26)를 통해 본딩 핀(282)에 연결되는 리드 라이너(281)를 포함한다. 본딩 핀(282) 및 리드 라이너(281)는 예컨대 ITO와 같은 투명 도전성 재료로 형성되며, 두께가 대략 400 ~ 600 옹스트롬의 범위 내의 값을 취할 수 있다.
그리고, 제1 구동 기능층에 있어서, 제1 소스-드레인 금속층(31)은 제1 도전 서브 패턴(312)을 더 포함하고, 제2 소스-드레인 금속층(34)은 제2 도전 서브 패턴(344)을 더 포함하며, 제1 도전 서브 패턴(312)과 제2 도전 서브 패턴(344)은 병렬 연결되어 도전성 구조를 이루고, 표시 영역의 신호 배선에 연결된다. 도전성 구조는 기판 측면(타원형 점선 박스로 나타낸 영역)의 도전성 연결부에 의해 리드 라이너(281)에 연결될 수 있으며, 이에 따라 리드 라이너(281)와 신호 배선의 연결을 구현하여, 연성 회로 기판에서 출력되는 신호를 신호 배선으로 전달할 수 있다. 도전성 연결부가 기판 외부에 노출되면 쉽게 손상된다. 연결부가 손상되는 것을 피하기 위해, 기판 측면에는 도전성 연결부가 소재하는 위치에 대응하는 홈, 예컨대 타원형 점선 박스로 나타낸 영역이 설치되어, 도전성 연결부의 적어도 일부가 홈 내에 위치하게 되어, 이에 따라 도전성 연결부가 손상되는 리스크를 저감시킬 수 있다.
관련 기술에서는, 신호 배선의 IR Drop을 저감시키기 위하여, 3층의 소스-드레인 금속층 중 신호 배선을 형성하기 위한 한 층의 소스-드레인 금속층이 기본적으로 기판의 전체 표시 영역을 덮고 있으며, 두 층의 소스-드레인 금속층 사이의 절연층의 두께가 비교적 얇아, 두 층의 소스-드레인 금속층 사이에 단락 불량이 발생할 가능성이 비교적 높아, 후속 제조 과정에서, 예컨대 화학 기상 증착법에 의해 제3 평탄화층(36)을 제작할 때, 정전하가 대면적의 금속층에 축적되어, 아크 방전을 일으켜, 머신 테일블을 손상시키고, 구동 기판의 수율에 영향을 미치게 된다.
도 3에 도시된 바와 같이, 본 실시예에서는, 제1 소스-드레인 금속층(31)을 이용하여 신호 전송 라인을 제작하고, 신호 전송 라인은 제2 소스-드레인 금속층(34)으로 제작된 신호 배선에 연결되어, 격자형 구조를 이룬다. 제2 소스-드레인 금속층(34)으로 제작된 신호 배선은 VSS 배선 및 VDD 배선을 포함한다. 일부 신호 전송 라인은 VSS 배선에 연결되어 격자형 구조를 이루어 VSS 신호를 전달한다. VSS 신호를 전달하는 신호 전송 라인은 대응하는 VSS 배선과 교차되는 곳에서 제2 평탄화층(32)을 관통하는 비아홀에 의해 연결된다. 다른 일부 신호 전송 라인은 VDD 배선에 연결되어 격자형 구조를 이루어 VDD 신호를 전달한다. VDD 신호를 전달하는 신호 전송 라인은 대응하는 VDD 배선과 교차되는 곳에서 제2 평탄화층(32)을 관통하는 비아홀에 의해 연결된다. 본 실시예는 단층 소스-드레인 금속층을 적용하여 신호 배선을 제작하기 때문에, 단락 불량의 발생률을 1% 미만으로 저감시킬 수 있어, 구동 기판의 수율을 확보한다. 그리고, 본 실시예에서는, 구동 기판이 포함하는 소스-드레인 금속층의 층수가 비교적 적어, 제2 소스-드레인 금속패턴(34)으로 제작된 신호 배선의 폭이 커져, 점유 면적이 증대되더라도, 단락 불량의 발생률이 대폭 증가되지 않는다.
도 4는 도 3의 부분 확대 개략도이고, 도 5는 도 4의 AA' 방향으로의 단면 개략도이고, 도 6은 도 4의 BB' 방향으로의 단면 개략도이고, 도 7은 도 4의 CC' 방향으로의 단면 개략도이고, 도 8은 도 4의 DD' 방향으로의 단면 개략도이다.
도 5에 도시된 바와 같이, 제1 소스-드레인 금속층(31)에 의해 구성되는 신호 전송 라인의 선폭은 a이고; 도 7에 도시된 바와 같이, 제2 소스-드레인 금속층(34)에 의해 구성되는 신호 배선의 선폭은 b이고, 신호 배선 상이의 간격은 c이며, a/b의 값은 1 ~ 1.2이고, 구체적으로는 1.1일 수 있으며; b/c의 값은 1.8 ~ 2.2이고, 구체적으로는 2일 수 있다. 상기의 파라미터를 적용하여 신호 전송 라인의 선폭, 신호 배선의 선폭 및 간격을 설계함으로써, VSS 신호 및 VDD 신호의 전송 손실을 줄이면서도, 단락 불량의 발생률을 저감시킨다.
도 9는 본 개시의 실시예에 따른 구동 기판의 패드 영역에서의 개략도이고, 도 10은 도 9의 EE' 방향으로의 단면 개략도이다. 패드 영역은 제1 패드 영역(H1) 및 제2 패드 영역(H2)을 포함하고, 제1 패드 영역(H1)에는 제1 패드가 설치되어 있고, 제2 패드 영역(H2)에는 제2 패드가 설치되어 있다. 도 10에 도시된 바와 같이, d는 제1 소스-드레인 금속층(31)의 가장자리와 제2 소스-드레인 금속층(34)의 가장자리의 수평 방향으로의 거리이고, e는 제2 소스-드레인 금속층(34)의 가장자리와 제2 평탄화층(32)의 가장자리의 수평 방향으로의 거리이고, f는 제2 평탄화층(32)의 가장자리와 제1 패시베이션층(33)의 가장자리의 수평 방향으로의 거리이고, g는 제1 패시베이션층(33)의 가장자리와 제3 평탄화층(36)의 가장자리의 수평 방향으로의 거리이고, h는 제3 평탄화층(36)의 가장자리와 제2 패시베이션층(35)의 가장자리의 수평 방향으로의 거리이다. e/d의 값은 1.4 ~ 1.6이고, 구체적으로는 1.5일 수 있다. f/e의 값은 1.4 ~ 1.6이고, 구체적으로는 1.5일 수 있다. f/g의 값은 1.4 ~ 1.6이고, 구체적으로는 1.5일 수 있다. h/g의 값은 1.4 ~ 1.8이며, 구체적으로는 1.67일 수 있다. 상기의 파라미터를 적용하여 제1 소스-드레인 금속층(31)과 제2 소스-드레인 금속층(34)의 겹침 연결 개소의 구조를 설계함으로써, 제1 소스-드레인 금속층(31)과 제2 소스-드레인 금속층(34)의 연결 수율을 확보할 수 있다.
본 개시의 실시예는 표시 장치를 더 제공한다. 상기 표시 장치는 상기한 바와 같은 구동 기판 및 상기 패드층에 고정된 전자 소자를 포함하고, 상기 전자 소자의 제1극은 상기 제1 패드에 본딩 연결되고, 상기 전자 소자의 제2극은 상기 제2 패드에 본딩 연결된다.
구체적으로, 상기 전자 소자는 LED이다. 도 2에 도시된 바와 같이, LED(25)의 N 패드(252)는 제1 패드(342)와 함께 본딩 연결될 수 있고, LED(25)의 P 패드(251)는 제2 패드(343)와 함께 본딩 연결될 수 있다.
상기 표시 장치는 텔레비전, 디스플레이, 디지털 포토 프레임, 휴대폰, 태블릿 PC 등의 표시 기능을 갖는 임의의 제품 또는 부품일 수 있으며, 상기 표시 장치는 연성 회로 기판, 인쇄 회로 기판 및 백플레인을 더 포함하며, 연성 회로 기판은 본딩 핀(282)에 본딩된다.
본 개시의 실시예는 구동 기판의 제작 방법을 더 제공한다. 상기 구동 기판의 제작 방법은,
베이스 기판을 제공하는 단계;
상기 베이스 기판의 제1 표면에, 복수 개의 구동 박막 트랜지스터 및 복수 개의 신호 배선을 포함하고, 적어도 하나의 상기 신호 배선은 단층 구조이며 두께가 역치보다 큰 제1 구동 기능층을 형성하는 단계; 및
상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에, 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되는 복수 개의 제1 패드 및 상기 신호 배선 중의 공통 전극 라인에 연결되는 복수 개의 제2 패드를 포함하는 패드층을 형성하는 단계; 를 포함한다.
본 실시예에서, 신호 배선 자체의 두께가 비교적 두꺼워, IR Drop을 효과적으로 저감시킬 수 있다. 이에 따라, 신호 배선을 병렬 연결 방식에 의해 형성할 필요가 없게 되어, 구동 기판에 포함된 금속층의 층수를 줄일 수 있어, 구동 기판을 제작하는 패터닝 공정의 횟수를 줄이고, 구동 기판의 생산 비용을 절감시킨다.
본 실시예에 따른 구동 기판의 제작 방법은 상기의 실시예에서의 구동 기판을 제작하기 위한 것이다.
구동 기판의 전류 부하가 커, 수십 밀리암페어에 달할 수 있어, 신호 배선의 저항 성능에 대한 요구가 높아, 저항이 비교적 작은 금속을 적용해야 하며, 그렇지 않으면, 배선의 발열량이 커, 온도가 너무 높아지게 된다. 구리는 도전 성능이 우수하므로, 구리를 신호 배선의 본체로 적용한다. 물론, 신호 배선은 구리를 적용하는 것으로 국한되지 않으며, 예컨대 은, 알루미늄 등의 기타 금속을 적용할 수도 있다. 전류 부하의 크기에 따라 구리층의 두께가 조절될 수 있는데, 전류 부하가 클수록, 구리층의 두께가 두꺼워진다. 구리층의 두께는 2 ~ 30um일 수 있으며, 일부 실시예들에서는, 구체적으로 2um일 수 있다. 구리층은 스퍼터링, 전기 도금, 화학 도금 등의 방식에 의해 완성될 수 있다.
일 실시예에서, 구리를 적용하여 신호 배선을 제작하고, 스퍼터링 방식에 의해 두께가 비교적 두꺼운 구리층을 형성하며, 전자 소자가 LED인 경우를 예로 하여, 구동 기판의 제작 방법은 구체적으로 하기 단계들을 포함한다.
단계 1: 베이스 기판(10)을 제공하고, 베이스 기판(10) 상에 완충층 및 활성층(11)을 형성한다.
여기서, 베이스 기판(10)은 유리 기판, 석영 기판 또는 유연성 기판일 수 있다.
플라즈마-강화 화학 기상 증착(PECVD) 방법에 의해 베이스 기판(10) 상에 완충층을 형성할 수 있고, 완충층은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다. 완충층은 구체적으로 질화 규소/산화 규소의 적층 구조를 적용할 수 있으며, 두께는 각각 500 옹스트롬/3000 옹스트롬일 수 있다.
완충층 상에 반도체 재료를 한 층 형성하고, 반도체 재료를 패터닝하여 활성층(11)을 형성한다. 활성층(11)은 P-Si를 적용할 수 있고, 두께는 400 ~ 500 옹스트롬일 수 있으며, 구체적으로는 470 옹스트롬일 수 있다.
단계 2: 제1 게이트 절연층(12)을 형성한다.
구체적으로, PECVD에 의해 두께가 400 ~ 800 옹스트롬인 제1 게이트 절연층(12)을 증착할 수 있으며, 제1 게이트 절연층(12)은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다.
단계 3: 제1 게이트 금속층(13)의 패턴을 형성한다.
구체적으로, 스퍼터링 또는 열증발의 방법에 의해 두께가 2500 ~ 3600 옹스트롬인 제1 게이트 금속층(13)을 증착할 수 있으며, 제1 게이트 금속층(13)은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금으로 이루어질 수 있으며, 구체적으로는 Mo를 적용할 수 있다. 제1 게이트 금속층(13) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광시켜, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제1 게이트 금속층(13)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제1 게이트 금속층(13)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제1 게이트 금속층(13)의 패턴을 형성한다. 제1 게이트 금속층(13)의 패턴은 게이트 라인 및 박막 트랜지스터의 게이트 전극 등을 포함한다.
단계 4: 제2 게이트 절연층(14)을 형성한다.
구체적으로, PECVD에 의해 두께가 1000 ~ 2000 옹스트롬인 제2 게이트 절연층(14)을 증착할 수 있다. 제2 게이트 절연층(14)은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다.
단계 5: 제2 게이트 금속층(15)의 패턴을 형성한다.
구체적으로, 스퍼터링 또는 열증발의 방법에 의해 두께가 2500 ~ 3600 옹스트롬인 제2 게이트 금속층(15)을 증착할 수 있으며, 제2 게이트 금속층(15)은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금으로 이루어질 수 있으며, 구체적으로는 Mo를 적용할 수 있다. 제2 게이트 금속층(15) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제2 게이트 금속층(15)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제2 게이트 금속층(15)을 식각시키고, 나머지 포토레지스트를 박리시켜, 제2 게이트 금속층(15)의 패턴을 형성한다. 제2 게이트 금속층(15)의 패턴은 스토리지 커패시터의 플레이트 등을 포함한다.
단계 6: 제1 평탄화층(30)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제1 평탄화층(30)을 형성한다.
단계 7: 제1 소스-드레인 금속층(31)의 패턴을 형성한다.
구체적으로, 마그네트론 스퍼터링, 열증발 또는 기타 성막 방법에 의해 두께가 대략 5000 ~ 6000 옹스트롬인 소스-드레인 금속층을 증착할 수 있다. 소스-드레인 금속층은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금일 수 있다. 소스-드레인 금속층은 단층 구조 또는 다층 구조일 수 있는데, 다층 구조는 예컨대 Cu＼Mo, Ti＼Cu＼Ti, Mo＼Al＼Mo 등일 수 있고, 구체적으로는 Ti/Al/Ti의 적층 구조로 형성되며, 두께가 각각 500 옹스트롬/5000 옹스트롬/500 옹스트롬일 수 있다. 제1 소스-드레인 금속층(31) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제1 소스-드레인 금속층(31)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제1 소스-드레인 금속층(31)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제1 소스-드레인 금속층(31)의 패턴을 형성한다. 제1 소스-드레인 금속층(31)의 패턴은 연결 라인(311) 및 구동 박막 트랜지스터의 제1극(312)을 포함하고, 연결 라인(311)은 VDD 신호를 전달하기 위한 것이며, 제1극은 소스 전극 또는 드레인 전극일 수 있고, 제1 소스-드레인 금속층(31)의 패턴은 데이터 라인을 더 포함한다.
단계 8: 제2 평탄화층(32)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제2 평탄화층(32)을 형성할 수 있다.
단계 9: 제2 소스-드레인 금속층(34)의 패턴을 형성한다.
제2 평탄화층(32) 상에 스퍼터링 방식에 의해 제2 소스-드레인 금속층(34)을 형성한다. 제2 소스-드레인 금속층(34)은 금속층/구리의 적층 구조를 적용하고, 금속층과 제2 평탄화층(32) 사이의 접착력은 구리와 제2 평탄화층(32) 사이의 접착력보다 커, 구리와 제2 평탄화층(32) 사이의 접착력을 증가시킬 수 있어, 구리가 쉽게 탈락되지 않도록 한다. 구체적으로, 금속층은 Mo를 적용할 수 있는데, 제2 소스-드레인 금속층(34)에서, Mo의 두께는 300 옹스트롬일 수 있고, 구리의 두께는 2um 정도일 수 있다.
제2 소스-드레인 금속층(34) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제2 소스-드레인 금속층(34)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제2 소스-드레인 금속층(34)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제2 소스-드레인 금속층(34)의 패턴을 형성한다. 제2 소스-드레인 금속층(34)의 패턴은 신호 배선 및 제2 패드(343)를 포함한다. 신호 배선은 VDD 배선(341) 및 VSS 배선(342)을 포함하고, VSS 배선(342)은 또한 제1 패드로 사용되며, 제2 패드(343)는 구동 박막 트랜지스터의 제1극(312)에 연결된다.
단계 10: 제3 평탄화층(36)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제3 평탄화층(36)을 형성할 수 있다.
이후, 제3 평탄화층(36)을 패터닝하여, VSS 배선(342) 및 제2 패드(343)를 노출시키는 비아홀을 형성할 수 있다.
상기의 단계 1 ~ 10을 거쳐 제1 구동 기능층을 제작한 후, 베이스 기판(10)을 뒤집어, 베이스 기판(10)의 타측 표면에 제2 구동 기능층을 제작하여, 구동 기판의 제작을 완성할 수 있다.
그리고, 제2 평탄화층(32) 상에 스퍼터링 방식에 의해 구리층을 형성할 때, 스퍼터링 시의 플라즈마는 제2 평탄화층(32)에 손상을 주어, 제2 평탄화층(32)에 쇄설 탈락 현상이 생길 수 있으며, 탈락되는 쇄설들은 스퍼터링 챔버를 오염시키게 된다. 이러한 상황을 피하기 위해, 제2 평탄화층(32)을 형성한 후, 제2 평탄화층(32) 상에 위치하는 제1 패시베이션층(33)을 더 형성하며, 제1 패시베이션층(33)은 제2 평탄화층(32)을 보호할 수 있다. 제1 패시베이션층(33)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제1 패시베이션층(33)의 두께는 500 ~ 3000 옹스트롬일 수 있다.
저온 증착 방식에 의해 구리층을 형성하는 경우, 저온 증착 방식은 제2 평탄화층(32)에 손상을 주지 않으므로, 이때, 제1 패시베이션층(33)을 형성하는 단계를 생략할 수 있다.
그리고, 구리층 상에 제3 평탄화층(36)을 형성할 때, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되게 된다. 이러한 상황을 피하기 위해, 제2 소스-드레인 금속층(34)의 패턴을 형성한 후, 제2 소스-드레인 금속층(34)의 패턴 상에 제2 패시베이션층(35)을 형성하며, 제2 패시베이션층(35)은 구리를 보호할 수 있어, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되는 것을 피한다. 제2 패시베이션층(35)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제2 패시베이션층(35)의 두께는 500 ~ 3000 옹스트롬일 수 있다.
다른 실시예에서, 구리를 적용하여 신호 배선을 제작하고, 전기 도금 방식에 의해 두께가 비교적 두꺼운 구리층을 형성하며, 전자 소자가 LED인 경우를 예로 하여, 구동 기판의 제작 방법은 구체적으로 하기 단계들을 포함한다.
단계 1: 베이스 기판(10)을 제공하고, 베이스 기판(10) 상에 완충층 및 활성층(11)을 형성한다.
여기서, 베이스 기판(10)은 유리 기판, 석영 기판 또는 유연성 기판일 수 있다.
플라즈마-강화 화학 기상 증착(PECVD) 방법에 의해 베이스 기판(10) 상에 완충층을 형성할 수 있고, 완충층은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다. 완충층은 구체적으로 질화 규소/산화 규소의 적층 구조를 적용할 수 있으며, 두께는 각각 500 옹스트롬/3000 옹스트롬일 수 있다.
완충층 상에 반도체 재료를 한 층 형성하고, 반도체 재료를 패터닝하여 활성층(11)을 형성한다. 활성층(11)은 P-Si를 적용할 수 있고, 두께는 400 ~ 500 옹스트롬일 수 있으며, 구체적으로는 470 옹스트롬일 수 있다.
단계 2: 제1 게이트 절연층(12)을 형성한다.
구체적으로, PECVD에 의해 두께가 400 ~ 800 옹스트롬인 제1 게이트 절연층(12)을 증착할 수 있으며, 제1 게이트 절연층(12)은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다.
단계 3: 제1 게이트 금속층(13)의 패턴을 형성한다.
구체적으로, 스퍼터링 또는 열증발의 방법에 의해 두께가 2500 ~ 3600 옹스트롬인 제1 게이트 금속층(13)을 증착할 수 있으며, 제1 게이트 금속층(13)은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금으로 이루어질 수 있으며, 구체적으로는 Mo를 적용할 수 있다. 제1 게이트 금속층(13) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광시켜, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제1 게이트 금속층(13)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제1 게이트 금속층(13)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제1 게이트 금속층(13)의 패턴을 형성한다. 제1 게이트 금속층(13)의 패턴은 게이트 라인 및 박막 트랜지스터의 게이트 전극 등을 포함한다.
단계 4: 제2 게이트 절연층(14)을 형성한다.
구체적으로, PECVD에 의해 두께가 1000 ~ 2000 옹스트롬인 제2 게이트 절연층(14)을 증착할 수 있다. 제2 게이트 절연층(14)은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다.
단계 5: 제2 게이트 금속층(15)의 패턴을 형성한다.
구체적으로, 스퍼터링 또는 열증발의 방법에 의해 두께가 2500 ~ 3600 옹스트롬인 제2 게이트 금속층(15)을 증착할 수 있으며, 제2 게이트 금속층(15)은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금으로 이루어질 수 있으며, 구체적으로는 Mo를 적용할 수 있다. 제2 게이트 금속층(15) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제2 게이트 금속층(15)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제2 게이트 금속층(15)을 식각시키고, 나머지 포토레지스트를 박리시켜, 제2 게이트 금속층(15)의 패턴을 형성한다. 제2 게이트 금속층(15)의 패턴은 스토리지 커패시터의 플레이트 등을 포함한다.
단계 6: 제1 평탄화층(30)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제1 평탄화층(30)을 형성한다.
단계 7: 제1 소스-드레인 금속층(31)의 패턴을 형성한다.
구체적으로, 마그네트론 스퍼터링, 열증발 또는 기타 성막 방법에 의해 두께가 대략 5000 ~ 6000 옹스트롬인 소스-드레인 금속층을 증착할 수 있다. 소스-드레인 금속층은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금일 수 있다. 소스-드레인 금속층은 단층 구조 또는 다층 구조일 수 있는데, 다층 구조는 예컨대 Cu＼Mo, Ti＼Cu＼Ti, Mo＼Al＼Mo 등일 수 있고, 구체적으로는 Ti/Al/Ti의 적층 구조로 형성되며, 두께가 각각 500 옹스트롬/5000 옹스트롬/500 옹스트롬일 수 있다. 제1 소스-드레인 금속층(31) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제1 소스-드레인 금속층(31)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제1 소스-드레인 금속층(31)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제1 소스-드레인 금속층(31)의 패턴을 형성한다. 제1 소스-드레인 금속층(31)의 패턴은 연결 라인(311) 및 구동 박막 트랜지스터의 제1극(312)을 포함하고, 연결 라인(311)은 VDD 신호를 전달하기 위한 것이며, 제1극은 소스 전극 또는 드레인 전극일 수 있고, 제1 소스-드레인 금속층(31)의 패턴은 데이터 라인을 더 포함한다.
단계 8: 제2 평탄화층(32)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제2 평탄화층(32)을 형성할 수 있다.
단계 9: 제2 소스-드레인 금속층(34)의 패턴을 형성한다.
제2 평탄화층(32) 상에 스퍼터링 방식에 의해 시드층을 형성한다. 시드층은 금속층/구리의 적층 구조를 적용하고, 금속층과 제2 평탄화층(32) 사이의 접착력은 구리와 제2 평탄화층(32) 사이의 접착력보다 커, 구리와 제2 평탄화층(32) 사이의 접착력을 증가시킬 수 있어, 구리가 쉽게 탈락되지 않도록 한다. 구체적으로, 금속층은 Mo를 적용할 수 있다. 시드층의 두께는 역치보다 작다. 구체적으로, 시드층에서 Mo의 두께는 300 옹스트롬일 수 있고, 시드층에서 구리의 두께는 3000 옹스트롬일 수 있다.
시드층 상에 전기 도금 방식에 의해 금속 구리를 한 층 성장시키고, 성장되는 구리의 두께는 2um 이상에 달할 수 있으며, 성장되는 구리 및 시드층은 제2 소스-드레인 금속층(34)을 구성한다.
제2 소스-드레인 금속층(34) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제2 소스-드레인 금속층(34)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제2 소스-드레인 금속층(34)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제2 소스-드레인 금속층(34)의 패턴을 형성한다. 제2 소스-드레인 금속층(34)의 패턴은 신호 배선 및 제2 패드(343)를 포함하고, 신호 배선은 VDD 배선(341) 및 VSS 배선(342)을 포함하고, VSS 배선(342)은 또한 제1 패드로 사용되며, 제2 패드(343)는 구동 박막 트랜지스터의 제1극(312)에 연결된다.
단계 10: 제3 평탄화층(36)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제3 평탄화층(36)을 형성할 수 있다.
이후, 제3 평탄화층(36)을 패터닝하여, VSS 배선(342) 및 제2 패드(343)를 노출시키는 비아홀을 형성할 수 있다.
상기의 단계 1 ~ 10을 거쳐 제1 구동 기능층을 제작한 후, 베이스 기판(10)을 뒤집어, 베이스 기판(10)의 타측 표면에 제2 구동 기능층을 제작하여, 구동 기판의 제작을 완성할 수 있다.
그리고, 제2 평탄화층(32) 상에 스퍼터링 방식에 의해 구리층을 형성할 때, 스퍼터링 시의 플라즈마는 제2 평탄화층(32)에 손상을 주어, 제2 평탄화층(32)에 쇄설 탈락 현상이 생길 수 있으며, 탈락되는 쇄설들은 스퍼터링 챔버를 오염시키게 된다. 이러한 상황을 피하기 위해, 제2 평탄화층(32)을 형성한 후, 제2 평탄화층(32) 상에 위치하는 제1 패시베이션층(33)을 더 형성하며, 제1 패시베이션층(33)은 제2 평탄화층(32)을 보호할 수 있다. 제1 패시베이션층(33)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제1 패시베이션층(33)의 두께는 500 ~ 3000 옹스트롬일 수 있다.
저온 증착 방식에 의해 구리층을 형성하는 경우, 저온 증착 방식은 제2 평탄화층(32)에 손상을 주지 않으므로, 이때, 제1 패시베이션층(33)을 형성하는 단계를 생략할 수 있다.
그리고, 구리층 상에 제3 평탄화층(36)을 형성할 때, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되게 된다. 이러한 상황을 피하기 위해, 제2 소스-드레인 금속층(34)의 패턴을 형성한 후, 제2 소스-드레인 금속층(34)의 패턴 상에 제2 패시베이션층(35)을 형성하며, 제2 패시베이션층(35)은 구리를 보호할 수 있어, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되는 것을 피한다. 제2 패시베이션층(35)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제2 패시베이션층(35)의 두께는 500 ~ 3000 옹스트롬일 수 있다.
다른 실시예에서, 구리를 적용하여 신호 배선을 제작하고, 화학 도금 방식에 의해 두께가 비교적 두꺼운 구리층을 형성하며, 전자 소자가 LED인 경우를 예로 하여, 구동 기판의 제작 방법은 구체적으로 하기 단계들을 포함한다.
단계 1: 베이스 기판(10)을 제공하고, 베이스 기판(10) 상에 완충층 및 활성층(11)을 형성하며, 베이스 기판(10)은 유리 기판, 석영 기판 또는 유연성 기판일 수 있다.
플라즈마-강화 화학 기상 증착(PECVD) 방법에 의해 베이스 기판(10) 상에 완충층을 형성할 수 있고, 완충층은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다. 완충층은 구체적으로 질화 규소/산화 규소의 적층 구조를 적용할 수 있으며, 두께는 각각 500 옹스트롬/3000 옹스트롬일 수 있다.
완충층 상에 반도체 재료를 한 층 형성하고, 반도체 재료를 패터닝하여 활성층(11)을 형성한다. 활성층(11)은 P-Si를 적용할 수 있고, 두께는 400 ~ 500 옹스트롬일 수 있으며, 구체적으로는 470 옹스트롬일 수 있다.
단계 2: 제1 게이트 절연층(12)을 형성한다.
구체적으로, PECVD에 의해 두께가 400 ~ 800 옹스트롬인 제1 게이트 절연층(12)을 증착할 수 있으며, 제1 게이트 절연층(12)은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다.
단계 3: 제1 게이트 금속층(13)의 패턴을 형성한다.
구체적으로, 스퍼터링 또는 열증발의 방법에 의해 두께가 2500 ~ 3600 옹스트롬인 제1 게이트 금속층(13)을 증착할 수 있으며, 제1 게이트 금속층(13)은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금으로 이루어질 수 있으며, 구체적으로는 Mo를 적용할 수 있다. 제1 게이트 금속층(13) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광시켜, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제1 게이트 금속층(13)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제1 게이트 금속층(13)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제1 게이트 금속층(13)의 패턴을 형성한다. 제1 게이트 금속층(13)의 패턴은 게이트 라인 및 박막 트랜지스터의 게이트 전극 등을 포함한다.
단계 4: 제2 게이트 절연층(14)을 형성한다.
구체적으로, PECVD에 의해 두께가 1000 ~ 2000 옹스트롬인 제2 게이트 절연층(14)을 증착할 수 있다. 제2 게이트 절연층(14)은 산화물, 질화물 또는 산질화물을 선택하여 사용할 수 있으며, 대응하는 반응 가스는 SiH4, NH3, N2 또는 SiH2Cl2, NH3, N2이다.
단계 5: 제2 게이트 금속층(15)의 패턴을 형성한다.
구체적으로, 스퍼터링 또는 열증발의 방법에 의해 두께가 2500 ~ 3600 옹스트롬인 제2 게이트 금속층(15)을 증착할 수 있으며, 제2 게이트 금속층(15)은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금으로 이루어질 수 있으며, 구체적으로는 Mo를 적용할 수 있다. 제2 게이트 금속층(15) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제2 게이트 금속층(15)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제2 게이트 금속층(15)을 식각시키고, 나머지 포토레지스트를 박리시켜, 제2 게이트 금속층(15)의 패턴을 형성한다. 제2 게이트 금속층(15)의 패턴은 스토리지 커패시터의 플레이트 등을 포함한다.
단계 6: 제1 평탄화층(30)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제1 평탄화층(30)을 형성한다.
단계 7: 제1 소스-드레인 금속층(31)의 패턴을 형성한다.
구체적으로, 마그네트론 스퍼터링, 열증발 또는 기타 성막 방법에 의해 두께가 대략 5000 ~ 6000 옹스트롬인 소스-드레인 금속층을 증착할 수 있다. 소스-드레인 금속층은 Cu, Al, Ag, Mo, Cr, Nd, Ni, Mn, Ti, Ta, W 등의 금속 및 이러한 금속들의 합금일 수 있다. 소스-드레인 금속층은 단층 구조 또는 다층 구조일 수 있는데, 다층 구조는 예컨대 Cu＼Mo, Ti＼Cu＼Ti, Mo＼Al＼Mo 등일 수 있고, 구체적으로는 Ti/Al/Ti의 적층 구조로 형성되며, 두께가 각각 500 옹스트롬/5000 옹스트롬/500 옹스트롬일 수 있다. 제1 소스-드레인 금속층(31) 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광하여, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제1 소스-드레인 금속층(31)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 제1 소스-드레인 금속층(31)을 완전히 식각시키고, 나머지 포토레지스트를 박리시켜, 제1 소스-드레인 금속층(31)의 패턴을 형성한다. 제1 소스-드레인 금속층(31)의 패턴은 연결 라인(311) 및 구동 박막 트랜지스터의 제1극(312)을 포함하고, 연결 라인(311)은 VDD 신호를 전달하기 위한 것이며, 제1극은 소스 전극 또는 드레인 전극일 수 있고, 제1 소스-드레인 금속층(31)의 패턴은 데이터 라인을 더 포함한다.
단계 8: 제2 평탄화층(32)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제2 평탄화층(32)을 형성할 수 있다.
단계 9: 제2 소스-드레인 금속층(34)의 패턴을 형성한다.
제2 평탄화층(32) 상에 스퍼터링 방식에 의해 시드층을 형성한다. 시드층은 금속층/구리의 적층 구조를 적용하고, 금속층과 제2 평탄화층(32) 사이의 접착력은 구리와 제2 평탄화층(32) 사이의 접착력보다 커, 구리와 제2 평탄화층(32) 사이의 접착력을 증가시킬 수 있어, 구리가 쉽게 탈락되지 않도록 한다. 구체적으로, 금속층은 Mo를 적용할 수 있다. 시드층의 두께는 역치보다 작다. 구체적으로, 시드층에서 Mo의 두께는 300 옹스트롬일 수 있고, 시드층에서 구리의 두께는 3000 옹스트롬일 수 있다.
시드층 상에 포토레지스트를 한 층 도포하고, 마스크를 이용하여 포토레지스트를 노광시켜, 포토레지스트가 포토레지스트 미보류 영역 및 포토레지스트 보류 영역을 형성하도록 한다. 포토레지스트 보류 영역은 제2 소스-드레인 금속층(34)의 패턴이 소재하는 영역에 대응하고, 포토레지스트 미보류 영역은 상기의 패턴 이외의 영역에 대응한다. 현상 처리가 수행되어, 포토레지스트 미보류 영역의 포토레지스트는 완전히 제거되고, 포토레지스트 보류 영역의 포토레지스트의 두께는 변함없이 유지된다. 식각 공정에 의해 포토레지스트 미보류 영역의 시드층을 완전히 식각하여, 시드층의 패턴을 형성한다.
시드층의 패턴 상에 화학 도금 방식에 의해 금속 구리를 한 층 성장시키고, 성장되는 구리의 두께는 2 ~ 3um에 달할 수 있으며, 성장되는 구리 및 시드층의 패턴은 제2 소스-드레인 금속층(34)의 패턴을 구성한다. 제2 소스-드레인 금속층(34)의 패턴은 신호 배선 및 제2 패드(343)를 포함하고, 신호 배선은 VDD 배선(341) 및 VSS 배선(342)을 포함하고, VSS 배선(342)은 또한 제1 패드로 사용되며, 제2 패드(343)는 구동 박막 트랜지스터의 제1극(312)에 연결된다.
단계 10: 제3 평탄화층(36)을 형성한다.
구체적으로, 두께가 18000 ~ 22000 옹스트롬인 유기 수지를 한 층 도포하고, 고온 경화 후에 제3 평탄화층(36)을 형성할 수 있다.
이후, 제3 평탄화층(36)을 패터닝하여, VSS 배선(342) 및 제2 패드(343)를 노출시키는 비아홀을 형성할 수 있다.
상기의 단계 1 ~ 10을 거쳐 제1 구동 기능층을 제작한 후, 베이스 기판(10)을 뒤집어, 베이스 기판(10)의 타측 표면에 제2 구동 기능층을 제작하여, 구동 기판의 제작을 완성할 수 있다.
그리고, 제2 평탄화층(32) 상에 스퍼터링 방식에 의해 구리층을 형성할 때, 스퍼터링 시의 플라즈마는 제2 평탄화층(32)에 손상을 주어, 제2 평탄화층(32)에 쇄설 탈락 현상이 생길 수 있으며, 탈락되는 쇄설들은 스퍼터링 챔버를 오염시키게 된다. 이러한 상황을 피하기 위해, 제2 평탄화층(32)을 형성한 후, 제2 평탄화층(32) 상에 위치하는 제1 패시베이션층(33)을 더 형성하며, 제1 패시베이션층(33)은 제2 평탄화층(32)을 보호할 수 있다. 제1 패시베이션층(33)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제1 패시베이션층(33)의 두께는 500 ~ 3000 옹스트롬일 수 있다.
저온 증착 방식에 의해 구리층을 형성하는 경우, 저온 증착 방식은 제2 평탄화층(32)에 손상을 주지 않으므로, 이때, 제1 패시베이션층(33)을 형성하는 단계를 생략할 수 있다.
그리고, 구리층 상에 제3 평탄화층(36)을 형성할 때, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되게 된다. 이러한 상황을 피하기 위해, 제2 소스-드레인 금속층(34)의 패턴을 형성한 후, 제2 소스-드레인 금속층(34)의 패턴 상에 제2 패시베이션층(35)을 형성하며, 제2 패시베이션층(35)은 구리를 보호할 수 있어, 제3 평탄화층(36)의 고온 경화 시 구리의 표면이 산화되는 것을 피한다. 제2 패시베이션층(35)은 질화 규소, 산화 규소, 질산화 규소 등의 무기 절연 재료를 적용할 수 있으며, 제2 패시베이션층(35)의 두께는 500 ~ 3000 옹스트롬일 수 있다.
본 개시의 각 방법 실시예에서, 상기 각 단계의 순번은 각 단계의 선후 순서를 한정하는데 사용될 수 없으며, 당업자들에게 있어서, 창조성 노동을 하지 않는 전제 하에, 각 단계에 대한 선후 변경도 본 개시의 범위 내에 포함된다.
달리 정의되지 않는 한, 본 개시에서 사용되는 기술 용어 또는 과학 용어들은 본 개시의 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 통상의 의미를 갖는다. 본 개시에서 사용되는 "제1", "제2" 및 흡사한 단어들은 어떠한 순서, 수량 또는 중요도도 나타내지 않으며, 단지 상이한 구성 부분들을 구별하기 위한 것이다. "포함", "포괄" 등의 흡사한 단어들은 해당 단어 앞에 나타나는 요소 또는 물품이 해당 단어 뒤에 열거된 요소 또는 물품 및 그 균등물을 포함함을 의미하는 것이지, 기타 요소 또는 물품을 배제하는 것이 아니다. "연결" 또는 "접속" 등의 흡사한 단어들은 물리적 또는 기계적 연결에 한정되지 않고, 직접적이든 간접적이든을 물론하고, 전기적 연결을 포함할 수 있다. "상", "하", "좌", "우" 등은 단지 상대적 위치 관계를 나타내기 위한 것으로, 기술된 대상의 절대적 위치가 변경되면, 해당 상대적 위치 관계도 이에 따라 변경될 수 있다.
층, 막, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 또는 "아래에" 위치하는 것으로 언급될 때, 해당 요소는 "바로" 다른 요소 "위에" 또는 "아래에" 있을 수 있거나, 또는 중간 요소가 존재할 수 있음을 이해할 수 있다.
상기는 본 개시의 바람직한 실시형태인 것으로, 당업자들에게 있어서, 본 개시에 따른 원리를 벗어나지 않는 전제 하에, 약간의 개량 및 윤색을 더 행할 수 있으며, 이러한 개량 및 윤색도 본 개시의 보호 범위로 간주되어야 함을 일러둔다.

Claims (15)

  1. 구동 기판에 있어서,
    베이스 기판;
    상기 베이스 기판의 제1 표면에 설치되어, 복수 개의 구동 박막 트랜지스터 및 복수 개의 신호 배선을 포함하며, 적어도 하나의 상기 신호 배선이 단층 구조이며 두께가 역치보다 큰 제1 구동 기능층; 및
    상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에 설치되어, 복수 개의 제1 패드 및 복수 개의 제2 패드를 포함하며, 상기 제1 패드는 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되고, 상기 제2 패드는 상기 신호 배선 중의 공통 전극 라인에 연결되는 패드층;
    을 포함하는 것을 특징으로 하는 구동 기판.
  2. 제1항에 있어서,
    상기 구동 기판은,
    상기 베이스 기판의 상기 제1 표면과 대향하는 제2 표면에 설치되어, 리드 라이너 및 상기 리드 라이너와 연결된 본딩 핀을 포함하는 제2 구동 기능층;
    상기 베이스 기판의 측면에 설치된 복수 개의 홈으로서, 각각의 상기 홈은 모두 상기 베이스 기판에 수직인 방향을 따라 연장되며, 상기 베이스 기판의 제1 표면 및 제2 표면을 관통하는 복수 개의 홈; 및
    상기 홈에 일대일 대응하는 도전성 연결부로서, 적어도 일부가 대응하는 상기 홈 내에 위치하며, 대응하는 상기 신호 배선 및 상기 리드 라이너를 각각 연결하기 위한 것인 도전성 연결부;
    를 더 포함하는 것을 특징으로 하는 구동 기판.
  3. 제1항에 있어서,
    상기 복수 개의 신호 배선은 전원 전압 신호 라인 및 상기 공통 전극 라인을 포함하고, 상기 전원 전압 신호 라인 및 상기 공통 전극 라인의 두께는 모두 상기 역치보다 큰 것을 특징으로 하는 구동 기판.
  4. 제3항에 있어서,
    상기 전원 전압 신호 라인과 상기 공통 전극 라인은 동일 층에 동일 재료로 설치되는 것을 특징으로 하는 구동 기판.
  5. 제3항에 있어서,
    상기 신호 배선에 연결되는 신호 전송 라인을 더 포함하고, 상기 신호 전송 라인은 상기 신호 배선과 격자형 구조를 이루는 것을 특징으로 하는 구동 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 표면에서 멀어지는 방향에 따라, 상기 제1 구동 기능층은 차례대로,
    활성층;
    제1 게이트 절연층;
    제1 게이트 금속층;
    제2 게이트 절연층;
    제2 게이트 금속층;
    제1 평탄화층;
    제1 소스-드레인 금속층;
    제2 평탄화층;
    상기 신호 배선을 포함하는 패턴의 제2 소스-드레인 금속층; 및
    제3 평탄화층;
    을 포함하는 것을 특징으로 하는 구동 기판.
  7. 제6항에 있어서,
    상기 제2 소스-드레인 금속층은 적층 설치된 구리층 및 금속층을 포함하고, 상기 금속층은 상기 구리층의 상기 베이스 기판에 근접하는 측에 위치하며, 상기 금속층과 상기 제2 평탄화층의 접착력은 상기 구리층과 상기 제2 평탄화층의 접착력보다 큰 것을 특징으로 하는 구동 기판.
  8. 제7항에 있어서,
    상기 구리층의 두께는 2 ~ 30um인 것을 특징으로 하는 구동 기판.
  9. 제7항에 있어서,
    상기 구동 기판은 상기 구리층과 상기 제1 평탄화층 사이에 위치하는 제1 패시베이션층을 더 포함하고, 상기 제1 패시베이션층은 무기 절연 재료를 적용하는 것을 특징으로 하는 구동 기판.
  10. 제7항에 있어서,
    상기 구동 기판은 상기 구리층과 상기 제2 평탄화층 사이에 위치하는 제2 패시베이션층을 더 포함하고, 상기 제2 패시베이션층은 무기 절연 재료를 적용하는 것을 특징으로 하는 구동 기판.
  11. 표시 장치에 있어서,
    제1항 내지 제10항 중 어느 한 항에 따른 구동 기판 및 상기 패드층에 고정된 전자 소자를 포함하며, 상기 전자 소자의 제1극은 상기 제1 패드에 본딩 연결되고, 상기 전자 소자의 제2극은 상기 제2 패드에 본딩 연결되는 것을 특징으로 하는 구동 기판.
  12. 구동 기판의 제작 방법에 있어서,
    베이스 기판을 제공하는 단계;
    상기 베이스 기판의 제1 표면에, 복수 개의 구동 박막 트랜지스터 및 적어도 하나가 단층 구조이며 두께가 역치보다 큰 복수 개의 신호 배선을 포함하는 제1 구동 기능층을 형성하는 단계; 및
    상기 제1 구동 기능층의 상기 베이스 기판에서 멀어지는 측에, 대응하는 상기 구동 박막 트랜지스터의 제1극에 연결되는 복수 개의 제1 패드 및 상기 신호 배선 중의 공통 전극 라인에 연결되는 복수 개의 제2 패드를 포함하는 패드층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 구동 기판의 제작 방법.
  13. 제12항에 있어서,
    상기 구동 기판은 제1 소스-드레인 금속층의 패턴 및 제2 소스-드레인 금속층의 패턴을 포함하고, 상기 제2 소스-드레인 금속층의 패턴은 상기 신호 배선을 포함하며,
    상기 신호 배선을 형성하는 단계는,
    두께가 역치보다 작은 시드층을 형성하는 단계;
    상기 시드층 상에 전기 도금법으로 도전층을 성장시켜, 상기 시드층 및 상기 도전층으로 제2 소스-드레인 금속층을 구성하는 단계; 및
    상기 제2 소스-드레인 금속층을 패터닝하여, 상기 신호 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 구동 기판의 제작 방법.
  14. 제13항에 있어서,
    상기 구동 기판은 제1 소스-드레인 금속층의 패턴 및 제2 소스-드레인 금속층의 패턴을 포함하고, 상기 제2 소스-드레인 금속층의 패턴은 상기 신호 배선을 포함하며,
    상기 신호 배선을 형성하는 단계는,
    두께가 역치보다 작은 시드층을 형성하는 단계;
    상기 시드층을 패터닝하여, 신호 배선이 형성되는 영역에 위치하는 시드층의 패턴을 형성하는 단계; 및
    상기 시드층의 패턴 상에 화학 도금 방식으로 도전층의 패턴을 성장시켜, 상기 도전층의 패턴 및 상기 시드층의 패턴으로 상기 신호 배선을 구성하는 단계;
    를 포함하는 것을 특징으로 하는 구동 기판의 제작 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 시드층을 형성하는 단계는,
    적층 설치된 구리층 및 상기 구리층의 상기 베이스 기판에 근접하는 측에 위치하며 절연층과의 접착력이 상기 구리층과 상기 절연층의 접착력보다 큰 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 구동 기판의 제작 방법.
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