JP2010021556A - 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置 - Google Patents

薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置 Download PDF

Info

Publication number
JP2010021556A
JP2010021556A JP2009166023A JP2009166023A JP2010021556A JP 2010021556 A JP2010021556 A JP 2010021556A JP 2009166023 A JP2009166023 A JP 2009166023A JP 2009166023 A JP2009166023 A JP 2009166023A JP 2010021556 A JP2010021556 A JP 2010021556A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
film transistor
metal
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009166023A
Other languages
English (en)
Other versions
JP5399152B2 (ja
Inventor
Byoung-Keon Park
炳 建 朴
Jin-Wook Seo
晉 旭 徐
Tae-Hoon Yang
泰 勳 梁
Kil-Won Lee
吉 遠 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of JP2010021556A publication Critical patent/JP2010021556A/ja
Application granted granted Critical
Publication of JP5399152B2 publication Critical patent/JP5399152B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0225—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials using crystallisation-promoting species, e.g. using a Ni catalyst
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10P36/07—
    • H10P14/3806—

Landscapes

  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置を提供する。
【解決手段】基板と、前記基板上に位置し、結晶化誘起金属を用いて結晶化された多結晶シリコン層からなり、ソース／ドレイン領域及びチャネル領域を含む半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する層間絶縁膜と、前記層間絶縁膜上に位置し、前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極を含み、前記半導体層は前記半導体層の両端部に位置する第１ゲッタリングサイト及び前記第１ゲッタリングサイトと離隔されて位置する第２ゲッタリングサイトを含むことを特徴とする薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置を提供する。
【選択図】図２Ｃ

Description

本発明は、薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置に関し、より詳しくは、結晶化誘起金属を用いて結晶化された多結晶シリコン層で形成された半導体層を含む薄膜トランジスタにおいて、チャネル領域に残存する前記結晶化誘起金属を効果的に除去してリーク電流が著しく減少した薄膜トランジスタ、その製造方法及びこれを用いる有機発光ダイオード表示装置関する。
一般に、多結晶シリコン層は、高い電界効果移動度を有し、高速動作回路または相補型金属酸化膜半導体（ＣＭＯＳ）回路に適用できるため、薄膜トランジスタ用半導体層の用途として広く用いられる。このような多結晶シリコン層を用いた薄膜トランジスタは、主にアクティブマトリクス型液晶表示装置（ＡＭＬＣＤ）の能動素子、またはアクティブマトリクス型有機発光ダイオード表示装置（ＡＭＯＬＥＤ）のスイッチング素子もしくは駆動素子として用いられている。
非晶質シリコン半導体層を多結晶シリコンに結晶化する方法は、固相結晶化法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、エキシマレーザ熱処理法（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）、金属誘起結晶化法（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）及び金属誘起ラテラル結晶化法（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）などがあり、固相結晶化法は表示装置用薄膜トランジスタ中で使用されているガラス基板の変形温度である約７００℃以下の温度にて非晶質シリコン層を数時間ないし数十時間かけて熱処理する方法である。エキシマレーザ熱処理法は、エキシマレーザを非晶質シリコン層に照射して短時間で局所的に高い温度で加熱して非晶質シリコン層を結晶化する方法である。金属誘起結晶化法は、ニッケル、パラジウム、金、アルミニウムなどの金属を非晶質シリコン層と接触させたり注入したりして、前記金属により、非晶質シリコン層から多結晶シリコン層への相変化を誘導する方法である。また、金属誘起ラテラル結晶化法は、金属とシリコンが反応して生成したシリサイドが横方向に拡散しながら順に非晶質シリコン層を結晶化する方法である。
しかし、前記の固相結晶化法は高温で長時間、基板を熱処理するため、基板が損傷しやすいという短所があり、エキシマレーザ熱処理法は高価なレーザ装置が必要であるということと、多結晶化された表面に突起（ｐｒｏｔｒｕｓｉｏｎ）が発生して半導体層とゲート絶縁膜との界面特性が悪くなるという短所がある。
最近、金属を用いて非晶質シリコン層を結晶化する方法は、固相結晶化法よりも低い温度で短時間に結晶化することができるため、非常に多く研究されている。金属を用いた結晶化方法としては、金属誘起結晶化（ＭＩＣ、Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法と金属誘起ラテラル結晶化（ＭＩＬＣ、Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法、ＳＧＳ結晶化方法（Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）などがある。しかし、結晶化誘起金属を用いた前記方法の場合は、結晶化誘起金属による汚染によって薄膜トランジスタの素子特性が低下するという問題点がある。したがって、結晶化誘起金属を用いて非晶質シリコン層を結晶化した後には前記結晶化誘起金属を除去するためのゲッタリング（ｇｅｔｔｅｒｉｎｇ）工程が行われる。
前記ゲッタリング工程のためには、半導体層内にゲッタリングサイトを形成する。通常は、半導体層のソース／ドレイン領域とソース／ドレイン電極とを連結するためのコンタクトホールを用いて、前記半導体層領域にゲッタリングのための物質を注入する方法で前記ゲッタリングサイトを形成する。しかし、チャネル領域と前記コンタクトホールとの距離が遠い場合、前記コンタクトホールで形成されたゲッタリングサイトだけを用いてゲッタリング工程を実施するとゲッタリング効率が落ちるという問題点がある。
特開２００３−１００６３３号公報
本発明は、結晶化誘起金属を用いて結晶化された多結晶シリコン層からなる半導体層を有する薄膜トランジスタにおいて、前記半導体層のチャネル領域に存在する前記結晶化誘起金属を効果的にゲッタリングすることができリーク電流などの電気的特性の優れた薄膜トランジスタを提供することを目的とする。また、本発明は、前記薄層トランジスタの製造方法及び前記薄層トランジスタを含む有機発光ダイオード表示装置を提供することも目的とする。
前記技術的課題を解決するために本発明は、基板と、前記基板上に位置し、結晶化誘起金属を用いて結晶化された多結晶シリコン層からなり、ソース／ドレイン領域及びチャネル領域を含む半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する層間絶縁膜と、前記層間絶縁膜上に位置し、前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極とを含み、前記半導体層は前記半導体層の両端部に位置する第１ゲッタリングサイト及び前記第１ゲッタリングサイトと離隔されて位置する第２ゲッタリングサイトを含むことを特徴とする薄膜トランジスタを提供する。
また、本発明は、基板を提供する工程と、前記基板上に結晶化誘起金属を用いて結晶化された多結晶シリコン層をパターニングしてソース／ドレイン領域及びチャネル領域を含む半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記ゲート絶縁膜をパターニングして前記半導体層の所定領域を露出させる第１ホール及び前記第１ホールと離隔されて位置する第２ホールを形成する工程と、前記第１ホール及び前記第２ホールによって露出された前記半導体層の所定領域にゲッタリングサイトを形成する工程と、前記ゲッタリングサイトを用いて前記半導体層のチャネル領域に存在する前記結晶化誘起金属をゲッタリングする工程と、前記第１ホールを介して前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法を提供する。
また、本発明は、基板と、前記基板上に位置し、結晶化誘起金属を用いて結晶化された多結晶シリコン層からなり、ソース／ドレイン領域及びチャネル領域を含む半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する層間絶縁膜と、前記層間絶縁膜上に位置し、前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極と、前記ソース／ドレイン電極に電気的に接続される第１電極と、前記第１電極上に位置し、発光層を含む有機膜層と、前記有機膜層上に位置する第２電極と、を含み、前記半導体層は前記半導体層の両端部に位置する第１ゲッタリングサイト及び前記第１ゲッタリングサイトと離隔されて位置する第２ゲッタリングサイトを含むことを特徴とする有機発光ダイオード表示装置を提供する。
結晶化誘起金属を用いて結晶化された多結晶シリコン層を用いて形成された半導体層を含む薄膜トランジスタにおいて、前記半導体層のチャネル領域に存在する結晶化誘起金属を効果的にゲッタリングすることができ、それによって前記結晶化誘起金属が効果的に除去され、リーク電流などの電気的特性の優れた薄膜トランジスタが提供され、その製造方法及びこれを含む有機発光ダイオード表示装置も提供される。
本発明の一実施例に係る結晶化工程の断面図である。 本発明の一実施例に係る結晶化工程の断面図である。 本発明の一実施例に係る結晶化工程の断面図である。 本発明の一実施例に係る結晶化工程の断面図である。 本発明の第１実施例に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の第１実施例に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の第１実施例に係る薄膜トランジスタを製造する工程を示す断面図２Ｂの断面図である。 本発明の第１実施例に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の第１実施例に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の第２実施例に係るデュアルゲート薄膜トランジスタを製造する工程を示す平面図である。 本発明の第２実施例に係るデュアルゲート薄膜トランジスタを製造する工程を示す平面図である。 本発明の第２実施例に係るデュアルゲート薄膜トランジスタを製造する工程を示す平面図である。 本発明の第２実施例に係るデュアルゲート薄膜トランジスタを製造する工程を示す平面図である。 図３Ａの断面図である。 図３Ｂの断面図である。 図３Ｃの断面図である。 図３Ｄの断面図である。 本発明の一実施例に係る有機発光ダイオード表示装置を示す断面図である。
以下、添付した図面を参照して、本発明の好適な実施例を詳細に説明する。しかしながら、本発明は、ここで説明する実施例に限定されるわけではなく、他の形態で具体化することができる。なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。明細書の全体において同一の参照番号は、同一の構成要素を示す。
図１Ａないし図１Ｄは、本発明の一実施例に係る結晶化工程の断面図である。
まず、図１Ａに示すように、ガラスまたはプラスチックのような基板１００上にバッファ層１１０を形成する。前記バッファ層１１０は化学的蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または物理的蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン酸化膜またはシリコン窒化膜のような絶縁膜からなる単層またはこれらの多重層で形成される。この場合、前記バッファ層１１０は前記基板１００から発生する水分または不純物の拡散を防止したり、結晶化時に熱の伝達速度を調節したりすることによって、非晶質シリコン層の結晶化を促進する。
続いて、前記バッファ層１１０上に非晶質シリコン層１２０を形成する。この場合、前記非晶質シリコン層１２０の形成には化学的蒸着法または物理的蒸着法を用いることができる。また、前記非晶質シリコン層１２０を形成する際、あるいは、形成した後に、脱水素処理して水素濃度を低くする工程を行うことができる。
次いで、前記非晶質シリコン層１２０を多結晶シリコン層に結晶化する。本発明では金属誘起結晶化（ＭＩＣ、Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、金属誘起ラテラル結晶化（ＭＩＬＣ、Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、またはＳＧＳ（Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）結晶化法などのような結晶化誘起金属を利用した結晶化方法を用いて前記非晶質シリコン層を多結晶シリコン層に結晶化する。
前記ＳＧＳ結晶化法は、非晶質シリコン層に拡散する結晶化誘起金属を低濃度に制御して、結晶粒サイズを数μｍないし数百μｍに制御することができる結晶化方法である。ＳＧＳ結晶化法は、非晶質シリコン層上に結晶化誘起金属の拡散を制御するキャッピング層を形成し、前記キャッピング層上に結晶化誘起金属層を形成した後、熱処理して結晶化誘起金属を前記非晶質シリコン層へ拡散し、多結晶シリコンへと結晶化することができる。また、キャッピング層を形成しない場合においても、結晶化誘起金属層を低濃度で形成することによって、非晶質シリコン層へ拡散する結晶化誘起金属を低減することもできる。
金属誘起結晶化法または金属誘起ラテラル結晶化法に比べて、キャッピング層を用いたＳＧＳ結晶化法は非晶質シリコン層へ拡散する結晶化誘起金属の濃度がより効果的に制御できることから、結晶化はＳＧＳ結晶化法によるものであることが好ましい。以下に実施例を説明する。
図１Ｂは、前記非晶質シリコン層上にキャッピング層及び結晶化誘起金属層を形成する工程の断面図である。
図１Ｂに示すように、前記非晶質シリコン１２０上にキャッピング層１３０を形成する。この場合、前記キャッピング層１３０は、後工程で形成される結晶化誘起金属層に含まれる金属が熱処理工程を介して拡散できるシリコン窒化膜で形成するのが好ましく、シリコン窒化膜とシリコン酸化膜との二重層を用いることができる。前記キャッピング層１３０は化学的蒸着法または物理的蒸着法などの方法で形成する。この場合、前記キャッピング層１３０の厚さは、１ないし２０００Åで形成する。前記キャッピング層１３０の厚さが１Å未満の場合は、前記非晶質シリコン層１２０へ拡散する結晶化誘起金属の量を制御することが困難である。また、２０００Åを超えた場合は、前記非晶質シリコン層１２０に拡散する結晶化誘起金属の量が少なく、非晶質シリコン層１２０が多結晶シリコン層に結晶化することが困難である。
続いて、前記キャッピング層１３０上に、結晶化誘起金属を蒸着して結晶化誘起金属層１４０を形成する。ここで、結晶化誘起金属としては、Ｎｉ、Ｐｄ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｔｒ、及びＣｄからなる群から選択されたいずれか一つを用いることができるが、好ましくはニッケル（Ｎｉ）が用いられる。また、前記結晶化誘起金属層１４０は、前記キャッピング層１３０上に１０１１ないし１０１５ａｔｏｍｓ／ｃｍ２の面密度で形成することが好ましい。前記結晶化誘起金属層の面密度が１０１１ａｔｏｍｓ／ｃｍ２より低い場合、結晶化の核となるシード量が少なく、前記非晶質シリコン層１２０が多結晶シリコン層に結晶化することが困難となる場合がある。前記結晶化誘起金属の面密度が１０１５ａｔｏｍｓ／ｃｍ２より高い場合、非晶質シリコン層１２０に拡散する結晶化誘起金属の量が多く、多結晶シリコン層の結晶粒が小さくなる場合がある。それとともに、半導体層内に残存する結晶化誘起金属の量が多くなり、前記多結晶シリコン層をパターニングして形成される半導体層の特性が低下する場合がある。
図１Ｃは、前記基板を熱処理して、キャッピング層を介して結晶化誘起金属層に含まれる結晶化誘起金属を非晶質シリコン層の界面に拡散させる工程の断面図である。
図１Ｃに示すように、前記バッファ層１１０、非晶質シリコン層１２０、キャッピング層１３０及び結晶化誘起金属層１４０が形成された前記基板１００を熱処理して（これを１５０とする）、前記結晶化誘起金属層１４０の結晶化誘起金属のうちの一部を前記非晶質シリコン層１２０の表面に移動させる。すなわち、前記熱処理工程１５０の間、前記キャッピング層１３０を介して拡散する結晶化誘起金属１４０ａ及び１４０ｂのうち微量の結晶化誘起金属１４０ｂだけが前記非晶質シリコン層１２０の表面に拡散されることになり、大部分の結晶化誘起金属１４０ａは前記非晶質シリコン層１２０に到達することも前記キャッピング層１３０を通過することもできない。
したがって、前記キャッピング層１３０の拡散阻止能力によって前記非晶質シリコン層１２０の表面に到達する結晶化誘起金属の量が決定されるが、これは前記キャッピング層１３０の厚さまたは密度と密接な関係がある。すなわち、前記キャッピング層１３０の厚さまたは密度が大きいほど拡散する量は少なく結晶粒サイズは大きくなる。そして、厚さまたは密度が小さいほど拡散する量は多くなって結晶粒サイズは小さくなる。
この場合、前記結晶化誘起金属を拡散するため前記熱処理工程１５０を２００ないし９００℃の温度範囲で数秒ないし数時間行う。前記熱処理工程１５０を前記温度と時間により行う場合に過度の熱処理による基板の変形などを防止することができ、製造コスト及び収率の観点からも好ましい。前記熱処理工程１５０には、炉内（ｆｕｒｎａｃｅ）工程、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）工程、ＵＶ工程またはレーザ（Ｌａｓｅｒ）工程のうちのいずれか一つの工程を用いることができる。
図１Ｄは拡散された結晶化誘起金属により非晶質シリコン層が多結晶シリコン層に結晶化する工程の断面図である。
図１Ｄに示すように、前記キャッピング層１３０を通過して前記非晶質シリコン層１２０の表面に拡散した結晶化誘起金属１４０ｂによって前記非晶質シリコン層１２０が多結晶シリコン層１６０に結晶化される。すなわち、拡散した結晶化誘起金属１４０ｂが非晶質シリコン層のシリコンと結合して金属シリサイドを形成し、前記金属シリサイドが結晶化の核となるシード（ｓｅｅｄ）を形成し、非晶質シリコン層１２０が多結晶シリコン層１６０に結晶化する。
図１Ｄで示したように、前記熱処理工程は、前記キャッピング層１３０と結晶化誘起金属層１４０を除去せずに行ったが、結晶化誘起金属を前記非晶質シリコン層１２０上に拡散させて結晶化の核となる金属シリサイドを形成した後、前記多結晶シリコン層を形成するための熱処理工程の前に、前記キャッピング層１３０と結晶化誘起金属層１４０を除去してもよい。
（第１実施例）
図２Ａ、図２Ｂ、図２Ｄ及び図２Ｅは、本発明の第１実施例に係る薄膜トランジスタを製造する工程の断面図である。図２Ｃは、図２Ｂの平面図である。
図２Ａに示すように、前記キャッピング層１３０及び前記結晶化誘起金属層１４０を除去し、前記バッファ層１１０が形成された前記基板１００上に、図１Ａ〜図１Ｄに示す実施例のようにＳＧＳ結晶化法で結晶化した多結晶シリコン層（図１Ｄの１６０）をパターニングして半導体層２１０を形成する。本実施例と異なるが、前記多結晶シリコン層をパターニングすることは、後続する工程で行うこともできる。
続いて、前記半導体層２１０が形成された基板１００上にゲート絶縁膜２２０を形成する。ここで、前記ゲート絶縁膜２２０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層とすることができる。
続いて、前記ゲート絶縁膜２２０上に、アルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金の上にアルミニウム合金が積層した多重層のゲート電極用金属層（図示せず）を形成する。ゲート電極用金属層は、フォトリソグラフィ及びエッチング工程によるエッチングを行い、ゲート電極２３０を形成する。
続いて、前記ゲート電極２３０をマスクとして用いて半導体層２１０に導電性イオン（ｃｏｎｄｕｃｔｉｖｅ ｉｏｎ）２４０を所定量注入してソース／ドレイン領域２１１、２１３及びチャネル領域２１２を形成する。このとき、前記導電性イオンとしては、ｐ型イオンまたはｎ型イオンを用いることができるが、前記ｐ型イオンとしては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）からなる群からいずれかひとつ以上を選択することができ、前記ｎ型イオンとしては、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）からなる群からいずれかひとつ以上を選択することができる。一方、前記ゲート電極２３０を形成する前にフォトレジストパターンを形成し、前記フォトレジストパターンをマスクとして用いて、導電性イオン２４０を前記半導体層２１０に注入することもできる。
続いて、図２Ｂ及び図２Ｃに示すように、前記ゲート電極２３０を含む前記基板１００全面にかけて層間絶縁膜２５０を形成する。ここで、前記層間絶縁膜２５０は、シリコン窒化膜、シリコン酸化膜またはこれらの二重層とすることができる。
続いて、前記層間絶縁膜２５０及び前記ゲート絶縁膜２２０の所定領域をエッチングして、前記半導体層２１０のソース／ドレイン領域２１１及び２１３の所定領域を露出させる第１ホール２６１及び前記第１ホール２６１と離隔されて位置する第２ホール２６２を形成する。前記第１ホール２６１は、前記ソース／ドレイン領域２１１及び２１３と後続するソース／ドレイン電極を電気的に接続するためのコンタクトホールである。そのため、前記第１ホール２６１は前記半導体層２１０の端部、すなわち前記ソース／ドレイン領域２１１及び２１３の端部に位置するように形成される。前記第２ホール２６２は、ゲッタリング効率を向上させるために追加的に形成したホールである。
続いて、前記第１ホール２６１及び前記第２ホール２６２を用いて前記第１ホール２６１及び前記第２ホール２６２により露出された前記半導体層２１０の所定領域に、前記チャネル領域２１２に残存する結晶化誘起金属をゲッタリングするためのゲッタリングサイト２７１及び２７２を形成する。前記第１ホール２６１により形成されるのは第１ゲッタリングサイト２７１であり、前記第２ホール２６２により形成されるのは第２ゲッタリングサイト２７２である。前記第１ゲッタリングサイト２７１及び前記第２ゲッタリングサイト２７２により前記チャネル領域２１２に残存する結晶化誘起金属がゲッタリングされることから、前記第１ゲッタリングサイト２７１及び前記第２ゲッタリングサイト２７２内の前記結晶化誘起金属の濃度は、前記チャネル領域２１２内の前記結晶化誘起金属の濃度よりも高いことがわかる。
前記第２ゲッタリングサイト２７２は、前記ドレイン領域２１３に位置するのが好ましい。前記ソース領域２１１に前記第２ゲッタリングサイト２７２を形成する場合は、前記ソース領域２１１と前記チャネル領域２１２との界面から前記第２ゲッタリングサイト２７２の距離が増加してもリーク電流に大きな変化はない。しかし、前記ドレイン領域２１３に前記第２ゲッタリングサイト２７２を形成する場合は、前記ドレイン領域２１３と前記チャネル領域２１２との界面から前記第２ゲッタリングサイト２７２の距離が増加するにつれて、リーク電流は次第に増加する。したがって、リーク電流は、前記ソース領域２１１に位置するゲッタリングサイトに比べ、前記ドレイン領域２１３に位置するゲッタリングサイトにより影響を受けるため、前記第２ゲッタリングサイト２７２は前記ドレイン領域２１３に位置することが好ましい。
また、前記第２ゲッタリングサイト２７２は、前記チャネル領域２１２とドレイン領域２１３との界面から０．５ないし１０μｍの距離に位置することが好ましい。前記第２ゲッタリングサイト２７２が前記チャネル領域２１２とドレイン領域２１３との界面から０．５μｍまたはそれ以上離れた距離に位置すると、前記第２ゲッタリングサイト２７２を形成するために前記第２ホール２６２を形成する際、前記ゲート電極２３０の損傷を防止することができる。そして、前記第２ゲッタリングサイト２７２が前記チャネル領域２１２とドレイン領域２１３との界面から１０μｍまたはそれ以下だけ離れた距離に位置した場合は、ゲッタリング効率をさらに向上させることができる。
前記第２ゲッタリングサイト２７２は２つまたはそれ以上形成することが好ましい。２つ以上の場合、高い効果を得ることができる。
前記ゲッタリングサイト２７１及び２７２は、前記第１ホール２６１及び前記第２ホール２６２を用いて前記半導体層２１０にゲッタリングのための不純物を注入したり、プラズマを用いて格子損傷領域を形成したり、または前記結晶化誘起金属と異なる金属またはこれらの金属の金属シリサイドを含む領域を形成するなどの方法を用いて形成することができる。
前記結晶化誘起金属と異なる金属またはこれらの金属の金属シリサイドを含む領域を形成する方法はゲッタリング効率が優れるので、本実施例ではこれについて説明する。
図２Ｄに示すように、前記第１ホール２６１及び前記第２ホール２６２が形成された前記層間絶縁膜２５０上に、ゲッタリングのための金属層、金属シリサイド層、またはこれらの二重層２８０を形成する。前記ゲッタリングのための金属層、金属シリサイド層、またはこれらの二重層２８０は、前記半導体層２１０内において拡散係数が前記結晶化誘起金属よりも小さい金属またはこれらの金属の合金からなる金属層、前記金属または合金の金属シリサイドからなる金属シリサイド層、または前記金属層と前記金属シリサイド層の二重層であることが好ましい。前記金属層、金属シリサイド層、またはこれらの二重層２８０を形成する金属または金属シリサイドの拡散係数は、前記半導体層２１０内における前記結晶化誘起金属の拡散係数の１／１００またはそれ以下であることがさらに好ましい。前記金属または金属シリサイドの拡散係数が前記結晶化誘起金属の１／１００またはそれ以下である場合、前記ゲッタリング用金属または金属シリサイドは、前記半導体層２１０内で前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する領域である前記ゲッタリングサイト２７１、２７２から脱して前記半導体層２１０内の他の領域に拡散することを防止することができる。
半導体層の結晶化に利用する結晶化誘起金属としては、ニッケルが広く用いられる。このニッケルの場合、半導体層内における拡散係数は約１０−５ｃｍ２／ｓまたはそれ以下であるため、ニッケルを結晶化誘起金属として用いる場合には、前記ゲッタリング用として使用する金属層、金属シリサイド層、またはこれらの二重層２８０は、前記半導体層２１０内における拡散係数はニッケルの１／１００またはそれ以下の値、すなわち、０超ないし１０−７ｃｍ２／ｓ以下の値を有することが好ましい。前記金属層、金属シリサイド層、またはそれらの二重層２８０を形成する前記金属または金属シリサイドは、Ｓｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、ＴｉＮ、ＴａＮ、これらの合金、及びこれらの金属シリサイドからなる群から選択されたいずれかひとつとすることができる。
また、前記金属層、金属シリサイド層、またはこれらの二重層２８０は、３０Åないし２０００Åの厚さで形成することが好ましい。３０Å未満の厚さで形成する場合は、前記ゲッタリングサイト２７１及び２７２により前記結晶化誘起金属がゲッタリングされる効率が低下されることもある。２０００Åを超えた厚さで形成する場合は後続するゲッタリングのための熱処理時、基板２００の全面に形成された前記金属層、金属シリサイド層、またはこれらの二重層２８０の熱膨脹により前記基板２００の変形をもたらす場合がある。
続いて、前記金属層、金属シリサイド層、またはこれらの二重層２８０上に熱酸化防止膜２９０を形成することができる。前記熱酸化防止膜２９０はゲッタリングのために後続する熱処理時に熱処理条件によって前記金属層、金属シリサイド層、またはこれらの二重層２８０が酸化したり、窒素などのガスと反応したりすることを防止するための層であって、前記金属層、金属シリサイド層、またはこれらの二重層の変性を抑制することができる。前記熱酸化防止膜２９０は、シリコン酸化膜、またはシリコン窒化膜で形成することができる。また、後続する熱処理工程を不活性雰囲気で実施する場合は、前記熱酸化防止膜２９０を形成しない場合もある。
続いて、前記半導体層２１０に残留する、特に前記半導体層２１０のチャネル領域２１２に残留している前記結晶化誘起金属を除去するために熱処理工程を行う。前記熱処理工程を行うことにより、前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する前記半導体層２１０の表面から前記金属層の金属が前記半導体層２１０内の領域に拡散したり、または前記半導体層２１０のシリコンと結合して金属シリサイドを形成する。また、前記金属シリサイド層の金属シリサイドは前記半導体層２１０内の領域に拡散する。その結果、前記金属層、金属シリサイド層、またはこれらの二重層２８０と接する領域２７１及び２７２では、前記半導体層２１０の表面から所定深さまで前記結晶化誘起金属と異なる金属または前記金属の金属シリサイドが存在する領域が形成され、前記領域２７１及び２７２はゲッタリングサイトとなる。前記結晶化誘起金属と異なる金属または前記金属の金属シリサイドが存在する領域は、熱処理温度及び時間によって異なるが、前記半導体層２１０の表面から２ないし４００Åの深さまで形成することができる。
前記熱処理工程により前記半導体層２１０のチャネル領域２１２に残存する前記結晶化誘起金属が前記ゲッタリングサイト２７１及び２７２に拡散すると、前記結晶化誘起金属は前記ゲッタリングサイト２７１及び２７２に沈澱してそれ以上拡散しない。これは前記結晶化誘起金属がシリコンで形成された半導体層２１０内部よりも、他の金属または金属シリサイドが存在する前記ゲッタリングサイト２７１及び２７２にあった方が熱力学的に安定するためである。したがって、このような原理によって前記半導体層２１０の前記チャネル領域２１２に残存する前記結晶化誘起金属を除去することができる。
ここで、前記熱処理は５００ないし９９３℃の温度範囲で行い、１０秒から１０時間の間で加熱した方がよい。前記熱処理温度を５００℃未満とした場合は、前記半導体層２１０内で前記結晶化誘起金属の拡散が起こらず、前記結晶化誘起金属が前記ゲッタリングサイト２７１及び２７２に移動することが困難となり、また、半導体層２１０内の結晶化誘起金属であるニッケルの共融点（ｅｕｔｅｃｔｉｃ ｐｏｉｎｔ）が９９３℃であるため、前記熱処理温度は９９３℃またはそれ以下で行うほうがよい。
また、前記熱処理時間を１０秒未満とした場合は、前記半導体層２１０のチャネル領域２１２に残存する前記結晶化誘起金属を充分に除去することができない場合がある。そして、前記熱処理時間が１０時間を超えた場合は長期間の熱処理により基板が変形し、生産コスト及び収率の問題が発生する場合がある。その反面、比較的高温で行う場合は、比較的短時間の加熱で結晶化誘起金属を除去することができる。
続いて、図２Ｅに示すように、前記金属層、金属シリサイド層、またはこれらの二重層２８０及び前記熱酸化防止膜２９０を除去する。この際、前記熱酸化防止膜２９０を除去し、前記金属層、金属シリサイド層、またはこれらの二重層２８０をパターニングして前記第２ホール２６２に位置する導電性パターン（ｃｏｎｄｕｃｔｉｖｅ ｐａｔｔｅｒｎ）２９１を形成することができる。前記導電性パターン２９１は低抵抗器として機能する。あるいは前記導電性パターン２９１は形成しなくてもよい。
続いて、前記第１ホール２６１を介して前記ソース／ドレイン領域２１１及び２１３と接続されるソース／ドレイン電極２９２及び２９３を形成する。ここで、前記ソース／ドレイン電極２９２及び２９３は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、モリブデン合金（Ｍｏ ａｌｌｏｙ）、アルミニウム合金（Ａｌ ａｌｌｏｙ）、及び銅合金（Ｃｕ ａｌｌｏｙ）からなる群から選択されたいずれかひとつ以上により形成することができる。
以上のように、前記熱酸化防止膜２９０を除去し、前記金属層、金属シリサイド層、またはこれらの二重層２８０をパターニングして前記ソース／ドレイン電極２９２及び２９３及び前記導電性パターン２９１を形成する。これによって、本発明の第１実施例に係る薄膜トランジスタが完成する。
表１は、本発明の第１実施例により第２ゲッタリングサイトが一つ形成された薄膜トランジスタと第２ゲッタリングサイトを形成しない従来の薄膜トランジスタのリーク電流を示す表である。本発明及び従来の前記薄膜トランジスタにおいて半導体層のチャネル領域の幅／長さは２５μｍ／２０μｍであって、前記チャネル領域の界面から第１ゲッタリングサイトまでの距離は５０μｍである。また、本発明の薄膜トランジスタにおいて、チャネル領域の界面から第２ゲッタリングサイトまでの距離は４μｍである。
表１に示すように、本発明の第１実施例により第２ゲッタリングサイトを形成した場合、従来に比較してリーク電流は著しく減少していることを確認することができる。
表２は、本発明における前記第２ゲッタリングサイトの個数による薄膜トランジスタのリーク電流と前記第２ゲッタリングサイトを持たない従来の薄膜トランジスタのリーク電流を示す表である。本発明及び従来の薄膜トランジスタにおいて半導体層のチャネル領域の幅／長さは２５μｍ／２０μｍであって、前記チャネル領域の界面から第１ゲッタリングサイトまでの距離は５０μｍである。また、本発明の薄膜トランジスタにおいて、チャネル領域の界面から第２ゲッタリングサイトまでの距離は４μｍである。
表２に示すように、前記第２ゲッタリングサイトが２個またはそれ以上形成された場合は、前記第２ゲッタリングサイトが１個形成された場合に比べてリーク電流がさらに減少したことを確認することができる。
表３は、チャネル領域とドレイン領域との界面からドレイン領域に形成されたゲッタリングサイトまでの距離を４μｍ、１０μｍ、３０μｍ、及び５０μｍに変更して測定したリーク電流を示す表である。使用した薄膜トランジスタにおいて、半導体層のチャネル領域の幅／長さは２５μｍ／２０μｍであって、前記チャネル領域とソース領域の界面からソース領域に形成されるゲッタリングサイトまでの距離は約４μｍである。一方、表４は、チャネル領域とソース領域との界面からソース領域に形成されたゲッタリングサイトまでの距離を４μｍ、１０μｍ、３０μｍ、及び５０μｍに変更して測定したリーク電流を示す表である。使用した薄膜トランジスタにおいて、半導体層のチャネル領域の幅／長さは２５μｍ／２０μｍであって、前記チャネル領域とドレイン領域の界面からドレイン領域に形成されるゲッタリングサイトまでの距離は約４μｍである。
表３及び表４に示すように、チャネル領域とソース領域との界面からソース領域に形成されたゲッタリングサイトまでの距離が増加してもリーク電流には大きな変化が見られなかった。一方、チャネル領域とドレイン領域の界面からドレイン領域に形成されたゲッタリングサイトまでの距離が増加した場合はリーク電流が増加していることを分かる。したがって、リーク電流は、ソース領域に位置するゲッタリングサイトに比べて、前記ドレイン領域に位置するゲッタリングサイトによって影響を受けるため、追加的に形成される第２ゲッタリングサイトは前記ドレイン領域に形成した方がよいことがわかる。
表５は、チャネル領域の界面からソース及びドレイン領域にそれぞれ形成されたゲッタリングサイトまでの距離を４μｍ、１０μｍ、３０μｍ、及び５０μｍに変更して測定したリーク電流を示す表である。使用した薄膜トランジスタにおいて、半導体層のチャネル領域の幅／長さは２５μｍ／２０μｍである。
表５に示すように、チャネル領域の界面からゲッタリングサイトまでの距離が１０μｍを超えた場合は１０−１２Ａ／μｍまたはそれ以上のリーク電流値を有し好ましくない。したがって、追加的に形成される第２ゲッタリングサイトは、チャネル領域の界面から１０μｍまたはそれ以下の距離に位置した方がよい。
（第２実施例）
図３Ａないし図３Ｄは、本発明の第２実施例に係るデュアルゲート薄膜トランジスタを形成する工程を示す平面図であり、図４Ａないし図４Ｄは、図３Ａないし図３Ｄの切断線１Ａ−１Ａ’による断面構造を示す断面図である。以下の実施例で特別に言及したこと以外については、上述した実施例（図２Ａないし図２Ｅ）を参照する。
図３Ａ及び図４Ａに示すように、バッファ層３１０が形成された基板３００上に、図１Ａないし図１Ｄの実施例と同様にＳＧＳ結晶化法に結晶化された多結晶シリコン層（図１Ｄの１６０）をパターニングして、半導体層３２０を形成する。この際、ボディ部３２０ａ及び３２０ｃと前記ボディ部３２０ａ及び３２０ｃを連結するための連結部３２０ｂを備えた「コ」状の構造を有するように半導体層３２０を形成する。図面では「コ」状の構造で示した（図３Ａ）が、これに限らず「Ｅ」または「己」状の構造及びこれらの組み合わせからなるボディ部を備えることもできる。
続いて、図３Ｂ及び図４Ｂに示すように、前記半導体層３２０上にゲート絶縁膜３３０を形成する。続いて、前記ゲート絶縁膜３３０上にゲート電極３４０を形成する。この際、前記ゲート電極３４０は前記半導体層３２０のボディ部３２０ａ及び３２０ｃと交差するように形成される。前記ゲート電極３４０が第１ボディ部３２０ａとオーバーラップした部分３２１が第１ゲートとして作用し、第２ボディ部３２０ｃとオーバーラップした部分３２２が第２ゲートとして作用してデュアルゲートが得られる。
また、前記半導体層３２０が「コ」形状ではない多数のボディ部を備えたジグザグ形状を有する場合には、それぞれのボディ部とオーバーラップした部分がゲートとして作用するため、マルチゲート薄膜トランジスタを形成することができる。
続いて、前記ゲート電極３４０をマスクとして用いて前記半導体層３２０に導電性イオンを所定量注入する。前記ゲート電極３４０とオーバーラップした部分３２１及び３２２が複数個のチャネル領域となり、前記ボディ部３２０ａ及び３２０ｃの外側の領域、すなわち連結部３２０ｂと連結していない領域がソース／ドレイン領域３２３及び３２４となる。
続いて、前記ゲート電極３４０を含む前記基板３００全面にかけて層間絶縁膜３５０を形成する。
続いて、図３Ｃ及び図４Ｃに示すように、前記層間絶縁膜３５０及び前記ゲート絶縁膜３３０をエッチングして前記半導体層３２０のソース／ドレイン領域３２３及び３２４の一部を露出させる第１ホール３６１及び前記第１ホール３６１と離隔されて位置し、前記チャネル領域３２１及び３２２との間の領域の一部を露出させる第２ホール３６２を形成する。前記第１ホール３６１は前記ソース／ドレイン領域３２３及び３２４と後続するソース／ドレイン電極を電気的に接続するためのコンタクトホールであり、前記第２ホール３６２はゲッタリング効率を向上させるために追加的に形成するホールである。
続いて、前記第１ホール３６１及び前記第２ホール３６２を用いて、前記第１ホール３６１及び前記第２ホール３６２により露出された前記半導体層３２０の所定領域に、前記チャネル領域３２１及び３２２に残存する結晶化誘起金属をゲッタリングするためのゲッタリングサイト３７１及び３７２を形成する。前記第１ホール３６１により形成されるのは第１ゲッタリングサイト３７１であり、前記第２ホール３６２により形成されるのは第２ゲッタリングサイト３７２である。
前記第２ゲッタリングサイト３７２は、前記ソース領域３２３よりも前記ドレイン領域３２４により近く位置することが好ましい。前記第２ゲッタリングサイト３７２を前記ソース領域３２３の近くに形成する場合、前記チャネル領域３２１及び３２２の界面から前記第２ゲッタリングサイト３７２の距離が増加してもリーク電流に大きな変化は見られない。しかし、前記第２ゲッタリングサイト３７２をドレイン領域３２４の近くに形成する場合、前記チャネル領域３２１及び３２２の界面から前記第２ゲッタリングサイト３７２の距離が増加するとリーク電流はますます増加する。したがって、リーク電流は前記ドレイン領域３２４に近く位置するゲッタリングサイトによって大きく影響を受けるので、前記第２ゲッタリングサイト３７２は前記ソース領域３２３よりも前記ドレイン領域３２４により近く位置した方がよい。
また前記第２ゲッタリングサイト３７２は、前記チャネル領域３２１及び３２２の界面から０．５ないし１０μｍの距離に位置した方がよい。前記第２ゲッタリングサイト３７２が前記チャネル領域３２１及び３２２の界面から０．５μｍまたはそれ以上離隔した距離に位置すると、前記第２ゲッタリングサイト３７２を形成するための前記第２ホール３６２形成時に前記ゲート電極３４０が損傷することを防止することができ、前記第２ゲッタリングサイト３７２が前記チャネル領域３２１及び３２２の界面から１０μｍまたはそれ以下に離隔された距離に位置すると、ゲッタリング効率をさらに向上させるため好ましい。
ゲッタリング効率をさらに高めるため、前記第２ゲッタリングサイト３７２は、２つまたはそれ以上形成した方が好ましい。
前記ゲッタリングサイト２７１及び２７２は、前記第１ホール３６１及び前記第２ホール３６２を用いて前記半導体層３２０に不純物を注入したり、プラズマを用いて格子損傷領域を形成したり、または前記結晶化誘起金属とは異なる金属またはこれらの金属の金属シリサイドを含む領域を形成するなどの方法を用いて形成することができる。
続いて熱処理工程を行って前記チャネル領域３２１及び３２２に残留している前記結晶化誘起金属を前記第１ゲッタリングサイト３７１及び前記第２ゲッタリングサイト３７２へゲッタリングする。
続いて、図３Ｄ及び図４Ｄに示すように、前記第１ホール３６１を介して前記ソース／ドレイン領域３２３及び３２４と接続されるソース／ドレイン電極３８１及び３８２を形成する。この際、前記ソース／ドレイン電極３８１及び３８２の形成時において、前記第２ホール３６２を介して前記半導体層３２０と接続する導電性パターン３８３を形成することができる。また、前記導電性パターン３８３は低抵抗器（ｒｅｓｉｓｔａｎｃｅ ｒｅｄｕｃｅｒ）としても機能できる。
表６は、第２ゲッタリングサイトが一つ形成された本発明のデュアルゲート薄膜トランジスタと第２ゲッタリングサイトを形成しない従来のデュアルゲート薄膜トランジスタのリーク電流を示す表である。本発明及び従来の前記デュアルゲート薄膜トランジスタで半導体層のチャネル領域の幅／長さは７μｍ／１４μｍである。また、本発明のデュアルゲート薄膜トランジスタにおいて、前記チャネル領域の界面から第２ゲッタリングサイトまでの距離は４μｍである。
表６に示すように、デュアルゲート薄膜トランジスタにおいても、第２ゲッタリングサイトが追加された場合、リーク電流が減少することを確認することができる。
図５は、本発明の１実施例に係る薄膜トランジスタを含む有機発光ダイオード表示装置の断面図である。
図５に示すように、図２Ａないし図２Ｅで説明した方法に従って製造された薄膜トランジスタを含む前記基板１００全面に絶縁膜５１０を形成する。前記絶縁膜５１０は無機膜、有機膜、あるいはそれらの積層膜で形成される。無機膜は、シリコン酸化膜、シリコン窒化膜またはシリコンオンガラス（ＳＯＧ）からなる群から選択されたいずれか一つ以上から形成され、有機膜はポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔａｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）またはアクリレート（ａｃｒｙｌａｔｅ）からなる群から選択されたいずれか一つで形成することができる。
前記絶縁膜５１０をエッチングして前記ソースまたはドレイン電極２９２及び２９３を露出するビアホールを形成する。前記ビアホールを介して、前記ソースまたはドレイン電極２９２及び２９３のいずれか一つと接続される第１電極５２０を形成する。前記第１電極５２０はアノードまたはカソードで形成することができる。前記第１電極５２０がアノードの場合、前記アノードはインジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、またはインジウムスズ亜鉛酸化物（ＩＴＺＯ）からなる群から選択されるいずれか一つからなる透明導電膜で形成することができ、カソードの場合、前記カソードはＭｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金からなる群から選択されるいずれか一つを用いて形成することができる。
続いて、前記第１電極５２０上に、前記第１電極５２０の表面一部を露出する開口部を有する画素定義膜５３０を形成し、露出された第１電極５２０上に発光層（ＥＭＬ）を含む有機膜層５４０を形成する。前記有機膜層５４０には正孔注入層（ＨＩＬ；Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）、正孔輸送層（ＨＴＬ；Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、正孔障壁層（ＨＢＬ；Ｈｏｌｅ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ）、電子障壁層（ＥＢＬ；Ｅｌｅｃｔｒｏｎ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ）、電子注入層（ＥＩＬ；Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）及び電子輸送層（ＥＴＬ；Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）からなる群から選択された一つまたはそれ以上の層をさらに含むことができる。続いて、前記有機膜層５４０上に第２電極５５０を形成する。これにより、本発明の実施例に係る薄膜トランジスタを含む有機発光ダイオード表示装置が完成する。
したがって、本発明では前記ソース／ドレイン電極と半導体層のソース／ドレイン領域を連結するための第１ホールを用いて形成される第１ゲッタリングサイト以外に、前記第１ゲッタリングサイトと離隔されて位置する第２ゲッタリングサイトをさらに形成し、前記第１ゲッタリングサイト及び前記第２ゲッタリングサイトを用いて半導体層のチャネル領域に残存する結晶化誘起金属を除去することができる。また、チャネル領域とゲッタリングサイトとの距離を減少させることで、ゲゲッタリング効果を増大させることができ、さらに、ゲッタリング時の熱処理時間も短縮でき、高温熱処理による基板の損傷も最小化することができる。
本発明は、結晶化誘起金属から結晶化された多結晶シリコン層からなる半導体を含む薄膜トランジスタ、また前記薄膜トランジスタの製造法、及び前記薄膜トランジスタを有する有機発光ダイオード表示装置に関する。前記薄膜トランジスタにおいては、結晶化誘起金属は半導体層のチャネル領域から効率的にゲッタリングでき、リーク電流特性を含む電気的特性を改善することができる。
本発明は、本明細書にいくつかの実施例を用いて記載したが、後述する請求項、及びその等価なものに定義された本発明の概念または背景により、種々の変更及び修飾が可能であることは、当業者に理解されうるものである。
１００ 基板、
１１０ バッファ層、
１２０ 非晶質シリコン層、
１３０ キャッピング層、
１４０ 結晶化誘起金属層、
１４０ａ、１４０ｂ 結晶化誘起金属、
１５０ 熱処理工程、
１６０ 多結晶シリコン層（半導体層）、
２１０ 半導体層、
２１１ ソース領域、
２１２ チャネル領域、
２１３ ドレイン領域、
２２０ ゲート絶縁膜、
２３０ ゲート電極、
２４０ 導電性イオン、
２５０ 層間絶縁膜、
２６１ 第１ホール、
２６２ 第２ホール、
２７１ 第１ゲッタリングサイト、
２７２ 第２ゲッタリングサイト、
２８０ 金属層、
２９０ 熱酸化防止膜、
２９１ 導電性パターン、
２９２ ソース電極、
２９３ ドレイン電極、
３００ 基板、
３１０ バッファ層、
３２０ 半導体層、
３２０ａ、３２０ｃ 半導体のボディ部、
３２０ｂ ３２０ａ及び３２０ｃの半導体ボディ部の連結部、
３２１ 第１ゲート、
３２２ 第２ゲート、
３２３ ソース領域、
３２４ ドレイン領域、
３３０ ゲート絶縁膜、
３４０ ゲート電極、
３５０ 層間絶縁膜、
３６１ 第１ホール、
３６２ 第２ホール、
３７１ 第１ゲッタリングサイト、
３７２ 第２ゲッタリングサイト、
３８１ ソース電極、
３８２ ドレイン電極、
３８３ 導電性パターン、
５１０ 絶縁膜、
５２０ 第１電極、
５３０ 画素定義膜、
５４０ 有機膜層、
５５０ 第２電極。

Claims (25)

  1. 基板と、
    前記基板上に位置し、結晶化誘起金属を用いて結晶化された多結晶シリコン層からなり、ソース／ドレイン領域及びチャネル領域を含む半導体層と、
    前記半導体層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置し、前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極と、を含み、
    前記半導体層は前記半導体層の両端部に位置する第１ゲッタリングサイト及び前記第１ゲッタリングサイトと離隔されて位置する第２ゲッタリングサイトを含むことを特徴とする薄膜トランジスタ。
  2. 前記第２ゲッタリングサイトは、前記半導体層のドレイン領域に位置することを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記第２ゲッタリングサイトは、前記チャネル領域と前記ドレイン領域との界面から０．５ないし１０μｍの距離に位置することを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 前記第２ゲッタリングサイトは、二つ以上存在することを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
  5. 前記ゲート絶縁膜及び前記層間絶縁膜内には、前記第１ゲッタリングサイトを露出する第１ホール及び前記第２ゲッタリングサイトを露出する第２ホールが位置することを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
  6. 前記ソース／ドレイン電極は、前記第１ホールを介して前記半導体層のソース／ドレイン領域と接続されることを特徴とする請求項５に記載の薄膜トランジスタ。
  7. 前記第１ゲッタリングサイト及び前記第２ゲッタリングサイトは、ゲッタリングのための不純物または格子損傷の領域を含むことを特徴とする請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
  8. 前記第１ゲッタリングサイト及び前記第２ゲッタリングサイトは、前記半導体層の表面から所定深さで形成され、前記半導体層内において前記結晶化誘起金属よりも拡散係数の小さい金属または金属シリサイドからなることを特徴とする請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
  9. 前記金属または前記金属シリサイドは、前記半導体層内における拡散係数が前記結晶化誘起金属の拡散係数の１／１００以下であることを特徴とする請求項８に記載の薄膜トランジスタ。
  10. 前記金属または前記金属シリサイドは、Ｓｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、これらの合金、またはこれらの金属シリサイドからなる群から選択されたいずれか一つであることを特徴とする請求項９に記載の薄膜トランジスタ。
  11. 複数個の前記チャネル領域と、前記チャネル領域間に位置する複数個の前記第２ゲッタリングサイトからなることを特徴とする請求項１に記載の薄膜トランジスタ。
  12. 前記半導体層は、前記ゲート電極と交差する一つまたはそれ以上のボディ部及び互いに隣接する前記ボディ部を連結するための一つまたはそれ以上の連結部を含み、前記第１ゲッタリングサイトは、前記ボディ部の連結部によって連結されていない側の一端部分に位置することを特徴とする請求項１１に記載の薄膜トランジスタ。
  13. 前記第２ゲッタリングサイトは、前記半導体層のソース領域よりも前記半導体層のドレイン領域に近く位置することを特徴とする請求項１１に記載の薄膜トランジスタ。
  14. 前記第２ゲッタリングサイトは、前記チャネル領域とドレイン領域との界面から前記ドレイン領域方向に０．５ないし１０μｍの距離に位置することを特徴とする請求項１３に記載の薄膜トランジスタ。
  15. 基板を提供する工程と、
    前記基板上に結晶化誘起金属を用いて結晶化された多結晶シリコン層をパターニングしてソース／ドレイン領域及びチャネル領域を含む半導体層を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜及び前記ゲート絶縁膜をパターニングして前記半導体層の所定領域を露出させる第１ホール及び前記第１ホールと離隔されて位置する第２ホールを形成する工程と、
    前記第１ホール及び前記第２ホールによって露出された前記半導体層の所定領域にゲッタリングサイトを形成する工程と、
    前記ゲッタリングサイトを用いて前記半導体層のチャネル領域に存在する前記結晶化誘起金属をゲッタリングする工程と、
    前記第１ホールを介して前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極を形成する工程と、
    を含むことを特徴とする薄膜トランジスタの製造方法。
  16. 前記第２ホールを、前記半導体層のドレイン領域上に形成することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
  17. 前記第２ホールを、前記チャネル領域と前記ドレイン領域との界面から０．５ないし１０μｍの距離に形成することを特徴とする請求項１６に記載の薄膜トランジスタの製造方法。
  18. 前記第１ホール及び前記第２ホールにより露出された前記半導体層の所定領域にゲッタリングサイトを形成し、前記ゲッタリングサイトを用いて前記半導体層のチャネル領域に存在する前記結晶化誘起金属をゲッタリングする際に、
    前記第１ホール及び前記第２ホールによって露出された前記半導体層の所定領域内にゲッタリングのための不純物を注入し、またはプラズマ処理により格子損傷領域を形成し、その後熱処理することを特徴とする請求項１５〜１７のいずれか１項に記載の薄膜トランジスタの製造方法。
  19. 前記第１ホール及び前記第２ホールにより露出された前記半導体層の所定領域にゲッタリングサイトを形成し、前記ゲッタリングサイトを用いて前記半導体層のチャネル領域に存在する前記結晶化誘起金属をゲッタリングする際に、
    前記第１ホール及び前記第２ホールが形成された前記層間絶縁膜上に前記半導体層内における拡散係数が前記結晶化誘起金属よりも小さい金属または金属シリサイドを含む金属層、金属シリサイド層、またはこれらの二重層を形成して熱処理することを特徴とする請求項１５〜１７のいずれか１項に記載の薄膜トランジスタの製造方法。
  20. 前記金属層、金属シリサイド層、またはこれらの二重層は、Ｓｃ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｐｔ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｄｙ、Ｈｏ、これらの合金、及びこれらの金属シリサイドからなる群から選択された一つであることを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
  21. 前記金属層、金属シリサイド層、またはこれらの二重層を形成した後に、前記金属層、金属シリサイド層、またはこれらの二重層上に熱酸化防止膜を形成することを特徴とする請求項１９または２０に記載の薄膜トランジスタの製造方法。
  22. 前記多結晶シリコン層は、ＳＧＳ結晶化法を用いて結晶化されることを特徴とする請求項１５〜２１のいずれか１項に記載の薄膜トランジスタの製造方法。
  23. 基板と、
    前記基板上に位置し、結晶化誘起金属を用いて結晶化された多結晶シリコン層からなり、ソース／ドレイン領域及びチャネル領域を含む半導体層と、
    前記半導体層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置し、前記半導体層のソース／ドレイン領域と電気的に接続されるソース／ドレイン電極と、
    前記ソース／ドレイン電極のひとつと電気的に接続される第１電極と、
    前記第１電極上に位置し、発光層を含む有機膜層と、
    前記有機膜層上に位置する第２電極と、を含み、
    前記半導体層は前記半導体層の両端部に位置する第１ゲッタリングサイト及び前記第１ゲッタリングサイトと離隔されて位置する第２ゲッタリングサイトを含むことを特徴とする有機発光ダイオード表示装置。
  24. 前記第２ゲッタリングサイトは、前記半導体層のドレイン領域に位置することを特徴とする請求項２３に記載の有機発光ダイオード表示装置。
  25. 前記第２ゲッタリングサイトは、前記チャネル領域と前記ドレイン領域との界面から０．５ないし１０μｍの距離に位置することを特徴とする請求項２４に記載の有機発光ダイオード表示装置。
JP2009166023A 2008-07-14 2009-07-14 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置 Active JP5399152B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2008-0068314 2008-07-14
KR1020080068314A KR101002666B1 (ko) 2008-07-14 2008-07-14 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012227929A Division JP5587376B2 (ja) 2008-07-14 2012-10-15 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置

Publications (2)

Publication Number Publication Date
JP2010021556A true JP2010021556A (ja) 2010-01-28
JP5399152B2 JP5399152B2 (ja) 2014-01-29

Family

ID=41170901

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009166023A Active JP5399152B2 (ja) 2008-07-14 2009-07-14 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置
JP2012227929A Active JP5587376B2 (ja) 2008-07-14 2012-10-15 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012227929A Active JP5587376B2 (ja) 2008-07-14 2012-10-15 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置

Country Status (5)

Country Link
US (1) US8253141B2 (ja)
EP (1) EP2146371B1 (ja)
JP (2) JP5399152B2 (ja)
KR (1) KR101002666B1 (ja)
CN (1) CN101630693B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10649464B2 (en) 2017-06-23 2020-05-12 Uatc Llc Collision-avoidance system for autonomous-capable vehicles
JP2022087756A (ja) * 2020-12-01 2022-06-13 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101636827B (zh) * 2007-03-16 2011-06-15 夏普株式会社 有源矩阵基板
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101993584B1 (ko) * 2010-01-22 2019-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102097459B (zh) * 2010-10-28 2012-10-31 广东中显科技有限公司 一种用于可调控地制备多晶硅薄膜的多层膜结构
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR102022051B1 (ko) 2012-11-14 2019-09-18 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 유기발광 화소
US9324579B2 (en) * 2013-03-14 2016-04-26 The Aerospace Corporation Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates
KR20150044327A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 전계 완화 박막트랜지스터, 이의 제조 방법 및 이를 포함하는 표시장치
KR102556027B1 (ko) * 2015-09-10 2023-07-17 삼성디스플레이 주식회사 디스플레이장치 및 이의 제조방법
KR102446828B1 (ko) 2017-06-16 2022-09-26 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102179167B1 (ko) * 2018-11-13 2020-11-16 삼성전자주식회사 반도체 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250777A (ja) * 1999-12-28 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001308334A (ja) * 2000-04-21 2001-11-02 Sharp Corp 半導体装置およびその製造方法
JP2001326364A (ja) * 2000-03-10 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2003318194A (ja) * 2002-04-24 2003-11-07 Sharp Corp 半導体装置およびその製造方法
JP2005159305A (ja) * 2003-11-22 2005-06-16 Samsung Sdi Co Ltd 金属誘導側面結晶化方法を用いた薄膜トランジスタ及びその製造方法
JP2006066860A (ja) * 2004-08-24 2006-03-09 Samsung Sdi Co Ltd 薄膜トランジスタ製造方法

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3465209A (en) 1966-07-07 1969-09-02 Rca Corp Semiconductor devices and methods of manufacture thereof
JPS62104173A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP2564935B2 (ja) * 1989-04-20 1996-12-18 三菱電機株式会社 半導体装置
JP3122177B2 (ja) 1991-08-09 2001-01-09 旭硝子株式会社 薄膜トランジスタとその製造方法
TW232751B (en) 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JPH07176753A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
JP3403807B2 (ja) 1994-06-02 2003-05-06 松下電器産業株式会社 薄膜トランジスタおよび液晶表示装置
JP2738315B2 (ja) 1994-11-22 1998-04-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
US5771110A (en) 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP3744980B2 (ja) 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JPH1012882A (ja) 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
US6746905B1 (en) 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JP4044176B2 (ja) * 1996-07-11 2008-02-06 株式会社半導体エネルギー研究所 半導体装置
JPH10150204A (ja) 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
JPH10135475A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW386238B (en) 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3942683B2 (ja) 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11111992A (ja) 1997-09-30 1999-04-23 Toshiba Corp 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JPH11274502A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR19990075412A (ko) 1998-03-20 1999-10-15 윤종용 박막 트랜지스터 및 그 제조 방법
US6331476B1 (en) 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
WO2000001016A1 (en) 1998-06-30 2000-01-06 Matsushita Electric Industrial Co., Ltd. Thin-film transistor and method of manufacture thereof
JP4030193B2 (ja) 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346437B1 (en) 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4376331B2 (ja) 1998-08-07 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100482462B1 (ko) 1998-12-23 2005-09-02 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법
US6380007B1 (en) 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4531177B2 (ja) 1998-12-28 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100303711B1 (ko) 1999-01-28 2001-09-26 장 진 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및
US6624473B1 (en) 1999-03-10 2003-09-23 Matsushita Electric Industrial Co., Ltd. Thin-film transistor, panel, and methods for producing them
US6680487B1 (en) * 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4270719B2 (ja) 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
JP4437570B2 (ja) * 1999-07-12 2010-03-24 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JP2001102169A (ja) 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
JP4514867B2 (ja) * 1999-12-28 2010-07-28 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその作製方法、半導体装置
US20020020840A1 (en) 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
TWI301907B (en) 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
JP4531923B2 (ja) * 2000-04-25 2010-08-25 株式会社半導体エネルギー研究所 半導体装置
JP2001319878A (ja) 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
JP2002093745A (ja) 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100439345B1 (ko) 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
TW546846B (en) 2001-05-30 2003-08-11 Matsushita Electric Industrial Co Ltd Thin film transistor and method for manufacturing the same
US6743700B2 (en) 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
JP3961240B2 (ja) 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100662493B1 (ko) 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법
US6952023B2 (en) 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2003075870A (ja) 2001-09-06 2003-03-12 Toshiba Corp 平面表示装置およびその製造方法
JP2003100633A (ja) 2001-09-25 2003-04-04 Sharp Corp 半導体装置の製造方法および半導体装置
JP3600229B2 (ja) 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
JP2003188098A (ja) 2001-12-13 2003-07-04 Sharp Corp 半導体装置およびその製造方法
KR100452445B1 (ko) 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US20030155572A1 (en) 2002-02-19 2003-08-21 Min-Koo Han Thin film transistor and method for manufacturing thereof
KR100488958B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
KR100488959B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP2003298059A (ja) 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP4115153B2 (ja) * 2002-04-08 2008-07-09 シャープ株式会社 半導体装置の製造方法
JP2004022845A (ja) 2002-06-17 2004-01-22 Sharp Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP4115283B2 (ja) 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
KR100469624B1 (ko) 2003-03-18 2005-02-02 네오폴리((주)) 결정질 활성층을 포함하는 박막트랜지스터의 제조 방법 및반도체 장치
KR100928490B1 (ko) 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
JP2005057240A (ja) 2003-07-23 2005-03-03 Seiko Epson Corp 薄膜半導体素子、及び薄膜半導体素子の製造方法
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법
KR100501706B1 (ko) 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
US7202143B1 (en) * 2003-10-23 2007-04-10 The Board Of Trustees Of The University Of Arkansas Low temperature production of large-grain polycrystalline semiconductors
DE10351195B4 (de) 2003-10-30 2013-08-29 Samsung Display Co., Ltd. Substrat zum Tintenstrahldrucken und Verfahren zu dessen Herstellung
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611225B1 (ko) 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
KR100623247B1 (ko) 2003-12-22 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100595456B1 (ko) 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
JP4437404B2 (ja) * 2004-01-08 2010-03-24 シャープ株式会社 半導体装置とその製造方法
KR100654022B1 (ko) 2004-05-04 2006-12-04 네오폴리((주)) 금속유도측면결정화법을 이용한 박막 트랜지스터 제조방법
KR200357656Y1 (ko) 2004-05-19 2004-07-31 한국해양연구원 오탁방지장치
JP2006049823A (ja) 2004-06-28 2006-02-16 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
TW200601566A (en) 2004-06-28 2006-01-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor apparatus and manufacturing method thereof
KR100656495B1 (ko) 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US20060040438A1 (en) 2004-08-17 2006-02-23 Jiong-Ping Lu Method for improving the thermal stability of silicide
KR200369779Y1 (ko) 2004-08-18 2004-12-16 서성탁 트랩을 이용한 하수관로의 악취역류차단 및 해충유입 방지장치
KR200373076Y1 (ko) 2004-10-12 2005-01-15 황금수 톱밥제조기용 칼날고정장치 및 그 칼날
KR200373075Y1 (ko) 2004-10-12 2005-01-15 장한규 빨래판
US7575959B2 (en) 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR200384738Y1 (ko) 2005-03-02 2005-05-17 박현우 주황색의 불꽃을 내는 양초
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
JP4884735B2 (ja) * 2005-09-16 2012-02-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5670005B2 (ja) 2006-03-06 2015-02-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
TWI429028B (zh) 2006-03-31 2014-03-01 半導體能源研究所股份有限公司 非揮發性半導體記憶體裝置及其製造方法
KR100770268B1 (ko) * 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
US7750403B2 (en) 2006-06-30 2010-07-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP5148932B2 (ja) * 2006-06-30 2013-02-20 株式会社半導体エネルギー研究所 半導体装置
JP4481284B2 (ja) 2006-09-20 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100878284B1 (ko) 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
KR100846985B1 (ko) 2007-04-06 2008-07-17 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101383409B1 (ko) 2007-06-08 2014-04-18 엘지디스플레이 주식회사 표시장치
KR100848341B1 (ko) 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250777A (ja) * 1999-12-28 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001326364A (ja) * 2000-03-10 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2001308334A (ja) * 2000-04-21 2001-11-02 Sharp Corp 半導体装置およびその製造方法
JP2003318194A (ja) * 2002-04-24 2003-11-07 Sharp Corp 半導体装置およびその製造方法
JP2005159305A (ja) * 2003-11-22 2005-06-16 Samsung Sdi Co Ltd 金属誘導側面結晶化方法を用いた薄膜トランジスタ及びその製造方法
JP2006066860A (ja) * 2004-08-24 2006-03-09 Samsung Sdi Co Ltd 薄膜トランジスタ製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10649464B2 (en) 2017-06-23 2020-05-12 Uatc Llc Collision-avoidance system for autonomous-capable vehicles
US11402848B2 (en) 2017-06-23 2022-08-02 Uatc, Llc Collision-avoidance system for autonomous-capable vehicles
JP2022087756A (ja) * 2020-12-01 2022-06-13 株式会社ジャパンディスプレイ 表示装置
JP7628423B2 (ja) 2020-12-01 2025-02-10 株式会社ジャパンディスプレイ 表示装置

Also Published As

Publication number Publication date
KR101002666B1 (ko) 2010-12-21
JP5587376B2 (ja) 2014-09-10
US8253141B2 (en) 2012-08-28
JP2013048267A (ja) 2013-03-07
CN101630693B (zh) 2012-07-04
JP5399152B2 (ja) 2014-01-29
KR20100007609A (ko) 2010-01-22
US20100006855A1 (en) 2010-01-14
CN101630693A (zh) 2010-01-20
EP2146371B1 (en) 2016-06-29
EP2146371A1 (en) 2010-01-20

Similar Documents

Publication Publication Date Title
JP5587376B2 (ja) 薄膜トランジスタ、その製造方法及びこれを含む有機発光ダイオード表示装置
JP5043781B2 (ja) 薄膜トランジスタ、これを具備した有機電界発光表示装置、およびこれらの製造方法
JP5197211B2 (ja) 薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置
JP5090253B2 (ja) 多結晶シリコン層の製造方法、これを利用して形成された薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
KR100965260B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
JP5091017B2 (ja) 薄膜トランジスタの製造方法
JP2009004770A (ja) 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置
CN101211985A (zh) 薄膜晶体管及其制造方法和有机发光二极管显示装置
JP5527874B2 (ja) 薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
JP2009260239A (ja) 薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置
JP2010157676A (ja) 多結晶シリコンの製造方法、薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
JP5274341B2 (ja) 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20120912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131023

R150 Certificate of patent or registration of utility model

Ref document number: 5399152

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250