DE69715762T2 - Taktverschiebungsminimalisierungssystem für integrierte Schaltungen - Google Patents

Taktverschiebungsminimalisierungssystem für integrierte Schaltungen

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Description

  • Die Erfindung bezieht sich auf den Bau von integrierten Schaltkreisen und insbesondere auf den Bau eines Systems und auf ein Verfahren zum Minimieren der Taktverschiebung in integrierten Schaltkreisen.
  • Die Flip-Chip-Technologie, mitunter auch als Chipverbindung durch kontrolliertes Zusammenklappen (Controlled Collapse Chip Connection, C4) bezeichnet wird, ist weit verbreitet und wird in großem Umfang dazu benutzt, Chips mit Zweiebenenbauelementen (Substraten) zu verbinden. Das Verfahren beruht im Grunde darauf, dass auf die E/A- Kontaktflächen eines Chips Lötkugeln aufgebracht werden und dann der Chip gewendet und auf ein Substrat aufgelötet wird, welches das gleiche Muster von Kontaktflächen aufweist, um so eine Verbindung zwischen dem Chip und dem Substrat herzustellen. Ein Beispiel für ein derartiges Erzeugnis wird in Fig. 1 schematisch gezeigt. Eine Erörterung zur Lötkugel- und C4-Technologie findet sich in: R. Tummala und E. Rymaszewski, Microelectronics Packaging Handbook, Von Nostrand Reinhold, 1989, "Solder Ball Connect Technology", IBM J. of Res. and Dev., Bd. 37, Nr. 5, September 1993, S. 581-676 zu finden.
  • Historisch gesehen, war das Substrat lediglich ein Zweiebenen- Bauelement (das heißt, ein passives Objekt mit Verdrahtungsebenen). Derartige Substrate bestanden aus Keramik, Glas-Keramik oder auch aus Silicium. Das Substrat besaß lediglich die Aufgabe, Verdrahtungsmittel zwischen Chips auf dem Substrat bereitzustellen.
  • Ein Prozessor umfasst Zwischenspeicher (die den "Zustand" eines Systems speichern) und eine Schaltlogik, die aus dem aktuellen Zustand zusammen mit äußeren Eingaben den nächsten Zustand des Systems "errechnet". Im Idealfall wirkt der Taktgeber genau gleichzeitig auf alle Zwischenspeicher ein, so dass der Übergang zu diesem errechneten neuen Zustand vollständig und sofort erfolgt.
  • Im Realfall kann der Takt jedoch nicht jeden Zwischenspeicher genau zum selben Zeitpunkt erreichen, und deshalb schalten nicht alle Zwischenspeicher genau zum selben Zeitpunkt. Wenn der Ausgang eines ersten Zwischenspeichers auf den Eingang eines zweiten Zwischenspeichers einwirkt (entweder direkt oder über eine Schaltlogik), und der Zeitpunkt, an dem der Takt am zweiten Zwischenspeicher ankommt, bezüglich des Zeitpunkts, an dem der Takt am ersten Zwischenspeicher ankommt, eine Unsicherheit von (+/-)X aufweist, muss die Nennzykluszeit (größte anzunehmende Pfadverzögerung in der Maschine) um den Betrag X erhöht werden, damit der zweite Zwischenspeicher die Daten zu einem um X verfrühten Zeitpunkt übernehmen kann. In Wirklichkeit muss die Nennzykluszeit jedoch um den Betrag 2X erhöht werden, da der erste Zwischenspeicher die betreffenden Daten zu einem um X verspäteten Zeitpunkt übernommen haben könnte. Das stellt eine Auswirkung der Taktverschiebung auf die Systemleistung dar, und daher wird dieser Betrag zur Nennzykluszeit eines Prozessors addiert, um die Unsicherheit zu berücksichtigen, die sich aus dem Eintreffen des Taktsignals an verschiedenen Stellen eines Prozessors ergibt.
  • Das Taktsignal stellt eine Primäreingabe für einen Chip dar und ist ein Oszillatorimpuls. Bei einem realen Hauptprozessor (central processor, CP) liegen üblicherweise Zehntausende von Zwischenspeichern vor, die von dem Taktgeber angesteuert werden. Wenn der Ausgangslastfaktor eines typischen Gatters f ist und n Zwischenspeicher vorhanden sind, sind logf(n) Treiberzwischenstufen zwischen dem Originaltaktimpuls (der Primäreingabe für den Chip.) und jedem Zwischenspeicher erforderlich, der durch den Taktgeber angesteuert wird. In einem realen System können bis zu zehn Ebenen vorliegen.
  • Da diese verschiedenen Lastfaktoren für die weitere Ansteuerung von Bauelementen in Form einer Baumstruktur bereitgestellt werden, gibt es Asymmetrien, da die verschiedenen Zweige des Baums unterschiedlich weit von der Signalquelle entfernt sind und nicht genau dieselbe Anzahl von Zwischenspeichern bedienen. Das heißt, dass die Leitungen unterschiedlich lang und die Lasten unterschiedlich sind. Das sind die Hauptursachen für die Taktverschiebung, und sie stellen bei den kürzer werdenden Zykluszeiten ein immer größeres Problem dar.
  • Da der größte Teil der Siliciumfläche eines Mikroprozessors aktiv ist, können die Lastfaktoren-Zwischenwerte nicht an idealen Stellen angeordnet werden, sondern sie werden dort angeordnet, wo "weiße Flecken" zu finden sind. Dies trägt zur Asymmetrie bei.
  • Bei der kundenbezogenen Entwicklung eines komplexen Mikroprozessors kann die Siliciumoberfläche nicht mit einem Muster von gleichmäßig "verstreuten" Taktverstärkungsstufen überzogen werden. Ein gleichmäßiges Verstreuen der Takt- Treiberschaltungen würde mit dem physischen Datenfluss der Logikschaltungen kollidieren, was wiederum die Zykluszeit beeinträchtigen würde. Es ist also schwer, die Taktverschiebung zu verringern, und man darf sie bei keinem realen Einchip-Prozessor außer Acht lassen.
  • Die Patentanmeldungen EP-A-0 486 829, JP 62 035528 A, JP 59 224 154 A und EP-A-0 706 220 zeigen einen primären und einen sekundären Halbleiterchip, die frontal miteinander verbunden sind, wobei einer der Chips eine kleinere Fläche aufweist, damit Mittel zum Verbinden außerhalb des Systems angebracht werden können.
  • Die Patentanmeldung EP-A-0 706 220 zeigt verschiedene Verfahren zum Verbinden eines Speicherchips mit einem Prozessorchip. Die Patentanmeldungen EP-A-0 486 829 und EP-A-0 501 652 zeigen die Verdrahtungsmechanismen, die beim Abschirmen der dicht gepackten Leiterbahnen auf integrierten Schaltkreisen verwendet werden.
  • Die Patentschriften US-A-4 755 704, EP-A-0 612 151 und JP 62 272560 zeigen Mechanismen für die Taktverteilung.
  • Die vorliegende Erfindung stellt deshalb ein System bereit, das einen Primärchip und einen Sekundärchip umfasst, die beide aktive Bauelemente aufweisen, wobei die aktiven Bauelemente auf dem Primärchip dichter angeordnet sind als auf dem Sekundärchip und der Primärchip und der Sekundärchip frontal so miteinander verbunden sind, dass die E/A-Kontaktflächen mindestens des Sekundärchips Verbindungsmitteln außerhalb des Systems zugänglich bleiben, wobei in dem System der Primärchip eine Schaltlogik und der Sekundärchip eine Schaltlogik einschließlich eines Taktverteilungsnetzes zum Liefern von Taktsignalen über eine Vielzahl von Verbindungspunkten zwischen den Frontflächen des Primärchips und des Sekundärchips an die Schaltlogik auf dem Primärchip enthält, wobei das Taktverteilungsnetz eine fächerartige Baumstruktur mit in einem gleichmäßigen Gitter angeordneten Blattknoten darstellt und jeder Blattknoten eine E/A-Treiberschaltung enthält, welche eine an den den Blattknoten entsprechenden Punkten des Gitters zentrierte E/A-Kontaktfläche ansteuert, wobei die E/A-Kontaktflächen auf dem Primärchip als Takteingabepunkte dienen.
  • Es ist eine Aufgabe der vorliegenden Erfindung, unter Anwendung der C4-Technologie ein präzises und voll steuerbares Taktverteilungsnetz auf einem aktiven Substrat bereitzustellen, das im Folgenden als Sekundärsubstrat (oder Chip) bezeichnet wird, und die Taktsignale mit geringstmöglicher Taktverschiebung über das Netz an ein anderes aktives Substrat zu verteilen, das im Folgenden als Primärsubstrat (oder Chip) bezeichnet wird. Es ist zu beachten, dass das Primärsubstrat im Allgemeinen dichter belegt ist und viel Wärmeenergie abstrahlt, während das Sekundärsubstrat weniger dicht belegt ist und wesentlich weniger Wärmeenergie abstrahlt.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, auf dem dünn belegten Sekundärsubstrat störfreie ("stille") Busse bereitzustellen, um die Hochgeschwindigkeits-Datenübertragung an die Punkte auf dem Primärsubstrat zu sicherzustellen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, auf dem Sekundärsubstrat weitere Peripheriehardware (z. B. DRAM) zur Benutzung durch Hochleistungslogikschaltungen (z. B. einen Prozessor) auf dem Primärsubstrat bereitzustellen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, mittels derselben C4-Technologie ein Tertiärsubstrat (oder Substrate höherer Ordnung) bereitzustellen.
  • Gemäß einem Aspekt der vorliegenden Erfindung werden zwei aktive Chips (d. h., beide enthalten aktive Logikschaltungen) miteinander verbunden. Hierfür sind zwei Voraussetzungen erforderlich:
  • 1. Die Gesamtheit der von allen Chips erzeugten Wärmeenergie darf nicht größer sein als abgeführt werden kann.
  • 2. Der Primärchip und der Sekundärchip sind von unterschiedlicher Größe oder werden versetzt zueinander verbunden. Dies bietet den Vorteil, dass die E/A- Kontaktflächen für die Verbindung außerhalb des Chips mit Verbindungsmitteln von anderen Chipbauelementen zugänglich gemacht werden. Wenn die Chips gleich groß wären und frontal genau aufeinander gebondet würden, wären keine E/A-Kontaktflächen zugänglich. Wenn jedoch ein kleiner Chip auf einen größeren Chip gebondet wird, werden Teile der Chipoberflächen für das Drahtbonden an andere Substrate erreichbar. Dadurch können die E/A- Kontaktflächen auf dem Größeren der beiden Chips unter Verwendung derselben C4-Technologie an ein drittes, noch größeres Substrat gebondet werden, wenn in der dritten Oberfläche eine Vertiefung zum Aufnehmen des kleinsten Chips vorgesehen wird.
  • Dadurch wird ein System hierarchisch miteinander verbundener Chips ermöglicht, das über mehr als drei Ebenen verfügt, bei dem der Chip auf jeder Hierarchieebene eine Vertiefung zum Aufnehmen von Subsystemen niedriger Ordnung aufweist. Außerdem ist der Chip auf der höchsten Ebene jeder niedrigeren Hierarchie frontal so mit dem Chip verbunden, der die Vertiefung aufweist, dass einige E/A-Kontaktflächen des Chips mit der Vertiefung für Verbindungsmittel oberhalb der Hierarchieebene zugänglich sind.
  • Ein Mehrchipsystem lässt sich als Zweichipsystem dadurch erreichen, dass mittels des Flip-Chip-Verfahrens die Frontfläche eines ersten Chips so auf die Frontfläche eines zweiten Chips gebondet wird, dass die E/A-Kontaktflächen auf der Frontfläche des ersten Chips mit den E/A-Kontaktflächen auf der Frontfläche des zweiten Chips verbunden werden, dabei aber einige E/A-Kontaktflächen auf der Oberfläche des zweiten Chips Verbindungsmitteln außerhalb des Zweichipsystems zugänglich bleiben. Weiterhin weist ein dritter Chip eine Vertiefung auf, die groß genug ist, um den ersten Chip aufzunehmen. Die Frontfläche des zweiten Chips wird auf die Frontfläche eines dritten Chips gebondet, wobei der erste Chip von der Vertiefung des dritten Chips aufgenommen wird. Durch das Bonden mittels des Flip-Chip-Verfahrens werden die E/A- Kontaktflächen auf der Frontfläche des zweiten Chips mit den E/A-Kontaktflächen auf der Frontfläche des dritten Chips verbunden, wobei einige E/A-Kontaktflächen auf der Frontfläche des dritten Chips für Anschlüsse außerhalb des Dreichipsystems zur Verfügung bleiben.
  • Außerdem kann die Frontfläche des dritten Chips auf die Frontfläche eines vierten Chips gebondet werden, der eine Vertiefung zum Aufnehmen des ersten und des zweiten Chips aufweist, um so ein Vierchipsystem zu bilden.
  • Ein weiteres Merkmal der vorliegenden Erfindung stellt das Bonden eines dicht belegten und komplexen Logikchips dar (z. B. ein Mikroprozessor), der eine große Menge Wärmeenergie an einen weniger dicht belegten aktiven Chips abstrahlen kann, der wesentlich weniger Wärmeenergie abstrahlt.
  • Der weniger dicht belegte Sekundärchip kann verwendet werden: um Taktsignale hochpräzise zu verteilen; als störfreies Medium für lange Busse, die in der störfreien Umgebung mit einer höheren Geschwindigkeit betrieben werden können als auf der Oberfläche des Primärchips; sowie für weitere wenig energieintensive Bauelemente anderer Typen (z. B. DRAM). Dies ist von Vorteil, weil hierdurch ein leistungsfähigerer Datenaustausch und eine verbesserte Steuerung der Taktverschiebung auf der Systemebene ermöglicht wird und die Bauelemente verbilligt werden.
  • Die Erfindung wird unter Bezug auf die folgenden Figuren erklärt werden, wobei:
  • Fig. 1 ein mittels des C4-Verfahrens auf ein Sekundärsubstrat gebondetes Primärsubstrat zeigt.
  • Fig. 2 einen in 256 quadratische Platten aufgeteilten 16 mm · 16 mm großen Chip zeigt, wobei sich in der Mitte jeder Platte eine E/A-Kontaktfläche befindet.
  • Fig. 3 eine Takttreiber- und -einstellschaltung für 256 Platten auf einem Gitter von 16 mm · 16 mm zeigt.
  • Fig. 4 ein symmetrisches Leitungsnetz für ein Taktverteilungsnetz zeigt, das als binäre Baumstruktur ausgeführt ist.
  • Fig. 5 eine Leiterbahn auf einem störfreien Bus gemäß der vorliegenden Erfindung zeigt.
  • Fig. 6 eine erste Ausführungsart eines gemäß der vorliegenden Erfindung angeordneten Primärchips und Sekundärchips zeigt.
  • Fig. 7 eine zweite Ausführungsart eines gemäß der vorliegenden Erfindung angeordneten Primärchips und Sekundärchips zeigt.
  • Fig. 8 einen gemäß der vorliegenden Erfindung zusammengebondeten Primär-, Sekundär- und Tertiärchip zeigt.
  • Fig. 9 eine Taktabgleichschaltung zeigt, die das Taktsignal um konstante Zeitspannen verzögert.
  • Bei vorhandenen Einchip-Mikroprozessorsystemen ist das Taktverteilungsnetz direkt auf dem Prozessorchip angeordnet. Bei Systemen gemäß der vorliegenden Erfindung hingegen kann das Primärsubstrat ein Mikroprozessorchip ohne Taktverteilungsnetz sein und ein auf einem Sekundärsubstrat bereitgestelltes Taktverteilungsnetz aufweisen. Dabei ist zu beachten, dass die Schaltlogik, und damit auch die Verlustwärme, bei beiden Systemen identisch ist, d. h., dass mit der vorliegenden Erfindung keinerlei. Wärme- oder Kühlprobleme verbunden sind.
  • Ferner ist die aktive Fläche des Sekundärsubstrats äußerst dünn belegt, und die Korrekturknoten der Taktverteilungs- Baumstruktur können in idealer Weise angeordnet werden, wenn sich auf dem Sekundärsubstrat außer dem Taktverteilungsnetz nichts befindet. Insbesondere sind die Treiberstufen symmetrisch zueinander angeordnet und die Längen und Lasten auf allen Leiterbahnen in der gesamten Baumstruktur identisch. Wie zuvor bereits erläutert, wäre dies bei einem realen Mikroprozessorchip nicht möglich, bei dem das Taktverteilungssystem Bestandteil des Mikroprozessorchips ist.
  • Bei der vorliegenden Erfindung ist das dicht belegte Primärsubstrat (z. B. ein Mikroprozessor) in ein große Anzahl quadratischer Platten (z. B. 1 mm · 1 mm oder kleiner) strukturiert, in deren Mitte sich je eine E/A-Kontaktfläche befindet. Alle Zwischenspeicher einer Platte werden durch die Taktkontaktfläche in der Plattenmitte angesteuert. Eine derartige Anordnung wird in Fig. 2 gezeigt.
  • Fig. 2 zeigt im Besonderen einen in 16 · 16 Platten aufgeteilten Chip der Größe 16 mm · 16 mm, bei dem jede Platte ein Quadrat von 1 mm · 1 mm ist. In der Mitte jeder Platte ist eine E/A-Kontaktfläche 200 dargestellt. Diese E/A- Kontaktfläche ist eine lokale Takteingabe-Kontaktfläche, die alle Zwischenspeicher auf dieser Platte ansteuert. Der ungünstigste Manhattanabstand von der E/A-Kontaktfläche bis zu einem Zwischenspeicher beträgt bei dieser Fig. 1 mm.
  • Die Takteingaben an diese E/A-Kontaktflächen erfolgen über Lötkugelverbindungen zu identisch angeordneten E/A- Kontaktflächen auf dem Sekundärsubstrat, auf dem sich das Taktverteilungsnetz für die Logikschaltung des Primärchips befindet. Da das Taktverteilungsnetz auf dem Sekundärsubstrat nur wenig Platz einnimmt, kann das gleichzeitige Eintreffen eines Primärtaktsignals an allen Steuerkontakten auf dem Sekundärsubstrat und damit an allen Platten auf dem Primärsubstrat bis auf eine äußerst geringe Abweichung garantiert werden. Dies wäre bei vorhandenen Mikroprozessoren mit integrierten Taktverteilungsnetzen nicht möglich.
  • Da die Schaltung auf dem Sekundärsubstrat nur wenig Platz in Anspruch nimmt, kann das Taktverteilungsnetz auch die Taktabgleich- und -einstellschaltung aufnehmen, um die Taktverschiebung noch besser zu beherrschen. Dadurch wird der Aufbau des Taktverteilungssystems vereinfacht und gleichzeitig durch Beseitigung der Taktverschiebung die Zykluszeit verbessert.
  • Die Verteilung eines Taktsignals an zahlreiche Eingangspunkte auf einem Substrat, bei dem die Verschiebung des an den Eingangspunkten ankommenden Taktsignals stark verringert wird, wird dadurch erreicht, dass für die Eingangspunkte E/A- Kontaktflächen auf einem gleichmäßigen Gitter über die Oberfläche eines Primärsubstrats hinweg angebracht werden und auf einem Sekundärsubstrat ein Taktverteilungsnetz erzeugt wird, bei dem die Ausgänge des Netzes aus E/A-Kontaktflächen bestehen, die als gleichmäßiges Gitter über die Oberfläche des Sekundärsubstrats verteilt sind. Das Gitter auf dem Sekundärsubstrat stellt ein Spiegelbild des Gitters auf dem Primärsubstrat dar, wobei das Primärsubstrat und das Sekundärsubstrat frontal gebondet werden.
  • Fig. 3 zeigt beispielsweise Rechtecke 300 der Größe 50 um · 400 um auf den Platten eines Chips mit der Fläche von 16 mm · 16 mm. Diese Rechtecke stellen diejenige Fläche dar, die für die zu jeder Platte gehörende Taktabgleich- und -einstellschaltung erforderlich ist. Die Schaltungen in diesen Rechtecken reichen zur Gewährleistung einer sehr stabilen Taktabgleichung und -einstellung vollkommen aus, und aus der Figur ergibt sich deutlich, dass die beanspruchte Fläche vernachlässigbar klein ist.
  • Fig. 4 zeigt ein bevorzugtes Schaltungslayout der Taktverteilungs-Baumstruktur auf dem Sekundärsubstrat, die in Form eines Binärbaums gestaltet ist. Man beachte, dass alle Abstände von den Blattknoten 400 zum Primärtakteingang 402 genau gleich sind und dass auch die Lasten von jedem Knoten aus in jede Richtung gesehen genau gleich sind. An jedem Blattknoten befindet sich eine (nicht gezeigte) Treiberschaltung zum Ansteuern des Ausgangskontakts am Blattknoten.
  • Auf diese Weise wird ein Steuermittel bereitgestellt, das auf die Eingabe von Zustandsdaten für mindestens eine der Treiberschaltungen anspricht, um die Treiberschaltungen um eine durch die eingegebenen Zustandsdaten festgelegte konstante Zeitspanne zu verzögern.
  • Weiterhin können hierdurch auch ein Mittel zum Speichern der Zustandsdaten, welche zum Ansteuern der Treiberschaltungen verwendet werden, sowie die Mittel zum Messen der Ankunftszeit der Taktsignale an den zahlreichen Eingangspunkten bereitgestellt werden. Der in den Zustandsspeichermitteln gespeicherte Zustand kann so geändert werden, dass die Treiberschaltungen durch Ändern ihrer jeweiligen Verzögerungswerte auf den geänderten Zustand reagieren. Hierdurch wird die zwischen den zahlreichen Eingangspunkten auftretende Verschiebung der Taktsignale sehr stark verringert.
  • Die Taktabgleichschaltung (oder Steuermittel) enthält Nur- Lese-Steuerzwischenspeicher, deren Zustand die Schaltung veranlasst, vor dem Verzweigen des ausgehenden Taktsignals die Flanken des Taktsignals bezüglich des Referenzsignals (Eingangstaktsignal) zurückzuschieben.
  • Jede Platte in Fig. 3 verfügt über eigene Speicher zum Zwischenspeichern der Zustandsdaten, und alle diese Zwischenspeicher sind in einem einzigen Lesering auf dem Sekundärsubstrat miteinander verbunden. Die Taktverschiebung kann gemäß der vorliegenden Erfindung noch weiter beeinflusst werden, indem über den Lesering die gesendeten Taktsignale auf dem Primärsubstrat (bzw. Sekundärsubstrat) gemessen und die Taktsignalflanken korrigiert werden. Dies ist ein Standardverfahren.
  • Die Schaltung von Fig. 9 funktioniert wie folgt. Ein globales Taktsignal, das verschoben werden soll, kommt an der Taktabgleichschaltung von Fig. 9 am Eingang 901 einer Laufzeitverzögerungsschaltung 903 an. Die Laufzeitverzögerungsschaltung umfasst Verzögerungsbauelemente, die das Eingangssignal um 100 ps verzögern. Ein Multiplexer 905 wählt entsprechend der Eingabe vom Steuerzwischenspeicher 900a das verzögerte oder das nichtverzögerte Signal aus. Der Ausgang des Multiplexers 905 führt zu einer Feinverzögerungsschaltung 904, die ebenfalls Verzögerungselemente zum. Verzögern des Signals in 25-ps- Schritten umfasst. Ein Multiplexer 902 wählt entsprechend den Eingaben der Steuerzwischenspeicher 900b und 900c das gewünschte Ausgangssignal aus. Am Ausgang des Multiplexers 902 wird eine verzögerte Version des ursprünglich in die Schaltung 904 eingegebenen Signals bereitgestellt, welches um ein ganzzahliges Vielfaches von 25 ps verzögert wurde.
  • Ein weiteres durch das Verwenden eines zweiten Substrats mit niedrigem Belegungsgrad bewirktes Merkmal der vorliegenden Erfindung besteht in einem störfreien ("stillen") Bus, der auf dem Sekundärsubstrat benutzt werden kann. Dieses Verfahren des störfreien Busses kann nicht auf dem Primärsubstrat eingesetzt werden, da die Metallebenen auf diesem Substrat bereits stark ausgelastet sind und die Störstrahlung für dieses Verfahren zu stark ist.
  • Insbesondere können, da das Taktverteilungsnetz nur einen vernachlässigbar kleinen Teil der verfügbaren Leitungskanäle benötigt, die meisten Leitungskanäle auf dem Sekundärsubstrat (möglicherweise einschließlich mehrerer kompletter Leiterebenen) auf Massepotential gelegt werden, um so eine stark abgeschirmte (stille) Umgebung für die wenigen Signale bereitzustellen, die gerade auf dem Sekundärsubstrat verkehren.
  • Dies kann dadurch erreicht werden, dass die Signalleitungen durch inaktive Bereiche auf dem Chip, geerdete Leitungen entlang der Signalleitungen in derselben Leitungsebene und geerdete Leitungen entlang der Signalleitungen in benachbarten Leitungsebenen geführt werden.
  • Wenn ein Primärchip mit ersten und zweiten Schaltungselementen bereitgestellt wird, kann eine störfreie Umgebung erreicht werden, indem die Hochgeschwindigkeits-Signalleitungen auf dem Sekundärchip angeordnet werden, indem der Primärchip frontal auf den Sekundärchip gebondet wird und indem die Signale vom ersten Bauelement auf dem Primärchip über die Lötkugeln zum Sekundärchip gesendet werden. Die Hochgeschwindigkeits- Signalleitungen auf dem Sekundärchip können dazu verwendet werden, die Datenübertragung zu erleichtern; auf der Eingangsseite der Hochgeschwindigkeits-Signalleitungen auf dem Sekundärchip können die Signale durch die Lötkugeln auf den Primärchip an das zweite Bauelement auf dem Primärchip gesendet werden.
  • Fig. 5 zeigt eine Signalleitung auf dem störfreien Bus. Da die Umgebung sehr störfrei ist, kann an die Leitung durch eine sehr hochohmige Vorladeschaltung 500 eine mittlere Spannung angelegt werden. Über diese Vorladeschaltung fließt ständig ein kleiner, durch die hohe Impedanz begrenzter Strom. Diese Schaltung könnte man in einer gestörten Umgebung nicht einsetzen, da in der vorgespannten Schaltung durch eingekoppelte Störungen ziemlich leicht Zufalls- Spannungsschwankungen entstehen können.
  • Der Eingang in die Leitung ist ein getaktetes Durchlassgatter 502, das eine kurze Probe der statischen Eingabe abnimmt und es der kleinen Probe erlaubt, den vorgespannten Bus schnell in die entsprechende Richtung zu ziehen, bevor der Bus einen Ruhepunkt in der Nähe seines vorgespannten Zustands einnehmen kann.
  • Dies führt zum Entstehen einer Wanderwelle, deren Geschwindigkeit von der charakteristischen Leitungsimpedanz abhängt. Das Signal erreicht das andere Ende der Leitung wesentlich schneller, als wenn die Leitung durch irgendeine Treiberschaltung vorgespannt würde, welche in einer störungsreichen Umgebung als Standardübertragungsmittel eingesetzt würde. Am Ende der Leitung wird der Impuls des schwachen Signals von einer Standardtreiberschaltung 504 in ein statisches Signal umgewandelt.
  • Die Signalübertragungsmittel beinhalten also eine aktive hochohmige Vorspannungsschaltung und eine Schaltung, die ein Eingangssignal zur Sendeseite einer Leitung durchlässt. Die Vorspannungsschaltung hält die Spannung der Leitung auf einem Pegel zwischen den Logikpegeln 0 und 1, und die Gatterschaltung wird zum Abtasten des Eingangssignals durch einen Taktimpuls periodisch geöffnet und geschlossen, um den Übertragungsmitteln die Übertragung von Impulsen schwacher Signal in einer störungsfreien Umgebung in Abhängigkeit vom Zustand des Eingangssignals zu ermöglichen.
  • Auf dem Sekundärsubstrat können dort, wo Platz ist, andere Schaltkreise mit geringem Energiebedarf angeordnet werden, wenn diese in der Nähe der störungsfreien Busse keine störungsreiche Umgebung schaffen. Immer häufiger werden Systeme vorgeschlagen, bei denen ein Prozessorchip über einen eigenen DRAM (dynamischer RAM) verfügt, der wie ein großer L2- Zwischenspeicher (Cache) fungiert. Bei diesen Systemen sind der Mikroprozessor und der L2 als separate Chips dicht nebeneinander auf einem Mehrchipmodul (MultiChip Module, MCM) angebracht.
  • Wenn sich die beiden Chips dicht nebeneinander befinden, beträgt die ungünstigste Signallaufstrecke ungefähr drei "Chiplängen" (drei Seitenlängen eines Chips), die jedoch durch ein ausgeklügeltes Design möglicherweise bis auf zwei Chiplängen reduziert werden kann.
  • Handelt es sich jedoch bei dem L2 um einen DRAM, wird für den Bereitschaftszustand nur wenig Energie verbraucht, und der DRAM kann gemäß der vorliegenden Erfindung in das Sekundärsubstrat integriert und direkt auf den CP-Chip gebondet werden, ohne Kühlprobleme zu verursachen. Im ungünstigsten Fall beträgt hier der Abstand zwei Chiplängen, der durch ein ausgeklügeltes Design möglicherweise bis auf eine Chiplänge reduziert werden kann.
  • Dieses Verfahren verbessert die Leistungsfähigkeit durch Verringerung des Finite-Cache-Effektes (Finite Cache, kleinster Zwischenspeicher). (Der Beitrag des "Finite Cache" zu "Zyklen pro Anweisung" (Cycles Per Instruction, CPI), einem Maß für die Leistungsfähigkeit eines Prozessors, ist durch das Produkt von Ausfallrate (Ausfälle pro Anweisung) des Zwischenspeichers auf dem Chip und Ausfallverlust (Zyklen pro Ausfall) bei Zugriff auf die Speicherhierarchie außerhalb des Chips definiert. Ein Teil dieses Ausfallverlusts besteht in der Verzögerung, die auf dem Weg vom CP-Chip zum L2 und zurück auftritt.) Es vermag auch Verzögerungen von mehreren Zyklen bis auf einen einzigen Zyklus zu verringern, wodurch die Warteschlangenverarbeitung und weitere zweitrangige Leistungsmerkmale verbessert werden.
  • Eine Verringerung des Übertragungsabstands zwischen dem Logikchip und einem DRAM-Chip kann dadurch erreicht werden, dass der Logikchip unter Anwendung des Flip-Chip-Verfahrens frontal auf den DRAM-Chip gebondet wird.
  • Fig. 6-8 zeigen verschiedene Ausführungsarten gemäß der vorliegenden Erfindung.
  • In Fig. 6 weisen das Primärsubstrat und das Sekundärsubstrat vergleichbare Größe auf, sie sind aber gegeneinander versetzt so mittels Lötkugeln 600 miteinander verbunden, dass E/A- Kontaktpunkte 602 des Primärsubstrats und E/A-Kontaktstifte 604 des Sekundärsubstrats für äußere Anschlüsse frei liegen. Wie oben beschrieben, weisen sowohl das Primärsubstrat als auch das Sekundärsubstrat aktive Logikschaltungen auf.
  • In Fig. 7 ist das Primärsubstrat ein wenig kleiner als das Sekundärsubstrat, so dass E/A-Kontaktpunkte des Sekundärsubstrats für äußere Anschlüsse frei liegen. Auch hier weisen sowohl das Primärsubstrat als auch das Sekundärsubstrat aktive Logikschaltungen auf.
  • Die Erfindung kann erweitert werden, um auch ein Tertiärsubstrat (und weitere Substrate) zu enthalten, wie in Fig. 8 gezeigt wird. Die Ausführungsart von Fig. 8 enthält ein Primärsubstrat 800, ein Sekundärsubstrat 802 und ein Tertiärsubstrat 804. Das Primärsubstrat und das Sekundärsubstrat sind durch Lötkugeln 806 miteinander verbunden, welche an entsprechenden E/A-Kontaktflächen angeordnet sind. Die äußeren E/A-Kontaktflächen 808 sind mittels des C4-Verfahrens (Flip-Chip-Verfahren) an Kontaktflächen des Tertiärsubstrats gebondet. Um diese Verbindung zu ermöglichen, kann im Tertiärsubstrat eine Vertiefung zum Aufnehmen des Primärsubstrats vorgesehen werden. Die äußeren E/A-Kontaktpunkte 810 des Tertiärsubstrats liegen für äußere Anschlüsse frei.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie die Herstellung von preiswerteren Bauelementen ermöglicht. Beim Fall Prozessor/DRAM wird ein Mehrchipmodul (Zweiebenenbauelement) benötigt, das nach einem Verfahren nach dem Stand der Technik hergestellt wird; derartige Zweiebenenbauelemente nehmen die Fläche von zwei Chips ein, die von einem Dreiebenenbauelement. (z. B. einer Karte) aufgenommen werden.
  • Bei dem gemäß der vorliegenden Erfindung hergestellten System Prozessor/DRAM liegt kein eigentliches Zweiebenenbauelement vor, da das DRAM-Sekundärsubstrat den "Träger" für das Prozessor-Primärsubstrat darstellt. Dieses aus Prozessor/DRAM bestehende Einzelbauelement kann durch Drahtbonden oder nach dem C4-Verfahren direkt zu einem Dreiebenenbauelement gebondet werden, wobei der Flächenbedarf lediglich proportional der Fläche des Sekundärsubstrats (d. h., der Fläche eines Einzelchips) ist. Dasselbe Dreiebenenbauelement, das gegenwärtig in derartigen Systemen verwendet wird, könnte doppelt so viele Systeme aufnehmen, wenn es gemäß der vorliegenden Erfindung hergestellt würde.
  • In den folgenden nummerierten Abschnitten werden weitere Merkmale aufgeführt:
  • 1. Die abgeschirmten Leitungen können zum Übertragen von Datensignalen verwendet werden.
  • 2. Das System kann Übertragungsmittel einschließlich einer hochohmigen Vorspannungsschaltung und einer Schaltung zum Durchlassen eines Eingangssignals an die Sendeseite einer Leitung umfassen, wobei die Vorspannungsschaltung die Spannung der Leitung auf einem Pegel zwischen den Logikpegeln 0 und 1 hält, wobei die Gatterschaltung durch einen Taktimpuls periodisch geöffnet und geschlossen wird, um das Eingangssignal abzutasten und durch die Übertragungsmittel Signalimpulse in Abhängigkeit vom Zustand des Eingangssignals in einer störfreien Umgebung zu übertragen.
  • 3. Das Sekundärsubstrat kann die abgeschirmten Leitungsbahnen enthalten.
  • 4. In dem System von Abschnitt 3 können die abgeschirmten Leitungsbahnen zum Übertragen von Signalen verwendet werden.
  • 5. Das System von Abschnitt 4 kann ferner Übertragungsmittel einschließlich einer aktiven hochohmigen Vorspannungsschaltung sowie eine Schaltung zum Einspeisen eines Eingangssignals in die Sendeseite einer Leitung umfassen, wobei die Vorspannungsschaltung die Spannung der Leitung auf einem Pegel zwischen den Logikpegeln 0 und 1 hält und die Gatterschaltung durch einen Taktimpuls periodisch geöffnet und geschlossen wird, um das Eingangssignal abzutasten, damit die Übertragungsmittel Impulse der schwachen Signale in Abhängigkeit vom Zustand des Eingangssignals in einer störfreien Umgebung übertragen können.
  • 6. In dem System von Abschnitt 5 können die Übertragungsmittel dazu verwendet werden, Signale zwischen den Bauelementen auf dem Primärchip zu übertragen.
  • 7. Der Sekundärchip kann einen DRAM enthalten.
  • 8. Das System kann einen zweiten Primärchip umfassen, wobei der Primärchip frontal so mit dem Sekundärchip verbunden ist, dass E/A-Kontaktflächen zumindest auf dem Sekundärchip Verbindungsmitteln außerhalb des Chipsystems zugänglich bleiben.
  • 9. Das System von Abschnitt 8 kann ferner einen Tertiärchip mit einer Vertiefung zum Aufnehmen des Primärchips umfassen, wobei der Sekundärchip frontal so mit dem Tertiärchip verbunden ist, dass die E/A-Kontaktflächen auf dem Tertiärchip Verbindungsmitteln außerhalb des Systems zugänglich bleiben.
  • 10. Ein System hierarchisch miteinander verbundener Chips mit mehr als drei Hierarchieebenen, bei dem auf jeder Hierarchieebene der Chip auf dieser Ebene eine Vertiefung zum Aufnehmen von Untersystemen niedrigerer Ordnung aufweist und der Chip auf der höchsten Ebene jeder der niedrigeren Ebenen frontal so mit dem Chip der betreffenden Ebene verbunden ist, dass einige E/A- Kontaktflächen des Chips dieser Ebene Verbindungsmitteln oberhalb dieser Hierarchieebene zugänglich sind.
  • 11. Ein integrierter Schaltkreischip, der inaktive Bereiche und Bereiche mit unbenutzten Leitungsbahnen auf einer oder mehreren Metallleitungsebenen umfasst und bei dem eine Vielzahl von Leitungen in den Leitungsbahnen so mit einem gemeinsamen Masseanschluss verbunden sind, dass einige Leitungen in den Leitungsbahnen durch die auf Masse liegenden Leitungsbahnen abgeschirmt werden.
  • 12. Ein Verfahren zum Verteilen eines Taktsignals an zahlreiche Eingangspunkte auf einem Chip, bei welchem die Verschiebung des Taktsignals bei Ankunft an den Eingangspunkten sehr stark verringert wird und welches die folgenden Schritte umfasst:
  • Anordnen von E/A-Kontaktflächen für die Eingangspunkte auf einem gleichmäßigen Gitter auf der Oberfläche eines Primärchips,
  • Einrichten eines Taktverteilungsnetzes auf einem Sekundärchip, wobei die Ausgänge des Netzes E/A- Kontaktflächen sind, die auf einem regelmäßigen Gitter auf der Oberfläche des Sekundärchips angeordnet sind, wobei das Gitter auf dem. Sekundärchip ein Spiegelbild der Gitters des Primärchips darstellt.
  • Bonden des Primärchips an den Sekundärchip in frontaler Anordnung.
  • 13. Das Verfahren von Abschnitt 12 kann ferner den Schritt der Ausführung des Taktverteilungsnetzes als symmetrische Baumstruktur mit gleichen Lasten und Leitungslängen aufweisen, die sich von jedem Fächerknoten auf dem Sekundärchip aus fächerförmig in alle Richtungen erstrecken, und bei dem die E/A-Kontaktflächen Blattknoten dieser Baumstruktur darstellen.
  • 14. Das Verfahren von Abschnitt 13 kann ferner den Schritt des Anordnens einer Treiberschaltung an jedem der Blattknoten umfassen.
  • 15. Das Verfahren von Abschnitt 14 kann ferner den Schritt des Bereitstellens von Steuermitteln für mindestens eine der Treiberschaltungen umfassen, die auf die eingegebenen Zustandsdaten reagieren, um die Treiberschaltung um eine durch die eingegebenen Zustandsdaten festgelegte konstante Zeitspanne zu verzögern.
  • 16. Das Verfahren von Abschnitt 15 kann ferner den Schritt des Bereitstellens von Mitteln zum Speichern der eingegebenen Zustandsdaten umfassen, welche zum Ansteuern der Treiberschaltungen verwendet werden.
  • 17. Das Verfahren von Abschnitt 16 kann ferner die Schritte des Messens der Taktsignale an zahlreichen Eingangspunkten und des Änderns der in den Zustandsspeichermitteln gespeicherten Zustandsdaten umfassen, damit die Treiberschaltungen durch Ändern ihrer relativen Verzögerungen auf den geänderten Zustand reagieren, um so die Verschiebung der Taktsignale zwischen den zahlreichen Eingangspunkten sehr stark zu verringern.
  • 18. Ein Verfahren zum Schaffen einer störungsarmen Umgebung für Signalleitungen auf einem Chip, das die folgenden Schritte umfasst:
  • Führender Signalleitungen durch die inaktiven Oberflächenbereiche auf dem Chip,
  • Führen von auf Massepotential liegenden Leitungen entlang der Signalleitungen in derselben Leitungsebene, und
  • Führen von auf Massepotential liegenden Leitungen entlang den Signalleitungen auf benachbarten Leitungsebenen.
  • 19. Das Verfahren von Abschnitt 18 kann ferner umfassen:
  • dauerhaftes und aktives Versorgen der Signalleitungen mit einer Ruhespannung, deren Wert zwischen den Logikpegeln 0 und 1 liegt, mittels einer hochohmigen Schaltung, die eine zeitweise auftretende Störung dieser Ruhespannung durch schwache Signale zulässt,
  • sporadisches Einspeisen schwacher Signale in die Übertragungsseite der Signalleitung, um diese auf die Dateneingabe reagierende Ruhespannung zu stören; und
  • Empfangen des schwachen Signals an der Empfangsseite der Signalleitung.
  • 20. Das Verfahren von Abschnitt 19 kann ferner umfassen:
  • Bereitstellen eines Primärchips, der erste und zweite Schaltkreisbauelemente aufweist;
  • Anordnen der Hochgeschwindigkeits-Signalleitungen auf dem Sekundärchip;
  • Frontales Bonden des Primärchips an den Sekundärchip;
  • Sendender Signale von dem ersten Bauelement auf dem Primärchip durch die Lötkugeln an den Sekundärchip,
  • Verwenden der Hochgeschwindigkeits-Signalleitungen auf dem Sekundärchip, um die Übertragung zu erleichtern, und
  • Senden der Signale von der Empfangsseite der Hochgeschwindigkeits-Signalleitungen auf dem Sekundärchip durch die Lötkugeln auf dem Primärchip an das zweite Bauelement auf dem Primärchip.
  • 21. Ein Verfahren zum Minimieren des Übertragungsabstands zwischen einem Logikschaltungschip und einem DRAM-Chip, welches den Schritt des frontalen Bondens des Logikschaltungschips an den DRAM-Chip unter Verwendung des Flip-Chip-Verfahrens beinhaltet.
  • 22. Ein Verfahren zum Herstellen eines Mehrchipsystems, das die folgenden Schritte umfasst:
  • Herstellen eines Zweichipsystems durch Bonden der Frontfläche eines ersten Chips an die Frontfläche eines zweiten Chips unter Verwendung des Flip-Chip-Verfahrens, indem die E/A-Kontaktflächen auf der Frontfläche des ersten Chips mit den E/A-Kontaktflächen auf der Frontfläche des zweiten Chips verbunden werden und gleichzeitig einige E/A-Kontaktflächen auf der Oberfläche des ersten Chips für Verbindungen außerhalb des Zweichipsystems verfügbar zugänglich bleiben.
  • Bereitstellen einer Vertiefung auf einem dritten Chip, die groß genug ist, um den ersten Chip aufzunehmen, und
  • Bonden der Frontfläche des zweiten Chips auf die Frontfläche des dritten Chips, wobei der erste Chip in die Vertiefung in dem dritten Chip eingefügt wird und der Bondschritt das Flip-Chip-Verfahren anwendet, um die zugänglichen E/A-Kontaktflächen auf der Frontfläche des zweiten Chips mit den E/A-Kontaktflächen auf der Frontfläche des dritten Chips zu verbinden, wobei einige E/A-Kontaktflächen auf der Frontfläche des dritten Chips für Verbindungen außerhalb des Dreichipsystems zugänglich bleiben.
  • 23. Das Verfahren von Abschnitt 22 kann ferner das Bonden der Frontfläche des dritten Chips an die Frontfläche eines vierten Chips umfassen, wobei der vierte Chip eine Vertiefung zum Aufnehmen des ersten und des zweiten Chips aufweist, um so ein Vierchipsystem zu bilden.

Claims (10)

1. System, welches einen Primärchip und einen Sekundärchip umfasst, die jeweils aktive Bauelemente aufweisen, wobei der Primärchip über dichter angeordnete aktive Bauelemente verfügt als der Sekundärchip und wobei der Primärchip und der Sekundärchip frontal so miteinander verbunden sind, dass die E/A-Kontaktflächen (604) zumindest auf dem Sekundärchip Verbindungsmitteln außerhalb des Systems zugänglich bleiben, in welchem der Primärchip eine Schaltlogik enthält und der Sekundärchip eine Schaltlogik einschließlich eines Taktverteilungsnetzes zum Liefern von Taktsignalen an die Schaltlogik auf dem Primärchip über eine Vielzahl von Verbindungspunkten zwischen den Frontflächen des Primärchips und des Sekundärchips enthält, in welchem das Taktverteilungsnetz eine gefächerte Baumstruktur mit in einem regelmäßigen Gitter angeordneten Blattknoten darstellt, wobei jeder Blattknoten eine E/A- Treiberschaltung enthält, jede E/A-Treiberschaltung eine E/A-Kontaktfläche ansteuert, die an den Punkten des Gitters zentriert sind, die den Blattknoten entsprechen, und jede E/A-Kontaktfläche auf dem Primärchip als ein Takteingang dient.
2. System nach Ansprach 1, bei dem jeder Takteingang zum Ansteuern nahe gelegener Speicherelemente verwendet wird, die mit dem Eingang verbunden sind.
3. System nach Anspruch 1 oder Anspruch 2, in welchem mindestens eine der E/A-Treiberschaltungen ferner ein Steuermittel (903) zum Verzögern des Eingangstaktes um eine festgelegte Zeitspanne enthält.
4. System nach einem der Ansprüche 1 bis 3, in welchem das Steuermittel eine Zustandsinformation speichert, die eine von mehreren festgelegten Zeitspannen definiert, wobei die Zustandsinformationen durch Speichermittel aufbewahrt werden, die durch eine Suchoperation gesetzt werden können.
5. System nach einem der vorangehenden Ansprüche, bei welchem der Primärchip und der Sekundärchip mittels Lötkugeln (600) miteinander verbunden sind.
6. System nach einem der vorangehenden Ansprüche, bei welchem die Frontfläche des Primärchips (701) eine kleinere Fläche aufweist als die Frontfläche des Sekundärchips (702).
7. System nach einem der vorangehenden Ansprüche, bei welchem der Primärchip und der Sekundärchip frontal gegeneinander versetzt verbunden sind.
8. System nach einem der vorangehenden Ansprüche, bei welchem mindestens ein Primärchip oder Sekundärchip inaktive Bereiche und Bereiche mit unbenutzten Leitungsbahnen in einer oder mehreren Metallleitungsebenen enthält, in denen eine Vielzahl von Leitungen in den Leitungsbahnen durch die Masseleitungen abgeschirmt werden.
9. System nach einem der vorangehenden Ansprüche, welches ferner einen Tertiärchip umfasst, der eine Vertiefung zum Aufnehmen des Primärchips aufweist, und bei welchem der Sekundärchip frontal so mit dem Tertiärchip verbunden ist, dass die E/A-Kontaktflächen auf dem Tertiärchip Verbindungsmitteln außerhalb des Systems zugänglich bleiben.
10. System nach einem der, vorangehenden Ansprüche, in welchem der Primarchip ein Prozessor ist und in welchem der Sekundärchip DRAM-Speicher enthält.
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