JPH04346463A - マイクロ波帯パッケージ - Google Patents
マイクロ波帯パッケージInfo
- Publication number
- JPH04346463A JPH04346463A JP3119773A JP11977391A JPH04346463A JP H04346463 A JPH04346463 A JP H04346463A JP 3119773 A JP3119773 A JP 3119773A JP 11977391 A JP11977391 A JP 11977391A JP H04346463 A JPH04346463 A JP H04346463A
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- Japan
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- package
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- microwave band
- planar
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路を実装
するマイクロ波帯パッケージに関するものである。
するマイクロ波帯パッケージに関するものである。
【０００２】
【従来の技術】図２は、従来のモノリシックマイクロ波
集積回路を実装するためのマイクロ波帯パッケージの一
例を示す側断面図である。この図において、１は、例え
ばガリウムヒ素（ＧａＡｓ）などの半導体基板の表面上
にトランジスタ，抵抗，キャパシタ，インダクタなどを
集積化して所定の機能を実現した集積回路（以下ＩＣと
いう）、２はセラミック，プラスチックまたは金属等で
形成された平面基板で、この平面基板２上には、ＩＣ１
が実装されている他、例えば金属薄膜−絶縁膜−金属薄
膜をパターニングして形成されたキャパシタ３、金属薄
膜よりなるインダクタ４、伝送線路（図示せず）等で形
成された所定の回路が作製されている。５は金メッキ等
で形成された接地面である。６はスルーホールで、ＩＣ
１の接地面とパッケージの接地面５等を連結している。
集積回路を実装するためのマイクロ波帯パッケージの一
例を示す側断面図である。この図において、１は、例え
ばガリウムヒ素（ＧａＡｓ）などの半導体基板の表面上
にトランジスタ，抵抗，キャパシタ，インダクタなどを
集積化して所定の機能を実現した集積回路（以下ＩＣと
いう）、２はセラミック，プラスチックまたは金属等で
形成された平面基板で、この平面基板２上には、ＩＣ１
が実装されている他、例えば金属薄膜−絶縁膜−金属薄
膜をパターニングして形成されたキャパシタ３、金属薄
膜よりなるインダクタ４、伝送線路（図示せず）等で形
成された所定の回路が作製されている。５は金メッキ等
で形成された接地面である。６はスルーホールで、ＩＣ
１の接地面とパッケージの接地面５等を連結している。
【０００３】図３は、平面基板を積層して形成した従来
のパッケージの一例を示す側断面図で、図２と同一符号
は同一部分を示し、２Ａは第１の平面基板、２Ｂは第２
の平面基板を示し、平面基板２Ｂ上にはＩＣ１がＡｕ，
Ｓｎ等からなるはんだで実装され、かつキャパシタ３，
インダクタ４，伝送線路等により所定の回路が形成され
ている。そして、電気信号はパッケージ内に入力される
と所定の回路を通過した後、ＩＣ１内で所定の作用を受
け所定の回路を通過しパッケージ外へ出力される。
のパッケージの一例を示す側断面図で、図２と同一符号
は同一部分を示し、２Ａは第１の平面基板、２Ｂは第２
の平面基板を示し、平面基板２Ｂ上にはＩＣ１がＡｕ，
Ｓｎ等からなるはんだで実装され、かつキャパシタ３，
インダクタ４，伝送線路等により所定の回路が形成され
ている。そして、電気信号はパッケージ内に入力される
と所定の回路を通過した後、ＩＣ１内で所定の作用を受
け所定の回路を通過しパッケージ外へ出力される。
【０００４】
【発明が解決しようとする課題】従来のマイクロ波帯パ
ッケージは、以上のように構成されているので、１ＧＨ
ｚ以上のマイクロ波帯で動作させる場合には、多層に積
層された各層回路間で回路を伝送する電気信号等が相互
に電磁的に影響して電気的結合を起こし、その結果各層
で独立して設計した所望の設計値が実現しないという問
題点があった。
ッケージは、以上のように構成されているので、１ＧＨ
ｚ以上のマイクロ波帯で動作させる場合には、多層に積
層された各層回路間で回路を伝送する電気信号等が相互
に電磁的に影響して電気的結合を起こし、その結果各層
で独立して設計した所望の設計値が実現しないという問
題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、マイクロ波帯で動作させる場合
の各平面基板の回路間の電気的結合を防止するようにし
たマイクロ波帯パッケージを得ることを目的とする。
ためになされたもので、マイクロ波帯で動作させる場合
の各平面基板の回路間の電気的結合を防止するようにし
たマイクロ波帯パッケージを得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るマイクロ波
帯パッケージは、平面基板を多層に積層した各平面基板
のうち、集積回路または所定の回路を形成した平面基板
の集積回路または所定の回路を形成した面と、集積回路
または所定の回路を形成した平面基板の下方および上方
の平面基板の各一面にそれぞれ接地面を形成し、かつこ
れらの接地面間を連結するスルーホールを設けたもので
ある。
帯パッケージは、平面基板を多層に積層した各平面基板
のうち、集積回路または所定の回路を形成した平面基板
の集積回路または所定の回路を形成した面と、集積回路
または所定の回路を形成した平面基板の下方および上方
の平面基板の各一面にそれぞれ接地面を形成し、かつこ
れらの接地面間を連結するスルーホールを設けたもので
ある。
【０００７】
【作用】本発明においては、パッケージ内部のＩＣを実
装あるいは所定の回路を形成した複数の平面基板の各層
間に接地面を作製した層を設けたことにより、各層上の
回路等による電磁気的影響による結合を防止する多層の
パッケージを得ることが可能となる。
装あるいは所定の回路を形成した複数の平面基板の各層
間に接地面を作製した層を設けたことにより、各層上の
回路等による電磁気的影響による結合を防止する多層の
パッケージを得ることが可能となる。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例を示す側断面図である。こ
の図において、図２，図３と同一符号は同一部分を示し
、２Ｃは第３の平面基板、２Ｄは第４の平面基板で、第
１の平面基板２Ａ〜第４の平面基板２Ｄが多層に構成さ
れるとともに、第２の平面基板２ＢにはＩＣ１が実装さ
れる他、第３の平面基板２Ｃにはキャパシタ３，第１の
平面基板２Ａにはインダクタ４，また、各平面基板２Ａ
〜２Ｄにはいずれも伝送線路（図示せず）からなる所定
の回路が設けられている。そして、ＩＣ１を実装し所定
の回路が形成された第２の平面基板２ＢのＩＣ１または
所定の回路が形成された面および第２の平面基板２Ｂの
下方の第１の平面基板２Ａの一面および第２の平面基板
２Ｂの上方の第４の平面基板２Ｄの一面には接地面５が
形成され、これらの接地面５は相互にスルーホール６で
接続されている。
る。図１は本発明の一実施例を示す側断面図である。こ
の図において、図２，図３と同一符号は同一部分を示し
、２Ｃは第３の平面基板、２Ｄは第４の平面基板で、第
１の平面基板２Ａ〜第４の平面基板２Ｄが多層に構成さ
れるとともに、第２の平面基板２ＢにはＩＣ１が実装さ
れる他、第３の平面基板２Ｃにはキャパシタ３，第１の
平面基板２Ａにはインダクタ４，また、各平面基板２Ａ
〜２Ｄにはいずれも伝送線路（図示せず）からなる所定
の回路が設けられている。そして、ＩＣ１を実装し所定
の回路が形成された第２の平面基板２ＢのＩＣ１または
所定の回路が形成された面および第２の平面基板２Ｂの
下方の第１の平面基板２Ａの一面および第２の平面基板
２Ｂの上方の第４の平面基板２Ｄの一面には接地面５が
形成され、これらの接地面５は相互にスルーホール６で
接続されている。
【０００９】高周波などの電気信号は、パッケージ内部
に入力された後、各平面基板２Ａ〜２Ｄ上の所定の回路
やＩＣ１等を通過し所定の作用を受けた後、パッケージ
外部へ出力される。パッケージ内部では各平面基板２Ａ
〜２Ｄ上の回路が構成され、それぞれ電磁気的な影響を
周囲に及ぼすが、接地面５を設けたことにより、各平面
基板２Ａ〜２Ｄ上の回路間の電磁気的影響をシールドし
て電気的結合を防止している。
に入力された後、各平面基板２Ａ〜２Ｄ上の所定の回路
やＩＣ１等を通過し所定の作用を受けた後、パッケージ
外部へ出力される。パッケージ内部では各平面基板２Ａ
〜２Ｄ上の回路が構成され、それぞれ電磁気的な影響を
周囲に及ぼすが、接地面５を設けたことにより、各平面
基板２Ａ〜２Ｄ上の回路間の電磁気的影響をシールドし
て電気的結合を防止している。
【００１０】なお、上記実施例において、第２の平面基
板２Ｂの露出された上面にＩＣ１を気密封止するため導
電性キャップ（図示せず）を施すことにより、また、第
３，第４の平面基板２Ｃ，２ＤのＩＣ１側の側面をメタ
ライズすることにより、回路間のカップリングとともに
ＩＣ１とのカップリングも防止することができる。さら
に、接地面５は少なくともシールドしたい部分を挟むよ
うに構成すればよく、多層にシールドしてもよいことは
いうまでもない。
板２Ｂの露出された上面にＩＣ１を気密封止するため導
電性キャップ（図示せず）を施すことにより、また、第
３，第４の平面基板２Ｃ，２ＤのＩＣ１側の側面をメタ
ライズすることにより、回路間のカップリングとともに
ＩＣ１とのカップリングも防止することができる。さら
に、接地面５は少なくともシールドしたい部分を挟むよ
うに構成すればよく、多層にシールドしてもよいことは
いうまでもない。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
平面基板を多層に積層した各平面基板のうち、集積回路
または所定の回路を形成した平面基板の集積回路または
所定の回路を形成した面と、集積回路または所定の回路
を形成した平面基板の下方および上方の平面基板の各一
面にそれぞれ接地面を形成し、かつこれらの接地面間を
連結するスルーホールを設けたので、電気的結合を防止
できる精度のよいマイクロ波帯パッケージが得られる効
果がある。
平面基板を多層に積層した各平面基板のうち、集積回路
または所定の回路を形成した平面基板の集積回路または
所定の回路を形成した面と、集積回路または所定の回路
を形成した平面基板の下方および上方の平面基板の各一
面にそれぞれ接地面を形成し、かつこれらの接地面間を
連結するスルーホールを設けたので、電気的結合を防止
できる精度のよいマイクロ波帯パッケージが得られる効
果がある。
【図１】本発明の一実施例を示す側断面図である。
【図２】従来のパッケージの一例を示す側断面図である
。
。
【図３】平面基板を積層して形成した従来のパッケージ
の一例を示す側断面図である。
の一例を示す側断面図である。
１ ＩＣ
２Ａ 第１の平面基板
２Ｂ 第２の平面基板
２Ｃ 第３の平面基板
２Ｄ 第４の平面基板
３ キャパシタ
４ インダクタ
５ 接地面
６ スルーホール
Claims (1)
- 【請求項１】平面基板を多層に積層した各平面基板のう
ち、集積回路または所定の回路を形成した平面基板の前
記集積回路または所定の回路を形成した面と、前記集積
回路または所定の回路を形成した平面基板の下方および
上方の平面基板の各一面にそれぞれ接地面を形成し、か
つこれらの接地面間を連結するスルーホールを設けたこ
とを特徴とするマイクロ波帯パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119773A JPH04346463A (ja) | 1991-05-24 | 1991-05-24 | マイクロ波帯パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119773A JPH04346463A (ja) | 1991-05-24 | 1991-05-24 | マイクロ波帯パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346463A true JPH04346463A (ja) | 1992-12-02 |
Family
ID=14769857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119773A Pending JPH04346463A (ja) | 1991-05-24 | 1991-05-24 | マイクロ波帯パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760478A (en) * | 1996-08-20 | 1998-06-02 | International Business Machines Corporation | Clock skew minimization system and method for integrated circuits |
-
1991
- 1991-05-24 JP JP3119773A patent/JPH04346463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760478A (en) * | 1996-08-20 | 1998-06-02 | International Business Machines Corporation | Clock skew minimization system and method for integrated circuits |
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