KR20020058201A - 반도체패키지 및 그 제조 방법 - Google Patents

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KR20020058201A
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마이클 디. 오브라이언
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Abstract

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 회로기판을 채택하지 않고, 전기적 성능 및 방열 성능을 향상시키며, 초박형의 스택형 반도체패키지를 제공할 수 있도록, 하면에 다수의 입출력패드가 배열된 제1반도체칩과; 상기 제1반도체칩의 특정 입출력패드에 형성된 도전성 범프와; 상기 제1반도체칩의 하면에 위치된 동시에, 상면에는 다수의 입출력패드가 형성되고, 상기 입출력패드는 상기 도전성 범프에 접속된 제2반도체칩과; 상기 제1반도체칩의 다른 입출력패드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 스택형 칩싸이즈(Stacked Chip Size) 반도체패키지에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택(Stack)함으로써 다기능화 및 고성능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 랜드(20b')를 갖는 배선패턴(20')이 형성되어 있고, 상기 배선패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다.
또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층(3')에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층(3')으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면 둘레에는 다수의 입출력패드(4',8')가 형성되어 있다(이러한 반도체칩을 통상 엣지패드형 반도체칩이라 함). 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 배선패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 배선패턴(20')중 랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 다기능화 및 고성능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 이러한 종래의 스택형 반도체패키지는 구성 요소로서 고가의 회로기판이 이용됨으로써, 그 반도체패키지의 가격이 고가로 되는 단점이 있다. 일례로, 상기 회로기판은 반도체패키지의 전체 가격중 대략 60% 내외의 비중을 차지한다.
또한, 상기 회로기판을 이용함으로써, 반도체칩으로부터 마더보드까지의 신호 라인이 길어지게 되어 전력 손실이 크고, 또한 배선 패턴 사이의 크로스 토크(Cross Talk) 현상으로 인하여 신호 지연 현상이 발생하는 단점이 있다.
더구나, 종래의 반도체패키지는 반도체칩 등이 봉지부로 감싸여져 있음으로써, 방열 성능이 저하되고, 이는 곧 반도체칩의 전기적 기능을 저하시키는 원인이 되고 있다.
또한, 상기 회로기판 및 봉지부는 전체적인 두께를 증가시키는 원인이 됨으로써, 현재의 경박단소화 추세에 부응하지 못하는 단점이 있다.
또한, 종래의 반도체패키지는 반도체칩과 회로기판 사이의 전기적 연결수단으로 도전성와이어가 이용됨으로써, 와이어 본딩 공정중 불량이 다수 발생하여 제조 수율이 저하되고, 또한 제조 비용을 상승시키는 원인이 되고 있다.
더불어, 종래의 반도체패키지는 반도체칩, 봉지부 및 회로기판 각각의 열팽창 계수가 모두 상이함으로써, 제조 공정중 또는 마더보드에 실장된 후, 그 반도체패키지가 휘어져, 반도체칩이 크랙(Crack)되거나 또는 도전성볼이 크랙되기 쉬운 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체패키지의 구성 요소로서 회로기판 및 봉지부를 채택하거나 형성하지 않음으로써, 반도체패키지의 전체적 가격을 크게 저하시킬 수 있고, 또한 워페이지(Warpage) 현상을 억제할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
또한, 반도체칩으로부터 마더보드까지의 신호 라인 길이를 최소화함으로써, 전력 손실을 최소화하고, 신호 지연을 제거하여, 전기적 성능을 향상시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
더불어, 반도체칩이 외부 공기중으로 직접 노출되도록 함으로써, 반도체칩의 방열 성능을 향상시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
또한, 전체적인 두께를 초박형화할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
또한, 종래의 와이어 본딩 공정 대신, 플립칩 본딩 방식을 채택하여, 반도체칩의 전기적 접속을 간단히 해결할 수 있고, 또한 제조 수율을 향상시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 스택형 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명에 의한 스택형 반도체패키지를 도시한 단면도 및 저면도이다.
도3a 내지 도3d는 본 발명에 의한 스택형 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
1; 제1반도체칩2; 제2반도체칩
1a,2a; 입출력패드3; 도전성범프
4; 도전성볼5; 스크라이브 라인(Scribe Line)
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 하면에 다수의 입출력패드가 배열된 제1반도체칩과; 상기 제1반도체칩의 특정 입출력패드에 형성된 도전성 범프와; 상기 제1반도체칩의 하면에 위치된 동시에, 상면에는 다수의 입출력패드가 형성되고, 상기 입출력패드는 상기 도전성 범프에 접속된 제2반도체칩과; 상기 제1반도체칩의 다른 입출력패드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 도전성 범프는 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 중 어느 하나에 의해 형성된 것이다.
또한, 상기 제2반도체칩은 백그라인딩되어, 상기 제1반도체칩의 두께보다 작게 형성됨이 바람직하다.
또한, 상기 도전성볼은 그 직경이 상기 제1반도체칩의 두께보다 크게 형성됨이 바람직하다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 표면에 다수의 입출력패드가 형성된 제1반도체칩이 대략 바둑판 모양으로 배열된 웨이퍼를 제공하는 단계와; 상기 각 제1반도체칩의 입출력패드중 중앙부의 특정 입출력패드에 도전성범프를 형성하는 단계와; 상기 각 제1반도체칩의 대향면에, 상기 제1반도체칩의 크기보다 작은 크기를 가지며, 표면에 다수의 입출력패드가 형성된 제2반도체칩을 위치시키고, 상기 도전성범프에 상기 제2반도체칩의 입출력패드를 접속하는 단계와; 상기 제2반도체칩의 외주연에 위치하며 도전성범프가형성되지 않은 제1반도체칩의 입출력패드에 도전성볼을 융착하는 단계와; 상기 웨이퍼에서 스크라이브 라인을 따라 소잉함으로써, 낱개의 반도체패키지로 분리하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 도전성 범프는 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 방법중 어느 한 방법에 의해 형성됨이 바람직하다.
또한, 상기 제2반도체칩은 상기 제1반도체칩의 두께보다 작게 되도록 백그라인딩되어 제공됨이 바람직하다.
또한, 상기 도전성볼은 그 직경이 상기 제1반도체칩의 두께보다 크게 되도록 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째 반도체패키지의 구성 요소로서 회로기판, 봉지부 등을 채택하거나 형성하지 않음으로써, 반도체패키지의 전체적인 가격을 크게 저하시킬 수 있을 뿐만 아니라 워페이지 현상을 저하시킬 수 있는 장점이 있다.
둘째, 반도체칩으로부터 마더보드까지의 신호 라인 길이를 최소화함으로써, 전력 손실을 최소화하고, 신호 지연을 제거하며, 전기적 성능을 향상시킬 수 있는 장점이 있다.
셋째, 반도체칩이 외부 공기중으로 직접 노출됨으로써, 반도체칩의 방열 성능을 극대화시킬 수 있는 장점이 있다.
넷째, 반도체패키지의 전체적 두께를 초박형화할 수 있는 장점이 있다.
다섯째, 종래의 와이어 본딩 공정 대신, 플립칩 본딩 방식을 채택하여, 반도체칩의 전기적 접속을 간단히 해결할 수 있고, 또한 제조 수율을 향상시킬 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 본 발명에 의한 스택형 반도체패키지(100)를 도시한 단면도 및 저면도이다.
먼저, 하면에 다수의 입출력패드(1a)가 배열되어 있는 제1반도체칩(1)이 구비되어 있고, 상기 제1반도체칩(1)의 특정 입출력패드(1a)에는 일정 두께의 도전성범프(3)가 형성되어 있다. 상기 특정 입출력패드(1a)는 제1반도체칩(1)의 하면 중앙부 주변에 위치된 입출력패드이다.
여기서, 상기 제1반도체칩(1)은 측면 및 상면 전체가 외부 공기중으로 직접 노출된 상태이므로 전체적인 반도체칩의 방열 성능이 극대화된다.
또한, 상기 도전성범프(3)는 통상적인 솔더(Pb/Sn), 골드(Gold) 등의 금속이 이용됨이 바람직하다. 더불어, 상기 도전성범프(3)는 통상적인 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 중 어느 하나에 의해 형성된 것이다.
또한, 상기 제시한 것 외에 휘발성 플럭스를 입출력패드(1a) 표면에 돗팅하는 플럭싱(Fluxing), 도전성 금속을 상기 플럭스 상에 임시로 부착시키는 픽엔플레이스(Pick and Place) 및 상기 플럭스를 고온에서 휘발시키는 동시에, 상기 도전성 금속을 융용시켜 상기 입출력패드(1a)에 융착시키는 리플로우(Reflow) 과정을 통하여 범프를 형성하거나, 또는 열압착(Thermo-compression) 방법을 사용할 수도 있을 것이다.
계속해서, 상기 제1반도체칩(1)의 하면에는 상기 제1반도체칩(1)의 크기보다 작은 크기를 갖는 제2반도체칩(2)이 위치되어 있다. 상기 제2반도체칩(2)은 상면에 다수의 입출력패드(2a)가 형성되어 있으며, 그 입출력패드(2a)는 상기한 도전성범프(3)에 접속되어 있음으로써, 상기 제1반도체칩(1)과 제2반도체칩(2)은 상호 전기적으로 도통 가능하게 되어 있다.
여기서, 상기 제1반도체칩(1)과 제2반도체칩(2)의 접속을 플립칩 접속 방식에 의해 구현함으로써, 그 접속 공정을 간단히 할 수 있게 된다.
또한, 상기 제2반도체칩(2)은 상기 제1반도체칩(1)의 두께보다 얇은 두께를 가질 수 있도록 통상적인 방법에 의해 백그라인딩된 상태이다. 일례로 상기 제2반도체칩(2)은 0.6mm 이하의 두께까지 백그라인딩되어 제공될 수 있다.
더불어, 상기 제2반도체칩(2) 역시 측면 및 하면이 외부 공기중으로 직접 노출된 상태이므로 그 반도체칩의 방열 성능이 극대화된다.
마지막으로, 상기 제1반도체칩(1)의 다른 입출력패드(1a) 즉, 상기 도전성범프(3)가 형성되지 않은 하면 둘레 주변의 입출력패드(1a) 각각에는 일정 직경을 갖는 도전성볼(4)이 융착되어 있다.
여기서, 상기 도전성볼(4)은 통상적인 솔더(Solder)를 이용할 수 있고, 그직경은 상기 제1반도체칩(1)의 두께보다 큰 것을 이용함으로써, 차후 마더보드에 용이하게 실장될 수 있도록 한다.
다음으로, 도3a 내지 도3d를 참조하여 본 발명에 의한 스택형 반도체패키지(100)의 제조 방법을 순차적으로 설명하면 다음과 같다.
1. 웨이퍼 제공 단계로서, 표면에 다수의 입출력패드(1a)가 배열되어 있는 제1반도체칩(1)이 대략 바둑판 모양으로 다수 형성되어 있는 통상의 웨이퍼를 제공한다.
2. 도전성범프 형성 단계로서(도3a 참조), 상기 각각의 제1반도체칩(1)에 형성된 입출력패드(1a)중 중앙부 주변에 형성된 특정 입출력패드(1a)에 도전성범프(3)를 형성한다.
상기 도전성범프(3)는 통상적인 솔더 또는 골드를 이용함이 바람직하다.
또한, 상기 도전성범프(3)는 통상적인 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 방법중 어느 한 방법을 이용할 수 있다. 또한, 상기한 방법 외에 플럭싱(Fluxing), 픽엔플레이스(Pick and Place) 및 리플로우(Reflow) 과정을 통하여 범프를 형성하거나, 또는 열압착(Thermo-compression) 방법을 사용할 수도 있을 것이다.
3. 제2반도체칩 제공 단계로서(도3b 참조), 상기 각 제1반도체칩(1)의 대향면에, 상기 제1반도체칩(1)의 크기보다 작은 크기를 가지며, 표면에 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)을 위치시키고, 상기 도전성범프(3)에 상기 제2반도체칩(2)의 입출력패드(2a)를 접속시킨다.
여기서, 상기 제2반도체칩(2)은 상기 제1반도체칩(1)의 두께보다 작은 두께를 갖도록 백그라인딩된 것을 제공함이 바람직하다.
한편, 상기 도전성범프(3)는 상기 제1반도체칩(1) 대신 상기 제2반도체칩(2)의 입출력패드(2a)에 형성할 수도 있으며, 이는 당업자의 선택적 사항에 불과하다.
4. 도전성볼 융착 단계로서(도3c 참조), 상기 제2반도체칩(2)의 외주연에 위치하며, 도전성범프(3)가 형성되지 않은 상기 제1반도체칩(1)의 입출력패드(1a)에 일정 직경을 갖는 도전성볼(4)을 융착시킨다.
여기서, 상기 도전성볼(4)은 통상적인 솔더(Solder)를 이용함이 바람직하고, 상기 도전성볼(4)의 직경은 상기 제1반도체칩(1)의 두께보다 크게 되도록 함으로써, 차후 마더보드에 용이하게 실장되도록 한다.
5. 싱귤레이션 단계로서(도3d 참조), 상기 웨이퍼에서 스크라이브 라인(5)을 따라 소잉(Sawing) 함으로써, 상기 웨이퍼에서 낱개의 반도체패키지를 분리해낸다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째 반도체패키지의 구성 요소로서 회로기판, 봉지부 등을 채택하거나 형성하지 않음으로써, 반도체패키지의 전체적인 가격을 크게 저하시킬 수 있을 뿐만 아니라 워페이지현상을 저하시킬 수 있는 효과가 있다.
둘째, 반도체칩으로부터 마더보드까지의 신호 라인 길이를 최소화함으로써, 전력 손실을 최소화하고, 신호 지연을 제거하며, 전기적 성능을 향상시킬 수 있는 효과가 있다.
셋째, 반도체칩이 외부 공기중으로 직접 노출됨으로써, 반도체칩의 방열 성능을 극대화시킬 수 있는 효과가 있다.
넷째, 반도체패키지의 전체적 두께를 초박형화할 수 있는 효과가 있다.
다섯째, 종래의 와이어 본딩 공정 대신, 플립칩 본딩 방식을 채택하여, 반도체칩의 전기적 접속을 간단히 해결할 수 있고, 또한 제조 수율을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 하면에 다수의 입출력패드가 배열된 제1반도체칩과;
    상기 제1반도체칩의 특정 입출력패드에 형성된 도전성 범프와;
    상기 제1반도체칩의 하면에 위치된 동시에, 상면에는 다수의 입출력패드가 형성되고, 상기 입출력패드는 상기 도전성 범프에 접속된 제2반도체칩과;
    상기 제1반도체칩의 다른 입출력패드에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 도전성 범프는 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 중 어느 하나에 의해 형성된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 제2반도체칩은 백그라인딩되어, 상기 제1반도체칩의 두께보다 작게 형성된 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 도전성볼은 그 직경이 상기 제1반도체칩의 두께보다 크게 형성된 것을 특징으로 하는 반도체패키지.
  5. 표면에 다수의 입출력패드가 형성된 제1반도체칩이 대략 바둑판 모양으로 배열된 웨이퍼를 제공하는 단계와;
    상기 각 제1반도체칩의 입출력패드중 중앙부의 특정 입출력패드에 도전성범프를 형성하는 단계와;
    상기 각 제1반도체칩의 대향면에, 상기 제1반도체칩의 크기보다 작은 크기를 가지며, 표면에 다수의 입출력패드가 형성된 제2반도체칩을 위치시키고, 상기 도전성범프에 상기 제2반도체칩의 입출력패드를 접속하는 단계와;
    상기 제2반도체칩의 외주연에 위치하며 도전성범프가 형성되지 않은 제1반도체칩의 입출력패드에 도전성볼을 융착하는 단계와;
    상기 웨이퍼에서 스크라이브 라인을 따라 소잉함으로써, 낱개의 반도체패키지로 분리하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  6. 제5항에 있어서, 상기 도전성 범프는 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 방법중 어느 한 방법에 의해 형성됨을 특징으로 하는 반도체패키지의 제조 방법.
  7. 제5항에 있어서, 상기 제2반도체칩은 상기 제1반도체칩의 두께보다 작게 되도록 백그라인딩되어 제공됨을 특징으로 하는 반도체패키지의 제조 방법.
  8. 제5항에 있어서, 상기 도전성볼은 그 직경이 상기 제1반도체칩의 두께보다 크게 되도록 함을 특징으로 하는 반도체패키지의 제조 방법.
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