KR20000005649A - 칩-온-칩상호접속디바이스및그제조방법 - Google Patents

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포만 제프리 엘
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Abstract

본 발명에 따라 다양한 직경, 높이 및/또는 조성과 같은 다양한 특성의 칩-온-칩 상호 접속부가 제공된다. 결합 평면 상의 제 1 칩-온-칩 상호 접속부는 제 1 특성(예를 들면 제 1 높이)를 갖고 같은 결합 평면 상의 제 2 칩-온-칩 상호 접속부는 제 2 특성(예를 들면 제 1 높이 보다 높은 제 2 높이)을 갖는다. 칩-온-칩 상호 접속부의 제 1 및 제 2 특성은 상이한 레벨 및/또는 조성의 다른 패키지, 기판 또는 칩에 대한 칩-온-칩 접속이 가능하도록 한다.

Description

칩-온-칩 상호 접속 디바이스 및 그 제조 방법{CHIP-ON-CHIP INTERCONNECTIONS OF VARIED CHARACTERISTICS}
관련 출원
본 출원은 버틴(Bertin)등에 의한 "Micro-flex Technology in Semiconductor Packages" 라는 명칭의 미국 특허 출원 제 호(출원인 참조 번호 BU 9-97-064)와 버틴등에 의한 "Highly Integrated Chip-on-chip Packaging" 이라는 명칭의 미국 특허 출원 제 호(출원인 참조 번호 BU 9-97-063)인 두 건의 공동 계류 중인 출원과 관련되어 있다. 이들 관련 출원은 등록된 본 양수인에게 양도되어 있으며 현재 본 출원과 함께 출원되어 있고 본 명세서에 참조로서 인용된다.
본 발명은 반도체 디바이스에 관한 것으로, 보다 상세하게는 반도체 디바이스에서의 칩-온-칩(chip-on-chip) 상호 접속부에 관한 것이다.
과거에는 상이한 기술의 제조된 반도체 디바이스는 서로 다른 웨이퍼 상에제조되어 다이싱되고 기판 상에 탑재되어 상호 접속되었다. 최근에는 DRAM과 로직의 접합과 같은 서로 유사하지 않은 반도체 기술간의 접합이 C4(controlled collapse chip connection) 접속과 같은 땜납 볼 접속 방법을 이용하여 하나의 칩을 다른 칩에 직접 접속시키는 방향으로 발전되어왔다. 면대면(face-to-face) 칩-온-칩(칩 1/칩 2) 구조로 알려져 있는 이와 같은 구조는 두 칩 사이에 많은 수의 입출력단을 제공하며 1985년 7월에 발행된 IBM Technical Disclosure Bulletins, Vol. 28, No. 2, 811-812 쪽에 개재된 "Mated Array Chip Configuration"과 1983년 3월에 발행된 상기 잡지, Vol. 25, No. 10, 5315-5316 쪽에 게재된 스펙터(Spector)등에 의한 "Chip-on-Chip Module for Assembly"에 기술되어 있다.
전술한 기술 잡지의 칩 1/칩 2 구조 및 다른 유사 구조체는 C4 기술을 통해 결합되나, 칩간의 접속 및 외부 패키지와의 접속 방법에 대한 한계가 있다. 따라서, 와이어 본딩과 같은 다른 칩-온-칩 접속 방법이 칩 1/칩 2 구조를 다른 칩 또는 외부 패키지에 접속하는데 필요하다. 이들 다른 접속은 C4 땜납 볼 접속처럼 용이하게 이루어지거나 내구적이지 못할 수 있다.
따라서 전술한 한계를 극복할 수 있는 다양한 특성의 칩-온-칩 접속부를 제공하는 것이 본 발명의 장점이다.
본 발명의 장점은 다양한 직경, 높이 및/또는 조성의 칩-온-칩 상호 접속부(예를 들면, C4 상호 접속부, 땜납 볼 상호 접속부, 폴리이머-금속 복합 상호 접속부(polyimer-metal composite interconnection), 도금된 구리 기둥(plated copper column), 마이크로 벨크로 접속(micro-velcro connections)등)에 의해 실현되어, 상이한 레벨(level) 또는 조성의 디바이스와 기판 사이의 접속을 가능하게 한다. 즉, 결합 평면 상의 제 1 칩-온-칩 상호 접속부는 제 1 특성(예를 들면 제 1 높이)을 갖고 같은 결합 평면 상의 제 2 칩-온-칩 상호 접속부는 제 2 특성(예를 들면 제 1 높이보다 높은 제 2 높이)을 갖는다. 칩-온-칩 상호 접속부의 제 1 및 제 2 특성은 다른 패키지, 기판 또는 칩에 대한 제 1 및 제 2 칩-온-칩 접속을 가능하게 한다.
본 발명의 전술한 장점 및 특징 또는 다른 장점 및 특징은 첨부하는 도면에 도시된 바와 같은 본 발명의 바람직한 실시예의 보다 구체적인 설명으로부터 명확해질 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 칩-온-칩 상호 접속부를 이용하는 반도체 패키지의 예시도.
도 2는 도 1의 칩-온-칩 상호 접속부의 평면도.
도 3 내지 7은 본 발명의 제 1 실시예에 따른 도 1의 칩-온-칩 상호 접속부의 제조 공정을 도시하는 단면도,
도 8 내지 10은 본 발명의 제 2 실시예에 따른 도 1의 칩-온-칩 상호 접속부의 제조 공정을 도시하는 단면도,
도 11 내지 13은 본 발명의 제 3 및 제 4 실시예에 따른 도 1의 칩-온-칩 상호 접속부의 제조 공정을 도시하는 단면도,
도 14, 15는 본 발명의 바람직한 일 실시예에 따른 칩-온-칩 상호 접속부를 이용하는 반도체 패키지의 예시적 단면도,
도면의 주요 부분에 대한 부호의 설명
20 : 기판 30, 40 : 칩
50 : 제 1 칩-온-칩 상호 접속부
52 : 중간 조성물 55 : 제 1 조성물
70 : 제 2 칩-온-칩 상호 접속부
72 : 제 2 개구 75 : 제 2 조성물
80, 81 : C4 패드 85 : 개구
90 : 도금 마스크
본 발명의 바람직한 실시예를 동일한 참조 번호가 동일힌 구성 요소를 나타내는 첨부한 도면을 참조하여 설명할 것이다.
도 1을 참조하면, 본 발명의 바람직한 일 실시예에 따른 제 1 칩-온-칩 상호 접속부(50)와 제 2 칩-온-칩 상호 접속부(70)를 구비하는 예시적인 반도체 패키지(10)의 단면도가 도시되어 있다. 하나의 칩(칩 1)(40)의 면이 제 2 칩(칩 2)(30)의 면에 직접 접속하는 칩 1/칩 2 구조체가 도시되어 있다. 제 1 칩-온-칩 상호 접속부(50)는 칩(40)의 칩(30)에 대한 접속을 용이하게 한다. 제 1 칩-온-칩 상호 접속부(50)와는 다른 특성의 제 2 칩-온-칩 상호 접속부(70)는 칩(30) 및 조립체(assembly)의 패키지, 기판 또는 제 3 칩(20)에 대한 결합을 용이하게 한다. 이와 같은 칩-온-칩 상호 접속부의 다양한 특성은 높이, 직경, 조성 또는 이들의 조합을 포함하지만 이에 한정되지는 않는다. 따라서, 본 발명은 상이한 직경, 높이 및/또는 조성의 칩-온-칩 상호 접속부들을 모두 동일한 결합 평면(예를 들면 이 예에서의 칩(30)) 상에 제공하여, 상이한 레벨 및/또는 조성을 갖는 디바이스와 기판 사이의 접속을 가능하게 한다. 이 예에서 구체적인 칩 1/칩 2 구조체가 설명되어 있으나, 본 발명의 칩-온-칩 상호 접속부로부터 이점을 얻을 수 있는 다른 칩, 기판, 패키지 구조가 사용될 수 있다는 것을 이해할 수 있을 것이다. 더욱이, 본 발명의 칩-온-칩 상호 접속부는 바람직하게는 땜납 볼, 땜납 기둥으로 구성되어 있으나 이에 한정되지는 않는다. 폴리이머-금속 복합 접속부, 도금된 구리 기둥, 마이크로 벨크로 접속부와 같은 다른 도전성 상호 접속부가 사용될 수 있다.
도 1의 칩-온-칩 레이아웃의 평면도가 도 2에 도시되어 있다. 전술한 바와 같이, 제 2 칩-온-칩 상호 접속부(70)와는 다른 특성을 갖는 제 1 칩-온-칩 상호 접속부(50)가 도시되어 있다. 칩-온-칩 상호 접속부들은 다중 레벨의 디바이스 사이의 원하는 결합을 달성하기 위해 필요한 모든면, 예를 들어, 직경, 높이 및/또는 조성면에서 다를 수 있다.
도 3 내지 7은 도 1의 제 1 및 제 2 칩-온-칩 상호 접속부의 예시적인 제조 공정을 도시하고 있다. 이것과 후속 예에 있어서, 칩-온-칩 상호 접속부는 조절된 붕괴 칩 접속부(C4)로서 기술되지만, 이것에 한정되지는 않는다. 또한 비록 이예에 있어서, 결과적인 C4 상호 접속부가 높이, 직경, 조성면에서 서로 다르나, 채용되는 제조 공정에 따라 상호 접속부의 높이, 직경, 조성 또는 이들의 조합만을 용이하게 변화시킬 수 있다. 칩-온-칩 상호 접속부의 다양성은 후속 예에서 알 수 있는 바와 같이 도금 공정을 통해 성취될 수 있다.
도 3은 도 1의 제 1 및 제 2 칩-온-칩 상호 접속부에 대한 제조 공정 내의 제 1 단계를 도시하고 있다. 도금 마스크(90)를 칩(30) 상에 형성한다. 도금될 C4 패드(80) 상에 개구(85)를 포토리소그래피와 같은 공정을 통해 규정한다. 도금 마스크(90)의 높이는 가장 큰 C4 상호 접속부의 높이를 결정하고, 제 1 개구(85)의 크기는 C4 패드(80)에 대한 C4 상호 접속부의 직경을 결정한다. 도 4로부터 알 수 있듯이, 하나의 조성의 땜납(55)을 사용하여 패드를 부분 도금한다. 그다음에 도 5에 도시한 바와 같이 제 2 C4 패드(81) 상에 포토리소그래피법으로 제 2 개구(72)를 규정한다. 제 2 개구(72)의 폭은 제 2 C4 상호 접속부의 직경을 결정한다. 도 6에서 볼 수 있듯이, 두 패드는 도금된 제 2 조성의 추가 땜납(75)을 구비한다. 도금 마스크(90)를 제거하고 땜납(55, 75)을 리플로우하고 나면, 도 7에서 볼 수 있듯이 상이한 크기(높이 및 직경) 및 상이한 조성의 C4 상호 접속부(70, 50)를 구비한 구조체가 남게된다. 칩(30) 상의 두개의 다른 C4 구조체를 사용하여 칩(30)을 칩(40) 및 기판/패키지(20)에 결합시켜 도 1의 구조체를 만들 수 있다. 설명한 별개의 공정은 같은 칩(30) 상에서 수행되는 것이지만, 상이한 C4 상호 접속부를 별개의 칩 또는 다른 결합 평면 상에 제조한 후 함께 사용하여 도 1에 도시한 것과 유사한 구조체를 생성할 수 있다.
전술한 바와 같이, 도 1 의 구조체를 도 8-10에 도시한 바와 같이 별개의 칩 상에 상이한 크기의 C4 접속부들을 형성한 다음 이들을 함께 결합함으로써 달리 제조할 수 있다. 이 공정을 사용할 경우 도 3-7에 도시된 2 단계 마스킹 공정이 필요없게 된다. 도 8은 칩(30) 상의 마스킹된 개구를 통하여 C4 패드 위에 큰 땜납 볼 또는 땜납 기둥을 형성하는 방법을 도시하고 있다. 이 예에서, 기둥은 제 1 조성물(55)과 제 2 조성물(75)로 도금되는데, 제 1 조성물(55)은 제 2 조성물(75)보다 높은 리플로우 온도를 갖는다. 마스크는 칩(40)에 대한 C4 접속부로서 사용될 보다 작은 통상적인 C4 패드를 덮고 있다 (도 9 참조). 도 9는 또한 마스크를 이용한 칩(40) 상의 보다 작은 통상적인 C4 볼의 형성을 도시하고 있다. 이 C4 접속부는 제 3 조성물로 도금되며, 제 3 조성물(71)은 제 1 조성물(55) 보다는 낮으나 제 2 조성물(75) 보다는 높은 리플로우 온도를 갖는다. 그다음 도 10에서 볼 수 있듯이, 칩(30)은 칩(30) 상의 C4 패드와 접속하는 칩(40) 상의 작은 C4 접속부(50)를 사용하여 칩(40)에 결합된다. 그 다음 결합된 조립체는 칩(30) 상의 보다 큰 C4 접속부 또는 기둥을 이용하여 도 10에 도시한 바와 같은 중간 조성물(52)을 통해 캐리어 또는 기판 또는 제 3 칩에 결합될 수 있다.
도 11 내지 도 13은 땜납 기둥 또는 땜납 범프(bump) 구조체가 어떻게 리플로우 온도에 따라 상이한 조성물(도 11 참조)의 도금된 C4 상호 접속부의 같은 세트로부터 형성될 수 있는지를 도시하고 있다. 도 11의 구조체를 도 3 내지 6에 도시한 단계에서와 유사하게 형성하여, 제 1 조성물(55) 및 제 2 조성물(75)을 구비하는 제 1 도금된 C4 상호 접속부 및 제 2 조성물(75)만을 구비하는 제 2 도금된C4 상호 접속부를 생성한다. 도 12에 도시한 바와 같이, 마스크를 제거한 후, 저온 리플로우(25)를 수행하여 제 1 조성물(55)의 기둥과 중간 조성물(52)의 상부 부분을 구비하는 제 1 C4 상호 접속부(70A)를 형성한다. 제 2 C4 상호 접속부(50A)는 제 2 조성물(75)로 이루어져 있다. 도 13에서, 고온 리플로우(35)를 수행하여 중간 조성물(52)의 제 1 C4 상호 접속부(70B)를 생성하는데, 중간 조성물(52)은 제 1 조성물(55)과 제 2 조성물(75) 사이의 조성 레벨을 갖는다. 제 2 C4 상호 접속부(50A)는 원 상태대로 제 2 조성물(75)로 이루어져 있다.
도 14 및 도 15는 본 발명의 다양한 C4 상호 접속부를 이용하는 예시적 칩 구조체를 도시하고 있다. 도 14에 도시한 바와 같이, 패키지(100)는 칩 1/칩 2 구조와 기판(20)을 포함한다. 칩(30)은 C4 상호 접속부(50)를 통해 칩(40)에 결합되어 있다. C4 상호 접속부(50)는 고온 또는 저온 리플로우 땜납일 수 있다. 칩(30)은 기둥(76)을 통해 기판(20)에 결합되는데, 기둥(76)은 미리 기판 상에 형성되어 저온 또는 고온 리플로우 땜납(51)을 통해 칩(30)에 결합될 수 있으며 혹은 저온 리플로우 땜납 일 수 있다. 기둥과 다른 C4 상호 접속부는 무연 땜납 또는 알파 땜납과 같은 땜납, 또는 구리와 같은 금속 재료로 만들어질 수 있다.
도 15는 칩 1/ 칩 2 구조체를 도시하는데, 신호 출력단은 C4 상호 접속부(50B)를 통해 결합되고 전원 출력단은 C4 상호 접속부(50C)를 통해 결합된다. 이 예에서, 전원 C4 상호 접속부(50C)의 직경은 신호 C4 상호 접속부(50B)의 직경 보다 커서, 전원 출력을 용이하게한다. 원한다면, 와이어 본드(wire bond)(62)와 같은 다른 상호 접속부 또한 구조체 내에 사용될 수 있다.
따라서, 본 발명에 따른 칩-온-칩 상호 접속부는 상이한 레벨 및 혹은 조성의 디바이스와 기판 사이의 접속을 가능하게 한다.
이상에서 특정한 실시예를 참조하여 본 발명을 기술하였지만, 당업자라면 본 발명의 사상과 범주 내에서 형태 및 세부 사항에 다양한 변형을 가할 수 있음을 이해해야 할 것이다.
본 발명에 따른 칩-온-칩 상호 접속 디바이스는 다양한 직경, 높이 및/또는 조성을 갖는 칩-온-칩(chip-on-chip) 상호 접속부에 의해 상이한 레벨 또는 조성의 디바이스와 기판 사이의 접속을 가능하게 할 수 있다.

Claims (24)

  1. 제 1 칩과,
    제 2 칩과,
    상기 제 1 칩 상의 제 1 특성을 갖는 제 1 칩-온-칩 상호 접속부와,
    상기 제 1 칩-온-칩 상호 접속부의 동일 결합 평면 상의 제 2 특성을 갖는 제 2 칩-온-칩 상호 접속부를 포함하되,
    상기 제 1 칩-온-칩 상호 접속부가 상기 동일 결합 평면 상에서 상기 제 2 칩에 상기 제 1 칩을 결합하여 칩-온-칩 구조체를 형성하는 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 칩-온-칩 상호 접속부가 상기 칩-온-칩 구조체를 기판에 결합하는 디바이스.
  3. 제 1 항에 있어서,
    상기 제 2 칩-온-칩 상호 접속부가 상기 제 1 칩을 상기 제 2 칩에 결합하는 디바이스.
  4. 제 1 항에 있어서,
    상기 제 2 칩-온-칩 상호 접속부가 상기 칩-온-칩 구조체를 제 2 디바이스에 결합하는 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 특성은 제 1 높이이고 상기 제 2 특성은 제 2 높이이며, 상기 제 2 높이가 상기 제 1 높이보다 높은 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 특성은 제 1 직경이고 상기 제 2 특성은 제 2 직경이며, 상기 제 2 직경이 상기 제 1 직경보다 큰 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 특성은 제 1 조성이고 상기 제 2 특성은 제 2 조성인 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 칩-온-칩 상호 접속부와 상기 제 2 칩-온-칩 상호 접속부가 도금된 것인 디바이스.
  9. 제 1 항에 있어서,
    상기 제 1 칩-온-칩 상호 접속부가 땜납 볼(solder ball) 상호 접속부인 디바이스.
  10. 제 1 항에 있어서,
    상기 제 1 칩-온-칩 상호 접속부가 땜납 기둥(solder column)인 디바이스.
  11. 상이한 직경, 높이, 레벨의 칩-온-칩 조립체 결합 방법에 있어서,
    ① 제 1 특성을 갖는 제 1 칩-온-칩 상호 접속부를 형성하는 단계와,
    ② 제 2 특성을 갖는 제 2 칩-온-칩 상호 접속부를 형성하는 단계와,
    ③ 상기 칩-온-칩 조립체를 상기 제 1 및 제 2 칩-온-칩 상호 접속부로 결합하는 단계
    를 포함하는 칩-온-칩 조립체 결합 방법.
  12. 제 11 항에 있어서,
    상기 단계 ① 및 단계 ②의 상기 제 1 및 제 2 칩-온-칩 상호 접속부가 단일 칩 상에 형성되고 제 2 칩에 결합되는 칩-온-칩 조립체 결합 방법.
  13. 제 11 항에 있어서,
    상기 단계 ① 및 단계 ②의 상기 제 1 및 제 2 칩-온-칩 상호 접속부가 별개의 칩 상에 형성되고 함께 결합되는 칩-온-칩 조립체 결합 방법.
  14. 제 11 항에 있어서,
    상기 단계 ① 의 상기 제 1 칩-온-칩 상호 접속부는 제 1 칩 상에 형성되고 제 2 칩에 결합되며, 상기 단계 ②의 상기 제 2 칩-온-칩 상호 접속부는 상기 제 1 칩 상에 형성되고 기판에 결합되는 칩-온-칩 조립체 결합 방법.
  15. 제 11 항에 있어서,
    상기 제 1 특성은 제 1 높이이고 상기 제 2 특성은 제 2 높이인 칩-온-칩 조립체 결합 방법.
  16. 제 15 항에 있어서,
    상기 단계 ① 및 단계 ②가,
    ㉠ 디바이스 상에 도금 마스크를 위치시키는 단계와,
    ㉡ 상기 제 1 칩-온-칩 상호 접속부에 대한 상기 디바이스의 제 1 패드 상에 제 1 개구를 규정하는 단계와,
    ㉢ 상기 제 1 개구 내에 재료를 도금하는 단계와,
    ㉣ 상기 제 2 칩-온-칩 상호 접속부에 대한 상기 디바이스의 제 2 패드 상에 제 2 개구를 규정하는 단계와,
    ㉤ 상기 제 1 및 제 2 개구 내에 상기 재료를 도금하는 단계와,
    ㉥ 상기 도금 마스크를 제거하는 단계와,
    ㉦ 상기 제 1 및 제 2 칩-온-칩 상호 접속부를 리플로우시키는 단계를 더 포함하되,
    상기 제 1 높이가 상기 제 2 높이보다 높은 칩-온-칩 조립체 결합 방법.
  17. 제 11 항에 있어서,
    상기 제 1 특성은 제 1 직경이고 상기 제 2 특성은 제 2 직경인 칩-온-칩 조립체 결합 방법
  18. 제 17 항에 있어서,
    상기 단계 ① 및 ②가,
    ㉠ 디바이스 상에 도금 마스크를 위치시키는 단계와,
    ㉡ 상기 제 1 칩-온-칩 상호 접속부에 대한 상기 디바이스의 제 1 패드 상에 제 1 개구를 규정하는 단계와,
    ㉢ 상기 제 1 개구 내에 재료를 도금하는 단계와,
    ㉣ 상기 제 2 칩-온-칩 상호 접속부에 대한 상기 디바이스의 제 2 패드 상에 제 2 개구를 규정 하되, 상기 제 2 개구는 상기 제 1 개구보다 큰 폭을 갖는 단계와,
    ㉤ 상기 재료를 상기 제 1 및 제 2 개구 내에 도금하는 단계와,
    ㉥ 상기 도금 마스크를 스트립하는 단계와,
    ㉦ 상기 제 1 및 제 2 칩-온-칩 상호 접속부를 리플로우시키는 단계를 더 포함하되,
    상기 제 2 직경이 상기 제 1 직경보다 큰 칩-온-칩 조립체 결합 방법.
  19. 제 11 항에 있어서,
    상기 제 1 특성은 상기 제 1 조성이고 상기 제 2 특성은 제 2 조성인 칩-온-칩 조립체 결합 방법.
  20. 제 18 항에 있어서,
    상기 단계 ① 및 ②가,
    ㉠ 디바이스 상에 도금 마스크를 위치시키는 단계와,
    ㉡ 상기 제 1 칩-온-칩 상호 접속부에 대한 상기 디바이스의 제 1 패드 상에 제 1 개구를 규정하는 단계와,
    ㉢ 상기 제 1 개구 내에 제 1 조성의 제 1 재료를 도금하는 단계와,
    ㉣ 상기 제 2 칩-온-칩 상호 접속부에 대한 상기 디바이스의 제 2 패드 상에 제 2 개구를 규정하는 단계와,
    ㉤ 상기 제 1 및 제 2 개구 내에 제 2 조성의 제 2 재료를 도금하는 단계와,
    ㉥ 상기 도금 마스크를 제거하는 단계와,
    ㉦ 상기 제 1 및 제 2 칩-온-칩 상호 접속부를 리플로우시키는 단계
    를 더 포함하는 칩-온-칩 조립체 결합 방법.
  21. 제 20 항에 있어서,
    상기 단계 ㉦이,
    상기 제 1 및 제 2 칩-온-칩 상호 접속부를 제 1 리플로우 온도에서 리플로우 시키는 단계를 더 포함하되, 상기 제 1 칩-온-칩 상호 접속부는 제 1 및 제 3 조성의 의 땜납 기둥으로 이루어져 있으며 상기 제 2 칩-온-칩 상호 접속부는 제 2 조성의 땜납 범프(bump)로 이루어져 있는 칩-온-칩 조립체 결합 방법.
  22. 제 20 항에 있어서,
    상기 단계 ㉦이,
    상기 제 1 및 제 2 칩-온-칩 상호 접속부를 포함하되,
    제 2 리플로우 온도에서 리플로우 시키는 단계를 더 포함하되, 상기 제 1 칩-온-칩 상호 접속부는 제 3 조성의 땜납 범프로 이루어져 있고 상기 제 2 칩-온-칩 상호 접속부는 제 2 조성의 땜납 범프로 이루어져 있는 칩-온-칩 조립체 결합 방법.
  23. 상이한 레벨의 다수의 디바이스와,
    제 1 특성을 갖는 제 1 칩-온-칩 상호 접속부와,
    제 2 특성을 갖는 제 2 칩-온-칩 상호 접속부를 더 포함하되, 상기 제 1 및 제 2 칩-온-칩 상호 접속부가 상기 다수의 디바이스를 동일 결합 평면 상에서 접속시키는 칩-온-칩 패키지(pakage).
  24. 제 23 항에 있어서,
    상기 제 1 특성은 제 1 높이, 제 1 직경, 제 1 조성이고 상기 제 2 특성은 제 2 높이, 제 2 직경, 제 2 조성인 칩-온-칩 패키지.
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