KR20230149879A - 반도체 장치 및 그 제조 방법 - Google Patents

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사토루 와키야마
칸 시미즈
토시히코 하야시
타쿠야 나카무라
나오키 지요
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
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    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81022—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81054—Composition of the atmosphere
    • H01L2224/81065—Composition of the atmosphere being reducing
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

본 발명에 따른 촬상 장치는, 오목 형상을 갖고, 제1 금속층상의 제2 금속층을 포함하는 적어도 하나의 범프 패드를 포함하는 제1 반도체 소자와, 적어도 하나의 전극을 포함하는 제2 반도체 소자와, 상기 적어도 하나의 범프 패드를 상기 적어도 하나의 전극에 전기적으로 접속하는 마이크로 범프를 포함하고, 상기 마이크로 범프는 제2 금속층의 확산부를 포함하고, 상기 제1 반도체 소자 또는 상기 제2 반도체 소자는 화소부를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 개시는, 반도체 장치, 및 그 제조 방법에 관한 것으로, 특히 적층하는 반도체 소자의 전극이 Sn계 솔더에 의해 서로 전기적으로 접속된 반도체 장치, 및 그 제조 방법에 관한 것이다.
본 출원은 2015년 10월 21일에 출원된 JP2015-207233호에 의거한 우선권을 주장하고, 그 내용을 여기에 원용한다
종래, 반도체 소자를 적층하여 구성하는 반도체 장치의 제조 공정에서 적층하는 반도체 소자의 전극끼리를 접속하는 경우에, Sn계 솔더(SnAg 등)의 마이크로 범프를 형성하는 방법이 사용되고 있다.
도 1은 반도체 소자끼리를 적층하는데 종래 사용되고 있는 Sn계 솔더로 이루어지는 마이크로 범프를 형성하는 방법의 개요를 도시하고 있다.
도 1에 도시되는 바와 같이, 일방의 제1 반도체 소자(1)측에는, Al PAD(2)의 위치가 개구되고, 그곳에 배리어 메탈(3)으로서 Ni 등이 형성된다. 타방의 제2 반도체 소자(4)측에는, Sn계 솔더로 이루어지는 마이크로 범프(6)이 형성되고, 포름산 환원에 의해 배리어 메탈(3)과 Sn계 솔더(6)가 확산 접속된다.
도 2는, Sn과 배리어 메탈로 이루어질 수 있는 각종의 메탈과의 시간에 대한 이론 확산 거리(200℃의 경우)를 도시하고 있다. 도면에서 분명한 바와 같이, 상술한 포름산 환원에 의한 확산 접속을 실행하는 경우, Sn계 솔더와의 확산성을 고려하면, 배리어 메탈(3)의 두께를 ㎛(마이크로미터) 정도로, 구체적으로는 3㎛ 이상으로 형성할 필요가 생긴다.
그러나, 반도체 장치의 제조 공정에서의 웨이퍼 프로세스에서는, 배리어 메탈(3)이 ㎛ 정도로 유동하는 것은 곤란하다.
한편, 특허 문헌 1에는, 다이본드 기술로서 Sn계 솔더의 배리어 메탈로서 Ti를 채용하고, 스퍼터 기법을 이용하여 웨이퍼 프로세스에서 유동시킬 수 있는 200㎚(나노미터) 정도의 Ti를 형성하는 것이 기재되어 있다.
특허문헌 1 : JP2006-108604 A
그러나, 특허 문헌 1에 기재된 방법은, 다이본드 기술로서 반도체 소자를 물리적으로 접속하고 있는데 지나지 않고, 본 출원인측에서 고온 방치 시험을 실시한 결과, Sn계 솔더와 Ti와의 경계에는 합금 성장이나 산화 등에 의한 고저항화가 생겨 버림을 알았다. 따라서, 특허 문헌 1의 방법에서는, 적층하는 반도체 소자 각각의 전극끼리를 물리적으로 접속할 수는 있는 것이지만 전기적으로는 접속할 수 없음을 알고 있다.
본 개시는 이와 같은 상황을 감안하여 이루어진 것이고, 적층하는 반도체 소자의 전극끼리를 전기적으로 접속할 수 있도록 하는 것이다.
본 개시의 제1의 측면에 의하면, 반도체 소자가 적층되어 구성되고, 대향하는 상기 반도체 소자의 전극끼리가 전기적으로 접속되어 있는 반도체 장치에 있어서, 상기 대향하는 반도체 소자의 일방인 제2 반도체 소자의 전극에는, Sn계 솔더로 이루어지는 마이크로 범프가 형성되고, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되어 있는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극에는, 상기 마이크로 범프에 대향하는 오목형상의 범프 패드가 형성되어 있다.
상기 범프 패드에는, 상기 마이크로 범프측부터 차례로, 상기 마이크로 범프에 확산된 제3 금속층, 및 Co로 이루어지는 제2 금속층이 형성되어 있도록 할 수 있다.
상기 제1 반도체 소자상에는, 지름이 다른 복수의 상기 범프 패드가 마련되어 있도록 할 수 있다.
상기 범프 패드의 지름은, 접속하는 상기 전극의 용도에 응하여 다르도록 할 수 있다.
상기 제2 반도체 소자의 상기 마이크로 범프의 지름은, 대응하는 상기 제1 반도체 소자의 상기 범프 패드의 지름에 대응하여 있도록 할 수 있다.
상기 범프 패드에는, 상기 마이크로 범프측부터 차례로, 상기 제3 금속층, 상기 제2 금속층, 및 TiN으로 이루어지는 제1 금속층이 형성되어 있도록 할 수 있다.
상기 제2 금속층의 평균 두께는 15㎚ 이상으로 할 수 있다.
상기 제1 금속층의 평균 두께는 10㎚ 이상으로 할 수 있다.
상기 제1 금속층은 TiN, Ta 또는 TaN으로 할 수 있다.
상기 제3 금속층은 Cu, Ni, Pd, Au 또는 Pt로 할 수 있다.
상기 범프 패드는, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 마련된 개구부에 의해 형성할 수 있다.
상기 범프 패드는, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 마련된 개구부에 의해 형성할 수 있다.
상기 반도체 장치는, 상기 제1 반도체 소자에 상당하는 화소 기판에, 상기 제2 반도체 소자에 상당하는 로직 칩이 CoW 접속되어 있는 적층형 CMOS 이미지 센서로 할 수 있다.
본 개시의 제2의 측면인 제조 방법은, 반도체 소자가 적층되어 구성되고, 대향하는 상기 반도체 소자의 전극끼리가 전기적으로 접속되어 있는 반도체 장치를 제조하는 제조 장치의 제조 방법에 있어서, 상기 제조 장치에 의한, 상기 대향하는 반도체 소자의 일방인 제2 반도체 소자의 전극에 Sn계 솔더로 이루어지는 마이크로 범프를 형성하는 마이크로 범프 형성 스텝과, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극에 상기 마이크로 범프에 대향하는 오목형상의 범프 패드를 형성하는 범프 패드 형성 스텝을 포함한다.
상기 범프 패드 형성 스텝은, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극상에, Co로 이루어지는 제2 금속층을 형성하고, 상기 제2 금속층상에, 상기 마이크로 범프에 확산되는 제3 금속층을 형성하고, 제3 금속층에 상기 마이크로 범프를 접촉시켜, 환원 분위기화에 의한 가열 처리에 의해, 상기 제3 금속층과 상기 마이크로 범프의 표면의 산화막을 환원하고, 상기 제3 금속층을 상기 마이크로 범프에 확산시킴에 의해 상기 마이크로 범프와 상기 제2 금속층을 접촉시켜서, 상기 제1 반도체 소자와 상기 제2 반도체 소자의 전극끼리를 전기적으로 접속할 수 있다.
상기 범프 패드 형성 스텝은, 또한, 상기 제1 반도체 소자의 상기 제3 금속층의 위에 패시베이션층을 형성하고, 상기 패시베이션층을 에칭함에 의해, 상기 제3 금속층이 노출하는 개구부를 마련할 수 있다.
상기 범프 패드 형성 스텝은, 또한, 상기 제2 금속층을 형성하기 전에, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극상에, TiN으로 이루어지는 제1 금속층을 형성할 수 있다.
상기 범프 패드 형성 스텝은, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 개구부를 마련함에 의해 상기 범프 패드를 형성할 수 있다.
상기 범프 패드 형성 스텝은, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 개구부를 마련함에 의해 상기 범프 패드를 형성할 수 있다.
본 개시의 제1의 측면에 의하면, 제1 반도체 소자와 제2 반도체 소자의 전극끼리가 전기적으로 접속된 반도체 장치를 얻을 수 있다.
본 개시의 제2의 측면에 의하면, 제1 반도체 소자와 제2 반도체 소자의 전극끼리가 전기적으로 접속된 반도체 장치를 제조할 수 있다.
도 1은 적층하는 반도체 소자의 전극끼리의 접속에 Sn계 솔더로 이루어지는 마이크로 범프를 이용하는 수법의 개요를 설명하기 위한 도면.
도 2는 Sn과 배리어 메탈로 이루어질 수 있는 각종의 메탈과의 시간에 대한 이론 확산 거리를 도시하는 도면.
도 3은 본 개시를 적용한 반도체 장치의 구성례를 도시하는 단면도.
도 4는 도 3의 반도체 장치의 제조 방법을 설명하는 플로우 차트.
도 5는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 6은 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 7은 150℃ 고온 방치 시간에서의 Kelvin 저항 측정 결과를 도시하는 도면.
도 8은 제1 내지 제3 금속층의 재질 및 두께의 예를 도시하는 도면.
도 9는 본 개시를 적용한 반도체 장치의 제1의 변형례를 도시하는 단면도.
도 10은 본 개시를 적용한 반도체 장치의 제2의 변형례를 도시하는 단면도.
도 11은 범프 패드 및 마이크로 범프의 지름과 범프 용량의 관계를 도시하는 도면.
도 12는 범프 패드와 마이크로 범프의 지름과, 저항치의 관계를 도시하는 도면.
도 13은 반도체 장치의 제2의 변형례의 응용례를 도시하는 블록도.
도 14는 본 개시를 적용한 반도체 장치를 적층형 CMOS 이미지 센서에 적용한 경우의 적층 전의 상태를 도시하는 단면도.
도 15는 본 개시를 적용한 반도체 장치를 적층형 CMOS 이미지 센서에 적용한 경우의 적층 후의 상태를 도시하는 단면도.
도 16은 로직 칩에 형성된 WB 패드에 I/O를 접속한 상태를 도시하는 단면도.
도 17은 범프 패드의 형성에 관한 변형례를 도시하는 단면도.
도 18은 범프 패드의 형성에 관한 변형례를 도시하는 단면도.
도 19는 범프 패드의 형성에 관한 변형례를 도시하는 단면도.
이하, 본 개시를 실시하기 위한 최선의 형태(이하, 실시의 형태라고 칭한다)에 관해, 도면을 참조하면서 상세히 설명한다.
<반도체 장치의 구성례>
도 3은, 본 개시의 실시의 형태인 반도체 장치의 구성례를 도시하는 단면도이다. 단, 동 도면은, 적층되어 Sn계 솔더에 의해 전기적으로 접속된 제1 반도체 소자와 제2 반도체 소자 중, 마이크로 범프가 형성되지 않은 쪽의 제1 반도체 소자측만을 도시하고 있다.
또한, 솔더의 재료를 나타내는 Sn계란, SnAg계, SnBi계, SnCu계, SnIn계, SnAgCu계 등을 포함하는 것으로 한다.
도시하는 바와 같이, 제1 반도체 소자(10)상에는, 전극으로서의 Al PAD(11)가 마련되고, Al PAD(11)의 일부가, 제2 반도체 소자의 마이크로 범프와 접속하기 위한 개구부(21)(도 5)가 되고, 개구부(21)의 상층에 차례로, 제1 금속층(13), 제2 금속층(14), 및 제3 금속층(15)이 형성된다. 개구부(21) 이외에는, SiO2층(12)이 형성되고, 그 상층측에 SiN층(16)이 형성된다.
배리어 메탈로서의 제1 금속층(13)은, 예를 들면 TiN이 채용된다. 제1 금속층(13)의 평균 두께는, 10㎚ 이상 정도로 한다. 이에 의해, 특히 파티클 리스크를 저감할 수 있는 웨이퍼 프로세스 라인에서, 제1 금속층(13)의 형성이 가능해진다. 제1 금속층에는, Ta, 또는 TaN을 채용하여도 좋다.
제1 금속층(배리어 메탈(13))을 마련함에 의해, Al PAD(11)와 제2 금속층(14), 및, 제2 반도체 소자의 마이크로 범프를 이루는 Sn계 솔더와 제2 금속층(14)과의 반응에서 생성할 수 있는 합금층과 Al PAD(11)가 반응하는 것을 방지할 수 있다. 이에 의해 반도체 장치의 신뢰성과 전기 특성의 향상이 기대될 수 있다. 또한, 제1 금속층(13)은 생략하여도 좋다.
제2 금속층(14)에는, Sn계 솔더와의 상태도(phase diagram)를 가지며 확산성이 낮은 재료, 예를 들면, Co가 채용된다. 제2 금속층(14)의 평균 두께는 15㎚ 이상 정도로 한다. 이에 의해, 특히 파티클 리스크를 저감할 수 있는 웨이퍼 프로세스 라인에서 제2 금속층(14)의 형성이 가능해진다.
제3 금속층(15)에는, 제2 금속층(14)의 표면에 무세정 플럭스나 환원 가스 등으로 표면 산화막이 환원 가능하고, Sn에 대한 확산성이 높은, 예를 들면, Cu가채용된다. 제3 금속층(15)의 평균 두께는 제2 금속층(14)의 산화를 막을 수 있도록 80㎚ 이상 정도로 한다. 제3 금속층(15)으로는, Cu외에, Ni, Pd, Au,Pt 등을 채용할 수 있다.
상술한 구성을 채용함에 의해, 제2 금속층(14)의 재료로서 매우 산화가 진행하기 쉽고, 환원이 비교적 용이하지 않은 Co를 채용한 경우에도, Sn계 솔더와 제2 금속층(14)을 용이하게 접촉(반응)시킬 수 있다. 또한, 제2 금속층(14)에 Co를 채용함에 의해, 신뢰성과 전기 특성을 향상시킬 수 있다.
<반도체 장치를 제조하는 제조 장치의 제조 방법>
다음에, 도 3에 도시된 반도체 장치의 제조 방법에 관해, 도 4 내지 도 6을 참조하여 설명한다.
도 4는, 도 3의 반도체 장치의 제조 방법을 설명하는 플로우 차트이다. 도 5 및 도 6은, 제조 과정을 도시하는 반도체 장치의 단면도이다.
스텝 S1에서는, 도 5A에 도시되는 바와 같이, 전극으로서의 Al PAD(11)가 마련된 제1 반도체 소자(10)상에 SiO2층(12)이 형성된다. 다음에, SiO2층(12)의 위에, 후술하는 개구부(21)의 위치나 지름에 응한, 개구부(21) 이외의 부분을 보호하기 위한 레지스트 패터닝(부도시)이 시행된다. 또한, 도 5B에 도시되는 바와 같이, 드라이 에칭에 의해 Al PAD(11)가 노출할 때까지 SiO2층(12)이 삭제되어 개구부(21)가 마련된다.
스텝 S2에서는, 도 5C에 도시되는 바와 같이, 스퍼터법에 의해, 제1 금속층(TiN)(13), 제2 금속층(Co)(14), 및 제3 금속층(Cu)(15)가 형성된다. 다음에, 스텝 S3에서는, 도 5D에 도시되는 바와 같이, 제3 금속층(15)과 같은 재료(지금의 경우, Cu)의 도금 프로세스에 의해 제3 금속층(15)의 두께가 증가되어 개구부(21)의 홈이 제3 금속층(15)에 의해 메워진다.
스텝 S4에서는, 도 5E에 도시되는 바와 같이, CMP(Chemical Mechanical Polishing)에 의해, 개구부(21) 이외의 제3 금속층(15), 및 제2 금속층(14)이 제거된다. 스텝 S5에서는, 표면 전체에 패시베이션층으로서의 SiN층(16)이 형성되고, Tr 데미지 회복을 위해, 예를 들면 400℃/1h의 어닐 처리가 행하여진다. 또한, SiN층(16)의 위에 레지스트 패터닝(부도시)이 시행되고, 또한, 도 6A에 도시되는 바와 같이, 드라이 에칭에 의해 개구부(21)의 제3 금속층(15)이 노출할 때까지 SiN층(16)이 삭제된다. 이에 의해, 개구부(21)가 오목 구조가 되기 때문에, 제2 반도체 소자(23)에 형성되어 있는 Sn계 솔더로 이루어지는 마이크로 범프(24)와의 위치맞춤이 용이해진다. 이하, 마이크로 범프(24)와 대향하는 개구부(21)를 범프 패드(21)라고도 칭한다.
스텝 S6에서는, 도 6B에 도시되는 바와 같이, 범프 패드(21)의 제3 금속층(15)에, 제2 반도체 소자(23)에 형성되어 있는 마이크로 범프(24)가 접촉되고, 포름산 등의 환원 분위기화에 의한 가열 처리를 행함에 의해, 제3 금속층(15)과 마이크로 범프(24)를 이루는 Sn계 솔더 표면의 산화막이 환원된다. 이 후, 스텝 S7에서는, 도 6C에 도시되는 바와 같이, Sn계 솔더에 제3 금속층(15)이 확산됨에 의해 Sn계 솔더와 제2 금속층(14)이 접촉(반응)되어, 제1 반도체 소자(10)의 전극인 Al PAD(11)와 제2 반도체 소자(23)의 전극과의 접속이 확립된다. 이상으로, 제조 방법의 설명을 종료한다.
<고온 방치 시간에서의 Kelvin 저항 측정 결과>
다음에, 도 7은, 제1 금속층(13)에 TiN, 제2 금속층(14)에 Co, 제3 금속층(15)에 Cu를 채용한 경우에 있어서의 제2 금속층(14)과 Sn계 솔더로 이루어지는 마이크로 범프(24)를 접속한 때의, 150℃ 고온 방치 시간에 있어서의 Kelvin 저항 측정 결과를 도시하고 있다.
동 도면에 도시되는 바와 같이, 504시간 경과 후도 저항치는 변화하지 않았다. 따라서 제1 반도체 소자(10)와 제2 반도체 소자(23)의 전극끼리의 전기적인 접속은 시간이 경과하여도 유지됨을 알 수 있다.
<제1 금속층(13), 제2 금속층(14), 및 제3 금속층(15)의 재료와 두께에 관해>
다음에, 도 8은, 제2 금속층(14)의 두께와, 제3 금속층(15)의 재료와 두께를 변화된 경우의 제1 내지 제5의 예와 비교례(특허 문헌 1에 기재되어 있는 구성)의 평가를 도시하고 있다.
제1의 예는, 제1 금속층(13)에 20㎚의 TiN, 제2 금속층(14)에 270㎚의 Co, 제3 금속층(15)에 200㎚의 Cu를 채용한 예이다. 제2의 예는, 제1 금속층(13)에 20㎚의 TiN, 제2 금속층(14)에 100㎚의 Co, 제3 금속층(15)에 200㎚의 Cu를 채용한 예이다. 제3의 예는, 제1 금속층(13)에 20㎚의 TiN, 제2 금속층(14)에 30㎚의 Co, 제3 금속층(15)에 200㎚의 Cu를 채용한 예이다. 제4의 예는, 제1 금속층(13)에 20㎚의 TiN, 제2 금속층(14)에 270㎚의 Co, 제3 금속층(15)에 80㎚의 Cu를 채용한 예이다.
제1 내지 제4의 예의 어느 경우에도, 접속성과 고온 방치 시험의 결과에는 문제가 없고, 제1 반도체 소자(10)와 제2 반도체 소자(23)의 전극끼리의 물리적 및 전기적인 접속이 확립되었다. 또한, 비교례 1에서는, Tr 데미지 회복을 위해 도입하고 있는 신터 어닐시에 제1 금속층 Ti가 제2 금속층의 Co에 확산하여, 솔더와의 접속성을 저해하였다. 비교례 2에서는 제1 금속층 TiN과 솔더와의 접속성이 확보될 수가 없었다. 비교례 3에서는 제2 금속층 Co를 10㎚로 한 경우에도, 솔더와의 접속성이 확보될 수 없었다.
<반도체 장치의 제1의 변형례>
도 9는, 본 개시의 실시의 형태인 반도체 장치의 제1의 변형례를 도시하는 단면도이다.
그 제1의 변형례는, 도 3에 도시된 구성례로부터 제1 금속층(13)은 생략한 것이다. 이에 의해, 프로세스 공정 시간의 단축과 비용 삭감이 가능해진다.
<반도체 장치의 제2의 변형례>
다음에, 도 10은, 본 개시의 실시의 형태인 반도체 장치의 제2의 변형례를 도시하는 단면도이다.
그 제2의 변형례는, 제1 반도체 소자(10)에 마련된 범프 패드(21)의 지름을, 접속하는 전극(선)의 용도에 응하여 변경한 것이다. 제1 반도체 소자(10)에 마련된 2개소의 범프 패드(21)는, 범프 패드(21-2)가 범프 패드(21-1)에 비교해 그 지름이 크게 형성되어 있다.
또한, 동일 기판(지금의 경우에 있어서의 제1 반도체 소자(10))에 마련하는 복수의 범프 패드(21)의 지름의 변경은, 상술한 제조 처리의 스텝 S1의 공정에서 SiO2층(12)의 위에 시행되는 레지스트 패터닝, 및 스텝 S5의 공정에서 SiN층(16)의 위에 시행되는 레지스트 패터닝을 바꿈에 의해 용이하게 행할 수 있다.
한편, 제2 반도체 소자의 Sn계 솔더로 이루어지는 마이크로 범프(24)에 대해서도, 그 지름을 대응하는 범프 패드(21)의 지름에 맞추어 변경하도록 한다.
<범프 패드(21) 및 마이크로 범프(24)의 지름의 차이에 대한 범프 용량의 변화>
도 11은, 범프 패드(21)의 지름(개구부 경)과, 마이크로 범프의 지름의 차이에 대한 범프 용량의 변화를 나타내고 있다.
동 도면에 도시되는 바와 같이, 범프 패드(21)의 지름 및 마이크로 범프(24)의 지름이 작은 경우와 큰 경우를 비교하면, 작은 경우의 쪽이, 범프 용량이 작다. 따라서 지름이 작은 범프 패드(21)와 마이크로 범프(24)에 의해 신호선을 접속하면, 통신하는 전기 신호의 신호 특성의 개선을 기대할 수 있다. 또한, 이 경우, 접속하는 배선의 끌고다님(引き回し)을 용이하게 행할 수 있다.
<범프 패드(21) 및 마이크로 범프(24)의 지름의 차이에 대한 저항치의 변화>
도 12는, 범프 패드(21)의 지름(개구부 지름)과, 마이크로 범프(24)의 지름의 차이에 대한 저항치의 변화를 도시하고 있다.
동 도면에 도시되는 바와 같이, 범프 패드(21)의 지름 및 마이크로 범프(24)의 지름이 보다 클수록, 저항치가 작다. 따라서 보다 큰 지름의 범프 패드(21)와 마이크로 범프(24)에 의해 전원선을 접속하면, IR 드롭 등의 전력 공급에 관한 부적합함의 발생을 억제할 수 있다.
<반도체 장치의 제2의 변형례의 응용례>
다음에, 도 13은, 도 10에 도시된 제2의 구성례의 응용례를 도시하고 있다.
이 응용례에서는, 제1 반도체 소자(10)의 전원부(31)와 제2 반도체 소자(23)의 전원부(33)를 연결하는 전력선(35)을, 지름이 큰 범프 패드(21-2)와 마이크로 범프(24)에 의해 접속하고 있다. 또한, 제1 반도체 소자(10)의 신호 처리부(32)와 제2 반도체 소자(23)의 신호 처리부(34)를 연결하는 신호선(36, 37)을, 지름이 작은 범프 패드(21-1)와 마이크로 범프(24)에 의해 접속하고 있다.
도 13에 도시된 응용례에 의하면, 제1 반도체 소자(10)와 제2 반도체 소자(23)의 사이에서 통신하는 전기 신호의 신호 특성을 개선할 수 있고, 또한, IR 드롭 등의 전력 공급에 관한 부적합함의 발생을 억제할 수 있다.
<반도체 장치의 적용례>
다음에, 본 개시의 반도체 장치를 적층형 CMOS 이미지 센서(이하, 적층형 CIS라고 칭한다)에 적용한 경우의 구성례에 관해 설명한다.
도 14는 본 개시의 반도체 장치를 적용한 적층형 CIS의 적층 전의 상태, 도 15는 적층 후의 상태를 도시하고 있다.
즉, 적층형 CIS는, 광전 변환을 행하는 화소부가 형성되어 있는 화소 기판(51)에, 화소 기판(51)으로부터 출력되는 화소 신호를 처리하는 로직 칩(52)이 CoW(Chip on Wafer) 접속에 의해 적층되어 구성된다.
화소 기판(51)은, 제1 반도체 소자(10)에 상당하고, 광의 입사측의 면에는 로직 칩(52)의 마이크로 범프(24)와 접속하기 위한 범프 패드(21)가 형성된다. 한편, 로직 칩(52)은, 제2 반도체 소자(23)에 상당하고, 화소 기판(51)과의 접속면에는 마이크로 범프(24)가 형성된다.
화소 기판(51)과 로직 칩(52)은, 범프 패드(21)와 마이크로 범프(24)가 접촉하도록 적층된 상태에서 가열 처리되고, 이에 의해 양자가 전기적으로 접속된다. 또한, 로직 칩(52)의 화소 기판(51)이 접속된 면의 반대면에는, 도 16에 도시되는 바와 같이 WB 패드(71)가 형성되고, WB 패드(71)에 I/O(72)가 접속된다.
도시한 바와 같이, 적층형 CMOS 이미지 센서에 본 개시의 반도체 장치를 적용함에 의해, 화소 기판(51)측에도 마이크로 범프를 형성하여 접속한 경우에 발생할 수 있는 화소부의 더스트 결함 등의 데미지를 억제할 수 있다. 또한, 화소 기판(51)과 로직 칩(52)을 적층한 때의 저배화를 실현할 수 있고, CF의 스위핑 얼룩을 억제할 수 있다.
<범프 패드의 형성에 관한 변형례>
다음에, 범프 패드의 형성에 관한 변형례에 관해 설명한다.
도 17은, 화소 기판(51) 내에 관통 전극(81)이 형성된 경우에, 그 관통 전극(81)의 위치에 개구부(21)를 마련하고, 그 관통 전극(81)을 로직 칩(52)의 마이크로 범프(24)에 대응한` 범프 패드로 한 변형례이다. 관통 전극(81) 자체를 범프 패드로 한 경우, 제1 금속층(13) 내지 제3 금속층(15)의 형성을 생략할 수 있다.
도 18 및 도 19는, 화소 기판(51)(제1 반도체 소자(10))으로부터 Al PAD(11)를 생략하고, 화소 기판(51) 내부의 금속 배선(Cu 배선)(91)에 달할 때까지, 개구부(21)를 형성하고, 기판 내부의 그 금속 배선(91)을, 로직 칩(52)의 마이크로 범프(24)에 대응하는 범프 패드로 한 변형례이다.
Al PAD(11)를 생략하여 화소 기판(51) 내부의 금속 배선(91)을 범프 패드로 한 경우, 커스텀 공정에서의 스위핑 얼룩을 개선할 수 있고, 또한, 칩 슈링크(chip shrink)가 가능해 진다. 또한, 로직 칩(52)의 저배화를 실현할 수 있다.
또한, 본 개시의 반도체 장치는, 상술한 적층형 CIS 외에, 적층된 반도체 소자의 전극끼리가 접속되는 모든 종류의 전자 장치에 적용하는 것이 가능하다.
본 개시의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1)
오목 형상을 갖고, 제1 금속층상의 제2 금속층을 포함하는 적어도 하나의 범프 패드를 포함하는 제1 반도체 소자와, 적어도 하나의 전극을 포함하는 제2 반도체 소자와, 상기 적어도 하나의 범프 패드를 상기 적어도 하나의 전극에 전기적으로 접속하는 마이크로 범프를 포함하고, 상기 마이크로 범프는 제2 금속층의 확산부를 포함하고, 상기 제1 반도체 소자 또는 상기 제2 반도체 소자는 화소부를 포함하는 것을 특징으로 하는 촬상 장치.
(2)
상기 (1)에 있어서, 상기 마이크로 범프는 Sn계 솔더를 포함하고, 상기 제1 금속층은 Co를 포함하는 것을 특징으로 하는 촬상 장치.
(3)
상기 (2)에 있어서, 상기 적어도 하나의 범프 패드는 상이한 직경을 갖는 복수의 범프 패드를 포함하고, 상기 적어도 하나의 전극은 상기 복수의 범프 패드에 대응하는 복수의 전극을 포함하는 것을 특징으로 하는 촬상 장치.
(4)
상기 (3)에 있어서, 상기 상이한 직경은 접속되는 상기 복수의 전극의 용도에 따라 서로 다른 것을 특징으로 하는 촬상 장치.
(5)
상기 (1)에 있어서, 상기 마이크로 범프의 직경은 상기 적어도 하나의 범프 패드의 직경에 대응하는 것을 특징으로 하는 촬상 장치.
(6)
상기 (1)에 있어서, 상기 적어도 하나의 범프 패드는 제3 금속층을 포함하고, 상기 제1 금속층은 상기 제3 금속층상에 있는 것을 특징으로 하는 촬상 장치.
(7)
상기 (6)에 있어서, 상기 제1 금속층의 평균 두께는 15㎚ 이상인 것을 특징으로 하는 촬상 장치.
(8)
상기 (6)에 있어서, 상기 제3 금속층의 평균 두께는 10㎚ 이상인 것을 특징으로 하는 촬상 장치.
(9)
상기 (6)에 있어서, 상기 제3 금속층은 TiN, Ta 또는 TaN으로 형성되는 것을 특징으로 하는 촬상 장치.
(10)
상기 (6)에 있어서, 상기 제2 금속층은 Cu,Co, Ni, Pd, Au 또는 Pt로 형성되는 것을 특징으로 하는 촬상 장치.
(11)
상기 (1)에 있어서, 상기 적어도 하나의 범프 패드는, 상기 마이크로 범프를 상기 제1 반도체 소자 내의 관통 전극에 접속하도록, 상기 제1 반도체 소자의 표면상에 마련된 개구인 것을 특징으로 하는 촬상 장치.
(12)
상기 (1)에 있어서, 상기 적어도 하나의 범프 패드는, 상기 마이크로 범프를 상기 제1 반도체 소자 내의 금속 배선까지 접속하도록, 상기 제1 반도체 소자의 표면상에 마련된 개구인 것을 특징으로 하는 촬상 장치.
(13)
상기 (1)항에 있어서, 상기 제1 반도체 소자는 상기 화소부이고, 상기 제2 반도체 소자는 CoW(Chip on Wafer) 접속에 의해 상기 제1 반도체 소자에 접속되는 로직 칩인 것을 특징으로 하는 촬상 장치.
(14)
제1 기판상에 적어도 하나의 컨택트를 형성하는 스텝과, 상기 적어도 하나의 컨택트상에 절연층을 형성하는 스텝과, 상기 적어도 하나의 컨택트의 일부를 노출하는 적어도 하나의 개구를 마련하도록, 상기 절연층을 에칭하는 스텝과, 상기 개구 내에 오목 형상부를 갖는 적어도 하나의 범프 패드를 형성하는 스텝과, 상기 적어도 하나의 범프 패드의 일부를 전극에 접속된 마이크로 범프에 확산시킴에 의해 상기 적어도 하나의 범프 패드를 제2 기판의 전극에 전기적으로 접속하는 스텝을 포함하고, 상기 제1 기판 또는 상기 제2 기판은 화소부를 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(15)
상기 (14)에 있어서, 상기 적어도 하나의 범프 패드를 형성하는 스텝은, 상기 적어도 하나의 컨택트상에 제1 금속층을 형성하는 스텝과, 상기 제1 금속층상에 제2 금속층을 형성하는 스텝과, 상기 적어도 하나의 범프 패드의 확산부는 상기 제2 금속층을 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(16)
상기 (15)에 있어서, 상기 제2 금속층을 형성하는 스텝은, 제1 디포지션 공정에 따라 상기 오목 형상부에 상기 제2 금속층의 일부를 형성하는 스텝과, 상기 오목 형상부를 채우기 위해 제2 디포지션 공정에 따라 상기 제2 금속층의 남은 잔존부를 형성하는 스텝을 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(17)
상기 (15)에 있어서, 상기 적어도 하나의 범프 패드를 형성하는 스텝은, 상기 제1 및 제2 금속층을 형성하기 전에 상기 절연층상에 제3 금속층을 형성하는 스텝을 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(18)
상기 (17)에 있어서, 상기 적어도 하나의 범프 패드를 형성하는 스텝은, 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층의 상면이 상기절연층의 상면과 동일 평면상에 있도록, 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층을 평탄화하는 스텝을 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(19)
상기 (18)에 있어서, 상기 제2 금속층은 상기 마이크로 범프속으로 확산되어, 상기 마이크로 범프의 팁부가 상기 절연층의 상면을 넘어 연장되고, 상기 마이크로 범프의 다른 부분은 상기 절연층의 상면과 상기 전극 사이의 공간 내에 존재하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(20)
상기 (18)에 있어서, 상기 적어도 하나의 범프 패드를 형성하는 스텝은, 상기 절연층, 및 상기 제1, 제2, 및 제3 금속층상에 패시베이션층을 형성하는 스텝과, 상기 제2 금속층을 노출하고 상기 오목 형상부를 생성하기 위해, 상기 패시베이션층을 에칭하는 스텝을 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
(21)
반도체 소자가 적층되어 구성되고, 대향하는 상기 반도체 소자의 전극끼리가 전기적으로 접속되어 있는 반도체 장치에 있어서,
상기 대향하는 반도체 소자의 일방인 제2 반도체 소자의 전극에는, Sn계 솔더로 이루어지는 마이크로 범프가 형성되고, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되어 있는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극에는, 상기 마이크로 범프에 대향하는 오목형상의 범프 패드가 형성되어 있는 반도체 장치.
(22)
상기 범프 패드에는, 상기 마이크로 범프측부터 차례로, 상기 마이크로 범프에 확산된 제3 금속층, 및 Co로 이루어지는 제2 금속층이 형성되어 있는 상기 (11)에 기재된 반도체 장치.
(23)
상기 제1 반도체 소자상에는, 지름이 다른 복수의 상기 범프 패드가 마련되어 있는 상기 (21) 또는 (22)에 기재된 반도체 장치.
(24)
상기 범프 패드의 지름은, 접속하는 상기 전극의 용도에 응하여 다른 상기 (21)부터 (33)의 어느 하나에 기재된 반도체 장치.
(25)
상기 제2 반도체 소자의 상기 마이크로 범프의 지름은, 대응하는 상기 제1 반도체 소자의 상기 범프 패드의 지름에 대응하여 있는 상기 (21)부터 (24)의 어느 하나에 기재된 반도체 장치.
(26)
상기 범프 패드에는, 상기 마이크로 범프측부터 차례로, 상기 제3 금속층, 상기 제2 금속층, 및 TiN으로 이루어지는 제1 금속층이 형성되어 있는 상기 (21)부터 (25)의 어느 하나에 기재된 반도체 장치.
(27)
상기 제2 금속층의 평균 두께는 15㎚ 이상인 상기 (21)부터 (26)의 어느 하나에 기재된 반도체 장치.
(28)
상기 제1 금속층의 평균 두께는 10㎚ 이상인 상기 (21)부터 (27)의 어느 하나에 기재된 반도체 장치.
(29)
상기 제1 금속층은 TiN, Ta 또는 TaN인 상기 (21)부터 (28)의 어느 하나에 기재된 반도체 장치.
(30)
상기 제3 금속층은 Cu,Ni, Pd, Au 또는 Pt인 상기 (21)부터 (29)의 어느 하나에 기재된 반도체 장치.
(31)
상기 범프 패드는, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 마련된 개구부에 의해 형성되어 있는 상기 (21)에 기재된 반도체 장치.
(32)
상기 범프 패드는, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 마련된 개구부에 의해 형성되어 있는 상기 (21)에 기재된 반도체 장치.
(33)
상기 반도체 장치는, 상기 제1 반도체 소자에 상당하는 화소 기판에, 상기 제2 반도체 소자에 상당하는 로직 칩이 CoW 접속되어 있는 적층형 CMOS 이미지 센서인 상기 (21)에 기재된 반도체 장치.
(34)
반도체 소자가 적층되어 구성되고, 대향하는 상기 반도체 소자의 전극끼리가 전기적으로 접속되어 있는 반도체 장치를 제조하는 제조 장치의 제조 방법에 있어서,
상기 제조 장치에 의한, 상기 대향하는 반도체 소자의 일방인 제2 반도체 소자의 전극에 Sn계 솔더로 이루어지는 마이크로 범프를 형성하는 마이크로 범프 형성 스텝과,
상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극에 상기 마이크로 범프에 대향하는 오목형상의 범프 패드를 형성하는 범프 패드 형성 스텝을 포함한 제조 방법.
(35)
상기 범프 패드 형성 스텝은,
상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극상에, Co로 이루어지는 제2 금속층을 형성하고,
상기 제2 금속층상에, 상기 마이크로 범프에 확산되는 제3 금속층을 형성하고,
제3 금속층에 상기 마이크로 범프를 접촉시켜, 환원 분위기화에 의한 가열 처리에 의해, 상기 제3 금속층과 상기 마이크로 범프의 표면의 산화막을 환원하고, 상기 제3 금속층을 상기 마이크로 범프에 확산시킴에 의해 상기 마이크로 범프와 상기 제2 금속층을 접촉시켜서, 상기 제1 반도체 소자와 상기 제2 반도체 소자의 전극끼리를 전기적으로 접속하는 상기 (34)에 기재된 제조 방법.
(36)
상기 범프 패드 형성 스텝은, 또한,
상기 제1 반도체 소자의 상기 제3 금속층의 위에 패시베이션층을 형성하고, 상기 패시베이션층을 에칭함에 의해, 상기 제3 금속층이 노출하는 개구부를 마련하는 상기 (35)에 기재된 제조 방법.
(37)
상기 범프 패드 형성 스텝은, 또한,
상기 제2 금속층을 형성하기 전에, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극상에, TiN으로 이루어지는 제1 금속층을 형성하는 상기 (35)에 기재된 제조 방법.
(38)
상기 범프 패드 형성 스텝은, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 개구부를 마련함에 의해 상기 범프 패드를 형성하는 상기 (34)에 기재된 제조 방법.
(39)
상기 범프 패드 형성 스텝은, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 개구부를 마련함에 의해 상기 범프 패드를 형성하는 상기 (34)에 기재된 제조 방법.
10 : 제1 반도체 소자
11 : Al PAD
12 : SiO2층
13 : 제1 금속층
14 : 제2 금속층
15 : 제3 금속층
16 : SiN층
21 : 개구부(범프 패드)
23 : 제2 반도체 소자
24 : 마이크로 범프
31 : 전원부
32 : 신호 처리부
33 : 전원부
34 : 신호 처리부
35 : 전원선
36, 37 : 신호선
51 : 화소 기판
52 : 로직 칩
81 : 관통 전극
91 : Cu배선

Claims (20)

1개 이상의 화소를 포함하는 제1 기판;
상기 제1 기판 상에 배치되며, 상기 제1 기판과 대면하는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하는 컨택트;
상기 제1 기판 상에 있고, 상기 컨택트의 상기 제2 면 상에 개구부를 포함하는 제1 절연층;
상기 제1 절연층의 상기 개구부에 배치되며 상기 컨택트에 전기적으로 접속하는 제1 금속층, 및 상기 제1 금속층 상에 있고 상기 제1 절연층의 상기 개구부에 배치된 제2 금속층을 포함하는 적어도 하나의 범프 패드;
상기 제1 절연층 상에 있고, 상기 제2 금속층 상에 개구부를 포함하는 제2 절연층;
로직 회로 및 적어도 하나의 전극을 포함하는 제2 기판; 및
상기 적어도 하나의 범프 패드를 상기 적어도 하나의 전극에 전기적으로 접속하고, 상기 제2 절연층의 상기 개구부에 위치하는 마이크로 범프를 포함하는 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 마이크로 범프는 상기 제2 금속층의 확산부를 포함하고,
상기 마이크로 범프는 Sn계 솔더를 포함하고, 상기 제1 금속층은 Co를 포함하는 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 적어도 하나의 범프 패드는 상이한 직경을 갖는 복수의 범프 패드를 포함하고,
상기 적어도 하나의 전극은 상기 복수의 범프 패드에 대응하는 복수의 전극을 포함하는 것을 특징으로 하는 촬상 장치.
제3항에 있어서,
상기 상이한 직경은 상기 복수의 범프 패드에 접속되는 상기 복수의 전극의 용도에 따라 서로 다른 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 마이크로 범프의 직경은 상기 적어도 하나의 범프 패드의 직경에 대응하는 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 적어도 하나의 범프 패드는 상기 제1 절연층의 상기 개구부에 배치된 제3 금속층을 포함하고,
상기 제1 금속층은 상기 제3 금속층 상에 있는 것을 특징으로 하는 촬상 장치.
제6항에 있어서,
상기 제1 금속층의 평균 두께는 15㎚ 이상인 것을 특징으로 하는 촬상 장치.
제6항에 있어서,
상기 제3 금속층의 평균 두께는 10㎚ 이상인 것을 특징으로 하는 촬상 장치.
제6항에 있어서,
상기 제3 금속층은 TiN, Ta 또는 TaN을 포함하는 것을 특징으로 하는 촬상 장치.
제6항에 있어서,
상기 제2 금속층은 Cu, Co, Ni, Pd, Au 또는 Pt를 포함하는 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 제2 금속층의 면은 상기 제1 절연층의 면과 동일면에 있는 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 제1 절연층은 상기 컨택트의 상기 제2 면과 접촉하는 것을 특징으로 하는 촬상 장치.
제1항에 있어서,
상기 적어도 하나의 범프 패드는 상기 하나 이상의 화소를 포함하는 상기 제1 기판의 영역 외측에 배치되는 것을 특징으로 하는 촬상 장치.
제1 기판;
상기 제1 기판 상에 배치되며, 상기 제1 기판과 대면하는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하는 컨택트;
상기 제1 기판 상에 있고, 상기 컨택트의 상기 제2 면 상에 개구부를 포함하는 제1 절연층;
상기 제1 절연층의 상기 개구부에 배치되며 상기 컨택트에 전기적으로 접속하는 제1 금속층, 및 상기 제1 금속층 상에 있고 상기 제1 절연층의 상기 개구부에 배치된 제2 금속층을 포함하는 적어도 하나의 범프 패드;
상기 제1 절연층 상에 있고, 상기 제2 금속층 상에 개구부를 포함하는 제2 절연층;
적어도 하나의 전극을 포함하는 제2 기판; 및
상기 적어도 하나의 범프 패드를 상기 적어도 하나의 전극에 전기적으로 접속하고, 상기 제2 절연층의 상기 개구부에 위치하는 마이크로 범프를 포함하는 것을 특징으로 하는 반도체 장치.
제14항에 있어서,
상기 마이크로 범프는 상기 제2 금속층의 확산부를 포함하고,
상기 마이크로 범프는 Sn계 솔더를 포함하고, 상기 제1 금속층은 Co를 포함하는 것을 특징으로 하는 반도체 장치.
제14항에 있어서,
상기 적어도 하나의 범프 패드는 상이한 직경을 갖는 복수의 범프 패드를 포함하고,
상기 적어도 하나의 전극은 상기 복수의 범프 패드에 대응하는 복수의 전극을 포함하는 것을 특징으로 하는 반도체 장치.
제16항에 있어서,
상기 상이한 직경은 상기 복수의 범프 패드에 접속되는 상기 복수의 전극의 용도에 따라 서로 다른 것을 특징으로 하는 반도체 장치.
제14항에 있어서,
상기 마이크로 범프의 직경은 상기 적어도 하나의 범프 패드의 직경에 대응하는 것을 특징으로 하는 반도체 장치.
제14항에 있어서,
상기 적어도 하나의 범프 패드는 상기 제1 절연층의 상기 개구부에 배치된 제3 금속층을 포함하고,
상기 제1 금속층은 상기 제3 금속층 상에 있는 것을 특징으로 하는 반도체 장치.
제14항에 있어서,
상기 제1 금속층의 평균 두께는 15㎚ 이상인 것을 특징으로 하는 반도체 장치.
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