KR19980018136A - 멀티 칩 시스템 및 그 제조 방법 - Google Patents

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필립 조지 엠마
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포만 제프리 엘
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Abstract

본 발명에 따르면, 정밀하고 고도로 제어가능한 클록 분배 네트워크(clock-distribution network)가 한 개의 활성 기판(active substrate)상에 제공되어 클록 신호들을 분배하며, 플립 칩 기법을 이용하여 기판들을 서로 마주보게 접속시킴으로써 다른 활성 기판에 대해 스큐를 최소화한다. 클록 분배 기판은 밀도가 낮은 상태이므로, 콰이어트 버스들이 이 밀도가 낮은 기판상에 제공되어 비교적 긴 거리의 고속 데이터 전송을 돕는다. 저전력 장치(예를 들면, DRAM)들이 한 개의 기판에 제공되어 다른 기판상에서 보다 고전력 논리회로(예를 들면 프로세서)를 최소 상호접속 거리로 사용가능하도록 한다.

Description

멀티 칩 시스템 및 그 제조 방법
본 발명은 집적 회로 패키징(integrated circuit packging)에 관한 것으로서, 특히 집적 회로내의 클록 스큐(clock skew)를 최소화하는 패키징 시스템 및 방법에 관한 것이다.
플립-칩 기법(Flip-Chip technology)은, 때때로 컬랩스 제어식 칩 접속(Controlled Collapse Chip Connection;C4) 기법이라고 지칭되는 것으로서, 잘 확립되어 있으며, 칩들을 2 레벨 패키지(second-level package)(기판)들에 접속하는 데 널리 사용되고 있다. 기본적으로, 이 기법은 칩의 I/O 패드상에 솔더 볼(solder-ball)들을 위치시키는 단계, 칩을 뒤집는 단계, 동일한 패턴의 패드들을 갖는 기판에 칩을 솔더링함으로써 칩과 기판간에 상호접속이 이루어지도록 하는 단계를 포함한다. 이러한 유형의 제품의 한 예가 도 1에 개략적으로 도시되어 있다. 솔더볼과 C4 기법에 대해서는 알. 툼말라(R. Tummala)와 이. 리마스제브스키(E. Rymaszewsky)의 Microelectronics Packaging Handbook, Von Nostrand Reinhold, 1989 및 Solder Ball Connect Technology, IBM J. of Res. and Dev., Vol. 37, No. 5, Sept. 1993, pp. 581-676을 참조하기 바란다.
역사적으로, 기판은 단지 2 레벨 패키지(즉, 와이어링단(wring level)들을 갖는 수동적 물체)에 불과하였다. 이러한 기판들은 세라믹, 글래스-세라믹(glass-ceramic), 또는 심지어 실리콘을 재료로 하였다. 이러한 기판의 목적은 기판상의 칩들간에 단지 와이어링 수단을 제공하는 것 뿐이었다.
프로세서는 (시스템의 상태(state)를 유지하는) 래치들과, 외부로부터의 입력들과 현재의 상태를 함께 연산하여 시스템의 다음 상태를 계산(compute)해 내는 논리회로를 포함한다. 이상적으로는, 클록이 모든 래치들에 대해 정확히 동시에 작용하여 이렇게 새로이 계산된 상태로의 천이(transition)가 동시에 완료하게 된다.
실제로는, 모든 래치들에 대해 정확히 동시에 클록을 입력하는 것이 불가능하므로 모든 래치들을 정확히 동시에 스위칭할 수 없다. 제 1 래치의 출력이 (직접적으로 또는 논리 회로를 통해) 제 2 래치에 대한 입력으로서 작용하는 경우, 또한 클록이 제 1 래치에 도달하는 순간과 제 2 래치에 도달하는 순간 사이에 (+/-)x만큼의 차이가 있는 경우, 명목 사이클 시간(nominal cycle time)(머신 내에서 최악의 경우의 지연 경로(worst-case delay path in machine))이 x만큼 증가하여 제 2 래치가 x에 해당하는 시간만큼 너무 빨리 데이터를 수취할 가능성을 보상해야 한다. 사실상, 명목 사이클 시간은 2x만큼 증가되어야 하는데, 이는 제 1 래치가 가정된 것보다 x만큼 더 늦은 시각에 해당 데이터를 수취할 수도 있기 때문이다. 이것이 일종의 성능 결함인 클록 스큐로서, 프로세서의 상이한 부분들에 대한 클럭 신호의 도착에 관련된 불확정성을 감안하여 프로세서의 명목 사이클 시간에 부가되어야 하는 인자이다.
클록 신호는 칩에 대한 1차 입력이다. 이것은 발진기 펄스(oscillator pulse)이다. 실제의 중앙 처리기(central processor;CP) 칩에서, 이 클록에 의해 게이트되는 래치의 수는 수십만개인 것이 보통이다. 전형적인 게이트의 팬 아웃(fanout)이 f이고 래치가 n 개 있다면, 원래의 클록 펄스(칩에 대한 1차 입력)와 이 클록에 의해 게이트되는 임의의 래치간에는 드라이버의 중간 단계가개 있게 된다. 실제 시스템에서는 10 개까지의 레벨이 있을 수 있다.
이러한 재구동(redrive) 레벨들이 하나의 팬아웃 트리로 구현되면, 소스로부터 트리의 여러 브랜치들까지의 거리가 상이하며 정확히 동일한 수의 래치들을 구동하는 것도 아니기 때문에 이 트리는 비대칭적으로 된다. 즉, 와이어 길이(wrie-length)들과 로드(load)들이 다르다. 이것들이 클록 스큐의 주요 요인으로 작용하며, 사이클 시간이 빨라질수록 문제는 더욱 심각하게 된다.
마이크로프로세서내의 대부분의 실리콘 영역들은 활성 상태(active)이기 때문에, 재구동의 중간 레벨들이 이상적인 위치에 놓이지 못하고, 대신 백색 공간(white space)에 놓이게 된다. 이로 인하여 비대칭적으로 된다.
복잡한 마이크로프로세서의 커스텀화된 설계에 있어서는, 실리콘 표면에서 정규 패턴(regular pattern)으로 상태들을 재구동하도록 클록을 분배할 수 없다. 클록 드라이버 회로들의 정기적인 분배(peppering)는 논리 회로들의 물리적인 데이터 흐름을 방해할 수도 있고 사이클 시간에 해를 끼칠 수도 있다. 즉, 스큐를 감소시키는 것이 어렵게 되며, 어떤 실제의 1-칩 프로세서에서도 이것을 무시할 수 없게 된다.
본 발명의 목적은 정확하고 고도로 제어가능한 클록 분배 네트워크(clock-distribution network)를 하나의 활성 기판(active substrate)― 이후 2차 기판(또는 칩)으로 지칭됨―에 제공하고, C4 기법을 이용하여, 스큐가 최소화된 클록 신호들을 이 네트워크를 통해 다른 활성 기판―이후 1차 기판(또는 칩)으로 지칭됨―에 분배하는 것이다. 일반적으로, 1차 기판은 밀도가 높아 전력을 많이 소모하며, 2차 기판은 밀도가 낮아 전력을 훨씬 적게 소모한다는 것을 알아야 한다.
본 발명의 다른 목적은 밀도가 낮은 2차 기판에 콰이어트 버스(quiet bus)들을 제공하여 데이터를 1차 기판상의 지점들로 고속 전송하는 것을 용이하게 하는 것이다.
본 발명의 다른 목적은 2차 기판상에 다른 저전력(low-power) 주변 하드웨어(예를 들면, DRAM)를 제공하여 1차 기판상의 고전력(higher-power) 논리회로(예를 들면, 프로세서)를 사용할 수 있도록 하는 것이다.
본 발명의 다른 목적은 이러한 동일 C4 기법으로 3차( 및 그 이상의) 기판들을 제공하는 것이다.
본 발명의 한가지 특징은 2 개의 활성 칩(active chip)들(즉, 둘다 활성 회로(active circuitry)를 포함하는)이 서로 본딩되어 있다는 것이다. 이를 위해서 두 개의 사전조건이 마련되어야 한다.
1. 모든 칩들에 의해 발생되는 총 열량(heat)이 제거될 수 없을 정도로 크지 않다.
2. 칩들은 그 크기가 서로 다르거나 아니면 서로 오프셋되어 본딩된다. 이렇게 함으로써 I/O 패드들을 다른 패키지의 접속 수단과의 오프 칩 접속(off-chip connection)에 이용할 수 있게 된다. 칩들이 크기가 같고 나란히 마주보며 본딩되어 있다면, 액세스가능한 I/O 패드가 전혀 없을 것이다. 작은 칩이 큰 칩에 본딩되어 있거나, 크기가 동일하더라도 칩들이 서로 오프셋된 채 본딩되어 있다면, 칩 표면의 일부가 다른 기판에 와이어 본딩되도록 이용될 수 있다. 사실, 제 3 표면에 제일 작은 칩을 수용할 수 있는 트렌치가 제공된다면, 동일한 C4 기법을 이용하여 두 칩중 큰 칩상의 패드들이 한층 더 큰, 이 제 3 기판에 본딩될 수 있다.
본 발명의 다른 특징은 상당한 양의 전력을 소모하는 밀도가 높고 복잡한 논리 칩(예를 들면, 마이크로프로세서)을 전력을 훨씬 덜 소모하는 밀도가 낮은 활성 칩에 본딩하는 것이다.
밀도가 낮은 2차 칩은, 고도로 제어된 방식으로 클록 신호를 분배하기 위하여, 롱 버스(long bus)들이 1차 칩의 표면에서보다 콰이어트 환경하에서 고속으로 동작할 수 있는 콰이어트 매체로서, 선택사양인 다른 유형의 저전력 장치(예를 들면, DRAM)에 사용될 수 있다. 이렇게 함으로써 고성능의 통신 및 시스템 레벨에서의 보다 향상된 스큐 제어가 가능해지며, 결과적으로 패키징의 비용이 감소된다.
도 1은 제 2 기판에 C4-본딩된 제 1 기판을 도시하는 도면
도 2는 제각기 그 중심에 I/O 패드를 갖는 256 개의 정방형 타일들로 분할된 16㎜×16㎜ 칩을 도시하는 도면
도 3은 16㎜×16㎜ 그리드 상의 256 개의 타일들에 대한 클록 드라이빙(clock driving)과 캘러브레이팅 회로(calibrating circuitary)를 도시하는 도면
도 4는 이진 트리로서 구현된 클록 네트워크에 대한 대칭적인 와이어링 체계를 도시하는 도면
도 5는 본 발명에 따른 콰이어트 버스(quiet bus) 상의 와이어를 도시하는 도면
도 6은 본 발명에 따라 구성된 1차 및 2차 패키지의 제 1 실시예를 도시하는 도면
도 7은 본 발명에 따라 구성된 1차 및 2차 패키지의 제 2 실시예를 도시하는 도면
도 8은 본 발명에 따라 본딩된 1차, 2차, 3차 칩을 도시하는 도면
도 9는 고정된 시간동안 클록 신호를 지연하는 클록 트리밍 회로(clock trimming circuit)를 도시하는 도면
*도면의 주요부분에 대한 부호의 설명*
200 ; I/O 패드300 ; 클록 트리밍 및 캘러브레이팅 회로 영역
400 ; 리프 노드402 ; 1차 클록 입력부
502 ; 클록식 패스게이트500 ; 초-고-임피던스 프리차징 회로
기존의 단일 칩 마이크로프로세서 시스템(single-chip microprocessor system)에서는 클록 분배 네트워크가 프로세서 칩 자체에 내장된다. 그러나, 본 발명에 따른 시스템들에 있어서, 1차 기판(primary substrate)은 클록 분배 네트워크가 없는 마이크로프로세서 칩이고, 클록 분배 네트워크는 2차 기판에 제공되는 것으로 구성될 수 있다. 이 두 시스템에 관련된 회로가 동일하므로 전력도 동일하며, 따라서 본 발명은 원래 전력이나 냉각(cooling) 문제들을 초래하지 않는다.
또한, 2차 기판상에 클록 분배 네트워크외에 아무 것도 없다면, 2차 기판의 활성 영역(active area)이 매우 밀도가 낮아 클록 트리(clock tree)의 재구동 노드(redriving node)가 이상적으로 위치될 수 있다. 자세히 설명하자면, 재구동 상태들이 대칭적으로 위치되며, 트리 전체에 걸쳐 모든 와이어 길이(wire-length) 및 로드들이 동일하다. 앞서 설명한 바에 의하면, 마이크로프로세서 칩에 일체화되어 있는 클록 분배 네트워크를 갖는 어떠한 실제의 마이크로프로세서 칩에서도 이것이 불가능하다.
본 발명에 있어서, 밀도가 높은 1차 기판(예를 들면 마이크로프로세서)이 다수의 정방형 타일(예를 들면, 1㎜×1㎜ 또는 그보다 더 작은 타일)들로 개념상 분할되며 클록 I/O 패드가 각각의 타일 중심에 위치된다. 이 타일내의 모든 래치들은 타일의 중심에 있는 클록 패드에 의해 구동된다. 이러한 구성이 도 2에 도시되어 있다.
구체적으로, 도 2는 제각기 1㎜×1㎜ 정방체인 16×16 개의 타일들로 분할되어 있는 16㎜×16㎜ 칩을 도시한다. 각 타일의 중심에는 I/O 패드(200)가 놓여 있다. 이러한 I/O 패드는 로컬 클록 입력 패드(local clock-input pad)로서, 자신의 타일내에 있는 모든 래치들을 구동시킨다. 이 도면에 있어서 I/O 패드로부터 래치까지의 최악의 경우의 맨하탄 거리(worst-case Manhattan distance)는 1㎜이다.
이 I/O 패드들에 대한 클록 입력은 솔더볼 접속부(solder-ball connections)들을 통해 2차 기판상에 동일하게 배치되어 있는 I/O 패드들에 제공되며, 여기에는 1차 칩 논리회로에 대한 클록 분배 회로가 포함되어 있다. 2차 기판상에는 클록 분배 네트워크가 드물게 있기 때문에, 1차 클록 신호가 2차 기판상의 모든 드라이버 패드들에, 따라서 1차 기판상의 모든 타일들에 극히 작은 오차범위내에서 동시에 도착되는 것이 보장될 수 있다. 일체적인 클록 분배 네트워크를 갖는 기존의 마이크로프로세서에서는 이러한 것이 불가능하다.
더욱이, 2차 기판상에는 회로가 매우 드물게 있기 때문에, 클록 분배 네트워크에 클록 트리밍 및 캘러브레이팅 회로(clock-trimming and calibrating circuitary)도 포함시킴으로써 스큐를 더욱 잘 제어할 수 있다. 따라서, 본 발명은 클록 분배 설계를 단순화하는 동시에 스큐를 제거함으로써 사이클 시간을 개선한다.
예로써, 도 3에는 16㎜ ×16㎜ 칩 영역의 타일들내에 50㎛×400㎛ 사각부(rectangle)(300)들이 도시되어 있다. 이 사각부들은 각각의 타일에 대한 클록 트리밍 및 캘러브레이팅 회로에 필요한 영역을 나타낸다. 이 사각부들내에 있는 회로는 강력한 클록 트리밍 및 캘러브레이션을 제공하기에 충분한 것 이상이며, 도면을 보면 여기에 포함되는 영역이 매우 작음을 알 수 있다.
도 4는 이진 트리 형태로 구성된 2차 기판상의 클록 트리의 바람직한 와이어링 배치를 도시한다. 1차 클록 입력부(402)로부터 각각의 리프 노드(leaf node)(400)까지의 거리가 정확히 동일하며, 각 팬아웃 노드(fanout node)로부터 각 방향으로 팬아웃되는 로드도 정확히 동일하다. 각각의 리프 노드에는 리프 노드에 있는 출력 핀(output pin)을 구동하기 위한 드라이버 회로(driver circuit)(도시되지 않음)가 위치되어 있다.
클록 트리밍 회로(또는 제어 수단들)는 스캔 전용 제어 래치(scan-only control latch)들을 포함하며, 이 래치들의 상태들에 따라 클록 신호가 팬 아웃되기 전에 클록 에지(clock edge)들이 기준(입력 클록) 신호를 뒤따르도록 한다. 도 3에서의 타일들은 제각기 자체 상태 제어 래치(own state control latch)들을 가지며, 이 모든 래치들은 2차 기판상에서 하나의 스캔 링(scan ring)으로 접속되어 있다. 본 발명에 따라 1차(또는 2차) 기판들상에서 전송된 클록 신호들을 프로빙(probing)한 후 스캔 링을 통해 클록 에지들을 조절함으로써 클록 스큐를 더 잘 제어할 수 있다. 이것이 표준적인 기법(standard technique)이다.
도 9의 회로는 다음과 같이 동작한다. 시프트될 글로벌 클록 신호(global clock signal)가 도 9의 트리밍 회로에서의 코스 지연 회로(course delay circuit)(903)의 입력부(901)에 도달한다. 코스 지연 회로는 입력 신호를 100ps만큼 지연시키는 지연 소자(delay element)를 포함한다. 멀티플렉서(905)가 제어 래치(900a)의 제어에 따라 지연된 신호 또는 지연되지 않은 신호 중 하나를 선택한다. 멀티플렉서(905)의 출력은 다시 신호를 25ps만큼 더 지연시키는 지연 소자를 포함하는 미세 지연 회로(fine delay circuit)(904)에 제공된다. 멀티플렉서(902)는 제어 래치(900b, 900c)들의 제어에 따라 바람직한 출력 신호를 선택한다. 멀티플렉서(902)의 출력은 회로(904)에 원래 입력된 신호를 25ps의 정수배만큼 지연시킨 지연된 출력(delayed version)이다.
밀도가 낮은 2차 기판을 구비함으로써 구현될 수 있는 본 발명의 다른 특징은 2차 기판상에 콰이어트 버스를 사용할 수 있다는 것이다. 이 콰이어트 버스 기법은 1차 기판상에서는 사용될 수 없는데, 1차 기판상의 금속 레벨들이 과도하게 이용되고 있어서 이 기법을 사용하기에는 주변 노이즈가 너무 크기 때문이다.
특히, 클록 분배 네트워크는 이용가능한 와이어링 채널들의 작은 일부 영역만을 필요로 하기 때문에, (몇 개의 전체 금속 레벨들을 포함할 확률이 높은) 2차 기판상의 대부분의 와이어링 채널들을 접지하여 실제로 2차 기판을 거치는 몇몇 신호들에 대해 고도로 차폐된(콰이어트) 환경을 제공할 수 있다.
도 5는 콰이어트 버스상의 신호 와이어(signal wire)를 도시한다. 매우 조용한 환경하에 있으므로 와이어는 초-고-임피던스 프리차징 회로(very-high-impedance precharging circuit)(500)를 통해 중간 전압 레벨(intermediate voltage level)로 프리차지될 수 있다. 이러한 프리차징 회로에도 일정한 누설(leakage)이 있기는 하지만 임피던스가 높아서 누설이 적은 상태로 유지된다. 이러한 회로는 노이즈가 많은 환경하에서는 사용될 수 없는데, 이는 노이즈가 프리차지된 회로를 랜덤한 임의의 방향으로 매우 쉽게 풀링(pull)할 수 있기 때문이다.
와이어에 대한 입력부는 스태틱 입력(static input) 샘플을 조금 얻어서, 이 작은 샘플을 가지고 프리차지된 버스가 자신의 프리차지 상태 근방의 콰이어선트 포인트(quiescent point)에 도달하기 전에 이 버스를 적당한 방향으로 신속하게 풀링할 수 있도록 하는 클록식 패스게이트(clocked passgate)(502)이다. 이렇게 함으로써 진행파의 속도가 와이어의 특성 임피던스와 관련된다. 신호는 임의의 드라이버 회로가 와이어를 차지시키는 데 걸리는 것보다 훨씬 더 빨리 반대쪽 끝에 도달하며, 이는 노이즈가 많은 환경하에서의 표준 전송 수단이 된다. 미세 신호 펄스는 반대쪽 끝에서 표준 드라이버(504)에 의해 스태틱 신호(static signal)로 변환된다.
다른 저 전력 회로(low power circuit)들은, 이 회로들에 의해 어떤 콰이어트 버스 주위에 노이즈가 많이 생기는 환경이 만들어지지 않는다면, 여유 공간이 있는 2차 기판상에 위치될 수 있다. 더욱이, 대형 L2 캐시처럼 동작하는 전용 DRAM을 갖는 프로세서 칩을 포함하는 시스템들이 제안되고 있다. 이러한 시스템들에서, 마이크로프로세서와 L2는 개별적인 칩들로서, 멀티칩 모듈(MultiChip Module;MCM)상에 밀착하여 장착된다.
두 개의 칩들이 서로 인접해 있다면, 최악의 경우의 신호 진행 거리(the worst-case signal travel distance)는 대략 3 개의 칩 피치(pitch)(3 개의 칩의 옆길이(three sides of a chip))이며, 효율적으로 설계한다면 두 개의 칩 피치로 줄일 수도 있다.
그러나, L2가 DRAM이라면, 대기 전력(stanby power)이 매우 낮은 것이 보통이며, 본 발명에 따라 DRAM이 2차 기판과 일체화되어 CP 칩상에 직접 본딩됨으로써 냉각 문제가 생기지 않을 수 있다. 이 상황에서 최악의 경우의 거리는 2 개의 칩 피치로 결정되며, 효율적으로 설계한다면 1 개의 칩 피치로 줄이는 것도 가능하다.
이 기법은 유한 캐시 효과(Finite Cache Effect)를 감소시킴으로써 시스템 성능을 개선한다(프로세서의 CPI(Cycles Per Instruction) 성능 측도(performance measurement)의 요인이 되는 유한 캐시는 온 칩 캐시(on-chip cache)의 미스율(miss rate)(명령 당 미스수)과 오프 칩 메모리 계층(off-chip memory hierarchy)을 액세스하는 데 관련된 미스 패널티(miss penalty)(미스당 사이클 수)의 곱임. 이러한 미스 패널티의 한 요소로서 CP 칩과 L2 사이의 왕래에 의해 초래되는 지연이 있음). 또한, 멀티사이클 지연(multicycle delays)을 한 개의 사이클로 줄임으로써, 파이프라이닝(pipelining)을 개선하고 이차 성능 이득(second-order performance benefit)을 갖게 될 수도 있다.
도 6 내지 도 8은 본 발명에 따른 여러 가지 실시예를 도시한다.
도 6에 있어서, 1차 및 2차 기판은 비슷한 크기이지만 오프셋 방식(offset manner)으로 솔더볼(600)들에 의해 결합되어, 1차 기판의 I/O 핀(602)들과 2차 기판의 I/O 핀(604)들이 외부와 접속할 수 있도록 노출된다. 상기 논의된 바와 같이, 1차 및 2차 기판은 모두 활성 회로(active circuitary)를 가지고 있다.
도 7에서, 1차 기판이 2차 기판보다 약간 작아 2차 기판의 I/O 핀들이 노출됨으로써 외부와 접속이 가능하게 된다. 이 경우에도, 1차 및 2차 기판이 모두 활성 회로를 가지고 있다.
본 발명은, 도 8에 도시되는 바와 같이, 3차(및 그 이상의) 기판들을 포함하는 것으로 확장될 수 있다. 도 8의 실시예에는 1차 기판(800), 2차 기판(802), 3차 기판(804)이 포함되어 있다. 1차 및 2차 기판들은 대응하는 I/O 패드에 배치된 솔더 볼(806)에 의해 함께 본딩되어 있다. 2차 기판의 외부 I/O 패드(808)들은 동일한 C4(플립 칩) 기법을 이용하여 3차 기판상의 패드들에 본딩되어 있다. 이러한 접속을 보다 용이하게 하기 위해 3차 기판에 트렌치를 만들어 1차 기판을 수용하도록 하는 것도 가능하다. 3차 기판의 외부 I/O 핀(810)들은 외부와 접속가능하도록 노출되어 있다.
본 발명에 의해 제공되는 또다른 잇점은 결과적으로 패키지의 비용을 줄일 수 있다는 것이다. 프로세서/DRAM 경우에 있어서, 이전 기법을 이용하기 위해서는 멀티칩 모듈(multichip-module)(2 레벨 패키지)이 필요하며, 이러한 2 레벨 패키징은 3 레벨 패키지(예를 들면, 카드)가 수용되어야 할 2 개의 칩에 해당되는 영역을 필요로 한다.
본 발명에 따라 제조되는 프로세서/DRAM에서는, DRAM 2차 기판이 프로세서 1차 기판의 운반체(carrier) 역할을 하기 때문에 2 레벨 패키지가 없다. 해당하는 프로세서/DRAM 단일 패키지 엔티티(processor/DRAM single-package entity)는 3 레벨 패키지에 직접 와이어-본딩되거나 C4-본딩될 수 있으며, 이때 요구되는 영역은 2차 기판의 영역(즉, 단일 칩의 영역)에 해당되는 것 뿐이다. 본 발명에 따라 제조된 다수의 시스템들과 마찬가지로, 오늘날 이러한 시스템에 사용되는 것과 동일한 3 레벨 패키지의 수용능력이 2배로 된다.
본 발명은 구체적으로 바람직한 실시예로써 기술되었지만, 다음의 특허청구범위에 의해 한정되는 발명의 사상 및 범주를 벗어나지 않으면서 개시된 실시예를 변형하는 것이 가능함은 물론이다.
본 발명에 따르면 정확하고 고도로 제어가능한 클록 분배 네트워크를 하나의 활성 기판(1차 기판)에 제공함으로써, C4 기법을 이용하여, 스큐가 최소화된 클록 신호들을 이 네트워크를 통해 다른 활성 기판(2차 기판)에 분배하는 것이 가능하다. 일반적으로, 1차 기판은 밀도가 높아 전력을 많이 소모하며, 2차 기판은 밀도가 낮아 전력을 훨씬 적게 소모한다.
본 발명에 의하면 밀도가 낮은 2차 기판에 콰이어트 버스(quiet bus)들을 제공하여 데이터를 1차 기판상의 지점들로 고속 전송하는 것을 용이하게 할 수 있고, 2차 기판상에 다른 저전력 주변 하드웨어(예를 들면, DRAM)을 제공하여 1차 기판상의 고전력 논리회로(예를 들면, 프로세서)를 사용할 수도 있으며, 이러한 동일 C4 기법으로 3차( 및 그 이상의) 기판들을 제공하는 것도 가능하다.
본 발명의 특징으로서, 2 개의 활성 칩들이 서로 본딩되어 있다는 것과, 상당한 양의 전력을 소모하는 밀도가 높고 복잡한 논리 칩(예를 들면, 마이크로프로세서)을 전력을 훨씬 덜 소모하는 밀도가 낮은 활성 칩에 본딩한다는 것을 들 수 있다. 밀도가 낮은 2차 칩은, 고도의 제어 방식으로 클록 신호를 분배하기 위하여, 롱 버스(long bus)들이 1차 칩의 표면에서보다 콰이어트 환경하에서 고속으로 동작할 수 있는 콰이어트 매체로서, 선택사양인 다른 유형의 저전력 장치(예를 들면, DRAM)에 사용될 수 있다.

Claims (33)

  1. 제각기 활성 소자(active component)들을 갖는 1차 칩(primary chip)과 2차 칩(secondary chip)을 포함하는 시스템에 있어서,
    상기 1차 칩 및 2차 칩은 서로 마주보면서 접속되어, 적어도 상기 2차 칩상의 I/O 패드들이 상기 시스템의 외부 접속 수단에 이용가능하게 되는 시스템.
  2. 제 1 항에 있어서,
    상기 1차 및 2차 칩은 솔더볼에 의해 결합되어 있는 시스템.
  3. 제 1 항에 있어서,
    상기 1차 칩의 표면은 상기 2차 칩의 표면보다 면적이 작은 시스템.
  4. 제 1 항에 있어서,
    상기 1차 및 2차 칩은 오프셋 방식(offset manner)으로 마주보며 접속되어 있는 시스템.
  5. 제 1 항에 있어서,
    상기 1차 칩은 논리 회로(logic circuitary)를 포함하고, 상기 2차 칩은 클록 분배 네트워크(clock distribution network)를 포함하는 시스템.
  6. 제 5 항에 있어서,
    상기 클록 분배 네트워크(clock distribution network)는 정규 그리드(regular grid)상에 위치되어 있는 리프 노드(leaf node)를 갖는 팬아웃 트리(fanout tree)이되, 상기 각각의 리프 노드는 I/O 드라이버 회로(I/O driver circuit)를 포함하고, 상기 각각의 I/O 드라이버 회로는 상기 리프 노드에 대응하는 상기 그리드 포인트(grid point)의 중심에 놓인 I/O 패드를 구동하며, 상기 각각의 I/O 패드는 상기 1차 칩 상의 대응하는 I/O 패드에 접속되어 있고, 상기 1차 칩상의 상기 각각의 I/O 패드는 클록 입력부(clock input)로서 작용하며, 상기 클록 입력부는 그 입력부에 근접하여 연결되어 있는 저장 소자(storage element)들을 게이팅(gate)하는 데 사용되는 시스템.
  7. 제 6 항에 있어서,
    상기 I/O 드라이버 회로들 중 적어도 한 회로는 고정 시간동안 클록 입력을 지연시키는 제어 수단(controlling means)을 포함하는 시스템.
  8. 제 7 항에 있어서,
    상기 제어 수단은 몇 개의 고정 시간중 하나를 특정하는 상태 정보를 저장하되, 상기 상태 정보는 스캔 동작(scan operstion)에 의해 셋트가능한 저장 수단(storage means)에 의해 보유되는 시스템.
  9. 제 1 항에 있어서,
    상기 1차 및 2차 칩중 적어도 한 칩은 비활성 영역(inactive region)들과 하나 이상의 금속 와이어링단(wriring level)들에 사용되지 않은 와이어링 트랙 영역들을 포함하되, 상기 와이어링 트랙내의 다수의 와이어들이 공통 접지(common ground)에 접속되어 있어서 상기 와이어링 트랙내의 몇몇 와이어들이 상기 접지된 와이어에 의해 차폐되는 시스템.
  10. 제 9 항에 있어서,
    상기 차폐된 와이어는 데이터 신호들을 전송하는 데 사용되는 시스템.
  11. 제 8 항에 있어서,
    액티브 하이 임피던스 프리차징 회로(active high-impedance precharging circuit)와 와이어의 전송단(sending end)에서 입력 신호를 게이트하는 회로를 포함하는 전송 수단을 더 포함하되, 상기 프리차징 회로는 논리 레벨 0과 1의 중간 레벨로 와이어 전압을 유지하고, 상기 게이팅 회로는 클록 펄스에 의해 주기적으로 개방 및 폐쇄되어 상기 입력 신호를 샘플링함으로써 상기 입력 신호의 상태에 따라 콰이어트 환경(quiet environment)하에서 신호 펄스를 전송하도록 상기 전송 수단을 인에이블하는 시스템.
  12. 제 9 항에 있어서,
    상기 2차 칩은 상기 차폐된 와이어링 트랙들을 포함하는 시스템.
  13. 제 12 항에 있어서,
    상기 차폐된 와이어링 트랙들은 신호들을 전송하는 데 사용되는 시스템.
  14. 제 13 항에 있어서,
    액티브 하이 임피던스 프리차징 회로와 와이어의 전송단에서 입력 신호를 게이트하는 회로를 포함하는 전송 수단을 더 포함하되, 상기 프리차징 회로는 논리 레벨 0과 1의 중간 레벨로 와이어의 전압을 유지하고, 상기 게이팅 회로는 클록 펄스에 의해 주기적으로 개방 빛 폐쇄되어 상기 입력 신호를 샘플링함으로써 상기 입력 신호의 상태에 따라 콰이어트 환경하에서 미세 신호 펄스(small-signal pulse)들을 전송하도록 상기 전송 수단을 인에이블하는 시스템.
  15. 제 14 항에 있어서,
    상기 전송 수단은 상기 1차 칩상의 소자들간에 신호들을 전송하는 데 사용되는 시스템.
  16. 제 1 항에 있어서,
    상기 2차 칩은 DRAM을 포함하는 시스템.
  17. 제 1 항에 있어서,
    상기 1차 칩을 수납하는 트렌치를 갖는 3차 칩을 더 포함하며, 상기 2차 칩과 상기 3차 칩이 마주보며 접속되어 상기 3차 칩상의 I/O 패드들이 상기 시스템의 외부 접속 수단에 이용가능하게 되는 시스템.
  18. 제 1 항에 있어서,
    제 2의 1차 칩을 더 포함하며, 상기 각각의 1차 칩들이 제각기 상기 2차 칩과 마주보며 접속되어 적어도 상기 2차 칩상의 I/O 패드들이 상기 칩들의 시스템의 외부 접속 수단에 이용가능하도록 되는 시스템.
  19. 제 18 항에 있어서,
    제각기 상기 1차 칩을 수납하는 트렌치를 갖는 3차 칩을 더 포함하며, 상기 2차 칩과 상기 3차 칩이 마주보며 접속되어 상기 3차 칩상의 I/O 패드들이 상기 시스템의 외부 접속 수단들에 이용가능하게 되는 시스템.
  20. 계층상 3 이상의 레벨들을 갖는 칩들이 계층적으로 접속되는 시스템에 있어서,
    상기 계층내의 각 레벨에서, 상기 각 레벨에 있는 칩은 보다 하위 계층의 서브 시스템을 수납하는 트렌치를 가지며, 각각의 상기 하위 계층의 최상위 레벨에 있는 칩이 상기 레벨의 칩과 마주보며 접속되어 상기 레벨의 칩의 몇몇 I/O 패드들이 상기 계층의 상위 접속 수단에 이용가능하게 되는 시스템.
  21. 비활성 영역들과 하나 이상의 금속 와이어링 레벨들상의 비사용중인 와이어링 트랙 영역들을 포함하되, 상기 와이어링 트랙내의 다수의 와이어들이 공통의 접지에 접속되어 상기 와이어링 트랙들내의 몇몇 와이어들이 상기 접지된 와이어링 트랙들에 의해 차폐되어 있는 집적 회로 칩.
  22. 클록 신호를 칩상의 복수의 수신점(receiving point)들에 분배하되, 상기 수신점들에서 수신되자마자 상기 클록 신호의 스큐가 최소화되는 클록 신호 분배 방법에 있어서,
    ① 1차 칩의 표면 전체에 걸쳐 정규 그리드 상에 상기 수신점용 I/O 패드를 위치시키는 단계와,
    ② 2차 칩상에 클록 분배 네트워크를 마련하는 단계―상기 네트워크의 출력부들은 상기 2차 칩상의 표면 전체에 걸쳐 정규 그리드상에 위치되어 있는 I/O 패드들이고, 2차 칩상의 상기 그리드는 상기 1차 칩상의 그리드의 미러상(mirror image)임―와,
    ③ 상기 1차 칩을 상기 2차 칩과 마주보도록 본딩하는 단계
    를 포함하는 클록 신호 분배 방법.
  23. 제 22 항에 있어서,
    상기 클록 분배 네트워크를, 상기 2차 칩상의 모든 팬아웃 포인트들로부터 모든 방향으로 팬아웃되는(fanning-out) 동일한 로드와 와이어 길이(wire-length)를 가지는 대칭 트리(symmetric tree)로서 구현하는 단계를 더 포함하되, 상기 I/O 패드들은 상기 트리의 리프 노드들인 클록 신호 분배 방법.
  24. 제 23 항에 있어서,
    상기 각각의 리프 노드에 드라이버 회로를 위치시키는 단계를 더 포함하는 클록 신호 분배 방법.
  25. 제 24 항에 있어서,
    적어도 하나의 상기 드라이버 회로에 대한 상태 입력에 응답하여, 상기 상태 입력에 의해 결정된 바대로 고정 시간만큼 상기 드라이빙 회로를 지연시키는 제어 수단을 제공하는 단계를 더 포함하는 클록 신호 분배 방법.
  26. 제 25 항에 있어서,
    상기 드라이버 회로들을 제어하는 데 사용되는 상태 입력 정보를 보유하는 수단을 제공하는 단계를 더 포함하는 클록 신호 분배 방법.
  27. 복수의 상기 수신점들에서 상기 클록 신호들의 도착을 측정하는 단계와, 상기 상태 보유 수단에 저장되어 있는 상태를 변경시켜 상기 드라이버들이 자신의 상대적인 지연을 변경시킴으로써 상기 변경된 상태에 응답하도록 하여 상기 복수의 수신점들간의 상기 클록 신호들의 스큐를 최소화하는 클록 신호 분배 방법.
  28. 칩상의 신호 와이어들에 대해 노이즈가 적은 환경을 만드는 방법에 있어서,
    상기 칩 상에서 비활성 표면 영역을 가로질러 상기 신호 와이어들을 마련하는 단계와,
    상기 와이어링 면과 동일한 와이어링 면내에서 상기 신호 와이어 가까이에 접지된 와이어들을 마련하는 단계와,
    인접한 와이어링 면상에 상기 신호 와이어들 가까이에 접지된 와이어들을 마련하는 단계
    를 포함하는 저 노이즈 환경(low-noise environment) 생성 방법.
  29. 제 28 항에 있어서,
    상기 신호 와이어들을 논리적 0 및 1 레벨의 사이값인 콰이어선트 값(quiescent value)으로, 상기 콰이어선트 값이 간헐적으로 교란되도록 하는 하이 임피던스 회로에 의해 계속해서 활발히 프리차징하는 단계와,
    데이터 입력에 응답하여 상기 신호 와이어의 전송 단부(transmitting end)에서 미세 신호 값들을 간헐적으로 게이팅함으로써 상기 콰이어선트 값을 교란하는 단계와,
    상기 신호 와이어의 수신 단부(receiving end)에서 상기 미세 신호를 수신하는 단계
    를 더 포함하는 저 노이즈 환경 생성 방법.
  30. 제 29 항에 있어서,
    제 1 및 제 2 회로 소자를 갖는 1차 칩을 제공하는 단계와,
    상기 2차 칩상에 고속 신호 와이어(high-speed signal wire)들을 위치시키는 단계와,
    상기 1차 칩을 상기 2차 칩과 마주보도록 본딩하는 단계와,
    상기 신호들을 상기 1차 칩상의 상기 제 1 소자로부터 상기 2차 칩상의 상기 솔더볼들을 통해 구동시키는 단계와,
    상기 2차 칩상의 상기 고속 신호 와이어들을 사용하여 상기 전송을 돕는 단계와,
    상기 2차 칩상의 상기 고속 신호 와이어들의 상기 수신단에서, 상기 신호들을 상기 1차 칩상의 상기 솔더 볼들을 통해 상기 1차 칩상의 상기 제 2 소자로 구동시키는 단계
    를 더 포함하는 저 노이즈 환경 생성 방법.
  31. 논리 칩과 DRAM 칩간의 전송 거리를 최소화하는 방법에 있어서,
    플립-칩 기법을 이용하여 상기 논리 칩을 상기 DRAM 칩과 마주보도록 본딩하는 단계를 포함하는 칩간 전송거리 최소화 방법.
  32. 멀티-칩 시스템을 제작하는 방법에 있어서,
    플립-칩 기법을 이용하여 제 1 칩의 상부 표면을 제 2 칩의 상부 표면에 본딩하되, 상기 제 1 칩의 상부 표면상의 I/O 패드들과 상기 제 2 칩의 상부 표면상의 I/O 패드들을 접속시키면서 상기 제 2 칩의 표면상의 몇몇 I/O 패드들은 이중 칩 시스템의 외부와 접속이 가능하도록 남겨두는 방식으로 본딩함으로써 이중 칩 시스템(two chip system)을 제작하는 단계와,
    상기 제 1 칩을 수납하기에 충분한 크기로 제 3 칩내에 트렌치를 제공하는 단계와,
    상기 제 2 칩의 상부 표면과 상기 제 3 칩의 상부 표면을 본딩하되, 상기 제 1 칩은 상기 제 3 칩내의 상기 트렌치내에 삽입되고, 상기 본딩 단계에서는 플립 칩 기법을 이용하여 상기 제 2 칩의 상부 표면상의 액세스가능한 I/O 패드들을 상기 제 3 칩의 상부 표면에 접속시키면서 상기 제 3 칩의 상부 표면상의 몇몇 I/O 패드들을 상기 3중 칩 시스템의 외부와 접속가능하도록 남기는 단계
    를 포함하는 다중 칩 시스템을 제작하는 방법.
  33. 제 32 항에 있어서,
    상기 제 3 칩의 상부 표면을 제 4 칩의 상부 표면과 본딩하되, 상기 제 4 칩은 상기 제 1 및 제 2 칩을 수납하는 트렌치를 가짐으로써 4 중 칩 시스템을 형성하는 다중 칩 시스템 제작 방법.
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