DE102016101287A1 - Halbleitervorrichtungsstruktur und verfahren zu deren bildung - Google Patents

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    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Abstract

Es wird eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur enthält ein Substrat. Die Halbleitervorrichtungsstruktur enthält eine leitfähige Struktur über dem Substrat. Die Halbleitervorrichtungsstruktur enthält erste Metalloxidfasern über der leitfähigen Struktur. Die Halbleitervorrichtungsstruktur enthält eine dielektrische Schicht über dem Substrat, die die leitfähige Struktur und die ersten Metalloxidfasern bedeckt. Die dielektrische Schicht füllt Lücken zwischen den ersten Metalloxidfasern.

Description

  • QUERVERWEIS
  • Diese Anmeldung betrifft die folgende gleichzeitig anhängige, gemeinschaftlich übertragene Patentanmeldung: US Seriennr. --/---,---, eingereicht am Tag Monat Jahr, deren Gesamtheit hiermit zum Zwecke der Bezugnahme zitiert wird. (Antragstellerin Dokument Nr. 0941-3296PUS1).
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Reihe von elektronischen Anwendungen verwendet, wie in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgende Abscheidung von Isolier- oder dielektrischen Schichten, leitfähigen Schichten und Halbleiterschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten mit Lithographie zur Bildung von Schaltungskomponenten und Elementen hergestellt.
  • Eine der wichtigen Triebfedern für eine erhöhte Leistung in Halbleitervorrichtungen ist das höhere Integrationsniveau von Schaltungen. Dies wird durch Miniaturisieren oder Verkleinern von Vorrichtungsgrößen auf einem bestimmten Chip erreicht. Toleranz spielt für die Möglichkeit, die Dimensionen eines Chips zu verringern, eine wichtige Rolle.
  • Obwohl bestehende Herstellungsprozesse zur Bildung von Halbleitervorrichtungen im Allgemeinen für ihren beabsichtigten Zweck geeignet sind, sind sie mit einer fortschreitenden Vorrichtungsverkleinerung nicht in jeder Hinsicht vollkommen zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
  • 1A–1H sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
  • 2A–2F sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
  • 3A–3O sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
  • 4 ist eine Querschnittsansicht einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des bereitgestellten Gegenstandes vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie ”unterhalb”, ”unter”, ”niedriger”, ”oberhalb”, ”oberer” und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden. Es sollte klar sein, dass zusätzliche Arbeitsgänge vor, während und nach dem Verfahren vorgesehen sein können und einige der beschriebenen Arbeitsgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
  • 1A–1H sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur 100 gemäß einigen Ausführungsformen. Wie in 1A dargestellt, ist gemäß einigen Ausführungsformen ein Substrat 110 vorgesehen. Das Substrat 110 enthält ein Halbleitersubstrat gemäß einigen Ausführungsformen. Das Halbleitersubstrat enthält gemäß einigen Ausführungsformen einen Halbleiterwafer (z. B. einen Siliziumwafer) oder einen Chip. Alternativ oder zusätzlich kann das Substrat 110 elementare Halbleitermaterialien, Verbindungshalbleitermaterialien und/oder Legierungshalbleitermaterialien enthalten.
  • Beispiele für die elementaren Halbleitermaterialien können Kristallsilizium, polykristallines Silizium, amorphes Silizium, Germanium und/oder Diamant sein, ohne aber darauf beschränkt zu sein. Beispiele für die Verbindungshalbleitermaterialien können Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid sein, ohne aber darauf beschränkt zu sein. Beispiele für die Legierungshalbleitermaterialien können SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP sein, ohne aber darauf beschränkt zu sein.
  • Wie in 1A dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 120 über dem Substrat 110 gebildet. Die dielektrische Schicht 120 enthält gemäß einigen Ausführungsformen Polymer (z. B. Polyimid), Oxid (z. B. SiO2), Borphosphosilikatglas (BPSG), Spin-on-Glas (SOG), undotiertes Silikatglas (USG), fluoriertes Silikatglas (FSG), hochdichtes Plasma-(HDP)Oxid oder plasmaverstärktes TEOS (PETEOS).
  • Die dielektrische Schicht 120 enthält Mehrfachschichten, die gemäß einigen Ausführungsformen aus mehreren dielektrischen Materialien bestehen, wie einem Material mit niedriger Dielektrizitätskonstante oder einer extrem niedrigen Dielektrizitätskonstante (ELK). Die dielektrische Schicht 120 wird gemäß einigen Ausführungsformen durch Rotationsbeschichten, chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD) oder einen anderen anwendbaren Prozess gebildet.
  • Wie in 1A dargestellt, ist gemäß einigen Ausführungsformen eine leitfähige Struktur 130 über der dielektrischen Schicht 120 gebildet. Die leitfähige Struktur 130 enthält gemäß einigen Ausführungsformen eine Verdrahtungsschicht oder Verdrahtungsschichten, wie eine Umverdrahtungsschicht oder Umverdrahtungsschichten. Der Einfachheit wegen zeigt 1A nur eine Verdrahtungsschicht, ist aber nicht darauf beschränkt. In einigen anderen Ausführungsformen enthält die leitfähige Struktur 130 eine leitfähige Durchkontaktierungsstruktur oder eine andere geeignete leitfähige Struktur.
  • Die leitfähige Struktur 130 ist gemäß einigen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) über oder im Substrat 110 verbunden. Die leitfähige Struktur 130 hat gemäß einigen Ausführungsformen eine obere Oberfläche 132, Seitenwände 134 und eine untere Oberfläche 136. Die obere Oberfläche 132 weist gemäß einigen Ausführungsformen vom Substrat 110 weg. Gemäß einigen Ausführungsformen umgeben die Seitenwände 134 die obere Oberfläche 132 und die untere Oberfläche 136.
  • Die leitfähige Struktur 130 enthält Kupfer (Cu) oder ein anderes geeignetes leitfähiges Material, das zu faserförmigem Metalloxid oxidiert werden kann. Die leitfähige Struktur 130 wird gemäß einigen Ausführungsformen mit einem Plattierungsprozess (oder einem Abscheidungsprozess), einem Fotolithografieprozess und einem Ätzprozess gebildet. Der Plattierungsprozess enthält gemäß einigen Ausführungsformen einen Elektroplattierungsprozess oder einen stromlosen Plattierungsprozess. Der Abscheidungsprozess enthält gemäß einigen Ausführungsformen einen physikalischen Dampfabscheidungsprozess oder einen chemischen Dampfabscheidungsprozess. In einigen Ausführungsformen wird über der leitfähigen Struktur 130 ein Oberflächenreinigungsprozess zur Entfernung einer nativen Oxidschicht (nicht dargestellt) über der leitfähigen Struktur 130 durchgeführt.
  • Wie in 1B dargestellt, sind gemäß einigen Ausführungsformen Metalloxidfasern 140 über der leitfähigen Struktur 100 gebildet. Die Metalloxidfasern 140 sind gemäß einigen Ausführungsformen über der oberen Oberfläche 132 und den Seitenwänden 134 der leitfähigen Struktur 130 gebildet. Jede der Metalloxidfasern 140 hat gemäß einigen Ausführungsformen einen Endabschnitt 142, der direkt mit der leitfähigen Struktur 130 verbunden ist. Die Metalloxidfasern 140 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit der leitfähigen Struktur 130.
  • In einigen Ausführungsformen stehen zwei benachbarte Metalloxidfasern 140 in direktem Kontakt miteinander. Die Metalloxidfasern 140 sind gemäß einigen Ausführungsformen regellos gebildet. Die leitfähige Struktur 130 enthält gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 140 bestehen aus einem Oxid des Metallmaterials. Das Oxid des Metallmaterials enthält gemäß einigen Ausführungsformen Kupferoxid.
  • Die Bildung der Metalloxidfasern 140 enthält gemäß einigen Ausführungsformen ein Oxidieren des oberflächlichen Teils der leitfähigen Struktur 130. Der oberflächliche Teil der leitfähigen Struktur 130 liegt gemäß einigen Ausführungsformen neben der oberen Oberfläche 132 und den Seitenwänden 134. Der Oxidationsprozess des oberflächlichen Teils enthält gemäß einigen Ausführungsformen ein Durchführen eines thermischen Oxidationsprozesses oder eines chemischen Oxidationsprozesses an dem oberflächlichen Teil der leitfähigen Struktur 130 (oder an der oberen Oberfläche 132 und den Seitenwänden 134).
  • Der chemische Oxidationsprozess verwendet gemäß einigen Ausführungsformen eine Oxidationslösung (z. B. H2O2). Der chemische Oxidationsprozess enthält gemäß einigen Ausführungsformen ein Eintauchen der leitfähigen Struktur 130 in die Oxidationslösung. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen in einer sauerstoffhaltigen Umgebung ausgeführt.
  • Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen bei einer Bearbeitungstemperatur im Bereich von etwa 100°C bis etwa 300°C ausgeführt. Wenn die Bearbeitungstemperatur geringer als 100°C ist, können die Metalloxidfasern 140 im Wesentlichen nicht gebildet werden. Wenn die Bearbeitungstemperatur höher als 300°C ist, können die Vorrichtungen, die in oder über dem Substrat 110 gebildet werden, nachteilig beeinflusst sein.
  • In einigen Ausführungsformen wird die untere Oberfläche 136 der leitfähigen Struktur 130 nicht dem Oxidationsprozess ausgesetzt. Daher werden gemäß einigen Ausführungsformen die Metalloxidfasern 140 nicht zwischen der leitfähigen Struktur 130 und der darunterliegenden dielektrischen Schicht 120 gebildet.
  • Wie in 1C dargestellt, ist gemäß einigen Ausführungsformen eine dielektrische Schicht 150 über der dielektrischen Schicht 120 gebildet. Die dielektrische Schicht 150 bedeckt gemäß einigen Ausführungsformen die leitfähige Struktur 130 und die Metalloxidfasern 140. Die dielektrische Schicht 150 füllt gemäß einigen Ausführungsformen Lücken G1 zwischen den Metalloxidfasern 140.
  • Die dielektrische Schicht 150 umgibt gemäß einigen Ausführungsformen jede der Metalloxidfasern 140. Die Metalloxidfasern 140 dringen gemäß einigen Ausführungsformen in die dielektrische Schicht 150 ein. Die Metalloxidfasern 140 sind gemäß einigen Ausführungsformen in die dielektrische Schicht 150 eingebettet. Die Metalloxidfasern 140 stehen gemäß einigen Ausführungsformen mit der dielektrischen Schicht 150 in direktem Kontakt.
  • Da die Metalloxidfasern 140 von der leitfähigen Struktur 130 gebildet werden, ist eine Adhäsion zwischen den Metalloxidfasern 140 und der leitfähigen Struktur 130 größer als eine Adhäsion zwischen der dielektrischen Schicht 150 und der leitfähigen Struktur 130. Die Grenzfläche zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 ist groß, wodurch die Adhäsion zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 verbessert wird. Da die Metalloxidfasern 140 die leitfähige Struktur 130 mit der dielektrischen Schicht 150 verbinden, können die Metalloxidfasern 140 ein Delaminieren zwischen der leitfähigen Struktur 130 und der dielektrischen Schicht 150 verhindern. Daher werden die Ausbeute und die Zuverlässigkeit der Halbleitervorrichtungsstruktur 100 verbessert.
  • Die Metalloxidfasern 140 haben gemäß einigen Ausführungsformen eine durchschnittliche Länge, die größer als ein durchschnittlicher Durchmesser der Metalloxidfasern 140 ist. Die durchschnittliche Länge der Metalloxidfasern 140 reicht gemäß einigen Ausführungsformen von etwa 20 nm bis etwa 500 nm. Wenn die durchschnittliche Länge der Metalloxidfasern 140 geringer als 20 nm ist, könnte die Grenzfläche zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 nicht groß genug sein, um eine Adhäsion zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 zu verbessern. Wenn die durchschnittliche Länge der Metalloxidfasern 140 größer als 500 nm ist, können die Metalloxidfasern 140 leicht brechen.
  • Der durchschnittliche Durchmesser der Metalloxidfasern 140 reicht gemäß einigen Ausführungsformen von etwa 1 nm bis etwa 90 nm. Wenn der durchschnittliche Durchmesser der Metalloxidfasern 140 kleiner als 1 nm ist, können die Metalloxidfasern 140 leicht brechen. Wenn der durchschnittliche Durchmesser der Metalloxidfasern 140 größer als 90 nm ist, könnte die Grenzfläche zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 nicht groß genug sein, um eine Adhäsion zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 zu verbessern. Die Metalloxidfasern 140 werden gemäß einigen Ausführungsformen auch als Nano-Metalloxidfasern bezeichnet.
  • In einigen Ausführungsformen reicht ein Verhältnis der durchschnittlichen Länge zum durchschnittlichen Durchmesser der Metalloxidfasern 140 von etwa 2 bis etwa 80. Als solches können die Metalloxidfasern 140 eine ausreichend große Grenzfläche zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 haben und weiterhin eine ausreichende mechanische Festigkeit aufweisen.
  • Die dielektrische Schicht 150 enthält gemäß einigen Ausführungsformen Polymer (z. B. Polyimid), Oxid (z. B. (SiO2), Borphosphosilikatglas (BPSG), Spin-on-Glas (SOG), undotiertes Silikatglas (USG), fluoriertes Silikatglas (FSG), hochdichtes Plasma-(HDP)Oxid oder plasmaverstärktes TEOS (PETEOS). Die Metalloxidfasern 140 und die dielektrische Schicht 150 bestehen gemäß einigen Ausführungsformen aus verschiedenen Materialien.
  • Die dielektrische Schicht 150 enthält gemäß einigen Ausführungsformen Mehrfachschichten, die aus mehreren dielektrischen Materialien bestehen, wie einem Material mit niedriger Dielektrizitätskonstante oder extrem niedriger Dielektrizitätskonstante (ELK). Die dielektrische Schicht 150 wird gemäß einigen Ausführungsformen durch Rotationsbeschichten, chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD) oder einen anderen anwendbaren Prozess gebildet.
  • Wie in 1D dargestellt, werden gemäß einigen Ausführungsformen ein Teil der dielektrischen Schicht 150 und die Metalloxidfasern 140 unter dem Teil der dielektrischen Schicht 150 entfernt. Der Entfernungsprozess enthält gemäß einigen Ausführungsformen einen Fotolithografieprozess und einen Ätzprozess.
  • Nach dem Entfernungsprozess wird gemäß einigen Ausführungsformen ein Durchgangsloch 152 gebildet. Das Durchgangsloch 152 legt gemäß einigen Ausführungsformen einen Teil der leitfähigen Struktur 130 frei. Gemäß einigen Ausführungsformen befindet sich im Wesentlichen keine Metalloxidfaser in dem Durchgangsloch 152.
  • Wie in 1E dargestellt, wird gemäß einigen Ausführungsformen eine leitfähige Schicht 160 über der dielektrischen Schicht 150 gebildet und erstreckt sich in das Durchgangsloch 152. Die leitfähige Schicht 160 ist gemäß einigen Ausführungsformen elektrisch an die leitfähige Struktur 130 gekoppelt. Die leitfähige Schicht 160 enthält gemäß einigen Ausführungsformen eine Umverdrahtungsschicht und eine leitfähige Durchkontaktierungsstruktur.
  • Die leitfähige Schicht 160 hat gemäß einigen Ausführungsformen eine obere Oberfläche 162 und Seitenwände 164. Die Seitenwände 164 umgeben gemäß einigen Ausführungsformen die obere Oberfläche 162. Die leitfähige Schicht 160 enthält Kupfer oder ein anderes leitfähiges Material. Die leitfähige Schicht 160 wird gemäß einigen Ausführungsformen mit einem Plattierungsprozess (oder einem Abscheidungsprozess), einem Fotolithografieprozess und einem Ätzprozess gebildet.
  • Wie in 1E dargestellt, werden gemäß einigen Ausführungsformen Metalloxidfasern 170 über der leitfähigen Schicht 160 gebildet. Die Metalloxidfasern 170 werden gemäß einigen Ausführungsformen auch als Nano-Metalloxidfasern bezeichnet. Die Metalloxidfasern 170 werden gemäß einigen Ausführungsformen über der oberen Oberfläche 162 und den Seitenwänden 164 der leitfähigen Schicht 160 gebildet.
  • Die Metalloxidfasern 170 werden gemäß einigen Ausführungsformen nicht zwischen der leitfähigen Schicht 160 und der darunterliegenden dielektrischen Schicht 150 gebildet. Jede der Metalloxidfasern 170 hat gemäß einigen Ausführungsformen einen Endabschnitt 172, der direkt mit der leitfähigen Schicht 160 verbunden ist. Die Metalloxidfasern 170 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit der leitfähigen Schicht 160. In einigen Ausführungsformen stehen zwei benachbarte Metalloxidfasern 170 in direktem Kontakt miteinander.
  • Die durchschnittliche Länge der Metalloxidfasern 170 reicht gemäß einigen Ausführungsformen von etwa 20 nm bis etwa 500 nm. Der durchschnittliche Durchmesser der Metalloxidfasern 170 reicht gemäß einigen Ausführungsformen von etwa 1 nm bis etwa 90 nm. Die leitfähige Struktur 160 enthält gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 170 bestehen aus einem Oxid des Metallmaterials. Das Oxid des Metallmaterials enthält gemäß einigen Ausführungsformen Kupferoxid. Die Metalloxidfasern 140 und 170 sind gemäß einigen Ausführungsformen dielektrische Fasern.
  • Die Bildung der Metalloxidfasern 170 enthält gemäß einigen Ausführungsformen ein Oxidieren des oberflächlichen Teils der leitfähigen Struktur 160. Der oberflächliche Teil der leitfähigen Struktur 160 liegt gemäß einigen Ausführungsformen neben der oberen Oberfläche 162 und den Seitenwänden 164. Der Oxidationsprozess des oberflächlichen Teils enthält gemäß einigen Ausführungsformen ein Durchführen eines thermischen Oxidationsprozesses oder eines chemischen Oxidationsprozesses an dem oberflächlichen Teil der leitfähigen Struktur 160.
  • Der chemische Oxidationsprozess verwendet gemäß einigen Ausführungsformen eine Oxidationslösung (z. B. H2O2). Der chemische Oxidationsprozess enthält gemäß einigen Ausführungsformen ein Eintauchen der leitfähigen Struktur 160 in die Oxidationslösung. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen in einer sauerstoffhaltigen Umgebung ausgeführt. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen bei einer Bearbeitungstemperatur im Bereich von etwa 100°C bis etwa 300°C ausgeführt.
  • Wie in 1F dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 180 über der dielektrischen Schicht 150 gebildet. Die dielektrische Schicht 180 bedeckt gemäß einigen Ausführungsformen die leitfähige Schicht 160 und die Metalloxidfasern 170. Die dielektrische Schicht 180 füllt gemäß einigen Ausführungsformen Lücken G2 zwischen den Metalloxidfasern 170.
  • Die dielektrische Schicht 180 umgibt gemäß einigen Ausführungsformen jede der Metalloxidfasern 170. Die Metalloxidfasern 170 dringen gemäß einigen Ausführungsformen in die dielektrische Schicht 180 ein. Die Metalloxidfasern 170 sind gemäß einigen Ausführungsformen in der dielektrischen Schicht 180 eingebettet. Die Metalloxidfasern 170 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit der dielektrischen Schicht 180.
  • Die dielektrische Schicht 180 enthält gemäß einigen Ausführungsformen Polymer (z. B. Polyimid), Oxid (z. B. SiO2), Borphosphosilikatglas (BPSG), Spin-on-Glas (SOG), undotiertes Silikatglas (USG), fluoriertes Silikatglas (FSG), hochdichtes Plasma-(HDP)Oxid oder plasmaverstärktes TEOS (PETEOS).
  • Die dielektrische Schicht 180 enthält Mehrfachschichten, die gemäß einigen Ausführungsformen aus mehreren dielektrischen Materialien bestehen, wie einem Material mit niedriger Dielektrizitätskonstante oder einer extrem niedrigen Dielektrizitätskonstante (ELK). Die dielektrische Schicht 180 wird gemäß einigen Ausführungsformen durch Rotationsbeschichten, chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD) oder einen anderen anwendbaren Prozess gebildet.
  • Wie in 1G dargestellt, werden ein Teil der dielektrischen Schicht 180 und die Metalloxidfasern 170 unter dem Teil der dielektrischen Schicht 180 entfernt. Der Entfernungsprozess enthält gemäß einigen Ausführungsformen einen Fotolithografieprozess und einen Ätzprozess. Nach dem Entfernungsprozess wird gemäß einigen Ausführungsformen ein Durchgangsloch 182 in der dielektrischen Schicht 180 gebildet und legt einen Teil der leitfähigen Struktur 160 frei.
  • Wie in 1G dargestellt, wird gemäß einigen Ausführungsformen ein Bonding-Pad 190 über der dielektrischen Schicht 180 gebildet und erstreckt sich in das Durchgangsloch 182. Das Bonding-Pad 190 ist gemäß einigen Ausführungsformen elektrisch mit der leitfähigen Schicht 160 und der leitfähigen Struktur 130 verbunden. Das Bonding-Pad 190 enthält Kupfer, Aluminium, Wolfram, Nickel, Palladium, Gold oder ein anderes geeignetes leitfähiges Material. Das Bonding-Pad 190 wird gemäß einigen Ausführungsformen mit einem Plattierungsprozess (oder einem Abscheidungsprozess), einem Fotolithografieprozess und einem Ätzprozess gebildet.
  • Wie in 1H dargestellt, wird ein leitfähiger Bump C gemäß einigen Ausführungsformen über dem Bonding-Pad 190 gebildet. Der leitfähige Bump C enthält gemäß einigen Ausführungsformen Zinn (Sn) oder ein anderes geeignetes Material. Die Bildung des leitfähigen Bumps C enthält gemäß einigen Ausführungsformen ein Bilden einer Lötpaste über dem Bonding-Pad 190 und ein Wiederaufschmelzen der Lötpaste. Die Wiederaufschmelzungstemperatur reicht gemäß einigen Ausführungsformen von etwa 100°C bis etwa 300°C.
  • Die Metalloxidfasern 140 können gemäß einigen Ausführungsformen ein Delaminieren zwischen der leitfähigen Struktur 130 und der dielektrischen Schicht 150 verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten zwischen der leitfähigen Struktur 130 und der dielektrischen Schicht 150 während des Wiederaufschmelzungsprozesses ergibt. Die Metalloxidfasern 170 können gemäß einigen Ausführungsformen ein Delaminieren zwischen der leitfähigen Struktur 160 und der dielektrischen Schicht 180 verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten (WAK) zwischen der leitfähigen Struktur 160 und der dielektrischen Schicht 180 während des Wiederaufschmelzungsprozesses ergibt.
  • 2A–2F sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Bilden einer Halbleitervorrichtungsstruktur 200 gemäß einigen Ausführungsformen. Es sollte festgehalten werden, dass die Halbleitervorrichtungsstruktur 200 der Halbleitervorrichtungsstruktur 100 von 1A–1H ähnlich ist, mit der Ausnahme, dass die Halbleitervorrichtungsstruktur 200 gemäß einigen Ausführungsformen ferner eine Metalloxidschicht 210 über der leitfähigen Struktur 130 aufweist.
  • In der vorliegenden Ausführungsform und den obengenannten Ausführungsformen werden dieselben Bezugszeichen zur Bezeichnung derselben oder ähnlicher Elemente verwendet. Daher sind die Materialien und die Herstellungsverfahren der Elemente mit denselben Bezugszeichen, die sich auf die jeweilige Beschreibung der Ausführungsform von 1A–1I beziehen, versehen.
  • Wie in 2A dargestellt, wird gemäß einigen Ausführungsformen ein Substrat 110 bereitgestellt. Wie in 2A dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 120 über dem Substrat 110 gebildet. Wie in 2A dargestellt, wird gemäß einigen Ausführungsformen eine leitfähige Struktur 130 über der dielektrischen Schicht 120 gebildet. Die leitfähige Struktur 130 enthält gemäß einigen Ausführungsformen eine Verdrahtungsschicht oder Verdrahtungsschichten, wie eine Umverdrahtungsschicht oder Umverdrahtungsschichten. Der Einfachheit wegen zeigt 2A nur eine Verdrahtungsschicht, ist aber nicht darauf beschränkt. In einigen anderen Ausführungsformen enthält die leitfähige Struktur 130 eine leitfähige Durchkontaktierungsstruktur oder eine andere geeignete leitfähige Struktur.
  • Die leitfähige Struktur 130 ist gemäß einigen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) über oder im Substrat 110 verbunden. Die leitfähige Struktur 130 hat gemäß einigen Ausführungsformen eine obere Oberfläche 132 und Seitenwände 134. Die obere Oberfläche 132 weist gemäß einigen Ausführungsformen vom Substrat 110 weg. Gemäß einigen Ausführungsformen umgeben die Seitenwände 134 die obere Oberfläche 132. Die leitfähige Struktur 130 enthält Kupfer oder ein anderes geeignetes leitfähiges Material.
  • Wie in 2A dargestellt, sind gemäß einigen Ausführungsformen eine Metalloxidschicht 210 und Metalloxidfasern 140 über der leitfähigen Struktur 130 gebildet. Die Metalloxidschicht 210 bedeckt gemäß einigen Ausführungsformen gleichförmig die obere Oberfläche 132 und die Seitenwände 134 der leitfähigen Struktur 130. Die Metalloxidschicht 210 bedeckt gemäß einigen Ausführungsformen kontinuierlich die obere Oberfläche 132 und die Seitenwände 134 der leitfähigen Struktur 130.
  • Die Metalloxidfasern 140 werden gemäß einigen Ausführungsformen über der Metalloxidschicht 210 gebildet. Die Metalloxidfasern 140 bilden gemäß einigen Ausführungsformen gemeinsam eine Metalloxidfaserschicht. Die Metalloxidfaserschicht hat gemäß einigen Ausführungsformen eine Dichte, die geringer als eine Dichte der Metalloxidfaserschicht 210 ist. Jede der Metalloxidfasern 140 hat gemäß einigen Ausführungsformen einen Endabschnitt 140, der mit der Metalloxidschicht 210 verbunden ist.
  • Die Metalloxidfasern 140 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit der Metalloxidschicht 210. Die Metalloxidfasern 140 und die Metalloxidschicht 210 sind gemäß einigen Ausführungsformen nicht zwischen der leitfähigen Struktur 130 und der darunterliegenden dielektrischen Schicht 120 gebildet. In einigen Ausführungsformen reicht eine Dicke T der Metalloxidschicht 210 von etwa 2 nm bis etwa 50 nm. In einigen Ausführungsformen ist die durchschnittliche Länge der Metalloxidfasern 140 größer als die Dicke T der Metalloxidschicht 210.
  • In einigen Ausführungsformen stehen zwei benachbarte Metalloxidfasern 140 in direktem Kontakt miteinander. Die Metalloxidfasern 140 bestehen gemäß einigen Ausführungsformen aus demselben Material. Die leitfähige Struktur 130 enthält gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 140 und die Metalloxidschicht 210 bestehen aus einem Oxid des Metallmaterials. Das Oxid des Metallmaterials enthält gemäß einigen Ausführungsformen Kupferoxid.
  • Die Bildung der Metalloxidfasern 140 und der Metalloxidschicht 210 enthält gemäß einigen Ausführungsformen ein Oxidieren eines oberflächlichen Teils der leitfähigen Struktur 130. Der oberflächliche Teil der leitfähigen Struktur 130 liegt gemäß einigen Ausführungsformen neben der oberen Oberfläche 132 und den Seitenwänden 134. Der Oxidationsprozess des oberflächlichen Teils enthält gemäß einigen Ausführungsformen ein Durchführen eines thermischen Oxidationsprozesses oder eines chemischen Oxidationsprozesses an dem oberflächlichen Teil der leitfähigen Struktur 130 (oder an der oberen Oberfläche 132 und den Seitenwänden 134).
  • Der chemische Oxidationsprozess verwendet gemäß einigen Ausführungsformen eine Oxidationslösung (z. B. H2O2). Der chemische Oxidationsprozess enthält gemäß einigen Ausführungsformen ein Eintauchen der leitfähigen Struktur 130 in die Oxidationslösung. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen in einer sauerstoffhaltigen Umgebung ausgeführt.
  • Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen bei einer Bearbeitungstemperatur im Bereich von etwa 100°C bis etwa 300°C ausgeführt. Wenn die Bearbeitungstemperatur geringer als 100°C ist, können die Metalloxidfasern im Wesentlichen nicht gebildet werden. Wenn die Bearbeitungstemperatur höher als 300°C ist, können die Vorrichtungen, die in oder über dem Substrat 110 gebildet werden, nachteilig beeinflusst sein.
  • In einigen Ausführungsformen enthält die Metalloxidschicht 210 natives Oxid und nicht natives Oxid, das durch den obengenannten thermischen Oxidationsprozess oder den obengenannten chemischen Oxidationsprozess gebildet wird. In einigen Ausführungsformen enthält die Metalloxidschicht 210 eine native Oxidschicht.
  • Wie in 2B dargestellt, ist die dielektrische Schicht 150 gemäß einigen Ausführungsformen über der dielektrischen Schicht 20 gebildet. Die dielektrische Schicht 150 bedeckt gemäß einigen Ausführungsformen die leitfähige Struktur 130, die Metalloxidfasern 140 und die Metalloxidschicht 210. Die dielektrische Schicht 150 füllt gemäß einigen Ausführungsformen Lücken G1 zwischen den Metalloxidfasern 140.
  • Die dielektrische Schicht 150 umgibt gemäß einigen Ausführungsformen die Metalloxidfasern 140. Die Metalloxidfasern 140 dringen gemäß einigen Ausführungsformen in die dielektrische Schicht 150 ein. Die Metalloxidfasern 140 sind gemäß einigen Ausführungsformen in der dielektrischen Schicht 150 eingebettet. Die Metalloxidfasern 140 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit der dielektrischen Schicht 150.
  • Da die Metalloxidschicht 210 von der leitfähigen Struktur 130 gebildet wird, ist eine Adhäsion zwischen der Metalloxidschicht 210 und der leitfähigen Struktur 130 größer als eine Adhäsion zwischen der dielektrischen Schicht 150 und der leitfähigen Struktur 130. Die Grenzfläche zwischen den Metalloxidfasern 140 und der dielektrischen Schicht 150 ist groß, wodurch die Adhäsion zwischen den Metalloxidfasern 140 und der dielektrischen Schicht verbessert wird.
  • Da die Metalloxidfasern 140 und die Metalloxidschicht 210 die leitfähige Struktur 130 und die dielektrische Schicht 150 verbinden, wird ein Delaminieren zwischen der leitfähigen Struktur 130 und der dielektrischen Schicht 150 verhindert. Daher werden die Ausbeute und die Zuverlässigkeit der Halbleitervorrichtungsstruktur 200 verbessert.
  • Die Metalloxidfasern 140 haben gemäß einigen Ausführungsformen eine durchschnittliche Länge, die größer als ein durchschnittlicher Durchmesser der Metalloxidfasern 140 ist. Die durchschnittliche Länge der Metalloxidfasern 140 reicht gemäß einigen Ausführungsformen von etwa 20 nm bis etwa 500 nm. Der durchschnittliche Durchmesser der Metalloxidfasern 140 reicht gemäß einigen Ausführungsformen von etwa 1 nm bis etwa 90 nm. Die Metalloxidfasern 140 werden gemäß einigen Ausführungsformen auch als Nano-Metalloxidfasern bezeichnet.
  • Wie in 2C dargestellt, werden gemäß einigen Ausführungsformen ein Teil der dielektrischen Schicht 150, die darunterliegenden Metalloxidfasern 140 und die Metalloxidschicht 210 unter dem Teil der dielektrischen Schicht 150 entfernt. Der Entfernungsprozess enthält gemäß einigen Ausführungsformen einen Fotolithografieprozess und einen Ätzprozess.
  • Nach dem Entfernungsprozess wird gemäß einigen Ausführungsformen ein Durchgangsloch 152 gebildet. Das Durchgangsloch 152 legt gemäß einigen Ausführungsformen einen Teil der leitfähigen Struktur 130 frei. Gemäß einigen Ausführungsformen befindet sich im Wesentlichen keine Metalloxidfaser in dem Durchgangsloch 152.
  • Wie in 2C dargestellt, wird gemäß einigen Ausführungsformen eine leitfähige Schicht 160 über der dielektrischen Schicht 150 gebildet und erstreckt sich in das Durchgangsloch 152. Die leitfähige Schicht 160 ist gemäß einigen Ausführungsformen elektrisch an die leitfähige Struktur 130 gekoppelt. Die leitfähige Schicht 160 enthält gemäß einigen Ausführungsformen eine Umverdrahtungsschicht und eine leitfähige Durchkontaktierungsstruktur.
  • Die leitfähige Schicht 160 hat gemäß einigen Ausführungsformen eine obere Oberfläche 162 und Seitenwände 164. Die Seitenwände 164 umgeben gemäß einigen Ausführungsformen die obere Oberfläche 162. Die leitfähige Schicht 160 enthält Kupfer oder ein anderes leitfähiges Material. Die leitfähige Schicht 160 wird gemäß einigen Ausführungsformen mit einem Plattierungsprozess (oder einem Abscheidungsprozess), einem Fotolithografieprozess und einem Ätzprozess gebildet.
  • Wie in 2C dargestellt, werden gemäß einigen Ausführungsformen eine Metalloxidschicht 220 und Metalloxidfasern 170 über der leitfähigen Schicht 160 gebildet. Die Metalloxidfasern 170 werden gemäß einigen Ausführungsformen auch als Nano-Metalloxidfasern bezeichnet.
  • Die Metalloxidfasern 170 und die Metalloxidschicht 220 werden gemäß einigen Ausführungsformen über der oberen Oberfläche 162 und den Seitenwänden 164 der leitfähigen Schicht 160 gebildet.
  • Die Metalloxidfasern 170 und die Metalloxidschicht 220 werden gemäß einigen Ausführungsformen nicht zwischen der leitfähigen Schicht 160 und der darunterliegenden dielektrischen Schicht 150 gebildet. Jede der Metalloxidfasern 170 hat gemäß einigen Ausführungsformen einen Endabschnitt 172, der direkt mit der Metalloxidschicht 220 verbunden ist. Die Metalloxidfasern 170 stehen gemäß einigen Ausführungsformen mit der Metalloxidschicht 220 in direktem Kontakt. In einigen Ausführungsformen stehen zwei benachbarte Metalloxidfasern 170 in direktem Kontakt miteinander.
  • Die durchschnittliche Länge der Metalloxidfasern 170 reicht gemäß einigen Ausführungsformen von etwa 20 nm bis etwa 500 nm. Der durchschnittliche Durchmesser der Metalloxidfasern 170 reicht gemäß einigen Ausführungsformen von etwa 1 nm bis etwa 90 nm. Die leitfähige Schicht 160 enthält gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 170 und die Metalloxidschicht 220 bestehen aus einem Oxid des Metallmaterials. Das Oxid des Metallmaterials enthält gemäß einigen Ausführungsformen Kupferoxid.
  • Die Bildung der Metalloxidfasern 170 und der Metalloxidschicht 220 enthält gemäß einigen Ausführungsformen ein Oxidieren des oberflächlichen Teils der leitfähigen Struktur 160. Der oberflächliche Teil der leitfähigen Struktur 160 liegt gemäß einigen Ausführungsformen neben der oberen Oberfläche 162 und den Seitenwänden 164. Der Oxidationsprozess des oberflächlichen Teils enthält gemäß einigen Ausführungsformen ein Durchführen eines thermischen Oxidationsprozesses oder eines chemischen Oxidationsprozesses an dem oberflächlichen Teil der leitfähigen Struktur 160.
  • Der chemische Oxidationsprozess verwendet gemäß einigen Ausführungsformen eine Oxidationslösung (z. B. H2O2). Der chemische Oxidationsprozess enthält gemäß einigen Ausführungsformen ein Eintauchen der leitfähigen Struktur 160 in die Oxidationslösung. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen in einer sauerstoffhaltigen Umgebung ausgeführt. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen bei einer Bearbeitungstemperatur im Bereich von etwa 100°C bis etwa 300°C ausgeführt.
  • Wie in 2D dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 180 über der dielektrischen Schicht 150 gebildet. Die dielektrische Schicht 180 bedeckt gemäß einigen Ausführungsformen die leitfähige Schicht 160, die Metalloxidfasern 170 und die Metalloxidschicht 220. Die dielektrische Schicht 180 füllt gemäß einigen Ausführungsformen Lücken G2 zwischen den Metalloxidfasern 170.
  • Die dielektrische Schicht umgibt gemäß einigen Ausführungsformen jede der Metalloxidfasern 170. Die Metalloxidfasern 170 dringen gemäß einigen Ausführungsformen in die dielektrische Schicht 180 ein. Die Metalloxidfasern 170 sind gemäß einigen Ausführungsformen in die dielektrische Schicht 150 eingebettet. Die Metalloxidfasern 170 stehen gemäß einigen Ausführungsformen mit der dielektrischen Schicht 180 in direktem Kontakt.
  • Wie in 2E dargestellt, werden gemäß einigen Ausführungsformen ein Teil der dielektrischen Schicht 180, die darunterliegenden Metalloxidfasern 170 und die Metalloxidschicht 220 unter dem Teil der dielektrischen Schicht 150 entfernt. Nach dem Entfernungsprozess wird gemäß einigen Ausführungsformen ein Durchgangsloch 182 in der dielektrischen Schicht 180 gebildet und legt einen Teil der leitfähigen Schicht 160 frei.
  • Wie in 2E dargestellt, wird gemäß einigen Ausführungsformen ein Bonding-Pad 190 über der dielektrischen Schicht 180 gebildet und erstreckt sich in das Durchgangsloch 182. Das Bonding-Pad 190 ist gemäß einigen Ausführungsformen elektrisch mit der leitfähigen Schicht 160 und der leitfähigen Struktur 130 verbunden.
  • Wie in 2F dargestellt, wird ein leitfähiger Bump C gemäß einigen Ausführungsformen über dem Bonding-Pad 190 gebildet. Der leitfähige Bump C enthält gemäß einigen Ausführungsformen Zinn (Sn) oder ein anderes geeignetes Material. Die Bildung des leitfähigen Bumps C enthält gemäß einigen Ausführungsformen ein Bilden einer Lötpaste über dem Bonding-Pad 190 und ein Wiederaufschmelzen der Lötpaste. Die Wiederaufschmelzungstemperatur reicht gemäß einigen Ausführungsformen von etwa 100°C bis etwa 300°C.
  • Die Metalloxidfasern 140 und die Metalloxidschicht 210 können gemäß einigen Ausführungsformen ein Delaminieren zwischen der leitfähigen Struktur 130 und der dielektrischen Schicht 150 verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten (WAK) zwischen der leitfähigen Struktur 130 und der dielektrischen Schicht 150 während des Wiederaufschmelzungsprozesses ergibt.
  • Die Metalloxidfasern 170 und die Metalloxidschicht 220 können gemäß einigen Ausführungsformen ein Delaminieren zwischen der leitfähigen Struktur 160 und der dielektrischen Schicht 180 verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten (WAK) zwischen der leitfähigen Struktur 160 und der dielektrischen Schicht 180 während des Wiederaufschmelzungsprozesses ergibt.
  • 3A–3O sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur 300 gemäß einigen Ausführungsformen. Wie in 3a dargestellt, wird gemäß einigen Ausführungsformen eine Trägersubstrat 310 vorgesehen. Das Trägersubstrat 310 ist gemäß einigen Ausführungsformen konfiguriert, eine vorübergehende mechanische und strukturelle Stütze während der anschließenden Bearbeitungsstufen vorzusehen. Das Trägersubstrat 310 enthält gemäß einigen Ausführungsformen Glas, Siliziumoxid, Aluminiumoxid, eine Kombination davon und/oder dergleichen.
  • Wie in 3A dargestellt, wird gemäß einigen Ausführungsformen eine Klebeschicht 320 über dem Trägersubstrat 310 gebildet. Die Klebeschicht 320 enthält gemäß einigen Ausführungsformen jedes geeignete Klebematerial, wie Ultraviolett-(UV)Klebstoff, der seine Klebeeigenschaften verliert, wenn er UV-Licht ausgesetzt wird. Die Klebeschicht 320 wird unter Anwendung eines Laminierungsprozesses, eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses gebildet.
  • Wie in 3A dargestellt, wird gemäß einigen Ausführungsformen eine Schutzschicht 330 über der Klebeschicht 320 gebildet. Die Schutzschicht 330 ist gemäß einigen Ausführungsformen zum Bereitstellen einer strukturellen Stütze für das Bonding und als Hilfe zur Verringerung von Die-Verschiebungs- und Kugelrissproblemen während des anschließenden Prozesses gestaltet. Die Schutzschicht 330 enthält gemäß einigen Ausführungsformen ein Polymermaterial, wie Polybenzoxazol (PBO), Polyimid oder Epoxid. Die Schutzschicht 330 wird gemäß einigen Ausführungsformen durch Anwendung eines Rotationsbeschichtungsprozesses oder eines chemischen Dampfabscheidungsprozesses gebildet.
  • Wie in 3A dargestellt, ist gemäß einigen Ausführungsformen eine leitfähige Schicht 340 über der Schutzschicht 330 gebildet. Die leitfähige Schicht 340 enthält Kupfer oder ein anderes geeignete leitfähiges Material. Die leitfähige Schicht 340 wird gemäß einigen Ausführungsformen unter Anwendung eines physikalischen Dampfabscheidungsverfahrens oder eines chemischen Dampfabscheidungsverfahrens gebildet.
  • Wie in 3B dargestellt, wird gemäß einigen Ausführungsformen eine Maskenschicht 350 gebildet. Die Maskenschicht 350 hat gemäß einigen Ausführungsformen Durchgangslöcher 352, die Teile der leitfähigen Schicht 340 freilegen. Die Maskenschicht 350 enthält ein Fotolackmaterial oder ein anders geeignetes Material.
  • Wie in 3C dargestellt, sind gemäß einigen Ausführungsformen leitfähige Durchkontaktierungsstrukturen 360 in den Durchgangslöchern 352 gebildet. Die Durchkontaktierungsstrukturen 360 werden gemäß einigen Ausführungsformen auch als leitfähige Strukturen bezeichnet.
  • Die leitfähigen Durchkontaktierungsstrukturen 360 enthalten Kupfer oder ein anders leitfähiges Material.
  • Die Bildung der leitfähigen Durchkontaktierungsstrukturen 360 enthält gemäß einigen Ausführungsformen eine Durchführung eines Elektroplattierungsprozesses. In einigen anderen Ausführungsformen wird die leitfähige Schicht 340 nicht gebildet und die Bildung der leitfähigen Durchkontaktierungsstrukturen 360 enthält ein Durchführen eines Abscheidungsprozesses und eines Planarisierungsprozesses.
  • Wie in 3D dargestellt, wird gemäß einigen Ausführungsformen die Maskenschicht 350 entfernt. Die Maskenschicht 350 wird gemäß einigen Ausführungsformen durch Eintauchen der Maskenschicht 350 in eine chemische Lösung entfernt. Die chemische Lösung enthält zum Beispiel Ethyllactat, Anisol, Methylbutylacetat, Amylacetat, Cresol-Novolakharz und/oder fotoaktive Diazoverbindungen.
  • Wie in 3D dargestellt, wird gemäß einigen Ausführungsformen die leitfähige Schicht 340, die durch die leitfähigen Durchkontaktierungsstrukturen 360 freigelegt ist, entfernt. Der Entfernungsprozess enthält gemäß einigen Ausführungsformen einen Nassätzprozess oder einen Trockenätzprozess.
  • Wie in 3E dargestellt, sind gemäß einigen Ausführungsformen Metalloxidfasern 372 und 374 über der leitfähigen Schicht 340 bzw. den leitfähigen Durchkontaktierungsstrukturen 360 gebildet. Die Metalloxidfasern 372 werden gemäß einigen Ausführungsformen über den Seitenwänden 342 der leitfähigen Schicht 340 gebildet.
  • Die Metalloxidfasern 374 werden gemäß einigen Ausführungsformen über der oberen Oberfläche 362 und den Seitenwänden 364 der leitfähigen Durchkontaktierungsstrukturen 360 gebildet. Die Metalloxidfasern 374 werden gemäß einigen Ausführungsformen nicht zwischen der leitfähigen Schicht 340 und den leitfähigen Durchkontaktierungsstrukturen 360 gebildet.
  • Gemäß einigen Ausführungsformen hat jede der Metalloxidfasern 372 einen Endabschnitt 372a, der direkt mit der leitfähigen Schicht 340 verbunden ist. Die Metalloxidfasern 372 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit der leitfähigen Schicht 340. Jede der Metalloxidfasern 374 hat gemäß einigen Ausführungsformen einen Endabschnitt 374a, der direkt mit den leitfähigen Durchkontaktierungsstrukturen 360 verbunden ist. Die Metalloxidfasern 374 stehen gemäß einigen Ausführungsformen in direktem Kontakt mit den leitfähigen Durchkontaktierungsstrukturen 360.
  • In einigen Ausführungsformen sind zwei benachbarte Metalloxidfasern 372 und 374 in direktem Kontakt miteinander. Die leitfähige Schicht 340 enthält gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 372 bestehen aus einem Oxid des Metallmaterials (z. B. Kupferoxid). Die leitfähigen Durchkontaktierungsstrukturen 360 enthalten gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 374 bestehen aus einem Oxid des Metallmaterials (z. B. Kupferoxid).
  • Die Bildung der Metalloxidfasern 372 und 374 enthält gemäß einigen Ausführungsformen ein Oxidieren oberflächlicher Teile der leitfähigen Schicht 340 und der leitfähigen Durchkontaktierungsstrukturen 360. Der oberflächliche Teil der leitfähigen Schicht 340 liegt gemäß einigen Ausführungsformen neben den Seitenwänden 342.
  • Die oberflächlichen Teile der leitfähigen Durchkontaktierungsstrukturen 360 liegen gemäß einigen Ausführungsformen neben den oberen Oberflächen 362 und den Seitenwänden 364 der leitfähigen Durchkontaktierungsstrukturen 360. Der Oxidationsprozess der oberflächlichen Teile enthält gemäß einigen Ausführungsformen ein Durchführen eines thermischen Oxidationsprozesses oder eines chemischen Oxidationsprozesses an den oberflächlichen Teilen der leitfähigen Schicht 340 und der leitfähigen Durchkontaktierungsstrukturen 360.
  • Der chemische Oxidationsprozess verwendet gemäß einigen Ausführungsformen eine Oxidationslösung (z. B. H2O2). Der chemische Oxidationsprozess enthält gemäß einigen Ausführungsformen ein Eintauchen der leitfähigen Schicht 340 und der leitfähigen Durchkontaktierungsstrukturen 360 in die Oxidationslösung. Der thermische Oxidationsprozess wird gemäß einigen Ausführungsformen in einer sauerstoffhaltigen Atmosphäre durchgeführt.
  • Wie in 3F dargestellt, wird gemäß einigen Ausführungsformen ein Chip 380 bereitgestellt. Der Chip 380 wird gemäß einigen Ausführungsformen auch als ein Halbleitersubstrat bezeichnet. Wie in 3F dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 390 über dem Chip 380 gebildet. Wie in 3F dargestellt, werden gemäß einigen Ausführungsformen Bonding-Pads 410 in der dielektrischen Schicht 390 gebildet. Die Bonding-Pads 410 sind gemäß einigen Ausführungsformen elektrisch mit Vorrichtungen (nicht dargestellt) verbunden, die in/über dem Chip 380 gebildet sind.
  • Wie in 3F dargestellt, sind gemäß einigen Ausführungsformen Zwischenverbindungsstrukturen 420 jeweils über den Bonding-Pads 410 gebildet. Die Zwischenverbindungsstrukturen 420 enthalten gemäß einigen Ausführungsformen leitfähige Säulen oder leitfähige Bumps.
  • Wie in 3F dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 430 über der dielektrischen Schicht 390 gebildet und umgibt die Zwischenverbindungsstrukturen 420. Wie in 3F dargestellt, ist der Chip 380 gemäß einigen Ausführungsformen über der Schutzschicht 330 angeordnet. Wie in 3F dargestellt, ist gemäß einigen Ausführungsformen eine leitfähige Schicht 440 zwischen der Schutzschicht 330 und dem Chip 380 angeordnet, um den Chip 380 an die Schutzschicht 330 zu bonden.
  • Wie in 3G dargestellt, ist gemäß einigen Ausführungsformen eine Vergussmassenschicht 450 über der Schutzschicht 330 gebildet, um die leitfähige Schicht 340, die leitfähigen Durchkontaktierungsstrukturen 360, die Metalloxidfasern 372 und 374, die Zwischenverbindungsstrukturen 420, die dielektrischen Schichten 390 und 430, die Klebeschicht 440 und den Chip 380 zu bedecken.
  • Gemäß einigen Ausführungsformen dringen die Metalloxidfasern 372 und 374 in die Vergussmassenschicht 450 ein. Die Vergussmassenschicht 450 enthält gemäß einigen Ausführungsformen ein Polymermaterial. Die Vergussmassenschicht 450 wird gemäß einigen Ausführungsformen unter Anwendung eines Formungsprozesses gebildet.
  • Wie in 3H dargestellt, werden gemäß einigen Ausführungsformen obere Teile der Vergussmassenschicht 450, der leitfähigen Durchkontaktierungsstrukturen 350 und Teile der Metalloxidfasern 374 entfernt. Der Entfernungsprozess enthält gemäß einigen Ausführungsformen einen chemisch-mechanischen Polierprozess. Gemäß einigen Ausführungsformen umgibt nach dem Entfernungsprozess die Vergussmassenschicht 450 den Chip 380.
  • Wie in 31 dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 460 über der Vergussmassenschicht 450 und der dielektrischen Schicht 430 gebildet. Die dielektrische Schicht 460 hat gemäß einigen Ausführungsformen Öffnungen 462, welche die leitfähigen Durchkontaktierungsstrukturen 360 und die Zwischenverbindungsstrukturen 420 freilegen.
  • Wie in 31 dargestellt, wird gemäß einigen Ausführungsformen eine leitfähige Schicht 470 über der dielektrischen Schicht 460 gebildet, die sich in die Öffnungen 462 erstreckt, um elektrisch mit den leitfähigen Durchkontaktierungsstrukturen 360 und den Zwischenverbindungsstrukturen 420 verbunden zu werden. Die leitfähige Schicht 470 enthält gemäß einigen Ausführungsformen eine Verdrahtungsschicht und leitfähige Durchkontaktierungsstrukturen. Die leitfähige Schicht 470 wird gemäß einigen Ausführungsformen auch als leitfähige Struktur bezeichnet. Die leitfähige Schicht 470 enthält gemäß einigen Ausführungsformen Kupfer oder ein anderes geeignetes leitfähiges Material.
  • Wie in 3J dargestellt, sind gemäß einigen Ausführungsformen Metalloxidfasern 480 über der leitfähigen Schicht 470 gebildet. Die Metalloxidfasern 480 werden gemäß einigen Ausführungsformen auch als Nano-Metalloxidfasern bezeichnet. Die Metalloxidfasern 480 werden über der oberen Oberfläche 472 und den Seitenwänden 474 der leitfähigen Schicht 470 gebildet. Die Metalloxidfasern 480 werden gemäß einigen Ausführungsformen nicht zwischen der leitfähigen Schicht 470 und der darunterliegenden dielektrischen Schicht 460 gebildet.
  • Die leitfähige Schicht 470 enthält gemäß einigen Ausführungsformen ein Metallmaterial (z. B. Kupfer) und die Metalloxidfasern 480 bestehen aus einem Oxid des Metallmaterials (z. B. Kupferoxid). Die Bildung der Metalloxidfasern 480 enthält gemäß einigen Ausführungsformen ein Oxidieren eines oberflächlichen Teils der leitfähigen Schicht 470. Der Oxidationsprozess des oberflächlichen Teils enthält gemäß einigen Ausführungsformen einen thermischen Oxidationsprozess oder einen chemischen Oxidationsprozess an dem oberflächlichen Teil der leitfähigen Schicht 470.
  • Wie in 3K dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 490 über der dielektrischen Schicht 460 gebildet. Die dielektrische Schicht 490 hat gemäß einigen Ausführungsformen Öffnungen 492, welche Teile der leitfähigen Schicht 470 freilegen. Wie in 3K dargestellt, sind gemäß einigen Ausführungsformen Bonding-Pads B über der dielektrischen Schicht 490 gebildet und erstrecken sich in die Öffnungen 492 zur elektrischen Verbindung mit der leitfähigen Schicht 470. Die Bonding-Pads B enthalten Kupfer, Aluminium, Wolfram, Nickel, Palladium, Gold oder ein anderes geeignetes leitfähiges Material.
  • Wie in 3L dargestellt, sind gemäß einigen Ausführungsformen leitfähige Bumps C jeweils über den Bonding-Pads B gebildet. Die leitfähigen Bumps C enthalten gemäß einigen Ausführungsformen Zinn (Sn) oder ein anderes geeignetes Material. Die Bildung des leitfähigen Bumps C enthält gemäß einigen Ausführungsformen ein Bilden einer Lötpaste über den Bonding-Pads B und ein Wiederaufschmelzen der Lötpaste.
  • Während des Wiederaufschmelzungsprozesses sind die Metalloxidfasern 372 gemäß einigen Ausführungsformen imstande, ein Delaminieren zwischen der leitfähigen Schicht 340 und der Vergussmassenschicht 450 zu verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten zwischen der leitfähigen Schicht 340 und der Vergussmassenschicht 450 ergibt.
  • Ebenso sind die Metalloxidfasern 374 gemäß einigen Ausführungsformen imstande, ein Delaminieren zwischen den leitfähigen Durchkontaktierungsstrukturen 360 und der Vergussmassenschicht 450 zu verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten zwischen den leitfähigen Durchkontaktierungsstrukturen 360 und der Vergussmassenschicht 450 ergibt.
  • Die Metalloxidfasern 480 sind gemäß einigen Ausführungsformen imstande, ein Delaminieren zwischen der leitfähigen Schicht 470 und der dielektrischen Schicht 490 zu verhindern, das sich aus den fehlabgestimmten Wärmeausdehnungskoeffizienten zwischen der leitfähigen Schicht 470 und der dielektrischen Schicht 490 ergibt.
  • Wie in 3M dargestellt, wird der Chip 380 gemäß einigen Ausführungsformen umgedreht. Wie in 3M dargestellt, werden gemäß einigen Ausführungsformen das Trägersubstrat 310 und die Klebeschicht 320 entfernt. Wie in 3N dargestellt, werden gemäß einigen Ausführungsformen Teile der Schutzschicht 330 entfernt, um Öffnungen 332 in der Schutzschicht 330 zu bilden. Die Öffnungen 332 legen gemäß einigen Ausführungsformen die leitfähige Schicht 340 frei. Der Entfernungsprozess enthält gemäß einigen Ausführungsformen einen Fotolithografieprozess und einen Ätzprozess.
  • Wie in 3O dargestellt, wird gemäß einigen Ausführungsformen ein Chip-Package 500 über dem Chip 380 und der Vergussmassenschicht 450 angeordnet, um mit der leitfähigen Schicht 340 gebondet zu werden. Das Chip-Package 500 enthält gemäß einigen Ausführungsformen einen Chip 510, ein Schaltungssubstrat 520, leitfähige Bumps 530 und 540 und eine Unterfüllungsschicht 550. Der Chip 510 ist gemäß einigen Ausführungsformen über dem Schaltungssubstrat 520 angeordnet. Der Chip 510 ist gemäß einigen Ausführungsformen durch die dazwischenliegenden leitfähigen Bumps 530 an das Schaltungssubstrat 520 gebondet.
  • Das Schaltungssubstrat 520 enthält gemäß einigen Ausführungsformen eine dielektrische Verbundschicht 522, Verdrahtungsschichten 524, leitfähige Durchkontaktierungsstrukturen 526 und Bonding-Pads 528. Die dielektrische Verbundschicht 522 beinhaltet gemäß einigen Ausführungsformen übereinander gestapelte dielektrische Schichten. Die Verdrahtungsschichten 524 und die leitfähigen Durchkontaktierungsstrukturen 526 sind gemäß einigen Ausführungsformen in der dielektrischen Verbundschicht 522 eingebettet.
  • Die Bonding-Pads 528 sind gemäß einigen Ausführungsformen über zwei gegenüberliegenden Oberflächen 521a und 521b des Schaltungssubstrats 520 gebildet. Gemäß einigen Ausführungsformen sind die leitfähigen Durchkontaktierungsstrukturen 526 elektrisch zwischen den Verdrahtungsschichten 524 verbunden oder verbinden die Verdrahtungsschichten 524 elektrisch mit den Bonding-Pads 528. Die leitfähigen Bumps 530 verbinden gemäß einigen Ausführungsformen den Chip 510 mit den Bonding-Pads 528.
  • Die Unterfüllungsschicht 550 ist gemäß einigen Ausführungsformen zwischen dem Chip 510 und dem Schaltungssubstrat 520 eingefüllt. Die Unterfüllungsschicht 550 enthält gemäß einigen Ausführungsformen ein Polymermaterial. Die leitfähigen Bumps 540 verbinden gemäß einigen Ausführungsformen die Bonding-Pads 528 mit der leitfähigen Schicht 340. Wie in 3O dargestellt, ist gemäß einigen Ausführungsformen eine Unterfüllungsschicht 560 zwischen dem Schaltungssubstrat 520 und der Schutzschicht 330 eingefüllt. Die Unterfüllungsschicht 560 enthält gemäß einigen Ausführungsformen ein Polymermaterial.
  • Wie in 3O dargestellt, wird gemäß einigen Ausführungsformen eine Vergussmassenschicht 570 über dem Chip 510 und dem Schaltungssubstrat 520 geformt. Die Vergussmassenschicht 570 ist gemäß einigen Ausführungsformen dazu gestaltet, den Chip 510 während der anschließenden Prozesse vor einer Beschädigung und Verunreinigung zu schützen. Die Vergussmassenschicht 570 enthält gemäß einigen Ausführungsformen ein Polymermaterial. Gemäß einigen Ausführungsformen wird keine Metalloxidfaser über den Bonding-Pads B gebildet.
  • 4 ist eine Querschnittsansicht einer Halbleitervorrichtungsstruktur 600 gemäß einigen Ausführungsformen. Die Halbleitervorrichtungsstruktur 600 ist der Halbleitervorrichtungsstruktur 300 von 3O ähnlich, mit der Ausnahme, dass die Halbleitervorrichtungsstruktur 600 ferner gemäß einigen Ausführungsformen Metalloxidschichten 610, 620 und 630 enthält.
  • Wie in 4 dargestellt, wird gemäß einigen Ausführungsformen die Metalloxidschicht 610 über den Seitenwänden 342 der leitfähigen Schicht 340 gebildet. Die Metalloxidfasern 372 sind gemäß einigen Ausführungsformen mit der Metalloxidschicht 610 verbunden. Die Metalloxidfasern 372 und die Metalloxidschicht 610 bestehen gemäß einigen Ausführungsformen aus demselben Material. Die Metalloxidschicht 620 wird gemäß einigen Ausführungsformen über den Seitenwänden 364 der leitfähigen Durchkontaktierungsstrukturen 360 gebildet.
  • Die Metalloxidfasern 374 sind gemäß einigen Ausführungsformen mit der Metalloxidschicht 620 verbunden. Die Metalloxidfasern 374 und die Metalloxidschicht 620 bestehen gemäß einigen Ausführungsformen aus demselben Material. Die Metalloxidschicht 630 ist gemäß einigen Ausführungsformen über der leitfähigen Schicht 470 gebildet. Die Metalloxidfasern 480 sind gemäß einigen Ausführungsformen mit der Metalloxidschicht 630 verbunden. Die Metalloxidfasern 480 und die Metalloxidschicht 630 bestehen gemäß einigen Ausführungsformen aus demselben Material.
  • Gemäß einigen Ausführungsformen werden Halbleitervorrichtungsstrukturen und Verfahren zu deren Bildung bereitgestellt. Die Verfahren (zur Bildung der Halbleitervorrichtungsstruktur) bilden Metalloxidfasern über einer leitfähigen Struktur, um die leitfähige Struktur mit einer dielektrischen Schicht zu verbinden, die die leitfähige Struktur und die Metalloxidfasern bedeckt. Daher verhindern die Metalloxidfasern ein Delaminieren zwischen der leitfähigen Struktur und der dielektrischen Schicht. Infolgedessen werden die Ausbeute und Zuverlässigkeit der Halbleitervorrichtungsstrukturen verbessert.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur enthält ein Substrat. Die Halbleitervorrichtungsstruktur enthält eine leitfähige Struktur über dem Substrat. Die Halbleitervorrichtungsstruktur enthält erste Metalloxidfasern über der leitfähigen Struktur. Die Halbleitervorrichtungsstruktur enthält eine dielektrische Schicht über dem Substrat, die die leitfähige Struktur und die ersten Metalloxidfasern bedeckt. Die dielektrische Schicht füllt Lücken zwischen den ersten Metalloxidfasern.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur enthält ein Substrat. Die Halbleitervorrichtungsstruktur enthält eine erste leitfähige Struktur über dem Substrat. Die Halbleitervorrichtungsstruktur enthält eine Metalloxidschicht über der ersten leitfähigen Struktur. Die Halbleitervorrichtungsstruktur enthält erste Metalloxidfasern, die mit der Metalloxidschicht verbunden sind. Die ersten Metalloxidfasern und die Metalloxidschicht bestehen aus demselben Material. Die Halbleitervorrichtungsstruktur enthält eine dielektrische Schicht über dem Substrat, die die erste leitfähige Struktur, die Metalloxidschicht und die ersten Metalloxidfasern bedeckt.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zur Bildung einer Halbleitervorrichtungsstruktur bereitgestellt. Das Verfahren enthält ein Bilden einer leitfähigen Struktur über einem Substrat. Das Verfahren enthält ein Bilden mehrerer erster Metalloxidfasern über der leitfähigen Struktur. Das Verfahren enthält ein Bilden einer dielektrischen Schicht über dem Substrat, um die leitfähige Struktur und die ersten Metalloxidfasern zu bedecken. Die dielektrische Schicht füllt Lücken zwischen den ersten Metalloxidfasern.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtungsstruktur, umfassend: ein Substrat; eine leitfähige Struktur über dem Substrat; mehrere erste Metalloxidfasern über der leitfähigen Struktur; und eine dielektrische Schicht über dem Substrat, die die leitfähige Struktur und die ersten Metalloxidfasern bedeckt, wobei die dielektrische Schicht Lücken zwischen den ersten Metalloxidfasern füllt.
  2. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei die leitfähige Struktur ein Metallmaterial umfasst und die ersten Metalloxidfasern aus einem Oxid des Metallmaterials bestehen.
  3. Halbleitervorrichtungsstruktur nach Anspruch 1 oder 2, wobei die ersten Metalloxidfasern Kupferoxid umfassen.
  4. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die ersten Metalloxidfasern in direktem Kontakt mit der leitfähigen Struktur und der dielektrischen Schicht stehen.
  5. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die dielektrische Schicht ein Polymermaterial oder ein Oxidmaterial umfasst.
  6. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die leitfähige Struktur zumindest eine Verdrahtungsschicht umfasst.
  7. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die dielektrische Schicht ein Durchgangsloch aufweist, das einen Teil der leitfähigen Struktur freilegt, und die Halbleitervorrichtungsstruktur des Weiteren umfasst: eine leitfähige Schicht über der dielektrischen Schicht, die sich in das Durchgangsloch erstreckt, um elektrisch mit der leitfähigen Struktur zu verbinden; und mehrere zweite Metalloxidfasern über der leitfähigen Schicht.
  8. Halbleitervorrichtungsstruktur nach Anspruch 7, wobei keine Metalloxidfasern zwischen der leitfähigen Schicht und der dielektrischen Schicht unter der leitfähigen Schicht vorhanden ist.
  9. Halbleitervorrichtungsstruktur nach Anspruch 7 oder 8, des Weiteren umfassend: ein Bonding-Pad über der dielektrischen Schicht, das elektrisch mit der leitfähigen Struktur verbunden ist; und einen leitfähigen Bump über dem Bonding-Pad, der elektrisch mit dem Bonding-Pad verbunden ist.
  10. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei jede der ersten Metalloxidfasern einen Endabschnitt hat, der mit der leitfähigen Struktur verbunden ist.
  11. Halbleitervorrichtungsstruktur, umfassend: ein Substrat; eine erste leitfähige Struktur über dem Substrat; eine Metalloxidschicht über der ersten leitfähigen Struktur; mehrere erste Metalloxidfasern, die mit der Metalloxidschicht verbunden sind, wobei die ersten Metalloxidfasern und die Metalloxidschicht aus demselben Material bestehen; und eine dielektrische Schicht über dem Substrat, die die erste leitfähige Struktur, die Metalloxidschicht und die ersten Metalloxidfasern bedeckt.
  12. Halbleitervorrichtungsstruktur nach Anspruch 11, wobei die erste leitfähige Struktur eine obere Oberfläche und eine Seitenwand hat und die Metalloxidschicht und die ersten Metalloxidfasern über der oberen Oberfläche und der Seitenwand liegen.
  13. Halbleitervorrichtungsstruktur nach Anspruch 11 oder 12, des Weiteren umfassend: eine Vergussmassenschicht, die das Substrat umgibt; eine zweite leitfähige Struktur, die in die Vergussmassenschicht eindringt; und mehrere zweite Metalloxidfasern über einer Seitenwand der zweiten leitfähigen Struktur, die in die Vergussmassenschicht eindringen.
  14. Halbleitervorrichtungsstruktur nach einem der Ansprüche 11 bis 13, wobei die erste leitfähige Struktur ein Metallmaterial umfasst und die ersten Metalloxidfasern und die Metalloxidschicht aus einem Oxid des Metallmaterials bestehen.
  15. Halbleitervorrichtungsstruktur nach einem der Ansprüche 11 bis 14, wobei ein Endabschnitt der ersten Metalloxidfaser mit der Metalloxidschicht verbunden ist.
  16. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur, umfassend: Bilden einer leitfähigen Struktur über einem Substrat; Bilden mehrerer erster Metalloxidfasern über der leitfähigen Struktur; und Bilden einer dielektrischen Schicht über dem Substrat, um die leitfähige Struktur und die ersten Metalloxidfasern zu bedecken, wobei die dielektrische Schicht Lücken zwischen den ersten Metalloxidfasern füllt.
  17. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach Anspruch 16, wobei die Bildung der ersten Metalloxidfasern umfasst: Oxidieren eines oberflächlichen Teils der leitfähigen Struktur.
  18. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach Anspruch 17, wobei das Oxidieren des oberflächlichen Teils der leitfähigen Struktur umfasst: Durchführen eines thermischen Oxidationsprozesses oder eines chemischen Oxidationsprozesses an dem oberflächlichen Teil der leitfähigen Struktur.
  19. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach einem der Ansprüche 16 bis 18, des Weiteren umfassend: Bilden einer Metalloxidschicht über der leitfähigen Struktur, wobei die ersten Metalloxidfasern über der Metalloxidschicht liegen.
  20. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach einem der Ansprüche 16 bis 19, des Weiteren umfassend: Entfernen eines ersten Teils der dielektrischen Schicht und der ersten Metalloxidfasern unter dem ersten Teil zum Bilden eines Durchgangslochs, das einen zweiten Teil der leitfähigen Struktur freilegt; Bilden einer leitfähigen Schicht über der dielektrischen Schicht, die sich in das Durchgangsloch der dielektrischen Schicht erstreckt; und Bilden mehrerer zweiter Metalloxidfasern über der leitfähigen Schicht.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508664B1 (en) 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
US9997471B2 (en) * 2016-07-25 2018-06-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
JP6908112B2 (ja) * 2017-06-30 2021-07-21 株式会社村田製作所 電子部品モジュール及びその製造方法
US10325854B2 (en) * 2017-07-18 2019-06-18 Advanced Semiconductor Engineering, Inc. Interposer and semiconductor package device
US10290611B2 (en) 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10103107B1 (en) 2017-08-08 2018-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
KR102486561B1 (ko) * 2017-12-06 2023-01-10 삼성전자주식회사 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법
US10867919B2 (en) * 2018-09-19 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic device and manufacturing method thereof
CN113196469B (zh) * 2018-12-21 2024-03-29 株式会社村田制作所 电子部件模块的制造方法及电子部件模块
DE202019002164U1 (de) * 2019-05-17 2019-06-21 Heraeus Nexensos Gmbh Verbesserter Hochtemperaturchip
US11984403B2 (en) * 2019-11-15 2024-05-14 Dyi-chung Hu Integrated substrate structure, redistribution structure, and manufacturing method thereof
KR20220026308A (ko) 2020-08-25 2022-03-04 삼성전자주식회사 반도체 패키지
KR20220047066A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 반도체 패키지 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168212A1 (en) * 2010-12-29 2012-07-05 Korea E&S Co., Ltd. Printed circuit board and method for manufacturing the same
US20140252600A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Treating Copper Surfaces for Packaging
US20140264853A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between Post-Passivation Interconnect Structure and Polymer

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234458A (en) 1979-04-23 1980-11-18 Uop Inc. Acidic multimetallic catalytic composite
US4946518A (en) 1989-03-14 1990-08-07 Motorola, Inc. Method for improving the adhesion of a plastic encapsulant to copper containing leadframes
JPH11233545A (ja) 1997-11-10 1999-08-27 Citizen Watch Co Ltd 半導体装置とその製造方法
DE69936892T2 (de) 1998-02-26 2007-12-06 Ibiden Co., Ltd., Ogaki Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern
US20020000657A1 (en) 1999-05-06 2002-01-03 Cheng P. Wen Plated chrome solder dam for high power mmics
JP4582892B2 (ja) 1999-11-11 2010-11-17 イビデン株式会社 多層プリント配線板およびその製造方法
JP4508380B2 (ja) 2000-08-23 2010-07-21 イビデン株式会社 多層プリント配線板の製造方法
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
JP2004022699A (ja) 2002-06-14 2004-01-22 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004230690A (ja) * 2003-01-30 2004-08-19 Takiron Co Ltd 制電性透明樹脂板
JP2005071965A (ja) * 2003-08-28 2005-03-17 Mitsubishi Electric Corp 電界放出型冷陰極構造、その製造方法、及び平板型画像表示装置
MXPA06013990A (es) * 2004-04-30 2007-08-14 Virtus Nutrition Llc Sintesis de sal de metal monovalente y divalente de acido graso polinsaturado.
US20090151972A1 (en) 2004-05-28 2009-06-18 Stellar Microdevices, Inc. Cold weld hermetic mems package and method of manufacture
US8394679B2 (en) * 2004-05-28 2013-03-12 Stellarray, Inc. Nano-structured gasket for cold weld hermetic MEMS package and method of manufacture
KR20060000106A (ko) 2004-06-28 2006-01-06 삼성전자주식회사 최외곽 수지층의 접착성을 향상시킨 인쇄 회로 기판과 그제조방법, 그 인쇄 회로 기판을 포함하는 반도체 패키지및 그 제조방법
US7365007B2 (en) * 2004-06-30 2008-04-29 Intel Corporation Interconnects with direct metalization and conductive polymer
JP2006059676A (ja) * 2004-08-20 2006-03-02 Konica Minolta Holdings Inc 電子放出素子およびその製造方法
JP2006270031A (ja) 2005-02-25 2006-10-05 Casio Comput Co Ltd 半導体装置およびその製造方法
JP5100032B2 (ja) * 2005-06-27 2012-12-19 ラピスセミコンダクタ株式会社 基板の表面改質方法及び半導体装置の製造方法
JP2009537339A (ja) * 2006-05-19 2009-10-29 マサチューセッツ・インスティテュート・オブ・テクノロジー ナノ構造強化された複合体およびナノ構造強化方法
JP5502268B2 (ja) * 2006-09-14 2014-05-28 信越化学工業株式会社 システムインパッケージ型半導体装置用の樹脂組成物セット
WO2008056300A1 (en) * 2006-11-10 2008-05-15 Philips Intellectual Property & Standards Gmbh Illumination system comprising monolithic ceramic luminescence converter
US8178964B2 (en) * 2007-03-30 2012-05-15 Advanced Chip Engineering Technology, Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
US8012886B2 (en) * 2007-03-07 2011-09-06 Asm Assembly Materials Ltd Leadframe treatment for enhancing adhesion of encapsulant thereto
US7648799B2 (en) * 2007-03-30 2010-01-19 Eveready Battery Co., Inc. Multi-layer positive electrode structures having a silver-containing layer for miniature cells
JP4498378B2 (ja) * 2007-03-30 2010-07-07 三洋電機株式会社 基板およびその製造方法、回路装置およびその製造方法
JP5286893B2 (ja) * 2007-04-27 2013-09-11 日立化成株式会社 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
KR101383357B1 (ko) * 2007-08-27 2014-04-10 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
US7858266B2 (en) * 2008-07-10 2010-12-28 Gm Global Technology Operations, Inc. Structural reinforcement of membrane electrodes
JP2010062175A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置の製造方法
JP2010212492A (ja) 2009-03-11 2010-09-24 Tokyo Electron Ltd 半導体装置の製造方法
JP5584991B2 (ja) 2009-04-02 2014-09-10 コニカミノルタ株式会社 透明電極、透明電極の製造方法、および有機エレクトロルミネッセンス素子
US20120153444A1 (en) * 2009-06-18 2012-06-21 Rohm Co., Ltd Semiconductor device
JPWO2010147187A1 (ja) * 2009-06-18 2012-12-06 ローム株式会社 半導体装置
CA2716144A1 (en) * 2009-10-02 2011-04-02 University Of Windsor Method of surface treatment of aluminum foil and its alloy and method of producing immobilized nanocatalyst of transition metal oxides and their alloys
JP2011114233A (ja) 2009-11-27 2011-06-09 Sony Corp 積層配線基板とその製造方法
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
JP2012216780A (ja) * 2011-03-31 2012-11-08 Ricoh Co Ltd ｐ型酸化物、ｐ型酸化物製造用組成物、ｐ型酸化物の製造方法、半導体素子、表示素子、画像表示装置、及びシステム
WO2012176369A1 (ja) * 2011-06-24 2012-12-27 パナソニック株式会社 窒化ガリウム系半導体発光素子、光源および凹凸構造形成方法
EP2548841B1 (de) * 2011-07-19 2016-01-06 LITRONIK Batterietechnologie GmbH Aktivmaterial für eine Elektrode eines galvanischen Elements
JP5783094B2 (ja) * 2011-11-30 2015-09-24 株式会社リコー ｐ型酸化物、ｐ型酸化物製造用組成物、ｐ型酸化物の製造方法、半導体素子、表示素子、画像表示装置、及びシステム
JP5915370B2 (ja) * 2012-05-16 2016-05-11 ソニー株式会社 電気泳動素子、電気泳動表示装置、電子機器、及び、電気泳動素子の製造方法
US9273415B2 (en) * 2012-09-07 2016-03-01 International Business Machines Corporation Methods for preparing carbon hybrid materials
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9378982B2 (en) 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9087832B2 (en) 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US8916981B2 (en) 2013-05-10 2014-12-23 Intel Corporation Epoxy-amine underfill materials for semiconductor packages
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US8828100B1 (en) 2013-10-14 2014-09-09 John C. Warner Formulation and processes for hair coloring
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9331021B2 (en) 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9607959B2 (en) * 2014-08-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging device having plural microstructures disposed proximate to die mounting region
KR102285432B1 (ko) * 2014-11-18 2021-08-04 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
KR102435855B1 (ko) * 2015-08-06 2022-08-25 삼성전자주식회사 하드 마스크 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US9508664B1 (en) * 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
US9859222B1 (en) 2016-06-08 2018-01-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
DE102016117841A1 (de) * 2016-09-21 2018-03-22 HYUNDAI Motor Company 231 Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
DE102016118784A1 (de) * 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168212A1 (en) * 2010-12-29 2012-07-05 Korea E&S Co., Ltd. Printed circuit board and method for manufacturing the same
US20140252600A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Treating Copper Surfaces for Packaging
US20140264853A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between Post-Passivation Interconnect Structure and Polymer

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