KR20180021034A - 반도체 소자 구조체 및 이의 형성 방법 - Google Patents

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주-웨이 루
첸-후아 유
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    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Abstract

반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판을 포함한다. 반도체 소자 구조체는 기판 위의 도전성 구조체를 포함한다. 반도체 소자 구조체는 도전성 구조체 위의 제1 금속 산화물 섬유를 포함한다. 반도체 소자 구조체는 기판 위에 있고 도전성 구조체와 제1 금속 산화물 섬유를 덮는 유전체층을 포함한다. 유전체층은 제1 금속 산화물 섬유 사이를 채운다.

Description

반도체 소자 구조체 및 이의 형성 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
본 출원은, 전문이 본 명세서에 참조로서 편입되는, 2015년 12월 16일 출원되고, 함께 계류 중이고, 공동 양수된 미국 특허 출원 No. 14/970,962에 관한 것이다(대리인 도켓 No. P20150726US00).
반도체 소자는 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 다른 전자 장치와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 소자는 일반적으로 반도체 기판 위로 절연층 또는 유전체층, 도전층 및 반도체층을 순차적으로 부착하고, 회로 부품 및 요소를 형성하기 위하여 리소그라피를 이용하여 다양한 재료층을 패터닝함으로써 제조된다.
반도체 소자에서의 증가된 성능을 위한 중요한 추진 요인 중 하나는 더 높은 레벨의 집적 회로이다. 이것은 제공된 칩에서 소자 크기를 소형화하거나 축소시켜 달성된다. 허용 오차는 칩의 치수를 축소시킬 수 있는데 있어서 중요한 역할을 한다.
그러나, 반도체 소자를 형성하기 위한 기존의 제조 공정이 대체로 의도된 목적에 대하여 적합하지만, 크기 축소(scaling-down)가 계속됨에 따라, 이것이 모든 면에서 완전히 만족스러은 것은 아니었다.
본 개시 내용의 양태들은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들은 배율에 맞추어 작도되지 않은 것이 주목되어야 한다. 사실, 다양한 특징부의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1a 내지 1h는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 2a 내지 2f는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 3a 내지 3o는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 4는 일부 실시예에 따른 반도체 소자 구조체의 단면도이다.
다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록, 추가 특징들이 제1 및 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향을 아우르도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다. 추가 동작이 방법의 전, 방법 동안 또는 방법 후에 제공될 수 있고, 설명되는 동작의 일부는 방법의 다른 실시예에 대하여 교체되거나 생략될 수 있다는 것이 주목되어야 한다.
도 1a 내지 1h는 일부 실시예에 따른 반도체 소자 구조체(100)를 형성하기 위한 공정의 다양한 단계의 단면도이다. 일부 실시예에 따라, 도 1a에 도시된 바와 같이, 기판(110)이 제공된다. 일부 실시예에 따라, 기판(110)은 반도체 소자 구조체(100)를 포함한다. 일부 실시예에 따라, 반도체 기판은 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼) 또는 칩을 포함한다. 이 대신에 또는 이에 더하여, 기판(110)은 원소 반도체 재료, 합성 반도체 재료 및/또는 합금 반도체 재료를 포함할 수 있다.
원소 반도체 재료의 예는 결정질 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄 및/또는 다이아몬드일 수 있지만 이에 한정되지 않는다. 합성 반도체 재료의 예는 탄화 규소, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐일 수 있지만 이에 한정되지 않는다. 합금 반도체 재료의 예는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAs일 수 있지만 이에 한정되지 않는다.
일부 실시예에 따라, 도 1a에 도시된 바와 같이, 유전체층(120)이 기판(110) 위로 형성된다. 일부 실시예에 따라, 유전체층(120)은 폴리머(예를 들어, 폴리이미드), 산화물(예를 들어, SiO2), BPSG(borophosphosilicate glass), SOG(spin on glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), HDP(high-density plasma) 산화물 또는 PETEOS(plasma-enhanced TEOS)를 포함한다.
일부 실시예에 따라, 유전체층(120)은 저 유전 상수(low dielectric constant) 또는 극저 유전 상수(extreme low dielectric constant; ELK) 재료와 같은 여러 유전 재료로 제조된 여러 층을 포함한다. 일부 실시예에 따라, 유전체층(120)은 스핀-온 코팅, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 또는 다른 적용 가능한 공정에 의해 형성된다.
일부 실시예에 따라, 도 1a에 도시된 바와 같이, 도전성 구조체(130)가 유전체층(120) 위로 형성된다. 일부 실시예에 따라, 도전성 구조체(130)는 재분배층(redistribution layer) 또는 재분배층들과 같은 배선층 또는 배선층들을 포함한다. 간단함을 위하여, 도 1a는 단지 하나의 배선층을 도시하지만, 이에 한정되지 않는다. 일부 다른 실시예에서, 도전성 구조체(130)는 도전성 비아 구조체 또는 다른 적합한 도전성 구조체를 포함한다.
일부 실시예에 따라, 도전성 구조체(130)는 기판(110) 위의 또는 그 내의 소자(미도시)에 전기적으로 연결된다. 일부 실시예에 따라, 도전성 구조체(130)는 상면(132), 측벽(134) 및 하면(136)을 가진다. 일부 실시예에 따라, 상면(132)은 기판(110)을 향하지 않는다. 일부 실시예에 따라, 측벽(134)은 상면(132)과 하면(136)을 둘러싼다.
도전성 구조체(130)는 섬유 형상의 금속 산화물로 산화될 수 있는 구리(Cu) 또는 다른 적합한 도전성 재료를 포함한다. 일부 실시예에 따라, 도전성 구조체(130)는 도금 공정(또는 부착(deposition) 공정), 포토리소스라피 공정 및 에칭 공정을 이용하여 형성된다. 일부 실시예에 따라, 도금 공정은 전기 도금 공정 또는 무전해 도금 공정을 포함한다. 일부 실시예에 따라, 부착 공정은 물리 기상 증착 공정 또는 화학 기상 증착 공정을 포함한다. 일부 실시예서, 도전성 구조체(130) 위의 자연(native) 산화물층(미도시)을 제거하기 위하여 표면 클리닝 공정이 도전성 구조체(130) 위로 수행된다.
일부 실시예에 따라, 도 1b에 도시된 바와 같이, 금속 산화물 섬유(140)가 도전성 구조체(130) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 도전성 구조체(130)의 상면(132)과 측벽(134) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(140)의 각각은 도전성 구조체(130)에 직접 연결된 단부 부분(142)을 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 도전성 구조체(130)와 직접 접촉한다.
일부 실시예에서, 2개의 인접한 금속 산화물 섬유(140)는 서로 직접 접촉한다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 무작위로(randomly) 형성된다. 일부 실시예에 따라, 도전성 구조체(130)는 금속 재료(예를 들어, 구리)로 이루어지고, 금속 산화물 섬유(140)는 이 금속 재료의 산화물로 제조된다. 일부 실시예에 따라, 금속 재료의 산화물은 구리 산화물을 포함한다.
일부 실시예에 따라, 금속 산화물 섬유(140)의 형성은 도전성 구조체(130)의 표면 부분을 산화시키는 것을 포함한다. 일부 실시예에 따라, 도전성 구조체(130)의 표면 부분은 상면(132)과 측벽(134)에 인접한다. 일부 실시예에 따라, 표면 부분의 산화 공정은 도전성 구조체(130)의 표면 부분(또는 상면(132)과 측벽(134))에 열 산화 공정 또는 화학적 산화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 화학적 산화 공정은 산화 용액(예를 들어, H2O2)을 이용한다. 일부 실시예에 따라, 화학적 산화 공정은 도전성 구조체(130)를 산화 용액에 디핑(dipping)하는 것을 포함한다. 일부 실시예에 따라, 열 산화 공정은 산소 함유 환경에서 수행된다.
일부 실시예에 따라, 열 산화 공정은 대략 100℃ 내지 대략 300℃의 범위의 처리 온도로 수행된다. 처리 온도가 100℃보다 낮으면, 금속 산화물 섬유(140)는 실질적으로 형성되지 않을 수 있다. 처리 온도가 300℃보다 높으면, 기판(110) 내에 또는 그 위로 형성된 소자가 악영향을 받을 수 있다.
일부 실시예에서, 도전성 구조체(130)의 하면(136)은 산화 공정에 노출되지 않는다. 따라서, 일부 실시예에 따라, 금속 산화물 섬유(140)는 도전성 구조체(130)와 그 아래의 유전체층(120) 사이에 형성되지 않는다.
일부 실시예에 따라, 도 1c에 도시된 바와 같이, 유전체층(150)이 유전체층(120) 위로 형성된다. 일부 실시예에 따라, 유전체층(150)은 도전성 구조체(130)와 금속 산화물 섬유(140)를 덮는다. 일부 실시예에 따라, 유전체층(150)은 금속 산화물 섬유(140) 사이의 갭(G1)을 채운다.
일부 실시예에 따라, 유전체층(150)은 금속 산화물 섬유(140)의 각각을 둘러싼다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 유전체층(150) 내로 관통한다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 유전체층(150) 내에 임베디드된다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 유전체층(150)과 직접 접촉한다.
금속 산화물 섬유(140)가 도전성 구조체(130)로부터 형성되기 때문에, 금속 산화물 섬유(140)와 도전성 구조체(130) 사이의 접착은 유전체층(150)과 도전성 구조체(130) 사이의 접착보다 더 강하다. 금속 산화물 섬유(140)와 유전체층(150) 사이의 경계 영역은 크며, 이는 금속 산화물 섬유(140)와 유전체층(150) 사이의 접착을 개선한다. 금속 산화물 섬유(140)가 도전성 구조체(130)와 유전체층(150) 사이에 연결되기 때문에, 금속 산화물 섬유(140)는 도전성 구조체(130)와 유전체층(150) 사이의 박리를 방지할 수 있다. 따라서, 반도체 소자 구조체(100)의 수율과 신뢰성이 개선된다.
일부 실시예에 따라, 금속 산화물 섬유(140)는 금속 산화물 섬유(140)의 평균 지름보다 더 큰 평균 길이를 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(140)의 평균 길이는 대략 20 nm 내지 대략 500 nm의 범위를 갖는다. 금속 산화물 섬유(140)의 평균 길이가 20 nm보다 작으면, 금속 산화물 섬유(140)와 유전체층(150) 사이의 경계 영역은 금속 산화물 섬유(140)와 유전체층(150) 사이의 접합을 개선하기에는 충분히 크지 않을 수 있다. 금속 산화물 섬유(140)의 평균 길이가 500 nm보다 더 크면, 금속 산화물 섬유(140)는 쉽게 파손될 수 있다.
일부 실시예에 따라, 금속 산화물 섬유(140)의 평균 지름은 대략 1 nm 내지 대략 90 nm의 범위를 갖는다. 금속 산화물 섬유(140)의 평균 지름이 1 nm보다 작으면, 금속 산화물 섬유(140)는 쉽게 파손될 수 있다. 금속 산화물 섬유(140)의 평균 지름이 90 nm보다 더 크면, 금속 산화물 섬유(140)와 유전체층(150) 사이의 경계 영역은 금속 산화물 섬유(140)와 유전체층(150) 사이의 접합을 개선하기에는 충분히 크지 않을 수 있다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 나노 금속 산화물 섬유라고도 한다.
일부 실시예에서, 금속 산화물 섬유(140)의 평균 지름에 대한 평균 길이의 비는 대략 2 내지 대략 80의 범위를 가진다. 이와 같이, 금속 산화물 섬유(140)는 금속 산화물 섬유(140)와 유전체층(150) 사이에 충분히 큰 경계 영역을 가질 수 있고, 충분한 기계적 강도를 여전히 가질 수 있다.
일부 실시예에 따라, 유전체층(150)은 폴리머(예를 들어, 폴리이미드), 산화물(예를 들어, SiO2), BPSG(borophosphosilicate glass), SOG(spin on glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), HDP(high-density plasma) 산화물 또는 PETEOS(plasma-enhanced TEOS)를 포함한다. 일부 실시예에 따라, 금속 산화물 섬유(140)와 유전체층(150)은 상이한 재료로 제조된다.
일부 실시예에 따라, 유전체층(150)은 저 유전 상수(low dielectric constant) 또는 극저 유전 상수(extreme low dielectric constant; ELK) 재료와 같은 여러 유전 재료로 제조된 여러 층을 포함한다. 일부 실시예에 따라, 유전체층(150)은 스핀-온 코팅, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 또는 다른 적용 가능한 공정에 의해 형성된다.
일부 실시예에 따라, 도 1d에 도시된 바와 같이, 유전체층(150)의 일부와 유전체층(150)의 그 일부 아래의 금속 산화물 섬유(140)가 제거된다. 일부 실시예에 따라, 제거 공정은 포토리소그라피 공정 및 에칭 공정을 포함한다.
일부 실시예에 따라, 제거 공정 후에, 관통 홀(152)이 형성된다. 일부 실시예에 따라, 관통 홀(152)은 도전성 구조체(130)의 일부를 노출시킨다. 일부 실시예에 따라, 관통 홀(152) 내에 금속 산화물 섬유가 실질적으로 없다.
일부 실시예에 따라, 도 1e에 도시된 바와 같이, 도전층(160)이 유전체층(150) 위로 형성되어 관통 홀(152) 내로 연장된다. 일부 실시예에 따라, 도전층(160)은 도전성 구조체(130)에 전기적으로 연결된다. 일부 실시예에 따라, 도전층(160)은 재분배층과 도전성 비아 구조체를 포함한다.
일부 실시예에 따라, 도전층(160)은 상면(162)과 측벽(164)을 가진다. 일부 실시예에 따라, 측벽(164)은 상면(162)을 둘러싼다. 도전층(160)은 구리 또는 다른 적합한 도전성 재료를 포함한다. 일부 실시예에 따라, 도전층(160)은 도금 공정(또는 부착 공정), 포토리소그라피 공정 및 에칭 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 1e에 도시된 바와 같이, 금속 산화물 섬유(170)가 도전층(160) 위로 형성된다. 또한, 일부 실시예에 따라, 금속 산화물 섬유(170)는 나노 금속 산화물 섬유라고도 한다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 도전층(160)의 상면(162)과 측벽(164) 위로 형성된다.
일부 실시예에 따라, 금속 산화물 섬유(170)는 도전층(160)과 그 아래에 있는 유전체층(150) 사이에 형성되지 않는다. 일부 실시예에 따라, 금속 산화물 섬유(170)의 각각은 도전층(160)에 직접 연결된 단부 부분(172)을 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 도전층(160)과 직접 접촉한다. 일부 실시예에서, 2개의 인접한 금속 산화물 섬유(170)는 서로 직접 접촉한다.
일부 실시예에 따라, 금속 산화물 섬유(170)의 평균 길이는 대략 20 nm 내지 대략 500 nm의 범위를 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(170)의 평균 지름은 대략 1 nm 내지 대략 90 nm의 범위를 갖는다. 일부 실시예에 따라, 도전층(160)은 금속 재료(예를 들어, 구리)를 포함하고, 금속 산화물 섬유(170)는 이 금속 재료의 산화물로 제조된다. 일부 실시예에 따라, 금속 재료의 산화물은 구리 산화물을 포함한다. 일부 실시예에 따라, 금속 산화물 섬유(140, 170)는 유전 섬유이다.
일부 실시예에 따라, 금속 산화물 섬유(170)의 형성은 도전층(160)의 표면 부분을 산화시키는 것을 포함한다. 일부 실시예에 따라, 도전층(160)의 표면 부분은 상면(162)과 측벽(164)에 인접한다. 일부 실시예에 따라, 표면 부분의 산화 공정은 도전층(160)의 표면 부분에 열 산화 공정 또는 화학적 산화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 화학적 산화 공정은 산화 용액(예를 들어, H2O2)을 이용한다. 일부 실시예에 따라, 화학적 산화 공정은 도전층(160)을 산화 용액에 디핑하는 것을 포함한다. 일부 실시예에 따라, 열 산화 공정은 산소 함유 환경에서 수행된다. 일부 실시예에 따라, 열 산화 공정은 대략 100℃ 내지 대략 300℃의 범위의 처리 온도로 수행된다.
일부 실시예에 따라, 도 1f에 도시된 바와 같이, 유전체층(180)이 유전체층(150) 위로 형성된다. 일부 실시예에 따라, 유전체층(180)은 도전층(160)과 금속 산화물 섬유(170)를 덮는다. 일부 실시예에 따라, 유전체층(180)은 금속 산화물 섬유(170) 사이의 갭(G2)을 채운다.
일부 실시예에 따라, 유전체층(180)은 금속 산화물 섬유(170)의 각각을 둘러싼다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 유전체층(180) 내로 관통한다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 유전체층(180) 내에 임베디드된다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 유전체층(180)과 직접 접촉한다.
일부 실시예에 따라, 유전체층(180)은 폴리머(예를 들어, 폴리이미드), 산화물(예를 들어, SiO2), BPSG(borophosphosilicate glass), SOG(spin on glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), HDP(high-density plasma) 산화물 또는 PETEOS(plasma-enhanced TEOS)를 포함한다.
일부 실시예에 따라, 유전체층(180)은 저 유전 상수(low dielectric constant) 또는 극저 유전 상수(extreme low dielectric constant; ELK) 재료와 같은 여러 유전 재료로 제조된 여러 층을 포함한다. 일부 실시예에 따라, 유전체층(180)은 스핀-온 코팅, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 또는 다른 적용 가능한 공정에 의해 형성된다.
일부 실시예에 따라, 도 1g에 도시된 바와 같이, 유전체층(180)의 일부와 유전체층(180)의 그 일부 아래의 금속 산화물 섬유(170)가 제거된다. 일부 실시예에 따라, 제거 공정은 포토리소그라피 공정 및 에칭 공정을 포함한다. 일부 실시예에 따라, 제거 공정 후에, 관통 홀(182)이 유전체층(180) 내에 형성되어 도전층(160)의 일부를 노출시킨다.
일부 실시예에 따라, 도 1g에 도시된 바와 같이, 본딩 패드(190)가 유전체층(180) 위로 형성되어 관통 홀(182) 내로 연장된다. 일부 실시예에 따라, 본딩 패드(190)는 도전층(160)과 도전성 구조체(130)에 전기적으로 연결된다. 본딩 패드(190)는 구리, 알루미늄, 텅스텐, 니켈, 팔라듐, 금 또는 다른 적합한 도전성 재료를 포함한다. 일부 실시예에 따라, 본딩 패드(190)는 도금 공정(예를 들어, 부착 공정), 포토리소그라피 공정 및 에칭 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 1h에 도시된 바와 같이, 도전성 범프(C)가 본딩 패드(190) 위로 형성된다. 일부 실시예에 따라, 도전성 범프(C)는 주석(Sn) 또는 다른 적합한 재료를 포함한다. 일부 실시예에 따라, 도전성 범프(C)의 형성은 본딩 패드(190) 위로 솔더 페이스트를 형성하고 솔더 페이스트를 리플로우하는 것을 포함한다. 일부 실시예에 따라, 리플로우 온도는 대략 100℃ 내지 대략 300℃의 범위를 가진다.
일부 실시예에 따라, 금속 산화물 섬유(140)는 리플로우 공정 동안 도전성 구조체(130)와 유전체층(150) 사이의 열팽창 계수(coefficient of thermal expansion; CTE) 불일치로부터 발생하는 도전성 구조체(130)와 유전체층(150) 사이의 박리를 방지할 수 있다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 리플로우 공정 동안 도전성 구조체(160)과 유전체층(180) 사이의 열팽창 계수 불일치로부터 발생하는 도전성 구조체(160)과 유전체층(180) 사이의 박리를 방지할 수 있다.
도 2a 내지 2f는 일부 실시예에 따른 반도체 소자 구조체(200)를 형성하기 위한 공정의 다양한 단계의 단면도이다. 일부 실시예에 따라, 반도체 소자 구조체(200)가 도전성 구조체(130) 위로 금속 산화물층(210)을 더 가지는 것을 제외하고는, 반도체 소자 구조체(200)가 도 1a 내지 1h의 반도체 소자 구조체(100)와 유사하다는 것이 주목되어야 한다.
본 실시예와 전술한 실시예에서, 동일한 도면 부호는 동일하거나 유사한 요소를 나타내는데 사용된다. 따라서, 동일한 도면 부호를 갖는 요소의 재료 및 제조 방법은 도 1a 내지 1i의 실시예에 대한 관련 설명을 참조함으로써 제공된다.
일부 실시예에 따라, 도 2a에 도시된 바와 같이, 기판(110)이 제공된다. 일부 실시예에 따라, 도 2a에 도시된 바와 같이, 유전체층(120)이 기판(110) 위로 형성된다. 일부 실시예에 따라, 도 2a에 도시된 바와 같이, 도전성 구조체(130)가 유전체층(120) 위로 형성된다. 도전성 구조체(130)는, 일부 실시예에 따라, 재분배층 또는 재분배층들과 같은 배선층 또는 배선층들을 포함한다. 간단함을 위하여, 도 2a는 단지 하나의 배선층을 도시하지만, 이에 한정되지 않는다. 일부 다른 실시예에서, 도전성 구조체(130)는 도전성 비아 구조체 또는 다른 적합한 도전성 구조체를 포함한다.
일부 실시예에 따라, 도전성 구조체(130)는 기판(110) 위의 또는 그 내의 소자(미도시)에 전기적으로 연결된다. 일부 실시예에 따라, 도전성 구조체(130)는 상면(132)과 측벽(134)을 가진다. 일부 실시예에 따라, 상면(132)은 기판(110)을 향하지 않는다. 일부 실시예에 따라, 측벽(134)은 상면(132)을 둘러싼다. 도전성 구조체(130)는 구리 또는 다른 적합한 도전성 재료를 포함한다.
일부 실시예에 따라, 도 2a에 도시된 바와 같이, 금속 산화물층(210) 및 금속 산화물 섬유(140)가 도전성 구조체(130) 위로 형성된다. 일부 실시예에 따라, 금속 산화물층(210)은 도전성 구조체(130)의 상면(132)과 측벽(134)을 동형으로(conformally) 덮는다. 일부 실시예에 따라, 금속 산화물층(210)은 도전성 구조체(130)의 상면(132)과 측벽(134)을 연속적으로 덮는다.
일부 실시예에 따라, 금속 산화물 섬유(140)는 금속 산화물층(210) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 금속 산화물 섬유층을 함께 형성한다. 일부 실시예에 따라, 금속 산화물 섬유층은 금속 산화물층(210)의 밀도보다 다 작은 밀도를 가진다. 일부 실시예에 따라, 금속 산화물 섬유(140)의 각각은 도전성 구조체(130)에 직접 연결된 단부 부분(142)을 갖는다.
일부 실시예에 따라, 금속 산화물 섬유(140)는 금속 산화물층(210)과 직접 접촉한다. 일부 실시예에 따라, 금속 산화물 섬유(140)와 금속 산화물층(210)은 도전성 구조체(130)와 그 아래의 유전체층(120) 사이에 형성되지 않는다. 일부 실시예에서, 금속 산화물층(210)의 두께(T)는 대략 2 nm 내지 대략 5 nm의 범위를 갖는다. 일부 실시예에서, 금속 산화물 섬유(140)의 평균 길이는 금속 산화물층(210)의 두께(T)보다 더 길다.
일부 실시예에서, 2개의 인접한 금속 산화물 섬유(140)는 서로 직접 접촉한다. 일부 실시예에 따라, 금속 산화물 섬유(140)와 금속 산화물층(210)은 동일한 재료로 제조된다. 일부 실시예에 따라, 도전성 구조체(130)는 금속 재료(예를 들어, 구리)로 이루어지고, 금속 산화물 섬유(140)와 금속 산화물층(210)은 이 금속 재료의 산화물로 제조된다. 일부 실시예에 따라, 금속 재료의 산화물은 구리 산화물을 포함한다.
일부 실시예에 따라, 금속 산화물 섬유(140)와 금속 산화물층(210)의 형성은 도전성 구조체(130)의 표면 부분을 산화시키는 것을 포함한다. 일부 실시예에 따라, 도전성 구조체(130)의 표면 부분은 상면(132)과 측벽(134)에 인접한다. 일부 실시예에 따라, 표면 부분의 산화 공정은 도전성 구조체(130)의 표면 부분(또는 상면(132)과 측벽(134))에 열 산화 공정 또는 화학적 산화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 화학적 산화 공정은 산화 용액(예를 들어, H2O2)을 이용한다. 일부 실시예에 따라, 화학적 산화 공정은 도전성 구조체(130)를 산화 용액에 디핑하는 것을 포함한다. 일부 실시예에 따라, 열 산화 공정은 산소 함유 환경에서 수행된다.
일부 실시예에 따라, 열 산화 공정은 대략 100℃ 내지 대략 300℃의 범위의 처리 온도로 수행된다. 처리 온도가 100℃보다 낮으면, 금속 산화물 섬유(140)는 실질적으로 형성되지 않을 수 있다. 처리 온도가 300℃보다 높으면, 기판(110) 내에 또는 그 위로 형성된 소자가 악영향을 받을 수 있다.
일부 실시예에서, 금속 산화물층(210)은 자연 산화물과, 전술한 열 산화 공정 또는 전술한 화학적 산화 공정에 의해 형성된 비자연(non-native) 산화물을 포함한다. 일부 실시예에서, 금속 산화물층(210)은 자연 산화물층이다.
일부 실시예에 따라, 도 2b에 도시된 바와 같이, 유전체층(150)이 유전체층(120) 위로 형성된다. 일부 실시예에 따라, 유전체층(150)은 도전성 구조체(130)와, 금속 산화물 섬유(140)와, 금속 산화물층(210)을 덮는다. 일부 실시예에 따라, 유전체층(150)은 금속 산화물 섬유(140) 사이의 갭(G1)을 채운다.
일부 실시예에 따라, 유전체층(150)은 금속 산화물 섬유(140)의 각각을 둘러싼다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 유전체층(150) 내로 관통한다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 유전체층(150) 내에 임베디드된다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 유전체층(150)과 직접 접촉한다.
금속 산화물층(210)이 도전성 구조체(130)로부터 형성되기 때문에, 금속 산화물층(210)과 도전성 구조체(130) 사이의 접착은 유전체층(150)과 도전성 구조체(130) 사이의 접착보다 더 강하다. 금속 산화물 섬유(140)와 유전체층(150) 사이의 경계 영역은 크며, 이는 금속 산화물 섬유(140)와 유전체층(150) 사이의 접착을 개선한다.
금속 산화물 섬유(140)와 금속 산화물층(210)이 도전성 구조체(130)와 유전체층(150) 사이에 연결되기 때문에, 도전성 구조체(130)와 유전체층(150) 사이의 박리가 방지된다. 따라서, 반도체 소자 구조체(200)의 수율과 신뢰성이 개선된다.
일부 실시예에 따라, 금속 산화물 섬유(140)는 금속 산화물 섬유(140)의 평균 지름보다 더 큰 평균 길이를 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(140)의 평균 길이는 대략 20 nm 내지 대략 500 nm의 범위를 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(140)의 평균 지름은 대략 1 nm 내지 대략 90 nm의 범위를 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(140)는 나노 금속 산화물 섬유라고도 한다.
일부 실시예에 따라, 도 2c에 도시된 바와 같이, 유전체층(150)의 일부와, 그 아래의 금속 산화물 섬유(140)와, 유전체층(150)의 그 일부 아래의 금속 산화물층(210)이 제거된다. 일부 실시예에 따라, 제거 공정은 포토리소그라피 공정 및 에칭 공정을 포함한다.
일부 실시예에 따라, 제거 공정 후에, 관통 홀(152)이 형성된다. 일부 실시예에 따라, 관통 홀(152)은 도전성 구조체(130)의 일부를 노출시킨다. 일부 실시예에 따라, 관통 홀(152) 내에 금속 산화물 섬유가 실질적으로 없다.
일부 실시예에 따라, 도 2c에 도시된 바와 같이, 도전층(160)이 유전체층(150) 위로 형성되어 관통 홀(152) 내로 연장된다. 일부 실시예에 따라, 도전층(160)은 도전성 구조체(130)에 전기적으로 연결된다. 일부 실시예에 따라, 도전층(160)은 배선층과 도전성 비아 구조체를 포함한다.
일부 실시예에 따라, 도전층(160)은 상면(162)과 측벽(164)을 가진다. 일부 실시예에 따라, 측벽(164)은 상면(162)을 둘러싼다. 도전층(160)은 구리 또는 다른 적합한 도전성 재료를 포함한다. 일부 실시예에 따라, 도전층(160)은 도금 공정(또는 부착 공정), 포토리소그라피 공정 및 에칭 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 2c에 도시된 바와 같이, 금속 산화물층(220)과 금속 산화물 섬유(170)가 도전층(160) 위로 형성된다. 또한, 일부 실시예에 따라, 금속 산화물 섬유(170)는 나노 금속 산화물 섬유라고도 한다. 일부 실시예에 따라, 금속 산화물 섬유(170)와 금속 산화물층(220)은 도전층(160)의 상면(162)과 측벽(164) 위로 형성된다.
일부 실시예에 따라, 금속 산화물 섬유(170)와 금속 산화물층(220)은 도전층(160)과 유전체층(150) 사이에 형성되지 않는다. 일부 실시예에 따라, 금속 산화물 섬유(170)의 각각은 금속 산화물층(220)에 직접 연결된 단부 부분(172)을 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 금속 산화물층(220)과 직접 접촉한다. 일부 실시예에서, 2개의 인접한 금속 산화물 섬유(170)는 서로 직접 접촉한다.
일부 실시예에 따라, 금속 산화물 섬유(170)의 평균 길이는 대략 20 nm 내지 대략 500 nm의 범위를 갖는다. 일부 실시예에 따라, 금속 산화물 섬유(170)의 평균 지름은 대략 1 nm 내지 대략 90 nm의 범위를 갖는다. 일부 실시예에 따라, 도전층(160)은 금속 재료(예를 들어, 구리)를 포함하고, 금속 산화물 섬유(170)와 금속 산화물층(220)은 그 금속 재료의 산화물로 제조된다. 일 실시예에 따라, 금속 재료의 산화물은 구리 산화물을 포함한다.
일부 실시예에 따라, 금속 산화물 섬유(170)와 금속 산화물층(220)의 형성은 도전층(160)의 표면 부분을 산화시키는 것을 포함한다. 일부 실시예에 따라, 도전층(160)의 표면 부분은 상면(162)과 측벽(164)에 인접한다. 일부 실시예에 따라, 표면 부분의 산화 공정은 도전층(160)의 표면 부분에 열 산화 공정 또는 화학적 산화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 화학적 산화 공정은 산화 용액(예를 들어, H2O2)을 이용한다. 일부 실시예에 따라, 화학적 산화 공정은 도전층(160)을 산화 용액에 디핑하는 것을 포함한다. 일부 실시예에 따라, 열 산화 공정은 산소 함유 환경에서 수행된다. 일부 실시예에 따라, 열 산화 공정은 대략 100℃ 내지 대략 300℃의 범위의 처리 온도로 수행된다.
일부 실시예에 따라, 도 2d에 도시된 바와 같이, 유전체층(180)이 유전체층(150) 위로 형성된다. 일부 실시예에 따라, 유전체층(180)은 도전층(160)과, 금속 산화물 섬유(170)와, 금속 산화물층(220)을 덮는다. 일부 실시예에 따라, 유전체층(180)은 금속 산화물 섬유(170) 사이의 갭(G2)을 채운다.
일부 실시예에 따라, 유전체층(180)은 금속 산화물 섬유(170)의 각각을 둘러싼다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 유전체층(180) 내로 관통한다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 유전체층(180) 내에 임베디드된다. 일부 실시예에 따라, 금속 산화물 섬유(170)는 유전체층(180)과 직접 접촉한다.
일부 실시예에 따라, 도 2e에 도시된 바와 같이, 유전체층(180)의 일부와, 그 아래의 금속 산화물 섬유(170)와, 유전체층(180)의 그 일부 아래의 금속 산화물층(220)이 제거된다. 일부 실시예에 따라, 제거 공정 후에, 관통 홀(182)이 유전체층(180) 내에 형성되어 도전층(160)의 일부를 노출시킨다.
일부 실시예에 따라, 도 2e에 도시된 바와 같이, 본딩 패드(190)가 유전체층(180) 위로 형성되어 관통 홀(182) 내로 연장된다. 일부 실시예에 따라, 본딩 패드(190)는 도전층(160)과 도전성 구조체(130)에 전기적으로 연결된다.
일부 실시예에 따라, 도 2f에 도시된 바와 같이, 도전성 범프(C)가 본딩 패드(190) 위로 형성된다. 일부 실시예에 따라, 도전성 범프(C)는 주석(Sn) 또는 다른 적합한 재료를 포함한다. 일부 실시예에 따라, 도전성 범프(C)의 형성은 본딩 패드(190) 위로 솔더 페이스트를 형성하고 솔더 페이스트를 리플로우하는 것을 포함한다. 일부 실시예에 따라, 리플로우 온도는 대략 100℃ 내지 대략 300℃의 범위를 가진다.
일부 실시예에 따라, 금속 산화물 섬유(140)와 금속 산화물층(220)은 리플로우 공정 동안 도전성 구조체(130)와 유전체층(150) 사이의 열팽창 계수(coefficient of thermal expansion; CTE) 불일치로부터 발생하는 도전성 구조체(130)와 유전체층(150) 사이의 박리를 방지할 수 있다.
일부 실시예에 따라, 금속 산화물 섬유(170)와 금속 산화물층(220)은 리플로우 공정 동안 도전성 구조체(160)과 유전체층(180) 사이의 열팽창 계수 불일치로부터 발생하는 도전성 구조체(160)과 유전체층(180) 사이의 박리를 방지할 수 있다.
도 3a 내지 3o는 일부 실시예에 따른 반도체 소자 구조체(300)를 형성하기 위한 공정의 다양한 단계의 단면도이다. 일부 실시예에 따라, 도 3a에 도시된 바와 같이, 캐리어 기판(310)이 제공된다. 일부 실시예에 따라, 캐리어 기판(310)은 후속 공정 단계 동안 임시의 기계적 구조적 지지를 제공한다. 일부 실시예에 따라, 캐리어 기판(310)은, 유리, 실리콘 산화물, 알루미늄 산화물, 이들의 조합 및/또는 이와 유사한 것을 포함한다.
일부 실시예에 따라, 도 3a에 도시된 바와 같이, 접착층(320)이 캐리어 기판(310) 위로 형성된다. 접착층(320)은 자외선(UV) 광에 노출될 때 자신의 접착 성질을 잃어버리는 UV 접착제와 같은 임의의 적합한 접착제를 포함한다. 접착층(320)은 적층(lamination) 공정, 스핀 코팅 공정 또는 다른 적합한 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 3a에 도시된 바와 같이, 보호층(330)이 접착층(320) 위로 형성된다. 일부 실시예에 따라, 보호층(330)은 후속 공정 동안 본딩을 위한 구조적 지지를 제공하고 다이 이동(die shift) 및 볼 크래킹 문제를 감소시키는데 도움을 주도록 구성된다. 일부 실시예에 따라, 보호층(330)은 PBO(polybenzoxazole), 폴리이미드 또는 에폭시와 같은 폴리머 재료를 포함한다. 일부 실시예에 따라, 보호층(330)은 스핀 코팅 공정 또는 화학 기상 증착 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 3a에 도시된 바와 같이, 도전층(340)이 보호층(330) 위로 형성된다. 도전층(340)은 구리 또는 다른 적합한 도전성 재료를 포함한다. 일부 실시예에 따라, 도전층(340)은 물리 기상 증착 공정 또는 화학 기상 증착 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 3b에 도시된 바와 같이, 마스크층(350)이 형성된다. 일부 실시예에 따라, 마스크층(350)은 도전층(340)의 부분들을 노출시키는 관통 홀(352)을 가진다. 마스크층(350)은 포토레지스트 재료 또는 다른 적합한 재료를 포함한다.
일부 실시예에 따라, 도 3c에 도시된 바와 같이, 도전성 비아 구조체(360)가 관통 홀(352) 내에 형성된다. 일부 실시예에 따라, 도전성 비아 구조체(360)는 도전성 구조체라고도 한다. 도전성 비아 구조체(360)는 구리 또는 다른 적합한 도전성 재료를 포함한다.
일부 실시예에 따라, 도전성 비아 구조체(360)의 형성은 전기 도금 공정을 수행하는 것을 포함한다. 일부 실시예에 따라, 도전층(340)은 형성되지 않고, 도전성 비아 구조체(360)의 형성은 부착 공정 및 평탄화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 도 3d에 도시된 바와 같이, 마스크층(350)이 제거된다. 일부 실시예에 따라, 마스크층(350)은 마스크층(350)을 화학 용액에 디핑함으로써 제거된다. 화학 용약은, 예를 들어, 에틸 락테이트(ethyl lactate), 아니솔(anisole), 메틸 부틸 아세테이트(methyl butyl acetate), 아밀 아세테이트(amyl acetate), 크레졸 노보락 수지(cresol novolak resin) 및/또는 다이조 광능동 화합물(diazo photoactive compound)을 포함한다.
일부 실시예에 따라, 도 3d에 도시된 바와 같이, 도전성 비아 구조체(360)에 의해 노출된 도전층(340)이 제거된다. 일부 실시예에 따라, 제거 공정은 습식 에칭 공정 또는 건식 에칭 공정을 포함한다.
일부 실시예에 따라, 도 3e에 도시된 바와 같이, 금속 산화물 섬유(372, 374)가 도전층(340) 및 도전성 비아 구조체(360) 위로 각각 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(372)는 도전층(340)의 측벽(342) 위로 형성된다.
일부 실시예에 따라, 금속 산화물 섬유(374)는 도전성 비아 구조체(360)의 상면(362)과 측벽(364) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(374)는 도전층(340)과 도전성 비아 구조체(360) 사이에 형성되지 않는다.
일부 실시예에 따라, 금속 산화물 섬유(372)는 도전층(340)에 직접 연결된 단부 부분(372a)을 가진다. 일부 실시예에 따라, 금속 산화물 섬유(372)는 도전층(340)과 직접 접촉한다. 일부 실시예에 따라, 금속 산화물 섬유(374)의 각각은 도전성 비아 구조체(360)에 직접 연결된 단부 부분(374a)를 가진다. 일부 실시예에 따라, 금속 산화물 섬유(374)는 도전성 비아 구조체(360)와 직접 접촉한다.
일부 실시예에서, 2개의 인접한 금속 산화물 섬유(372, 374)는 서로 접촉한다. 일부 실시예에 따라, 도전층(340)은 금속 재료(예를 들어, 구리)를 포함하고, 금속 산화물 섬유(372)는 이 금속 재료의 산화물(예를 들어, 구리 산화물)로 제조된다. 일부 실시예에 따라, 도전성 비아 구조체(360)는 금속 재료(예를 들어, 구리)를 포함하고, 금속 산화물 섬유(374)는 이 금속 재료의 산화물(예를 들어, 구리 산화물)로 제조된다.
일부 실시예에 따라, 금속 산화물 섬유(372, 374)의 형성은 도전층(340)과 도전성 비아 구조체(360)의 표면 부분을 산화시키는 것을 포함한다. 일부 실시예에 따라, 도전층(340)의 표면 부분은 측벽(342)에 인접한다.
일부 실시예에 따라, 도전 비아 구조체(360)의 표면 부분은 도전성 비아 구조체(360)의 상면(362)과 측벽(364)에 인접한다. 일부 실시예에 따라, 표면 부분의 산화 공정은 도전층(340) 및 도전성 비아 구조체(360)의 표면 부분에 열 산화 공정 또는 화학적 산화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 화학적 산화 공정은 산화 용액(예를 들어, H2O2)을 이용한다. 일부 실시예에 따라, 화학적 산화 공정은 도전층(340)과 도전성 비아 구조체(360)를 산화 용액에 디핑하는 것을 포함한다. 일부 실시예에 따라, 열 산화 공정은 산소 함유 환경에서 수행된다.
일부 실시예에 따라, 도 3f에 도시된 바와 같이, 칩(380)이 제공된다. 일부 실시예에 따라, 칩(380)은 반도체 기판이라고도 한다. 일부 실시예에 따라, 도 3f에 도시된 바와 같이, 유전체층(390)이 칩(380) 위로 형성된다. 일부 실시예에 따라, 도 3f에 도시된 바와 같이, 본딩 패드(410)가 유전체층(390) 내에 형성ㄹ된다. 일부 실시예에 따라, 본딩 패드(410)는 칩(380 내에/위로 형성된 소자(미도시)에 전기적으로 연결된다.
일부 실시예에 따라, 도 3f에 도시된 바와 같이, 상호 연결 구조체(420)가 본딩 패드(410) 위로 각각 형성된다. 일부 실시예에 따라, 상호 연결 구조체(420)는 도전성 필라(pillar) 또는 도전성 범프를 포함한다.
일부 실시예에 따라, 도 3f에 도시된 바와 같이, 유전체층(430)이 유전체층(390) 위로 형성되어 상호 연결 구조체(420)를 둘러싼다. 일부 실시예에 따라, 도 3f에 도시된 바와 같이, 칩(380)은 보호층(330) 위로 배치된다. 일부 실시예에 따라, 도 3f에 도시된 바와 같이, 칩(380)을 보호층(330)에 접합하기 위하여 접착층(440)이 보호층(330)과 칩(380) 사이에 위치 설정된다.
일부 실시예에 따라, 도 3g에 도시된 바와 같이, 도전층(340), 도전성 비아 구조체(360), 금속 산화물 섬유(372, 374), 상호 연결 구조체(420), 유전체층(390, 430), 접착층(440) 및 칩(380)을 덮기 위하여 몰딩 화합물층(450)이 보호층(330) 위로 형성된다.
일부 실시예에 따라, 금속 산화물 섬유(372, 374)는 몰딩 화합물층(450) 내로 관통한다. 일부 실시예에 따라, 몰딩 화합물층(450)은 폴리머 재료를 포함한다. 일부 실시예에 따라, 몰딩 화합물층(450)은 몰딩 공정을 이용하여 형성된다.
일부 실시예에 따라, 도 3h에 도시된 바와 같이, 몰딩 화합물층(450)의 상부 부분, 도전성 비아 구조체(360) 및 금속 산화물 섬유(374)의 부분이 제거된다. 일부 실시예에 따라, 제거 공정은 화학 기계 연마 공정을 포함한다. 일부 실시예에 따라, 제거 공정 후에, 몰딩 화합물층(450)은 칩(380)을 둘러싼다.
일부 실시예에 따라, 도 3i에 도시된 바와 같이, 유전체층(460)이 몰딩 화합물층(450)과 유전체층(430) 위로 형성된다. 일부 실시예에 따라, 유전체층(460)은 도전성 비아 구조체(360)와 상호 연결 구조체(420)를 노출시키는 개구(462)를 가진다.
일부 실시예에 따라, 도 3i에 도시된 바와 같이, 도전층(470)이 유전체층(460) 위로 형성되어 도전성 비아 구조체(360) 및 상호 연결 구조체(420)에 전기적으로 연결되도록 개구(462) 내로 연장된다. 일부 실시예에 따라, 도전층(470)은 배선층 및 도전성 비아 구조체를 포함한다. 일부 실시예에 따라, 도전층(470)은 도전성 구조체라고도 한다. 일부 실시예에 따라, 도전층(470)은 구리 또는 다른 적합한 도전성 재료를 포함한다.
일부 실시예에 따라, 도 3j에 도시된 바와 같이, 금속 산화물 섬유(480)가 도전층(470) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(480)는 나노 금속 산화물 섬유라 한다. 일부 실시예에 따라, 금속 산화물 섬유(480)는 도전층(470)의 상면(472)과 측벽(474) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(480)는 도전층(470)과 그 아래에 있는 유전체층(460) 사이에는 형성되지 않는다.
일부 실시예에 따라, 도전층(470)은 금속 재료(예를 들어, 구리)를 포함하고, 금속 산화물 섬유(480)는 이 금속 재료의 산화물(예를 들어, 구리 산화물)로 제조된다. 일부 실시예에 따라, 금속 산화물 섬유(480)의 형성은 도전층(470)의 표면 부분을 산화시키는 것을 포함한다. 일부 실시예에 따라, 표면 부분의 산화 공정은 도전층(470)의 표면 부분에 열 산화 공정 또는 화학적 산화 공정을 수행하는 것을 포함한다.
일부 실시예에 따라, 도 3k에 도시된 바와 같이, 유전체층(490)이 유전체층(460)위로 형성된다. 일부 실시예에 따라, 유전체층(490)은 도전층(470)의 부분들을 노출시키는 개구(492)를 가진다. 일부 실시예에 따라, 도 3k에 도시된 바와 같이, 도전층(470)과 전기적으로 연결되기 위하여 본딩 패드(B)가 유전체층(490) 위로 형성되어 개구(492) 내로 연장된다. 본딩 패드(B)는 구리, 알루미늄, 텅스텐, 니켈, 팔라듐, 금 또는 다른 적합한 도전성 재료를 포함한다.
일부 실시예에 따라, 도 3l에 도시된 바와 같이, 도전성 범프(C)가 본딩 패드(B) 위로 각각 형성된다. 일부 실시예에 따라, 도전성 범프(C)는 주석(Sn) 또는 다른 적합한 재료를 포함한다. 일부 실시예에 따라, 도전성 범프(C)의 형성은 본딩 패드(B) 위로 솔더 페이스트를 형성하고 솔더 페이스트를 리플로우하는 것을 포함한다.
일부 실시예에 따라, 리플로우 공정 동안, 금속 산화물 섬유(372)는 도전층(340)과 몰딩 화합물층(450) 사이의 열팽창 계수의 불일치로부터 발생하는 도전층(340)과 몰딩 화합물층(450) 사이의 박리를 방지할 수 있다.
유사하게, 일부 실시예에 따라, 금속 산화물 섬유(374)는 도전성 비아 구조체(360)와 몰딩 화합물층(450) 사이의 열팽창 계수의 불일치로부터 발생하는 도전성 비아 구조체(360)와 몰딩 화합물층(450) 사이의 박리를 방지할 수 있다.
일부 실시예에 따라, 금속 산화물 섬유(480)는 도전층(470)과 유전체층(490) 사이의 열팽창 계수의 불일치로부터 발생하는 도전층(470)과 유전체층(490) 사이의 박리를 방지할 수 있다.
일부 실시예에 따라, 도 3m에 도시된 바와 같이, 칩(380)은 위아래가 뒤집힌다. 일부 실시예에 따라, 도 3m에 도시된 바와 같이, 캐리어 기판(310)과 접착층(320)이 제거된다. 일부 실시예에 따라, 도 3n에 도시된 바와 같이, 보호층(330)의 부분들이 제거되어 보호층(330) 내에 개구(332)를 형성한다. 일부 실시예에 따라, 개구(332)는 도전층(340)을 노출시킨다. 일부 실시예에 따라, 제거 공정은 포토리소그라피 공정 및 에칭 공정을 포함한다.
일부 실시예에 따라, 도 3o에 도시된 바와 같이, 칩 패키지(500)가 도전층(340)과 접합하도록 칩(380) 및 몰딩 화합물층(450) 위로 배치된다. 일부 실시예에 따라, 칩 패키지(500)는 칩(510), 회로 기판(520), 도전성 범프(530, 540) 및 언더필(underfill)층(550)을 포함한다. 일부 실시예에 따라, 칩(510)은 회로 기판(520) 위로 배치된다. 일부 실시예에 따라, 칩(510)은 도전성 범프(530)를 통해 회로 기판(520)에 본딩된다.
일부 실시예에 따라, 회로 기판(520)은 복합 유전체층(552), 배선층(524), 도전성 비아 구조체(526) 및 본딩 패드(528)를 포함한다. 일부 실시예에 따라, 복합 유전체층(552)은 서로 적층된 유전체층을 갖는다. 일부 실시예에 따라, 배선층(524)과 도전성 비아 구조체(526)는 복합 유전체층(522) 내에 임베디드된다.
일부 실시예에 따라, 본딩 패드(528)는 회로 기판(520)의 2개의 반대 표면(521a, 521b) 위로 형성된다. 일부 실시예에 따라, 도전성 비아 구조체(526)는 배선층(524)과의 사이에 전기적으로 연결되거나 배선층(524)을 본딩 패드(528)에 전기적으로 연결한다. 일부 실시예에 따라, 도전성 범프(530)는 칩(510)을 본딩 패드(528)에 연결한다.
일부 실시예에 따라, 언더필층(550)은 칩(510)과 회로 기판(520) 사이에 채워진다. 일부 실시예에 따라, 언더필층(550)은 폴리머 재료를 포함한다. 일부 실시예에 따라, 도전성 범프(540)는 본딩 패드(428)를 도전층(340)에 연결한다. 일부 실시예에 따라, 도 3o에 도시된 바와 같이, 언더필층(560)은 회로 기판(520)과 보호층(330) 사이에 채워진다. 일부 실시예에 따라, 언더필층(560)은 폴리머 재료를 포함한다.
일부 실시예에 따라, 도 3o에 도시된 바와 같이, 몰딩 화합물층(570)이 칩(510)과 회로 기판(520) 위로 몰딩된다. 일부 실시예에 따라, 몰딩 화합물층(570)은 후속 공정 동안 칩(510)을 손상 및 오염으로부터 보호하도록 구성된다. 일부 실시예에 따라, 몰딩 화합물층(5710)은 폴리머 재료를 포함한다. 일부 실시예에 따라, 본딩 패드(B) 위로 형성된 금속 산화물 섬유는 없다.
도 4는 일부 실시예에 따른 반도체 소자 구조체(600)의 단면도이다. 반도체 소자 구조체(600)는, 일부 실시예에 따라, 반도체 소자 구조체(600)가 금속 산화물층(610, 620, 630)을 더 포함한다는 것을 제외하고는 도 3o의 반도체 소자 구조체(300)와 유사하다.
일부 실시예에 따라, 도 4에 도시된 바와 같이, 금속 산화물층(610)이 도전층(340)의 측벽(342) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(372)가 금속 산화물층(610)에 연결된다. 일부 실시예에 따라, 금속 산화물 섬유(372)와 금속 산화물층(610)은 동일한 재료로 제조된다. 일부 실시예에 따라, 금속 산화물층(620)은 도전성 비아 구조체(360)의 측벽(364) 위로 형성된다.
일부 실시예에 따라, 금속 산화물 섬유(374)는 금속 산화물층(620)에 연결된다. 일부 실시예에 따라, 금속 산화물 섬유(374)와 금속 산화물층(620)은 동일한 재료로 제조된다. 일부 실시예에 따라, 금속 산화물층(620)은 도전층(470) 위로 형성된다. 일부 실시예에 따라, 금속 산화물 섬유(480)는 금속 산화물층(630)에 연결된다. 일부 실시예에 따라, 금속 산화물 섬유(480)와 금속 산화물층(630)은 동일한 재료로 제조된다.
일부 실시예에 따라, 반도체 소자 구조체 및 이를 형성하는 방법이 제공된다. (반도체 소자 구조체를 형성하는) 방법은 도전성 구조체 위로 금속 산화물 섬유를 형성하여 도전성 구조체와 금속 산화물 섬유를 덮는 유전체층에 도전성 구조체를 연결한다. 따라서, 금속 산화물 섬유는 도전성 구조체와 유전체층 사이의 박리를 방지한다. 그 결과, 반도체 소자 구조체의 수율과 신뢰성이 개선된다.
일부 실시예에 따라, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판을 포함한다. 반도체 소자 구조체는 기판 위의 도전성 구조체를 포함한다. 반도체 소자 구조체는 도전성 구조체 위의 제1 금속 산화물 섬유를 포함한다. 반도체 소자 구조체는 기판 위에 있고 도전성 구조체와 제1 금속 산화물 섬유를 덮는 유전체층을 포함한다. 유전체층은 제1 금속 산화물 섬유 사이를 채운다.
일부 실시예에 따라, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판을 포함한다. 반도체 소자 구조체는 기판 위의 제1 도전성 구조체를 포함한다. 반도체 소자 구조체는 제1 도전성 구조체 위의 금속 산화물층을 포함한다. 반도체 소자 구조체는 금속 산화물층에 연결된 복수의 제1 금속 산화물 섬유를 포함한다. 제1 금속 산화물 섬유와 금속 산화물층은 동일한 재료로 제조된다. 반도체 소자 구조체는 기판 위에 있고 제1 도전성 구조체, 금속 산화물층 및 제1 금속 산화물 섬유를 덮는 유전체층을 포함한다.
일부 실시예에 따라, 반도체 소자 구조체 형성 방법이 제공된다. 방법은 기판 위로 도전성 구조체를 형성하는 단계를 포함한다. 방법은 도전성 구조체 위로 복수의 제1 금속 산화물 섬유를 형성하는 단계를 포함한다. 방법은 도전성 구조체와 제1 금속 산화물 섬유를 덮도록 기판 위로 유전체층을 형성하는 단계를 포함한다. 유전체층은 제1 금속 산화물 섬유 사이를 채운다.
전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 반도체 소자 구조체에 있어서,
    기판;
    상기 기판 위의 제1 도전성 구조체;
    상기 제1 도전성 구조체 위의 복수의 제1 금속 산화물 섬유;
    상기 기판 위에 있고 상기 제1 도전성 구조체와 상기 제1 금속 산화물 섬유를 덮는 제1 유전체층 - 상기 제1 유전체층은 상기 제1 금속 산화물 섬유 사이의 갭(gap)을 채우는 것임 -;
    상기 제1 유전체층 위의 제2 유전체층; 및
    상기 제2 유전체층에 임베디드된 제2 도전성 구조체 - 상기 제2 도전성 구조체는 상기 제1 도전성 구조체에 전기적으로 연결되고, 상기 제2 도전성 구조체는 상기 제2 도전성 구조체의 적어도 한 면으로부터 연장되는 복수의 제2 금속 산화물 섬유를 갖고, 상기 제2 금속 산화물 섬유는 상기 제2 유전체층 내로 관통하는 것임 - 을 포함하는 반도체 소자 구조체.
  2. 제1항에 있어서,
    상기 제1 도전성 구조체는 금속 재료를 포함하고, 상기 제1 금속 산화물 섬유는 상기 금속 재료의 산화물로 제조되는 것인, 반도체 소자 구조체.
  3. 제1항에 있어서,
    상기 제1 금속 산화물 섬유는 상기 제1 도전성 구조체 및 상기 제1 유전체층과 직접 접촉하는 것인, 반도체 소자 구조체.
  4. 제1항에 있어서,
    상기 제1 도전성 구조체는 적어도 하나의 배선층을 포함하는 것인, 반도체 소자 구조체.
  5. 제1항에 있어서,
    상기 제1 유전체층은 상기 제1 도전성 구조체의 일부를 노출시키는 관통 홀을 가지고, 상기 제2 도전성 구조체는 상기 관통 홀 내로 연장되는 것인, 반도체 소자 구조체.
  6. 제1항에 있어서,
    상기 제1 금속 산화물 섬유의 각각은 상기 제1 도전성 구조체에 연결된 단부 부분을 갖는 것인, 반도체 소자 구조체.
  7. 반도체 소자 구조체에 있어서,
    기판;
    상기 기판 위의 제1 도전성 구조체;
    상기 제1 도전성 구조체 위의 금속 산화물층;
    상기 금속 산화물층에 연결된 복수의 제1 금속 산화물 섬유 - 상기 제1 금속 산화물 섬유와 상기 금속 산화물층은 동일한 재료로 제조되는 것임 - ;
    상기 기판 위에 있고 상기 제1 도전성 구조체, 상기 금속 산화물층 및 상기 제1 금속 산화물 섬유를 덮는 제1 유전체층;
    상기 제1 유전체층 위의 제2 유전체층; 및
    상기 제2 유전체층에 임베디드된 제2 도전성 구조체 - 상기 제2 도전성 구조체는 상기 제1 도전성 구조체에 전기적으로 연결되고, 상기 제2 도전성 구조체는 상기 제2 도전성 구조체의 적어도 한 면으로부터 연장되는 복수의 제2 금속 산화물 섬유를 갖고, 상기 제2 금속 산화물 섬유는 상기 제2 유전체층 내로 관통하는 것임 - 을 포함하는 반도체 소자 구조체.
  8. 제7항에 있어서,
    상기 제1 도전성 구조체는 상면과 측벽을 가지고, 상기 금속 산화물층 및 상기 제1 금속 산화물 섬유는 상기 상면 및 상기 측벽 위에 있는 것인, 반도체 소자 구조체.
  9. 제7항에 있어서,
    상기 제1 금속 산화물 섬유의 하나의 단부 부분은 상기 금속 산화물층에 연결되는 것인, 반도체 소자 구조체.
  10. 반도체 소자 구조체 형성 방법에 있어서,
    기판 위에 제1 도전성 구조체를 형성하는 단계;
    상기 제1 도전성 구조체 위에 복수의 제1 금속 산화물 섬유를 형성하는 단계;
    상기 제1 도전성 구조체와 상기 제1 금속 산화물 섬유를 덮도록 상기 기판 위에 제1 유전체층 - 상기 제1 유전체층은 상기 제1 금속 산화물 섬유 사이의 갭(gap)을 채우는 것임 - 을 형성하는 단계;
    상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계; 및
    상기 제2 유전체층에 임베디드된 제2 도전성 구조체 - 상기 제2 도전성 구조체는 상기 제1 도전성 구조체에 전기적으로 연결되고, 상기 제2 도전성 구조체는 상기 제2 도전성 구조체의 적어도 한 면으로부터 연장되는 복수의 제2 금속 산화물 섬유를 갖고, 상기 제2 금속 산화물 섬유는 상기 제2 유전체층 내로 관통하는 것임 - 를 형성하는 단계
    를 포함하는 반도체 소자 구조체 형성 방법.
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