FR3094138A1 - Circuits superposés interconnectés - Google Patents

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FR
France
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circuit
contact recovery
recovery element
superimposed
encapsulation block
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FR1902807A
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English (en)
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Didier Campos
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STMicroelectronics Grenoble 2 SAS
Original Assignee
STMicroelectronics Grenoble 2 SAS
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Abstract

Circuits superposés interconnectés La présente description concerne un dispositif électronique (1) comprenant : au moins un circuit (13) ; au moins un via (135), traversant ledit circuit (13) ; et au moins un élément (15) de reprise de contact, connectant ledit via (135) à un boîtier électronique (11) superposé audit circuit (13). Figure pour l'abrégé : Fig. 1

Description

Circuits superposés interconnectés
La présente description concerne de façon générale les dispositifs électroniques et, plus particulièrement, les dispositifs dans lesquels plusieurs circuits sont superposés et interconnectés.
Il existe déjà des dispositifs constitués de plusieurs circuits disposés les uns sur les autres (Package on Package – PoP) et connectés entre eux. Ces circuits sont typiquement montés sur des supports comportant une matrice de billes de soudure (Ball Grid Array – BGA).
Il existe un besoin de réduire la longueur des connexions entre des circuits superposés.
Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs et procédés de connexion connus.
Un mode de réalisation prévoit un dispositif électronique comprenant :
au moins un circuit ;
au moins un via, traversant ledit circuit ; et
au moins un élément de reprise de contact, connectant ledit via à un boîtier électronique superposé audit circuit.
Un mode de réalisation prévoit un procédé de fabrication d’un dispositif électronique, comportant les étapes suivantes :
réaliser, dans au moins un circuit, au moins un via traversant ledit circuit ; et
réaliser au moins un élément de reprise de contact connectant ledit via à un boîtier électronique superposé audit circuit.
Selon un mode de réalisation, ledit élément de reprise de contact est constitué :
d’au moins une piste conductrice ; et/ou
d’au moins un plot conducteur.
Selon un mode de réalisation, le boîtier électronique, superposé audit circuit, comporte au moins une bille de soudure.
Selon un mode de réalisation, ledit circuit est monté sur un support comportant une matrice de billes de soudure.
Selon un mode de réalisation, ledit circuit est un microprocesseur, un microcontrôleur ou un système intégré.
Selon un mode de réalisation, le boîtier électronique, superposé audit circuit, contient au moins un circuit mémoire.
Selon un mode de réalisation, ledit élément de reprise de contact est disposé en face arrière dudit circuit.
Selon un mode de réalisation, ledit circuit est partiellement entouré par un bloc d’encapsulation, la face arrière dudit circuit demeurant au moins partiellement accessible.
Selon un mode de réalisation, ledit élément de reprise de contact est disposé en surface du bloc d’encapsulation et sur la face arrière dudit circuit.
Selon un mode de réalisation, le bloc d’encapsulation est constitué d’une matière plastique contenant des particules additives activables par un rayonnement laser.
Selon un mode de réalisation, ledit élément de reprise de contact est accroché ou ancré à des zones, en surface du bloc d’encapsulation, où les particules additives, contenues dans la matière plastique constitutive du bloc d’encapsulation, ont préalablement été activées par une technologie de structuration au laser.
Selon un mode de réalisation, ledit élément de reprise de contact est au moins partiellement obtenu par au moins un dépôt chimique dans un bain métallique.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 représente une vue en coupe, schématique et partielle, d’un mode de réalisation d’un dispositif électronique comportant un boîtier électronique connecté à un circuit ;
la figure 2 représente une vue en coupe, schématique et partielle, d’un autre mode de réalisation d’un dispositif électronique comportant un boîtier électronique connecté à un circuit ;
la figure 3 représente une vue de dessus, schématique et partielle, d’un mode de réalisation d’un circuit d’un dispositif électronique ;
la figure 4 représente une vue de dessus, schématique et partielle, d’un autre mode de réalisation d’un circuit d’un dispositif électronique ; et
la figure 5 représente schématiquement et partiellement, par des vues en coupe (A), (B), (C), (D), un mode de mise en œuvre d’un procédé de fabrication d’un dispositif électronique comportant un boîtier électronique connecté à un circuit.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation et de mise en œuvre peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation et des modes de mise en œuvre décrits ont été représentés et sont détaillés. En particulier, la réalisation du boîtier électronique superposé au circuit et la fabrication de la matière plastique contenant les particules additives activables par un rayonnement laser n’ont pas été détaillées.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La figure 1 représente une vue en coupe, schématique et partielle, d’un mode de réalisation d’un dispositif électronique comportant un boîtier électronique connecté à un circuit.
Selon ce mode de réalisation, un dispositif électronique 1 comporte un boîtier électronique 11 superposé à un circuit 13. Le circuit 13 est typiquement constitué d’un substrat 131, de préférence en silicium, intégrant une partie active 133. Des vias conducteurs 135 (Through-Silicon Vias – TSV) traversent l’épaisseur du circuit 13 (le substrat 131) de part en part. Des éléments 15 de reprise de contact sont connectés, à ces vias 135, en face arrière 137 (face supérieure en figure 1).
Selon un mode de réalisation préféré, le circuit 13 est un microprocesseur, un microcontrôleur ou un système intégré (System on a Chip – SoC).
Selon un autre mode de réalisation, la partie active 133 du circuit 13 comporte un enroulement plan formant antenne ou inductance.
Dans l’exemple de la figure 1, les éléments 15 de reprise de contact sont disposés à la fois sur la face arrière 137 du circuit 13 et en surface d’un bloc 17 d’encapsulation du circuit 13. Le bloc 17 encapsule partiellement le circuit 13 (sur cinq côtés, trois sur la vue en coupe), de sorte que la face arrière 137 du circuit 13 demeure au moins partiellement accessible ou dégagée.
Selon un mode de réalisation préféré, chaque élément 15 de reprise de contact est constitué :
d’une piste conductrice 151 (redistribution layer – RDL) contactant le via 135, cette piste étant majoritairement constituée de cuivre ; et
d’un plot conducteur 153 (pad) contactant la piste 151, ce plot étant majoritairement constitué de cuivre et d’un alliage de nickel et d’or.
Selon ce mode de réalisation préféré, un contact électrique est établi entre chaque plot 153 de connexion et le boîtier électronique 11. Ce contact électrique est typiquement obtenu par l’intermédiaire d’une bille 111 de soudure intercalée entre le plot 153 de connexion et un plot 113 du boîtier électronique 11, de préférence en face arrière du boîtier 11.
Dans l’exemple de la figure 1, une puce 115 ou circuit électronique (de préférence, un circuit mémoire) est disposée ou montée sur un support 117 ou substrat isolant. Le support 117 est typiquement traversé par des vias conducteurs 119 (substrate vias). Une connexion, réalisée par des fils conducteurs 112 (wire bonding), permet de relier des plots réalisés en face avant de la puce 115 à des plots 114 disposés sur une face supérieure du support 117, hors de la puce 115.
En d’autres termes, le circuit 13 est connecté à la puce 115 du boîtier électronique 11 par l’intermédiaire :
des vias 135 ;
des éléments 15 de reprise de contact constitués chacun de la piste conductrice 151 et du plot 153 de connexion ;
des billes 111 de soudure ;
des plots 113 du boîtier électronique 11 ;
des vias 119 traversant le support 117 du boîtier électronique 11 ;
des plots 114 disposés en surface du support 117 ; et
des fils conducteurs 112.
Selon un mode de réalisation préféré, le circuit 13 est disposé ou monté sur une plaquette 19 d’interconnexion ou support. La plaquette 19 d’interconnexion porte, sur une face, une matrice 191 de billes de soudure (Ball Grid Array – BGA). La matrice 191 de billes de soudure est adaptée à relier, par l’intermédiaire de pistes et vias de la plaquette 19 comportant typiquement plusieurs niveaux conducteurs, des plots du circuit 13 à des plots 121 d’un support 12 (par exemple, une plaquette ou une carte électronique, par exemple une carte de circuit imprimé (PCB – Printed Circuit Board)).
Dans l’exemple de la figure 1, le bloc 17 d’encapsulation, intercalé entre le circuit 13 et la plaquette 19, comporte des inserts 171. Les inserts 171, optionnels, participent typiquement, outre à la connexion électrique du circuit 13 à la plaquette 19, à une dissipation d’énergie thermique produite par le circuit 13. Ces inserts 171 sont de préférence constitués de cuivre (copper pillars). En variante, les inserts 171 sont remplacés par une matrice de billes de soudure (solder bumps).
Selon un mode de réalisation préféré, le bloc 17 d’encapsulation est constitué d’une matière plastique ou résine contenant des particules additives, sur lesquelles une technologie de structuration au laser (Laser Direct Structuring – LDS) peut être mise en œuvre.
Les vias 135, associés aux éléments 15 de reprise de contact, confèrent au dispositif 1 plusieurs avantages. D’une part, le dispositif 1 a des performances électriques accrues (réduction d’inductances parasites), résultant d’une faible longueur de connexion électrique entre le circuit 13 et la puce 115 du boîtier électronique 11 par rapport à un assemblage empilé usuel. En effet, dans un empilement usuel, les connexions entre le circuit 13 et le circuit 115 transitent par la plaquette 12 puis remontent à travers la plaquette 19, le bloc 17 d’encapsulation et le boîtier 11. D’autre part, le dispositif 1 est simple à réaliser en raison d’une absence de vias (TMV) dans le bloc 17 d’encapsulation du circuit 13. Par ailleurs, on obtient une meilleure dissipation thermique du circuit 13, du fait que les vias 135 et les éléments 15 sont majoritairement constitués de cuivre, qui est un bon conducteur thermique. Cette dissipation thermique est en outre améliorée par le fait que la face arrière 137 du circuit 13 est séparée du boîtier électronique 11 par une couche d’air déterminée par une épaisseur apportée par les billes 111 de soudure.
Le mode de réalisation illustré en figure 1 permet typiquement d’empiler, au-dessus du circuit 13, un boîtier électronique 11 présentant des dimensions (longueur et largeur) supérieures à celles du circuit 13.
Selon un mode de réalisation, le circuit 13 présente par exemple une largeur et une longueur toutes deux comprises entre 3 mm et 8 mm. Le boîtier électronique 11 présente par exemple une longueur et une largeur toutes deux approximativement égales à 12 à 15 mm. Le dispositif 1 présente quant à lui une épaisseur totale (hors support 12) par exemple comprise entre approximativement 2 mm et 3 mm.
La figure 2 représente une vue en coupe, schématique et partielle, d’un autre mode de réalisation d’un dispositif électronique comportant un boîtier électronique connecté à un circuit.
Ce mode de réalisation correspond typiquement à une configuration dans laquelle la puce 115 du boîtier 11 présente des dimensions (longueur et largeur) inférieures à celles du circuit 13. Les plots 113, situés en face arrière du boîtier 11, et les billes 111 de soudure sont alors situés au-dessus et à l’aplomb du circuit 13. Dans cette configuration, les plots 153 ne sont pas déportés en surface du bloc 17 d’encapsulation pour venir contacter les plots 113 du boîtier 11.
Dans l’exemple de la figure 2, les plots 153 sont disposés ou déposés directement sur la face arrière 137 du circuit 13. Chaque plot 153 permet de contacter un via 135 à une bille 111 de soudure du boîtier électronique 11. Dans cette configuration, les pistes conductrices 151 (figure 1) ne sont plus utiles pour connecter le boîtier 11 au circuit 13. Dans ce cas, les éléments 15 de reprise de contact se limitent aux plots 153. Chaque élément 15 de reprise de contact est ainsi uniquement constitué du plot 153.
Selon un mode de réalisation, les vias conducteurs 135, traversant le circuit 13, sont conçus et réalisés en fonction de la position des plots 113 du boîtier électronique 11. Chaque via 135 est, de préférence, approximativement positionné au droit du plot 113 du boîtier électronique 11, superposé au circuit 13, qu’il est censé contacter.
Dans l’exemple de la figure 2, le bloc 17 d’encapsulation du circuit 13 ne comporte aucune piste conductrice en face supérieure. La matière constitutive du bloc 17 d’encapsulation est donc généralement dépourvue des particules additives sur lesquelles la technologie LDS peut être mise en œuvre.
La figure 3 représente une vue de dessus, schématique et partielle, d’un mode de réalisation d’un circuit d’un dispositif électronique.
Ce mode de réalisation correspond à une réalisation similaire à celle de la figure 1, c’est-à-dire typiquement à une configuration dans laquelle la puce 115 (non représentée) présente des dimensions (longueur et largeur) supérieures à celles du circuit 13. Les éléments 15 de reprise de contact sont alors constitués des pistes conductrices 151 et des plots 153 de connexion. Cela permet ainsi de déporter les plots 153 en surface du bloc 17 d’encapsulation du dispositif 13 pour venir reprendre des plots 113 du boîtier électronique 11 (non représenté) superposé au circuit 13.
Selon ce mode de réalisation, les pistes conductrices 151 contactent les vias 135 qui traversent le circuit 13. Ces pistes conductrices 151 sont ainsi disposées, gravées, accrochées ou ancrées :
sur la face arrière 137 du dispositif 13 ; et
en surface du bloc 17 d’encapsulation.
Selon un mode de réalisation préféré, chaque plot 153 localisé en surface du bloc 17 d’encapsulation est approximativement positionné à la verticale du plot 113 du boîtier électronique 11 (non représenté), superposé au circuit 13, qu’il est censé contacter.
La figure 4 représente une vue de dessus, schématique et partielle, d’un autre mode de réalisation d’un circuit d’un dispositif électronique.
Ce mode de réalisation correspond à une réalisation similaire à celle de la figure 2, c’est-à-dire typiquement à une configuration dans laquelle la puce 115 (non représentée) présente des dimensions (longueur et largeur) inférieures à celles du circuit 13. Les éléments 15 de reprise de contact sont alors uniquement constitués des plots 153 de connexion.
Selon ce mode de réalisation, les plots 153 contactent directement les vias 135 traversant le circuit 13. Ces plots 153 sont ainsi disposés, gravés, accrochés ou ancrés sur la face arrière 137 du dispositif 13.
Selon un mode de réalisation préféré, chaque plot 153 en face arrière 137 du circuit 13 est, de préférence, approximativement positionné à la verticale du plot 113 du boîtier électronique 11 (non représenté), superposé au circuit 13, qu’il est censé contacter.
La figure 5 représente schématiquement et partiellement, par des vues en coupe (A), (B), (C), (D), un mode de mise en œuvre d’un procédé de fabrication d’un dispositif électronique comportant un boîtier électronique connecté à un circuit du type de celui illustré en figure 1.
Selon ce mode de mise en œuvre, on prévoit de réaliser d’abord le circuit 13 comportant une partie active 133, et les vias conducteurs 135 qui débouchent sur la face arrière 137 du circuit 13 (figure 5, vue A).
Le circuit 13 est ensuite disposé ou monté sur la plaquette 19 d’interconnexion. Cette plaquette 19 d’interconnexion comporte la matrice 191 de billes de soudure permettant de connecter des plots disposés sur la face arrière de la plaquette 19 au support 12. Puis, un bloc 17 d’encapsulation du circuit 13 est réalisé (figure 5, vue B). Ce bloc 17 encapsule partiellement le dispositif 13 (sur cinq faces, trois sur la vue en coupe). La surface arrière 137 du dispositif 13 est ainsi laissée libre pour permettre de réaliser ultérieurement les éléments 15 de reprise de contact.
Selon un mode de mise en œuvre préféré, le bloc 17 d’encapsulation est typiquement obtenu par surmoulage d’une matière plastique, de préférence une résine thermodurcissable (par exemple, une résine époxy), injectée à l’état liquide dans un moule. Cette matière plastique contient des particules additives, non conductrices de l’électricité, sur lesquelles la technologie de structuration par rayonnement laser (LDS – Laser Direct Structuring) peut être mise en œuvre. Les particules additives sont en suspension ou dispersées dans la matière plastique liquide. Après moulage, le bloc 17 est alors constitué d’une matière plastique solide incluant les particules additives.
Les éléments 15 de reprise de contact sont alors réalisés (figure 5, vue C). Chaque élément 15 de reprise de contact est constitué de la piste conductrice 151 et du plot 153 de connexion. La piste conductrice 151 est adaptée à déporter le plot 153 pour venir ultérieurement contacter des plots 113 du dispositif 11, superposé au circuit 13.
Dans l’exemple de la figure 5, chaque piste 151 se compose de deux parties :
une partie localisée sur la face arrière 137 du circuit 13 ; et
une autre partie localisée en surface du bloc 17 d’encapsulation du circuit 13.
Selon un mode de mise en œuvre, la partie de la piste 151 localisée sur la face arrière 137 du circuit 13 est obtenue par gravure d’une couche métallique recouvrant la face arrière 137.
Selon un mode de mise en œuvre préféré, la partie de la piste 151 localisée en surface du bloc 17 d’encapsulation du circuit 13 est réalisée en employant la technologie de structuration par rayonnement laser (LDS). Les particules additives, localisées en surface du bloc 17, sont d’abord localement activées, sous l’effet d’un rayonnement laser, sur des zones où l’on souhaite réaliser des portions de pistes conductrices 151. La surface du bloc 17, comportant les particules ainsi activées, est ensuite mise en contact avec un bain métallique. Le métal du bain s’accroche ou s’ancre alors aux particules additives activées en surface du bloc 17 d’encapsulation du circuit 13. On obtient ainsi la partie de la piste 151 localisée en surface du bloc 17.
Enfin, le boîtier électronique 11 est monté au-dessus du circuit 13 (figure 5, vue D). Les plots 113 situés sur la face arrière du boîtier 11 sont placés au droit des plots 153 des éléments 15 de reprise de contact. Une bille 111 de soudure permet alors de solidariser et de contacter électriquement chaque plot 113 du boîtier 11 au plot 153 situé en vis-à-vis.
Divers modes de réalisation, modes de mise en œuvre et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation, modes de mise en œuvre et variantes pourraient être combinées, et d’autres variantes apparaîtront à l’homme de l’art. En particulier, le circuit est susceptible d’être connecté au boîtier superposé par une combinaison d’éléments de reprise de contact, certains éléments étant constitués de pistes conductrices et de plots et d’autres éléments comportant uniquement des plots.
Enfin, la mise en œuvre pratique des modes de réalisation, modes de mise en œuvre et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (13)

  1. Dispositif électronique (1) comprenant :
    au moins un circuit (13) ;
    au moins un via (135), traversant ledit circuit (13) ; et
    au moins un élément (15) de reprise de contact, connectant ledit via (135) à un boîtier électronique (11) superposé audit circuit (13).
  2. Procédé de fabrication d’un dispositif électronique (1), comportant les étapes suivantes :
    réaliser, dans au moins un circuit (13), au moins un via (135) traversant ledit circuit (13) ; et
    réaliser au moins un élément (15) de reprise de contact connectant ledit via (135) à un boîtier électronique (11) superposé audit circuit (13).
  3. Dispositif selon la revendication 1 ou procédé selon la revendication 2, dans lequel ledit élément (15) de reprise de contact est constitué :
    d’au moins une piste conductrice (151) ; et/ou
    d’au moins un plot conducteur (153).
  4. Dispositif selon la revendication 1 ou 3, ou procédé selon la revendication 2 ou 3, dans lequel le boîtier électronique (11), superposé audit circuit (13), comporte au moins une bille (111) de soudure.
  5. Dispositif selon l’une quelconque des revendications 1, 3 ou 4, ou procédé selon l’une quelconque des revendications 2 à 4, dans lequel ledit circuit (13) est monté sur un support (19) comportant une matrice (191) de billes de soudure.
  6. Dispositif selon l’une quelconque des revendications 1, 3 à 5, ou procédé selon l’une quelconque des revendications 2 à 5, dans lequel ledit circuit (13) est un microprocesseur, un microcontrôleur ou un système intégré.
  7. Dispositif selon l’une quelconque des revendications 1, 3 à 6, ou procédé selon l’une quelconque des revendications 2 à 6, dans lequel le boîtier électronique (11), superposé audit circuit (13), contient au moins un circuit mémoire (115).
  8. Dispositif selon l’une quelconque des revendications 1, 3 à 7, ou procédé selon l’une quelconque des revendications 2 à 7, dans lequel ledit élément (15) de reprise de contact est disposé en face arrière (137) dudit circuit (13).
  9. Dispositif selon l’une quelconque des revendications 1, 3 à 8, ou procédé selon l’une quelconque des revendications 2 à 8, dans lequel ledit circuit (13) est partiellement entouré par un bloc (17) d’encapsulation, la face arrière (137) dudit circuit (13) demeurant au moins partiellement accessible.
  10. Dispositif ou procédé selon la revendication 9, dans lequel ledit élément (15) de reprise de contact est disposé en surface du bloc (17) d’encapsulation et sur la face arrière (137) dudit circuit (13).
  11. Dispositif ou procédé selon la revendication 9 ou 10, dans lequel le bloc (17) d’encapsulation est constitué d’une matière plastique contenant des particules additives activables par un rayonnement laser.
  12. Dispositif ou procédé selon la revendication 11, dans lequel ledit élément (15) de reprise de contact est accroché ou ancré à des zones, en surface du bloc (17) d’encapsulation, où les particules additives, contenues dans la matière plastique constitutive du bloc (17) d’encapsulation, ont préalablement été activées par une technologie de structuration au laser.
  13. Dispositif selon l’une quelconque des revendications 1, 3 à 12, ou procédé selon l’une quelconque des revendications 2 à 12, dans lequel ledit élément (15) de reprise de contact est au moins partiellement obtenu par au moins un dépôt chimique dans un bain métallique.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3094138A1 (fr) * 2019-03-19 2020-09-25 Stmicroelectronics (Grenoble 2) Sas Circuits superposés interconnectés
US11410902B2 (en) * 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110149493A1 (en) * 2009-12-17 2011-06-23 Samsung Electronics Co., Ltd. Stacked semiconductor packages, methods of fabricating the same, and/or systems employing the same
DE102011007537A1 (de) * 2011-04-15 2012-10-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. In einem Kunststoffkörper eingebettetes Funktionselement und Verfahren zur elektrischen Kontaktierung eines in einem Kunststoffkörper eingebetteten Funktionselements
US20180342433A1 (en) * 2017-05-23 2018-11-29 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US20130082383A1 (en) * 2011-10-03 2013-04-04 Texas Instruments Incorporated Electronic assembly having mixed interface including tsv die
FR2985367A1 (fr) * 2011-12-29 2013-07-05 3D Plus Procede de fabrication collective de modules electroniques 3d ne comportant que des pcbs valides
US8890269B2 (en) * 2012-05-31 2014-11-18 Stmicroelectronics Pte Ltd. Optical sensor package with through vias
US9633869B2 (en) * 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
FR3039711B1 (fr) * 2015-07-28 2017-12-29 Commissariat Energie Atomique Cellule elementaire d'un reseau transmetteur pour une antenne reconfigurable.
US9508664B1 (en) * 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
TWI601219B (zh) * 2016-08-31 2017-10-01 矽品精密工業股份有限公司 電子封裝件及其製法
TWI640068B (zh) * 2017-11-30 2018-11-01 矽品精密工業股份有限公司 電子封裝件及其製法
FR3094138A1 (fr) * 2019-03-19 2020-09-25 Stmicroelectronics (Grenoble 2) Sas Circuits superposés interconnectés
US11342268B2 (en) * 2020-01-29 2022-05-24 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110149493A1 (en) * 2009-12-17 2011-06-23 Samsung Electronics Co., Ltd. Stacked semiconductor packages, methods of fabricating the same, and/or systems employing the same
DE102011007537A1 (de) * 2011-04-15 2012-10-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. In einem Kunststoffkörper eingebettetes Funktionselement und Verfahren zur elektrischen Kontaktierung eines in einem Kunststoffkörper eingebetteten Funktionselements
US20180342433A1 (en) * 2017-05-23 2018-11-29 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit

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