DE102016100109A1 - Package-struktur und verfahren zu ihrer herstellung - Google Patents

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    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Abstract

Eine Package-Struktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Die Package-Struktur umfasst ein Substrat und einen über dem Substrat ausgebildeten Halbleiter-Die. Die Package-Struktur umfasst außerdem eine Package-Schicht, die den Halbleiter-Die abdeckt, und eine leitfähige Struktur, die in der Package-Schicht ausgebildet ist. Die Package-Struktur umfasst eine erste Isolationsschicht, die auf der leitfähigen Struktur ausgebildet ist, und die erste Isolationsschicht umfasst ein Oxid eines einwertigen Metalls. Eine zweite Isolationsschicht ist zwischen der ersten Isolationsschicht und der Package-Schicht ausgebildet. Die zweite Isolationsschicht umfasst ein Oxid eines einwertigen Metalls, und ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht ist größer als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht.

Description

  • QUERVERWEIS AUF VERWANDTE ANWENDUNGEN
  • Diese Anmeldung ist mit der folgenden, ebenfalls anhängigen und gemeinsam übertragenen Patentanmeldung verwandt: US-Serien-Nr. 14/970,962, die am 16. Dezember 2015 eingereicht wurde und die hier in ihrer Gänze durch Rückbezug aufgenommen ist. (Aktenzeichen der Anmelderin: 0941 – 3295PUS1)
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie z. B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise gefertigt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Materialschichten über einem Halbleitersubstrat nacheinander abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden typischerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden typischerweise getrennt, zum Beispiel in Multi-Chip-Modulen oder anderen Arten von Gehäusen, gehaust.
  • Es wurde damit begonnen, neue Häusungstechnologien, wie z. B. Package-on-Package (PoP), zu entwickeln, in denen ein oberes Package mit einem Vorrichtungs-Die an ein unteres Package mit einem anderen Vorrichtungs-Die gebondet wird. Durch Einsetzen der neuen Häusungstechnologien werden verschiedene Packages mit unterschiedlichen oder ähnlichen Funktionen zusammen integriert.
  • Obwohl bisherige Package-Strukturen und Verfahren zum Fertigen von Package-Strukturen im Allgemeinen für ihren vorgesehenen Zweck geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollständig zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1A bis 1N zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Package-Struktur gemäß einigen Ausführungsformen der Offenbarung.
  • 1H' zeigt eine Querschnittsdarstellung eines an der leitfähigen Struktur durchgeführten Nassprozesseses gemäß einigen Ausführungsformen der Offenbarung.
  • 2A zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur vor dem Plasmaprozess oder dem Nassprozess gemäß einigen Ausführungsformen der Offenbarung.
  • 2B zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur nach dem Plasmaprozess oder dem Nassprozess gemäß einigen Ausführungsformen der Offenbarung.
  • 3A zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur vor dem Plasmaprozess oder dem Nassprozess gemäß einigen Ausführungsformen der Offenbarung.
  • 3B zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur nach dem Plasmaprozess oder dem Nassprozess gemäß einigen Ausführungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Einige Abwandlungen der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen werden können, und einige der beschriebenen Vorgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
  • Ausführungsformen für eine Package-Struktur und Verfahren zum Ausbilden von dieser werden bereitgestellt. 1A bis 1N zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Package-Struktur 100 gemäß einigen Ausführungsformen der Offenbarung. Die Package-Struktur 100 wird auf ein Wafer-Level-Package (WLP) angewendet.
  • Wie in 1A dargestellt, wird ein Substrat 102 bereitgestellt. Das Substrat 102 ist ein temporäres Trägersubstrat. In einigen Ausführungsformen wird das Substrat 102 aus einem Halbleitermaterial, einem Keramikmaterial, einem Polymermaterial, einem Metallmaterial, einem anderen geeigneten Material oder Kombinationen davon gefertigt. In einigen Ausführungsformen ist das Substrat 102 ein Glassubstrat. In einigen Ausführungsformen ist das Substrat 102 ein Halbleitersubstrat, wie z. B. ein Silizium-Wafer.
  • Eine Haftschicht 104 wird auf dem ersten Substrat 102 ausgebildet. In einigen Ausführungsformen wird die Haftschicht aus einem Haftmittel oder einer Folie gefertigt. In einigen anderen Ausführungsformen wird die Haftschicht 104 aus einem lichtempfindlichen Material gefertigt, das mithilfe einer Lichtbestrahlung leicht von dem Substrat 102 abnehmbar ist. In einigen Ausführungsformen wird die Haftschicht 104 aus einem wärmeempfindlichen Material gefertigt.
  • Danach wird eine Basisschicht 106 auf der Haftschicht 104 ausgebildet. In einigen Ausführungsformen wird die Basisschicht 106 aus einer Polymer- oder einer polymerhaltigen Schicht gefertigt. Die Basisschicht 106 kann eine Poly-p-Phenylenbenzobisthiazol-Schicht (PBO-Schicht), eine Polyimid-Schicht (PI-Schicht), eine Lötstopplackschicht (SR-Schicht), ein Ajinomoto-Aufbaufilm (ABF), ein Die-Befestigungsfilm (DAF), ein anderes geeignetes Material oder Kombinationen davon sein. In einigen Ausführungsformen werden die Haftschicht 104 und die Basisschicht 106 über dem Substrat 102 abgeschieden oder aufgeschichtet.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung eine Keimschicht 108 über der Basisschicht 106 ausgebildet, wie in 1B dargestellt. In einigen Ausführungsformen wird die Keimschicht 108 aus einem Metallmaterial, wie z. B. Kupfer (Cu), Titan (Ti), einer Kupferlegierung, einer Titanlegierung oder Kombinationen davon gefertigt. In einigen Ausführungsformen wird die Keimschicht 108 mithilfe eines Abscheidungsprozesses, wie z. B. eines chemischen Gasphasenabscheidungsprozesses (CVD), eines physikalischen Gasphasenabscheidungsprozesses (PVD), eines anderen geeigneten Prozesses oder Kombinationen davon gefertigt.
  • Nachdem die Keimschicht 108 auf der Basisschicht 106 ausgebildet wurde, wird gemäß einigen Ausführungsformen der Offenbarung eine Maskenschicht 110 auf der Keimschicht 108 ausgebildet, wie in 1C dargestellt. Die Öffnungen 112 werden in der Maskenschicht 110 ausgebildet. Die Keimschicht 108 wird durch die Öffnungen 112 freigelegt. Die Öffnungen 112 werden verwendet, um die Position der leitfähigen Struktur (die später ausgebildet wird und in 1D dargestellt ist) zu definieren. In einigen Ausführungsformen wird die Maskenschicht 110 aus einem Fotolackmaterial gefertigt. Die Öffnungen 112 werden mithilfe eines Strukturierungsprozesses ausgebildet. Der Strukturierungsprozess umfasst einen fotolithografischen Prozess und einen Ätzprozess. Zu Beispielen eines fotolithografischen Prozesses gehören ein Softbake, Maskenausrichten, Belichten, Backen nach der Belichtung, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. Hardbake). Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung die leitfähige Struktur 114 in der Maskenschicht 110 ausgebildet, wie in 1D dargestellt. Die leitfähige Struktur 114 wird in die Öffnungen 112 gefüllt. Die leitfähige Struktur 114 kann aus einem Metallmaterial, wie z. B. Kupfer (Cu), Aluminium (Al), Wolfram (W), Nickel (Ni), einer Legierung davon oder Kombinationen davon gefertigt werden. Die Draufsichtsform der leitfähigen Struktur 114 kann ein Rechteck, ein Quadrat, ein Kreis oder dergleichen sein. Die Höhe der leitfähigen Struktur 114 ist von der Dicke der Maskenschicht 110 abhängig. In einigen Ausführungsformen wird die leitfähige Struktur 114 mithilfe eines Plattierungsprozesses ausgebildet.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung die Maskenschicht 110 entfernt, und ein Ätzprozess wird durchgeführt, um einen Abschnitt der Keimschicht 108 zu entfernen, wie in 1E dargestellt. Während des Ätzprozesses wird die leitfähige Struktur 114 als eine Maske verwendet. Folglich werden die leitfähige Struktur 114 und die verbleibende Keimschicht 108 zusammen als InFO-Durchkontaktierungen (TIV) 116 bezeichnet, die auch als Durchkontaktierungen 116 bezeichnet werden. In einigen Ausführungsformen werden die leitfähige Struktur 114 und die Keimschicht 108 aus demselben Material gefertigt, und daher besteht keine erkennbare Grenzfläche dazwischen.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung ein Halbleiter-Die 120 über der Basisschicht 106 über eine Haftschicht 122 ausgebildet, wie in 1F dargestellt. Die Höhe der leitfähigen Struktur 114 ist höher als die Höhe des Halbleiter-Die 120. Die obere Fläche der leitfähigen Struktur 114 ist höher als die obere Fläche des Halbleiter-Die 120.
  • In einigen Ausführungsformen ist die Haftschicht 122 ein Die-Befestigungsfilm (DAF). Der Halbleiter-Die 120 umfasst ein Halbleitersubstrat 124, eine dielektrische Schicht 126, ein leitfähiges Pad 128, eine Passivierungsschicht 130 und einen Verbinder 132. Das leitfähige Pad 128 wird in der dielektrischen Schicht 126 ausgebildet, und der Verbinder 132 wird in der Passivierungsschicht 130 ausgebildet. Der Verbinder 132 wird mit dem leitfähigen Pad 128 elektrisch verbunden.
  • Andere Vorrichtungselemente können in dem Halbleiter-Die 120 ausgebildet werden. Die Vorrichtungselemente umfassen Transistoren (z. B. Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJT), Hochvolt-Transistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.), Dioden und/oder andere geeignete Elemente. Verschiedene Prozesse werden durchgeführt, um Vorrichtungselemente auszubilden, wie z. B. Abscheiden, Ätzen, Implantation, Fotolithografie, Ausheilen und/oder andere geeignete Prozesse.
  • Wie in 1G dargestellt, wird eine erste Isolationsschicht 136a spontan auf der leitfähigen Struktur 114 ausgebildet. Die erste Isolationsschicht 136a umgibt die leitfähige Struktur 114. Mit anderen Worten sind die leitfähige Struktur 114 und die Keimschicht 108 durch die erste Isolationsschicht 136a umgeben.
  • Die leitfähige Struktur 114 umfasst ein Metallmaterial, und die erste Isolationsschicht 136a umfasst ein Metallelement, das jenem des Metallmaterials gleich ist. In einigen Ausführungsformen ist die erste Isolationsschicht 136a eine native Oxidschicht. In einigen Ausführungsformen umfasst die leitfähige Struktur 114 Kupfer (Cu), und die erste Isolationsschicht 136a umfasst Kupfer-II-Oxid und Kupfer-I-Oxid (CuO und Cu2O).
  • Es ist zu beachten, dass die erste Isolationsschicht 136a zwischen der leitfähigen Struktur 114 und einer Package-Schicht (die später ausgebildet wird, wie z. B. eine in 11 dargestellte Package-Schicht 140) ausgebildet wird. Jedoch kann eine Schichtablösung zwischen der ersten Isolationsschicht 136a und der Package-Schicht während eines nachfolgenden Prozesses, wie z. B. eines Erwärmungsprozesses, auftreten. Zum Beispiel kann die Wärme während eines Erwärmungsvorgangs eine Verspannung verursachen, und dies kann eine Schichtablösung der Package-Schicht veranlassen.
  • In einigen Ausführungsformen wird gemäß einigen Ausführungsformen der Offenbarung ein Plasmaprozess 11 an der leitfähigen Struktur 114 durchgeführt und er wandelt einen Außenabschnitt der ersten Isolationsschicht in eine zweite Isolationsschicht 136b um. Zum Beispiel wird die zweite Isolationsschicht 136b über der leitfähigen Struktur 114 ausgebildet, wie in 1H dargestellt. Im Vergleich mit der Oberfläche der ersten Isolationsschicht 136a vor dem Durchführen des Plasmaprozesses 11 wird nach der Durchführung des Plasmaprozesses 11 eine rauere Oberfläche an der zweiten Isolationsschicht 136b erzielt. Die erste Isolationsschicht 136a' weist eine erste Dicke T1 auf, und die zweite Isolationsschicht 136b weist eine zweite Dicke T2 auf. In einigen Ausführungsformen liegt ein Verhältnis (T1/T2) der ersten Dicke T1 zu der zweiten Dicke T2 in einem Bereich von ungefähr 1/1 bis ungefähr 1/0,2.
  • Nach dem Plasmaprozess 11 umfasst die Isolationsschicht 136 die erste Isolationsschicht 136a' und die zweite Isolationsschicht 136b. Die erste Isolationsschicht 136a' liegt näher der leitfähigen Struktur 114 als die zweite Isolationsschicht 136b. Mit anderen Worten wird die erste Isolationsschicht 136a' in direktem Kontakt mit der leitfähigen Struktur 114 ausgebildet, und die zweite Isolationsschicht 136b wird in direktem Kontakt mit der Package-Schicht 140 (dargestellt in 1I) ausgebildet. Die gestrichelte Linie in der Isolationsschicht 136, wie in 1H dargestellt, wird verwendet, um die zwei Schichten schematisch zu definieren. Mit anderen Worten umfasst die Isolationsschicht 136 mehr von einem Oxid eines einwertigen Metalls an einer ersten Position in der Näher einer Außenfläche der Isolationsschicht 136 als an einer zweiten Position in der Nähe einer Innenfläche, die mit der leitfähigen Struktur 114 in Kontakt steht. Die Beschreibung „in der Nähe einer Außenfläche” bedeutet in dem Dickenbereich der zweiten Isolationsschicht 136b, und „in der Nähe einer Innenfläche” bedeutet in der Dicke der ersten Isolationsschicht 136a'.
  • In einigen Ausführungsformen sind die Zusammensetzungen eines Oxids eines einwertigen Metalls und eines Oxids eines zweiwertigen Metalls in zwei Schichten 136a', 136b verschieden. Zum Beispiel sind die Gewichtsanteile des Oxids des einwertigen Metalls und des Oxids des zweiwertigen Metalls in der ersten Isolationsschicht 136a' und der zweiten Isolationsschicht 136b verschieden. Durch Ausbilden der zweiten Schicht 136b kann die Haftung verbessert werden, um Schichtablösungsprobleme zu vermeiden.
  • Die leitfähige Struktur 114 umfasst ein Metallmaterial, und die erste Isolationsschicht 136a' und die zweite Isolationsschicht 136b umfassen das gleiche Metallelement wie jenes des Metallmaterials. Insbesondere umfassen sowohl die erste Isolationsschicht 136a' und die zweite Isolationsschicht 136b ein Oxid eines einwertigen Metalls und ein Oxid eines zweiwertigen Metalls, und die zweite Isolationsschicht 136b umfasst einen höheren Anteil des Oxids des einwertigen Metalls. Zum Beispiel umfasst die leitfähige Struktur 114 Kupfer (Cu), und die erste Isolationsschicht 136a' und die zweite Isolationsschicht 136b umfassen Kupfer-II-Oxid (CuO) und Kupfer-I-Oxid (Cu2O).
  • Es ist zu beachten, dass ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht 136b ist größer als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht 136a'. In einigen Ausführungsformen umfasst die leitfähige Struktur 114 Kupfer (Cu), und ein Gewichtsanteil des Kupfer-I-Oxids (Cu2O) in der zweiten Isolationsschicht 136b ist größer als jenes des Kupfer-I-Oxids (Cu2O) in der ersten Isolationsschicht 136a' In einigen Ausführungsformen liegt der Gewichtsanteil des Kupfer-I-Oxids (Cu2O) in der zweiten Isolationsschicht 136b in einem Bereich von ungefähr 30% bis ungefähr 60%. In einigen Ausführungsformen liegt der Gewichtsanteil des Kupfer-I-Oxids (Cu2O) in der ersten Isolationsschicht 136a' in einem Bereich von ungefähr 20% bis ungefähr 28%. In einigen Ausführungsformen beträgt der Gewichtsanteil des Kupfer-I-Oxids (Cu2O) in der zweiten Isolationsschicht 136b ungefähr das 1,5- bis 3-Fache von jenem des Kupfer-I-Oxids (Cu2O) in der ersten Isolationsschicht 136a'.
  • In einigen anderen Ausführungsformen steigt der Gewichtsanteil des Kupfer-I-Oxid (Cu2O) und des Kupfer-II-Oxids (CuO) in der zweiten Isolationsschicht 136b allmählich von der Innenfläche zur Außenfläche der zweiten Isolationsschicht 136b. Die Innenfläche ist die Grenzfläche zwischen der ersten Isolationsschicht 136a' und der zweiten Isolationsschicht 136b. Die Außenfläche ist die Grenzfläche zwischen der zweiten Isolationsschicht 136b und der Package-Schicht 140. In einigen Ausführungsformen ist der Gewichtsanteil des Kupfer-I-Oxids (Cu2O) und des Kupfer-II-Oxids (CuO) in der ersten Isolationsschicht 136a' im Wesentlichen konstant.
  • Außerdem ist die Oberflächenrauheit der zweiten Isolationsschicht 136b größer als jene der ersten Isolationsschicht 136a'. Die hohe Rauheit vergrößert die Kontaktfläche und verbessert daher die Haftfestigkeit. Die Haftung zwischen der leitfähigen Struktur 114 und der Package-Schicht 140 wird durch eine Behandlung der Oberfläche der leitfähigen Struktur 114 verbessert.
  • Mit anderen Worten bietet das Oxid des einwertigen Metalls im Vergleich mit dem Oxid des zweiwertigen Metalls eine bessere Bondcharakteristik zwischen der leitfähigen Struktur 114 und der anschließend ausgebildeten Package-Schicht 140.
  • In einigen Ausführungsformen umfasst der Plasmaprozess 11 ein Durchführen eines Vorreinigungsprozesses und eines Plasmahauptprozesses. Der Vorreinigungsprozess ist derart ausgelegt, dass er die Oberfläche der leitfähigen Struktur 114 reinigt und Kontaminierungen entfernt. Wenn die Kontaminierungen nicht entfernt werden, können sie die Haftung zwischen der leitfähigen Struktur 114 und der Package-Schicht 140 behindern oder verringern. Der Plasmahauptprozess ist derart ausgelegt, dass er die Komponenten der ersten Isolationsschicht 136a verändert. Daher wird die über der ersten Isolationsschicht 136a' ausgebildete zweite Isolationsschicht 136b erzielt.
  • In einigen Ausführungsformen umfasst der Reinigungsprozess ein Verwenden eines Stickstoffgases (N2) mit einer Durchflussrate in einem Bereich von ungefähr 200 sccm bis ungefähr 600 sccm. In einigen Ausführungsformen wird der Reinigungsprozess bei einem Druck in einem Bereich von ungefähr 20 Pa bis ungefähr 70 Pa durchgeführt. In einigen Ausführungsformen wird der Reinigungsprozess über eine Zeitdauer in einem Bereich von ungefähr 10 Sekunden bis ungefähr 70 Sekunden durchgeführt. Wenn der Vorreinigungsprozess über eine Zeitdauer innerhalb des vorstehend erwähnten Bereichs durchgeführt wird, werden die Kontaminierungen vollständig entfernt.
  • In einigen Ausführungsformen umfasst der Plasmahauptprozess ein Verwenden eines Sauerstoffgases (O2) mit einer Durchflussrate in einem Bereich von ungefähr 100 sccm bis ungefähr 300 sccm. Außer dem Sauerstoffgas (O2) umfasst der Plasmahauptprozess außerdem ein Verwenden eines Argongases (Ar) mit einer Durchflussrate in einem Bereich von ungefähr 100 sccm bis ungefähr 300 sccm. Das Argongas (Ar) wird auch verwendet, um die Oberflächenrauheit zu erhöhen. In einigen Ausführungsformen wird der Plasmahauptprozess bei einem Druck in einem Bereich von ungefähr 20 Pa bis ungefähr 40 Pa durchgeführt. In einigen Ausführungsformen wird der Plasmahauptprozess über eine Zeitdauer in einem Bereich von ungefähr 5 Sekunden bis ungefähr 50 Sekunden durchgeführt. Wenn der Plasmahauptprozess über eine Zweitdauer innerhalb des vorstehend erwähnten Bereichs durchgeführt wird, wird der Anteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht 136b erhöht.
  • In einigen Ausführungsformen wird ein Nassprozess 13 an der leitfähigen Struktur 114 durchgeführt und er wandelt einen Außenabschnitt der Isolationsschicht 136a in eine zweite Isolationsschicht 136b um. Die zweite Isolationsschicht 136b wird gemäß einigen Ausführungsformen der Offenbarung über der leitfähigen Struktur 114 ausgebildet, wie in 1H' dargestellt.
  • In einigen Ausführungsformen umfasst der Nassprozess 13 ein Anordnen des Substrats 102 in einem chemischen Bad 20. Das chemische Bad 20 umfasst einen Einlass 202 und einen Auslass 204. Der Einlass 202 wird verwendet, um einen Einlass für die chemische Lösung vorzusehen, und der Auslass 204 wird verwendet, um einen Auslass für die chemische Lösung vorzusehen. Ein Rad 206 wird verwendet, um die chemische Lösung zu rühren und zirkulieren zu lassen, und daher kann das Substrat 102 gleichmäßig einer Reaktion mit der chemischen Lösung unterzogen werden.
  • Nach dem Nassprozess 13 wird die Isolationsschicht 136 erzielt, die die erste Isolationsschicht 136a' und die zweite Isolationsschicht 136b umfasst. Die erste Isolationsschicht 136a' umfasst das Oxid des einwertigen Metalls und ein Oxid eines zweiwertigen Metalls. Die zweite Isolationsschicht 136b umfasst ein Oxid eines einwertigen Metalls und das Oxid des zweiwertigen Metalls. In einigen Ausführungsformen ist das Oxid des einwertigen Metalls Kupfer-I-Oxid (Cu2O), und das Oxid des zweiwertigen Metalls ist Kupfer-II-Oxid (CuO) oder Kupferhydroxid (Cu(OH)2).
  • Es ist zu beachten, dass ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht 136b ist größer als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht 136a'. In einigen Ausführungsformen liegt ein Anteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht 136b in einem Bereich von ungefähr 30 Gew.-% bis ungefähr 60 Gew.-%. In einigen Ausführungsformen liegt ein Anteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht 136a' in einem Bereich von ungefähr 20 Gew.-% bis ungefähr 28 Gew.-%.
  • In einigen Ausführungsformen umfasst die chemische Lösung eine Wasserstoffperoxid-Lösung (H2O2-Lösung). In einigen Ausführungsformen weist die Wasserstoffperoxid-Lösung (H2O2-Lösung) eine Konzentration in einem Bereich von ungefähr 20 Gew.-% bis ungefähr 60 Gew.-% auf. In einigen Ausführungsformen wird das chemische Bad 20 bei Raumtemperatur durchgeführt. In einigen Ausführungsformen wird das chemische Bad 20 bei einer Temperatur in einem Bereich von ungefähr 20 Grad bis ungefähr 40 Grad durchgeführt.
  • Nach dem Nassprozess 13 wird die Isolationsschicht 136 einem fakultativen Reinigungsprozess unterzogen. Der Reinigungsprozess wird verwendet, um Kontaminierungen, die aus dem chemischen Bad 20 stammen können, zu entfernen. Wenn Kontaminierungen über der Isolationsschicht 136 verbleiben, können die Kontaminierungen das Haften der Package-Schicht 140 hemmen. In einigen Ausführungsformen umfasst der Reinigungsprozess ein Verwenden eines Stickstoffgases (N2) mit einer Durchflussrate in einem Bereich von ungefähr 200 sccm bis ungefähr 700 sccm.
  • Es ist zu beachten, dass es leicht ist, die Wasserstoffperoxid-Lösung (H2O2-Lösung) zu präparieren, und dass das chemische Bad 20 bei Raumtemperatur ohne eine Erwärmung des chemischen Bads 20 durchgeführt wird. Daher sind die Kosten für das Durchführen des Nassprozesses 13 verhältnismäßig niedrig. Der Nassprozess 13 kann für eine Serienfertigung verwendet werden.
  • Wie vorstehend erwähnt, wird die Haftung zwischen der leitfähigen Struktur 114 und der Package-Schicht 140 durch Durchführen des Plasmaprozesses 11 oder durch Durchführen des Nassprozesses 13 verbessert. Das Schichtablösungsproblem wird vermieden. Daher sind die Zuverlässigkeit und Leistungsfähigkeit der Package-Struktur 100 weiter verbessert.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung die Package-Schicht 140 über dem Halbleiter-Die 120 und der Isolationsschicht 136 ausgebildet, wie in 1I dargestellt. In einigen Ausführungsformen kapselt die Package-Schicht 140 den Halbleiter-Die 120 vollständig und deckt ihn ab. Die obere Fläche der Package-Schicht 140 ist höher als die obere Fläche der leitfähigen Struktur 114 und die obere Fläche des Halbleiter-Die 120.
  • In einigen Ausführungsformen wird die Package-Schicht 140 aus einer Moldmasse, wie z. B. einem liquiden Epoxid, einem verformbaren Gel, Silikonkautschuk oder dergleichen, gefertigt. In einigen Ausführungsformen wird die Moldmasse über der Basisschicht 106, dem Halbleiter-Die 120 und der Isolationsschicht 136 verteilt, und daher wird ein thermischer Prozess durchgeführt, um die Moldmasse zu festigen.
  • Nachdem die Package-Schicht 140 ausgebildet wurde, wird gemäß einigen Ausführungsformen der Offenbarung ein Planarisierungsprozess durchgeführt, um den Halbleiter-Die 120 und die InFO-Durchkontaktierungen (TIV) 116 freizulegen, wie in 1J dargestellt. Nach dem Planarisierungsprozess liegt die obere Fläche des Halbleiter-Die 120 im Wesentlichen auf gleicher Höhe wie jene der leitfähigen Struktur 114. In einigen Ausführungsformen umfasst der Planarisierungsprozess einen Schleifprozess, einen chemischmechanischen Polierprozess (CMP-Prozess), einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon.
  • Nach dem Planarisierungsprozess wird gemäß einigen Ausführungsformen der Offenbarung eine Umverteilungsstruktur 146 über der Package-Schicht 140 ausgebildet, wie in 1K dargestellt. Die Umverteilungsstruktur 146 umfasst die Umverteilungsleitungen (RDL) 144, die in der Passivierungsschicht 142 ausgebildet werden. Die RDL 144 wird mit dem Halbleiter-Die 120 und den InFO-Durchkontaktierungen (TIV) 116 elektrisch verbunden.
  • In einigen Ausführungsformen werden die Umverteilungsleitungen (RDL) 144 aus Metallmaterialien, wie z. B. Kupfer (Cu), einer Kupferlegierung, Aluminium (Al), Wolfram (W), einer Wolframlegierung, Titan (Ti), einer Titanlegierung, Tantal (Ta) oder einer Tantallegierung gefertigt. In einigen Ausführungsformen wird die RDL 144 mithilfe eines Plattierens, eines Sputterns oder einer chemischen Gasphasenabscheidung (CVD) ausgebildet. In einigen Ausführungsformen wird die Passivierungsschicht 142 aus Polybenzoxazol (PBO), Benzocyclobuten (BCB), Silikon, aus Acrylaten, Siloxan oder Kombinationen davon gefertigt. In einigen anderen Ausführungsformen wird die Passivierungsschicht 142 aus nicht organischen Materialien, wie z. B. Siliziumoxid, einem undotierten Silikatglas, Siliziumoxinitrid, Lötstopplack (SR), Siliziumnitrid, HMDS (Hexamethyldisilazan), gefertigt.
  • Danach wird ein elektrischer Verbinder 148 über der Umverteilungsstruktur 146 ausgebildet. In einigen Ausführungsformen umfasst der elektrische Verbinder 148 die Lotkugel, eine Metallsäule, einen anderen geeigneten Verbinder. In einigen Ausführungsformen wird eine UBM-Schicht (Under Bump Metallurgy) (nicht dargestellt) unter dem elektrischen Verbinder 148 ausgebildet.
  • Danach werden gemäß einigen Ausführungsformen der Offenbarung das Substrat 102 und die Haftschicht 104 entfernt, und die Struktur von 1K wird umgedreht und an einem Träger 152 befestigt, wie in 1L dargestellt. Folglich weist die Basisschicht 106 nach oben und ist freigelegt. Der Träger 152 umfasst einen Film, der lichtempfindlich oder wärmeempfindlich ist und sich leicht von dem elektrischen Verbinder 148 abnehmen lässt.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der Basisschicht 106 entfernt, um eine Öffnung 154 auszubilden, wie in 1M dargestellt. In einigen Ausführungsformen wird ein Abschnitt der Keimschicht 108 entfernt, und die Keimschicht 108 wird freigelegt. In einigen anderen Ausführungsformen wird die Keimschicht 108 nicht entfernt oder vollständig entfernt. In einigen anderen Ausführungsformen wird die Öffnung 154 mithilfe eines Laserbohrprozesses, eines Ätzprozesses oder eines anderen geeigneten Prozesses ausgebildet.
  • Nachdem die Öffnung 154 ausgebildet wurde, wird gemäß einigen Ausführungsformen der Offenbarung ein elektrischer Verbinder 158 in die Öffnung 154 eingefüllt, wie in 1N dargestellt. Danach wird das obere Package 160 an den elektrischen Verbinder 158 gebondet. Das obere Package 160 umfasst ein Package-Substrat 162 und Halbleiter-Dies 164. In einigen Ausführungsformen umfassen die Halbleiter-Dies 164 Speicher-Dies, wie z. B. einen SRAM-Die (statischer Direktzugriffspeicher), einen DRAM-Die (dynamischer Direktzugriffspeicher) oder dergleichen.
  • Danach kann die Halbleiterstruktur 100 ferner anderen Prozessen unterzogen werden, um andere Strukturen und Vorrichtungen auszubilden. Danach wird ein Dicing-Prozess durchgeführt, um die Struktur in Chip-Packages zu trennen, wie in 1N dargestellt.
  • 2A zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur 114 vor dem Plasmaprozess 11 oder dem Nassprozess 13 gemäß einigen Ausführungsformen der Offenbarung. Wie in 2A dargestellt, umgibt die erste Isolationsschicht 136a die leitfähige Struktur 114, und die Draufsichtsform der leitfähigen Struktur 114 stellt einen Kreis dar.
  • 2B zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur 114 nach dem Plasmaprozess 11 oder dem Nassprozess 13 gemäß einigen Ausführungsformen der Offenbarung. Nach dem Durchführen des Plasmaprozesses 11 oder des Nassprozesses 13 wird die über der ersten Isolationsschicht 136a' ausgebildete zweite Isolationsschicht 136b erzielt. Die zweite Isolationsschicht 136b wird in direktem Kontakt mit der Package-Schicht 140 stehen. Die Oberflächenrauheit der zweiten Isolationsschicht 136b ist erhöht, um die Haftung zwischen der leitfähigen Struktur 114 und der Package-Schicht 140 zu verbessern.
  • Wie vorstehend erwähnt, umfasst die Isolationsschicht 136 mehr von einem Oxid eines einwertigen Metalls an einer ersten Position in der Nähe einer Außenfläche der Isolationsschicht 136 als an einer zweiten Position in der Nähe einer Innenfläche, die mit der leitfähigen Struktur 114 in Kontakt steht. Die Beschreibung „in der Nähe einer Außenfläche” bedeutet in dem Dickenbereich der zweiten Isolationsschicht 136b, und „in der Nähe einer Innenfläche” bedeutet in der Dicke der ersten Isolationsschicht 136a'.
  • 3A zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur 114 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 3A dargestellt, umgibt eine erste Isolationsschicht 136a die leitfähige Struktur 114, und die Draufsichtsform der leitfähigen Struktur 114 stellt ein Rechteck dar.
  • 3B zeigt eine Draufsichtsdarstellung einer leitfähigen Struktur 114 nach dem Plasmaprozess 11 oder dem Nassprozess 13 gemäß einigen Ausführungsformen der Offenbarung. Der Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht 136b ist größer als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht 136a'. Die Bondfestigkeit wird verbessert, indem das Verhältnis der zweiten Isolationsschicht 136b geändert wird. Folglich sind die Zuverlässigkeit und Leistungsfähigkeit der Package-Struktur 100 weiter verbessert.
  • Ausführungsformen zum Ausbilden einer Package-Struktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Ein Halbleiter-Die wird über einem Substrat ausgebildet, und eine Package-Schicht deckt den Halbleiter-Die ab. Eine leitfähige Struktur wird in der Package-Schicht ausgebildet, und die Isolationsschicht wird zwischen der leitfähigen Struktur und der Package-Schicht ausgebildet. Ein Plasmaprozess oder ein Nassprozess werden an der leitfähigen Struktur durchgeführt, um die Isolationsschicht, die eine erste Isolationsschicht und eine zweite Isolationsschicht umfasst, auszubilden. Die zweite Isolationsschicht steht in direktem Kontakt mit der Package-Schicht und weist eine größere Oberflächenrauheit auf, um die Haftung zu verbessern. Wenn die Haftung verbessert ist, wird das Schichtablösungsproblem vermieden. Daher ist die Leistungsfähigkeit der Package-Struktur ebenfalls verbessert.
  • In einigen Ausführungsformen ist eine Package-Struktur bereitgestellt. Die Package-Struktur umfasst ein Substrat und einen über dem Substrat ausgebildeten Halbleiter-Die. Die Package-Struktur umfasst außerdem eine Package-Schicht, die den Halbleiter-Die abdeckt, und eine leitfähige Struktur, die in der Package-Schicht ausgebildet ist. Die Package-Struktur umfasst eine erste Isolationsschicht, die auf der leitfähigen Struktur ausgebildet ist, und die erste Isolationsschicht umfasst ein Oxid eines einwertigen Metalls. Die Package-Struktur umfasst eine zweite Isolationsschicht, die zwischen der ersten Isolationsschicht und der Package-Schicht ausgebildet ist. Die zweite Isolationsschicht umfasst ein Oxid eines einwertigen Metalls, und ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht ist größer als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht.
  • In einigen Ausführungsformen ist eine Package-Struktur bereitgestellt. Die Package-Struktur umfasst ein Substrat und einen über dem Substrat ausgebildeten Halbleiter-Die. Die Package-Struktur umfasst außerdem eine Package-Schicht, die zu dem Halbleiter-Die benachbart ist, und eine leitfähige Struktur, die in der Package-Schicht ausgebildet ist. Die Package-Struktur umfasst ferner eine Isolationsschicht, die auf der leitfähigen Struktur ausgebildet ist. Die Isolationsschicht umfasst mehr von einem Oxid eines einwertigen Metalls an einer ersten Position in der Nähe einer Außenfläche der Isolationsschicht als an einer zweiten Position in der Nähe einer Innenfläche, die mit der leitfähigen Struktur in Kontakt steht.
  • In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Package-Struktur bereitgestellt. Das Verfahren umfasst ein Ausbilden einer leitfähigen Struktur über einem Substrat und ein Ausbilden eines Halbleiter-Die über einem Substrat. Der Halbleiter-Die wird durch die leitfähige Struktur umgeben. Das Verfahren umfasst ferner ein Durchführen eines Nassprozesses oder eines Plasmaprozesses an der leitfähigen Struktur, um eine Isolationsschicht über der leitfähigen Struktur auszubilden. Die Isolationsschicht umfasst eine zweite Isolationsschicht über einer ersten Isolationsschicht, und sowohl die erste Isolationsschicht als auch die zweite Isolationsschicht umfassen ein Oxid eines einwertigen Metalls. Ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht ist größer als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht. Das Verfahren umfasst außerdem ein Ausbilden einer Package-Schicht über dem Halbleiter-Die und der zweiten Isolationsschicht.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Package-Struktur, umfassend: ein Substrat, einen Halbleiter-Die, der über dem Substrat ausgebildet ist, eine Package-Schicht, die zu dem Halbleiter-Die benachbart ist, eine leitfähige Struktur, die in der Package-Schicht ausgebildet ist, eine erste Isolationsschicht, die auf der leitfähigen Struktur ausgebildet ist, wobei die erste Isolationsschicht ein Oxid eines einwertigen Metalls umfasst, und eine zweite Isolationsschicht, die zwischen der ersten Isolationsschicht und der Package-Schicht ausgebildet ist, wobei die zweite Isolationsschicht ein Oxid eines einwertigen Metalls umfasst, und wobei ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht größer ist als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht.
  2. Package-Struktur nach Anspruch 1, wobei die leitfähige Struktur ein Metallmaterial umfasst, und das Oxid des einwertigen Metalls ein Metallelement umfasst, das jenem des Metallmaterials gleich ist.
  3. Package-Struktur nach Anspruch 1, wobei die erste Isolationsschicht ferner ein Oxid eines zweiwertigen Metalls umfasst, die zweite Isolationsschicht ferner ein Oxid eines zweiwertigen Metalls umfasst, und ein Gewichtsanteil des Oxids des zweiwertigen Metalls in der zweiten Isolationsschicht kleiner ist als ein Gewichtsanteil des Oxids des zweiwertigen Metalls in der ersten Isolationsschicht.
  4. Package-Struktur nach Anspruch 3, wobei das Oxid des einwertigen Metalls Kupfer-I-Oxid (Cu2O) ist, und das Oxid des zweiwertigen Metalls Kupfer-II-Oxid (CuO) ist.
  5. Package-Struktur nach einem der vorhergehenden Ansprüche, wobei der Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht in einem Bereich von ungefähr 30 Gew.-% bis ungefähr 60 Gew.-% liegt.
  6. Package-Struktur nach einem der vorhergehenden Ansprüche, wobei die Oberflächenrauheit der zweiten Isolationsschicht größer ist als die Oberflächenrauheit der ersten Isolationsschicht.
  7. Package-Struktur nach einem der vorhergehenden Ansprüche, wobei die zweite Isolationsschicht in Kontakt mit der Package-Schicht steht.
  8. Package-Struktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Umverteilungsschicht, die über der Package-Schicht ausgebildet ist, wobei die Umverteilungsschicht mit dem Halbleiter-Die elektrisch verbunden ist.
  9. Package-Struktur nach einem der vorhergehenden Ansprüche, wobei die erste Isolationsschicht eine native Oxidschicht ist.
  10. Package-Struktur, umfassend: ein Substrat, einen Halbleiter-Die, der über dem Substrat ausgebildet ist, eine Package-Schicht, die zu dem Halbleiter-Die benachbart ist, eine leitfähige Struktur, die in der Package-Schicht ausgebildet ist, und eine Isolationsschicht, die auf der leitfähigen Struktur ausgebildet ist, wobei die Isolationsschicht mehr von einem Oxid eines einwertigen Metalls an einer ersten Position in der Nähe einer Außenfläche der Isolationsschicht als an einer zweiten Position in der Nähe einer Innenfläche, die mit der leitfähigen Struktur in Kontakt steht, umfasst.
  11. Package-Struktur nach Anspruch 10, wobei die leitfähige Struktur ein Metallmaterial umfasst, und das Oxid des einwertigen Metalls ein Metallelement umfasst, das jenem des Metallmaterials gleich ist.
  12. Package-Struktur nach Anspruch 10 oder 11, wobei der Gewichtsanteil des Oxids des einwertigen Metalls in der Nähe der Außenfläche der Isolationsschicht ungefähr das 1,5- bis 3-Fache des Gewichtsanteils des Oxids des einwertigen Metalls in der Nähe der Innenfläche der Isolationsschicht beträgt.
  13. Package-Struktur nach Anspruch 10, 11 oder 12, ferner umfassend: eine Umverteilungsschicht, die über der Package-Schicht ausgebildet ist, wobei die Umverteilungsschicht mit dem Halbleiter-Die elektrisch verbunden ist.
  14. Verfahren zum Ausbilden einer Package-Struktur, umfassend: Ausbilden einer leitfähigen Struktur über einem Substrat, Ausbilden eines Halbleiter-Die über einem Substrat, wobei der Halbleiter-Die durch die leitfähige Struktur umgeben wird, Durchführen eines Nassprozesses oder eines Plasmaprozesses an der leitfähigen Struktur, um eine Isolationsschicht über der leitfähigen Struktur auszubilden, wobei die Isolationsschicht eine zweite Isolationsschicht über einer ersten Isolationsschicht umfasst, wobei sowohl die erste Isolationsschicht als auch die zweite Isolationsschicht ein Oxid eines einwertigen Metalls umfassen, und ein Gewichtsanteil des Oxids des einwertigen Metalls in der zweiten Isolationsschicht größer ist als ein Gewichtsanteil des Oxids des einwertigen Metalls in der ersten Isolationsschicht, und Ausbilden einer Package-Schicht über dem Halbleiter-Die und der zweiten Isolationsschicht.
  15. Verfahren zum Ausbilden der Package-Struktur nach Anspruch 14, wobei das Durchführen des Nassprozesses an der leitfähigen Struktur umfasst: Anordnen des Substrats in einem chemischen Bad, wobei das chemische Bad eine Wasserstoffperoxid-Lösung (H2O2-Lösung) umfasst.
  16. Verfahren zum Ausbilden der Package-Struktur nach Anspruch 15, wobei die Wasserstoffperoxid-Lösung (H2O2-Lösung) eine Konzentration in einem Bereich von ungefähr 20 Gew.-% bis ungefähr 60 Gew.-% aufweist.
  17. Verfahren zum Ausbilden der Package-Struktur nach einem der Ansprüche 14 bis 16, das nach dem Durchführen des Nassprozesses an der leitfähigen Struktur ferner umfasst: Durchführen eines Reinigungsprozesses an der leitfähigen Struktur, wobei der Reinigungsprozess ein Stickstoffgas (N2) verwendet.
  18. Verfahren zum Ausbilden der Package-Struktur nach einem der Ansprüche 14 bis 17, ferner umfassend: Ausbilden einer Umverteilungsschicht, die über der Package-Schicht ausgebildet wird, wobei die Umverteilungsschicht mit dem Halbleiter-Die elektrisch verbunden wird.
  19. Verfahren zum Ausbilden der Package-Struktur nach einem der Ansprüche 14 bis 18, wobei das Durchführen des Plasmaprozesses umfasst: Durchführen eines Reinigungsprozesses an der leitfähigen Struktur, und Durchführen eines Plasmahauptprozesses an der leitfähigen Struktur.
  20. Verfahren zum Ausbilden der Package-Struktur nach Anspruch 19, wobei der Reinigungsprozess ein Stickstoffgas (N2) verwendet, und der Plasmahauptprozess ein Sauerstoffgas (O2) verwendet.
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