DE102014019414A1 - Fan-out-Gehäuse und Verfahren zu seiner Herstellung - Google Patents
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- 238000000034 method Methods 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title description 7
- 238000001465 metallisation Methods 0.000 claims abstract description 36
- 238000000465 moulding Methods 0.000 claims abstract description 29
- 150000001875 compounds Chemical class 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 203
- 239000000758 substrate Substances 0.000 claims description 31
- 239000010949 copper Substances 0.000 claims description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 18
- 229910052802 copper Inorganic materials 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 238000007747 plating Methods 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- LNUFLCYMSVYYNW-ZPJMAFJPSA-N [(2r,3r,4s,5r,6r)-2-[(2r,3r,4s,5r,6r)-6-[(2r,3r,4s,5r,6r)-6-[(2r,3r,4s,5r,6r)-6-[[(3s,5s,8r,9s,10s,13r,14s,17r)-10,13-dimethyl-17-[(2r)-6-methylheptan-2-yl]-2,3,4,5,6,7,8,9,11,12,14,15,16,17-tetradecahydro-1h-cyclopenta[a]phenanthren-3-yl]oxy]-4,5-disulfo Chemical compound O([C@@H]1[C@@H](COS(O)(=O)=O)O[C@@H]([C@@H]([C@H]1OS(O)(=O)=O)OS(O)(=O)=O)O[C@@H]1[C@@H](COS(O)(=O)=O)O[C@@H]([C@@H]([C@H]1OS(O)(=O)=O)OS(O)(=O)=O)O[C@@H]1[C@@H](COS(O)(=O)=O)O[C@H]([C@@H]([C@H]1OS(O)(=O)=O)OS(O)(=O)=O)O[C@@H]1C[C@@H]2CC[C@H]3[C@@H]4CC[C@@H]([C@]4(CC[C@@H]3[C@@]2(C)CC1)C)[C@H](C)CCCC(C)C)[C@H]1O[C@H](COS(O)(=O)=O)[C@@H](OS(O)(=O)=O)[C@H](OS(O)(=O)=O)[C@H]1OS(O)(=O)=O LNUFLCYMSVYYNW-ZPJMAFJPSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000012778 molding material Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 229910000881 Cu alloy Inorganic materials 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229920002577 polybenzoxazole Polymers 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- -1 titanium amide Chemical class 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910001152 Bi alloy Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910000978 Pb alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910007637 SnAg Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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Abstract
Eine Ausführungsform ist ein Gehäuse mit einer Formmasse, die einen Chip mit einer Kontaktinsel seitlich verkappt. Eine erste dielektrische Schicht wird auf der Formmasse und dem Chip hergestellt und hat eine erste Öffnung, die die Kontaktinsel freilegt. Eine erste Metallisierungsschicht wird auf der ersten dielektrischen Schicht ausgebildet, wobei die erste Metallisierungsschicht die erste Öffnung füllt. Eine zweite dielektrische Schicht wird auf der ersten Metallisierungsschicht und der ersten dielektrischen Schicht hergestellt und hat eine zweite Öffnung über der ersten Öffnung. Eine zweite Metallisierungsschicht wird auf der zweiten dielektrischen Schicht und in der zweiten Öffnung hergestellt.
Description
- Hintergrund der Erfindung
- Halbleiter-Bauelemente haben eine breite Palette von Anwendungsmöglichkeiten, wie zum Beispiel Personal Computer, Mobiltelefone, digitale Kameras und andere elektronische Geräte. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass nacheinander Isolier- oder dielektrische Schichten, leitende Schichten und Schichten aus halbleitenden Materialien auf einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithografie strukturiert werden, um darauf Schaltkomponenten und -elemente auszubilden. Normalerweise werden Dutzende oder Hunderte von integrierten Schaltungen auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Chips werden durch Zersägen der integrierten Schaltungen entlang einem Ritzgraben vereinzelt. Die einzelnen Chips werden dann zum Beispiel einzeln, in Mehrchipmodulen oder in anderen Verkappungsarten verkappt.
- Die Halbleiter-Branche verbessert die Integrationsdichte der verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerung der minimalen Elementbreite immer weiter, wodurch es möglich wird, mehr Komponenten in eine gegebene Fläche zu integrieren. Diese kleineren elektronischen Komponenten, wie etwa Chips von integrierten Schaltungen, können bei einigen Anwendungen auch kleinere Gehäuse erfordern, die weniger Fläche als herkömmliche Gehäuse beanspruchen.
- Kurze Beschreibung der Zeichnungen
- Für ein besseres Verständnis der vorliegenden Ausführungsformen und deren Vorzüge wird nun auf die nachstehende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen.
- Die
1 bis8 sind verschiedene Schnittansichten von Strukturen während des Herstellungsprozesses gemäß einer Ausführungsform. - Detaillierte Beschreibung der bevorzugten Ausführungsformen
- Die Herstellung und Anwendung der vorliegenden Ausführungsformen werden nachstehend näher beschrieben. Es dürfte jedoch wohlverstanden sein, dass die vorliegende Erfindung viele anwendbare erfinderische Ideen bereitstellt, die in einer breiten Palette von spezifischen Zusammenhängen verkörpert sein können. Die beschriebenen spezifischen Ausführungsformen veranschaulichen lediglich spezielle Möglichkeiten, den offenbarten Gegenstand herzustellen und zu nutzen, und beschränken nicht den Schutzumfang der verschiedenen Ausführungsformen.
- Nachstehend werden Ausführungsformen in Bezug auf einen speziellen Kontext beschrieben, und zwar eine Fan-out-Gehäusestruktur. Weitere Ausführungsformen können jedoch auch für andere Gehäusestrukturen verwendet werden. Die nachstehenden Figuren und die nachstehende Beschreibung zeigen vereinfachte Strukturen, um verschiedene Merkmale nicht zu verunklaren und um überflüssige Merkmale wegzulassen, die Fachleuten bekannt sein dürften. Gleiche Bezugssymbole in den Figuren weisen auf gleiche Komponenten hin. Auch wenn Verfahrens-Ausführungsformen als Ausführung von Schritten in einer bestimmten Reihenfolge beschrieben sein können, können andere Ausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden.
- Die
1 bis8 zeigen verschiedene Schnittansichten von Strukturen während eines Herstellungsprozesses gemäß einer Ausführungsform. -
1 zeigt zwei Chips10 , die mittels einer Haftschicht202 an ein Trägersubstrat200 geklebt werden. Bei einer Ausführungsform werden die Chips10 als Teil eines Wafers ausgebildet, und der Wafer wird dann vereinzelt, um einzelne Chips10 herzustellen. Die Chips10 können zum Beispiel eine integrierte Logikschaltung, ein Speicherchip, ein analoger Chip oder ein anderer Chip sein. Die Chips10 haben jeweils ein Substrat12 , eine Kontaktinsel14 auf dem Substrat12 und eine Passivierungsschicht16 , die über dem Substrat12 und der Kontaktinsel14 liegt. Das Substrat12 kann ein Halbleitersubstrat, wie etwa ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat oder dergleichen, sein, auf dem elektrische Schaltungen mit aktiven Bauelementen, wie etwa Transistoren, und/oder mit passiven Bauelementen, wie etwa Kondensatoren, Induktoren oder dergleichen, mit Halbleiter-Prozessen hergestellt werden. Die elektrischen Schaltungen, die auf dem Halbleitersubstrat hergestellt werden, können jede Art von Schaltungen sein, die für eine bestimmte Anwendung geeignet sind. Die elektrischen Schaltungen können zum Beispiel verschiedene n-Metalloxid-Halbleiter(NMOS)- und/oder p-Metalloxid-Halbleiter(PMOS)-Bauelemente enthalten, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen, die so miteinander verbunden sind, dass sie eine oder mehrere Funktionen ausführen. Die Funktionen können unter Verwendung verschiedener Strukturen ausgeführt werden, unter anderem Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteilungs- und Eingabe-Ausgabe-Schaltungen oder dergleichen. Gegebenenfalls können auch andere Schaltungen für einen bestimmten Zweck verwendet werden. Auf den elektrischen Schaltungen werden dielektrische Schichten und Metallleiterbahnen ausgebildet. Die dielektrischen Schichten können zum Beispiel aus einem dielektrischen Material mit einer kleinen Dielektrizitätskonstante (mit einem niedrigen k-Wert), wie etwa Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), SiOxCy, Aufschleuderglas, Aufschleuderpolymere, Silicium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffe daraus, Kombinationen davon oder dergleichen, mit einem geeigneten Verfahren hergestellt werden, wie etwa Aufschleudern, chemische Aufdampfung (CVD) und/oder Plasma-unterstützte chemische Aufdampfung (PECVD). Die Metallleiterbahnen, die zum Beispiel aus Kupfer, Wolfram, Aluminium und/oder deren Legierungen bestehen, werden in den dielektrischen Schichten ausgebildet und verbinden die elektrischen Schaltungen elektrisch miteinander und/oder mit der Kontaktinsel14 . - Die Kontaktinsel
14 wird auf der obersten dielektrischen Schicht des Substrats12 ausgebildet, um sie mit den darunter liegenden Metallisierungsschichten elektrisch zu verbinden. Bei einigen Ausführungsformen werden die Kontaktinseln14 aus Aluminium, Aluminiumkupfer, Aluminiumlegierungen, Kupfer, Kupferlegierungen oder dergleichen hergestellt. Die Passivierungsschicht16 wird auf der Oberseite des Substrats12 ausgebildet und wird so strukturiert, dass eine Öffnung16a entsteht, die zumindest einen Teil der Kontaktinsel14 freilegt. Die Passivierungsschicht16 kann eine Einfachschicht oder eine mehrschichtige Struktur sein. Bei einigen Ausführungsformen wird die Passivierungsschicht16 aus einem dielektrischen Material hergestellt, wie etwa undotiertes Silicatglas (USG), Siliciumnitrid, Siliciumoxid, Siliciumoxidnitrid oder einem nichtporösen Material. Bei einigen Ausführungsformen wird die Passivierungsschicht16 durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD) oder einem anderen geeigneten Verfahren hergestellt. - Bei einer Ausführungsform werden die Chips
10 auf dem Trägersubstrat200 zum Beispiel unter Verwendung eines Bestückungswerkzeugs positioniert, und die Chips10 werden mittels der Haftschicht202 , wie etwa eines geeigneten Klebstoffs, zum Beispiel eines UV-Klebstoffs (der sein Haftvermögen verliert, wenn er mit UV-Licht belichtet wird), oder Schicht-auf-Draht(FOW)-Materialien, mit dem Trägersubstrat200 verklebt. Das Trägersubstrat200 kann ein Substrat in Form eines Wafers oder ein Substrat in Form einer Platte sein. In Abhängigkeit von der Größe der Chips10 , der Größe des Trägersubstrats200 und dem speziellen Zweck können mehrere Dutzend oder mehrere Hundert oder noch mehr Chips10 an dem Trägersubstrat200 befestigt werden. Der Chip10 hat eine erste Seite10F (die hier auch als Vorderseite10F bezeichnet wird) und eine zweite Seite10B (die hier auch als Rückseite10B bezeichnet wird). Durch Positionieren der Chips10 an festgelegten Stellen auf dem Trägersubstrat200 wird bei einigen Ausführungsformen die Rückseite10B des Chips10 an der Haftschicht202 befestigt, sodass der Chip10 mit der Vorderseite nach oben auf das Trägersubstrat200 montiert wird. - In
2 wird eine Formmasse18 so geformt, dass sie die Chips10 zumindest seitlich verkappt. Seitliches Verkappen bedeutet, dass die Formmasse so geformt wird, dass sie den oder die Chip(s) an allen Seiten umgibt, aber sich nicht über die Oberseite des/der Chip(s) ausdehnt. Die Formmasse18 wird so geformt, dass sie die Spalte zwischen den Chips10 füllt. Die Formmasse18 kann durch Formpressen, Laminierung oder dergleichen geformt werden. Die Formmasse18 kann ein Komplex auf Epoxidbasis oder dergleichen sein. Die Formmasse18 kann zum Beispiel unter Verwendung eines thermischen Verfahrens mit einer konstanten Temperatur oder einer ansteigenden Temperatur in einem Bereich von etwa 120°C bis etwa 340°C gehärtet werden. Die Formmasse18 kann beim Herstellen der Chips10 zunächst die Oberseite der Chips10 bedecken, d. h. sich über die Oberseite ausbreiten, und dann geschliffen werden, um eine Opferschicht (nicht dargestellt) auf den Chips10 freizulegen. Die Opferschicht kann unter Verwendung eines Lösungsmittels, einer Chemikalie oder dergleichen entfernt werden. In einem Beispiel wird zum Entfernen der Opferschicht ein Nassätzprozess durchgeführt, der für die Opferschicht selektiv ist, wie etwa mit einer verdünnten KOH-Lösung, das heißt zum Beispiel mit etwa 3% bis etwa 5% KOH. Bei einigen Ausführungsformen werden die Vorderseiten10F der Chips10 nicht mit der Formmasse18 bedeckt, sodass die Kontaktinseln14 und die Passivierungsschichten16 freigelegt werden. Bei einer Ausführungsform ist die Oberseite der Passivierungsschicht16 niedriger als die Oberseite der Formmasse18 . Bei einigen Ausführungsformen ist die Oberseite der Passivierungsschicht16 im Wesentlichen genauso hoch wie die Oberseite der Formmasse18 . - Kommen wir nun zu
3 , wo eine erste dielektrische Schicht30 auf den Passivierungsschichten16 und den Kontaktinseln14 der Chips10 und auf der Formmasse18 hergestellt wird. Bei einigen Ausführungsformen ist die erste dielektrische Schicht30 eine Polybenzoxazol(PBO)-Schicht, eine Polyimid-Schicht, eine Benzocyclobuten(BCB)-Schicht, eine Epoxidschicht, eine Schicht aus einem lichtempfindlichen Material, ein anderes geeignetes Polymermaterial oder eine Kombination davon. Die erste dielektrische Schicht30 kann mit einem Schleuderbeschichtungsverfahren, Laminierverfahren oder dergleichen oder einer Kombination davon abgeschieden werden. Dann wird die erste dielektrische Schicht30 durch fotolithografische und/oder Ätzprozesse strukturiert, um Öffnungen30a herzustellen, über die die darunter liegenden Kontaktinseln14 freigelegt werden. Zumindest bei einigen Ausführungsformen wird die Öffnung30a über der Öffnung16a der Passivierungsschicht16 positioniert. Bei der dargestellten Ausführungsform ist die Größe (z. B. der Durchmesser) der Öffnung30a kleiner als die der Öffnung16a . Die Größe der Öffnung30a kann bei anderen erwogenen Ausführungsformen größer als die oder gleich der der Öffnung16a sein. - In
4 wird eine erste Metallisierungsschicht32 in Form von verschiedenen Leiterbahnen auf der ersten dielektrischen Schicht30 hergestellt, und die erste Metallisierungsschicht32 füllt die Öffnungen30a , sodass eine Vielzahl von ersten Kontaktverbindungen34 direkt auf einer entsprechenden Kontaktinsel14 entsteht. Bei einigen Ausführungsformen kann die erste Kontaktverbindung34 (von oben nach unten betrachtet) eine Ringform, eine ringähnliche Form, eine rechteckige Form, eine quadratähnliche Form, eine dreieckige Form, eine sechseckige Form, eine achteckige Form oder dergleichen haben. Außerdem kann die erste Kontaktverbindung34 eine geschlossene, durchbrochene oder unterbrochene Form haben. Bei einer Ausführungsform umfasst die erste Metallisierungsschicht32 eine erste Seed-Schicht32a und eine erste leitende Schicht32b . Die erste Seed-Schicht32a wird zum Beispiel auf der ersten dielektrischen Schicht30 abgeschieden, sodass sie die Unterseite und die Seitenwände der Öffnungen30a der ersten dielektrischen Schicht30 bedeckt. Die erste Seed-Schicht32a kann Kupfer, Titan, Titannidrid, eine Kombination aus Kupfer und Titan (Ti/Cu) oder dergleichen oder eine Kombination davon sein und wird durch Atomlagenabscheidung (ALD), Sputtern, ein anderes physikalisches Aufdampfungsverfahren (PVD-Verfahren) oder dergleichen abgeschieden. Die erste leitende Schicht32b wird auf der ersten Seed-Schicht32a hergestellt und füllt die Öffnungen30a der ersten dielektrischen Schicht30 . Die erste leitende Schicht32b kann Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, Wolfram, eine Wolframlegierung oder eine Kombination davon sein und wird durch ein Plattierungsverfahren hergestellt, wie etwa stromloses Plattieren, Elektroplattieren oder dergleichen. Bei einer Ausführungsform wird eine Verkupferung durchgeführt, indem die Auswahl der Zusätze so modifiziert wird und die Konzentration der Kupferlösung so gesteuert wird, dass die Oberfläche der ersten leitenden Schicht32b in der Öffnung30a eine ebene Metall-Oberfläche32s bildet. Die Verkupferung wird zum Beispiel mit einer Plattierungsgeschwindigkeit durchgeführt, die größer als etwa 1 μm/min ist. Die erste leitende Schicht32b , die in der Öffnung30a hergestellt worden ist, hat eine Breite B und eine Höhe H. Die Höhe H ist zum Beispiel kleiner als 10 μm. Die Höhe H kann etwa 3 μm betragen. Bei einer Ausführungsform ist das Verhältnis B/H größer als etwa 2. Bei einer weiteren Ausführungsform ist das Verhältnis B/H kleiner als etwa 20. Bei einer weiteren Ausführungsform liegt das Verhältnis B/H in dem Bereich von 2 bis 20. Dann werden fotolithografische und Ätzprozesse durchgeführt, um die erste leitende Schicht32b und die erste Seed-Schicht32a so zu strukturieren, dass die gewünschte Struktur für die erste Metallisierungsschicht32 entsteht. Die erste Metallisierungsschicht32 ist eine Post-Passivation-Interconnect(PPI)-Struktur, die als eine Verbindungsleitungsschicht, eine Stromleitung, eine Umverteilungsleitung (RDL), ein Induktor, ein Kondensator oder eine passive Komponente fungieren kann. - In
5 wird eine zweite dielektrische Schicht40 auf der ersten dielektrischen Schicht30 und der ersten Metallisierungsschicht32 hergestellt. Bei einigen Ausführungsformen ist die zweite dielektrische Schicht40 eine Polybenzoxazol(PBO)-Schicht, eine Polyimid-Schicht, eine Benzocyclobuten(BCB)-Schicht, eine Epoxidschicht, eine Schicht aus einem lichtempfindlichen Material, ein anderes geeignetes Polymermaterial oder eine Kombination davon. Die zweite dielektrische Schicht40 kann mit einem Schleuderbeschichtungsverfahren, Laminierverfahren oder dergleichen oder einer Kombination davon abgeschieden werden. Dann wird die zweite dielektrische Schicht40 durch fotolithografische und/oder Ätzprozesse strukturiert, um Öffnungen40a herzustellen, über die Teile der darunter liegenden ersten Metallisierungsschicht32 freigelegt werden. Bei zumindest einigen Ausführungsformen wird die erste Kontaktverbindung34 durch die Öffnung40a freigelegt, da sich die Öffnung40a über der Öffnung30a der ersten dielektrischen Schicht30 befindet. Die Größe der Öffnung40a ist zum Beispiel im Wesentlichen gleich der der Öffnung30a . Die Größe der Öffnung40a kann aber auch größer oder kleiner als die der Öffnung30a sein. - Dann wird, wie in
6 gezeigt ist, eine zweite Metallisierungsschicht42 in Form von verschiedenen Leiterbahnen oder Kontaktflächen auf der zweiten dielektrischen Schicht40 hergestellt, und die zweite Metallisierungsschicht42 wird auch in den Öffnungen40a hergestellt, sodass eine Vielzahl von zweiten Kontaktverbindungen44 direkt auf einer entsprechenden ersten Kontaktverbindung34 entsteht. Bei einigen Ausführungsformen hat die zweite Kontaktverbindung44 eine Ringform, eine ringähnliche Form, eine rechteckige Form, eine quadratähnliche Form, eine dreieckige Form, eine sechseckige Form, eine achteckige Form oder dergleichen. Außerdem kann die zweite Kontaktverbindung44 eine geschlossene, durchbrochene oder unterbrochene Form haben. Bei einer Ausführungsform umfasst die zweite Metallisierungsschicht42 eine zweite Seed-Schicht42a und eine zweite leitende Schicht42b . Die zweite Seed-Schicht42a wird zum Beispiel auf der zweiten dielektrischen Schicht40 abgeschieden, sodass sie die Unterseite und die Seitenwände der Öffnungen40a der zweiten dielektrischen Schicht40 bedeckt. Die zweite Seed-Schicht42a kann Kupfer, Titan, Titannidrid, eine Kombination aus Kupfer und Titan (Ti/Cu) oder dergleichen oder eine Kombination davon sein und wird durch Atomlagenabscheidung (ALD), Sputtern, ein anderes physikalisches Aufdampfungsverfahren (PVD-Verfahren) oder dergleichen abgeschieden. Die zweite leitende Schicht42b wird auf der zweiten Seed-Schicht42a hergestellt. Die zweite leitende Schicht42b wird auch in den Öffnungen40a der zweiten dielektrischen Schicht40 hergestellt. In Abhängigkeit von der Größe der Öffnung und der Steuerung des Plattierungsprozesses kann die zweite leitende Schicht42b die Öffnung40a teilweise füllen (wie es in6 gezeigt ist) oder sie kann die Öffnung40a vollständig füllen (nicht dargestellt). Die zweite leitende Schicht42b kann Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, Wolfram, eine Wolframlegierung oder eine Kombination davon sein und wird durch ein Plattierungsverfahren hergestellt, wie etwa stromloses Plattieren, Elektroplattieren oder dergleichen. Dann werden fotolithografische und Ätzprozesse durchgeführt, um die zweite leitende Schicht42b und die zweite Seed-Schicht42a so zu strukturieren, dass die gewünschte Struktur für die zweite Metallisierungsschicht42 freigelegt wird. Die zweite Metallisierungsschicht42 enthält die zweite Kontaktverbindung44 , die mit der ersten Kontaktverbindung34 elektrisch verbunden ist. Die zweite Metallisierungsschicht42 kann als eine Verbindungsschicht, eine Stromleitung, eine Umverteilungsleitung (RDL), ein Induktor, ein Kondensator oder eine passive Komponente fungieren. Die Kontaktverbindung44 ist hier zwar als vertikal an die Kontaktverbindung34 angepasst dargestellt, aber auch andere Anordnungen, wie etwa eine Kontaktverbindung44 , die von der Kontaktverbindung34 versetzt ist, liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung. - Kommen wir nun zu
7 , wo Kontakthügel50 auf der zweiten Metallisierungsschicht42 ausgebildet werden. Bei einer Ausführungsform sind die Kontakthügel50 Lötkontakthügel, die zum Beispiel bleifreies Lötmetall, SnAg oder ein Lötmaterial enthalten, das Zinn-, Blei-, Silber-, Kupfer-, Nickel- oder Bismut-Legierungen oder eine Kombination davon enthält. Die Lötkontakthügel können dadurch hergestellt werden, dass Lotkugeln positioniert werden oder eine Lötschicht mit einem Reflow-Verfahren abgeschieden wird. Bei einigen Ausführungsformen ist der Kontakthügel50 ein Kupfersäulen-Kontakthügel, ein Metall-Kontakthügel, der Nickel oder Gold enthält, oder eine Kombination davon. Bei einer Ausführungsform haben die Kontakthügel50 jeweils einen Durchmesser, der größer als etwa 200 μm ist. Dann wird optional eine Schutzschicht52 auf der zweiten Metallisierungsschicht42 und der zweiten dielektrischen Schicht40 und um einen Teil der Kontakthügel50 herum ausgebildet. Zum Beispiel werden obere Teile50a der Kontakthügel50 freigelegt und dehnen sich über die Schutzschicht52 hinaus aus. Bei einer Ausführungsform ist die Schutzschicht52 ein Versteifungsmaterial, das eine Formmasse oder dergleichen ist und eine bauliche Abstützung bietet. - Dann wird, wie in
8 gezeigt ist, das Trägersubstrat200 von den Chips10 und der Formmasse18 abgelöst, und anschließend wird die resultierende Struktur in eine Vielzahl von einzelnen Gehäusen zersägt, die auch als Fan-out-Gehäuse bezeichnet werden. Bei einer Ausführungsform wird eine Folie204 auf der Haftschicht202 vorgesehen, die die Rückseite10B der Chips10 und die Rückseite der Formmasse18 bedeckt. Das Fan-out-Gehäuse enthält ein oder mehr Chips10 und zwei Metallisierungsschichten32 und42 auf der Vorderseite10F des Chips10 , wobei eine Stapel-Kontaktlochstruktur54 mit der zweiten Kontaktverbindung44 und der ersten Kontaktverbindung34 auf der Kontaktinsel14 des Chips10 positioniert ist und mit dieser elektrisch verbunden ist. Wie gezeigt ist, wird die erste Kontaktverbindung34 in der Öffnung30a der ersten dielektrischen Schicht30 hergestellt. Die erste Kontaktverbindung34 umfasst die erste Seed-Schicht32a , die die Unterseite und die Seitenwand der Öffnung30a bedeckt, und die erste leitende Schicht32b , die die Öffnung30a füllt. Die Oberseite der ersten Kontaktverbindung34 ist gemäß einer Ausführungsform eine ebene Metallfläche. Die zweite Kontaktverbindung44 wird in der Öffnung40a der zweiten dielektrischen Schicht40 hergestellt. Die zweite Kontaktverbindung44 umfasst die zweite Seed-Schicht42a , die die Unterseite und die Seitenwand der Öffnung40a bedeckt, und die zweite leitende Schicht42b in der Öffnung40a . Die zweite Kontaktverbindung44 wird so auf der ersten Kontaktverbindung34 hergestellt, dass die zweite Seed-Schicht42a zwischen die erste leitende Schicht32b und die zweite leitende Schicht42b geschichtet wird. Durch Modifizieren der Plattierungsgeschwindigkeit für die erste leitende Schicht32b und Einstellen des Verhältnisses B/H der ersten leitenden Schicht32b kann eine ebene Metallfläche auf der ersten Kontaktverbindung34 ausgebildet werden und der Dickenspalt zwischen der Formmasse18 und der ersten dielektrischen Schicht30 kann minimiert werden, und daher wird das fotolithografische Fenster für die zweite dielektrische Schicht40 vergrößert und es wird ein Fan-out-Gehäuse mit kleinen Abständen erzielt. Darüber hinaus können unter Verwendung einiger Ausführungsformen die Kosten gesenkt werden. - Eine Ausführungsform ist ein Gehäuse, das einen Chip mit einem Substrat und einer Kontaktinsel auf dem Substrat und eine Formmasse hat, die den Chip seitlich verkappt. Auf der Formmasse und dem Chip wird eine erste dielektrische Schicht ausgebildet, die eine erste Öffnung hat, die die Kontaktinsel freilegt. Auf der ersten dielektrischen Schicht wird eine erste Metallisierungsschicht hergestellt, die die erste Öffnung füllt. Auf der ersten Metallisierungsschicht und der ersten dielektrischen Schicht wird eine zweite dielektrische Schicht hergestellt, die eine zweite Öffnung über der ersten Öffnung hat. Auf der zweiten dielektrischen Schicht und in der zweiten Öffnung wird eine zweite Metallisierungsschicht hergestellt.
- Eine weitere Ausführungsform ist ein Gehäuse, das einen Chip mit einem Substrat und einer Kontaktinsel auf dem Substrat und eine Formmasse hat, die den Chip seitlich verkappt. Auf der Formmasse und dem Chip wird eine erste dielektrische Schicht ausgebildet, die eine erste Öffnung hat, die die Kontaktinsel freilegt. Auf der ersten dielektrischen Schicht wird eine erste Seed-Schicht hergestellt, die die Seitenwand und die Unterseite der ersten Öffnung bedeckt. Auf der ersten Seed-Schicht wird eine erste leitende Schicht hergestellt, die die erste Öffnung füllt. Auf der ersten leitenden Schicht wird eine zweite dielektrische Schicht hergestellt, die eine zweite Öffnung direkt über der ersten Öffnung hat. Eine zweite Seed-Schicht wird auf der zweiten dielektrischen Schicht hergestellt und bedeckt die Seitenwand und die Unterseite der zweiten Öffnung. Auf der zweiten Seed-Schicht wird eine zweite leitende Schicht hergestellt.
- Eine weitere Ausführungsform ist ein Verfahren mit den folgenden Schritten: Bereitstellen eines Chips mit einer Kontaktinsel; Formen einer Formmasse, die den Chip seitlich verkappt, wobei die Kontaktinsel durch die Formmasse hindurch freigelegt wird; Herstellen einer ersten dielektrischen Schicht auf der Formmasse und dem Chip; Ausbilden einer ersten Öffnung, die die Kontaktinsel freilegt, in der ersten dielektrischen Schicht; Herstellen einer ersten leitenden Schicht auf der ersten dielektrischen Schicht und Verfüllen der ersten Öffnung, wobei die erste leitende Schicht in der ersten Öffnung eine ebene Oberfläche hat; Herstellen einer zweiten dielektrischen Schicht auf der ersten leitenden Schicht und der ersten dielektrischen Schicht; Ausbilden einer zweiten Öffnung, die die erste leitende Schicht über der ersten Öffnung freilegt, in der zweiten dielektrischen Schicht und Herstellen einer zweiten leitenden Schicht, die über die zweite Öffnung physisch in Kontakt mit der ersten leitenden Schicht kommt, auf der zweiten dielektrischen Schicht.
- Zwar sind hier die vorliegenden Ausführungsformen und ihre Vorzüge näher beschrieben worden, aber es dürfte klar sein, dass verschiedene Änderungen, Ersetzungen und Abwandlungen vorgenommen werden können, ohne von dem Grundgedanken und dem Schutzumfang der Erfindung abzuweichen, die in den angefügten Ansprüchen definiert ist. Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die in der Patentbeschreibung beschriebenen speziellen Ausführungsformen der Verfahren, Vorrichtungen, Herstellungsweisen, stofflichen Zusammensetzungen, Mittel, Methoden und Schritte beschränkt sein. Wie Fachleute aus der Patentbeschreibung problemlos erkennen dürften, können zurzeit bestehende oder später zu entwickelnde Verfahren, Vorrichtungen, Herstellungsweisen, stoffliche Zusammensetzungen, Mittel, Methoden oder Schritte, die im Wesentlichen die gleiche Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden Ausführungsformen, die hier beschrieben worden sind, gemäß der vorliegenden Erfindung genutzt werden. Daher sollen die angefügten Ansprüche auch solche Verfahren, Vorrichtungen, Herstellungsweisen, stofflichen Zusammensetzungen, Mittel, Methoden oder Schritte einschließen.
Claims (20)
- Gehäuse mit: einem Chip mit einem Substrat und einer Kontaktinsel auf dem Substrat; einer Formmasse, die den Chip seitlich verkappt; einer ersten dielektrischen Schicht, die sich auf der Formmasse und dem Chip befindet und eine erste Öffnung hat, die die Kontaktinsel freilegt; einer ersten Metallisierungsschicht auf der ersten dielektrischen Schicht, wobei die erste Metallisierungsschicht die erste Öffnung füllt und sich seitlich über die Formmasse ausdehnt; einer zweiten dielektrischen Schicht, die sich auf der ersten Metallisierungsschicht und der ersten dielektrischen Schicht befindet und eine zweite Öffnung über der ersten Öffnung hat; und einer zweiten Metallisierungsschicht, die sich auf der zweiten dielektrischen Schicht befindet, über die zweite Öffnung mit der ersten Metallisierungsschicht elektrisch verbunden ist und sich seitlich über die Formmasse ausdehnt.
- Gehäuse nach Anspruch 1, wobei die zweite Metallisierungsschicht in der zweiten Öffnung gebildet ist und physisch in Kontakt mit der ersten Metallisierungsschicht ist.
- Gehäuse nach Anspruch 1, wobei die zweite Metallisierungsschicht eine Seitenwand und eine Unterseite der zweiten Öffnung bedeckt.
- Gehäuse nach Anspruch 1, wobei die erste Metallisierungsschicht eine erste Seed-Schicht und eine erste leitende Schicht, die auf der ersten Seed-Schicht gebildet ist, aufweist.
- Gehäuse nach Anspruch 4, wobei die erste Seed-Schicht Titan enthält und die erste leitende Schicht Kupfer enthält.
- Gehäuse nach Anspruch 1, wobei die zweite Metallisierungsschicht eine zweite Seed-Schicht und eine zweite leitende Schicht, die auf der zweiten Seed-Schicht hergestellt ist, aufweist.
- Gehäuse nach Anspruch 6, wobei die zweite Seed-Schicht Titan enthält und die zweite leitende Schicht Kupfer enthält.
- Gehäuse nach Anspruch 1, das weiterhin einen Kontakthügel auf der zweiten Metallisierungsschicht aufweist.
- Gehäuse nach Anspruch 9, das weiterhin eine Schutzschicht auf der zweiten Metallisierungsschicht und der zweiten dielektrischen Schicht und um einen Teil des Kontakthügels herum aufweist.
- Gehäuse nach Anspruch 1, wobei der Chip eine Passivierungsschicht auf dem Substrat aufweist, die einen Teil der Kontaktinsel bedeckt, und die erste dielektrische Schicht auf der Passivierungsschicht hergestellt ist.
- Gehäuse mit: einem Chip mit einem Substrat und einer Kontaktinsel auf dem Substrat; einer Formmasse, die den Chip seitlich verkappt; einer ersten dielektrischen Schicht, die sich auf der Formmasse und dem Chip befindet und eine erste Öffnung hat, die die Kontaktinsel freilegt; einer ersten Seed-Schicht, die sich auf der ersten dielektrischen Schicht befindet und eine Seitenwand und eine Unterseite der ersten Öffnung bedeckt; einer ersten leitenden Schicht, die sich auf der ersten Seed-Schicht befindet und die erste Öffnung füllt; einer zweiten dielektrischen Schicht, die sich auf der ersten leitenden Schicht befindet und eine zweite Öffnung direkt über der ersten Öffnung hat; einer zweiten Seed-Schicht, die sich auf der zweiten dielektrischen Schicht befindet und eine Seitenwand und eine Unterseite der zweiten Öffnung bedeckt; und einer zweiten leitenden Schicht, die sich auf der zweiten Seed-Schicht befindet.
- Gehäuse nach Anspruch 11, wobei die zweite leitende Schicht entlang der Seitenwand und der Unterseite der zweiten Öffnung gebildet ist.
- Gehäuse nach Anspruch 11, wobei die erste Seed-Schicht Titan enthält und die erste leitende Schicht Kupfer enthält.
- Gehäuse nach Anspruch 11, wobei die zweite Seed-Schicht Titan enthält und die zweite leitende Schicht Kupfer enthält.
- Gehäuse nach Anspruch 11, das weiterhin einen Kontakthügel auf der zweiten leitenden Schicht aufweist.
- Gehäuse nach Anspruch 15, das weiterhin eine Schutzschicht auf der zweiten leitenden Schicht und der zweiten dielektrischen Schicht und um einen Teil des Kontakthügels herum aufweist.
- Verfahren mit den folgenden Schritten: Bereitstellen eines Chips mit einer Kontaktinsel; Bilden einer Formmasse, die den Chip seitlich verkappt, wobei die Kontaktinsel durch die Formmasse hindurch freigelegt wird; Bilden einer ersten dielektrischen Schicht auf der Formmasse und dem Chip; Ausbilden einer ersten Öffnung, die die Kontaktinsel freilegt, in der ersten dielektrischen Schicht; Bilden einer ersten leitenden Schicht auf der ersten dielektrischen Schicht und Verfüllen der ersten Öffnung, wobei die erste leitende Schicht in der ersten Öffnung eine ebene Oberfläche hat; Bilden einer zweiten dielektrischen Schicht auf der ersten leitenden Schicht und der ersten dielektrischen Schicht; Bilden einer zweiten Öffnung, die die erste leitende Schicht über der ersten Öffnung freilegt, in der zweiten dielektrischen Schicht und Bilden einer zweiten leitenden Schicht, die über die zweite Öffnung physisch in Kontakt mit der ersten leitenden Schicht kommt, auf der zweiten dielektrischen Schicht.
- Verfahren nach Anspruch 17, wobei die erste leitende Schicht mittels eines Verkupferungsverfahrens mit einer Plattierungsgeschwindigkeit gebildet wird, die größer als 1 μm/min ist.
- Verfahren nach Anspruch 17, wobei die erste leitende Schicht, die in der ersten Öffnung gebildet wird, eine Breite (B) und eine Höhe (H) hat und das Verhältnis B/H kleiner als 20 ist.
- Verfahren nach Anspruch 17, wobei die erste leitende Schicht, die in der ersten Öffnung gebildet wird, eine Breite (B) und eine Höhe (H) hat und das Verhältnis B/H größer als 20 ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201461928836P | 2014-01-17 | 2014-01-17 | |
US61/928,836 | 2014-01-17 | ||
US14/322,842 US9824989B2 (en) | 2014-01-17 | 2014-07-02 | Fan-out package and methods of forming thereof |
US14/322,842 | 2014-07-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102014019414A1 true DE102014019414A1 (de) | 2015-07-23 |
DE102014019414B4 DE102014019414B4 (de) | 2023-06-07 |
Family
ID=53497609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014019414.0A Active DE102014019414B4 (de) | 2014-01-17 | 2014-12-22 | Fan-out-Gehäuse und Verfahren zu seiner Herstellung |
Country Status (5)
Country | Link |
---|---|
US (4) | US9824989B2 (de) |
KR (1) | KR101806596B1 (de) |
CN (1) | CN104795371B (de) |
DE (1) | DE102014019414B4 (de) |
TW (1) | TWI553749B (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US9824989B2 (en) | 2014-01-17 | 2017-11-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package and methods of forming thereof |
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US8759209B2 (en) | 2010-03-25 | 2014-06-24 | Stats Chippac, Ltd. | Semiconductor device and method of forming a dual UBM structure for lead free bump connections |
TWI414027B (zh) | 2010-06-30 | 2013-11-01 | 矽品精密工業股份有限公司 | 晶片尺寸封裝件及其製法 |
CN102487049B (zh) | 2010-12-02 | 2014-10-15 | 矽品精密工业股份有限公司 | 半导体基板及其制法 |
JP5734670B2 (ja) * | 2011-01-07 | 2015-06-17 | 富士フイルム株式会社 | 被めっき層形成用組成物、金属膜を有する積層体の製造方法 |
CN102169879B (zh) | 2011-01-30 | 2013-10-02 | 南通富士通微电子股份有限公司 | 高集成度晶圆扇出封装结构 |
TWI575684B (zh) * | 2011-06-13 | 2017-03-21 | 矽品精密工業股份有限公司 | 晶片尺寸封裝件 |
US8829676B2 (en) | 2011-06-28 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for wafer level package |
US9373527B2 (en) * | 2013-10-30 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip on package structure and method |
US9941244B2 (en) * | 2013-12-09 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protective layer for contact pads in fan-out interconnect structure and method of forming same |
US9824989B2 (en) | 2014-01-17 | 2017-11-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package and methods of forming thereof |
-
2014
- 2014-07-02 US US14/322,842 patent/US9824989B2/en active Active
- 2014-12-22 DE DE102014019414.0A patent/DE102014019414B4/de active Active
- 2014-12-22 KR KR1020140185941A patent/KR101806596B1/ko active IP Right Grant
- 2014-12-25 TW TW103145535A patent/TWI553749B/zh active
- 2014-12-26 CN CN201410827179.8A patent/CN104795371B/zh active Active
-
2017
- 2017-10-06 US US15/727,070 patent/US10366960B2/en active Active
-
2019
- 2019-07-29 US US16/525,083 patent/US10741511B2/en active Active
-
2020
- 2020-08-10 US US16/989,466 patent/US11532577B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN104795371A (zh) | 2015-07-22 |
US9824989B2 (en) | 2017-11-21 |
US10366960B2 (en) | 2019-07-30 |
KR20150086170A (ko) | 2015-07-27 |
US20200373264A1 (en) | 2020-11-26 |
US10741511B2 (en) | 2020-08-11 |
US20190355684A1 (en) | 2019-11-21 |
DE102014019414B4 (de) | 2023-06-07 |
KR101806596B1 (ko) | 2017-12-07 |
US11532577B2 (en) | 2022-12-20 |
US20180033747A1 (en) | 2018-02-01 |
CN104795371B (zh) | 2017-09-29 |
US20160005702A1 (en) | 2016-01-07 |
TW201533811A (zh) | 2015-09-01 |
TWI553749B (zh) | 2016-10-11 |
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R012 | Request for examination validly filed | ||
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R016 | Response to examination communication | ||
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