CN1790160A - 掩模和半导体装置的制造方法以及薄膜晶体管阵列面板 - Google Patents

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Abstract

本发明提供了一种曝光掩模，该曝光掩模包括：挡光不透明区，阻挡入射光；半透明区；和透明区，使大部分入射光穿过，其中，半透明区产生在大约－70°至大约+70°范围内的相位差。

Description

掩模和半导体装置的制造方法以及薄膜晶体管阵列面板
本申请要求于2004年12月14日和2005年6月10日提交的第10-2004-0105547号和第10-2005-0049614号韩国专利申请的优先权，这些申请的内容通过引用全部包含于此。
技术领域
本发明涉及一种利用照相平版印刷术处理薄膜的掩模以及使用这种掩模来制造半导体装置如薄膜晶体管阵列面板的方法。
背景技术
近来，在很多应用中，平板显示器，例如，液晶显示器(LCD)、有机发光二极管(OLED)显示器和等离子体显示面板(PDP)正代替笨重又大的阴极射线管(CRT)。
为了显示图像，PDP利用来自气体放电的等离子体，OLED激发发射性有机或聚合物材料发光，LCD在液晶(LC)层中产生电场，该电场确定LC层中的LC分子的取向。LC分子的取向控制入射到LC层的光的透过率。
平板显示装置通常包括设置有多个像素的下面板，多个像素以矩阵排列。矩阵中的每个像素包括开关元件，该开关元件连接到多条信号线，这些信号线将信号传输到矩阵中的开关元件。与该下面板相对设置的是上面板，上面板设置有多个彩色滤光器。平板显示装置还具有将信号驱动到信号线的多个驱动元件。
利用照相平版印刷术和蚀刻步骤使多层薄膜在这些面板上形成图案，以在绝缘层中形成信号线和接触孔。由于照相平版印刷术昂贵且耗时，所以期望减少平版印刷术步骤的数量。
                         发明内容
本发明提供了一种利用光刻胶蚀刻掩模使一层或多层薄膜图案化的技术，该光刻胶蚀刻掩模被提供一个或多个更薄的部分。如这里所公开的，光刻胶蚀刻掩模使得一层或多层的部分不被蚀刻，同时所述层的暴露部分被蚀刻。此后，“回蚀”工艺完全去除薄的部分以暴露所述层在薄层之下的部分，同时留下光刻胶蚀刻掩模的较厚部分以保护所述层的其它部分。因此，光刻胶蚀刻掩模的薄部分被提供了均匀的厚度以使得它们在回蚀工艺中完全被去除。
根据本发明的一个实施例，提供了一种曝光掩模，该曝光掩模包括：挡光不透明区，阻挡入射光；透明区，允许大部分入射光穿过；半透明区，在穿过它的光中产生大约-70°至大约+70°之间的相位差。半透明区的透光率可为透明区的透光率的20％-40％之间。半透明区可含有硅化钼(MoSi)。
挡光不透明区可含有不透明材料如铬(Cr)。
根据本发明的实施例，还提供了一种利用曝光掩模制造半导体装置的方法，该方法包括：在具有至少两层薄膜的基板上涂覆光刻胶；利用一个曝光掩模使光刻胶曝光并显影，以形成具有第一部分和第二部分的光刻胶图案，第二部分比第一部分厚；使用所述光刻胶图案作为蚀刻掩模来蚀刻两层薄膜。
因此制造的半导体装置可被用于显示面板如LCD、OLED。
根据本发明的一个实施例，还提供了一种用于制造薄膜晶体管阵列面板的方法，该方法包括：形成包括栅极的栅极线；在栅极线上形成栅极绝缘层；在栅极绝缘层上形成半导电层；在半导电层的上形成数据线和漏极；在数据线和所述漏极上方沉积钝化层；形成与漏极连接的像素电极，其中，在照相平版印刷术工艺中利用一个曝光掩模来蚀刻半导电层、数据线和漏极，并且其中，曝光掩模包括半透明区和挡光不透明区，所述半透明区在入射光中产生大约-70°至大约+70°范围内的相位差。
根据本发明的另一实施例，在照相平版印刷术工艺中利用曝光掩模形成光刻胶图案，该光刻胶图案包括第一部分和比第一部分厚的第二部分。第一部分和第二部分分别面向源极和漏极之间的沟道区，及数据线和漏极上的引线区。
在照相平版印刷术工艺中，引线区和沟道区可分别与挡光不透明区和半透明区对准。
该方法还可包括在半导体层和数据线及漏极的指定部分之间形成欧姆接触。
一种用于形成数据线、漏极、欧姆接触和半导电层的工艺可包括：沉积本征硅层、非本征硅层和导电层；形成光刻胶蚀刻掩模，该光刻胶蚀刻掩模包括第一部分和第二部分，第一部分用于保护源极和漏极之间的沟道区，第二部分用于保护数据线和漏极上的引线区，第二部分比第一部分厚；蚀刻光刻胶蚀刻掩模外部的导电层；去除光刻胶蚀刻掩模的第一部分以暴露沟道区上方的导电层；蚀刻在光刻胶蚀刻掩模外部的区域中的硅层和掺杂的硅层；蚀刻在沟道区中的导电层和非本征硅层；去除第二部分光刻胶。
                         附图说明
本发明由以下参照附图提出的本发明的实施例详细地示出，其中：
图1是根据本发明实施例的用于LCD的TFT阵列面板的布局图；
图2和图3分别是沿线II-II′和线III-III′截取的图1中示出的TFT阵列面板的剖视图；
图4是根据本发明实施例的在制造这种阵列面板的方法的第一步骤中的图1至图3示出的TFT阵列面板的布局图；
图5A和图5B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图；
图6A和图6B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了图5A和图5B中显示的步骤的下一步骤；
图7A和图7B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了在图6A和图6B中示出的步骤的下一步骤；
图8A和图8B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了在图7A和图7B中示出的步骤的下一步骤；
图9A和图9B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了在图8A和图8B中示出的步骤的下一步骤；
图10是在图9A和图9B中示出的步骤的下一步骤中TFT阵列面板的布局图；
图11A和图11B分别是沿线XIA-XIA′和线XIB-XIB′截取的图10中示出的TFT阵列面板的剖视图；
图12是在图11A和图11B中示出的步骤的下一步骤中TFT阵列面板的布局图；
图13A和图13B分别是沿线XIIIA-XIIIA′和线XIIIB-XIIIB′截取的在图12中示出的TFT阵列面板的剖视图；
图14是根据本发明实施例的掩模的剖视图。
                         具体实施方式
现在通过参照附图详细示出实施例的方式来描述本发明。相同的标号表示相同的元件。
在附图中，为了清晰，夸大了层和区的厚度。应该理解，当元件如层、区或基板被称作在另一元件“上”时，该元件可以直接在另一元件上或也可存在中间元件。相反，当元件被称作“直接”在另一元件“上”时，不存在中间元件。
图1至图3示出了根据本发明的一个实施例的用于LCD的TFT阵列面板。图1是TFT阵列面板的布局图，图2和图3分别是沿图1中的线II-II′和线III-III′截取的TFT阵列面板的剖视图。
如图1至图3所示，多条栅极线121和多条存储电极线131形成在绝缘基板110(例如，透明玻璃)上。传输栅极信号的栅极线121基本上在横向方向延伸。每条栅极线121包括：多个部分，每个部分形成栅极124；和端部129，具有用于与另一层或外部驱动电路接触的扩大区域。驱动电路可集成在绝缘基板110上。
每条存储电极线131与两条栅极线121分隔开且在栅极线121的任一侧，并且基本上在横向方向延伸。每条存储电极线131被供给预定的电压(例如，另一面板(未显示)的公共电压)。存储电极线131可包括多个扩大部分，每个扩大部分具有扩大区域，存储电极线131可靠近于相应的栅极线121放置以提高开口率。
栅极线121和存储电极线131优选地由金属(例如，Al、Al合金、Ag、Ag合金、Cu、Cu合金、Mo、Mo合金、Cr、Ti或Ta)制成。如图2所示，每条栅极线121包括具有不同物理特性的两层薄膜：下膜121p和上膜121q。上膜121q优选地由低电阻金属(例如，Al或Al合金)制成，以减少栅极线121的信号延迟和压降。上膜121q的厚度可为1,000-3,000埃。另一方面，下膜121p优选地由如Cr、Mo或Mo合金等材料制成，该材料与如氧化铟锡(ITO)或氧化铟锌(IZO)等材料具有良好的物理、化学和电接触性能。下膜121p的厚度可为100-1,000埃。在一个实施例中，Mo被用于下膜，Al-Nd合金被用于上膜。可选择地，Al-Nd合金可被用于下膜，Mo可被用于上膜。
在图2和图3中，栅极124的下膜和上膜分别由标号124p和124q表示，而端部129的下膜和上膜分别由标号129p和129q表示。存储电极线131的下膜和上膜分别由标号131p和131q表示。栅极线121的端部129的上膜129q的部分可被去除以暴露下膜129p的下伏部分。
此外，上膜121q、124q、129q和131q和下膜121p、124p、129p和131p的侧面可形成为锥形，所述侧面相对于基板110的表面的倾斜角度可在大约30度至大约80度之间。
栅极绝缘层140优选地由硅氮化物(SiNx)制成，形成在栅极线121和存储电极线131上。
多个半导体带151优选地由氢化非晶硅(缩写为“α-Si”)制成，形成在栅极绝缘层140上。每个半导体带151基本上沿纵向方向延伸，并具有向栅极124分支的多个突出154。
多个欧姆接触带161和欧姆接触岛165形成在半导体带151上，每个优选地由硅化物或用n型杂质重掺杂的n+氢化α-Si制成。每个欧姆接触带161具有多个突出163，该突出163和欧姆接触岛165成对地位于半导体带151的突出154上。
半导体带151和欧姆接触161及165的侧面可形成为带有倾斜角度的锥形，该倾斜角度优选地在大约30度至大约80度之间。
多条数据线171和多个漏极175形成在欧姆接触161和165上。
传输数据电压的数据线171基本上在纵向方向延伸，并与栅极线121交叉。数据线171包括多个端部179，每个端部179具有用于与另一层或外部驱动电路接触的扩大区域。每条数据线171向漏极175突出的多个分支形成了多个源极173。每对源极173和漏极175通过栅极124上方的区域彼此分隔开。栅极124、源极173和漏极175与半导体带151的突出154一起形成薄膜晶体管(TFT)，该薄膜晶体管具有在置于源极173和漏极175之间的突出154中形成的沟道。
数据线171和漏极175优选地由金属如Al、Al合金、Ag、Ag合金、Cu、Cu合金、Mo、Mo合金、Cr、Ti或Ta制成。此外，数据线171和漏极175每个可为单层或多层。在这个实施例中，数据线171和漏极175由Mo或Mo合金制成为单层。
与栅极线121类似，数据线171和漏极175具有锥形的侧面，该锥形侧面的倾斜角度的范围是大约30度至大约80度。
欧姆接触161仅位于下伏半导体带151和上覆数据线171之间，而欧姆接触165仅位于突出154和其上的上覆漏极175之间。欧姆接触的作用是降低与它们接触的材料的接触电阻。
另外，根据这个实施例的TFT阵列面板的半导体带151的平面形状与数据线171、漏极175和下伏欧姆接触161及165的平面形状几乎相同。然而，半导体带151的突出154包括一些没有被数据线171或漏极175覆盖的暴露部分，如位于源极173和漏极175之间的那些部分。
钝化层180形成在数据线171、漏极175和半导体带151的暴露部分上。钝化层180优选地由以下这些材料制成，如硅氮化物或硅氧化物的无机绝缘体、具有良好的平直度特性的光敏有机材料或通过等离子体增强化学气相沉积(PECVD)形成的如a-Si:C:O和a-Si:O:F的低介电绝缘材料。钝化层180可具有双层结构，该结构包括下无机膜和上有机膜。
钝化层180具有分别暴露漏极175和数据线171的端部179的多个接触孔185和182。钝化层180和栅极绝缘层140具有暴露栅极线121的端部129的多个接触孔181。
优选地由IZO或ITO制成的多个像素电极和多个接触辅助物81和82形成在钝化层180上。
像素电极190通过接触孔185与漏极175物理连接和电连接，使得像素电极190从漏极175接收数据电压。
由数据电压产生的穿过像素电极190和另一面板(未显示)上的公共电极的电场使液晶层中的液晶分子取向。因此，像素电极190、液晶层和公共电极形成了液晶电容器，该电容器在TFT截止后存储施加的电压。称作“存储电容器”的另一电容器与液晶电容器并联连接，以提高电压存储容量。可通过使像素电极190与邻近的栅极线121(称作“前一栅极线”)或存储电极线131交迭来实现存储电容器。
任选的，像素电极190可与栅极线121和数据线171交迭以提高开口率。
接触辅助物81和82分别通过接触孔181和182与栅极线121的暴露的端部129和数据线171的暴露的端部179连接。接触辅助物81和82不是必须的，但是它们的存在可以保护暴露的端部129和179，并有助于暴露的端部129和179粘附于外部装置。
根据本发明的另一实施例，像素电极190由透明的导电聚合物制成。对于反射LCD，像素电极190可由不透明的反射金属制成。接触辅助物81和82可由与用于制作像素电极190的材料不同的材料如IZO或ITO制成。
接下来，参照图4至图13B与图1至图3一起来详细描述根据本发明实施例的制造图1至图3中示出的TFT阵列面板的方法。
图4是根据本发明实施例的在制造这种阵列的方法的第一步骤中的图1至图3示出的TFT阵列面板的布局图。图5A和图5B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图。图6A和图6B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了图5中显示的步骤的下一步骤。图7A和图7B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了在图6A和图6B中示出的步骤的下一步骤。图8A和图8B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了在图7A和图7B中示出的步骤的下一步骤。图9A和图9B分别是沿线VA-VA′和线VB-VB′截取的图4中示出的TFT阵列面板的剖面图，并示出了在图8A和图8B中示出的步骤的下一步骤。图10是在图9A和图9B中示出的步骤的下一步骤中TFT阵列面板的布局图。图11A和图11B分别是沿线XIA-XIA′和线XIB-XIB′截取的图10中示出的TFT阵列面板的剖视图。
如图4、图5A和图5B所示，两个导电膜(例如，膜121p和121q)，即下导电膜和上导电膜按顺序溅射到绝缘基板110如透明玻璃上。下导电膜的厚度可为大约1,000-3,000埃，下导电膜由如Al或Al合金的材料制成。上导电膜的厚度可为大约500-1,000埃，上导电膜由Mo或Mo合金制成。
参照图4、图5A和图5B，使用图案化的光刻胶膜作为蚀刻掩模，按顺序将上导电膜和下导电膜图案化，以形成多条栅极线121(包括多个栅极124)和多条存储电极线131。其后，去除光刻胶蚀刻掩模。
可利用能够蚀刻Al和Mo的Al蚀刻剂通过湿法蚀刻来完成上膜121q和131q以及下膜121p和131p的图案化以形成倾斜的蚀刻轮廓，Al蚀刻剂如包括CH3COOH、HNO3和H3PO3的水溶液。
参照图6A和图6B，通过化学气相沉积(CVD)顺序地沉积栅极绝缘层140、本征a-Si层150和非本征a-Si层160，沉积的这三层的厚度分别为大约1,500-5,000埃、大约500-2,000埃和大约300-600埃。随后通过溅射来沉积导电层170，厚度为大约1-2微米的光刻胶膜涂覆在导电层170上。光刻胶膜通过曝光掩模(400)被曝光并显影，以形成特征52和54。
显影的特征52和54是不同厚度的光刻胶膜的部分。如图6A和图6B所示，显影的光刻胶膜限定了多个部分，这里称作第一部分、第二部分和第三部分。第一部分位于引线区A上，第二部分位于沟道区C上，第一部分和第二部分分别由标号52和54标记的光刻胶膜的特征表示。第三部分位于剩余区B上，在剩余区B处基本上去除了所有的光刻胶膜，因此暴露导电层170的下伏部分。在随后的工艺步骤中，根据工艺条件来调整在特征54和52处的光刻胶膜的厚度比率。例如，在第二部分(即，在特征54处)的光刻胶膜的厚度可等于或小于在第一部分(即，在特征52处)的光刻胶膜的厚度的一半。在一个实施例中，在第一部分的光刻胶膜的厚度可为大约4,000埃或更小。
可通过几种方法来获得不同厚度的光刻胶膜。例如，可由切口图案、格子图案或具有采用中间透光率或中间厚度的薄膜在打算在光刻胶膜中形成特征54的位置来实现不同的厚度。当使用切口图案时，优选地切口的宽度或切口之间的距离小于用于照相平版印刷术的曝光器的分辨率。
在根据本发明的实施例中，如图6A和6B所示，曝光掩模400包括：挡光不透明区410，与引线区A相对应；半透明区420，与沟道区C相对应；透明区430，与剩余区B相对应。曝光掩模400上的半透明区420通过相对于入射光产生在大约-70°至大约+70°的范围内的相位差，并且通过将透光率限制为透明区430的透光率的20-40％，来控制对沟道区C的透光率。透明区430的透光率意在让大部分入射光穿过。当使用曝光掩模400使光刻胶膜曝光并显影时，半透明区420的目的在于避免导致在特征54处的光刻胶膜变得太薄(由此，在保持特征54处的光刻胶膜的厚度与特征52处的光刻胶膜的厚度基本相同的地方，在特征54处的光刻胶膜可能断开或变得太厚)。特征54处的光刻胶膜可采用均匀的厚度形成，以实现可靠的并可再现的制造工艺，该工艺在适合的工艺条件下允许选择性地蚀刻下伏层。
接下来，描述利用曝光掩模400来获得多条数据线171、多个源极173、多个漏极175以及包括突出163的欧姆接触带161、欧姆接触岛165和具有突出154的半导体带151的一系列蚀刻步骤。
参照图6A和图6B，如上所述，在引线区A处的导电层170、非本征a-Si层160和本征a-Si层150的部分被称作第一部分。在沟道区C处的导电层170、非本征a-Si层160和本征a-Si层150的部分被称作第二部分。在剩余区B处的导电层170、非本征a-Si层160和本征a-Si层150的部分被称作第三部分。
用于形成本发明的TFT阵列的步骤的第一示例性顺序包括：
(1)去除在剩余区B的第三部分的导电层170、非本征a-Si层160和本征a-Si层150；
(2)去除在特征54处的光刻胶膜；
(3)去除在沟道区C的第二部分的导电层170、非本征a-Si层160；
(4)去除特征52处的光刻胶膜。
用于形成本发明的TFT阵列的步骤的第二示例性顺序包括：
(1)去除第三部分的导电层170；
(2)去除特征54处的光刻胶膜；
(3)去除第三部分的非本征a-Si层160和本征a-Si层150；
(4)去除第二部分的导电层170；
(5)去除特征52处的光刻胶膜；
(6)去除第二部分的非本征a-Si层160。
现在详细描述第二示例性顺序的步骤：
(1)参照图7A和图7B，接下来显影光刻胶膜以获得特征52和54，通过湿法蚀刻或干法蚀刻来去除在区域B的第三部分的导电层170，以暴露第三部分的下伏非本征a-Si层160。优选地对导电层170的Al进行湿法蚀刻，而可通过干法蚀刻或湿法蚀刻来蚀刻导电层170的Mo。事实上，在相同的蚀刻条件下可同时蚀刻Al和Mo。应注意的是，光刻胶膜的上部(即，具有特征52和54的光刻胶膜)可通过导电层170的干法蚀刻来去除。
在图7A和图7B中，标号174表示导电层170的导体，该导体形成在图1至图3中的数据线171和漏极175。如图7A所示，示出的导体174在光刻胶膜的下面被蚀刻过多，由此导致凹割轮廓。
(2)参照图8A和图8B，“回蚀”工艺通过去除特征54处的光刻胶膜的部分的灰化来执行，从而暴露第二部分的导电层174。同时，去除特征52处的光刻胶膜的一些暴露的部分，从而减小剩余光刻胶膜的厚度，并消除如上所述的导体174蚀刻后的凹割结构。
(3)参照图9A和图9B，优选地通过干法蚀刻来去除区域B中的第三部分的非本征a-Si层160和本征a-Si层150。同时，如图9B所示，也可蚀刻导体174的上部，以减少在沟道区C中的导体174的随后的蚀刻时间。
在这个步骤中完成了半导体带151的成型，标号164表示非本征a-Si层160的部分，该部分包括相互连接的欧姆接触带161和欧姆接触岛165(图2至图3)，欧姆接触带161和欧姆接触岛165统称为“非本征半导体带”。
(4)接下来，去除第二部分的导体174。
(5)去除非本征a-Si带164。
(6)随后，去除特征52处的光刻胶膜。这样导致了如图10、图11A和图11B所示的结构，在这种结构中，每个导体174被划分为数据线171和多个漏极175，每个非本征半导体带164被划分为欧姆接触带161和多个欧姆接触岛165。
如图11B所示，可去除本征半导体带151的突出154的顶部以将沟道区C的厚度减小到期望的厚度。
参照图12、图13A和图13B，例如，通过硅氮化物的CVD、丙烯酸有机绝缘膜的涂覆或低介电常数的低介电绝缘材料(例如，a-Si:C:O或a-Si:O:F)的PECVD来形成钝化层180。其后，选择的钝化层180和栅极绝缘层140的部分被图案化以形成多个接触孔181、182和185。
最后，如图1至图3所示，通过将ITO或IZO层溅射和图案化为500-1500埃的厚度，在钝化层180上形成多个像素电极190和多个接触辅助物81和82。IZO膜的蚀刻可通过使用Cr蚀刻剂，如HNO3/(NH4)2Ce(NO3)6/H2O的湿法蚀刻来执行，这种Cr蚀刻剂并不会通过接触孔182、181和185腐蚀栅极线121、数据线171和漏极175的暴露的Al部分。
由于这种制造方法使用一个曝光掩模同时形成数据线171、漏极175、半导体151和欧姆接触161及165，所以本发明的制造工艺相对于现有技术被简化。
现在，参照附图来详细描述根据本发明实施例的曝光掩模。
图14是根据本发明实施例的曝光掩模的剖视图。
参照图14，根据本发明实施例的曝光掩模400包括：透明基板401(例如，石英)；半透明层402，形成在挡光区410和半透明区420中；挡光层403，仅形成在挡光区410中。当照明时，部分入射光穿过半透明层402，而大多数入射光被挡光层403阻挡。在不存在挡光层403和半透明层402的地方，大多数入射光穿过透明区430。
为了实现在入射光中产生相位差的曝光掩模400的半透明区420，根据本发明的曝光掩模400是移相掩模(PSM)。在使用曝光掩模400的平版印刷术中，半透明区420在入射光中产生从大约-70°到大约+70°的相位差，优选地半透明区420的透光率在使大多数入射光穿过的透明区430的透光率的20-40％的范围内。由半透明层产生的相位差ΔΦ通过ΔΦ＝2π×d(n-1)/λ来给出，其中，d表示半透明层402的厚度，λ表示波长，n是折射系数。发射波长范围在大约400-440nm的光的GH光源适合利用曝光掩模400的平版印刷术以使光刻胶膜曝光。曝光掩模400可被用于利用发射波长范围在230-260nm的光的KrF光源或发射波长范围在180-210nm的光的ArF光源的照相平版印刷术工艺。
半透明层402或透明基板401的厚度是可变的以产生不同的相位差。半透明层402可包括如MoSi的材料。挡光层403可包括不透明的材料如铬。MoSi可被添加到半透明层402中，以进一步控制被引入入射光的相位差。另外，优选地由不透明材料如铬制成的多个切口可排列在半透明部分420，以进一步控制半透明部分420的透光率。
为了形成半透明层402，在注入活性或惰性气体的室内溅射金属层。该金属层包括Co、Ta、W、Mo、Cr、V、Pd、Ti、Nb、Zn、Hf、Ge、Al、Pt、Mn、Fe和Si中的至少一种。惰性气体包括He、Ar、Ne和Xe中的至少一种，活性气体包括O2、N2、CO、CO2、N2O、NO、NO2、NH3和CH4中的至少一种。当半透明层402含有MoSi时，半透明层402可由MoSiN、MoSiO、MoSiC、MoSiCO、MoSiCN、MoSiON和MoSiCON中的任一种制成。在优选的实施例中，这种材料按原子量计包含大约0-20％的C、0-60％的O、0-60％的N、20-60％的Si，剩余的为金属。
在本发明的一个实施例中，制造了具有产生50°相位差的半透明层402的曝光掩模400，光刻胶膜通过半透明部分420被曝光并显影。没有产生相位冲突，从而在特征54处形成了具有均匀厚度的光刻胶膜。
根据本发明的曝光掩模可被用于制造OLED的面板、半导体装置以及LCD的面板。另外，曝光掩模的半透明部分的形状和透光率可变化，该曝光掩模可不同地适用于使不同的薄膜同时图案化。
如上所述，提供了一种产生相位差的半透明区，该相位差为在入射光的大约-70°到大约+70°的范围内，以控制曝光掩模的半透明区的透光率，从而以可靠的且可再现的工艺形成了具有均匀厚度的光刻胶膜。
另外，由于根据如上所述示出的实施例中的任何一个的TFT阵列面板的制造方法利用一个曝光掩模同时形成不同的薄膜，简化了制造工艺，从而使生产成本最小化。
尽管以上已经详细描述了本发明的优选的实施例，但是应该清楚，对本领域技术人员来说在此提出的基本发明概念的多种改变和/或修改仍将落入本发明的精神和范围内。

Claims (26)

1、一种曝光掩模，包括：
挡光不透明区；
半透明区；
透明区。
2、根据权利要求1所述的曝光掩模，其中，所述半透明区在穿过所述半透明区的入射光中产生相位差。
3、根据权利要求2所述的曝光掩模，其中，所述相位差的范围在大约-70°至大约+70°之间。
4、根据权利要求1所述的曝光掩模，其中，所述半透明区的透光率在所述透明区的透光率的大约20％至大约40％之间。
5、根据权利要求2所述的曝光掩模，其中，所述挡光不透明区被涂覆不透明材料层。
6、根据权利要求5所述的曝光掩模，其中，所述半透明区含有MoSi。
7、根据权利要求6所述的曝光掩模，其中，所述半透明层含有从MoSiN、MoSiO、MoSiC、MoSiCO、MoSiCN、MoSiON和MoSiCON组成的组中选择的至少一种。
8、根据权利要求5所述的曝光掩模，其中，所述半透明层包括由不透明材料制成的多个切口。
9、根据权利要求5所述的曝光掩模，其中，所述挡光不透明层含有Cr。
10、根据权利要求5所述的曝光掩模，其中，所述半透明层含有大约0-20％的C、0-60％的O、0-60％的N、20-60％的Si，剩余的为金属。
11、一种制造半导体装置的方法，所述方法包括：
在具有至少两层薄膜的基板上涂覆光刻胶膜；
利用一个曝光掩模使所述光刻胶膜曝光；
使所述光刻胶膜显影为具有第一部分和第二部分的图案，所述第一部分比所述第二部分厚；
使用所述光刻胶图案作为蚀刻掩模来蚀刻所述至少两层薄膜。
12、根据权利要求11所述的方法，其中，所述曝光掩模包括半透明区和挡光不透明区，所述半透明区在穿过所述半透明区的入射光中产生相位差，所述相位差的范围在大约-70°至大约+70°之间。
13、根据权利要求12所述的方法，其中，所述第二部分与所述光刻胶膜接收穿过所述半透明区的光的区域相对应，所述第一部分与所述光刻胶膜接收穿过所述挡光不透明区的光的区域相对应。
14、根据权利要求13所述的方法，其中，所述半导体装置被用作显示面板。
15、根据权利要求13所述的方法，其中，所述半导体装置被用作液晶显示器的显示面板。
16、根据权利要求13所述的方法，其中，所述半导体装置被用作有机发光二极管显示器的显示面板。
17、根据权利要求11所述的方法，其中，所述蚀刻至少两层薄膜的步骤包括：
去除所述光刻胶膜的所述第二部分；
蚀刻薄膜通过去除所述光刻胶膜的所述第二部分而暴露的第一处；
去除所述光刻胶膜的所述第一部分。
18、根据权利要求11所述的方法，其中：
所述至少两层薄膜包括栅极绝缘层、本征非晶硅层、非本征非晶硅层和导电层；
所述图案还包括没有所述光刻胶膜的第三部分；
所述蚀刻所述至少两层薄膜的步骤包括：
去除与所述图案的所述第三部分对应的所述导电层、所述非本征非晶硅层和所述本征非晶硅层；
去除所述图案的所述第二部分；
去除所述导电层和所述非本征非晶硅层与所述图案的所述第二部分相对应的所述部分；
去除所述图案的所述第一部分。
19、根据权利要求11所述的方法，其中：
所述至少两层薄膜包括栅极绝缘层、本征非晶硅层、非本征非晶硅层和导电层；
所述图案还包括基本上没有所述光刻胶膜的第三部分；
所述蚀刻所述至少两层薄膜的步骤包括：
去除所述导电层与所述图案的所述第三部分对应的所述部分；
去除所述图案的所述第二部分；
去除所述非本征非晶硅层和所述本征非晶硅层与所述图案的所述第三部分相对应的所述部分；
去除所述导电层与所述图案的所述第二部分相对应的所述部分；
去除所述图案的所述第一部分；
去除所述非本征非晶硅层与所述图案的所述第二部分相对应的所述部分。
20、一种制造薄膜晶体管阵列面板的方法，所述方法包括：
形成包括栅极的栅极线；
在所述栅极线上形成栅极绝缘层；
在所述栅极绝缘层上形成半导体；
在所述半导电层的上方形成包括源极的数据线和漏极；
在所述数据线和所述漏极上沉积钝化层；
形成与所述漏极连接的像素电极，
其中，利用一个曝光掩模通过照相平版印刷术工艺来蚀刻所述半导体、所述数据线和所述漏极。
21、根据权利要求20所述的方法，其中，所述曝光掩模包括：
半透明区，包括半透明层，所述半透明层在穿过所述半透明区的入射光中产生相位差，所述相位差设置在大约-70°至大约+70°的范围内；
挡光不透明区，包括不透明层，其中，所述不透明区面向所述数据线和所述漏极；
剩余区，除了所述半透明区和所述挡光不透明区之外的区域。
22、根据权利要求21所述的方法，其中：
利用所述曝光掩模在照相平版印刷术工艺中形成光刻胶图案，所述光刻胶图案包括第一部分和比所述第一部分厚的第二部分。
23、根据权利要求22所述的方法，其中：
所述第一部分面向所述源极和所述漏极之间的沟道区；
所述第二部分面向所述数据线和漏极上的引线区。
24、根据权利要求23所述的方法，其中，在照相平版印刷术工艺中：
所述引线区与所述挡光不透明区对准；
所述沟道区与所述半透明区对准。
25、根据权利要求23所述的方法，还包括：
在所述数据线、所述漏极和所述半导体之间形成欧姆接触。
26、根据权利要求25所述的方法，其中，所述数据线、所述漏极、所述欧姆接触和所述半导体的形成包括：
在所述栅极绝缘层上沉积本征非晶硅层、非本征非晶硅层和导电层；
形成光刻胶，所述光刻胶包括第一部分和第二部分，所述第一部分与所述源极和所述漏极之间的所述沟道区相对应，所述第二部分与所述数据线和所述漏极上的所述引线区相对应，所述第二部分厚于所述第一部分；
利用所述光刻胶作为蚀刻掩模来蚀刻所述导电层与除了所述引线区和所述沟道区之外的剩余区域相对应的所述部分；
去除所述第一部分以暴露在所述沟道区上的所述导电层；
蚀刻在所述剩余区上的所述本征非晶硅层和所述非本征非晶硅层；
蚀刻在所述沟道区上的所述导电层和所述非本征非晶硅层；
去除所述第二部分。
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