CN101667572A - 薄膜晶体管阵列面板及其制造方法 - Google Patents

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Abstract

一种薄膜晶体管阵列面板及其制造方法，该薄膜晶体管阵列面板包括：衬底；被设置在衬底上并包括栅极电极的第一栅极线；被设置在与第一栅极线的层相同的层中的存储电极；被设置在第一栅极线和存储电极上的栅极绝缘层；被设置在栅极绝缘层上并包括沟道部分的半导体；被设置在半导体上并包括源极电极的数据线；被设置在半导体上并面向源极电极的漏极电极；被设置在栅极绝缘层、数据线和漏极电极上的钝化层，该钝化层包括使一部分漏极电极暴露的接触孔；和被设置在钝化层上并经由接触孔电连接到漏极电极的像素电极，其中栅极绝缘层和钝化层置于像素电极和衬底之间除对应接触孔的区域以外的区域，并且像素电极经由栅极绝缘层和钝化层与存储电极交叠。

Description

薄膜晶体管阵列面板及其制造方法
本申请要求韩国专利申请10-2008-0087372的优先权，该专利申请于2008年9月4日提交，并且所有权益依照35U.S.C.§119产生，其全部内容通过引用结合在此。
技术领域
本公开涉及一种薄膜晶体管阵列面板和用于制造所述薄膜晶体管阵列面板的方法。
背景技术
薄膜晶体管用作开关元件，以独立驱动平板显示器，例如液晶显示器或有机发光器件中的每个像素。薄膜晶体管阵列面板包括：薄膜晶体管、用于向薄膜晶体管传输扫描信号的扫描信号线(或栅极线)、和用于传输数据信号的数据线，以及电连接到薄膜晶体管的像素电极。
为了形成薄膜晶体管阵列面板，需要数次光刻加工，并且每一次光刻加工可能包括几十至几百个步骤，因此，如果光刻加工的次数增加，将增加加工时间和成本。因此，已提出了各种减少光刻加工的次数的方法，然而，存在涉及减少光刻加工的次数的问题，因而难以减少其次数。
发明内容
通过一种薄膜晶体管阵列面板减轻了前述的和其它的缺点，所述薄膜晶体管阵列面板包括：衬底；第一栅极线，所述第一栅极线被设置在所述衬底上并包括栅极电极；存储电极，所述存储电极被设置在与所述第一栅极线的层相同的层中；栅极绝缘层，所述栅极绝缘层被设置在所述第一栅极线和所述存储电极上；半导体，所述半导体被设置在所述栅极绝缘层上并包括沟道部分；数据线，所述数据线被设置在所述半导体上并包括源极电极；漏极电极，所述漏极电极被设置在所述半导体上，并面向所述源极电极；钝化层，所述钝化层被设置在所述栅极绝缘层、所述数据线和所述漏极电极上，所述钝化层包括使一部分所述漏极电极暴露的接触孔；以及像素电极，所述像素电极被设置在所述钝化层上，并经由所述接触孔电连接到所述漏极电极，其中所述栅极绝缘层和所述钝化层置于所述像素电极和所述衬底之间除对应所述接触孔的区域以外的区域，并且其中所述像素电极经由所述栅极绝缘层和所述钝化层与所述存储电极交叠。
在一个实施方案中，所述存储电极可以包括平行于所述第一栅极线，并传输栅极信号的第二栅极线的一部分。
在一个实施方案中，钝化层还可以包括使第一栅极线端部暴露的第一开口，和使数据线端部暴露的第二开口，并且其中薄膜晶体管阵列还可以包括：第一接触辅助部(assistant)，所述第一接触辅助部被设置在所述第一开口中，并电连接到所述第一栅极线的所述端部；以及第二接触辅助部，所述第二接触辅助部被设置在所述第二开口中，并电连接到所述数据线的所述端部。
在一个实施方案中，第一接触辅助部还可以与所述第一栅极线的所述端部周围的衬底接触，并且第二接触辅助部还可以与所述数据线的所述端部周围的衬底接触。
在一个实施方案中，半导体除沟道部分以外的平面形状可以与数据线和漏极电极的平面形状相同。
在一个实施方案中，存储电极可以包括平行于第一栅极线，并传输栅极信号的第二栅极线的一部分。
在一个实施方案中，钝化层还可以包括使第一栅极线端部暴露的第一开口，和使数据线端部暴露的第二开口，并且其中薄膜晶体管阵列面板还可以包括：第一接触辅助部，所述第一接触辅助部被设置在所述第一开口中，并电连接到所述第一栅极线的所述端部；以及第二接触辅助部，所述第二接触辅助部被设置在所述第二开口中，并电连接到所述数据线的所述端部。
在一个实施方案中，第一接触辅助部还可以与所述第一栅极线的所述端部周围的衬底接触，并且第二接触辅助部还可以与所述数据线的所述端部周围的衬底接触。
在一个实施方案中，薄膜晶体管阵列面板的制造方法包括：在衬底上设置包括栅极电极和端部的第一栅极线；在第一栅极线上设置栅极绝缘层；在栅极绝缘层上设置包括沟道部分的半导体、包括源极电极和端部的数据线、以及漏极电极；在栅极绝缘层、数据线、漏极电极和半导体的沟道部分上设置钝化层；在钝化层上设置感光膜，并利用第一光掩模将感光膜曝光，以形成第一感光膜图案，所述第一感光膜图案包括第一部分和第二部分，第二部分具有比第一部分的厚度更大的厚度，第一感光膜图案使一部分漏极电极上的一部分钝化层暴露；利用第一感光膜图案作为掩模，去除钝化层的暴露部分；蚀刻第一感光膜图案以去除第一部分，从而形成第二感光膜图案；在第二感光膜图案上设置导电层；加热第二感光膜图案以在导电层中形成裂缝；以及通过去除第二感光膜图案形成像素电极，所述像素电极接触一部分漏极电极并被设置在通过去除第一感光膜图案的第一部分而暴露的一部分钝化层上。
在一个实施方案中，第一光掩模可以包括光从其中透射的第一透明区域、光在其中被阻挡的第一不透明区域，以及与第一部分对应并且光从其中部分地透射的第一半透明区域。
在一个实施方案中，第一半透明区域可以包括狭缝、栅格图案和半透明膜中的至少一种。
在一个实施方案中，设置半导体、数据线和漏极电极还可以包括设置第二光掩模。
在一个实施方案中，设置半导体、数据线和漏极电极可以包括在栅极绝缘层上依次设置本征半导体层、杂质掺杂半导体层和数据传导层；在数据传导层上设置感光膜，并利用第二光掩模将感光膜曝光以形成第三感光膜图案，所述第三感光膜图案包括第三部分和第四部分，所述第三部分与半导体的沟道部分对应，所述第四部分具有比第三部分的厚度更大的厚度；利用第三感光膜图案作为掩模，去除一部分数据传导层、一部分杂质掺杂半导体层和一部分半导体层；蚀刻第三感光膜图案以去除第三部分，从而形成第四感光膜图案；以及利用第四感光膜图案作为掩模，蚀刻通过去除第三部分而暴露的数据传导层和杂质掺杂半导体层。
在一个实施方案中，第二光掩模还可以包括光从其中透射的第二透明区域、光在其中被阻挡的第二不透明区域，以及光从其中部分地透射的第二半透明区域。
在一个实施方案中，第一感光膜图案还可以使被设置在所述第一栅极线的所述端部上的一部分所述钝化层暴露，并且还可以使被设置在所述数据线的所述端部上的一部分所述钝化层暴露，并且所述像素电极的形成还可以包括：设置第一接触辅助部和第二接触辅助部，所述第一接触辅助部和第二接触辅助部分别与所述第一栅极线的所述端部和所述数据线的所述端部接触。
在一个实施方案中，去除一部分钝化层还可以包括：利用第一感光膜图案作为掩模，蚀刻栅极绝缘层以使第一栅极线端部暴露。
在一个实施方案中，蚀刻栅极绝缘层还包括：使在所述第一栅极线的所述端部周围的衬底和在所述数据线的所述端部周围的衬底暴露。
在一个实施方案中，半导体、数据线和漏极电极的设置还可以包括：设置第二光掩模。
在一个实施方案中，第一栅极线的设置还包括：设置第二栅极线，所述第二栅极线经由所述栅极绝缘层和所述钝化层与所述像素电极交叠。
在一个实施方案中，第一栅极线的设置还包括：设置存储电极，所述存储电极经由所述栅极绝缘层和所述钝化层与所述像素电极交叠。
在一个实施方案中，加热可以在约100℃至约250℃之间的温度下进行。
参照以下描述和后附权利要求，所公开的实施方案的这些和其它特征、方面和优点将变得更好理解。
附图说明
通过参照附图对本发明的示例性实施方案进行更详细的描述，本发明的上述和其它方面、优点和特征将而变得更加明显，附图中：
图1是显示在薄膜晶体管阵列面板中的信号线和像素电极的一个示例性实施方案的平面图；
图2是显示薄膜晶体管阵列面板的一个示例性实施方案的平面图；
图3A是显示图2中所示的薄膜晶体管阵列面板的示例性实施方案沿线IIIA-IIIA’截取的横截面图；
图3B是显示图1中所示的薄膜晶体管阵列面板的示例性实施方案沿线IIIB-IIIB’和IIIB’-IIIB”截取的横截面图；
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是显示图2中所示的薄膜晶体管阵列面板的制造工艺中部的示例性实施方案沿线IIIA-IIIA’截取的横截面图；以及
图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是显示图2中所示的薄膜晶体管阵列面板的制造工艺中部的示例性实施方案沿线IIIB-IIIB’和IIIB’-IIIB”截取的横截面图。
参照附图通过实施例进行详细描述，说明所公开的实施方案以及优点和特征。
具体实施方式
下面将参照其中显示了本发明的示例性实施方案的附图更充分地说明本发明。如本领域技术人员所认识到的，在完全不偏离本发明的精神和范围的情况下，可以将所说明的实施方案以各种不同的方式进行改变。因此，通过参照下面对优选实施方案的详细说明和附图，可以更易于理解本发明和完成本发明的方法的方面、优点和特征。然而，本发明可以以许多不同的形式体现，并且不应当被解释为限于此处所提出的实施方案。相反地，提供这些实施方案使得本公开详尽而完整，并将本发明的构思充分地传达给本领域技术人员，而本发明仅受到后附权利要求的限制。在整个说明书中，同样的标记表示同样的元件。
在图中，为清晰起见，层、膜、面板、区域等的厚度都进行了放大。在整个说明书中，同样的标记表示同样的元件。应当理解，当提到元件例如层、膜、区域或衬底在另一元件“上”时，它可以直接在另一元件上或者也可以存在插入元件。相反，当提到一元件“直接在另一元件上”时，不存在插入元件。
如在此使用，术语“和/或”包括一个或多个相关的列举项的任何以及全部的组合。
应当理解，尽管术语第一、第二、第三等在此可以被用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应当被这些术语所限制。这些术语仅被用于将一个元件、部件、区域、层或部分与另一个区域、层或部分区别开。因此，在不脱离本发明的教导的情况下，下面所讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
为了便于描述，空间相对的术语，如“在下方”、“下面”、“上面”等可以在此被用于描述如图中所示的一个元件或特征与一个或多个另外的元件或特征的关系。应当理解，除了图中所示出的方位以外，空间相对的术语意在还包括使用或操作中的器件的不同方位。例如，如果图中的器件被翻转，则被描述为相对于其它元件或特征“在下方”或“下面”的元件相对于其它的元件或特征被定位为“在上方”。因此，示例性的术语“在下方”可以包括在上方和在下方两种方位。器件可以被另外定位(转动90度或在其它方位)，因此解释了此处所使用的空间相对的叙词。
此处所使用的术语仅是为了说明具体实施方案，而不意在限制本发明。如此处使用，单数形式意在也包括复数形式，除非本文中另外清楚地表明。还应当理解，当在本说明书中使用术语“包含”和/或“包括”时，它们表示存在所述特征、整体、步骤、操作、元件和/或部件，而不排除存在或增加一个或多个其它的特征、整体、步骤、操作、元件、部件和/或其组合。
本发明的实施方案在此参考横截面图进行描述，所述横截面图是本发明的理想化实施方案(以及中间结构)的示意性说明。同样，由于例如制造技术和/或公差，预期图中的形状有变化。因此，本发明的实施方案不应当被解释为限于本文所示区域的具体形状，而包括由例如制造所导致的形状的偏差。
例如，图示为矩形的嵌入区域典型地具有圆形或弯曲的特征，和/或在其边缘处的嵌入密度的梯度，而非从嵌入区域到非嵌入区域的二元变化。同样地，由嵌入所形成的隐埋区域可以在隐埋区域和穿过其中发生嵌入的表面之间的区域导致某些嵌入。因此，在图中所示的区域是示意性的，并且它们的形状不意在说明器件的区域的实际形状，并且不意在限制本发明的范围。
除非另有限定，否则本文中使用的所有术语(包括技术和科学术语)具有本发明所属领域的普通技术人员通常所理解的相同意义。还应当理解，术语比如在通常使用的词典中定义的那些术语应当被解释为具有与它们在相关领域的范围中的含义一致的含义，并且不应当在理想化的或过于形式化的意义上进行解释，除非本文中特意这样限定。
除非在此另有指明或明显与上下文相矛盾，否则在此说明的全部方法可以以适当的顺序被实施。除非另有要求，否则任何和全部实例，或示例性语言(例如：“如”)的使用仅意在更好地说明本发明，而不对本发明的范围造成限制。说明书中没有术语应被理解为表示对在此使用的本发明的实施必要的任何未要求保护的元件。
下而将参照附图具体说明本发明。然而，本发明的方面、特征和优点并不限于此处所提出的这些。通过参照下面给出的本发明的详细说明，对本发明所属的技术领域的普通技术人员，本发明的上述和其它的方面、特征和优点将变得更明显。
参照图1对根据一个示例性实施方案的薄膜晶体管阵列面板进行详细说明。
图1是显示在薄膜晶体管阵列面板中的信号线和像素电极的一个示例性实施方案的平面图。
参照图1，根据一个示例性实施方案的薄膜晶体管阵列面板包括多个栅极线121i(i＝1，n-1，n，n+1等)，多个数据线171j(j＝1，m，m+1等)，以及与其电连接并基本上被安置在矩阵中的多个像素电极(191i，j)(i＝1，n，n+1等)(j＝1，m，m+1等)。
栅极线121i(i＝1，n-1，n，n+1等)基本上沿行方向延伸，并包括多个纵线和在纵线的下部处连接到纵线的横线，所述横线沿行方向延伸。栅极线121i(i＝1，n-1，n，n+1等)传输包括栅极导通电压(“Von”)和栅极断导通电压(“Voff”)的组合的栅极信号，所述栅极导通电压用于导通开关元件(未显示)，而栅极断导通电压用于关闭开关元件。
数据线171j(j＝1，m，m+1等)传输数据信号并基本上沿列方向延伸。
第i行且第j列的像素电极(191i，j)(i＝1，n，n+1等)(j＝1，m，m+1等)通过相应的开关元件(未显示)电连接到第i(i＝1，n-1，n，n+1等)个栅极线121i和第j(j＝1，m，m+1等)个数据线171j。
栅极导通电压Von被依次施加到栅极线121i(i＝1，n-1，n，n+1等)，以依次导通电连接到栅极线121i(i＝1，n-1，n，n+1等)的开关元件(未显示)，使得通过导通的开关元件(未显示)将施加到数据线171j(j＝1，m，m+1等)的数据电压传输到像素电极(191i，j)(i＝1，n，n+1等)(j＝1，m，m+1等)。
通过经由绝缘层与前栅极线(121i-1，i＝2，n，n+1等)交叠，每个像素电极(191i，j)(i＝1，n，n+1等)(j＝1，m，m+1等)可以保持所施加的数据电压。例如，被设置在第n行的像素电极191n，j(j＝1，m，m+1等)与前栅极线，即第(n-1)个栅极线121n-1交叠。
参照图2至图3B，对根据一个示例性实施方案的薄膜晶体管阵列面板进行详细说明。
图2是显示薄膜晶体管阵列面板的一个示例性实施方案的平面图，图3A是显示图2中所示的薄膜晶体管阵列面板的示例性实施方案沿线IIIA-IIIA’截取的横截面图，而图3B是显示图1中所示的薄膜晶体管阵列面板的示例性实施方案沿线IIIB-IIIB’和IIIB’-IIIB”截取的横截面图。
多个栅极线121被设置在绝缘衬底110上，并可以包含透明玻璃、透明塑料等，或含有前述材料中的至少一种的组合。每个栅极线121传输栅极信号并沿行方向延伸，并包括多个沿向下方向延伸的栅极电极124，以及用于与另一层或栅极驱动器(未显示)电连接的栅极线端部129。此外，每个栅极线121包括多个纵向部分125和连接到纵向部分125下部的横向部分126，该横向部分沿行方向延伸。
栅极线121可以包含具有低电阻的金属，如铝基金属。栅极线121可以包含铝(Al)、铝合金、银基金属、银(Ag)、银合金、铜(Cu)的铜基金属、铜合金等，或含有前述金属中的至少一种的组合。
栅极绝缘层140可以包含氮化硅(SiNx)、氧化硅(SiOx)等，或含有前述材料中的至少一种的组合，并可以被设置在栅极线121上。
多个半导体带(未显示)可以包含氢化非晶硅(“a-Si”)、多晶硅等，或含有前述材料中的至少一种的组合，并且被设置在栅极绝缘层140上。半导体带(未显示)基本上沿纵向延伸，并且半导体带(未显示)包括多个从其向栅极电极124延伸的半导体带突部154和半导体带端部。每个半导体带突部154还包括半导体四边形扩展部分(expansion)157。
多个欧姆接触带(未显示)和欧姆接触岛(island)165被设置在半导体带突部154、半导体四边形扩展部分157和半导体端部159上。每个欧姆接触带(未显示)包括多个依半导体带突部154延伸的突部163和欧姆接触端部169，其中欧姆接触带突部163和欧姆接触岛165被互相相反地设置于半导体带突部154上，从而形成相对于栅极电极124的一对。每个欧姆接触带突部163包括欧姆接触四边形扩展部分167。欧姆接触带突部163、欧姆接触岛165、欧姆接触四边形扩展部分167和欧姆接触端部169可以包含其中n型杂质，如磷以高浓度掺杂的n+氢化非晶硅、硅化物等、或含有前述材料中的至少一种的组合。
多个数据线171和多个漏极电极175被设置在欧姆接触带(未显示)上，该欧姆接触带包括欧姆接触带突部163、欧姆接触岛165、欧姆接触四边形扩展部分176和欧姆接触端部169。
数据线171传输数据电压，并沿垂直于栅极线121的纵向延伸。每个数据线171包括多个朝栅极电极124弯曲的源极电极173，和用于连接到另一层或数据驱动器(未显示)的数据线179的端部。
漏极电极175被设置为与源极电极173相反，并且每个都包括具有宽区域和棒状端部的漏极电极四边形端部177。漏极电极四边形端部177与栅极线121的横向部分126交叠，并且每个棒状端部被每个源极电极173的弯曲部分封闭。
栅极电极124、源极电极173和漏极电极175与半导体带突部154一起形成薄膜晶体管(“TFT”)，并且薄膜晶体管的沟道被设置在源极电极173和漏极电极175之间的半导体带突部154中。
半导体带突部154包括在源极电极173和漏极电极175之间的暴露部分，其不被包括以下部分的欧姆接触带(未显示)覆盖：欧姆接触带突部163、欧姆接触岛165、欧姆接触四边形扩展部分167、欧姆接触端部169、数据线171和漏极电极175。在一个实施方案中，除设置了薄膜晶体管的半导体带突部154以外，半导体带突部154、半导体四边形扩展部分157和半导体端部159，包括与以下部分的平面形状相同的平面形状：数据线171、漏极电极175和下面的欧姆接触带突部163、欧姆接触岛165、欧姆接触四边形扩展部分167和欧姆接触端部169。此外，欧姆接触带突部163、欧姆接触岛165、欧姆接触四边形扩展部分167和欧姆接触端部169具有与数据线171和漏极电极175的平面形状基本上相同的平面形状。
钝化层180被设置在栅极绝缘层140、数据线171、漏极电极175和半导体带突部154的暴露部分上。钝化层180可以包含无机绝缘体，如氮化硅或氧化硅，有机绝缘体，如树脂等，或包含前述绝缘体中的至少一种的组合，并可以具有平坦的表面。有机绝缘体可以具有等于或小于6，特别是等于或小于4，更特别是等于或小于3的介电常数，并且可以是感光性的。
钝化层180具有多个使漏极电极175的漏极电极四边形端部177暴露的接触孔185，并且钝化层180和栅极绝缘层140具有多个第一开口181和第二开口182，所述第一开口181和第二开口182分别使栅极线121的栅极线端部129和数据线171的数据线端部179暴露。第一开口181和第二开口182还可以分别使在栅极线121的栅极线端部129和数据线171的数据线端部179周围的衬底110暴露。
多个像素电极191被设置在钝化层180上，多个第一接触辅助部81被设置在栅极线121的栅极线端部129和在栅极线121的栅极线端部129周围、第一开口181内的衬底110上，并且多个第二接触辅助部82被设置在数据线171的数据线端部179和在数据线171的数据线端部179周围、第二开口182内的衬底110上。第一接触辅助部81和第二接触辅助部82的平面形状分别与第一和第二开口的平面形状相同。像素电极191和第一接触辅助部81和第二接触辅助部82可以包括透明导电材料，例如氧化锡铟(“ITO”)、氧化锌铟(“IZO”)，等，或反射金属，如铝、银、铬、其合金，等，或含有前述材料中的至少一种的组合。
像素电极191经由接触孔185物理连接并电连接到漏极电极175，并从漏极电极175接收数据电压。
第一接触辅助部81和第二接触辅助部82基本上覆盖在开口181和182内栅极线121的栅极线端部129和数据线171的数据线端部179，并且与其电连接。第一接触辅助部81和第二接触辅助部82保护栅极线端部129和数据线端部179，并且促进栅极线端部129和数据线端部179向外部器件的粘合。
像素电极191经由栅极绝缘层140和钝化层180与包括纵向部分125和横向部分126的前栅极线121交叠，以形成存储电容器，并且即使在薄膜晶体管被关闭后，存储电容器也维持向像素电极191施加的数据电压。此外，漏极电极175的漏极电极四边形端部177经由栅极绝缘层140、半导体四边形扩展部分157和欧姆接触四边形扩展部分167与前栅极线121的横向部分126交叠，以形成另外的存储电容器。作为选择，像素电极191或漏极电极175可以与另外的存储电极线(未显示)交叠，并代替前栅极线121传输共用电压(“Vcom”)以形成存储电容器。
在像素电极191下方的栅极绝缘层140和一部分钝化层180使得更容易形成存储电容器，因而，不需要用于形成存储电容器的另外区域，从而减小或有效地防止孔径比的降低。
此外，保持在像素电极191下方的栅极绝缘层140和一部分钝化层180对减小薄膜如像素电极191的阶梯差有贡献。因此，当取向层(未显示)被设置在像素电极191上时，可以减小或基本上防止阶梯周围的不完全摩擦，并且当使用球状隔体(未显示)时，可以减小或基本上消除由被设置在像素电极191的高的部分上的隔体和被设置在像素电极191的低的部分上的隔体之间的高度差所产生的非均一的单元间距。此外，可以降低或基本上消除显示器劣化，如当被设置在像素电极191的阶梯周围的液晶层(未显示)中的液晶分子(未显示)的方向未被调节时可能发生的光线泄漏，从而可以减小或基本上防止孔径比的降低。
下面参照图4A至图14B和图1至图3B说明根据一个示例性实施方案的图1至图3B的薄膜晶体管阵列面板的制造方法。
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是显示图2中所示的根据一个示例性实施方案的薄膜晶体管阵列面板的制造工艺中部的示例性实施方案沿线IIIA-IIIA’截取的横截面图，而图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是显示图2中所示的根据一个示例性实施方案的薄膜晶体管阵列面板的制造工艺中部的示例性实施方案沿线IIIB-IIIB’和IIIB’-IIIB”截取的横截面图。
参照图4A和图4B，将具有低电阻的金属，如含铝(A1)的金属、含银(Ag)的金属、含铜(Cu)的金属等，或含有前述金属中的至少一种的组合，设置于可以包含透明玻璃、透明塑料等，或含有前述透明材料中的至少一种的组合的绝缘衬底110上，并通过光刻图案化，以形成多个栅极线121，每个栅极线121包括栅极电极124、纵向部分125、横向部分126和栅极线端部129。
参照图5A和图5B，将栅极绝缘层140、本征半导体层150、杂质掺杂半导体层160和数据传导层170依次设置在衬底110和栅极线121上，所述栅极绝缘层140可以包含氮化硅、氧化硅等，或含有前述材料中的至少一种的组合，所述本征半导体层150可以包含非晶硅、多晶硅等，或含有前述材料中的至少一种的组合。
然后，参照图6A和图6B，将感光膜(未显示)设置在数据传导层170上，利用光掩模(未显示)曝光并显影，以形成包括厚部52和薄部54的感光膜图案。
在一个实施方案中，当感光膜(未显示)具有负感光性时，曝光的部分保留，在A区域内的光掩模(未显示)是透明的，使得光透射，在C区域内的光掩模(未显示)是不透明的，使得光被阻挡，而在B区域内的光掩模(未显示)是半透明的，使得光部分透射。与光透射的A区域相对应的感光膜形成厚部52，与C区域相对应的感光膜被完全去除，而与B区域相对应的感光膜形成薄部54。作为选择，当感光膜(未显示)具有正感光性时，曝光的感光膜(未显示)被去除，光掩模(未显示)的A和C区域的透射性颠倒，而B区域仍为半透明。
C区域内的光掩模(未显示)可以包括图案，如狭缝、栅格等，或包含前述图案中的至少一种的组合，或可以为半透明膜以控制光的透射性。狭缝的宽度或栅格图案之间的间距可以小于在曝光处理中所使用的曝光量的分辨率，并且当使用半透明膜时，可以使用包含中间透射性或中间厚度的薄膜。
然后，参照图7A和图7B，分别利用厚的和薄的感光膜图案52和54作为蚀刻掩模，通过湿法蚀刻处理或干法蚀刻处理，将被设置在C区域内的数据传导层170、杂质掺杂半导体层160和本征半导体层150去除，以形成多个数据传导层174、多个欧姆接触层164和多个半导体带(未显示)，所述半导体带包括半导体带突部154和半导体端部159，其每个包含基本上相同的平面形状。
然后，参照图8A和图8B，利用氧化等离子体将厚感光膜图案52和薄感光膜图案54灰化，以减小厚度，使得被设置在B区域内的感光膜图案的薄感光膜图案54被去除。在一个实施方案中，厚感光膜图案52的厚度也被减小了大约薄感光膜图案54的厚度。
然后，如图9A和图9B中所示，利用厚感光膜图案52所保留的部分，将数据传导层174和与B区域相对应的部分欧姆接触层164去除，以设置多个包括源极电极173和数据线端部179的数据线171、多个包括漏极电极四边形端部177的漏极电极175、多个包括欧姆接触带突部163和欧姆接触端部169的欧姆接触带(未显示)，和多个包括欧姆接触四边形端部167的欧姆接触岛165。在一个实施方案中，数据传导层174可以经湿法蚀刻，而欧姆接触层164可以经干法蚀刻。
然后，参照图10A和图10B，将厚感光膜图案52所保留的部分去除，并且设置无机材料或有机材料以形成钝化层180。
然后，参照图11A和图11B，将感光膜(未显示)设置在钝化层180上，并利用光掩模(未显示)曝光并显影，以形成包括厚部56和薄部58的感光膜图案。
当感光膜(未显示)具有负感光性时，曝光的部分保留，在P区域内的光掩模(未显示)是透明的，使得光透射，在R区域内的光掩模(未显示)是不透明的，使得光被阻挡，而在Q区域内的光掩模(未显示)是半透明的，使得光部分透射。与光透射的P区域相对应的感光膜形成厚部56，与R区域相对应的感光膜被完全去除，而与Q区域相对应的感光膜形成薄部58。作为选择，当感光膜(未显示)具有正感光性时，曝光的感光膜(未显示)部分被去除，光掩模(未显示)的P区域和R区域的相对透射性颠倒，而Q区域仍为半透明。
然后，如图12A和图12B中所示，利用厚部56和薄部58作为蚀刻掩模，通过如干法蚀刻等的方法，将被设置在R区域内的钝化层180和栅极绝缘层140去除。在一个实施方案中，设置接触孔185以及第一开口181和第二开口182，所述接触孔185使漏极电极175的漏极电极四边形端部177暴露，所述第一开口181和第二开口182使栅极线121的栅极线端部129和数据线171的数据线端部179，以及在栅极线端部129和数据线端部179周围的衬底暴露。在一个实施方案中，可以在接触孔185内于厚部56和薄部58下方形成底割结构。
然后，参照图13A和图13B，将厚部56和薄部58基本上全部蚀刻以减小其厚度，使得被设置在Q区域内的感光膜图案的薄部58被去除。在此，厚部56的厚度也被减少了薄部58的厚度。
然后，如图14A和图14B中所示，设置并加热导电层190，该导电层包含透明导电材料，如ITO、IZO等，或反射金属，或包含前述材料中的至少一种的组合。在一个实施方案中，加热温度可以在约100℃至约250℃之间，特别在约140℃至约220℃之间，更特别在约150℃至约210℃之间。在一个实施方案中，将各种气体如氧气(O2)从厚部56所保留的部分抽出，使得被设置在P区域内的导电层190，特别是被设置在厚部56所保留的部分上的导电层190裂开并升高(lift up)。导电层190中的裂缝促进了厚部56的剥离，因此被设置在厚部56上的导电层190被一起去除。结果，如图3A和图3B中所示，完成了像素电极191和第一接触辅助部81和第二接触辅助部82。因此，在一个实施方案中，由于利用通过加热处理在导电层190中产生的裂缝将厚部56去除，因此不需要在导电层190中形成大的阶梯差或去除在导电层190下方的栅极绝缘层140和钝化层180。此外，可以降低阶梯周围的液晶分子的排列的无序。
根据一个示例性的实施方案，可以使用三次光刻加工制造薄膜晶体管阵列面板，从而降低了制造成本和时间。此外，存储电容器的形成可以更为容易，原因是栅极绝缘层140和钝化层180留置于像素电极191和衬底110之间，这导致提高的孔径比。
尽管结合示例性实施方案说明了本发明，但是应当理解本发明并不限于所公开的实施方案，相反，本发明包括包含在本公开和后附权利要求的精神与范围内的各种变化和等效的配置。

Claims (21)

1.一种薄膜晶体管阵列面板，其包括：
衬底；
第一栅极线，所述第一栅极线被设置在所述衬底上并包括栅极电极；
存储电极，所述存储电极被设置在与所述第一栅极线的层相同的层中；
栅极绝缘层，所述栅极绝缘层被设置在所述第一栅极线和所述存储电极上；
半导体，所述半导体被设置在所述栅极绝缘层上并包括沟道部分；
数据线，所述数据线被设置在所述半导体上并包括源极电极；
漏极电极，所述漏极电极被设置在所述半导体上，并面向所述源极电极；
钝化层，所述钝化层被设置在所述栅极绝缘层、所述数据线和所述漏极电极上，所述钝化层包括使一部分所述漏极电极暴露的接触孔；以及
像素电极，所述像素电极被设置在所述钝化层上，并经由所述接触孔电连接到所述漏极电极，
其中所述栅极绝缘层和所述钝化层置于所述像素电极和所述衬底之间除对应所述接触孔的区域以外的区域，并且
其中所述像素电极经由所述栅极绝缘层和所述钝化层与所述存储电极交叠。
2.权利要求1所述的薄膜晶体管阵列面板，
其中所述存储电极包括平行于所述第一栅极线，并传输栅极信号的第二栅极线的一部分。
3.权利要求1所述的薄膜晶体管阵列面板，
其中所述钝化层还包括使所述第一栅极线的端部暴露的第一开口，和使所述数据线的端部暴露的第二开口，并且
其中所述薄膜晶体管阵列面板还包括：
第一接触辅助部，所述第一接触辅助部被设置在所述第一开口中，并电连接到所述第一栅极线的所述端部；以及
第二接触辅助部，所述第二接触辅助部被设置在所述第二开口中，并电连接到所述数据线的所述端部。
4.权利要求3所述的薄膜晶体管阵列面板，
其中所述第一接触辅助部还与所述第一栅极线的所述端部周围的衬底接触，并且所述第二接触辅助部还与所述数据线的所述端部周围的衬底接触。
5.权利要求1所述的薄膜晶体管阵列面板，
其中所述半导体除所述沟道部分以外的平面形状与所述数据线和所述漏极电极的平面形状相同。
6.权利要求5所述的薄膜晶体管阵列面板，
其中所述存储电极包括平行于所述第一栅极线，并传输栅极信号的第二栅极线的一部分。
7.权利要求5所述的薄膜晶体管阵列面板，
其中所述钝化层还包括使所述第一栅极线的端部暴露的第一开口，和使所述数据线的端部暴露的第二开口，并且
其中所述薄膜晶体管阵列面板还包括：
第一接触辅助部，所述第一接触辅助部被设置在所述第一开口中，并电连接到所述第一栅极线的所述端部；以及
第二接触辅助部，所述第二接触辅助部被设置在所述第二开口中，并电连接到所述数据线的所述端部。
8.权利要求7所述的薄膜晶体管阵列面板，
其中所述第一接触辅助部还与所述第一栅极线的所述端部周围的衬底接触，并且所述第二接触辅助部还与所述数据线的所述端部周围的衬底接触。
9.一种用于制造薄膜晶体管阵列面板的方法，所述方法包括：
在衬底上设置包括栅极电极和端部的第一栅极线；
在所述第一栅极线上设置栅极绝缘层；
在所述栅极绝缘层上设置包括沟道部分的半导体、包括源极电极和端部的数据线、以及漏极电极；
在所述栅极绝缘层、所述数据线、所述漏极电极和所述半导体的所述沟道部分上设置钝化层；
在所述钝化层上设置感光膜，并利用第一光掩模将所述感光膜曝光，以形成第一感光膜图案，所述第一感光膜图案包括第一部分和第二部分，所述第二部分具有比所述第一部分的厚度更大的厚度，所述第一感光膜图案使一部分所述漏极电极上的一部分所述钝化层暴露；
利用所述第一感光膜图案作为掩模，去除所述钝化层的暴露部分；
蚀刻所述第一感光膜图案，以去除所述第一部分，从而形成第二感光膜图案；
在所述第二感光膜图案上设置导电层；
加热所述第二感光膜图案，以在所述导电层中形成裂缝；以及
通过去除所述第二感光膜图案，形成像素电极，所述像素电极与一部分所述漏极电极接触，并被设置在通过去除所述第一感光膜图案的所述第一部分而暴露的一部分所述钝化层上。
10.权利要求9所述的方法，
其中所述第一光掩模包括光从其中透射的第一透明区域、光在其中被阻挡的第一不透明区域，以及与所述第一部分对应并且光从其中部分地透射的第一半透明区域。
11.权利要求10所述的方法，
其中所述第一半透明区域包括狭缝、栅格图案和半透明膜中的至少一种。
12.权利要求9所述的方法，
其中所述半导体、所述数据线和所述漏极电极的设置还包括：设置第二光掩模。
13.权利要求12所述的方法，
其中所述半导体、所述数据线和所述漏极电极的设置还包括：
在所述栅极绝缘层上依次设置本征半导体层、杂质掺杂半导体层和数据传导层；
在所述数据传导层上设置感光膜，并利用所述第二光掩模将所述感光膜曝光，以形成第三感光膜图案，所述第三感光膜图案包括第三部分和第四部分，所述第三部分与所述半导体的所述沟道部分对应，所述第四部分具有比所述第三部分的厚度更大的厚度；
利用所述第三感光膜图案作为掩模，去除一部分所述数据传导层、一部分所述杂质掺杂半导体层和一部分所述半导体层；
蚀刻所述第三感光膜图案以去除所述第三部分，从而形成第四感光膜图案；以及
利用所述第四感光膜图案作为掩模，蚀刻通过去除所述第三部分而暴露的所述数据传导层和所述杂质掺杂半导体层。
14.权利要求13所述的方法，
其中所述第二光掩模还包括光从其中透射的第二透明区域、光在其中被阻挡的第二不透明区域，以及光从其中部分地透射的第二半透明区域。
15.权利要求9所述的方法，
其中所述第一感光膜图案还使被设置在所述第一栅极线的所述端部上的一部分所述钝化层暴露，并且还使被设置在所述数据线的所述端部上的一部分所述钝化层暴露，并且
所述像素电极的形成还包括：设置第一接触辅助部和第二接触辅助部，所述第一接触辅助部和第二接触辅助部分别与所述第一栅极线的所述端部和所述数据线的所述端部接触。
16.权利要求15所述的方法，
其中去除一部分所述钝化层还包括：利用所述第一感光膜图案作为掩模，蚀刻所述栅极绝缘层以使所述第一栅极线的所述端部暴露。
17.权利要求16所述的方法，
其中蚀刻所述栅极绝缘层还包括：使在所述第一栅极线的所述端部周围的衬底和在所述数据线的所述端部周围的衬底暴露。
18.权利要求16所述的方法，
其中所述半导体、所述数据线和所述漏极电极的设置还包括：设置第二光掩模。
19.权利要求9所述的方法，
其中所述第一栅极线的设置还包括：设置第二栅极线，所述第二栅极线经由所述栅极绝缘层和所述钝化层与所述像素电极交叠。
20.权利要求9所述的方法，
其中所述第一栅极线的设置还包括：设置存储电极，所述存储电极经由所述栅极绝缘层和所述钝化层与所述像素电极交叠。
21.权利要求9所述的方法，
其中所述第二感光膜图案的加热在约100℃至约250℃之间的温度下进行。
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