CN1669374A - 复合多层基板及使用该基板的组件 - Google Patents

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Abstract

提供避免伴随离子移动的发生的电气特性的恶化且可以实现制造成本的降低的复合多层基板及使用该基板的组件。复合多层基板(20)含有：由兼具良好的导电性、良好的热传导性及高刚性的材料构成的平板状的核构件(21)；覆盖上述核构件(21)的至少表面和背面的表面侧树脂层(22)及背面侧树脂层(23)；和贯通上述核构件(21)的表背，在上述核构件(21)上形成的无底孔(24)，将电子元器件(25)安装在上述无底孔(24)上而使用。凭借核构件的(21)的刚性可以确保复合多层基板(20)的强度，可以不需要玻璃纤维布。

Description

复合多层基板及使用该基板的组件
                               技术领域
本发明涉及能实现电子元器件的高密度安装的复合多层基板及使用该基板的组件。
                               背景技术
以往，为了配合电子元器件的高密度安装，封装件的小型化一直在如火如荼地进行着。例如，最近，芯片尺寸封装件(CSP)、不需要其封装本身的极限的裸芯片安装也正在实现。但是，这些无论哪一个都以将数个电子元器件平面排列安装(平面安装方式)为前提，因此在原理上拥有，以单纯计算、不能将安装面积削减至各个电子元器件的面积总和的尺寸以下的限度。
因此，电子元器件向基板内的埋入安装，即不仅基板的表面，而且也利用基板的内部的安装方法正受到关注。
以下，对关于埋入安装的已知技术及其缺点进行概述。
<已知例1～已知例4>
已知，作为使用有机系基板的电子元器件埋入结构，在成为核心的有机系基板(以下称为“核基板”)的表面安装电子元器件，在将其多层化时，利用聚酯胶片的树脂封固电子元器件(以下称为“已知例1”)。还有，已知在有机系基板上形成槽，在其中埋入电子元器件的结构(以下称为“已知例2”)。
再有，已知在核基板的表面安装电子元器件的同时，在聚酯胶片上挖个与电子元器件的大小对应的孔、多层化时，在聚酯胶片的孔里嵌入埋入电子元器件的结构(以下称为“已知例3”)和通过复制将烧结元器件埋入有机树脂内的结构(以下称为“已知例4”)等。
但是，已知例1和已知例4有不利于基板的薄型化的缺点，还有，已知例2和已知例3有需要槽和孔的加工成本的缺点。再有，由于没有考虑电子元器件的散热对策，任何一个已知例(已知例1～4)都有缺点，尤其存在给散热大的半导体芯片等的电子元器件的安装带来不便的缺点。
<已知例5>
在日本专利特开昭54-8871号公报中，记载着：为了提供小型、薄而坚固的电子表的电路，在印制电路板的单面形成图形的同时，在背面固接着金属板，图形或金属板的任何一方或者两方设有“孔”，通过在其孔中安装半导体芯片，使印制电路板和半导体芯片成为大致相同的厚度。但是，在此已知例中，将半导体芯片用树脂封固、多层化的场合，由于磨削隆起的树脂等的作业是必要的，有提高制造成本的缺点。还有，对于带有五面电极等的多面电极的电子元器件的孔内安装，由于未确实考虑的结构，存在对能安装的电子元器件的种类有限制的缺点。
<已知例6>
在特开昭61-287194号公报中记载了：为了提供提高电子元器件的散热性的电子元器件用芯片载体，在金属核基板的印制电路板的金属核表面上层叠了绝缘树脂，在该绝缘树脂上形成到达金属核的“凹部”的同时，通过向凹部内的安装使电子元器件的背面能够接触到金属核，将金属核作为散热板使用。还有，在此已知例中，在金属核背面(与电子元器件搭载面的相反面)上层叠的绝缘树脂上，也形成到达金属核那样的凹部，使散热性提高。但是，在这个已知例中，因对吸收电子元器件的厚度的考虑不够，故可认为不利于基板的薄型化。
<已知例7>
在特开昭64-11400号公报中，记载着：为了提供半导体芯片的散热从更接近的位置成为可能和与散热用的金属板等不会发生接合不良的半导体芯片搭载用多层基板，在金属箔或金属片上形成半导体芯片搭载用的“孔”，在重叠聚酯胶片及铜箔而成的单面或两面铜贴金属基体材料层叠板上，使用了形成含有上述孔的接线网的印制电路板。但是，在这个已知例中，在半导体芯片搭载用的孔的侧壁的金属箔或金属片的高度与半导体芯片的厚度间的关系并不明确，而且考虑到半导体芯片的散热的构成不明确。然后，由于半导体芯片的厚度与半导体芯片搭载用的孔之间的深度关系不明确，认为对薄型化的考虑不够，还有，在印制电路板上形成半导体芯片搭载用的孔的时候，由于玻璃纤维布(后述)也不得不除去，因此制造成本的上升是容易预料到的。
<已知例8>
在特开昭64-12598号公报中，虽然记载了采用厚度0.1～1.0mm、最好是0.2～0.5mm，热膨胀率9×10-6cm/cm/℃以下的金属片，适当地进行表面处理，改善粘接性，但是认为这个也与已知例7有相同的不方便(对薄型化的考虑不足、制造成本上升)。
<已知例9>
在特开平2-122534号公报中，为了提供可以通过大电流、并且小型高密度安装成为可能的混合集成电路，在热可塑性树脂板上形成半导体芯片安装用的“开口部”，再将与半导体芯片大致同样的厚度的金属板构成的配线图形配置在半导体芯片的两面。而且，在热可塑性树脂板上，配线层以多层形成的热可塑性树脂板通过热压接法成为一体化，半导体芯片的引线端子插入到设置在多层形成配线层的可塑性树脂板的开口部里，与配线层电气连接。但是，在这个已知例中，由于半导体芯片的散热对策不明确的现象和形成开口部的热可塑性树脂板与以多层形成配线层的热可塑性树脂板间的热压接，故半导体芯片周边的树脂封固存在困难、在将热可塑性树脂板以熔化的状态进行热压接的场合，预料多层形成配线层的部分的层间厚度有变动，可以推定对电气规格的控制成为困难。
<已知例10>
在特开2002-111226号公报中，记载了以下详述的“复合多层基板基及使用该基板的组件”。
图12(a)是公报所述的复合多层基板的剖面图。此复合多层基板1包含将多个层重叠的多层结构，由图表示的例子的情形，含有由树脂材料构成的4个层(以下称为“树脂层”)2～5。这些树脂层2～5，无论哪个都在其材料中使用环氧等的树脂材料之点上是共同的，只有第一层(在图中最上层)的树脂层2，如图12(b)所示，在内部含有将玻璃纤维6网状编入(所谓玻璃纤维布7)之点上是不同的。玻璃纤维布7是为了提高复合多层基板1的物理强度的加强件，以下，为了方便，权宜地将“含有”玻璃纤维布7的树脂层2叫做“玻璃纤维布层2”，同时，将‘没有’玻璃纤维布7的树脂层3～5叫做“无玻璃纤维布层3～5”。
另外，这个复合多层基板1在作为安装面的最下面(无玻璃纤维布层5的下面)贴上铜箔，将此铜箔通过蚀刻等制作配线图形，形成所要形状的导体图形8，再有，去除玻璃纤维布层2的一部分而形成凹部9(一般在封闭开口的状态下称作内腔)，将电子元器件(例如半导体芯片)10安装在该凹部9里。
电子元器件10是利用复合多层基板1的内部“被埋入”的构件。所以，与向复合多层基板1的表面的其他元器件安装相结合，可以进行更高密度的元器件安装。
不过，上述公报里记载的例子(已知例10)由于采用作为提高复合多层基板1的物理强度用的加强件的玻璃纤维布7，故存在以下问题：
(1)沿着玻璃纤维6的表面与树脂(玻璃纤维层2的主材料)之间的界面有离子移动发生的情况，根据电解的强度，有破坏绝缘而使电气特性恶化的问题。
(2)还有，为了形成内腔用的凹部9，有必要将树脂层2的一部分以物理方式除去，但是那时，不得不切断树脂层2的内部的玻璃纤维6，这样的切断作业一般来说使用激光等的精密加工仪器，不否认有切断误差，还需要相当多的作业时间，并且在需要多个凹部9的场合，存在与该数目相应地成倍增加作业时间，存在导致制造成本上升的问题。
                               发明内容
本发明的目的是，通过使用替代玻璃纤维布的其他加强件，避免伴随离子移动的发生而使的电气特性恶化，并且，提供能够谋求制造成本降低的复合多层基板及使用该基板的组件。
本发明权利要求1所述的复合多层基板，含有由兼具良好的导电性、良好的热传导性及高刚性的材料构成的平板状的核构件；覆盖所述核构件的至少表面和背面的表面侧树脂层和背面侧树脂层以及贯通所述核构件的表背，并在所述核构件上形成的无底孔，将电子元器件安装在所述无底孔中而使用。
根据权利要求1记载的发明，由于备置有刚性的核构件，无需将玻璃纤维布作为加强件使用，因此可以避免玻璃纤维布所附带的各种不方便(伴随离子移动的发生的电气特性的恶化和伴随玻璃纤维布的切断加工的制造成本的上升)。
有关权利要求2的复合多层基板，有由兼具良好的导电性、良好的热传导性及高刚性的材料构成的平板状的核构件；覆盖所述核构件的至少表面和背面的表面侧树脂层及背面侧树脂层和开口在所述核构件的表面侧并在所述核构件上形成的有底孔，将电子元器件安装在所述有底孔中而使用。
在这里，“良好的导电性、良好的热传导性及高刚性的材料”只要是兼具上述的三个性质的材料就可以，不特别限定。
根据权利要求2记载的发明，由于装备有刚性的核构件，无需将玻璃纤维布作为加强件使用，因此可以避免玻璃纤维布所附带的各种不方便(伴随离子移动的发生的电气特性的恶化和伴随玻璃纤维布的切断加工的制造成本的上升)。
有关权利要求3的复合多层基板，作为由“兼具良好的导电性、良好的热传导性及高刚性的材料”构成的核构件，典型的有金属制核构件，特别优选铜、42合金、铁镍合金。
另外，“无底孔”和“有底孔”，无论哪个都是为了安装电子元器件(所谓电子元器件是半导体芯片、晶体管等的有源元件、电阻元件、电容元件或者电感元件等的无源元件、或其他的电气元器件的统称)，但是前者是“没有底部的孔(或贯通孔)”、后者是“有底部的孔(或凹部)”这点上不同。还有，“无底孔”及“有底孔”的开口形状，只要有可以无障碍地能安装成为对象的电子元器件的合适的形状(例如，比该电子元器件稍大的形状)即可。
在有这些特征的复合多层基板中，由于备置了有刚性的核构件，没有必要将玻璃纤维布作为加强件使用。因此可以避免玻璃纤维布所附带的各种不方便(伴随离子移动的发生的电气特性的恶化和伴随玻璃纤维布的切断加工的制造成本的上升)。
即，如果根据权利要求3所述的发明，由于将权利要求1或是权利要求2记载的核构件作为金属制核构件，所以不仅可以确保所期望的刚性且无需玻璃纤维布，还有，还可以将核构件作为电信号等的路径和散热路径使用。
有关权利要求4的复合多层基板，在权利要求1或权利要求2记载的复合多层基板，还具有覆盖上述核构件的侧面的侧面侧树脂构件，凭借该侧面侧树脂构件和上述表面侧树脂层及背面侧树脂层，能够覆盖上述核构件的全部。
按照权利要求4所述的发明，由于用树脂覆盖了核构件的整体，核构件不能接触到大气，可以防止氧化等的劣化，可以提高耐久性。
权利要求5所述的复合多层基板，是在权利要求1至权利要求4任何一项所述的复合多层基板中，具有所述核构件分割形成、在所述核构件的厚度方向上贯通表背的柱状部，并将所述柱状部作为向基板的表背方向传递的电信号传递路径或电源电压传递路径的一部分而加以使用。
按照权利要求5所述的发明，利用与核构件的其它部分分断后的柱状部，可以将所述柱状部作为向基板的表背方向的电信号传递路径或电源电压传递路径的一部分而加以使用，并且可以提高配线设计的灵活性。
有关权利要求6的复合多层基板，在权利要求1或2所述的复合多层基板中，在所述无底孔或所述有底孔中安装电子元器件时，通过所述无底孔或所述有底孔的内壁将所述核构件作为所述电子元器件的散热路径来使用。
根据权利要求6所述的发明，可以将核构件作为电子元器件的散热路径来使用，尤其在将发热大的电子元器件埋入的场合可以作为合适的路径。
有关权利要求7的复合多层基板，是在权利要求1或2所述的复合多层基板中，在所述无底孔或所述有底孔中安装后的电子元器件的上面高度位置，至少不超过所述核构件的上面高度位置。
根据权利要求7所述的发明，可以将核构件的上面高度位置设为比电子元器件的上面高度位置还高，由于在多层基板制造时用核构件承受负荷，因此可以避免电子元器件的破损。
有关权利要求8的复合多层基板，在权利要求1所述的复合多层基板中，在所述无底孔中安装比所述核构件的厚度尺寸小的高度尺寸的电子元器件的场合，在所述电子元器件的底面设置高度尺寸调整构件，通过高度尺寸调整构件进行所述电子元器件的安装高度调整。
如果按照权利要求8所述的发明，可以调节电子元器件与核构件的高度关系，且可以始终使核构件的上面高度位置高于电子元器件的上面高度位置。
有关权利要求9的复合多层基板，是在权利要求8所述的复合多层基板中，所述高度尺寸调整构件由具有热传导性的材料构成。
如果按照权利要求9所述的发明，用于高度尺寸调整的高度尺寸调整构件，也可以作为散热的构件利用。
有关权利要求10的组件，由权利要求1至9中任何一项所述的复合多层基板构成。
如果按照权利要求10所述的发明，可以提供具有权利要求1至9中任何一项所述的发明效果的组件。
                            附图说明
图1是在本发明实施形态的复合多层基板的要部剖视图以及要部立体图；
图2是在核构件21的无底孔24中安装电子元器件25时的状态图；
图3是在核构件21的无底孔24中安装电子元器件25时的状态图；
图4是在核构件21的其它部分上的要部剖视图以及所述部分的外观立体图；
图5是应用本发明的组件40的剖视图；
图6是组件40的制造工序图(第一工序～第三工序)；
图7是第三工序后的外观图；
图8是组件40的制造工序图(第四工序～第六工序)；
图9是第五工序后的外观图；
图10是组件40的制造工序图(第七工序～第十工序)；
图11是第十工序后的外观图；
图12是以往的复合多层基板的剖视图以及玻璃纤维布的放大俯视图。
                            具体实施方式
为了更详细的说明本发明，按照附图说明本发明。
(第一实施形态)
首先，说明本发明的第一实施形态。图1(a)是第一实施形态的复合多层基板的要部剖面图以及要部立体图。此图中，复合多层基板20，其剖面具有“多层构造”。在图示的例子中具有三层构造，该三层构造包括：兼有良好的导电性、良好的热传导性及高刚性的材料构成的平板状的核构件21和覆盖上述核构件21的表面(面向图面上侧的面)的树脂层(以下称为“表面侧树脂层”)22以及覆盖上述核构件21的背面(面向图面下侧的面)的树脂层(以下称为“背面侧树脂层”)23。
如上所述，核构件21所必要的物理特性为三个，是良好的导电性、良好的热传导性以及高刚性。所谓“良好的导电性”是指容易通电的性质(即电阻低)、“良好的热传导性”是指传热容易(即热传导率高)、“高刚性”是指对弯曲和压缩的应力变形少的现象。材质不限定。只要兼具上述的物理特性就可以。代表性的有，最好是金属，在同时满足上述3个物理特性这点上，其中更好是铜、42合金、铁镍合金等的金属。
另外，作为覆盖核构件21的表背的树脂层(表面侧树脂层22和背面侧树脂层23)的材料，具有电绝缘性和耐环境性(耐水性和耐酸性等)，如果进一步需要，可以使用具有所需的介电常数的材料，例如，环氧系、聚酰亚胺系、氰酸酯系或特氟隆(注册商标)系等的树脂材料或者用于印制电路板的绝缘材料。
在核构件21中，形成贯通其表背的规定开口形状的贯通孔(以下参照形成“无底孔”24的图1(a)以及图1(b))。所述无底孔24作为电子元器件25的安装孔而使用，凭借所述无底孔24，将电子元器件25“埋入”安装在复合多层基板20的内部，可以达到提高安装密度。
如果凭借具有如此结构的复合多层基板20，可以用核构件21的刚性保证复合多层基板20的物理强度(弯曲刚性等)。所以，可以不需要从以往所使用的加强件(玻璃纤维布7；参照图12)，并且可以避免伴随玻璃纤维布的使用的各种不方便。
即，作为代替玻璃纤维布的其他加强件，由于使用至少具有“高刚性”的核构件21、可以一起解决在开头说明的离子移动问题[沿着玻璃纤维6的表面与树脂之间的界面发生离子移动，并破坏绝缘使电气特性恶化]和制造成本的上升问题[为了形成内腔用的有底孔9，有必要物理地除去树脂层2的一部分，此时不得不切断树脂层2的内部的玻璃纤维6，且所述切断作业一般使用激光等精密加工仪器，但是不否认有切断误差，还需要相当多的作业时间，并且在有底孔9需要多个的场合，与该数目相应地作业时间成倍增加，导致制造成本的上升]，可以达到本发明的最终的目的(避免伴随离子移动的发生的电气特性的恶化，且实现制造成本的降低)。
还有，在以上的说明中，虽然举出在核构件21形成的无底孔24中安装电子元器件25的例子，但是电子元器件25的安装孔，也可以不一定是“贯通表背”的孔(即、无底孔)。例如，在图1(c)中所表示，也可以在核构件21上形成凹部(以下称为“有底孔”)26，将电子元器件25安装在所述有底孔26中。如果这样，由于将有底孔26的底面27等与电子元器件25之间直接或者通过热传导粘接剂接触，则可以将在电子元器件25中产生的热有效地释放到核构件21，且可以将核构件21作为电子元器件25的散热路径使用。
还有，最好将核构件21的表面侧和背面侧的树脂层结构(材料的选择和层厚度等)预先做成同样的结构。因为将复合多层基板20作成表背对称结构，可减小核构件21的表面侧与背面侧的树脂层(表面侧树脂层22与背面侧树脂层23)的热膨胀差，能抑制复合多层基板20的“挠曲”。
如上所述，核构件21的表面和背面虽然分别用表面侧树脂层22和背面侧树脂层23覆盖着，但是最好将核构件21的侧面也用树脂等覆盖。即，最好是，将核构件21的“所有的面”用树脂或与其相当的耐环境性材料完全包裹(封固或被膜)。核构件21的表面和背面，分别用表面侧树脂层22和背面侧树脂侧23覆盖，由于不接触空气，故不必担心氧化，但是如果核构件21的侧面露出的时候，恐怕该面会慢慢氧化，另外，在与该露出面邻接的安装元件之间发生电气短路，会成为工作不良的原因。
(第二实施形态)
以下，对本发明的第二实施形态进行说明。
图2(a)是将电子元器件25安装在核构件21的无底孔24内的状态图。在该图中，将核构件21的上面高度位置记作La，将电子元器件25的上面高度位置记作Lb时，最好其高度差d(d＝La-Lb)的值是0或0以上(也就是La＝Lb或La＞Lb的任何一个关系)。这样，因为通常核构件21的上面高度位置La比电子元器件25的上面高度位置Lb还高，所以，能够用核构件21来接住制造复合多层基板20时对电子元器件25的负荷(层叠表面侧树脂层22等时所加的负荷)，能够避免电子元器件25破损。
图2(b)也是将电子元器件25安装在核构件21的无底孔24内的状态图。与图2(a)不同的是热传导性树脂28介于电子元器件25和背面侧树脂层23之间，且使该热传导性树脂28的侧端与核构件21的无底孔的内壁侧面接触。这样，能够将电子元器件25所产生的热量通过热传导性树脂28高效率地逃散到无底孔内壁面的核构件21。
又，图3(a)也是将电子元器件25安装在核构件21的无底孔24内的状态图。与图2(a)不同的是，背面侧树脂层23也有无底孔29，两个无底孔24、29装填有由热传导性良好的材料(例如铜等)制成的高度尺寸调整构件30，电子元器件25载置安装在该高度尺寸调整构件30上。
在这里，将核构件的厚度尺寸记作Ha、背面侧树脂层23的厚度尺寸记作Hb、电子元器件25的高度尺寸记作Hc、高度尺寸调整构件30的高度尺寸记作Hd时，对于核构件21的上面高度位置La与电子元器件25的上面高度位置Lb的高度差d做成所期望值，如果满足这样的关系就好了，
Ha+Hb＝Hc+Hd+d…(1)
因为Ha、Hb及Hc是固定值，例如，使d＝0，则
Ha+Hb＝Hc+Hd…(2)
因而，将高度尺寸调整构件30的高度Hd设置成
Hd＝Ha+Hb-Hc…(3)
就好了。
据此，即使电子元器件25的高度尺寸Hc与核构件21的厚度尺寸Ha相比为极小的场合，也能容易地将上述的尺寸差d设定成期望值，也能将各种高度尺寸不同的电子元器件容易地装入到复合多层基板20里。还有，若高度尺寸调整构件30的材料使用热传导性好的材料，则电子元器件25所产生的热量能从高度尺寸调整构件30通过无底孔的内壁面逃散到核构件21，且也能从高度尺寸调整构件30的下侧面逃散到外部，进一步提高电子元器件25的散热效果。
又，图3(b)也是将电子元器件25安装在核构件21的无底孔24内的状态图。与图3(a)不同的是，其能适用于高度尺寸大的电子元器件25，在图中，电子元器件25的高度尺寸Hc超过核构件21的厚度尺寸Ha(Ha＜Hc)。将该电子元器件25安装在形成在核构件21内的无底孔24与形成在背面侧树脂层23内的无底孔31双方里，电子元器件25的下侧面和侧面的一部分通过热传导性树脂32保持在两个孔(无底孔24和无底孔31)里。
这样，即使是高度尺寸大的电子元器件25，也能容易地将上述的尺寸差d设定成期望值，且电子元器件25所产生的热量能从热传导性树脂32通过无底孔的内壁面逃散到核构件21上，且也能从热传导性树脂32的下面逃散到外部，进一步提高电子元器件25的散热效果。
(第三实施形态)
以下，对本发明的第三实施形态进行说明。
图4是核构件21的其它部分的要部剖面图及该部分的外观立体图。在这些图中，在核构件21的任意位置(在图中与无底孔24邻接，但不限定于此)设置有柱状部33。
该柱状部33本来是核构件21的一部分。详细地说，是通过在核构件21的任意位置形成圆筒状的切割槽34而产生的核构件21的“残余部分”。该柱状部33能如下述地利用。也就是说，在柱状部33的一端侧和另一端侧双方，在表面侧树脂层22和背面侧树脂层23各自形成通过孔35、36，若在该通过孔35、36形成电极37、38，电极37、38通过柱状部33电气连接，且因为各自的电极37、38端面露出在复合多层基板20的表面和背面，因此能将这些电极37、38及柱状部33作为复合多层基板20的两面贯通配线，能够确保电气信号和电源电压的传递路径。
(第四实施形态)
以下，对本发明的第四实施形态进行说明。
图5是适用以上实施形态(第一～第三的实施形态)的技术思想而作的组件的剖面图。
另外，所谓的“组件(module)”，一般是“标准化后的结构单位”的意思。组件也可以解释为部件和元件的一种，对于通常将部件列为可更换的结构要素，又将元件自身作为最小的结构单位，组件，多数不设想更换，多数是作为拥有特定的功能而被设计、制作。然而，因为事实上也没有严密的区分，所以在本说明书中，该用语“组件”如下述定义。也就是，所谓的组件是，在其内部安装一个或多个(包含不同种类的电子元器件的组合)半导体芯片、电阻元件、电容元件或其他的电子元器件(将这些总称为“电子元器件”)，从而实现所要的电子电路功能，且在市场上可单独流通。不特别考虑安装在任意电子设备后的易更换性。可以是通过接线柱等达到可装卸的安装状态，也可以是通过锡焊以大致固定状态的安装形态。
如图5所示的组件40，例如能作为在移动电话和具有无线通信功能的移动信息终端上的作为RF(高频率)部的结构要素的功率放大器组件、天线开关组件、或将它们一体化的RF组件等功能，其本身能作为产品在市场上流通。
组件40，通过在有适用上述实施形态(第一～第三的实施形态)的技术思想的结构的复合多层基板表面和内部安装所要的电子元器件，实现所期望的电路功能(功率放大器组件、天线开关组件、或将它们一体化的RF组件等)。
图示的组件40，其结构能大致分为“中间层A”、层叠在中间层A上面的“上位层B”及层叠在中间层A下面的“下位层C”。
中间层A的结构是这样的，核构件41的两侧面分别层叠有表面侧树脂层42和背面侧树脂层43，在核构件41上形成多个(剖面图上有4个)无底孔44～47，并在各个无底孔44～47里装入合适的电子元器件48～51。
现在，为说明上的方便，假定左端的电子元器件48为高度尺寸小的半导体芯片、从左边数第2个电子元器件49为电容器(高度尺寸与核构件41的厚度尺寸相当)，从左边数第3个电子元器件50为电阻(高度尺寸与核构件41的厚度尺寸相当)，右边的电子元器件51为高度尺寸大的半导体芯片。
将高度尺寸与核构件41的厚度尺寸相当的电子元器件49、50装入到与其对应的无底孔45、46。如上所述，电子元器件49、50分别是电容器和电阻，因为是发热比较少的元件，所以不要求对热采取特别的对策，则这些电子元器件49、50可以通过填充在其与背面侧树脂层43之间的胶粘剂52、53进行固定，在该元件发热大的场合，与其对应使用热传导性好的胶粘剂52、53。
还有，对于高度尺寸小的电子元器件48，放入适宜高度的高度尺寸调整构件54来调整高度尺寸，且该电子元器件48的发热大的场合，使用热传导性好的高度尺寸调整构件54。对于高度尺寸大的电子元器件51，通过装入达到背面侧树脂层43，进行高度尺寸的调整，且在该电子元器件51的发热大的场合，粘附包覆电子元器件51的侧面和下面的热传导性树脂55。无论哪种场合，高度尺寸调整构件54和热传导性树脂55的一部分都与核构件41接触，且其底面部分从中间层A的下侧面露出。
还有，在核构件41的任意位置设置有柱状部56、57，柱状部56、57，通过与其两端面接触设置的电极58、59、60、61，构成贯通中间层A的表背的信号传递路线或电源传递路线。另外，在中间层A中，62～75是电极。
下位层C，在树脂层76的两面形成所要形状的电极图形(后面详述)，上位层B，在树脂层77的两面形成所要形状的电极图形(后面详述)，且在规定的电极图形上表面安装电子元器件78～82，且安装有覆盖这些电子元器件78～82的罩40a(由于EMI对策希望兼顾电磁屏蔽)。另外，虽未特别限定，但电子元器件78、79、81是电容器，电子元器件80、82是电阻。
像这样，组件40，以由同时具有良好的电气传导性、良好的热传导性及高的刚性的材料(铜、42合金、铁镍合金)制成的平板状核构件41为基础，通过树脂层76、77加强该核构件41的表面侧和背面侧。在这里，2个树脂层76、77中任何一个是，例如，以环氧系、聚酰胺系、氰酸酯系或特氟隆(注册商标)系等树脂为主材料(也可以根据所希望混合介电体粉末和磁性体粉末等的功能粉末)，或者以用于印刷配线基板的绝缘材料为主材料，其特征是没有在开头所说明的玻璃纤维布7(参照图12)之点(也就是玻璃纤维布层之点)。是因为组件40的弯曲刚性，专门通过为中间层A的基础的核构件41来确保，无需作为加强件的玻璃纤维布7。
核构件41的四个内腔(通过无底孔44～47形成的)分别装入半导体芯片(电子元器件48、51)、电容(电子元器件49)及电阻(电子元器件50)。并且，关于这些电子元器件中发热大的(电子元器件48、51)，分别通过热传导性好的材料(高度尺寸调整构件54、热传导性树脂55)将各元件的底面和(若需要)侧面的一部分与核构件41连接，且与下位层C的上面电极图形82、83也连接。下位层C的上面电极图形82、83，通过下位层C的内部电极84、85，与下位层C的下面电极图形86连接，这样，电子元器件48、51所产生的热，通过无底孔的内壁面逃散到核构件41，且通过下位层C的下面电极图形86，也能逃散到安装该组件40的电子设备的基板上，能够取得充分的散热效果。
还有，关于高度尺寸小的半导体晶片(电子元器件48)，通过放入到下位层C的内腔(由与核构件41的无底孔44为同一位置的贯通孔形成)的高度尺寸调整构件54(可以是独立的构件，或者也可以通过电镀而使其成长。只要是具有良好的热传导性、且能调整电子元器件48的高度尺寸就可以)，将安装高度提高到所期望的位置，恰好地保持电子元器件48的上面高度位置与核构件41的上面高度位置的关系(参照图2的La和Lb的关系)。
还有，关于高度尺寸大的半导体芯片(电子元器件51)，通过放入到下位层C的内腔(由与核构件41的无底孔47为同一位置的贯通孔形成)，恰好地保持电子元器件51的上面高度位置与核构件41的上面高度位置的关系(参照图2的La和Lb的关系)。
中间层A的核结构41的做成图形(无底孔44～47和柱状部56、57的形成)，应该在将背面侧树脂层43粘合在核构件41下面的状态下进行。因为若在该状态下将核构件41做成图形，特别是为了在海岛结构部使“岛”的部分不脱落，故能将该部分作为柱状部56、57来利用。因而，能够通过对核构件41的物理性加工(例如蚀刻)，容易地形成连接中间层A的表背用的柱状结构(所谓“支柱”：通过柱状部55、57和与其两端连接的电极58、59、60、61而形成的)。用氯化亚铁等通常的腐蚀剂蚀刻核构件41的场合，核构件41的材料，从与树脂物性的关系能够使用铜、42合金、铁镍合金等。只是选择42合金和铁镍合金的场合，从防止离子移动等的观点，最好在42合金、铁镍合金的表面进行镀铜。
下面，对上述的组件40的制造工序进行说明。
(第一工序：图6(a))
首先，在同时具有良好的电气传导性、良好的热传导性及高的刚性的平板状的核构件41，例如是铜、42合金或铁镍合金等的核构件41的下侧面(上下是指正对图面时的方向)粘合树脂层(背面侧树脂层43)，然后，在该背面侧树脂层43的下侧面粘合具有良好导电性和良好热传导性的薄膜90。
在这里，作为背面侧树脂层43的材料，例如是环氧系、聚酰胺系、氰酸酯系或特氟隆(注册商标)系等的树脂材料或用于印刷配线基板的绝缘材料。还有，作为薄膜90，可以使用有上述的特性的薄膜，典型的是铜箔。
另外，可以将背面侧树脂层43和薄膜90一体化。例如，可以使用附树脂的铜箔，或者也可以是在干膜上粘合铜箔。
(第二工序：图6(b))
接着，将核构件41作成图形，形成无底孔44～47和柱状部56、57。无底孔44～47分别成为装入电子元器件48～51用的内腔。核构件41的作成图形，例如可以通过减去(サブトラクテイブ)法进行。该场合，可以使用氯化亚铁型和氯化亚铜型的腐蚀剂等的通常在印刷配线基板上使用的腐蚀剂。
(第三工序：图6(c))
接着，关于与发热大的电子元器件(电子元器件48、51)对应的无底孔44、47，将其下面的背面侧树脂层43除去与无底孔44、47相同的开口形状(参照波状线部分)而使薄膜90露出。背面侧树脂层43的除去，例如可以通过激光除去和等离子体蚀刻等进行。
图7是第三工序后的外观图，(a)是上面侧立体图，(b)是下面侧立体图。另外，图7与上述的工序图(图6)不是严格对应的。按图7理解，是在核构件41上形成的“内腔”、“支柱”。也就是，在图7中，在核构件41的下侧面粘合树脂层91(相当于图6的背面侧树脂层43)和铜箔92(相当于图6的薄膜90)，将核构件41做成图形，形成有几个内腔93～95(相当于图6的无底孔44～47)和几个支柱96～103(相当于图6的柱状部56、57)。
(第四工序：图8(a))
接着，在左端的无底孔44放入高度尺寸调整构件54，在该高度尺寸调整构件54上涂上热导电性树脂104。又，在从左数第2个和第3个的无底孔45、46上涂上胶粘剂52、53，且在右端的无底孔47上涂上热传导性树脂55。高度尺寸调整构件54，可以是独立的构件，或者也可以通过镀铜等而成长。只要具有良好的热传导性，且能调整电子元器件48的高度尺寸就可以。热传导性树脂104、55如其名具有散热作用的功能，也有暂时固定装入的电子元器件48、51的功能。胶粘剂52、53，只要专门具有固定装入的电子元器件49、50的功能就可以。
另外，在这里，用胶粘剂52、53对无须采取特别的散热对策的电子元器件进行固定，但不限于此。例如，在第一工序(图6(a))中，层叠、粘接核构件41与树脂层(背面侧树脂层43)时，在将该树脂层没充分硫化残余未硬化部的状态下完成层叠，也可以通过在第四工序(图8(a))中安装电子元器件49、50时做成高温使树脂层的粘接力恢复一些，用以固定该电子元器件49、50。这样，不需要涂上胶粘剂52、53的作业。
(第五工序：图8(b))
接着，在各无底孔44～47中安装分别对应的电子元器件48～51。关于需要释放热的一个电子元器件48，通过热传导性树脂104和高度尺寸调整构件54，可以向核构件41和薄膜90释放其热，另外，对于需要散热的第2个电子元器件51，可以通过热传导性树脂55，向核构件41和薄膜90释放其热。
(第六工序；图8(c))
接着，将安装了电子元器件48～51之后的核构件41用树脂封固。凭借着该封固，形成了在上述第一～第三的实施形态的表面侧树脂层42，由于这个表面侧树脂层42，可以完全堵住核构件41的表面、内腔(无底孔44～47)及支柱(柱状部56、57)的周围的间隙。在此处，最好将核构件41的侧端面(参照图8(c)的波状线包围部A、B部)也完全用树脂封固。作为封固侧端面的树脂，也可以兼为表面侧树脂层的一部分，但是也可以设置与表面侧树脂层另外的侧面侧树脂层。如此，可以将核构件41的所有的面从环境空气(大气)阻断，可以防止由于大气中的氧气和水分等引起使核构件41的氧化，还防止与邻接的安装元件之间的电气短路等，可以避免工作不良。
此处，作为表面侧树脂层42的材料可以使用例如，环氧系、聚酰胺系、氰酸酯系或特氟隆(注册商标)系等的树脂材料或者用于印制电路板的绝缘材料。
图9是第五工序后的外观图(a)及第六的工序后的外观图(b)。再有，图9并不与上述的工序图(图8)严密地对应。在图9中应该理解的一点是，在将电子元器件向核构件41上形成的“内腔”安装的状态和凭借树脂(表面侧树脂层42)的封固状态。即，在图9，在核构件41上形成的内腔93～95中，安装了各自对应的电子元器件105～107(相当于图8的电子元器件48～51)，将安装了电子元器件105～107的状态的核构件41用树脂108(相当于图8的表面侧树脂层42)完全封固。再有，在图9(b)中，用树脂108封固后的核构件41的侧面虽然露出了，但这是便于图显示。实际上，侧面也用树脂108完全覆盖着。
(第七工序：图10(a))
接着，将薄膜90做成图形。依靠此做成的图形，形成了将散热对策作为必需的电子元器件48、51中通过热传导性树脂55向薄膜90直接释放热用的散热图形83。即，刻蚀出薄膜90，以便只残留所述散热图形83。
(第八工序：图10(b))
接着，在表面侧树脂层42和背面侧树脂层43，各挖小孔109～125。例如，将各层的树脂用CO2气体激光器、UV激光器或受激准分子激光器部分地除去后，通过用高锰酸和等离子抛光等除去树脂的残渣，形成小孔109～125。
(第九工序：图10(c))
接着，对小孔109～125实施镀铜和进行蚀刻，形成以进行与电子元器件48～49的端子间的电的层间连接为目的的电极62～75和进行通过核构件41的层间连接为目的的电极58～61等。还有，为了确保树脂与镀铜之间的密接性，根据需要，也可进行凭借高锰酸等引起的树脂表面的粗化、表面积的增大处理。再有，126～154是在表面侧树脂层42和背面侧树脂层43的各露出面上形成的电极或配线图形。通过此第十工序，制作在图5中的中间层A。
(第十工序：图10(d))
接着，在表面侧树脂层42和背面侧树脂层43上，分别贴上树脂，凭借在这些树脂的表面形成必需的焊料抗蚀图形，制作出在图5中的上位层B和下位层C。
图11是第十工序后的外观图，(a)是上面侧立体图、(b)是下面侧立体图。还有，图11和上述的工序图(图10)之间对应并不严密。图11中应当理解的点是，在中间层A上面有上位层B层叠的同时，在中间层A的下面有下位层C层叠着，且在上位层B和下位层C的露出面上，形成着有所要的导电图形155～170。这些导电图形155～170中，如位于下位层C的露出面，且有着最大的面积的图形(导电图形166)，作为释放电子元器件48、51的热为目的的散热图形来使用。
实行以上的工序后，安装所要的表面安装元件(图5的电子元器件78～82)，如果必要，通过安装罩40a，完成图5表示的组件40。
含有这样的结构的组件40，具有如下的效果。
(1)由于将由兼具良好的导电性、良好的热传导性及高刚性的材料(铜、42合金、铁镍合金等)构成的平板状的核构件41做成基板的结构，可以将基板的弯曲应力用核构件41的刚性来承受，可以避免或抑制不好的基板变形。因此，由于不将以前的加强材料(玻璃纤维布)作为必需，故得到了不会产生围绕玻璃纤维布的诸多问题(离子移动的问题、伴随形成内腔时的玻璃纤维布切断加工的制造成本上升的问题)的显著的效果。
(2)在核构件41的单面(在实施形态中是背面)贴上树脂(背面侧树脂层43)的状态下，在所需部分形成“海岛”的场合，由于“岛”的部分不脱落，可以将该部分作为岛状部56、57使用。然后，通过该岛状部56、57，可以简单地构成层间的电信号传递路径和电源传递路径，且可以实现组件设计的简易化。
(3)在核构件41中形成内腔(无底孔44～47)，并在该内腔内可以容易地埋入电子元器件48～51，与表面安装相结合，可以提高基板的安装密度。
(4)再有，埋入高度尺寸大或者高度尺寸小的电子元器件的场合，装入高度尺寸调整构件54，又，或者利用背面侧树脂层43的孔，可以容易地调节电子元器件的高度尺寸，且可以将电子元器件的上面高度位置适当地设定为不超过核构件41的上面高度位置。因此，可以用核构件41承受在多层基板制造时的负荷，可以防止电子元器件的破损。
(5)还有，释放电子元器件的热量的场合，又可以将核构件41在散热路径中利用，或者又可以将在下位层C的露出面中形成的散热图形(图11(b)的电极图形166)在散热路径中利用，尤其，用于埋入发热大的电子元器件48、51而构成的组件40中，是合适的。
(6)另外，对于中间层A，通过将上位层B和下位层C做成大概对称的结构，可以避免或者抑制基板的挠曲。
产业上的利用可能性
如上所述，在本发明中所述的负荷多层基板及使用该基板的组件，能够用于进行电子元器件的高密度安装。
例如，电子元器件，半导体芯片、印制电路板、电子线路、单元或元件的一种的组件、尤其可以适用于在内部安装一个或者数个半导体芯片、电阻元件、电容元件或者其他的电子元器件，实现所要的电子线路功能的组件等中。还有，这样的组件可以在如电子设备、移动电话、移动信息终端等中适用。再有，本发明不限于上述的内容，可以在使用能够有效利用本发明的效果的复合多层基板或组件的电子元器件等中广泛地应用。

Claims (10)

1.一种复合多层基板，其特征在于，包括：
由兼具良好的导电性、良好的热传导性及高刚性的材料构成的平板状的核构件；
覆盖所述核构件的至少表面和背面的表面侧树脂层和背面侧树脂层；
以及贯通所述核构件的表背，在所述核构件上形成的无底孔；
在所述无底孔中安装电子元器件。
2.一种复合多层基板，其特征在于，包括：
由兼具良好的导电性、良好的热传导性及高刚性的材料构成的平板状的核构件；
覆盖所述核构件的至少表面和背面的表面侧树脂层以及背面侧树脂层；
以及开口于所述核构件的表面侧或者背面侧的任何一侧，在所述核构件上形成的有底孔；
在所述有底孔中安装电子元器件。
3.如权利要求1或2所述的复合多层基板，其特征在于，所述核构件是金属制核构件。
4.如权利要求1或2所述的复合多层基板，其特征在于，还具有覆盖所述核构件的侧面的侧面侧树脂构件，并且凭借所述侧面侧树脂构件、所述表面侧树脂层以及背面侧树脂层，覆盖所述核构件的全部。
5.如权利要求1至4中任何一项所述的复合多层基板，其特征在于，具有所述核构件分割形成、在所述核构件的厚度方向上贯通表背的柱状部，并将所述柱状部作为向基板的表背方向传递电信号的电信号传递路径或电源电压传递路径的一部分而加以使用。
6.如权利要求1或2所述的复合多层基板，其特征在于，在所述无底孔或所述有底孔中安装电子元器件时，通过所述无底孔或有底孔的内壁将所述核构件作为所述电子元器件的散热路径来使用。
7.如权利要求1或2所述的复合多层基板，其特征在于，安装在所述无底孔或所述有底孔后的电子元器件的上面高度位置，至少不超过所述核构件的上面高度位置。
8.如权利要求1所述的复合多层基板，其特征在于，在所述无底孔中安装比所述核构件的厚度尺寸小的高度尺寸的电子元器件的场合，在所述电子元器件的底面设置高度尺寸调整构件，通过所述高度尺寸调整构件进行所述电子元器件的安装高度调整。
9.如权利要求8所述的复合多层基板，其特征在于，所述高度尺寸调整构件由具有热传导性的材料构成。
10.一种组件，其特征在于，由权利要求1至9中任何一项所述的复合多层基板构成。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102224771A (zh) * 2008-10-31 2011-10-19 太阳诱电株式会社 印刷线路板及其制造方法
US8064217B2 (en) 2006-09-05 2011-11-22 Samsung Electro-Mechanics Co., Ltd. Component embedded printed circuit board
CN103402312A (zh) * 2012-08-15 2013-11-20 太阳诱电株式会社 电子部件内置基板
CN107492537A (zh) * 2016-06-09 2017-12-19 日月光半导体制造股份有限公司 中介层、半导体封装结构及半导体工艺

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339739B2 (ja) 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法
KR100726240B1 (ko) 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
CN100379328C (zh) * 2005-10-20 2008-04-02 浙江大学 平板显示器件封接用的封接框及制备方法
US7957154B2 (en) * 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
KR100751995B1 (ko) * 2006-06-30 2007-08-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR100789530B1 (ko) * 2006-11-20 2007-12-28 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
JP4518113B2 (ja) * 2007-07-25 2010-08-04 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US8314343B2 (en) * 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
JP5292847B2 (ja) * 2008-02-20 2013-09-18 住友ベークライト株式会社 半導体素子搭載基板
JP5488783B2 (ja) * 2009-01-30 2014-05-14 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
KR101077410B1 (ko) * 2009-05-15 2011-10-26 삼성전기주식회사 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
TWI405511B (zh) * 2009-07-08 2013-08-11 Samsung Electro Mech 具有電子部件的印刷電路板以及其製造方法
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
WO2011102134A1 (ja) 2010-02-18 2011-08-25 株式会社村田製作所 部品内蔵基板
WO2011102561A1 (ja) * 2010-02-22 2011-08-25 三洋電機株式会社 多層プリント配線基板およびその製造方法
TWI530241B (zh) * 2010-03-16 2016-04-11 A multi - layer circuit board manufacturing method for embedded electronic components
JP5685012B2 (ja) * 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
KR101167453B1 (ko) * 2010-12-23 2012-07-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5370445B2 (ja) 2011-09-09 2013-12-18 株式会社村田製作所 電源制御回路モジュール
US20130258623A1 (en) * 2012-03-29 2013-10-03 Unimicron Technology Corporation Package structure having embedded electronic element and fabrication method thereof
WO2014020479A2 (en) * 2012-08-03 2014-02-06 Ecole Polytechnique Federale De Lausanne (Epfl) Post-CMOS Processing and 3D Integration Based on Dry-Film Lithography
TW201410106A (zh) * 2012-08-24 2014-03-01 Kinsus Interconnect Tech Corp 線路載板的增層方法
US9293426B2 (en) 2012-09-28 2016-03-22 Intel Corporation Land side and die side cavities to reduce package Z-height
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
US20140254101A1 (en) * 2013-03-05 2014-09-11 Qualcomm Incorporated Smart phone on a chip and method making same
JP6105358B2 (ja) * 2013-04-02 2017-03-29 太陽誘電株式会社 回路基板
JP5888786B2 (ja) * 2013-04-02 2016-03-22 太陽誘電株式会社 回路基板
KR101497230B1 (ko) * 2013-08-20 2015-02-27 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판 제조방법
KR102086792B1 (ko) * 2013-09-02 2020-03-09 삼성전자주식회사 착탈 가능한 장치를 포함하는 전자 장치
DE102014008148B4 (de) * 2014-05-23 2020-06-04 Continental Automotive Gmbh Verfahren zur Herstellung einer Leiterplatte und Leiterplatte
JP6742682B2 (ja) 2014-09-03 2020-08-19 太陽誘電株式会社 多層配線基板
JP6587796B2 (ja) * 2014-10-02 2019-10-09 太陽誘電株式会社 回路モジュール
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US10433424B2 (en) * 2014-10-16 2019-10-01 Cyntec Co., Ltd Electronic module and the fabrication method thereof
US9402301B2 (en) * 2014-12-10 2016-07-26 Raytheon Company Vertical radio frequency module
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9781819B2 (en) * 2015-07-31 2017-10-03 Laird Technologies, Inc. Multifunctional components for electronic devices and related methods of providing thermal management and board level shielding
JP6693441B2 (ja) * 2017-02-27 2020-05-13 オムロン株式会社 電子装置およびその製造方法
JP2019067858A (ja) * 2017-09-29 2019-04-25 イビデン株式会社 プリント配線板及びその製造方法
US10727212B2 (en) 2018-03-15 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor package
KR102070090B1 (ko) * 2018-03-15 2020-01-29 삼성전자주식회사 반도체 패키지
CN111341750B (zh) 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11289412B2 (en) 2019-03-13 2022-03-29 Texas Instruments Incorporated Package substrate with partially recessed capacitor
US10939562B2 (en) 2019-03-26 2021-03-02 Taiyo Yuden Co., Ltd. Multilayer board and manufacturing method of the same
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
JP7434888B2 (ja) 2019-12-26 2024-02-21 セイコーエプソン株式会社 液体吐出装置、及び回路基板
KR20210087752A (ko) * 2020-01-03 2021-07-13 삼성전자주식회사 반도체 패키지
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
KR20220130916A (ko) * 2021-03-19 2022-09-27 삼성전기주식회사 전자부품 내장기판
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2923860A (en) * 1957-08-22 1960-02-02 Miller John Dawson Printed circuit board
JPS548871A (en) 1977-06-23 1979-01-23 Suwa Seikosha Kk Semiconductor device
JPS5688398A (en) * 1979-12-20 1981-07-17 Sony Corp Method of manufacturing hybrid integrated circuit
US4544989A (en) * 1980-06-30 1985-10-01 Sharp Kabushiki Kaisha Thin assembly for wiring substrate
JPS5885372A (ja) 1981-11-13 1983-05-21 Tsuneo Kurachi 始動付重圧回転装置
JPS5885372U (ja) * 1981-12-04 1983-06-09 株式会社フジクラ ほうろう印刷回路板
JPS6022655A (ja) * 1983-07-18 1985-02-05 Nissan Motor Co Ltd センサ素子基板のリ−ド線取付構造
JPS61140593A (ja) 1984-12-12 1986-06-27 Kanebo Ltd 新規ベンジルホスフイン酸エステル誘導体、その製造法およびそれを有効成分とする医薬組成物
JPS61140593U (zh) * 1985-02-21 1986-08-30
JPS61287192A (ja) * 1985-06-13 1986-12-17 松下電工株式会社 電子素子用チツプキヤリア
JPS61287194A (ja) 1985-06-13 1986-12-17 松下電工株式会社 電子素子用チツプキヤリア
JPS6411400A (en) 1987-07-06 1989-01-13 Mitsubishi Gas Chemical Co Multilayered plate for mounting ic chip
JPS6412598A (en) 1987-07-07 1989-01-17 Mitsubishi Gas Chemical Co Ic chip mounting multilayer board
JPH02122534A (ja) * 1988-10-31 1990-05-10 Toshiba Lighting & Technol Corp 混成集積回路
JPH05129742A (ja) * 1991-10-31 1993-05-25 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法
JPH06140461A (ja) 1992-10-29 1994-05-20 Fujitsu Ltd 半導体チップの実装方法および実装構造体
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
JP3516965B2 (ja) 1993-09-09 2004-04-05 株式会社東芝 プリント配線板
EP0647090B1 (en) 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
US6093970A (en) * 1994-11-22 2000-07-25 Sony Corporation Semiconductor device and method for manufacturing the same
US6404049B1 (en) * 1995-11-28 2002-06-11 Hitachi, Ltd. Semiconductor device, manufacturing method thereof and mounting board
US5868887A (en) * 1996-11-08 1999-02-09 W. L. Gore & Associates, Inc. Method for minimizing warp and die stress in the production of an electronic assembly
JP3661343B2 (ja) * 1997-03-26 2005-06-15 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置用基板及びその製造方法
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
TW449844B (en) * 1997-05-17 2001-08-11 Hyundai Electronics Ind Ball grid array package having an integrated circuit chip
JPH1117348A (ja) * 1997-06-25 1999-01-22 Kyocera Corp 配線基板およびその製造方法
JPH11307689A (ja) * 1998-02-17 1999-11-05 Seiko Epson Corp 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
JP3635205B2 (ja) * 1998-10-29 2005-04-06 新光電気工業株式会社 配線基板
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP2001053447A (ja) * 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
AU2001239090A1 (en) * 2000-03-31 2001-10-15 Dyconex Patente Ag Electrical connecting element and method of fabricating the same
JP2001298273A (ja) 2000-04-17 2001-10-26 Hitachi Ltd 電子部品内蔵実装基板及びそれを用いた半導体パッケージ
JP2002016327A (ja) * 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2002111226A (ja) 2000-09-26 2002-04-12 Tdk Corp 複合多層基板およびそれを用いたモジュール
TW457663B (en) * 2000-11-08 2001-10-01 Advanced Semiconductor Eng Substrate structure of heat spreader and its package
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
CA2533674A1 (en) * 2006-01-23 2007-07-23 Itf Technologies Optiques Inc./Itf Optical Technologies Inc. Optical fiber component package for high power dissipation

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064217B2 (en) 2006-09-05 2011-11-22 Samsung Electro-Mechanics Co., Ltd. Component embedded printed circuit board
US8683684B2 (en) 2006-09-05 2014-04-01 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing component embedded printed circuit board
CN102224771A (zh) * 2008-10-31 2011-10-19 太阳诱电株式会社 印刷线路板及其制造方法
TWI458400B (zh) * 2008-10-31 2014-10-21 Taiyo Yuden Kk Printed circuit board and manufacturing method thereof
US8963016B2 (en) 2008-10-31 2015-02-24 Taiyo Yuden Co., Ltd. Printed wiring board and method for manufacturing same
CN102224771B (zh) * 2008-10-31 2015-04-01 太阳诱电株式会社 印刷线路板及其制造方法
CN103402312A (zh) * 2012-08-15 2013-11-20 太阳诱电株式会社 电子部件内置基板
CN103402312B (zh) * 2012-08-15 2014-09-03 太阳诱电株式会社 电子部件内置基板
US9078370B2 (en) 2012-08-15 2015-07-07 Taiyo Yuden Co., Ltd. Substrate with built-in electronic component
CN107492537A (zh) * 2016-06-09 2017-12-19 日月光半导体制造股份有限公司 中介层、半导体封装结构及半导体工艺
US10388598B2 (en) 2016-06-09 2019-08-20 Advanced Semiconductor Engineering, Inc. Interposer, semiconductor package structure, and semiconductor process

Also Published As

Publication number Publication date
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