CN1476633A - 高频模件板装置 - Google Patents

高频模件板装置 Download PDF

Info

Publication number
CN1476633A
CN1476633A CNA028031733A CN02803173A CN1476633A CN 1476633 A CN1476633 A CN 1476633A CN A028031733 A CNA028031733 A CN A028031733A CN 02803173 A CN02803173 A CN 02803173A CN 1476633 A CN1476633 A CN 1476633A
Authority
CN
China
Prior art keywords
electric capacity
circuit
line layer
soleplate
high frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028031733A
Other languages
English (en)
Other versions
CN1333460C (zh
Inventor
Ұ����Ҳ
荻野达也
奥洞明彦
֮
平林崇之
�˱�Т
小瀬村孝彦
林邦幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1476633A publication Critical patent/CN1476633A/zh
Application granted granted Critical
Publication of CN1333460C publication Critical patent/CN1333460C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/19011Structure including integrated passive components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224Patterned shielding planes, ground planes or power planes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/024Dielectric details, e.g. changing the dielectric material around a transmission line
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672Superposed layout, i.e. in different planes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4688Composite multilayer circuits, i.e. comprising insulating layers having different properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Waveguide Connection Structure (AREA)
  • Waveguides (AREA)

Abstract

本发明涉及一种高频模件板装置,它具有高频传输和接收电路,用于调制和解调高频信号。该高频模件板装置包括一个主要表面作成叠加表面(2a)的一个基础板(2);和在该基础板(2)的叠加表面上形成,并作出无源元件的高频电路部分(3)。基础板(2)在离开第4个线路层(8b)的下层上,具有没有形成线路的区域(29)。高频电路部分(3),在与没有形成线路的区域(29)相应的位置上,具有上电极(36)和下电极(35)。由于电容(18)作在没有形成线路的区域(29)上面,因此可以减小电容(18)从接地图形(14)中接收的寄生电容。因此,可以改善电容(18)的特性。

Description

高频模件板装置
技术领域
本发明涉及一种包括一个基础板和一个高频电路部分的高频模件板装置。
背景技术
各种信息(例如音乐、声频数据、图像等)可以很容易通过数据的数字化,利用紧凑的信息处理器(例如个人计算机或移动式计算机)进行处理。这些信息的频带可以利用声频的编码和解码电路组合的技术或图像编码和解码电路组合的技术进行压缩。这样,就形成利用数字通讯或数字广播,可以容易和有效地将信息分布至各种通讯终端设备的环境。例如,利用移动电话可以在室外接收音频数据和视频数据(以后称为AV数据)。
通过形成较好的网络系统,可以方便地在小的区域及家中,用各种方式使用数据传输和接收系统。作为网络系统,IEEE 802.11a提出的带宽为5GHz的窄带无线电通讯系统,IEEE 802.11b提出的带宽为2.45GHz的无线电局域网(LAN)系统,或称为兰牙的短距离无线电通讯系统引人注意。
在数据传输和接收系统中,可以有效地利用这种无绳网络系统,不需要使用重发器,即可以容易地将各种数据输送至不同地方(例如家中或室外),容易进入各种形式的通讯网络,或传输和接收数据。
使传输和接收系统具有能发挥上述通讯功能的紧凑,轻型和便携式的通讯终端设备是非常必要的。通讯终端设备的传输和接收部分,需要调制和解调模拟的高频信号。因此,一般来说,通讯终端设备具有基于超外差系统的高频传输和接收电路,用以将传输和接收的信号临时地转换为中间频率信号。
如图1所示,高频传输和接收电路100包括一个具有接收或传输信息信号的天线或转换开关的天线部分101,和用于切换传输和接收的传输和接收切换部件102。高频传输和接收电路100还带有包括一个频率转换电路部分103,解调电路部分104等的接收电路部分105。另外,高频传输和接收电路100还带有包括一个功率放大器106,一个驱动放大器107,和一个调制电路部分108等的传输电路部分109。该高频传输和接收电路100还包括用于将参考频率送至接收电路部分105或传输电路部分109的参考频率发生电路部分。
具有上述结构(详细结构省略)的高频传输和接收电路100包括一些尺寸大的功能零件-例如相应地插入在各级之间的各种滤波器,VCO(电压控制的振荡器),SAW滤波器(表面声波滤波器)等。另外,该高频传输和接收电路100还包括许多高频模拟电路(例如匹配电路或偏压电路)所特有的无源零件(例如电感、电阻、电容)。这样,该高频传输和接收电路100整个尺寸变大,因此,使得使用这个电路100的通讯终端设备不可能紧凑和轻巧。
在图2所示的通讯终端设备中,使用基于直接转换系统的高频传输和接收电路110,其中,不需要将信息信号转换为中间频率信号,即可传输和接收信息。在高频传输和接收电路110中,由天线部分111接收的信息信号,通过传输和接收切换部件112,送至解调电路部分113;并直接进行基带过程。在高频传输和接收电路110中,在信息源中产生的信息信号,在调制电路部分中不转换为中间频率的信号,而是直接调制成规定的频带信号。调制的信号,从天线部分111,通过放大器115和传输与接收切换部件112传输。
上述的高频传输和接收电路110、不将信息信号转换为中间频率信号,并进行直接检测,来传输和接收信息信号。因此,零件(例如滤波器)数目减小,整个结构简单,并且基本上可由一个芯片制成该结构。然而,高频传输和接收电路110需要放置在后一级上的滤波器或匹配电路。由于高频传输和接收电路110在高频级只进行一次放大,因此电路110不能得到适当的增益。基带部分还需要进行放大工作。因而,高频传输和接收电路110需要带有直流偏置的一个抵消电路,或一个多余的低通滤波器,因此整个消耗的功率增加。
如上所述,超外差系统式和直接转换系统式的通常的高频传输和接收电路。除了可使通讯终端设备微型化和减轻重量以外,不能得到作为传输和接收电路的适当的特性。因此,在高频传输和接收电路中,作了各种模件化的努力,例如以Si-CMOS电路为基础,使结构简单紧凑。作为这种努力的一种,提出了一种所谓制造一个芯片的高频模件板装置的方法。采用这种方法时,将特性良好的无源元件在Si基片上形成,将滤波器电路或共振器等在LSI(大规模集成电路)上形成,而将基带部分的逻辑LSI集成起来。
对于上述的一个芯片的高频模件板装置,重要的是如何在LSI上形成具有良好性能的无源元件。图3A和3B表示具有高性能的无源元件的高频模件板120。这个高频模件板120具有一个大的凹下部分125,它相应于Si基片122的电感器形成部分124和SiO2绝缘层123。形成一个电感121,覆盖凹下部分125的开口侧。即:电感121的线圈部分128将凹下部分125的开口部分封闭。线圈部分128与第一个线路层126连接,伸入凹下部分125中;并且与在绝缘层123上延伸的第二个线路层127连接。在上述结构的高频模件板120中,电感121的形成工序复杂,因此形成工序增加,使制造成本增高。
在通常的高频模件板装置中,设在模拟电路的电路部分和数字电路的基带电路部分之间的Si基片的电气干扰是一个严重的问题。
作为解决上述问题的电路板装置,提出了如图4所示的使用Si基片作为基础基片的高频模件板装置130。另外,还提出了如图5所示的,使用玻璃基片作为基础基片的高频模件板装置140。
在图4所示的高频模件板装置130中,在Si基片131形成SiO2层132以后,利用金属版印刷方法,形成高频电路部分133。在高频电路部分133中(其详细结构省略),利用薄膜成形方法或厚膜成形方法,与多层的图形线路134一起,形成作为无源元件135的电容、电感等。
在该高频模件板装置130中,在高频电路部分133上,形成通过继电器通孔与内部图形线路134连接的终端部分。利用倒装安装方法,将电路元件(例如高频IC,LSI等)直接安装在这些终端部分上。再将高频模件板装置130安装在一块母板上,使电路部分与基带电路部分分开,以抑制二个电路部分的电气干扰。
在图4所示的高频模件装置130中,具有导电性的Si基片131,用于在高频电路部分133中相应地形成无源元件。然而,这个基片在构成相应无源元件的良好的高频特性时,可以成为一个干扰的因素。
另一方面,为了解决形成图4所示的高频模件板装置130的Si基片131的问题,图5所示的高频模件板装置140,使用玻璃基片141作为基础基片。在高频模件板装置140中,利用金属版印刷方法。在玻璃基片141上形成电路部分142。在高频电路部分142(其详细结构省略)中,利用薄膜成形技术或厚膜成形技术,与多层的图形线路143一起,形成作为无源元件的电容、电感等。
在图5所示的高频模件板装置140中,在高频电路部分142上,形成通过通孔与内部图形线路连接的终端部分。利用倒装安装方法,将电路元件(例如高频集成电路(IC),LSI等)直接安装在这些终端部分上。在这个高频模件板装置140中,利用没有导电性的玻璃基片141来抑制玻璃基片141和高频电路部分142之间的电容耦合。这样,在高频电路部分142中,可以形成高频特性良好的无源元件。
在上述高频模件板装置130和140中,通过在上述Si基片131或玻璃基片141上形成线路层,形成高频信号系统的图形。另外,通过该线路层还可形成控制系统的供电线路或信号线路(例如电源、接地等)。因此,在这些高频模件板装置130和140中,在线路之间会相应地产生电气干扰。又由于线路层作成多层,制造成本增加。线路图形在周围拉开,使装置本身尺寸增大。
如图6所示,在高频模件板装置130中,形成一个组件150,它安装在中间板151上。组件150用于将高频模件板装置130安装在中间板151表面上,并且整个用绝缘树脂152封装起来。在组件150中,在中间板151的正面和背面上,都相应地形成图形线路153或输入与输出终端部分154。另外,在安装高频模件板装置130的区域的周边上,形成许多电极部分155。
在组件150中,当高频模件板装置130安装在中间板151上时,按照导线粘接方法,利用导线156,将高频模件板装置130与电极部分155电气上连接。这样,电能可从外部电源送入,将信号传递给外部电路和从外部电路接收信号。结果,在图4所示的高频模件板装置130中,在安装电路元件136(例如高频IC,LSI等)的表面层上,形成与图形线路134或导线156连接的电极137。图5所示的高频模件板装置140,用上述相同的方法封装。
这些高频模件板装置130和140安装在中间板151上,并如上述那样封装;然而,组件150的厚度或面积会增大,造成不方便。高频模件板装置130和140都会增加组件150的成本。
一个屏蔽盖157与组件150连接,安装在高频模件板装置130和140上的电路元件136和145(例如高频IC,LSI等),用该盖遮盖以减少电磁波噪声的影响。因此,在组件150中,由电路元件136,145等产生的热,存贮在屏蔽盖157上,使高频模件板装置的特性恶化,因此,需要辐射热的机构。
在这种组件150中,由于在高频模件板装置130和140中使用Si基片或玻璃基片141,因此难以利用辐射热的机构来辐射基片上的热,因为这会使装置本身的尺寸增大。
由于使用较昂贵的Si基片131或玻璃基片141作为基础基片,这使得高频模件板装置的成本增加,这样,高频模件板装置130和140的成本不会降低。
发明内容
本发明的一个目的是要提供一种可以解决上述通常的高频模件板装置的问题的、新的高频模件板装置。
本发明的另一个目的是要提供一种可以进一步改善电容特性的高频模件板装置。
本发明的再一个目的是要提供一种装置本身结构紧凑,并且成本低廉的高频模件板装置。
为了达到上述目的,根据本发明的高频模件板装置包括:一个基础板;其线路层通过绝缘层,在基础板的主要表面上形成多层,该主要表面作成一个叠加表面;和一个高频电路部分;其线路层通过绝缘层在基础板的叠加表面上形成多层;并且在线路层上形成无源元件;基础板至少在从该叠加表面数的第一个线路层上有一个没有形成线路的区域;而高频电路部分的电容形成为,使一上电极和下电极处在分别与高度方向上彼此靠近的上线路层和下线路层上没有线路的区域相应的位置上;从而可将绝缘层放置在没有线路的区域上面的上电极和下电极之间。
根据本发明的高频模件板装置的电容是这样形成的:在没有形成线路的区域上面,将绝缘层放入在上线路层上形成的上电极,和在下线路层上形成的下电极之间。在这个高频模件板装置中,可以适当地选取电容和基础板的线路层之间的距离。由基础板的线路层产生的寄生电容,可相对于该电容减小。因此可以改善电容的特性。
根据本发明的另一个高频模件板装置包括:一个基础板;其线路层通过绝缘层,在基础板的主要表面上形成多层,该主要表面作成一个叠加表面;和一个高频电路部分;其线路层通过绝缘层在基础板的叠加表面上形成多层;并且在线路层上形成无源元件;基础板至少在从该叠加表面数的第二个线路层上有一个没有形成线路的区域;而高频电路部分的电容形成为,使一上电极处在与叠加表面靠近的高频电路部分的线路层上,没有形成线路的区域相应的位置上;而下电极处在与从基础板的叠加表面数的第一个线路层上,没有形成线路的区域相应的位置上;从而使绝缘层放入在没有形成线路的区域上面的上电极和下电极之间。
这个高频模件板装置的电容是这样形成的:在基础板的线路层上的没有形成线路的区域上面,将绝缘层放大在靠近叠加表面的高频电路部分的线路层上形成的上电极,和在从基础板的叠加表面数的第一个线路层上形成的下电极之间。在这个高频模件板装置中,电容可与基础板的线路层分开。可以相对于该电容,减小由基础板的线路层产生的寄生电容,因此可以改善电容的特性。
根据本发明的再一个高频模件板装置包括:一个基础板;其线路层通过绝缘层,在基础板的主要表面上形成多层,该主要表面作成一个叠加表面;和一个高频电路部分;其线路层通过绝缘层在基础板的叠加表面上形成多层;并且在线路层上形成无源元件;基础板至少在从该叠加表面数的第二个线路层上有一个没有形成线路的区域;而高频电路部分的第一个电容形成为,使一上电极和下电极处在分别与高频电路部分高度方向上彼此靠近的上线路层和下线路层上没有线路的区域相应的位置上;从而可将绝缘层放置在没有线路的区域上面的上电极和下电极之间;并且,第二个电容形成时,使电极处在与从基础板的叠加表面数的第一个线路层上,没有形成线路的区域相应的位置上;而电极则与第一个电容的上电极互相连接,从而使绝缘层放入第一个电容的下电极和第二个电容的上述电极之间。
这个高频模件板装置的第一个电容是这样形成的:在基础板的线路层上的没有形成线路的区域上面,将绝缘层放入在上线路层上形成的上电极,和在下线路层上形成的下电极之间。另外,该高频模件板装置的第二个电容是这样形成的:使在从基础板的叠加表面数的第一个线路层上形成的电极,与上电极互相连接,从而将绝缘层放入下电极和该电极之间。在这个高频模件板装置中,电容可与基础板的线路层分开。可以相对于该电容减小由基础板的线路层产生的寄生电容,因此可以改善电容的特性。
本发明的其他目的和优点,从下面结合附图对实施例的说明中将会更清楚。
附图说明
图1为表示使用超外差系统的高频传输和接收电路的方框图;
图2为表示使用直接转换系统的高频传输和接收电路的方框图;
图3A为表示在通常的高频模件板装置中的电感器的透视图;图3B为该电感器的纵截面图;
图4为表示利用硅基片作为高频模件板装置的基础板的结构的纵截面图;
图5为表示利用玻璃基片作为高频模件板装置的基础板的结构的纵截面图;
图6为表示高频模件板装置安装在中间板上的一个组件的纵截面图;
图7为表示根据本发明的高频模件板装置的一个例子的截面图;
图8为表示在根据本发明的高频模件板装置中,禁止布线区和电容形成区的放大形式的主要部分的截面图;
图9A~9D为分别表示在基础板的各个层上不形成线路的区域的结构的平面图;图9A表示在第4个线路层上不形成线路的区域;图9B表示在第3个线路层上不形成线路的区域;图9C表示在第2个线路层上不形成线路的区域;图9D表示在第1个线路层上的接地图形;
图10为表示正好在接地图形上面形成的电容的示意图;
图11为表示在不形成线路的区域上面形成的电容的示意图;
图12为表示在不形成线路的区域上形成的电容,和在接地图形中形成的电容中,各口的电容与频率之间的关系的特性图;
图13为表示在根据本发明的高频模件板装置中、禁止布线区和电容形成区的放大形式的主要部分的截面图;
图14为表示在不形成线路的区域上面形成的电容、即只在靠近该电容的接地图形上形成的电容的示意图;
图15为表示在不形成线路的区域上面形成的、即在下面各层的所有接地图形上形成的电容的示意图;
图16为表示在不形成线路的区域上面形成的电容,即只在靠近该电容的接地图形上形成的电容中;和在不形成线路的区域上面形成的、即在下面各层的所有接地图形上形成的电容中,各个口的电容与频率之间的关系的特征图;
图17为用放大形式表示的带有三层结构的禁止布线区和电极部分的电容形成部分的主要部分的截面图;
图18为表示在具有三层结构的电极部分的电容中,和在具有二层结构的电极部分的电容中,各个口的电容与电容形成面积之间的关系的特性图。
具体实施方式
现在,参考附图来详细说明根据本发明的高频模件板装置的实施例。
图7所示的根据本发明的高频模件板装置1为组件形式,它在一块母板或一块中间板上形高密度的安装结构。该装置本身即为一个功能部件。
根据本发明的高频模件板装置1包括一个基础板2,和一个在其上作出的高频电路部分3。该基础板的最上层为作为叠加表面2a的二个非常精确的平的表面。
基础板2是所谓的印刷线路板。基础板2的结构为,它具有第一块线路板6。在该线路板中,第一和第二个线路层5a和5b的图形作在作为介电的绝缘层的第一个核心板4的二个表面上。另外,基础板2具有第二块线路板9,在该线路板中,第三和第四个线路层8a和8b的图形作在作为介电的绝缘层的第二个核心板7的二个表面上。第一块线路板6和第二块线路板9,通过作为介电的绝缘层的预浸处理材料(粘接树脂)10、粘接在一起。
第一块核心板4和第二块核心板7由介电常数小和Tanδ值小的材料,即高频特性非常好的材料制成,例如:聚苯撑醚(PPE),双马来酰亚胺三氯杂苯(BT-树脂),聚四氟乙烯,聚酰亚胺,液晶聚合物(LCP),聚原菠烷(PNB),陶瓷或陶瓷与有机材料的混合物等。对于第一块核心板4和第二块核心板7,可以使用机械强度高,耐热性和耐化学腐蚀性非常好,和比由上述材料制成的基础板更价廉的环氧铜包层板FR-5。
在第一和第二个线路层5a和5b,与第三和第四个线路层8a和8b上,功能元件(例如滤波器11)用于将功能元件连接在一起的信号线路图形12,电源图形13和接地图形14,利用铜箔制成的薄膜。在第一和第二个线路层5a和5b,与第三和第四个线路层8a和8b上,可以作出无源元件(例如电容、电感、电阻等)或天线的图形。
功能元件通过例如由铜制成的通孔15或通孔16,电连接在一起。通孔15或通孔16穿过信号线路图形12,以便将功能元件、电源图形13、接地图形14和第一块核心板4与第二块核心板7连接在一起。通孔15或通孔16是这样形成的:穿过基础板2的孔部分地是用钻削或激光束加工在基础板上作出的,并且对作出的孔可进行电镀或通孔电镀。
在基础板2中,由廉价的有机材料制成的第一块线路板6和第二块线路板9,利用与通常方法相同的多层成形方法层叠起来。这样,比在先前技术中使用较贵的Si基片或玻璃基片的情况,成本更降低。基础板不是仅限于上述的四层叠加的结构,并且层叠的层的数目为任意的。另外,基础板2也不是仅限于将上述双面的线路板6和9,通过预浸处理材料10粘接在一起形成的基础板。例如,可以使用带有树脂的铜箔层叠在双面线路板的二个主要表面上的结构。
基础板2的最上面一层(即第二块核心板7的第4个线路层8b)非常精确地弄平,形成叠加表面2a。具体地说,在基础板2的最上一层的所有表面上形成高频特性非常好的有机材料制成的绝缘薄膜后,将绝缘薄膜接地,直至在这个最上面一层上形成的第4个线路层8b露出为止。这样,在基础板2上,绝缘薄膜嵌在第4个线路层8b的线路之间。因此,可以在第二块核心板7上不形成第4个线路层8b的部分上去除台阶,而在最上一层上形成高度精确地弄平的叠加表面2a。
在高频电路部分3中,绝缘层17层叠在基础板2的叠加表面2a上。利用薄膜成形方法或厚膜成形方法,在层叠的绝缘层17的内层或外层上,作出无源元件(例如电容18、19和20,电感21,电阻22等)和将它们连接在一起的线路图形23。
介电层17使用介电常数和Tanδ值小的材料,即高频特性很好的材料制成,例如:聚苯撑醚(PPE),双马来酰亚胺三氯杂苯(BT-树脂),聚四氟乙烯(商品名:特氟隆),聚酰亚胺,液晶聚合物(LCP),聚原菠烷(PNB),陶瓷或陶瓷与有机材料的混合物等。然后,利用均匀性和膜厚控制非常好的方法(例如,旋转涂层法,幕帘涂层法,滚子涂层法,浸入涂层法等),将这些有机材料层叠起来,可以在基础板2上高精度地形成绝缘层17。
无源元件或线路图形23通过由铜制成的通孔24或通孔25,电气上连接在一起。这些通孔24或通孔25是如下这样形成的。穿过高频电路部分3的孔是利用钻孔或激光束加工在高频电路部分3上部分地形成孔,然后对作出的孔进行电镀或通孔电镀。
通过在倒装连接的方法,将半导体芯片26安装在高频电路部分3的最上一个层上。这里,倒装连接是一种安装方法,即:在半导体芯片26的电极上形成凸块27,将高频电路部分3的线路图形23上的电极28放置在凸块27上,再利用所谓面朝下的粘接方式,将电极前后颠倒、加热和熔融连接起来。与线路粘接比较、根据倒装连接,不需要将导线向四周拉开的空间,特别是,可以大大降低高度。
在高频电路部分3上形成的无源元件和半导体芯片26,通过线路图形23,通孔24和通孔25,与基础板2的第4个线路层8b电气上连接。
在高频模件板装置1中,基础板2作成多层,因此,在高频电路部分3中的层叠的层数目可以减少。即,在高频模件板装置1中,无源元件,薄膜图形(例如,线路图形23),通孔24,通孔25等在高频电路部分3的内层或外层上形成。在基础板2的内层或外层中,功能元件或导体图形(例如信号线路图形12)与上述元件分开形成。这样,与先前技术中的上述元件集中地在Si基片或玻璃基片上形成的情况比较,可以大大减少在高频电路部分3上产生的高密度的负担。
因此,在根据本发明的高频模件板装置1中,可以减少高频电路部分3的层叠的层的数目,从而可使装置的所有部分小型化,和降低成本。
在高频模件板装置1中,上述基础板2的导体图形与高频电路部分3的薄膜图形分开,因此可抑制它们之间产生的电气干扰,改善其特性。
在根据本发明的高频模件板装置1中,由于在基础板2的最上一层上形成高度精确地弄平的叠加表面2a,因此可以高精度地在其上层叠高频电路部分3。
在根据本发明的高频模件板装置1中,在基础板2上设有不在厚度方向相同位置上形成第一和第二个线路层5a、5b和第3与第4个线路层8a、8b的区域29、30和31(以后称为没有线路的区域)。这些没有线路的区域29~31至少从露出在基础板2的叠加表面2a上的第4个线路层8b,延伸至厚度方向的中间部分,或穿过基础板2。高频电路部分3中的电容18~20,分别作出没有线路的区域29~31的上面。
例如,如图8所示,没有线路的区域29,在厚度方向上,从第四个线路层8b延伸至形成电容18的区域中的第二个线路层5b。即:如图8和图9A所示,在第4个线路层8b中,形成与作出电容18的区域相应的没有线路的第一个区域32。另外,如图8和图9B所示,在第3个线路层8a中,形成与作出电容18的区域相应的没有线路的第二个区域33。再如图8和图9C所示,在第2个线路层5b中,形成与作出电容18的区域相应的没有线路的第3个区域34。
又如图8和图9D所示,在没有线路的区域29中,在第一个线路层5a上形成的接地图形14,与电容18相对。接地图形14通过没有线路的第一个区域32,没有线路的第二个区域33和没有线路的第3个区域34,与电容18隔开一个规定的距离。
另一个没有线路的区域30,在厚度方向上,从第3个线路层8a延伸至形成电容19的区域中的第一个线路层5a。在基础板2中,没有与电容29相对的接地图形14。再一个没有线路的区域31,在厚度方向上,从第三个线路层8a延伸至作出电容20的区域中的第二个线路层5b。在基础板2中的第一个线路层5a上形成的接地图形14,与电容20相对。
如图8所示,电容18是如下述这样形成的。下电极35位于高频电路部分3的绝缘层17的内层或外层中,并且在靠近叠加表面2a的第一个线路图形23a的一部分中形成。上电极36作在从叠加表面2a数的第二层的第二个线路图形23b的一部分中。从叠加表面2a数的第二层的第二个绝缘层17b,放置在下电极35和上电极36之间。电容18通过通孔24与线路图形23电气上连接。
为了形成电容18,首先在叠加表面2a上形成由上述有机材料制成的第一个绝缘层17a。然后,在第一个绝缘层17a的整个表面上形成由Ni、铜等制成的导电薄膜后,利用光刻方法,通过作成规定形状的作为掩膜的光阻材料,蚀刻该导电薄膜。这样,在没有线路的区域29上面,形成作出下电极35图形的第一个线路图形23a的基片层(没有示出)。然后,利用硫酸铜溶液作为电解液进行电镀,形成大约几微米厚的铜制的导电薄膜,以形成具有下电极35的第一个线路图形23a。
接着,在第一个绝缘层17a上形成由上述有机材料制成的第二个绝缘层17b,以覆盖具有下电极35的第一个线路图形23a。然后,利用光刻法,通过作成规定形状、作为掩膜的光阻材料,蚀刻该绝缘层,形成通孔。与下电极35的端部附近的部分连接的该通孔的一部分露出。然后,在留下光阻材料的情况下,在利用硫酸铜溶液作电解液进行电镀,形成铜制的导电薄膜后,与积存在光阻材料上的导电薄膜一起,除去光阻材料。这样,嵌入第二个绝缘层17b中的通孔24与下电极35电气上连接。
接着,在整个第二绝缘层17b上形成由Ni,铜等制成的导电薄膜。然后,利用光刻方法,通过作为掩膜的、作成规定形状的光阻材料,蚀刻该导电薄膜。这样,就形成了第二个线路图形23b的基片层(没有示出),其中,上电极36的图形正好作在下电极35的上面。再利用硫酸铜溶液作为电解液进行电镀,形成大约几微米厚的Cu制的导电薄膜,以形成上电极36的基片层上的第二个线路图形23b。这样,就可形成电容18。
如上所述,在高频模件板装置1中,基础板2的没有线路的区域29在厚度方向的中间部分上,至少从基础板2的叠加表面2a,延伸至第二个线路层5b。另外,在高频模件板装置1中,在没有线路的区域29上面,形成高频电路部分3的电容18。
在根据本发明的高频模件板装置1中,在电容18和接地图形14之间有适当的距离。由接地图形14产生的寄生电容可相对于电容18减小,因此可以改善电容18的特性。
如图10所示,在先前技术中,电容51在接地图形50上面形成;而如图11所示,在本发明中,电容53在没有线路的区域52上面形成。当改变频率时,测量电容51和53的各个口之间的电容。在图10和图11中,与上述高频模件板装置1通用的结构和元件用相同的标号表示,省略其详细说明。
图12表示频率和各个口之间的电容之间的关系的测量结果。在图12中,纵坐标轴表示各口之间的电容,横坐标轴表示频率。各口之间的电容为形成电容的电极之间的静电电容值。
从图12的测量结果可看出,当如在先前技术中那样,在接地图形50上面形成电容51时,在接地图形50,和靠近接地图形50的、形成电容51的电极之间,产生寄生电容。如图12中的曲线A所示,寄生电容加在电容51的静电电容上,使各口之间的电容增加。
相反,当如在本发明中那样,在没有线路的区域82上面形成电容53时,则在接地图形50和电容53之间不产生寄生电容。如图12中的曲线B所示,各口之间的电容被抑制至为在频带较低(例如1GHz)区域中的各口之间的上述电容的一半或更小的值。
因此,在没有线路的区域52上面形成的电容53,在较低频带的范围内,高频特性非常好。
现在来说明,用下述方法形成的图13所示的电容19。在高频电路部分3中,在基础板2的第4个线路层8b的一部分上形成下电极37,而在第一个线路图形23a的一部分上形成上电极38。在下电极37和上电极38之间放入第一个绝缘层17a。电容19通过通孔24与线路图形23电气上连接。
当形成电容19时,首先将用上述有机材料制成的第一个绝缘层17a,在叠加表面2a上作出。在该叠加表面上,具有下电极37的第四个线路层8b,在没有线路的区域30上面露出。然后,在第一个绝缘层17a的整个表面上形成由Ni,铜等制成的导电薄膜后,利用光刻方法,通过作为掩膜的、作成规定形状的光阻材料,蚀刻该导电薄膜。这样,在下电极37上面,形成作出上电极38图形的第一个线路图形23a的基片层(没有示出)。再利用硫酸铜溶液作为电解液,进行电镀,形成厚度大约为几微米的Cu制导电薄膜,以形成具有上电极38的第一个线路图形23a。
接着,在第一个绝缘层17a上形成由上述有机材料制成的第二个绝缘层17b,以覆盖具有上电极38的第一个线路图形23a。然后,利用光刻方法,通过作为掩膜,作为规定形状的光阻材料,蚀刻该绝缘层,以形成通孔。与上电极38的末端部分附近的一部分连接的该通孔的一部分露出。再在光阻材料留下的条件下,在利用硫酸铜溶液作为电解液,进行电镀,形成铜制的导电薄膜后,与积存在光阻材料上的导电薄膜一起,除去光阻材料。这样,嵌入第二个绝缘层17b中的通孔24,电气上与上电极38连接。
接着,在整个第二个绝缘层17b上,形成由Ni,铜等制成的导电薄膜。然后,利用光刻方法,通过作为掩膜的、作成规定形状的光阻材料,蚀刻该导电薄膜。这样,就形成了第二个线路图形23b的基片层(没有示出)。再利用硫酸铜溶液作为电解液,进行电镀,形成厚度大约为几微米的Cu制的导电薄膜,以形成与通孔24电气上连接的第二个线路图形23b。用这种方法,即可形成电容19。
如上所述,在高频模件板装置1中,基础板2的没有线路的区域30,至少从基础板2的第三个线路层8a开始,在厚度方向上通过基础板2。另外,在高频模件板装置1中,在没有线路的区域30上面,形成高频电路部分3的电容19。
在高频模件板装置1中,没有与电容19干涉的接地图形14;这样,由此产生的寄生电容可相对于电容19大大减小,因此可以改善电容19的特性。
现在,如图1 4所示,只在靠近电容60的接地图形61上所形成的、没有线路的区域62的上面,形成电容60。又如图1 5所示,在作为下部的层的接地图形63的整个部分上形成的没有线路的区域64上面,形成电容65。测量在频率改变时,在没有线路的区域62上面形成的电容60,和在没有线路的区域64上面形成的电容65的各个口之间的电容。在图14和图15中,省去了与上述高频模件板装置1相同的结构和零件的说明,这些结构和零件在图中用相同的标号表示。
图16表示频率和各个口之间的电容的关系的测量结果。图16中,纵坐标轴表示各口之间的电容,横坐标轴表示频率。各个口之间的电容表示形成电容的电极之间的静电电容值。
从图16中的测量结果可看出,图中的曲线C表示在作为下面的层的所有接地图形63上形成的,没有线路的区域64上面作出的电容65。根据电容65的特性,在电容和接地图形63之间产生的寄生电容,比只在靠近电容60的接地图形61上形成的、没有线路的区域62上面作出的电容60的特性(即图16中曲线D所示的特性)小很多。因此,可以看出,在频带较高的区域中,各口之间的电容被抑制。
因此,在作为下面的层的所有接地图形63上形成的、没有线路的区域63上面作出的电容65,在较低频带内的高频特性非常好。
现在,如图17所示,来说明具有三层结构的电极的电容20。电容20包括第一个电容20a和第二个电容20b。将第二个绝缘层17b放在高频电路部分3中的第一个线路图形23a的一部分上形成的上电极38,和在第二个线路图形23a的一部分上形成的中间电极39之间,而构成第一个电容20a。将第一个绝缘层17a放在中间电极39和在基础板2的第4个线路层8b的一部分上形成的下电极40之间,而形成第二个电容20b。在电容20中,上电极38通过通孔25,与下电极40互相连接;而中间电极39通过通孔24,与线路图形23电气上连接。
当形成电容20时,首先在叠加表面2a上形成由上述有机材料制成的第一个绝缘层17a。在该叠加表面上,具有下电极40的第4个线路层8b露出在没有线路的区31上面。然后,利用光刻方法,通过作为掩膜,作成规定形状的光阻材料,进行蚀刻,形成通孔。该通孔的与下电极40的末端部分附近的一部分连接的部分露出。再在留下光阻材料的情况下,在利用硫酸铜溶液作为电解液进行电镀,形成铜制的导电薄膜后,与积存在光阻材料上的导电薄膜一起,除去光阻材料。这样,埋入第一个绝缘层17a中的通孔25的中间体。电气上与下电极40的末端部分附近的部分的连接。
接着,在整个第一个绝缘层17a上,形成由Ni、铜等制成的导电薄膜。然后,利用光刻法,通过作为掩膜,作成规定形状的光阻材料,蚀刻该导电薄膜。这样,在下电极40上面形成在上面作有中间电极39的图形的第一个线路图形23a的基片层(没有示出)。然后,利用硫酸铜溶液作为电解液,进行电镀,形成大约几微米厚的Cu制的导电薄膜,以便在基片层上形成具有中间电极39的第一个线路图形23a。这样,即形成了第一个电容20a。
接着,在第一个绝缘层17a上形成由上述有机材料制成的第二个绝缘层17b,以覆盖具有中间电极39的第一个线路图形23a。然后,利用光刻法,通过作为掩膜的、作成规定形状的光阻材料,蚀刻该绝缘层。这样,作出了具有露出部分的通孔,该通孔的中间体与中间电极39的末端部分附近的一部分连接。然后,在留下光阻材料的条件下,在利用硫酸铜溶液作电解液进行电镀,形成铜制的导电薄膜后,与积存在光阻材料上的导电薄膜一起,除去光阻材料。这样,就形成了埋入第二个绝缘层17b中的通孔24,和通过绝缘层17的通孔25。
接着,在整个第二个绝缘层17b上,形成由Ni、铜等制成的导电薄膜。然后,利用光刻法,通过作为掩膜,作成规定形状的光阻材料,蚀刻该导电薄膜。这样,在上中间电极39上面形成在上面作有上电极38的图形的第二个线路图形23b的基片层(没有示出)。然后,利用硫酸铜溶液作为电解液,进行电镀,形成大约几微米厚的Cu制的导电薄膜,以便在基片层上形成具有上电极38的第二个线路图形23b。这样,即形成了第二个电容20b。这样,就形成了电极为三层结构的电容20。
如上所述,在高频模件板装置1中,基础板2的没有线路的区域31,在整个中间部分上,至少是从第三个线路层8a,沿着厚度方向延伸至基础板2的第2个线路层5b。另外,在高频模板件装置1中,在没有线路的区域31上面,形成高频电路部分3的电容20。
因此,在高频模件板装置1中,电容20可以与接地图形14分开。可以相对于电容20,减小由接地图形14产生的寄生电容。因此,可以改善电容20的特性。
在这个高频模件板装置1中,电容20的电极部分为三层结构。因此,静电电容比电极为二结构的电容的静电容值大的电容20的面积,可以与电极为二层结构的电容的面积相等或比后者小。
图18表示形成电容的面积,和电极为三层结构的电容的各口之间的电容,与电极为二层结构的电容之间的关系。图18中,纵坐标轴表示各口之间的电容,横坐标轴表示形成电容的面积。各口之间的电容表示形成电容的电极之间的静电电容。
从图18所示的测量结果中可看出,图中曲线E所示的电极为三层结构的电容,相对于电容形成面积的各口之间的电容;比曲线F所示的电极为二层结构的电容的各口之间的电容大。
结果,在相同的静电电容下,电极为三层结构的电容中的形成电容的面积,可以比电极为二层结构的电容中的形成电容的面积减小。
如上所述,在高频模件板装置1中,电容18、19和20的特性可以更加改善,可以更小型化和成本可以更低。
工业上的适用性
如上所述,根据本发明的高频模件板装置的电容位于基础板的没有线路的区域上面。因此,由基础板的线路层产生的寄生电容,可以相对于电容减小。这样,可以改善电容的特性。高频模件板装置包括绝缘层和线路层作成多层的基础板和高频电路部分。无源元件等可以在基础板和高频电路部分上形成,因此装置本身的尺寸减小,成本低。

Claims (3)

1.一种高频模件板装置,它包括:
一个基础板;其线路层通过绝缘层,在基础板的主要表面上形成多层,该主要表面作成一个叠加表面;和
一个高频电路部分;其线路层通过绝缘层在基础板的叠加表面上形成多层;并且在线路层上形成无源元件;
其特征为,基础板至少在从该叠加表面数的第一个线路层上有一个没有形成线路的区域;而高频电路部分的电容形成为,使一上电极和下电极处在分别与高度方向上彼此靠近的上线路层和下线路层上没有线路的区域相应的位置上;从而可将绝缘层放置在没有线路的区域上面的上电极和下电极之间。
2.一种高频模件板装置,它包括:
一个基础板;其线路层通过绝缘层,在基础板的主要表面上形成多层,该主要表面作成一个叠加表面;和
一个高频电路部分;其线路层通过绝缘层在基础板的叠加表面上形成多层;并且在线路层上形成无源元件;
其特征为,基础板至少在从该叠加表面数的第二个线路层上有一个没有形成线路的区域;而高频电路部分的电容形成为,使一上电极处在与叠加表面靠近的高频电路部分的线路层上,没有形成线路的区域相应的位置上;而下电极处在与从基础板的叠加表面数的第一个线路层上,没有形成线路的区域相应的位置上;从而使绝缘层放入在没有形成线路的区域上面的上电极和下电极之间。
3.一种高频模件板装置,它包括:
一个基础板;其线路层通过绝缘层,在基础板的主要表面上形成多层,该主要表面作成一个叠加表面;和
一个高频电路部分;其线路层通过绝缘层在基础板的叠加表面上形成多层;并且在线路层上形成无源元件;
其特征为,基础板至少在从该叠加表面数的第二个线路层上有一个没有形成线路的区域;而高频电路部分的第一个电容形成为,使一上电极和下电极处在分别与高频电路部分高度方向上彼此靠近的上线路层和下线路层上没有线路的区域相应的位置上;从而可将绝缘层放置在没有线路的区域上面的上电极和下电极之间;并且,第二个电容形成时,使电极处在与从基础板的叠加表面数的第一个线路层上,没有形成线路的区域相应的位置上;而电极则与第一个电容的上电极互相连接,从而使绝缘层放入第一个电容的下电极和第二个电容的上述电极之间。
CNB028031733A 2001-10-05 2002-10-03 高频模件板装置 Expired - Fee Related CN1333460C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001310369A JP4318417B2 (ja) 2001-10-05 2001-10-05 高周波モジュール基板装置
JP310369/2001 2001-10-05
JP310369/01 2001-10-05

Publications (2)

Publication Number Publication Date
CN1476633A true CN1476633A (zh) 2004-02-18
CN1333460C CN1333460C (zh) 2007-08-22

Family

ID=19129352

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028031733A Expired - Fee Related CN1333460C (zh) 2001-10-05 2002-10-03 高频模件板装置

Country Status (5)

Country Link
US (2) US6889155B2 (zh)
JP (1) JP4318417B2 (zh)
KR (1) KR100917508B1 (zh)
CN (1) CN1333460C (zh)
WO (1) WO2003032386A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543965A (zh) * 2010-12-10 2012-07-04 台湾积体电路制造股份有限公司 具有减小的rf损耗的射频封装
CN101599498B (zh) * 2008-06-05 2012-11-28 瑞萨电子株式会社 半导体器件
CN105633026A (zh) * 2014-11-25 2016-06-01 彭贤斌 整合式被动模组、半导体装置及其制作方法
CN112489922A (zh) * 2019-09-11 2021-03-12 瑞昱半导体股份有限公司 电感装置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003087007A (ja) * 2001-09-13 2003-03-20 Sony Corp 高周波モジュール基板装置
US7151310B2 (en) * 2001-09-25 2006-12-19 Tdk Corporation Package substrate, integrated circuit apparatus, substrate unit, surface acoustic wave apparatus, and circuit device
JP4318417B2 (ja) * 2001-10-05 2009-08-26 ソニー株式会社 高周波モジュール基板装置
DE10228328A1 (de) * 2002-06-25 2004-01-22 Epcos Ag Elektronisches Bauelement mit einem Mehrlagensubstrat und Herstellungsverfahren
US6987307B2 (en) * 2002-06-26 2006-01-17 Georgia Tech Research Corporation Stand-alone organic-based passive devices
US7260890B2 (en) 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
US6900708B2 (en) * 2002-06-26 2005-05-31 Georgia Tech Research Corporation Integrated passive devices fabricated utilizing multi-layer, organic laminates
US6828514B2 (en) * 2003-01-30 2004-12-07 Endicott Interconnect Technologies, Inc. High speed circuit board and method for fabrication
US7489914B2 (en) * 2003-03-28 2009-02-10 Georgia Tech Research Corporation Multi-band RF transceiver with passive reuse in organic substrates
JP4069787B2 (ja) * 2003-04-04 2008-04-02 株式会社デンソー 多層基板およびその製造方法
US20050094465A1 (en) * 2003-11-03 2005-05-05 Netlist Inc. Printed circuit board memory module with embedded passive components
US7145234B2 (en) * 2004-01-15 2006-12-05 Via Technologies, Inc. Circuit carrier and package structure thereof
ATE373945T1 (de) * 2004-02-23 2007-10-15 Georgia Tech Res Inst Passive signalverarbeitungskomponenten auf flüssigkristallpolymer- und mehrschichtpolymerbasis für hf-/drahtlos-mehrband-anwendungen
JP2005353889A (ja) * 2004-06-11 2005-12-22 Toshiba Corp 高周波多層集積回路
US8345433B2 (en) * 2004-07-08 2013-01-01 Avx Corporation Heterogeneous organic laminate stack ups for high frequency applications
JP4963538B2 (ja) * 2004-08-19 2012-06-27 国立大学法人東北大学 集積回路装置
JP4608297B2 (ja) * 2004-12-06 2011-01-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層配線基板の製造方法
US20060244124A1 (en) * 2005-04-27 2006-11-02 Teradyne, Inc. Reduced cost printed circuit board
KR100716824B1 (ko) 2005-04-28 2007-05-09 삼성전기주식회사 하이브리드 재료를 이용한 커패시터 내장형 인쇄회로기판및 그 제조방법
JP4572759B2 (ja) 2005-07-06 2010-11-04 セイコーエプソン株式会社 半導体装置及び電子機器
US8008770B2 (en) * 2005-11-02 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with bump pad
US7439840B2 (en) 2006-06-27 2008-10-21 Jacket Micro Devices, Inc. Methods and apparatuses for high-performing multi-layer inductors
US7808434B2 (en) 2006-08-09 2010-10-05 Avx Corporation Systems and methods for integrated antennae structures in multilayer organic-based printed circuit devices
US7989895B2 (en) 2006-11-15 2011-08-02 Avx Corporation Integration using package stacking with multi-layer organic substrates
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
DE102008026276B4 (de) * 2008-06-02 2012-08-09 Sartorius Weighing Technology Gmbh Verfahren zum Untersuchen einer Leiterplatte und elektronisches Gerät
US8213185B2 (en) * 2008-10-08 2012-07-03 Panasonic Corporation Interposer substrate including capacitor for adjusting phase of signal transmitted in same interposer substrate
JP5228925B2 (ja) * 2009-01-09 2013-07-03 三菱電機株式会社 高周波用コンタクタ
WO2012014527A1 (ja) * 2010-07-29 2012-02-02 株式会社村田製作所 高周波モジュールおよび通信装置
US8848390B2 (en) * 2011-02-16 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitive proximity communication using tuned-inductor
JP5579108B2 (ja) * 2011-03-16 2014-08-27 株式会社東芝 半導体装置
JP2013118428A (ja) * 2011-12-01 2013-06-13 Mitsubishi Electric Corp マイクロストリップ伝送線路および高周波増幅器
US8933551B2 (en) * 2013-03-08 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D-packages and methods for forming the same
KR20170066321A (ko) 2014-09-26 2017-06-14 인텔 코포레이션 후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들
TW201817280A (zh) 2016-07-06 2018-05-01 亮銳公司 用於整合式發光二極體驅動器之印刷電路板
KR102260373B1 (ko) * 2017-12-26 2021-06-03 삼성전기주식회사 안테나 모듈 및 안테나 장치
KR101939047B1 (ko) * 2017-12-26 2019-01-16 삼성전기 주식회사 안테나 모듈 및 듀얼밴드 안테나 장치
CN112366194B (zh) * 2020-11-02 2022-04-12 上海燧原智能科技有限公司 一种桥接芯片及半导体封装结构
CN112687653A (zh) * 2020-12-01 2021-04-20 贵州振华风光半导体有限公司 一种用于集成电路封装的高速模数转换器有机基板

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2648804A (en) * 1951-02-01 1953-08-11 Erie Resistor Corp Multiple element circuit components
US3400210A (en) * 1966-04-26 1968-09-03 Automatic Elect Lab Interlayer connection technique for multilayer printed wiring boards
WO1993019527A1 (en) * 1992-03-19 1993-09-30 Tdk Corporation Hybrid coupler
JPH0677665A (ja) 1992-08-27 1994-03-18 Hitachi Ltd 多層回路基板及びその製法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5583077A (en) * 1995-04-04 1996-12-10 Taiwan Semiconductor Manufacturing Company Ltd Integrated dual layer passivation process to suppress stress-induced metal voids
US5833001A (en) * 1996-12-13 1998-11-10 Schlumberger Technology Corporation Sealing well casings
JPH10322029A (ja) * 1997-05-22 1998-12-04 Kyocera Corp 多層配線基板
US6051511A (en) * 1997-07-31 2000-04-18 Micron Technology, Inc. Method and apparatus for reducing isolation stress in integrated circuits
US6468855B2 (en) * 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6221794B1 (en) * 1998-12-08 2001-04-24 Advanced Micro Devices, Inc. Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
JP2000189937A (ja) * 1998-12-28 2000-07-11 Matsushita Electric Ind Co Ltd 環境評価装置
JP2000208945A (ja) * 1999-01-18 2000-07-28 Ngk Spark Plug Co Ltd コンデンサ内蔵配線基板及びその製造方法
JP4005762B2 (ja) 1999-06-30 2007-11-14 株式会社東芝 集積回路装置及びその製造方法
US6136688A (en) * 1999-10-20 2000-10-24 Vanguard International Semiconductor Corporation High stress oxide to eliminate BPSG/SiN cracking
JP2001196856A (ja) * 1999-10-29 2001-07-19 Kyocera Corp 高周波モジュール
JP2001313469A (ja) * 2000-02-23 2001-11-09 Ngk Spark Plug Co Ltd コンデンサ内蔵配線基板
JP2001237507A (ja) * 2000-02-24 2001-08-31 Ngk Spark Plug Co Ltd 高誘電率複合材料及びそれを用いたプリント配線板並びに多層プリント配線板
JP2002043841A (ja) 2000-07-26 2002-02-08 Tdk Corp 電圧制御発振器
JP4529262B2 (ja) * 2000-09-14 2010-08-25 ソニー株式会社 高周波モジュール装置及びその製造方法
US6287962B1 (en) * 2000-11-30 2001-09-11 Taiwan Semiconductor Manufacturing Company Method for making a novel graded silicon nitride/silicon oxide (SNO) hard mask for improved deep sub-micrometer semiconductor processing
JP2003152317A (ja) * 2000-12-25 2003-05-23 Ngk Spark Plug Co Ltd 配線基板
JP3941416B2 (ja) * 2001-04-26 2007-07-04 ソニー株式会社 高周波モジュール装置及びその製造方法
JP3666411B2 (ja) * 2001-05-07 2005-06-29 ソニー株式会社 高周波モジュール装置
JP2003087007A (ja) * 2001-09-13 2003-03-20 Sony Corp 高周波モジュール基板装置
JP4318417B2 (ja) * 2001-10-05 2009-08-26 ソニー株式会社 高周波モジュール基板装置
JP2003218272A (ja) * 2002-01-25 2003-07-31 Sony Corp 高周波モジュール及びその製造方法
JP4023166B2 (ja) * 2002-01-25 2007-12-19 ソニー株式会社 高周波モジュール用基板及び高周波モジュール
JP2003264348A (ja) * 2002-03-07 2003-09-19 Sony Corp 高周波モジュール
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599498B (zh) * 2008-06-05 2012-11-28 瑞萨电子株式会社 半导体器件
CN102543965A (zh) * 2010-12-10 2012-07-04 台湾积体电路制造股份有限公司 具有减小的rf损耗的射频封装
US8773866B2 (en) 2010-12-10 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Radio-frequency packaging with reduced RF loss
CN102543965B (zh) * 2010-12-10 2015-05-13 台湾积体电路制造股份有限公司 具有减小的rf损耗的射频封装
CN105633026A (zh) * 2014-11-25 2016-06-01 彭贤斌 整合式被动模组、半导体装置及其制作方法
CN105633026B (zh) * 2014-11-25 2018-10-26 彭贤斌 整合式被动模组、半导体装置及其制作方法
CN112489922A (zh) * 2019-09-11 2021-03-12 瑞昱半导体股份有限公司 电感装置
CN112489922B (zh) * 2019-09-11 2022-04-29 瑞昱半导体股份有限公司 电感装置

Also Published As

Publication number Publication date
JP4318417B2 (ja) 2009-08-26
JP2003115557A (ja) 2003-04-18
US6889155B2 (en) 2005-05-03
US20050195891A1 (en) 2005-09-08
KR20040041088A (ko) 2004-05-13
US20040034489A1 (en) 2004-02-19
WO2003032386A1 (fr) 2003-04-17
KR100917508B1 (ko) 2009-09-16
US7366629B2 (en) 2008-04-29
CN1333460C (zh) 2007-08-22

Similar Documents

Publication Publication Date Title
CN1476633A (zh) 高频模件板装置
CN1623229A (zh) 高频组件及其制造方法
CN1309285C (zh) 高频电路组合单元和高频模块装置及它们的制作方法
KR101436037B1 (ko) 인덕터 소자 및 그 제조 방법
CN1253964C (zh) 高频模块
US6714422B2 (en) High frequency module device and method for its preparation
CN1251350C (zh) 滤波电路装置及其制造方法
CN1275328C (zh) 半导体芯片和使用了该半导体芯片的半导体器件
US6800936B2 (en) High-frequency module device
CN1206732C (zh) 具有集成射频能力的多芯片模块
JP5285842B2 (ja) 集積回路実装基板および電力線通信装置
CN1498421A (zh) 用于高频模块的电路板以及高频模块
CN1652333A (zh) 高频电路模块
CN100437986C (zh) 复合电子部件
CN1470070A (zh) 包括具有嵌入式电容器的内插器的电子装置及其制作方法
CN1525593A (zh) 天线开关模块及其制造方法、一体化通信模块和通信装置
CN1484840A (zh) 多层阵列电容及其制作方法
US8642898B2 (en) Circuit board structure with capacitors embedded therein
CN1462088A (zh) 射频电路制造方法与射频电路
CN1669374A (zh) 复合多层基板及使用该基板的组件
CN1577853A (zh) 高频功率放大器模块及半导体集成电路器件
CN1379616A (zh) 多层线路板及其制造方法
CN109003779B (zh) 功率模块及其制造方法
CN1637963A (zh) 线圈和叠层线圈导体及其制法和使用它们的电子元器件
US7064630B2 (en) High-frequency module and its manufacturing method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070822

Termination date: 20151003

EXPY Termination of patent right or utility model