CN105633026B - 整合式被动模组、半导体装置及其制作方法 - Google Patents

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Abstract

本申请公开一种整合式被动模组、半导体装置及其制作方法，整合式被动模组包括陶瓷基板、平坦层以及薄膜积层。陶瓷基板嵌设有至少一个第一被动元件。平坦层设置于陶瓷基板之上。薄膜积层具有至少一个第二被动元件。薄膜积层设置于平坦层之上。薄膜积层与第一被动元件电性连接。一种半导体装置，其包括整合式被动模组以及至少一个主动元件，主动元件与整合式被动模组的第一被动元件及第二被动元件电性连接。

Description

整合式被动模组、半导体装置及其制作方法
技术领域
本发明涉及一种整合式被动模组、半导体装置及其制作方法。
背景技术
近来由于消费性电子产品(包括手机、笔记型计算机、数字相机、游戏机及穿戴式装置)需求大幅成长，家用数字电器产品也日渐成熟，对于被动元件的需求急速增加，在量大需求及高利润的吸引下，使全球被动元件厂商的产品发展重点，必须迎合这些电子产品的特点：轻薄短小、高速及多功能性的需求。因此传统的独立式被动元件(DiscretePassive)、阵列式被动元件(Array Passive)，已逐渐转变成将电感L、电容C被动元件埋入基板中，以提升其功能化，并结合3D构装技术，达到整合型构装基板的目的。
在这样的市场趋势及需求下，构装技术的发展已不单纯只为了满足IC封装的需求，还须考虑到被动元件以及光电元件的需求，因此SiP(System in Package)的封装技术俨然成为必然的发展趋势，基本上堆叠(Stacked)及3D构装都是SiP(System in Package)的形式，SiP构装目的是为完成IC产品所需的系统性功能，在一个基板上通过堆叠或连结一种以上不同功能的构装工艺。
目前SiP的发展也朝向主被动元件整合的构装方式发展，将所有主、被动元件埋入构装基板内。其中，目前大多数芯片式被动元件多是利用传统的厚膜印刷工艺制造，将被动元件材料的浆料印刷于基板上后再经过高温烧结工艺来生产，早期此工艺容易受限于网版张力、网版分辨率与浆料混合等因素影响，而出现线路尺寸偏差(线路精准度差)、浆料厚度及组成不均、图形位置偏移等现象，这些结果都将大幅影响产品生产良率与产品特性精准度，无法符合元件微小化与元件精确度的要求，目前印刷技术在设备与网版工艺技术提升下，分辨率由100μm提升至40μm，内埋元件已可实现，但要达到40μm以下精准度比较困难或者无法量产。
发明内容
依据本发明的一种整合式被动模组包括陶瓷基板、平坦层以及薄膜积层。陶瓷基板嵌设有至少一个第一被动元件。平坦层设置于陶瓷基板之上。薄膜积层具有至少一个第二被动元件。薄膜积层设置于平坦层之上。薄膜积层与第一被动元件电性连接。
在一个实施例中，第一被动元件可包括电容、电感或压敏电阻。
在一个实施例中，电容的电容值可小于或等于100nF，而电感的电感值可大于或等于1nH。
在一个实施例中，陶瓷基板可进一步具有多个电性连接部。这些电性连接部是外露于陶瓷基板的外表面，而部分这些电性连接部与第一被动元件电性连接。
在一个实施例中，第二被动元件可设置于平坦层之上。
在一个实施例中，平坦层可具有导电图案，其与第一被动元件及第二被动元件电性连接。
在一个实施例中，第二被动元件可包括电容、电感或电阻。
在一个实施例中，电容的电容值可小于或等于20pF，而电感的电感值可小于或等于50nH。
在一个实施例中，平坦层的材料可包括聚亚酰胺、苯并环丁烯或绿漆。
依据本发明的一种半导体装置包括整合式被动模组以及至少一个主动元件。整合式被动模组包括陶瓷基板、平坦层及薄膜积层。陶瓷基板嵌设有至少一个第一被动元件。平坦层设置于陶瓷基板之上。薄膜积层具有至少一个第二被动元件。薄膜积层设置于平坦层之上。薄膜积层与第一被动元件电性连接。主动元件与第一被动元件及第二被动元件电性连接。
在一个实施例中，主动元件可设置于薄膜积层之上远离陶瓷基板的一侧。
在一个实施例中，半导体装置可进一步包括线路重布层。线路重布层设置于薄膜积层与主动元件之间。主动元件通过线路重布层及薄膜积层与第一被动元件电性连接。
依据本发明的一种半导体装置的制造方法包括以下步骤：提供陶瓷基板，其嵌设有至少一个第一被动元件；研磨陶瓷基板的表面；形成平坦层于陶瓷基板的表面之上；以及形成薄膜积层于平坦层之上远离陶瓷基板的一侧，薄膜积层包括至少一个第二被动元件，且薄膜积层与第一被动元件电性连接。
在一个实施例中，陶瓷基板可通过烧结工艺形成。
在一个实施例中，在研磨步骤中，陶瓷基板的厚度可被研磨去除5μm至10μm。
在一个实施例中，嵌设于陶瓷基板的第一被动元件可通过厚膜工艺所形成。
在一个实施例中，平坦层是可通过黄光工艺形成，且平坦层的表面粗糙度(Ra)小于或等于150埃。
在一个实施例中，制造方法可进一步包括以下步骤：设置主动元件于薄膜积层之上远离陶瓷基板的一侧。主动元件与第一被动元件及第二被动元件电性连接。
在一个实施例中，在设置主动元件之前可进一步包括以下步骤：形成线路重布层于薄膜积层之上远离陶瓷基板的一侧。主动元件通过线路重布层及薄膜积层而与第一被动元件电性连接。
承上所述，依据本发明的整合式被动模组、半导体装置及其制作方法，通过将利用厚膜工艺形成的第一被动元件嵌设于陶瓷基板内，并于陶瓷基板上设置以薄膜工艺形成的第二被动元件，可更有效率地提高被动元件的密度，进而减少整合式被动模组或半导体装置整体的体积，更适合用在高性能元件的SiP封装。
附图说明
图1为本发明优选实施例的一种整合式被动模组的示意图。
图2A为整合式被动模组的封装结构的上视图。
图2B为图2A所示的封装结构的立体示意图。
图3A为本发明优选实施例的一种半导体装置的示意图。
图3B为本发明优选实施例的另一种半导体装置的示意图。
图3C为图3A所示的半导体装置的应用示意图。
图4A为本发明优选实施例的另一种半导体装置的上视图。
图4B为图4A所示的半导体装置的侧视图。
图5为本发明优选实施例的又一种半导体装置的侧视图。
图6为本发明优选实施例的一种半导体装置的制造方法的步骤流程图。
图7为本发明优选实施例的另一种半导体装置的制造方法的步骤流程图。
具体实施方式
以下将参照相关附图，说明依据本发明优选实施例的一种整合式被动模组、半导体装置及其制作方法，其中相同的元件将以相同的附图标记加以说明。
图1为本发明优选实施例的一种整合式被动模组的示意图。请参照图1所示，整合式被动模组1包括陶瓷基板11、平坦层12以及薄膜积层(thin film laminate)13。
陶瓷基板11可包括低温共烧陶瓷(Low-Temperature Cofired Ceramics,LTCC)基板，或高温共烧陶瓷(High-Temperature Cofired Ceramics,HTCC)基板，并且材料可例如但不限于包括氧化铝、氮化铝、碳化硅或氧化铍(BeO)。在本实施例中，整合式被动模组1的陶瓷基板是以低温共烧陶瓷基板为例。其中，陶瓷基板11是由多层生胚(green tape)堆叠后共同烧结而成，并嵌设(embed)有至少一个第一被动元件111。在实施上，陶瓷基板11的工艺还可包括在各生胚上利用雷射打孔、微孔注浆及/或精密导体浆料印刷等工艺形成电路结构，并将第一被动元件111嵌入电路结构中，接着迭合生胚以900℃烧结而形成。此外，在其它实施例中，当陶瓷基板11为高温共烧陶瓷基板，且印刷的金属为银钯合金时，烧结温度可例如为1200～1300℃。
在本实施例中，第一被动元件111是通过厚膜工艺(如印刷)所形成而嵌设于陶瓷基板11内。第一被动元件111可包括电容、电感或压敏电阻(varistor)。举例而言，电容的电容值可小于或等于100nF并大于0.5pF，而电感的电感值可大于或等于1nH，优选为50nH以上。本实施例中，陶瓷基板11是以嵌设有两个电容C与一个电感L为例。
此外，陶瓷基板11进一步具有多个电性连接部112，其外露于陶瓷基板11的外表面，例如为上表面或下表面。至少部分该些电性连接部112与第一被动元件111电性连接。于此，第一被动元件111可通过电性连接部112与陶瓷基板11以外的元件电性连接。
平坦层12设置于陶瓷基板11之上，例如可以直接设置于陶瓷基板11的上表面，或是间接地设置于陶瓷基板11之上。平坦层12的材料可包括光阻材料或绿漆(solder mask)，其中光阻材料可例如为聚亚酰胺(Polyimide,PI)或苯并环丁烯(Benzocyclobutene,BCB)。于此，平坦层12材料是以聚亚酰胺为例，并通过黄光工艺形成，且在陶瓷基板11的表面上沉积上述的光阻材料(聚亚酰胺)，并通过具有开口的光罩对光阻材料进行曝光、显影及蚀刻等工艺，接着在光阻材料被显影处填入导电材料。如此一来，平坦层12即可具有导电图案(填入导电材料处)121，而导电图案121与第一被动元件111对应设置，因而第一被动元件111可电性连接于导电图案121。此外，平坦层12的表面粗糙度(Ra)小于或等于150埃，以利后续形成薄膜积层13。
值得注意的是，为提高陶瓷基板11与平坦层12的接合强度，在形成平坦层12之前，可在陶瓷基板11与平坦层12接触的表面进行研磨，将陶瓷基板11的厚度研磨5μm至10μm，以去除表面粉尘与污染，同时磨除陶瓷基板11的表面上外突的电性连接部112，而有利于后续平坦层12的形成。
薄膜积层13为多膜层的复合结构，其设置于平坦层12之上，并与第一被动元件111电性连接。薄膜积层13设置于平坦层12之上，例如可以直接设置于平坦层12的上表面，或是间接地设置于平坦层12之上。在本实施例中，薄膜积层13是通过薄膜工艺而直接形成于平坦层12上表面，其中薄膜工艺可包括多道的沉积、曝光、显影及蚀刻等工艺。薄膜积层13具有至少一个第二被动元件131，而第二被动元件131设置于平坦层12之上。第二被动元件131可包括电容、电感或电阻，优选地薄膜电容的电容值小于或等于20pF，电感的电感值小于或等于50nH。在本实施例中，第二被动元件131是以两个电阻R为例进行说明。此外，平坦层12的导电图案121更与第二被动元件131电性连接，而部分第一被动元件111可通过导电图案121与第二被动元件131电性连接。
此外，由于陶瓷基板11相对于薄膜积层13的厚度为厚，因此第一被动元件111可为体积较大的被动元件，例如压敏电阻或电性值较高的电容、电感，而第二被动元件131可为体积较小的被动元件，例如电阻、电感或电容。进一步地，第一被动元件111与第二被动元件131可例如但不限于构成储能器、高通滤波器(high-pass filter)、低通滤波器(low-passfilter)、带通滤波器(band-pass filter)或共模滤波器(common mode filter)等具有功能性的元件。如此一来，本实施例通过在陶瓷基板11上方设置薄膜积层13，且陶瓷基板11嵌设有第一被动元件111以及薄膜积层13具有第二被动元件131，因而构成具有功能的整合式被动模组1。相比公知的电路板，本实施例的整合式被动模组1因被动元件嵌设于陶瓷基板11内，可有效率地利用陶瓷基板11的体积，进而减少整合式被动模组1整体的体积。此外，本实施例将高电容或高电感的被动元件嵌入于陶瓷基板11内而非设置于薄膜积层13内，可避免公知为了制作高电容或高电感的被动元件而增加薄膜的层数，以致薄膜层内的绝缘材料因高温硬化残余的热应力，将使得板翘严重而无法进行黄光工艺的问题。
另外，陶瓷基板11内的导线线宽及线距可为40μm以上，而薄膜积层13内的导线线宽及线距可为5μm以上，分辨率介于5μm至40μm之间，黄光薄膜工艺为优选选择。
图2A为整合式被动模组的封装结构的上视图，图2B为图2A所示的封装结构的立体示意图。请同时参照图2A及图2B所示，整合式被动模组可经由封装工艺而成封装结构2。在本实施例中，整合式被动模组的封装结构2是以多工器(diplexer)模组为例，其陶瓷基板中内埋有电容元件(图中未显示)，而薄膜积层中则具有三个被动元件(三个线圈以虚线表示)21，封装结构2的外侧则具有四个端电极22，被动元件21通过端电极22而与外部元件电性连接。于此，被动元件21包括共端口(common port)电感211、高频端口电感212以及低频端口电感213，此为举例而非作为限制。
图3A为本发明优选实施例的一种半导体装置的示意图。请参照图3A所示，半导体装置3包括整合式被动模组1以及至少一个主动元件31，本实施例是以两个主动元件31为例。其中，整合式被动模组1与上述实施例相同，于此不作赘述。
在本实施例中，主动元件31设置于薄膜积层13之上远离陶瓷基板11的一侧，并与第一被动元件111及第二被动元件131电性连接。主动元件31可例如但不限于通过导电材料(如锡球)32而与整合式被动模组1电性连接。主动元件31可例如为晶体管(transistor)、切换器(switch)、编码器(encoder)、译码器(decoder)、功率放大器(power amplifier)或内存方块(memory cube)等等。于此，半导体装置3可通过主动元件31设置于整合式被动模组1上，并电性连接整合式被动模组1的被动元件(第一被动元件111及/或第二被动元件131)，以构成完整的封装芯片或电路板。由于整合式被动模组1已具有被动元件，因此半导体装置3可减少设置额外的被动元件于整合式被动模组1的表面上，即有效率地利用陶瓷基板11的体积，进而减少半导体装置3整体的体积。举例而言，半导体装置3整体的厚度可缩小至小于2mm，甚至到1mm以下。
图3B为本发明优选实施例的另一种半导体装置的示意图。请参照图3B所示，在本实施例中，半导体装置3a进一步包括线路重布层33，其设置于薄膜积层13与主动元件31之间。主动元件31可通过线路重布层33及薄膜积层13与第一被动元件111电性连接。在实施上，线路重布层33可通过多道光罩工艺而成，并依据主动元件31的脚位与薄膜积层13的导线作匹配。
图3C为图3A所示的半导体装置的应用示意图。请参照图3C所示，半导体装置3可设置于具有导电线路的电路板B上。一般而言，电路板B的面积大于陶瓷基板11，而半导体装置3是以陶瓷基板11外表面的部分电性连接部112而与电路板B上的导电线路电性连接，并形成SiP的封装结构。此外，半导体装置3可通过锡球(solder ball)、接合垫(bonding pad)或方形扁平无引脚(Quad Flat No-lead,QFN)式的封装结构而与电路板B电性连接，于此以半导体装置3为QFN式的封装为例，沾锡后表面黏着设置于电路板B上。
此外，公知技术的硅穿孔(through silicon via,TSV)三维集成电路(3D IC)结构中，为了保留打线空间或是重分布芯片脚位的考虑，芯片与芯片间需适度地插入硅载板(interposer)。其中，大部份的3D IC结构是使用一个硅载板，将细间距的周边阵列衬垫(pad)重分布(redistribution)至较大间距且具有面阵列衬垫的封装电路板上，再将连结有主动元件的封装电路板安装到系统级的电路板上。如此一来，则会增加3D IC结构的整体厚度。但通过本实施例中整合式被动模组1，其包括了具有内埋第一被动元件111的陶瓷基板11以及具有第二被动元件131的薄膜积层13，也就是说整合式被动模组1本身即为系统级的载板，可以取代公知3D IC技术中的封装电路板及系统级电路板，以进行重分布芯片脚位的动作，并且能承载主动元件，故将本实施例的整合式被动模组1应用至硅穿孔(throughsilicon via,TSV)3D IC的结构时，则可大幅减少整体封装结构的厚度，并提升3D IC封装的积集度。
另外，公知硅载板中作电性连结的铜柱，其直径在10μm以下，这是利用公知的厚膜工艺或是印刷电路工艺均无法达到的尺寸，而本实施例的整合式被动模组1，则是利用薄膜积层13来完成陶瓷基板11上必要的导线及电性连结件铜柱，即可作到和公知硅载板相近的尺寸和线宽以提高线路精确度；再加上陶瓷基板11的热膨系数只有5-7ppm，与主动元件中的硅相近，所以也具有不错的应力匹配的能力。
图4A为本发明优选实施例的另一种半导体装置的上视图，图4B为图4A所示的半导体装置的侧视图。请同时参照图4A及图4B所示，半导体装置4包括整合式被动模组41、线路重布层42以及两个主动元件(以译码器43a与切换器43b为例)及多个QFN式的接脚44。整合式被动模组41包括陶瓷基板411、平坦层412及薄膜积层413。其中，半导体装置4各元件的关系与说明可参照上述实施例所述，不再赘述。
图5为本发明优选实施例的又一种半导体装置的侧视图。请参照图5所示，本实施例的半导体装置5包括整合式被动模组51、线路重布层52以及两个主动元件53(以两个IC为例)，并以球栅阵列(Ball Grid Array,BGA)封装结构为例，故半导体装置5还具有多个锡球54。同样地，整合式被动模组51包括陶瓷基板511、平坦层512以及薄膜积层513，其连结关系可参照上述实施例所述，不再赘述。于此，当半导体装置5为BGA封装结构时，由于引脚密度较高，故半导体装置5的整合式被动模组51尺寸可再进一步减小，甚至只有与两个主动元件53所设置区域一样大。
图6为本发明优选实施例的一种半导体装置的制造方法的步骤流程图。请同时参照图1及图6所示，本实施例的制造方法可制作上述的整合式被动模组1，其中整合式被动模组1的结构及元件连结关系已详述于上，于此不多作赘述。于此，整合式被动模组1的制造方法包括以下步骤：提供陶瓷基板，其嵌设有至少一个第一被动元件(S01)；研磨陶瓷基板的表面(S02)；形成平坦层于陶瓷基板的表面之上(S03)；以及形成薄膜积层于平坦层之上远离陶瓷基板的一侧，薄膜积层包括至少一个第二被动元件，且薄膜积层与第一被动元件电性连接(S04)。
在步骤S01中，第一被动元件111是通过厚膜工艺所形成，并嵌设于陶瓷基板11内，并经由共同烧结而形成，其中陶瓷基板11可由低温共烧技术或高温共烧技术制得。
接着，在步骤S02中，对陶瓷基板11的表面进行研磨，其磨除约5μm至10μm的厚度，以使该表面更为平坦，并同时磨除陶瓷基板11的表面上外突的电性连接部112或是经烧结后残留的疏水性污染物，以利后续平坦层12的直接设置。
在步骤S03中，平坦层12是通过黄光工艺形成，且平坦层12的表面粗糙度(Ra)小于或等于150埃。接着进行步骤S04，通过薄膜工艺形成薄膜积层13于平坦层12上，而薄膜积层13为多膜层的复合结构，其具有第二被动元件131。如此一来，经由步骤S01至步骤S04，即可制造上述的整合式被动模组1。
此外，整合式被动模组1的制造方法可进一步包括步骤S05：设置主动元件31于薄膜积层13之上远离陶瓷基板11的一侧，其中主动元件31与第一被动元件111及第二被动元件131电性连接。请同时参照图3A及图7所示，其中图7为本发明优选实施例的另一种半导体装置的制造方法的步骤流程图。在步骤S05中，主动元件31可例如但不限于通过导电材料(如锡球或方形扁平无引脚封装)32而与整合式被动模组1电性连接。另外，主动元件21的叙述已详述于上，于此不再赘述。
此外，请同时参照图3B及图7，在设置主动元件31之前可进一步包括步骤S06：形成线路重布层33于薄膜积层13之上远离陶瓷基板11的一侧。其中主动元件31通过线路重布层33及薄膜积层13而与第一被动元件111电性连接。于此，线路重布层33可通过光罩工艺而成，并位于主动元件31与薄膜积层13之间。
综上所述，依据本发明的整合式被动模组、半导体装置及其制作方法，通过将利用厚膜工艺形成的第一被动元件嵌设于陶瓷基板内，并于陶瓷基板上设置以薄膜工艺形成的第二被动元件，可更有效率地提高被动元件的密度，进而减少整合式被动模组或半导体装置整体的体积，更适合用在高性能元件的SiP封装。
以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，例如变更基板材料或IC封装方式，均应包含于随附的申请专利范围中。

Claims (10)

1.一种整合式被动模组，包括：
经研磨的共烧陶瓷基板，包括一研磨表面并嵌设有至少一个第一被动元件，所述第一被动元件包括电容、电感或压敏电阻，所述第一被动元件的所述电容的电容值小于或等于100nF，所述第一被动元件的所述电感的电感值大于或等于1nH；
平坦层，设置于所述陶瓷基板之所述研磨表面上；
薄膜积层，具有至少一个第二被动元件，所述薄膜积层设置于所述平坦层之上，所述第二被动元件与所述第一被动元件电性连接，所述第二被动元件包括电容、电感或电阻，所述第二被动元件的所述电容的电容值小于或等于20pF，所述第二被动元件的所述电感的电感值小于或等于50nH，所述第一被动元件的体积大于所述第二被动元件的体积；以及
线路重布层，设置于所述薄膜积层之上，所述线路重布层与所述第二被动元件及所述第一被动元件电性连接。
2.根据权利要求1所述的整合式被动模组，其中所述陶瓷基板进一步具有多个电性连接部，所述电性连接部是外露于所述陶瓷基板的外表面，部分所述电性连接部与所述第一被动元件电性连接。
3.根据权利要求1所述的整合式被动模组，其中所述第二被动元件设置于所述平坦层之上。
4.根据权利要求1所述的整合式被动模组，其中所述平坦层具有导电图案，所述导电图案与所述第一被动元件及所述第二被动元件电性连接。
5.根据权利要求1所述的整合式被动模组，其中所述平坦层的材料包括聚亚酰胺、苯并环丁烯或绿漆。
6.一种半导体装置，包括：
整合式被动模组，包括：
经研磨的共烧陶瓷基板，包括一研磨表面并嵌设有至少一个第一被动元件，所述第一被动元件包括电容、电感或压敏电阻，所述第一被动元件的所述电容的电容值小于或等于100nF，所述第一被动元件的所述电感的电感值大于或等于1nH；
平坦层，设置于所述陶瓷基板之所述研磨表面上；
薄膜积层，具有至少一个第二被动元件，所述薄膜积层设置于所述平坦层之上，所述第二被动元件与所述第一被动元件电性连接，所述第二被动元件包括电容、电感或电阻，所述第二被动元件的所述电容的电容值小于或等于20pF，所述第二被动元件的所述电感的电感值小于或等于50nH，所述第一被动元件的体积大于所述第二被动元件的体积；及
线路重布层，设置于所述薄膜积层之上，所述线路重布层与所述第二被动元件及所述第一被动元件电性连接；以及
至少一个主动元件，与所述第一被动元件及所述第二被动元件电性连接，其中所述线路重布层设置于所述薄膜积层与所述主动元件之间，所述主动元件通过所述线路重布层与所述第二被动元件及所述第一被动元件电性连接，所述主动元件设置于所述薄膜积层之上远离所述陶瓷基板的一侧。
7.一种半导体装置的制造方法，包括以下步骤：
提供共烧陶瓷基板，其嵌设有至少一个第一被动元件，其中嵌设于所述陶瓷基板的所述第一被动元件是通过厚膜工艺所形成，通过烧结工艺形成内嵌所述第一被动元件的所述共烧陶瓷基板，所述第一被动元件包括电容、电感或压敏电阻，所述第一被动元件的所述电容的电容值小于或等于100nF，所述第一被动元件的所述电感的电感值大于或等于1nH；
研磨所述陶瓷基板的表面；
形成平坦层于所述陶瓷基板经研磨的所述表面之上；以及
形成薄膜积层于所述平坦层之上远离所述陶瓷基板的一侧，所述薄膜积层包括至少一个第二被动元件，且所述薄膜积层与所述第一被动元件电性连接，其中所述第二被动元件包括电容、电感或电阻，所述第二被动元件的所述电容的电容值小于或等于20pF，所述第二被动元件的所述电感的电感值小于或等于50nH，所述第一被动元件的体积大于所述第二被动元件的体积；
形成线路重布层于所述薄膜积层之上远离所述陶瓷基板的一侧，其中所述线路重布层与所述第二被动元件及所述第一被动元件电性连接。
8.根据权利要求7所述的制造方法，其中在所述研磨步骤中，所述陶瓷基板的厚度被研磨去除5μm至10μm。
9.根据权利要求7所述的制造方法，其中形成所述平坦层是通过黄光工艺形成，且所述平坦层的表面粗糙度(Ra)小于或等于150埃。
10.根据权利要求7所述的制造方法，进一步包括以下步骤：
设置主动元件于所述薄膜积层之上远离所述陶瓷基板的一侧，其中所述主动元件通过所述线路重布层与所述第二被动元件及所述第一被动元件电性连接。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497829B2 (en) * 2009-12-04 2019-12-03 Sensor Electronic Technology, Inc. Semiconductor material doping
EP3124921B1 (de) * 2015-07-30 2019-05-22 Dr. Johannes Heidenhain GmbH Positionsmesseinrichtung
DE112016006610T5 (de) * 2016-03-15 2018-12-13 Intel Corporation Integriertes Substratkommunikations-Frontend
US11469190B2 (en) 2016-03-15 2022-10-11 Intel Corporation Parasitic-aware integrated substrate balanced filter and apparatus to achieve transmission zeros
JP6593274B2 (ja) * 2016-08-03 2019-10-23 株式会社豊田自動織機 多層基板
US10410996B2 (en) * 2016-12-02 2019-09-10 Dialog Semiconductor (Uk) Limited Integrated circuit package for assembling various dice in a single IC package
KR102468765B1 (ko) 2017-11-29 2022-11-22 삼성전자주식회사 반도체 패키지 구조체 및 이를 포함하는 반도체 모듈
US11357096B2 (en) * 2018-07-05 2022-06-07 Intel Corporation Package substrate inductor having thermal interconnect structures
DE102018212726A1 (de) * 2018-07-31 2020-02-06 BSH Hausgeräte GmbH Aktualisierung eines Hausgeräts
TWI698008B (zh) * 2018-08-31 2020-07-01 英屬開曼群島商鳳凰先驅股份有限公司 具能量轉換功能之集積化驅動模組及其製造方法
US20210265253A1 (en) * 2020-02-25 2021-08-26 Tokyo Electron Limited Split substrate interposer with integrated passive device
US20230070377A1 (en) * 2021-09-09 2023-03-09 Onano Industrial Corp. Integrated structure of circuit mold unit of ltcc electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896650A (en) * 1994-12-21 1999-04-27 Murata Manufacturing Co., Ltd. Method of making ceramic multilayer
TW494560B (en) * 2001-04-16 2002-07-11 Megic Corp Ceramic package
CN1476633A (zh) * 2001-10-05 2004-02-18 ���ṫ˾ 高频模件板装置
CN101836518A (zh) * 2007-09-28 2010-09-15 双信电机株式会社 陶瓷多层基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987307B2 (en) * 2002-06-26 2006-01-17 Georgia Tech Research Corporation Stand-alone organic-based passive devices
TW573444B (en) * 2003-04-22 2004-01-21 Ind Tech Res Inst Substrate having organic and inorganic functional package
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
US7911318B2 (en) * 2007-02-16 2011-03-22 Industrial Technology Research Institute Circuit boards with embedded resistors
US8058723B2 (en) * 2008-03-19 2011-11-15 Phoenix Precision Technology Corporation Package structure in which coreless substrate has direct electrical connections to semiconductor chip and manufacturing method thereof
US20130057557A1 (en) * 2011-09-07 2013-03-07 Qualcomm Mems Technologies, Inc. High area stacked layered metallic structures and related methods
TWM499645U (zh) * 2014-11-25 2015-04-21 Xerogel Technology 整合式被動模組及半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896650A (en) * 1994-12-21 1999-04-27 Murata Manufacturing Co., Ltd. Method of making ceramic multilayer
TW494560B (en) * 2001-04-16 2002-07-11 Megic Corp Ceramic package
CN1476633A (zh) * 2001-10-05 2004-02-18 ���ṫ˾ 高频模件板装置
CN101836518A (zh) * 2007-09-28 2010-09-15 双信电机株式会社 陶瓷多层基板

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