WO2011111500A1 - 半導体装置 - Google Patents

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勇一 小野澤
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富士電機システムズ株式会社
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    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present invention relates to a semiconductor device.
  • IGBTs insulated gate bipolar transistors
  • a trench gate type IGBT in which a gate electrode is formed in a trench provided on the surface of a silicon wafer can increase the density (total channel length) of an inversion layer (channel) of electrons, thereby reducing the on-voltage. it can.
  • the trench gate type IGBT has a theoretical limit on the trade-off characteristics between so-called turn-off loss and on-voltage by combining a well-known field stop structure in which a n-type drift layer thickness is reduced by forming a field stop layer for stopping a depletion layer. Is approaching. For this reason, it is difficult to further improve the characteristics of the trench gate type IGBT.
  • FIG. 31 is a cross-sectional view showing a main part of a conventional semiconductor device.
  • FIG. 31 shows a structure described in Patent Document 1 below.
  • the gate trench 7 and the dummy trench 8 are arranged on the front surface of the element so as to be parallel to each other.
  • the planar layout of the gate trench 7 and the dummy trench 8 is striped. That is, the gate trench 7 and the dummy trench 8 are formed in stripes in a direction perpendicular to the paper surface of FIG.
  • the p-type layer including the p-type base layer 4 is uniformly formed on the surface layer on the front surface side of the element.
  • This p-type layer in the mesa region 18 is insulated from the p-type base layer 4 by the gate trench 7. That is, the p-type layer in the mesa region 18 is a floating p layer 30 having a floating potential (floating).
  • the floating p layer 30 is also insulated from the emitter electrode 12 by the interlayer insulating film 9.
  • the gate trench 7 is filled with gate polysilicon 11a as a control electrode made of polycrystalline (poly) silicon.
  • the dummy trench 8 is filled with conductive dummy polysilicon 11 b through a gate oxide film 10.
  • the dummy polysilicon 11b is connected to the emitter electrode 12.
  • the n-type drift layer is formed by covering a large portion of the surface on the front surface side of the element with the floating p layer 30 and reducing the area of the p-type base layer 4 on the element front surface.
  • the holes injected into 1 are accumulated below the p-type base layer 4.
  • This effect is called an injection enhancement (IE) effect.
  • IE injection enhancement
  • FIG. 32 is a cross-sectional view showing a main part of a conventional semiconductor device.
  • FIG. 32 is a perspective view of the IGBT structure described in Patent Document 2 below.
  • a gate trench 7 is formed on the front surface of a silicon wafer made of the n-type drift layer 1.
  • a p-type base layer 4 having an impurity concentration higher than that of the n-type drift layer 1 is selectively formed between adjacent gate trenches 7.
  • n-type emitter layer 5 and a p-type contact layer are selectively formed on the front surface layer of the p-type base layer 4.
  • the p-type base layer 4 and the n-type drift layer 1 are sequentially provided so as to appear in the mesa region 18, and the p-type base layers 4 are dispersedly arranged.
  • the n-type drift layer 1 and the p-type base layer 4 are alternately arranged across the gate trench 7 in the direction orthogonal to the longitudinal direction of the gate trench 7.
  • the p-type base layer 4 is arranged in a pattern-like planar layout.
  • the p-type base layer 4 is uniformly distributed, so that the electric field distribution in the silicon wafer is also uniform. As a result, it is possible to prevent a reduction in device breakdown voltage.
  • the gate trench 7 is filled with a gate polysilicon 11a as a control electrode made of polysilicon with the gate oxide film 10 interposed therebetween. On the portion where the front surface of the gate polysilicon 11a and the n-type drift layer 1 is exposed, an interlayer insulating film (not shown) is formed so as to cover them.
  • an emitter electrode (not shown) is formed so as to be in contact with the n-type emitter layer 5 and the p-type base layer 4 in common.
  • a contact opening 14 for contacting the emitter electrode is provided on the n-type emitter layer 5 and the p-type base layer 4.
  • An n-type field stop layer 2 and a p-type collector layer 3 are formed on the surface opposite to the front surface (back surface) of the n-type drift layer 1.
  • a collector electrode (not shown) is provided on the front surface (back surface of the wafer) of the p-type collector layer 3.
  • One of the features of the conventional IGBT shown in FIG. 32 is that a device for avoiding the problem of the floating structure described later is devised. That is, the mesa region 18 and the p-type base layer 4 are adjacent to each other so that the mesa region 18 sandwiched between the gate trenches 7 does not have a floating structure, so that the potential of the mesa region 18 can follow the p-type base layer 4. It is that. As a result, gate controllability is ensured so that the rapid increase in current increase rate when the IGBT is turned on due to the floating structure can be easily suppressed by the gate resistance.
  • the gate-emitter capacitance is reduced.
  • the electric field concentration at the bottom of the trench gate can be relaxed and a high breakdown voltage can be obtained. That is, by narrowing the width of the mesa region 18 sandwiched between the gate trenches 7, the n-type drift layer 1 portion of the mesa region 18 sandwiched between the gate trenches 7 can be easily applied with an applied voltage of about several volts. To be depleted. Thereby, not only can the electric field distribution near the front surface of the element in the off state be equalized, but also the gate-collector capacitance (mirror capacitance) can be reduced.
  • the above-mentioned influence due to the increase in the mirror capacitance particularly appears when the IGBT is turned off when it transitions from the on state to the off state.
  • the mirror capacitance at this time is the capacitance of the gate oxide film itself.
  • the turn-off is started, depletion starts near the pn junction, but the area of the depletion layer end immediately after the depletion layer starts to spread is large and the depletion layer width is extremely small. Further, residual carriers prevent the depletion layer from spreading.
  • the mirror capacitance becomes the largest at the turn-off time when the IGBT transitions from the on state to the off state.
  • the turn-off time is increased and the rise of the collector-emitter voltage is also delayed, so that the switching loss is increased.
  • the mirror capacitance increases at turn-on when the IGBT transitions from the off state to the on state.
  • the mirror capacitance In the blocking state before turn-on, the mirror capacitance is sufficiently small because a sufficiently high voltage is applied between the collector and the emitter, and carriers do not exist under the gate oxide film.
  • the width of the depletion layer is reduced and carriers are injected.
  • the collector-emitter voltage is sufficiently small, the area of the depletion layer edge is increased and the depletion layer width is also reduced, so that the mirror capacitance is increased.
  • the fall of the collector-emitter voltage startsing of the decrease
  • the switching loss the fall of the collector-emitter voltage (starting of the decrease) is slightly delayed, which also increases the switching loss.
  • the IGBT combining the floating p layer 30 and the dummy trench 8 shown in FIG. 31 has the following problems in the turn-on process of the IGBT.
  • the potential of the mesa region 18 is floating, the potential of the gate electrode 15 suddenly increases or fluctuates during the turn-on process, and turn-on di / dt (current increase rate at turn-on) increases rapidly.
  • the IGBT is turned on, the depletion layer that has spread inside the n-type drift layer 1 in the off state is reduced, and is distributed only on the front surface of the element.
  • the holes injected into the n-type drift layer 1 from the p-type collector layer 3 on the back surface of the element flow toward the p-type base layer 4, but the floating p layer 30 occupying most of the front surface of the element. Also flows in. At this time, the concentration of holes in the remaining depletion layer increases. As a result, the electric field strength increases and the potential of the floating p layer 30 rises.
  • Such an increase in the potential of the floating p layer 30 also increases the potential of the gate polysilicon 11 a filled in the gate trench 7 adjacent to the floating p layer 30. For this reason, a displacement current is generated in the gate drive circuit through the gate polysilicon 11a. As a result, the potential of the gate electrode 15 increases rapidly, and the collector current increases accordingly. As a result, turn-on di / dt increases rapidly.
  • the rise in the potential of the floating p layer 30 is a phenomenon that occurs in a minute time of several tens of ns or less, and depends on the behavior of the depletion layer and holes inside the IGBT. Also, the displacement current flowing through the gate polysilicon 11a to the gate drive circuit is large. Therefore, even if the gate resistance installed between the gate drive circuit and the gate electrode 15 is increased, the turn-on di / dt cannot be reduced, and strong electromagnetic noise is generated in the actual operation of the inverter or the like. No impact.
  • Such a phenomenon is more prominent when the dummy polysilicon 11b filled in the dummy trench 8 is connected to the emitter electrode 12. That is, in the turn-on process, the holes injected into the n-type drift layer 1 from the p-type collector layer 3 are more closely connected to the dummy trenches 8 and the gates in the mesa region 18 than in the vicinity of the floating p-layer 30 that is substantially fixed to the emitter potential. It concentrates on the part formed between the trenches 7. As a result, the potential of the portion of the mesa region 18 formed between the dummy trench 8 and the gate trench 7 is increased more and steeply, and the turn-on di / dt control by the gate resistance is extremely difficult. It will be a thing.
  • the potential of the mesa region 18 between the dummy trench 8 and the gate trench 7 must be fixed. For this purpose, it is necessary to connect the mesa region 18 between the dummy trench 8 and the gate trench 7 to the emitter electrode 12. But this has another major reaction. That is, when the mesa region 18 between the dummy trench 8 and the gate trench 7 is connected to the emitter electrode 12, holes injected from the p-type collector layer 3 into the n-type drift layer 1 are from the connection portion with the emitter electrode 12. Since it is pulled out by the emitter, the IE effect is significantly reduced. As a result, the controllability of the turn-on di / dt due to the gate resistance is restored, but at the expense of increasing the on-voltage.
  • the dummy trench 8 is provided to reduce the mirror capacitance, and (2) the mesa region 18 between the gate trench 7 and the dummy trench 8 is formed.
  • FIG. 32 there is a semiconductor element having the above-described IGBT structure shown in FIG. 32 as a semiconductor element capable of achieving both the problem that the turn-on di / dt rapidly increases in a short time and the IE effect.
  • the IGBT shown in FIG. 32 enhances the IE effect and lowers the on-voltage as described above, and at the same time significantly improves the controllability of turn-on di / dt by adjusting the gate resistance and the like.
  • the conventional IGBT shown in FIG. 32 still has a problem that the mirror capacitance (gate-collector capacitance) is not sufficiently reduced, and the switching characteristics are deteriorated as described above.
  • An object of the present invention is to provide a semiconductor device having a small mirror capacitance in order to solve the above-described problems caused by the conventional technology. Another object is to provide a semiconductor device with low on-voltage. Another object of the present invention is to provide a semiconductor device with low switching loss.
  • a semiconductor device includes a first semiconductor layer of a first conductivity type and a first semiconductor layer provided on the first semiconductor layer.
  • a plurality of first conductivity type third semiconductor layers selectively formed in the longitudinal direction between the first grooves, and a second conductivity selectively formed on the surface of the third semiconductor layer.
  • an insulated gate semiconductor device having a fourth semiconductor layer of a type, an emitter electrode in contact with the third semiconductor layer and the fourth semiconductor layer, and a collector electrode in contact with the first semiconductor layer Provided between the first grooves in parallel with the first grooves, and two of the third grooves Wherein the second groove sandwiched between the semiconductor layer is formed one or more.
  • a feature of the structure of the semiconductor device according to the present invention is that a p-type base layer (third layer) selectively formed in a mesa region sandwiched between two adjacent stripe-shaped gate trenches (first grooves). One or more dummy trenches (second grooves) are provided between the semiconductor layers. According to the present invention, the mirror capacity is reduced due to the above structural features.
  • a first conductor is embedded in the second groove through an insulating film, and the first conductor is connected to the gate electrode.
  • the separation means that it is electrically insulated.
  • the depletion layer spreads from the sidewall of the dummy trench as well as the gate trench. Therefore, the depletion layer extending from each of the gate trench and the dummy trench contacts at a smaller applied voltage, and as a result, the mirror capacitance is reduced.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the first conductor is connected to the emitter electrode.
  • the depletion layer is pinched off with a sufficiently small applied voltage, and the first conductor is always at the same potential as the emitter electrode, the mirror capacitance is further reduced.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the first conductor is connected to the emitter electrode at an end in a longitudinal direction of the second groove.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, two or more of the second grooves formed between the adjacent first grooves are formed.
  • the distance between the first groove and the second groove or the distance between adjacent second grooves is reduced, and the mesa region is depleted with a smaller applied voltage. .
  • the mirror capacity is further reduced.
  • the first conductors formed in one or more of the second grooves formed are electrically connected to each other at the same potential. It is characterized by being connected.
  • the present invention by setting the potential of the first conductor formed in the plurality of second grooves to the same potential, it is possible to stably follow fluctuations in the potential, and the mirror capacitance. Can be stabilized.
  • the second grooves adjacent to each other are connected to each other at an end portion in the longitudinal direction of the second groove, and the inside of the second groove
  • the first conductors formed on each other are connected to each other at the end portions.
  • the first conductors formed inside the adjacent second grooves are connected to the upper surfaces of the adjacent second grooves.
  • a second conductor in contact with the first conductor is formed, and the second conductor is connected to the emitter electrode at a part of the second conductor.
  • the emitter electrode, the collector electrode, the gate electrode, and the first conductor are separated so that the first conductor has a floating potential. It is characterized by.
  • the first conductor may be a floating potential.
  • the mask layout and the manufacturing process can be facilitated while having the same effect as the above-described invention for the second groove and the first conductor formed therein.
  • the first groove and the second groove are on the side wall in the longitudinal direction of the first groove or the side wall in the longitudinal direction of the second groove. Are adjacent to each other.
  • the distance between the first groove and the second groove is the second semiconductor layer and the third semiconductor layer in a thermal equilibrium state. It is smaller than the built-in depletion layer width extending from the pn junction to the second semiconductor layer.
  • the depletion layer extending from the first groove is applied to the applied voltage between the collector and the emitter. Is low, pinch-off occurs, and the area of the equipotential surface decreases.
  • the distance between the second groove and the first groove or the distance between the adjacent second grooves is reduced.
  • the width of the effective mesa region is narrowed, so that the IE effect is improved.
  • switching speed or switching loss can be reduced by reducing the mirror capacity.
  • the semiconductor device of the present invention it is possible to obtain a semiconductor device having a small mirror capacity.
  • the semiconductor device having a low on-voltage can be obtained.
  • the semiconductor device having a small switching loss can be obtained.
  • FIG. 1 is a perspective view illustrating a main part of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along a cutting line A-A ′ in FIG.
  • FIG. 3 is a characteristic diagram showing electrical characteristics between the capacitance and the collector-emitter voltage according to the first embodiment.
  • FIG. 4 is a perspective view illustrating a main part of the semiconductor device according to the second embodiment.
  • FIG. 5 is a cross-sectional view taken along section line B-B ′ of FIG. 6 is a plan view showing the semiconductor device of FIG.
  • FIG. 7 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the third embodiment.
  • FIG. 8 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the fourth example.
  • FIG. 1 is a perspective view illustrating a main part of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along a cutting line A-A ′ in FIG.
  • FIG. 3 is
  • FIG. 9 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the fifth example.
  • FIG. 10 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the sixth example.
  • FIG. 11 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the seventh embodiment.
  • FIG. 12 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to Example 8.
  • FIG. 13 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Working Example 9.
  • FIG. 14 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Working Example 10.
  • FIG. 15 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Example 11.
  • FIG. 16 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Working Example 12.
  • FIG. 17 is a cross-sectional view illustrating a main part of the semiconductor device according to the third embodiment.
  • FIG. 18 is a plan view illustrating the main part of the semiconductor device according to the fourth embodiment.
  • FIG. 19 is a cross-sectional view illustrating a main part of the semiconductor device according to the fifth embodiment.
  • FIG. 20 is a plan view showing a main part of the IGBT of FIG.
  • FIG. 21 is a perspective view of a relevant part of the semiconductor device according to the sixth embodiment.
  • FIG. 22 is a cross-sectional view illustrating a main part of the semiconductor device according to the seventh embodiment.
  • FIG. 23 is a perspective view of a relevant part of the semiconductor device according to the eighth embodiment.
  • 24 is a cross-sectional view taken along the section line C-C ′ of FIG.
  • FIG. 25 is a cross-sectional view illustrating a main part of the semiconductor device according to the ninth embodiment.
  • FIG. 26 is a perspective view of the main part of the semiconductor device according to the tenth embodiment.
  • FIG. 27 is a cross-sectional view taken along the section line D-D ′ of FIG.
  • FIG. 28 is a plan view of the main part of the semiconductor device according to the eleventh embodiment.
  • FIG. 29 is a cross-sectional view showing a semiconductor device of a comparative example.
  • FIG. 30 is a switching evaluation circuit diagram of the semiconductor device according to the embodiment.
  • FIG. 31 is a cross-sectional view showing a main part of a conventional semiconductor device.
  • FIG. 32 is a perspective view showing a main part of a conventional semiconductor device.
  • FIG. 33 is a cross-sectional view taken along section line AA-AA ′ of FIG.
  • FIG. 1 is a perspective view illustrating a main part of the semiconductor device according to the first embodiment.
  • a gate trench 7 having a striped planar shape is formed on one main surface (corresponding to the upper surface in the drawing, hereinafter referred to simply as the upper surface) of the substrate to be the n-type drift layer 1.
  • a gate oxide film 10 is formed on the inner wall of the gate trench 7, and a conductive gate polysilicon 11 a is formed inside the gate oxide film 10.
  • a p-type base layer 4 in contact with the outer side wall of each gate trench 7 is selectively formed. That is, the p-type base layer 4 is in contact with the gate oxide film 10 formed on the inner wall of each gate trench 7.
  • the length of the p-type base layer 4 in the longitudinal direction of the gate trench 7 depends on the characteristics of the IGBT and the design design rule, but may be, for example, about 1 ⁇ m or more and 10 ⁇ m or less.
  • the distance between adjacent p-type base layers 4 across the same mesa region 18 in the longitudinal direction of the gate trench 7 depends on the characteristics of the IGBT and the design design rules, but is, for example, about 10 ⁇ m to 50 ⁇ m. May be.
  • the unit length in the periodic structure of the p-type base layer 4 and the gate trench 7 in the direction perpendicular to the longitudinal direction of the gate trench 7 also depends on the characteristics of the IGBT and the design design rule, but it is 1 ⁇ m or more and 10 ⁇ m, for example. It may be about the following.
  • an n-type emitter layer 5 in contact with the gate trench 7 is formed in the same manner as the p-type base layer 4.
  • An end portion of the n-type emitter layer 5 along the longitudinal direction of the gate trench 7 is disposed so as to be inside the p-type base layer 4. That is, the length of the n-type emitter layer 5 in the longitudinal direction of the gate trench 7 is shorter than the length of the p-type base layer 4 in the longitudinal direction of the gate trench 7.
  • the n-type emitter layers 5 adjacent to each other in the direction perpendicular to the longitudinal direction of the gate trench 7 and in contact with the gate trench 7 are p-type so as to connect each other.
  • the base layer 4 may have a planar shape connected to the upper surface side in a ladder shape.
  • the n-type emitter layer 5 may have an H-shaped planar shape as shown in FIG.
  • An interlayer insulating film (not shown) is provided on the upper surface of the p-type base layer 4.
  • an opening (contact opening) 14 for allowing the p-type base layer 4 and the n-type emitter layer 5 to contact an emitter electrode (not shown) is formed inside the p-type base layer 4.
  • the contact opening 14 exposes part of the p-type base layer 4 and the n-type emitter layer 5.
  • stripe-like dummy trenches 8 are formed in parallel to the longitudinal direction of the gate trenches 7. Yes.
  • a gate oxide film 10 is formed on the inner side wall of the dummy trench 8 similarly to the inner side of the gate trench 7, and a conductive dummy polysilicon 11 b is formed on the inner side of the gate oxide film 10.
  • the dummy trench 8 and the gate trench 7 are separated from each other. Therefore, the dummy polysilicon 11b formed inside the dummy trench 8 is not connected to the gate polysilicon 11a formed inside the gate trench 7. , Separated.
  • the separation means that, for example, the regions are electrically insulated from each other, or the distance between the regions is separated.
  • n-type field stop layer 2 is formed adjacent to the other main surface (corresponding to a lower surface on the paper surface, hereinafter simply referred to as a lower surface) of the substrate to be the n-type drift layer 1, and the n-type field stop layer
  • a p-type collector layer 3 is formed adjacent to the lower surface of 2.
  • a collector electrode (not shown) is formed on the lower surface of the p-type collector layer 3.
  • FIG. 2 is a cross-sectional view taken along section line A-A ′ of FIG.
  • a cross-sectional view refers to a cross-sectional view taken along a cutting line in a perspective view.
  • the emitter electrode 12, not shown in FIG. 1, an interlayer insulating film 9 that insulates the emitter electrode 12 from the gate polysilicon 11a inside the gate trench 7 and a collector electrode 13 are also shown (hereinafter referred to as “the collector electrode 13”).
  • the collector electrode 13 the same applies to FIG. 5 for FIG. 4, FIG. 24 for FIG. 23, and FIG. 27 for FIG.
  • the dummy polysilicon 11 b formed inside the dummy trench 8 may be connected to the emitter electrode 12.
  • the dummy polysilicon 11b may be exposed in the contact opening 14 as shown in FIG. Other connection methods will be described later.
  • a feature of the first embodiment is that a dummy trench 8 different from the gate trench 7 is formed in the mesa region 18 sandwiched between the gate trench 7 and the p-type base layer 4.
  • a voltage higher than a threshold value is applied to the gate electrode 15 having a general MOS type trench gate structure, an electron inversion layer (channel) is formed on the adjacent surface of the p type base layer 4 in contact with the side wall of the gate trench 7. ) Is formed.
  • a dummy trench 8 as a second trench is arranged in the vicinity of the mesa region 18 adjacent to the side wall on the opposite side across the gate trench 7 with respect to the side wall of the gate trench 7 where the channel is formed. Yes.
  • the n-type drift layer 1 and the p-type base layer 4 are applied.
  • a depletion layer spreads from the pn junction and the sidewall of the gate trench 7.
  • FIG. 33 is a cross-sectional view taken along section line AA-AA ′ of FIG.
  • the depletion layer end 16 is greatly curved as shown in FIG.
  • the collector-gate capacitance Cgc that is, the mirror capacitance (hereinafter referred to as mirror capacitance Cgc) depends on the area of the equipotential surface
  • the mirror capacitance Cgc increases by the amount of curvature of the equipotential surface.
  • the provision of the dummy trench 8 in the mesa region 18 results in a wider depletion layer than the IGBT shown in FIGS. 32 and 33 (hereinafter referred to as a conventional example).
  • the area is running low.
  • the depletion layer is pinched off at a voltage lower than that of the conventional example (a combination of depletion layers spreading from different directions). Therefore, the area of the equipotential surface is also reduced, and the mirror capacitance Cgc is reduced. Further, the switching speed or switching loss can be reduced by reducing the mirror capacitance.
  • a conductor is embedded inside the gate oxide film 10 formed on the inner side wall of the dummy trench 8.
  • a depletion layer spreads in the n-type drift layer 1.
  • a conductor here, dummy polysilicon 11 b
  • a depletion layer spreads from the side wall of the dummy trench 8 as in the gate trench 7.
  • equipotential surfaces are distributed in parallel to the dummy trenches 8. Therefore, the depletion layer extending from the gate trench 7 and the dummy trench 8 is pinched off at a smaller applied voltage, and the area of the equipotential surface is reduced. With the above mechanism, the mirror capacitance Cgc is reduced.
  • the conductor (dummy polysilicon 11b) embedded in the dummy trench 8 it is more preferable to connect the conductor (dummy polysilicon 11b) embedded in the dummy trench 8 to the emitter electrode 12.
  • the reason is as follows.
  • the dummy polysilicon 11b is not connected to the emitter electrode 12, when a voltage is applied to the collector electrode 13, a potential difference is generated between the dummy trench 8 and the emitter electrode 12, and an equipotential surface is formed.
  • an interlayer insulating film 9 is formed between the dummy trench 8 and the emitter electrode 12, and in many cases, the interlayer insulating film 9 is made of a silicon oxide film. Since the relative dielectric constant of the silicon oxide film is about 3.9, which is about 1/3 that of silicon (11.9), the equipotential surface is concentrated in the interlayer insulating film 9. Therefore, in the case of the conventional IGBT, the curvature of the equipotential surface is promoted by the interlayer insulating film 9, and the area of the equipotential
  • the curvature of the equipotential surface is considerably relieved. Furthermore, it is preferable to connect a conductor (dummy polysilicon 11 b) embedded in the dummy trench 8 to the emitter electrode 12. The reason is that no potential difference occurs in the interlayer insulating film 9 between the dummy trench 8 and the emitter electrode 12, and the equipotential surface hardly enters the interlayer insulating film 9. As a result, as shown in FIG. 2, the depletion layer end 16 is pinched off with a sufficiently small applied voltage, so that the equipotential surface is not curved and is distributed almost planarly at the bottom of the gate trench 7 and the dummy trench 8. become.
  • the mirror capacitance Cgc is further reduced. Further, the potential of the dummy polysilicon 11b is always the same as that of the emitter electrode 12, and the potential of the dummy polysilicon 11b is stabilized even when the internal state is changed, such as when it is turned off or turned on. become.
  • the contact opening 14 of the interlayer insulating film 9 (FIG. 2) is formed in the longitudinal direction of the dummy trench 8.
  • the end of the dummy polysilicon 11b in the longitudinal direction is exposed.
  • the dummy polysilicon 11b and the emitter electrode 12 (FIG. 2) are connected at the exposed portion.
  • the dummy polysilicon 11b and the emitter electrode 12 (FIG. 2) can be easily set to the same potential without adding a special film (conductive film, insulating film) or a photolithography process (mask). Since it is possible, it is more preferable.
  • the distance L gd between the gate trench 7 and the dummy trench 8 is the width of the depletion layer extending from the p-type base layer 4 in a thermal equilibrium state in the direction perpendicular to the main surface of the substrate (hereinafter referred to as “the distance L gd”).
  • the width is preferably equal to or less than W bi .
  • a depletion layer has already spread in a thermal equilibrium state from the equilibrium condition of carrier drift current and diffusion current. In the case of the IGBT structure of the present invention, this pn junction corresponds to the pn junction 19 in the p-type base layer 4 and the n-type drift layer 1.
  • the depletion layer in the thermal equilibrium state is referred to as a built-in depletion layer.
  • Most of the built-in depletion layer extends toward the n-type drift layer 1 having a lower impurity concentration than the p-type base layer 4. Therefore, a depletion layer also spreads on the side wall of the gate trench 7 near the p-type base layer 4. Since the depletion layer also extends from the side wall of the gate trench 7 opposite to the side wall adjacent to the p-type base layer 4, between the dummy trenches 8 formed between these gate trenches 7. However, the built-in depletion layer spreads slightly.
  • the mirror capacitance can show a small value corresponding to the capacitance of the built-in depletion layer.
  • the potential of the mesa region 18 between the dummy trench 8 and the gate trench 7 increases rapidly, and the turn-on di / dt increases sharply. As described above, this phenomenon cannot be controlled by adjusting the gate resistance.
  • the mesa region 18 between the dummy trench 8 and the gate trench 7 is connected to the emitter electrode. This reduces the IE effect as a reaction (compensation) for restoring gate controllability.
  • the dummy trench 8 has an effect of blocking. Therefore, even if the mesa region 18 between the dummy trench 8 and the gate trench 7 is intentionally connected to the emitter electrode 12 through the p-type base layer 4, holes are rather accumulated in the vicinity of the p-type base layer 4. Therefore, the IE effect is enhanced as compared with the conventional IGBT structure shown in FIG.
  • the above effect is that the mesa region 18 between the dummy trench 8 and the gate trench 7 in the mesa region 18 sandwiched between the p-type base layers 4 that are dispersedly arranged is connected to the emitter electrode 12 via the p-type base layer 4. This is an effect obtained for the first time by the configuration connected to Therefore, this effect cannot be expected from any of the conventional IGBT having a structure in which the floating p layer 30 and the dummy trench 8 shown in FIG. 31 are combined and the IGBT having the structure shown in FIG.
  • an oxide film is formed by, for example, thermal oxidation, and a resist mask having openings for forming the gate trench 7 and the dummy trench 8 is formed on the upper surface of the substrate to be the n-type drift layer 1 by photolithography.
  • the oxide film is etched to form an oxide film mask for trench etching.
  • trench etching is performed by anisotropic etching to form a gate trench 7 and a dummy trench 8 on the upper surface of the substrate.
  • the oxide film mask is removed by wet etching or the like.
  • a gate oxide film 10 is formed inside the gate trench 7 and the dummy trench 8 by thermal oxidation.
  • polycrystalline silicon (polysilicon) doped with phosphorus or the like is deposited inside the gate trench 7 and the dummy trench 8 by chemical vapor deposition (CVD) or the like.
  • CVD chemical vapor deposition
  • a resist mask in which the formation region of the p-type base layer 4 is opened is formed on the upper surface of the substrate by photolithography.
  • boron is ion-implanted into the upper surface of the substrate using the resist mask as a mask.
  • the p-type base layer 4 is selectively formed on the upper surface of the substrate.
  • the resist mask is removed.
  • impurities (boron) forming the p-type base layer 4 are diffused by heat treatment.
  • the gate trench 7 since the gate trench 7 has already been formed, the diffusion of boron in the direction in which the gate oxide film 10 crosses the gate trench 7 is suppressed. Accordingly, the lateral diffusion of the p-type base layer 4 is performed only in the direction parallel to the gate trench 7 (longitudinal direction).
  • the interval between the p-type base layers 4 in the longitudinal direction of the gate trench 7 is made long enough to keep the mesa region 18 in which the dummy trenches 8 are formed in the n-type.
  • a resist mask having an opening for forming the n-type emitter layer 5 is formed on the upper surface of the substrate by photolithography.
  • the resist mask for example, arsenic or the like is ion-implanted into the upper surface of the substrate and annealed to selectively form the n-type emitter layer 5 on the surface layer of the p-type base layer 4.
  • a silicon oxide film to be the interlayer insulating film 9 is deposited by a known CVD method or the like.
  • a resist mask is formed on the surface of the interlayer insulating film 9 by photolithography so that the contact opening 14 forming region is opened.
  • contact openings 14 are formed in the interlayer insulating film 9 by etching using the resist mask as a mask.
  • a metal film such as aluminum is deposited on the upper surface side of the substrate so as to fill the contact opening 14. Thereby, the emitter electrode 12 in contact with the p-type base layer 4 and the n-type emitter layer 5 is formed.
  • a protective film such as polyimide is deposited to cover the emitter electrode 12.
  • a pad portion is opened in the protective film by photolithography. This pad opening is an opening region for connecting an emitter electrode and an aluminum wire or a lead frame when a chip is packaged in an IGBT module or a mold in a so-called post-process after chip dicing.
  • the substrate is thinned by grinding or polishing from the back side of the substrate by back grinding or wet etching.
  • ions serving as donors such as phosphorus and protons are implanted into the back surface of the substrate, and then ions serving as acceptors such as boron are implanted from the back surface.
  • the acceleration energy of the first donor impurity (proton, phosphorus, etc.) implantation performed on the back surface of the substrate is larger than the acceleration energy of the subsequent acceptor impurity (boron, aluminum, etc.) implantation.
  • the order of donor impurities and acceptor impurities when ions are implanted into the back surface of the substrate may be reversed.
  • laser annealing for example, well-known YAG2 ⁇
  • the n-type field stop layer 2 is formed by the formation of hydrogen-related donors by protons
  • the p-type collector layer 3 is formed by the activation of boron.
  • Example 1 Next, a specific method for manufacturing a semiconductor device will be described with reference to the following examples.
  • a 600V class IGBT is realized (see FIGS. 1 and 2).
  • a silicon wafer (substrate) having a specific resistance of, for example, about 20 ⁇ cm to about 35 ⁇ cm is prepared.
  • the specific resistance is about 40 ⁇ cm to 60 ⁇ cm in the 1200 V class, about 60 ⁇ cm to 90 ⁇ cm in the 1700 V class, and about 100 ⁇ cm to 250 ⁇ cm in the 3500 V class.
  • the higher the breakdown voltage the higher the specific resistance of the wafer, so that the built-in depletion layer becomes wider, and as a result, the effect of reducing the mirror capacitance becomes stronger.
  • Vbi When the specific resistance is 50 ⁇ cm, Vbi is 0.69 V and Wbi is 3.2 ⁇ m. When the specific resistance is 75 ⁇ cm, Vbi is 0.68 V and Wbi is 3.8 ⁇ m. When the specific resistance is 175 ⁇ cm, Vbi is 0.66 V and Wbi is 5.8 ⁇ m.
  • trench etching with a depth of about 5 ⁇ m is performed on the wafer surface (substrate upper surface) using anisotropic etching to form a trench.
  • the gate trench 7 and the dummy trench 8 are laid out using the same mask, they can be formed simultaneously.
  • the width in the direction perpendicular to the longitudinal direction of the gate trench 7 and the dummy trench 8 in the layout mask was 1 ⁇ m.
  • the distance L gd between the gate trench 7 and the dummy trench 8 was 2 ⁇ m.
  • the distance L gd between the gate trench 7 and the dummy trench 8 is smaller than the built-in depletion layer width Wbi. Further, through the subsequent processes, the width in the direction perpendicular to the longitudinal direction of the gate trench 7 and the dummy trench 8 is expanded by about 10% from 1 ⁇ m due to thermal oxidation or the like. As a result, the distance L gd between the gate trench 7 and the dummy trench 8 is also about 20% narrower than 2 ⁇ m.
  • a gate oxide film 10 having a thickness of about 100 nm is formed inside the gate trench 7 and the dummy trench 8 by thermal oxidation.
  • polycrystalline silicon (polysilicon) doped with phosphorus or the like is deposited by chemical vapor deposition (CVD) or the like.
  • CVD chemical vapor deposition
  • the gate polysilicon 11a and the dummy polysilicon 11b are filled in the gate trench 7 and the dummy trench 8, respectively.
  • the gate polysilicon 11a and the dummy polysilicon 11b are doped with dopants to such an extent that they exhibit conductivity.
  • the sheet resistance of the polysilicon is about 1 ⁇ / ⁇ or more and 50 ⁇ / ⁇ (ohm / square) or less. That is, the material embedded in the gate trench 7 and the dummy trench 8 only needs to show conductivity, and may be a high melting point metal such as platinum.
  • the above-described conductive polysilicon is preferable.
  • boron is ion-implanted into the wafer surface to selectively form the p-type base layer 4 using a photoresist or the like.
  • drive-in diffusion is performed for several hours at a high temperature of about 1100 ° C., for example.
  • the length of the p-type base layer 4 in the longitudinal direction of the gate trench 7 was 8 ⁇ m.
  • the interval between the p-type base layers 4 adjacent to each other with the mesa region 18 in the longitudinal direction of the gate trench 7 is set to 30 ⁇ m.
  • the unit length in the periodic structure of the p-type base layer 4 and the gate trench 7 was 5 ⁇ m.
  • the n-type emitter layer 5 is formed by removing the photoresist once, ion-implanting arsenic or the like again using a photoresist or the like, and annealing at about 1000 ° C.
  • a silicon oxide film having a thickness of about 1 ⁇ m is deposited by a well-known CVD method or the like to form an interlayer insulating film 9.
  • a contact opening 14 is formed using a photoresist pattern or the like, and then a metal film such as aluminum is deposited to form the emitter electrode 12.
  • a protective film such as polyimide is formed, and a pad portion for connecting the emitter electrode and the aluminum wire or the lead frame is opened using a photoresist pattern or the like.
  • the back surface of the silicon wafer is ground and polished by back grinding, wet etching, or the like, so that the total thickness of the silicon wafer is reduced to about 50 ⁇ m to 60 ⁇ m.
  • the total thickness of the wafer after grinding varies depending on the pressure resistance class and the like, and is set as appropriate.
  • protons are injected from the back surface in the range of acceleration energy of 1 MeV to 8 MeV and dose amount of about 1.0 ⁇ 10 14 / cm 2 to 1.0 ⁇ 10 15 / cm 2 , and then boron is similarly used.
  • the acceleration energy is 10 keV or more and 100 keV or less, and the dose amount is 1.0 ⁇ 10 13 / cm 2 or more and 1.0 ⁇ 10 15 / cm 2 or less.
  • laser annealing for example, the well-known YAG2 ⁇
  • a single or double pulse at an energy density of 1 J / cm 2 on the back surface of the wafer.
  • Example 2 The effect of the first embodiment will be verified.
  • description will be made while comparing with the conventional IGBT shown in FIG.
  • a first example an IGBT in which one dummy trench 8 was provided between adjacent gate trenches 7 was manufactured.
  • the manufacturing method and design conditions of the IGBT are the same as in the first embodiment.
  • an IGBT was prepared in which no dummy trench 8 was provided between adjacent gate trenches 7 (see the conventional example, FIG. 32).
  • the conventional example was formed with the same parameters as in Example 1, and the length of the p-type base layer 4 in the longitudinal direction of the gate trench 7 was 8 ⁇ m, the same as in Example 1.
  • the distance between adjacent p-type base layers 4 in the longitudinal direction of the gate trench 7 is the same as that in the first embodiment.
  • the unit period in the periodic structure of the p-type base layer 4 and the gate trench 7 in the direction perpendicular to the longitudinal direction of the gate trench 7 is the same as that in the first embodiment.
  • FIG. 3 is a characteristic diagram showing the electrical characteristics of the capacitance and the collector-emitter voltage according to the first example.
  • FIG. 3 is a graph showing the dependence (CV characteristics) of the input capacitance Cies and the feedback capacitance Cres on the voltage applied between the collector and emitter electrodes in the semiconductor device of Example 1.
  • Cge is a gate-emitter capacitance.
  • Cce is a collector-emitter capacitance.
  • an impedance analyzer HP-4192A, manufactured by Hewlett-Packard Co. was used, and the measurement AC frequency was set to 1 MHz.
  • the input capacitance Cies is measured by connecting an external capacitor in parallel between the collector and emitter (hereinafter also referred to as CE) to cancel the CE capacitance Cce.
  • the output capacitance Coes is measured by connecting an external capacitor in parallel between the gate and emitter (between GE) to cancel the GE capacitance Cge.
  • the electrostatic capacitance Cx is measured by connecting an external capacitor in parallel between the gate and the collector to cancel the GC capacitance Cgc.
  • the dummy trench 8 is provided between the adjacent gate trenches 7 (mesa region 18), so that the depletion layer extending from the gate trench 7 -Even when the applied voltage between the emitters is low, the pinch-off occurs, and the area of the equipotential surface decreases.
  • a semiconductor device having a small mirror capacitance Cgc can be obtained.
  • the switching speed or switching loss can be reduced by reducing the mirror capacitance. Thereby, a semiconductor device with small switching loss can be obtained.
  • FIG. 4 is a perspective view illustrating a main part of the semiconductor device according to the second embodiment.
  • the difference between the second embodiment and the first embodiment is the number of dummy trenches 8 in the mesa region 18.
  • two dummy trenches 8 are provided between adjacent gate trenches 7 in a striped planar layout.
  • the longitudinal ends of the two dummy trenches 8 in each mesa region 18 are connected to each other.
  • FIG. 5 is a cross-sectional view taken along section line B-B ′ of FIG.
  • the dummy polysilicon 11 b formed inside the dummy trench 8 is connected to the emitter electrode 12.
  • the end of the dummy polysilicon 11b may be exposed in the contact opening 14 as shown in FIG.
  • the distance between the gate trench 7 and the adjacent dummy trench 8 or the distance between the adjacent dummy trenches 8 can be reduced.
  • the depletion layer extending from the dummy trench 8 adjacent to the gate trench 7 is pinched off at a lower applied voltage.
  • the equipotential surface at the bottom of the gate trench 7 or the dummy trench 8 becomes more planar.
  • the area of the equipotential surface becomes particularly small at a low applied voltage.
  • the mirror capacitance can be reduced, the electric field strength at the bottom of the trench can be relaxed, and the breakdown voltage can be prevented from lowering.
  • the potential of the dummy polysilicon 11b formed in each dummy trench 8 is the same potential.
  • the dummy polysilicon 11b is also stable against fluctuations in the potential in the chip that occur when the IGBT is turned on or off. You can follow.
  • the dummy trenches 8 are connected to each other at the ends in the longitudinal direction of the dummy trenches 8 as shown in FIG. It is preferable to connect the dummy polysilicon 11b inside the trench 8.
  • the radius of curvature of the end of the dummy trench 8 can be increased. Therefore, it is possible to prevent electric field concentration at the end of the dummy trench 8 when a high voltage is applied between the CEs to expand the depletion layer.
  • the end portions of the dummy polysilicons 11b are exposed in the contact openings 14. Then, the dummy polysilicon 11b is connected to the metal forming the emitter electrode at this exposed portion. As a result, the potential of the dummy polysilicon 11b can be made the same as that of the emitter electrode without adding a complicated mask layout, extra electrode film formation, or photolithography process.
  • the conductor (dummy polysilicon 11b) embedded in the dummy trench 8 to the emitter electrode 12 as in the first embodiment.
  • the reason is the same as in the first embodiment.
  • the mirror capacity can be reduced as in the first embodiment.
  • the equipotential surface is more evenly distributed and the effect of reducing the mirror capacitance can be enhanced.
  • the potential of the dummy polysilicon 11b is always the same as that of the emitter electrode 12. As a result, the potential of the dummy polysilicon 11b is stabilized.
  • the proportion of the dummy polysilicon 11b having the same potential as the emitter electrode 12 in the mesa region 18 increases.
  • the potential of the mesa region 18 can be further stabilized even during switching.
  • FIG. 29 is a cross-sectional view showing a semiconductor device of a comparative example.
  • the mirror capacitance Cgc increases rather than the conventional example, which is not preferable.
  • FIG. 6 is a plan view showing the semiconductor device of FIG.
  • the p-type base layer 4 is preferably arranged in a checkered pattern.
  • Two dummy trenches 8 are formed between adjacent p-type base layers 4 in the mesa region 18.
  • a p-type contact layer 6 having an impurity concentration higher than that of the p-type base layer 4 is formed inside the p-type base layer 4 in FIG. 6 in order to suppress a known collector current latch-up.
  • latch-up is a phenomenon in which a parasitic thyristor built in the IGBT is turned on, and control such as turn-off by the gate electrode 15 becomes impossible.
  • the formation of the p-type contact layer 6 is a well-known technique, and although the description thereof is omitted in other embodiments of the present invention, the p-type contact layer 6 may be formed as in the second embodiment. Of course.
  • FIG. 7 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the third embodiment.
  • FIG. 7 is a graph comparing the dependence (CV characteristics) of the collector-emitter voltage V CE on the input capacitance Cies and the feedback capacitance Cres between the IGBT of the second embodiment and the conventional IGBT.
  • a second example an IGBT having two dummy trenches 8 provided between adjacent gate trenches 7 was manufactured (hereinafter referred to as a second example).
  • Other design conditions of the second embodiment are the same as those of the first embodiment.
  • a conventional IGBT was fabricated in the same manner as in Example 2.
  • the electrostatic capacitance Cx and the voltage VCE between CE were measured, and the electrical property of IGBT was verified.
  • the measurement method and calculation method are the same as in the second embodiment.
  • the feedback capacitance Cres (mirror capacitance) is reduced in the third embodiment as well as the second embodiment in comparison with the conventional example.
  • the third embodiment having two dummy trenches has a smaller mirror capacity and can be reduced to about 30% of the conventional example at the maximum.
  • FIG. 8 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the fourth example.
  • FIG. 8 is a diagram comparing current-voltage (IV) characteristics when the IGBTs of the first and second embodiments and the conventional IGBT are on. It should be noted that the circles on the curves are merely shown so that it can be understood which IGBT each curve corresponds to.
  • the rated current density is defined as 225 A / cm 2 and is indicated by a solid line parallel to the horizontal axis of FIG.
  • Example 2 similarly to Example 2, a first example and a comparative example were produced. Further, as in Example 3, a second example was produced. Then, the collector current I C and the CE voltage V CE were measured for each of the first and second examples and the comparative example, and the electrical characteristics of the IGBT were verified. The measurement method is the same as in Example 2.
  • the on-voltage at the rated current density tends to decrease compared to the conventional example.
  • the on-state voltage is about 0.1 V at the rated current. Voltage reduction was confirmed.
  • the on-voltage is a voltage drop between CEs required when a current having a rated current or a rated current density is passed.
  • the reduction of the on-voltage in the second embodiment is due to the enhancement of the IE effect by the dummy trench 8. That is, since the number of dummy trenches 8 is two, the distance from the gate trench 7 in the mesa region 18 or the distance between the adjacent dummy trenches 8 is reduced. As a result, the width of the effective mesa region 18 is narrowed, so that the IE effect is improved.
  • FIG. 9 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the fifth example.
  • FIG. 9 compares the correlation between the saturation current value when the collector current I C is saturated and the ON voltage shown in FIG. 8 in the ON state of each of the IGBTs of the first and second embodiments and the conventional IGBT. It is a graph.
  • the saturation current value means that when the gate voltage V GE is constant and the collector current I C is flown until the ON voltage becomes sufficiently large to be 100 V or more, the collector current I C is obtained due to the current saturation effect in the well-known MOS gate. It is the current value when C is saturated to a certain value.
  • Example 2 a first example and a comparative example were produced. Further, as in Example 3, a second example was produced. Then, for each of the first and second examples and the comparative example, the ON voltage and the collector saturation current were measured, and the electrical characteristics of the IGBT were verified.
  • the on-state voltage and the saturation current at the rated current density For example, when the channel density per unit area (or the number density in the chip surface of a unit cell having a MOS gate) is increased, the on-voltage is lowered, but the saturation current value is increased. As will be described later, this saturation current value is strongly related to the short circuit tolerance of the IGBT, and the smaller the saturation current value, the higher the short circuit tolerance.
  • the on-state voltage can be reduced by about 0.03 V on average compared to the conventional example.
  • the on-voltage can be reduced by 0.1 V while maintaining the same saturation current as in the first embodiment or the conventional example.
  • the structure of the present invention first and second embodiments
  • FIG. 10 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the sixth example.
  • FIG. 10 is a diagram comparing turn-off waveforms for the IGBTs of the second embodiment and the conventional example.
  • a second example was produced. Similar to Example 2, a comparative example was prepared. Then, for each of the second example and the comparative example, the collector current I C , the CE voltage V CE and the gate voltage V GE were measured using a switching evaluation circuit described later, and the electrical characteristics of the IGBT were verified. Next, the switching evaluation circuit will be described.
  • FIG. 30 is a switching evaluation circuit diagram of the semiconductor device according to the embodiment.
  • FIG. 30 shows a switching test circuit for turn-off or turn-on described later.
  • the circuit configuration shown in FIG. 30 is a single-phase inductive load circuit.
  • a capacitor 21 is connected in parallel to the DC power supply 20, and an IGBT 24 and a free-wheeling diode (FWD) 25 connected in series on the high voltage side of the IGBT 24 are connected in parallel to the capacitor 21.
  • An inductive load 26 is connected in parallel with the FWD 25.
  • the inductive load 26 corresponds to a three-phase AC motor in an actual machine such as an inverter, and is typically about 0.1 mH to 1 mH.
  • the IGBT 24 is controlled to be turned on and off by inputting a pulse voltage of ⁇ 15 V to the gate electrode from the gate driving power source 22 through the gate resistor 23.
  • the circuit itself has a stray inductance 27 of about 10 nH to 300 nH, but in the circuit diagram, it is shown at the top of the circuit for convenience.
  • the collector current for turning off (hereinafter referred to as the turn-off current) is 30 A (rated current density is equivalent to 200 A / cm 2 ), the gate resistance of the turn-off is 75 ⁇ , the gate voltage is ⁇ 15 V, and the measurement temperature is 125 ° C.
  • the power supply voltage V CC was set to 300 V, which is a half value of the rated voltage.
  • the second example shows a delay time (a constant value after the gate voltage V GE starts decreasing after the gate voltage V GE starts to decrease) in spite of driving with the same gate resistance.
  • 10 is a period in which the constant value is shown (the period from about 0.7 ⁇ s to 0.9 ⁇ s in the waveform in FIG. 10) is shortened by about 100 ns, and the CE voltage V CE is It can be seen that the rate of change dV / dt at the time of rising is also high. As a result, the turn-off loss is reduced by about 10%.
  • the delay time is shortened because the mirror capacity is reduced. Furthermore, a decrease in surge voltage (maximum value of V CE ) can also be confirmed.
  • FIG. 11 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the seventh embodiment.
  • FIG. 11 is a diagram showing the relationship between the turn-off current and the turn-off loss under the same switching conditions as the turn-off waveform shown in FIG. 10 in each of the IGBTs of Embodiments 1 and 2 and the conventional example.
  • Example 2 similarly to Example 2, a first example and a comparative example were produced. Further, as in Example 3, a second example was produced. Then, turn-off loss and collector current I C were measured for each of the first and second examples and the comparative example, and the electrical characteristics of the IGBT were verified.
  • the turn-off loss occurs during the period from when the OFF signal is input to the gate and the gate voltage V GE starts decreasing until the collector current I C becomes 0 (this is referred to as one pulse).
  • CE collector current value obtained by integrating the product (power loss) and I C (energy loss).
  • the turn-off loss is approximately linearly proportional to the turn-off current.
  • both the first and second embodiments can achieve a smaller turn-off loss than the conventional example, particularly at the rated current or higher current.
  • the reason for this effect is that by providing the dummy trench of the present invention, the mirror capacitance Cgc is reduced, and as a result, the delay time at turn-off determined by the mirror capacitance is reduced. That is, as a result of the decrease in the delay time, the turn-off time is shortened and the turn-off loss is reduced.
  • FIG. 12 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to Example 8. As illustrated in FIG. FIG. 12 is a graph showing the relationship between the on-voltage and the turn-off loss in each of the IGBTs of the first and second embodiments and the conventional example.
  • Example 2 similarly to Example 2, a first example and a comparative example were produced. Further, as in Example 3, a second example was produced. Then, turn-off loss and on-voltage were measured for each of the first and second examples and the comparative example, and the electrical characteristics of the IGBT were verified.
  • on-state voltage there is a trade-off relationship between on-state voltage and turn-off loss. For example, if the total impurity amount in the p-type collector layer is increased to increase the hole injection efficiency, the on-voltage decreases, but the concentration of injected holes increases, resulting in a longer turn-off time, resulting in an increase in turn-off loss. To do.
  • the turn-off loss is reduced by 10% or more in the first embodiment (dummy polysilicon is short-circuited with the emitter electrode) compared to the conventional example. It can be seen that the on-voltage is reduced by 0.10 V by converting the reduced turn-off loss into the on-voltage. Furthermore, in the second embodiment (similarly, the dummy polysilicon is short-circuited with the emitter electrode), an on-voltage reduction of 0.18 V was achieved. That is, the present invention has the effect of dramatically improving the trade-off between the on-voltage and the turn-off loss without having to compensate for the increase in saturation current as described above.
  • the reason for this effect is that by providing the dummy trench of the present invention, the mirror capacitance Cgc is reduced, and as a result, the delay time at turn-off determined by the mirror capacitance is reduced. As a result, the turn-off time is shortened and the turn-off is reduced. This is because the loss is reduced.
  • FIG. 13 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Working Example 9.
  • FIG. 13 is a graph showing the relationship between the gate resistance at turn-off and the surge voltage at turn-off in each of the IGBTs of the first and second embodiments and the conventional example.
  • a first example and a comparative example were produced.
  • a second example was produced.
  • the turn-off surge voltage and the gate resistance were measured, and the electrical characteristics of the IGBT were verified.
  • Example 9 the turn-off surge voltage in the second example was smaller than that in the conventional example.
  • FIG. 13 shows that the effect (the difference in surge voltage between the first or second embodiment and the conventional example) is large when the gate resistance is 50 ⁇ . That is, the maximum value of the surge voltage in the first and second embodiments is shifted to the higher gate resistance side, and the absolute value is also lowered. This is because the provision of the dummy trench 8 reduces the mirror capacitance, and the time constant (Cgc ⁇ Rg, where Rg is a gate resistance) for reducing the gate voltage V GE at turn-off is reduced. This is considered to be equivalent to what has been done.
  • FIG. 14 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Working Example 10.
  • FIG. 14 is a diagram comparing turn-on waveforms in the IGBTs of the first and second embodiments and the conventional example.
  • a first example and a comparative example were produced.
  • a second example was produced.
  • the collector current I C , the CE voltage V CE and the gate voltage V GE were measured for each of the first and second examples and the comparative example, and the electrical characteristics of the IGBT were verified.
  • the measurement method is the same as in Example 6.
  • the gate voltage V GE waveform when the gate voltage V GE is increased from -15V, time at 0.8 ⁇ s the conventional example, the gate voltage V GE is increasing rapidly.
  • the gate voltage V GE increases smoothly and no rapid change is observed.
  • the magnitude (absolute value) of the voltage change rate dV / dt is also higher in the first and second embodiments. It can be seen that it is larger and rapidly decreasing.
  • FIG. 15 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Example 11.
  • FIG. 15 is a diagram comparing waveforms at the time of a short circuit in each IGBT of the conventional example (FIG. 15A) and the second embodiment (FIG. 15B).
  • Example 3 a second example was produced. Similar to Example 2, a comparative example was prepared. For each of the second example and the comparative example, the collector current I C , the CE voltage V CE and the gate voltage V GE were measured, and the electrical characteristics of the IGBT were verified. The measurement method is the same as in Example 6.
  • the turn-on di / dt of the second embodiment is smaller than that of the conventional example.
  • the maximum value I max of the collector current is lowered although the static saturation current is substantially equal as shown in FIG. This is because the formation of the dummy trench 8 increases the input capacitance Cies, and the mirror capacitance Cres is small, so that an increase in gate voltage (a slight increase) due to the displacement current through this is suppressed. It is thought that.
  • the reduction of the mirror capacitance reduces the maximum collector current value I max , which is a favorable effect from the viewpoint of reducing the collector maximum current generated during a short circuit and improving the short-circuit tolerance.
  • FIG. 16 is a characteristic diagram showing electrical characteristics of the semiconductor device according to Working Example 12.
  • FIG. 16 is a graph comparing the gate resistance at turn-off and the turn-off spike voltage (maximum value of surge voltage between CEs) at the time of short-circuit in each of the first and second embodiments of the present invention and the conventional IGBT. is there.
  • Example 2 a first example and a comparative example were produced.
  • Example 3 a second example was produced.
  • the turn-off spike voltage and the gate resistance at the time of a short circuit were measured, and the electrical characteristics of the IGBT were verified.
  • the same effect as that of the first embodiment can be obtained. Further, by providing a plurality of dummy trenches 8, the distance between the dummy trench 8 and the gate trench 7 or the distance between the adjacent dummy trenches 8 is reduced. As a result, the width of the effective mesa region 18 is narrowed, so that the IE effect is improved. Thereby, a semiconductor device with a low on-voltage can be obtained.
  • FIG. 17 is a cross-sectional view illustrating a main part of the semiconductor device according to the third embodiment.
  • the difference between the third embodiment and the first embodiment is that the width of the dummy trench 8 in the mesa region 18 is wide.
  • the contact area between the emitter electrode 12 and the dummy polysilicon 11b is increased, so that the contact resistance between the emitter electrode 12 and the dummy polysilicon 11b can be made sufficiently small. It becomes possible.
  • FIG. 18 is a plan view illustrating the main part of the semiconductor device according to the fourth embodiment.
  • the difference between the fourth embodiment and the second embodiment is as follows.
  • the adjacent two dummy trenches 8 are connected to each other not only at the end portion in the longitudinal direction but also at the intermediate portion 28.
  • the dummy polysilicon 11 b is also connected at the intermediate portion 28.
  • the dummy polysilicon 11b is polycrystalline silicon doped with a dopant such as phosphorus at a high concentration, it exhibits a sufficiently low resistance as described above, but exhibits a higher resistance value than a metal such as aluminum. Therefore, when the CE voltage changes suddenly during switching (for example, the instantaneous voltage change rate is about 10000 V / ⁇ s), a time difference may occur in the potential change in the dummy polysilicon 11b.
  • FIG. 19 is a cross-sectional view illustrating a main part of the semiconductor device according to the fifth embodiment.
  • FIG. 20 is a plan view showing a main part of the IGBT of FIG.
  • the difference between the fifth embodiment and the second embodiment is that a dummy polysilicon 11b is formed up to the upper surfaces of two adjacent dummy trenches 8 and a bridge portion 29 is provided, so that the dummy poly is sandwiched between the mesa regions 18.
  • the silicon 11b is connected to each other in a bridge shape.
  • a polysilicon pad 17 (FIG. 20), which is an opening for making contact between the dummy polysilicon 11b and the emitter electrode 12, is provided on the upper surface of the bridge portion 29 of the dummy polysilicon 11b.
  • the bridge portion 29 of the dummy polysilicon 11b and the polysilicon pad 17 preferably have the following planar shape.
  • the width near the middle of the mesa region 18 in the longitudinal direction of the gate trench 7 is partially expanded, and a bridge portion 29 of dummy polysilicon 11b is provided near the middle.
  • the polysilicon pad 17 is provided inside the bridge portion 29.
  • FIG. 21 is a perspective view of a relevant part of the semiconductor device according to the sixth embodiment.
  • the difference of the sixth embodiment from the first embodiment is that the contact opening 14 provided on the upper surface of the p-type base layer 4 is shortened in the length of the opening along the longitudinal direction of the gate trench 7. That is, the opening 14 does not cover the end of the dummy trench 8 in the longitudinal direction. That is, by preventing the dummy polysilicon 11b from coming into contact with the emitter electrode, the potential of the dummy polysilicon 11b is made floating. When the potential of the dummy polysilicon 11b is floated, the mirror capacitance is reduced to 75% of the conventional example, although not as much as when connected to the emitter electrode.
  • the mirror capacity can be reduced to 66% of the conventional example.
  • the potential of the dummy polysilicon 11b is floated, it is not necessary to form the contact opening 14 at the end of the dummy trench 8. Therefore, for example, etching damage at the time of contact opening of the interlayer insulating film 9 does not reach the gate oxide film 10 of the dummy polysilicon 11b. Therefore, the finished shape extending from the end in the longitudinal direction of the dummy trench 8 to the end of the contact opening 14 is very good.
  • FIG. 22 is a cross-sectional view illustrating a main part of the semiconductor device according to the seventh embodiment.
  • the difference between the seventh embodiment and the second embodiment is that the number of dummy trenches 8 in the mesa region 18 is further set to three. That is, the number of dummy trenches 8 in the mesa region 18 is not limited to three, and a plurality of dummy trenches 8 is also preferable.
  • a plurality of potentials of the dummy polysilicon 11b may be set. For example, as shown in FIG. 22, the potential of the dummy polysilicon 11b of the middle dummy trench 8 among the three may be the same as that of the gate electrode 15. Alternatively, although not shown, if the dummy polysilicon 11b is connected to the emitter electrode 12 in all the dummy trenches 8, the mirror capacitance can be further reduced.
  • FIG. 23 is a perspective view of a relevant part of the semiconductor device according to the eighth embodiment.
  • FIG. 24 is a cross-sectional view taken along the section line CC ′ of FIG.
  • the difference of the eighth embodiment from the second embodiment is that in the mesa region 18, the gate trench 7 and the dummy trench 8 are adjacent to each other or sufficiently close to each other.
  • the dummy polysilicon 11b has the same potential as the emitter electrode.
  • making the gate trench 7 and the dummy trench 8 sufficiently close means that the width of the mesa region 18 between the gate trench 7 and the dummy trench 8 is, for example, about the thickness of the gate oxide film 10 (for example, 0.1 ⁇ m). Means close to.
  • the gap between the gate trench 7 and the dummy trench 8 may be narrowed by thermal oxidation pile-up and become thinner than the thickness of the thermal oxide film. .
  • the pile-up means that when a silicon thermal oxide film having a certain thickness is formed by a known silicon thermal oxidation mechanism, about 44% of silicon is consumed and reduced. If the gate oxide film 10 of the gate trench 7 and the gate oxide film 10 of the dummy trench 8 are attached by pile-up, they are adjacent to each other. At this time, the gate polysilicon 11a and the dummy polysilicon 11b are not short-circuited. Thereby, the mirror capacity is further reduced. In other words, the equipotential surface in the mesa region 18 can pass only a small amount of voltage in the zero bias (thermal equilibrium state) or the CE voltage V CE of about 10V.
  • FIG. 25 is a cross-sectional view illustrating a main part of the semiconductor device according to the ninth embodiment.
  • the difference between the ninth embodiment and the eighth embodiment is that the two dummy trenches 8 are adjacent or sufficiently close to each other and are separated from the adjacent gate trenches 7. In this way, the risk of short-circuiting between the gate polysilicon 11a and the dummy polysilicon 11b as described above can be avoided, and the mirror capacitance can be reduced.
  • the number of dummy trenches 8 is not limited to two and can be variously changed, and may be three or more. Further, it is more preferable to connect the dummy polysilicon 11b to the emitter electrode 12 because the mirror capacitance can be sufficiently reduced as described above.
  • FIG. 26 is a perspective view of the main part of the semiconductor device according to the tenth embodiment.
  • FIG. 27 is a cross-sectional view taken along a cutting line DD ′ in FIG.
  • the features of the tenth embodiment are as follows. In the mesa region 18 sandwiched between the gate trenches 7, dummy trenches 8 are provided all between the p-type base layers 4 adjacent in the longitudinal direction of the gate trench 7. Adjacent gate trenches 7 or dummy trenches 8 are arranged so as to be in contact with each other or sufficiently close to each other. Other configurations are the same as those in the first embodiment.
  • the mirror capacity can be made sufficiently small.
  • the dummy polysilicon 11b is connected to the emitter electrode 12 and set to the same potential as the emitter electrode 12, the equipotential surface almost no longer exists in the mesa region 18, and the mirror capacitance is extremely small. Cgc IGBT is achieved, which is more preferable.
  • FIG. 28 is a plan view of the main part of the semiconductor device according to the eleventh embodiment.
  • a feature of the eleventh embodiment is that the arrangement of the p-type base layer 4 is arranged in a line in a direction perpendicular to the longitudinal direction of the gate trench 7 as shown in FIG. Other configurations are the same as those in the first embodiment. Even if the p-type base layer 4 is arranged in this way, it is possible to achieve an effect of reducing the mirror capacitance.
  • the p-type base layer 4 when the p-type base layer 4 is distributed in a checkered pattern, two p-type base layers 4 adjacent to one mesa region 18 via the gate trench 7 sandwich the mesa region 18. . Therefore, the pinch-off effect of the depletion layer in the mesa region 18 is further enhanced. Furthermore, the current density distribution on the upper surface of the chip in the on state can be made uniform when the p-type base layer 4 is distributed in a checkered pattern as described above. Therefore, the p-type base layer 4 is preferably distributed in a checkered pattern.
  • the present invention is not limited to the above-described embodiment, and the dimensions of various regions constituting the IGBT such as the length in the longitudinal direction of the gate trench and the dummy trench and the length in the direction perpendicular to the longitudinal direction can be appropriately changed. It is.
  • the semiconductor device according to the present invention is useful for a power semiconductor device such as an insulated gate semiconductor device (IGBT) used in a power conversion device or the like.
  • IGBT insulated gate semiconductor device

Abstract

 n型ドリフト層(1)の一方の主面に、内部にゲートポリシリコン(11a)を有するストライプ状のゲートトレンチ(7)が形成され、ゲート電極と接続されている。隣り合うゲートトレンチ(7)の間のメサ領域(18)には、内側にn型エミッタ層(5)を備えるp型ベース層(4)が選択的に形成され、エミッタ電極(12)と接続している。ゲートトレンチ(7)の長手方向に隣り合うp型ベース層(4)の間には、1つ以上のダミートレンチ(8)が形成されている。ダミートレンチ(8)の内側の側壁には、ゲートポリシリコン(11a)とは離間し、かつゲート酸化膜(10)を介して導電性のダミーポリシリコン(11b)が形成されている。ダミーポリシリコン(11b)は、エミッタ電極(12)と接続していてもよい。これにより、コレクタ-エミッタ間の印加電圧が低い場合においてもミラー容量の小さい絶縁ゲート型半導体装置を提供することができる。

Description

半導体装置
 この発明は、半導体装置に関する。
 産業用または電気自動車用といった様々な用途の電力変換装置において、その中心的な役割を果たすパワー半導体デバイスへの低消費電力化に対する期待は大きい。パワー半導体デバイスの中でも、絶縁ゲート型バイポーラトランジスタ(以下、IGBTと称する)は、伝導度変調効果により低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易であるため、その使用が確実に定着してきている。特にシリコンウェハーの表面に設けたトレンチにゲート電極を形成するトレンチゲート型IGBTは、電子の反転層(チャネル)の密度(総チャネル長)を大きくすることができるので、オン電圧を低くすることができる。
 トレンチゲート型IGBTは、空乏層を止めるためのフィールドストップ層を形成してn型ドリフト層厚を薄くした周知のフィールドストップ構造の組み合わせにより、いわゆるターンオフ損失とオン電圧間のトレードオフ特性が理論限界に近づきつつある。このため、トレンチゲート型IGBTの、これ以上の劇的な特性改善は難しくなっている。
 しかしながら、IGBTに替わる次世代のデバイスと目されている、シリコンカーバイド(SiC)や窒化ガリウム(GaN)のような化合物半導体からなるパワー半導体デバイスは、まだ開発途上である。そのため、シリコンからなるIGBTを、化合物半導体からなるIGBTに完全に置き換えるほどの量産化は、いまだに成されていない。したがって、シリコンからなるIGBTが市場から消えることは当面考えられず、今後もIGBTの特性改善を進めていく必要がある。
 近年の代表的なIGBTとして、例えば下記特許文献1に記載の構造が公知である。図31は、従来の半導体装置の要部を示す断面図である。図31に、下記特許文献1に記載の構造を示す。図31に示すIGBTでは、ゲートトレンチ7とダミートレンチ8が互いに平行になるように、素子のおもて面に配置されている。ここで、ゲートトレンチ7およびダミートレンチ8の平面レイアウトは、ストライプ状となっている。つまり、ゲートトレンチ7およびダミートレンチ8は、図31の紙面に垂直な方向にストライプ状に形成されている。
 p型ベース層4を含むp型の層が、素子のおもて面側の表面層に一様に形成されている。メサ領域18におけるこのp型の層は、ゲートトレンチ7によりp型ベース層4と絶縁されている。すなわち、メサ領域18におけるp型の層は、浮遊電位(フローティング)を有する浮遊p層30となっている。浮遊p層30は、層間絶縁膜9によりエミッタ電極12とも絶縁されている。
 ゲートトレンチ7の内部には、多結晶(ポリ)シリコンからなる制御用電極としてのゲートポリシリコン11aが充填されている。ダミートレンチ8の内部には、ゲート酸化膜10を介して導電性のダミーポリシリコン11bが充填されている。ダミーポリシリコン11bは、エミッタ電極12と接続されている。ゲート電極がオン状態で、素子裏面のp型コレクタ層3からn型ドリフト層1に注入されたホールは、p型ベース層4を通りエミッタ電極12へ抜けていく。
 上述したように、素子のおもて面側の表面の多くの部分を浮遊p層30にて覆い、素子おもて面におけるp型ベース層4の面積を小さくすることで、n型ドリフト層1に注入されたホールがp型ベース層4の下部に蓄積される。その結果、オン電圧が劇的に小さくなる。この効果は、Injection enhancement(IE)効果と呼ばれている。また、ダミートレンチ8に充填された導電性のダミーポリシリコン11bをエミッタ電極12と接続することで、ミラー容量の低減を図ることが可能となる。
 他の代表的なIGBTとして、下記特許文献2に記載の構造が公知である。図32は、従来の半導体装置の要部を示す断面図である。図32に、下記特許文献2に記載のIGBT構造の斜視図を示す。図32に示すIGBTにおいて、n型ドリフト層1からなるシリコンウェハーのおもて面には、ゲートトレンチ7が形成されている。隣り合うゲートトレンチ7の間には、n型ドリフト層1より不純物濃度の高いp型ベース層4が選択的に形成されている。
 p型ベース層4のおもて面側の表面層には、n型エミッタ層5と図示しないp型コンタクト層とが選択的に形成されている。ゲートトレンチ7の長手方向には、p型ベース層4およびn型ドリフト層1が順次、メサ領域18に表れるように設けられており、p型ベース層4が分散配置されている。そして、p型ベース層4はゲートトレンチ7の長手方向に直交する方向についても、ゲートトレンチ7を挟んでn型ドリフト層1とp型ベース層4とが交互に配置され、活性領域全体として市松模様状の平面レイアウトでp型ベース層4が配置されている。
 このように、p型ベース層4を市松模様状の平面レイアウトで配置することで、p型ベース層4が均等に分散配置されるため、シリコンウェハー内の電界分布も均等となる。その結果、素子耐圧の低下を防ぐことができる。ゲートトレンチ7の内部には、ゲート酸化膜10を挟んでポリシリコンからなる制御用電極としてのゲートポリシリコン11aが充填されている。ゲートポリシリコン11aおよびn型ドリフト層1のおもて面が露出する部分の上には、これらを覆うように図示しない層間絶縁膜が形成されている。
 層間絶縁膜上には、図示しないエミッタ電極がn型エミッタ層5とp型ベース層4とに共通に接触するように形成される。n型エミッタ層5およびp型ベース層4上には、エミッタ電極と接触するためのコンタクト開口部14が設けられている。n型ドリフト層1のおもて面に対して反対側(裏面)の表面には、n型フィールドストップ層2およびp型コレクタ層3が形成されている。p型コレクタ層3の表面(ウェハーの裏面)には図示しないコレクタ電極が設けられている。
 図32に示す従来のIGBTの特徴の一つは、後述するフローティング構造の問題を回避するための工夫がなされている点にある。つまり、ゲートトレンチ7で挟まれるメサ領域18がフローティング構造とならないようにメサ領域18とp型ベース層4とを隣接することで、メサ領域18の電位をp型ベース層4に追従できるようにしたことである。これにより、フローティング構造に起因するIGBTのタ-ンオン時における電流増加率の急増を、ゲート抵抗によって容易に抑制できるように、ゲート制御性を確保している。
 しかしながら、フローティング領域を単純になくすだけでは通常のトレンチゲート型IGBTに戻ってしまい、キャリアの注入促進効果(IE効果)が失われる。その結果、オン電圧が上昇してしまう。したがって、IE効果を失わないために、ゲートトレンチ7で挟まれるメサ領域18を複数のp型ベース層4に分割し、その狭く分割されたp型ベース層4においてのみエミッタ電極をコンタクトさせる構造とする。このような構造にすることで、トレンチゲート型IGBTのオン電圧を低く維持しつつ、スイッチング損失も低くすることができる。これにより、インバータ等の実機で発生するトータルの電気的損失を低減することができる。加えて、ゲート電極がn型エミッタ層5に面している領域を減らすことができるため、ゲート-エミッタ間容量が低減される。
 さらに、ある程度間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得ることができる。つまり、ゲートトレンチ7の間に挟まれたメサ領域18の幅を狭めることで、ゲートトレンチ7間に挟まれたメサ領域18のn型ドリフト層1の部分が、数ボルト程度の印加電圧で容易に空乏化できるようにする。これにより、オフ状態における素子のおもて面付近の電界分布の均等化が可能になるだけでなく、特にゲート-コレクタ間容量(ミラー容量)を低減することができる。
特開2006-245477号公報 特開2006-210547号公報
 ミラー容量(ゲート-コレクタ間容量)の増加は、IGBTのスイッチング特性を悪化させるという問題を生じさせる。特に、コレクタ-エミッタ間の電圧が低い場合、あるいはIGBTがオフ状態に遷移するターンオフ時において、ゲート酸化膜の近傍にキャリアが蓄積している状態から空乏層が広がり始める場合、ゲートとコレクタとの間の空乏層端の面積が最も大きくなる。このとき、空乏層幅は極めて小さいため、ミラー容量が大きくなり、スイッチング特性(ターンオフ時間、ターンオフ損失等)が悪化する。このような現象は、IGBTがオン状態に遷移するターンオン時において空乏層が消滅する直前にも同様に生じる。
 上述したようなミラー容量の増加による影響が特に現れるのが、IGBTがオン状態からオフ状態に遷移するターンオフのときである。ターンオフ前の導通時では、コレクタ-エミッタ間に飽和電圧程度の電圧しか印加されておらず、ゲート酸化膜の近傍には多数のキャリアが蓄積されている。このため、このときのミラー容量はゲート酸化膜の容量そのものになっている。一方、ターンオフが開始されると、pn接合近傍から空乏化が始まるが、空乏層が広がり始めた直後の空乏層端の面積は大きく、かつ空乏層幅は極めて小さい。さらに、残留キャリアが空乏層の広がりを妨げる。したがって、IGBTがオン状態からオフ状態に遷移するターンオフ時にミラー容量が最も大きくなる。これにより、ターンオフ時間が増加し、かつコレクタ-エミッタ間電圧の立ち上がりも遅くなるので、スイッチング損失が増大してしまう。
 また、IGBTがオフ状態からオン状態に遷移するターンオン時にもミラー容量が増加する。ターンオン前の阻止状態では、コレクタ-エミッタ間に十分高い電圧が加わっていること、およびゲート酸化膜下にキャリアが存在していないことから、ミラー容量は十分小さい値になっている。しかしながら、ターンオンが開始されると、空乏層幅が縮小し、かつキャリアが注入されるようになる。特に、コレクタ-エミッタ間電圧が十分小さくなると、空乏層端の面積も増加し、かつ空乏層幅も小さくなるので、ミラー容量が増加する。この結果、コレクタ-エミッタ間電圧の立下り(減少の開始時点)がやや遅くなり、やはりスイッチング損失の増大を招く。
 図31に示すような浮遊p層30を広く範囲で有するIGBTにおいても、スイッチング損失を低減するには、ミラー容量を低減する必要がある。図31に示すIGBTは、ミラー容量を低減させるために、ダミートレンチ8の内部に充填されたダミーポリシリコン11bをエミッタ電極12と接続し、ダミーポリシリコン11bの電位をエミッタ電極12の電位に固定している。これにより、浮遊p層30の電位もエミッタ電極12の電位に近くなり、ミラー容量はある程度低減される。
 しかしながら、図31に示す浮遊p層30とダミートレンチ8を組み合わせたIGBTには、IGBTのターンオン過程において、以下の問題があることが知られている。メサ領域18の電位がフローティングの場合、ターンオン過程の途中でゲート電極15の電位が急峻に増加または変動し、ターンオンdi/dt(ターンオン時の電流増加率)が急増するという問題である。IGBTがターンオンする際には、オフ状態でn型ドリフト層1の内部に広がっていた空乏層は縮小し、素子のおもて面のみに分布するようになる。この場合、素子裏面のp型コレクタ層3からn型ドリフト層1に注入されたホールは、p型ベース層4に向かって流れるが、素子のおもて面の大部分を占める浮遊p層30にも流入する。このとき、まだ残存している空乏層においてホールの濃度が増加する。その結果、電界強度が増加し、浮遊p層30の電位が上昇する。
 このような浮遊p層30の電位上昇は、浮遊p層30に隣接するゲートトレンチ7の内部に充填されたゲートポリシリコン11aの電位も上昇させる。このため、ゲートポリシリコン11aを通してゲート駆動回路に変位電流が発生する。これにより、ゲート電極15の電位が急激に増加し、それに応じてコレクタ電流が急激に増加する。その結果、ターンオンdi/dtが急増する。浮遊p層30の電位上昇は、数10ns以下の微小な時間で生じる現象であり、かつIGBT内部の空乏層とホールの挙動に依存する。また、ゲートポリシリコン11aを通してゲート駆動回路に流れる変位電流も大きい。そのため、ゲート駆動回路とゲート電極15の間に設置するゲート抵抗を大きくしても、ターンオンdi/dtを小さくすることができず、インバータ等の実機動作において強い電磁ノイズが発生する等の、好ましくない影響を与える。
 このような現象は、ダミートレンチ8の内部に充填されたダミーポリシリコン11bをエミッタ電極12と接続させることで、より顕著に発生する。つまり、ターンオン過程において、p型コレクタ層3からn型ドリフト層1に注入されたホールは、エミッタ電位にほぼ固定された浮遊p層30の近傍よりも、メサ領域18のうちダミートレンチ8とゲートトレンチ7の間に形成されている部分に集中する。その結果、メサ領域18のうちダミートレンチ8とゲートトレンチ7の間に形成されている部分の電位を一層大きくかつ急峻に増加させるようになり、ゲート抵抗によるターンオンdi/dtの制御が著しく困難なものとなる。
 ターンオンdi/dtが急増する現象を抑えて、ゲート抵抗にてターンオンdi/dtを制御するには、ダミートレンチ8とゲートトレンチ7の間のメサ領域18の電位を固定するしかない。そのためには、ダミートレンチ8とゲートトレンチ7の間のメサ領域18をエミッタ電極12に接続させる必要がある。しかし、これには他の大きな反作用がある。つまり、ダミートレンチ8とゲートトレンチ7の間のメサ領域18をエミッタ電極12に接続させる場合、p型コレクタ層3からn型ドリフト層1に注入されたホールは、エミッタ電極12との接続部分からエミッタに引き抜かれるため、IE効果が著しく減少する。その結果、ターンオンdi/dtのゲート抵抗による制御性は回復するものの、その代償として、オン電圧の増加が不可避となる。
 よって、従来の浮遊p層30を有するトレンチIGBTにて、(1)ミラー容量を低減するためにダミートレンチ8を設けること、かつ(2)ゲートトレンチ7とダミートレンチ8の間のメサ領域18を完全フローティングとせずに、エミッタ電極12と接続すること、の以上の2点は、実際にインバータ等の実機で使用する上で、両立が困難である。
 一方、上記のターンオンdi/dtが短時間で急増するという課題とIE効果との両立を可能とした半導体素子として、前述の図32に示すIGBT構造を有する半導体素子がある。図32に示すIGBTは、前述したようにIE効果を増強させ、オン電圧を低くすると同時に、ゲート抵抗等の調整によるターンオンdi/dtの制御性も格段に向上させている。
 しかしながら、図32に示す従来のIGBTにおいてもなお、ミラー容量(ゲート-コレクタ間容量)が十分には小さくならず、上述したようにスイッチング特性を悪化させるという問題がある。
 この発明は、上述した従来技術による問題点を解消するため、ミラー容量が小さい半導体装置を提供することを目的とする。また、オン電圧が低い半導体装置を提供することを目的とする。また、スイッチング損失の小さい半導体装置を提供することを目的とする。
 上述した課題を解決して、本発明の目的を達成するため、この発明にかかる半導体装置は、第1導電型の第1の半導体層と、前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、前記第2の半導体層の表面に複数形成されたストライプ状の第1の溝と、前記第1の溝内に絶縁膜を介して形成されたゲート電極と、前記第1の溝間の長手方向に選択的に形成された複数の第1導電型の第3の半導体層と、前記第3の半導体層の表面に選択的に形成された第2導電型の第4の半導体層と、前記第3の半導体層と第4の半導体層に接するエミッタ電極と、前記第1の半導体層に接するコレクタ電極と、を有する絶縁ゲート型半導体装置において、隣り合う前記第1の溝の間に当該第1の溝と平行に設けられ、かつ2つの前記第3の半導体層の間に挟まれた第2の溝が1つ以上形成されていることを特徴とする。
 この発明にかかる半導体装置の構造の特徴は、隣り合う2本のストライプ状のゲートトレンチ(第1の溝)の間に挟まれるメサ領域に選択的に形成されたp型ベース層(第3の半導体層)の間に、1本以上のダミートレンチ(第2の溝)が設けられていることである。この発明によれば、上記構造上の特徴により、ミラー容量が低減される。
 また、この発明にかかる半導体装置は、上述した発明において、前記第2の溝内には絶縁膜を介して第1の導電体が埋め込まれており、前記第1の導電体は前記ゲート電極とは離間していることを特徴とする。ここで、離間とは、電気的に絶縁されていることをいう。
 この発明によれば、ゲートトレンチと同様にダミートレンチの側壁からも空乏層が広がるようになる。そのため、ゲートトレンチおよびダミートレンチのそれぞれから広がった空乏層は、一層小さな印加電圧において接触し、その結果、ミラー容量が低減する。
 また、この発明にかかる半導体装置は、上述した発明において、前記第1の導電体は、前記エミッタ電極と接続していることを特徴とする。
 この発明によれば、十分に小さい印加電圧で空乏層がピンチオフし、かつ第1の導電体が常にエミッタ電極と同電位となるため、ミラー容量はさらに小さくなる。
 また、この発明にかかる半導体装置は、上述した発明において、前記第1の導電体は、前記第2の溝の長手方向の端部にて前記エミッタ電極と接続していることを特徴とする。
 また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第1の溝の間に形成された前記第2の溝が2つ以上形成されていることを特徴とする。
 この発明によれば、第1の溝と第2の溝との間の距離あるいは隣り合う第2の溝どうしの間の距離が小さくなり、より小さい印加電圧でメサ領域が空乏化するようになる。その結果、ミラー容量はさらに減少する。
 また、この発明にかかる半導体装置は、上述した発明において、1つ以上形成された前記第2の溝の内部に形成されている前記第1の導電体は、互いに同一の電位となるように電気的に接続されていることを特徴とする。
 この発明によれば、複数の第2の溝の内部に形成された第1の導電体の電位を同一の電位とすることで、電位の変動に対して安定に追従することができ、ミラー容量の安定化を図ることができる。
 また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記第2の溝は、当該第2の溝の長手方向の端部にて相互に接続され、前記第2の溝の内部に形成された前記第1の導電体は、前記端部にて相互に接続されていることを特徴とする。
 また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第2の溝の上面には、前記隣り合う第2の溝の内部に形成された前記第1の導電体を互いに接続するように前記第1の導電体に接する第2の導電体が形成されており、前記第2の導電体は、当該第2の導電体の一部にて前記エミッタ電極と接続していることを特徴とする。
 また、この発明にかかる半導体装置は、上述した発明において、前記第1の導電体が浮遊の電位となるように、前記エミッタ電極およびコレクタ電極および前記ゲート電極と前記第1の導電体は離間していることを特徴とする。
 この発明によれば、第1の導電体は、浮遊の電位であってもよい。この場合、第2の溝とその内部に形成された第1の導電体について、上述した発明と同様の作用を持ちつつ、マスクレイアウトおよび製造プロセスを容易にすることができる。
 また、この発明にかかる半導体装置は、上述した発明において、前記第1の溝と前記第2の溝とが、前記第1の溝の長手方向の側壁または第2の溝の長手方向の側壁にて互いに隣接していることを特徴とする。
 また、この発明にかかる半導体装置は、上述した発明において、前記第1の溝と前記第2の溝との間隔は、熱平衡状態において前記第2の半導体層と前記第3の半導体層とからなるpn接合から前記第2の半導体層に広がるビルトイン空乏層幅よりも小さいことを特徴とする。
 上述した発明によれば、隣り合う第1の溝の間(メサ領域)に第2の溝が設けられていることで、第1の溝から広がった空乏層は、コレクタ-エミッタ間の印加電圧が低い場合においてもピンチオフし、等電位面の面積が減少する。
 また、第2の溝を複数本設けることで、第2の溝と第1の溝との距離、あるいは隣り合う第2の溝の間の距離が小さくなる。その結果、実効的なメサ領域の幅が狭くなるので、IE効果が向上する。
 また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。
 本発明にかかる半導体装置によれば、ミラー容量の小さい半導体装置が得られるという効果を奏する。また、オン電圧が低い半導体装置が得られるという効果を奏する。また、スイッチング損失の小さい半導体装置が得られるという効果を奏する。
図1は、実施の形態1にかかる半導体装置の要部を示す斜視図である。 図2は、図1の切断線A-A’における断面図である。 図3は、実施例1にかかる静電容量とコレクタ-エミッタ間電圧との電気的特性を示す特性図である。 図4は、実施の形態2にかかる半導体装置の要部を示す斜視図である。 図5は、図4の切断線B-B’における断面図である。 図6は、図4の半導体装置を示す平面図である。 図7は、実施例3にかかる半導体装置の電気的特性を示す特性図である。 図8は、実施例4にかかる半導体装置の電気的特性を示す特性図である。 図9は、実施例5にかかる半導体装置の電気的特性を示す特性図である。 図10は、実施例6にかかる半導体装置の電気的特性を示す特性図である。 図11は、実施例7にかかる半導体装置の電気的特性を示す特性図である。 図12は、実施例8にかかる半導体装置の電気的特性を示す特性図である。 図13は、実施例9にかかる半導体装置の電気的特性を示す特性図である。 図14は、実施例10にかかる半導体装置の電気的特性を示す特性図である。 図15は、実施例11にかかる半導体装置の電気的特性を示す特性図である。 図16は、実施例12にかかる半導体装置の電気的特性を示す特性図である。 図17は、実施の形態3にかかる半導体装置の要部を示す断面図である。 図18は、実施の形態4にかかる半導体装置の要部を示す平面図である。 図19は、実施の形態5にかかる半導体装置の要部を示す断面図である。 図20は、図19のIGBTの要部を示す平面図である。 図21は、実施の形態6にかかる半導体装置の要部を示す斜視図である。 図22は、実施の形態7にかかる半導体装置の要部を示す断面図である。 図23は、実施の形態8にかかる半導体装置の要部を示す斜視図である。 図24は、図23の切断線C-C’における断面図である。 図25は、実施の形態9にかかる半導体装置の要部を示す断面図である。 図26は、実施の形態10にかかる半導体装置の要部を示す斜視図である。 図27は、図26の切断線D-D’における断面図である。 図28は、実施の形態11にかかる半導体装置の要部を示す平面図である。 図29は、比較例の半導体装置を示す断面図である。 図30は、実施の形態にかかる半導体装置のスイッチング評価回路図である。 図31は、従来の半導体装置の要部を示す断面図である。 図32は、従来の半導体装置の要部を示す斜視図である。 図33は、図32の切断線AA-AA’における断面図である。
 以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第1導電型をp型、第2導電型をn型として説明するが、n型とp型を入れ替えても本発明は同様に動作する。また、下記実施の形態では、半導体装置について、IGBT、素子、またはチップという各表現も用いているが、いずれも同じ対象を示している。
(実施の形態1)
 本発明の実施の形態1にかかる半導体装置について、図1を用いて説明する。図1は、実施の形態1にかかる半導体装置の要部を示す斜視図である。n型ドリフト層1となる基板の一方の主面(紙面では上方の面に相当、以下、単に上面とする)に、ストライプ状の平面形状を有するゲートトレンチ7が形成されている。ゲートトレンチ7の内壁にはゲート酸化膜10が形成され、さらにゲート酸化膜10の内側には導電性のゲートポリシリコン11aが形成されている。
 n型ドリフト層1の上面側の表面層において、隣り合うゲートトレンチ7の間には、それぞれのゲートトレンチ7の外側の側壁に接するp型ベース層4が選択的に形成されている。つまり、p型ベース層4は、それぞれのゲートトレンチ7の内壁に形成されたゲート酸化膜10に接する。ゲートトレンチ7の長手方向におけるp型ベース層4の長さは、IGBTの特性と設計デザインルールに依存するが、例えば1μm以上10μm以下程度であってもよい。
 また、同じくゲートトレンチ7の長手方向において、同じメサ領域18を挟んで隣り合うp型ベース層4の間隔についても、IGBTの特性と設計デザインルールに依存するが、例えば10μm以上50μm以下程度であってもよい。さらに、ゲートトレンチ7の長手方向に垂直な方向の、p型ベース層4とゲートトレンチ7の周期構造における単位長さは、これもIGBTの特性と設計デザインルールに依存するが、例えば1μm以上10μm以下程度であってもよい。
 p型ベース層4の上面側の表面層には、p型ベース層4と同様にゲートトレンチ7に接するn型エミッタ層5が形成されている。n型エミッタ層5における、ゲートトレンチ7の長手方向に沿った端部は、p型ベース層4の内側に収まるように配置されている。つまり、ゲートトレンチ7の長手方向におけるn型エミッタ層5の長さは、ゲートトレンチ7の長手方向におけるp型ベース層4の長さよりも短い。
 また、隣り合う2本のゲートトレンチ7の間において、ゲートトレンチ7の長手方向に垂直な方向に隣り合い、かつ当該ゲートトレンチ7にそれぞれ接するn型エミッタ層5は、互いをつなぐようにp型ベース層4の上面側に梯子状に接続された平面形状を有していてもよい。具体的には、例えば、n型エミッタ層5は、図1に示すようにH文字状の平面形状をなしていてもよい。
 p型ベース層4の上面には、図示しない層間絶縁膜が設けられている。層間絶縁膜には、p型ベース層4およびn型エミッタ層5がエミッタ電極(不図示)とコンタクトをとるための開口部(コンタクト開口部)14が、p型ベース層4よりも内側に形成されている。つまり、コンタクト開口部14は、p型ベース層4およびn型エミッタ層5の一部を露出する。
 隣り合うゲートトレンチ7の間に選択的に形成されたp型ベース層4どうしの間にあるメサ領域18には、ゲートトレンチ7の長手方向に平行に、ストライプ状のダミートレンチ8が形成されている。ダミートレンチ8の内側の側壁には、ゲートトレンチ7の内側と同様にゲート酸化膜10が形成され、ゲート酸化膜10の内側には導電性のダミーポリシリコン11bが形成されている。
 ダミートレンチ8とゲートトレンチ7とは離間しており、したがって、ダミートレンチ8の内側に形成されたダミーポリシリコン11bも、ゲートトレンチ7の内側に形成されたゲートポリシリコン11aとは接続されずに、離間している。ここで、離間とは、たとえば、領域どうしが電気的に絶縁されていること、または領域間の距離が離れていることをいう。
 また、ダミートレンチ8の長手方向の端部は、p型ベース層4の内側にて終端している。その結果、ダミーポリシリコン11bも、同じくp型ベース層4の内側にて終端している。n型ドリフト層1となる基板の他方の主面(紙面上では下方の面に相当、以下、単に下面とする)に隣接してn型フィールドストップ層2が形成され、さらにn型フィールドストップ層2の下面に隣接してp型コレクタ層3が形成されている。p型コレクタ層3の下面には、図示しないコレクタ電極が形成されている。
 図2は、図1の切断線A-A’における断面図である。以降では、特に断りが無ければ、断面図とは、斜視図における切断線に沿った断面図のことをいう。図2では、図1にて図示省略したエミッタ電極12、エミッタ電極12とゲートトレンチ7の内部のゲートポリシリコン11aとを絶縁する層間絶縁膜9、およびコレクタ電極13も記載している(以下、図4に対する図5、図23に対する図24、図26に対する図27においても同様)。図2に示すように、ダミートレンチ8の内部に形成されたダミーポリシリコン11bは、エミッタ電極12と接続していてもよい。具体的な接続方法は、例えば図1に示すようにコンタクト開口部14の中にダミーポリシリコン11bが露出するようにすればよい。他の接続方法については後述する。
 実施の形態1の特徴は、ゲートトレンチ7およびp型ベース層4に挟まれたメサ領域18に、ゲートトレンチ7とは異なるダミートレンチ8を形成したことである。一般的なMOS型のトレンチゲート構造をなしているゲート電極15に閾値以上の電圧が印加されたとき、ゲートトレンチ7の側壁と接するp型ベース層4の隣接面には電子の反転層(チャネル)が形成される。本発明では、チャネルが形成されるゲートトレンチ7の側壁に対して、ゲートトレンチ7を挟んで反対側の側壁に隣接するメサ領域18近傍に、第2のトレンチであるダミートレンチ8を配置している。このような構造において、ゲート電極15をオフにした状態(例えば0V)でコレクタ電極13とエミッタ電極12との間に正の電圧が印加されたとき、n型ドリフト層1とp型ベース層4とからなるpn接合およびゲートトレンチ7の側壁から、空乏層が広がる。
 一方、従来構造のIGBTの場合、次のように空乏層が広がる。図33は、図32の切断線AA-AA’における断面図である。図33に示す従来構造のIGBTの場合、メサ領域18にダミートレンチ8が設けられていないため、メサ領域18において、空乏層端16を示す破線(16)のようにゲートトレンチ7の側壁からのみ、空乏層が広がる。よって、特に層間絶縁膜9によって上面を覆われたメサ領域18では、図33に示すように空乏層端16、つまり等電位面が大きく湾曲する。コレクタ-ゲート間容量Cgc、すなわちミラー容量(以下、ミラー容量Cgcという)は、この等電位面の面積に依存するので、等電位面が湾曲した分だけミラー容量Cgcが増加する。
 一方本発明の場合は、図2に示すように、メサ領域18にダミートレンチ8が設けられていることで、図32,33に示すIGBT(以下、従来例とする)よりも空乏層が広がる領域が少なくなっている。このため、空乏層は従来例よりも小さい電圧でピンチオフ(異なる方向から広がった空乏層が合わさること)するようになる。よって、等電位面の面積も減少し、ミラー容量Cgcが小さくなる。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。
 さらに、図2に示すように、ダミートレンチ8の内部側壁に形成されたゲート酸化膜10の内側に、導電体が埋め込まれていることが好ましい。ゲート電極15またはコレクタ電極13に電圧が印加されたとき、n型ドリフト層1に空乏層が広がる。このとき、ダミートレンチ8に導電体(ここでは、ダミーポリシリコン11b)が埋め込まれていると、ゲートトレンチ7と同様にダミートレンチ8の側壁から空乏層が広がるようになる。その結果、等電位面がダミートレンチ8に平行に分布する。したがって、ゲートトレンチ7およびダミートレンチ8から広がった空乏層は、一層小さな印加電圧においてピンチオフし、等電位面の面積が減少する。以上のメカニズムにより、ミラー容量Cgcが低減する。
 また、ダミートレンチ8に埋め込まれた導電体(ダミーポリシリコン11b)を、エミッタ電極12に接続することがなお好ましい。その理由は、次のとおりである。ダミーポリシリコン11bをエミッタ電極12に接続していない場合、コレクタ電極13に電圧が印加されたときに、ダミートレンチ8とエミッタ電極12との間には電位差が生じ、等電位面が形成される。さらに、ダミートレンチ8とエミッタ電極12との間には層間絶縁膜9が形成されており、多くの場合層間絶縁膜9はシリコン酸化膜からなる。シリコン酸化膜の比誘電率は約3.9であり、シリコン(11.9)のおよそ1/3の値であるため、等電位面はこの層間絶縁膜9の中に集中する。したがって、従来例のIGBTの場合、等電位面の湾曲が層間絶縁膜9にて助長され、等電位面の面積は増加する。
 それに対して、本発明の場合、まず、ダミートレンチ8を設けたことで、等電位面の湾曲は相当緩和される。さらに、ダミートレンチ8の内部に埋め込まれた導電体(ダミーポリシリコン11b)をエミッタ電極12に接続することが好ましい。その理由は、ダミートレンチ8とエミッタ電極12との間の層間絶縁膜9に電位差が発生せず、等電位面が層間絶縁膜9にはほとんど進入しなくなるからである。これにより、図2に示すように、空乏層端16は、十分小さい印加電圧でピンチオフするから、等電位面は湾曲せず、ゲートトレンチ7およびダミートレンチ8の底部でほぼ平面的に分布するようになる。よって、ミラー容量Cgcはさらに小さくなる。さらに、ダミーポリシリコン11bの電位が、常にエミッタ電極12と同電位となり、ターンオフやターンオンのときのような内部状態が変化した場合でも、ダミーポリシリコン11bの電位が安定化するという効果も奏するようになる。
 また、図1および図2に示すように、ダミーポリシリコン11bをエミッタ電極12(図2)に接続するために、層間絶縁膜9(図2)のコンタクト開口部14をダミートレンチ8の長手方向の端部まで広げて、ダミーポリシリコン11bの長手方向の端部を露出させる。このように露出させた部分にて、ダミーポリシリコン11bとエミッタ電極12(図2)と接続させる。その結果、特別な膜の形成(導電膜、絶縁膜)あるいはフォトリソグラフ工程(マスク)を追加することなく、容易にダミーポリシリコン11bとエミッタ電極12(図2)とを同電位とすることができるので、さらに好ましい。
 また、図2に示すように、ゲートトレンチ7とダミートレンチ8との間の距離Lgdは、熱平衡状態でp型ベース層4から広がる空乏層の、基板主面に垂直な方向の幅(以下、空乏層幅とする)Wbi以下の寸法であることが好ましい。一般にpn接合近傍では、キャリアのドリフト電流と拡散電流の平衡条件から、熱平衡状態にて空乏層が既に広がっている。本発明のIGBT構造の場合、このpn接合とは、p型ベース層4とn型ドリフト層1におけるpn接合19が該当する。以下、この熱平衡状態のときの空乏層を、ビルトイン空乏層と呼ぶ。ビルトイン空乏層は、p型ベース層4より不純物濃度の低いn型ドリフト層1に向かって、そのほとんどが広がる。そのため、p型ベース層4の近傍のゲートトレンチ7側壁にも空乏層が広がる。ゲートトレンチ7の、p型ベース層4に隣接する側の側壁に対して反対側の側壁からも空乏層が同様に広がるので、これらのゲートトレンチ7の間に形成されているダミートレンチ8間にもビルトイン空乏層が若干広がる。つまり、このビルトイン空乏層がダミートレンチ8まで及べば、コレクタ-エミッタ間電圧に電圧を印加することなく、ゲートトレンチ7とダミートレンチ8間のメサ領域18が熱平衡状態にて空乏化していることになる。したがって、ミラー容量は、ビルトイン空乏層の容量に相当する小さい値を示すことができる。
 また、上述した実施の形態1の特徴の他に、本発明にしか奏し得ない重要な特徴がある。それは、分散配置されたp型ベース層4に挟まれているメサ領域18のうち、ダミートレンチ8とゲートトレンチ7との間のメサ領域18が、p型ベース層4を介して、エミッタ電極12と接続していることである。前記課題にて述べたように、従来の浮遊p層30とダミートレンチ8の組み合わせ(図31)からは、IE効果とミラー容量の低減の効果はある程度得られる。しかしながら、図31に示す従来例のIGBTでは、ターンオン過程において、ダミートレンチ8とゲートトレンチ7間のメサ領域18の電位が急激に増加し、ターンオンdi/dtが急峻に増加する。この現象は、上述したようにゲート抵抗の調整による制御も不可能である。このようなゲート制御性を回復するために、ダミートレンチ8とゲートトレンチ7間のメサ領域18をエミッタ電極に接続する。これにより、ゲート制御性回復の反作用(代償)としてIE効果が減少する。結局、浮遊p層30を持つトレンチIGBTにダミートレンチ8を設け、かつダミートレンチ8とゲートトレンチ7との間のメサ領域18をエミッタ電極と接続することはできなかった。
 それに対して、本発明では、ターンオン過程にて、p型コレクタ層3からn型ドリフト層1に注入されたホールが図32に示す構造におけるメサ領域18からp型ベース層4に流入する経路を、ダミートレンチ8が遮断する効果を奏する。そのため、あえてp型ベース層4を介して、ダミートレンチ8とゲートトレンチ7間のメサ領域18をエミッタ電極12と接続していても、ホールはむしろp型ベース層4の近傍に蓄積される。そのため、IE効果が、図32または図31に示す従来例のIGBT構造よりも増強される。以上の効果は、分散配置されたp型ベース層4に挟まれているメサ領域18のうち、ダミートレンチ8とゲートトレンチ7間のメサ領域18が、p型ベース層4を介してエミッタ電極12と接続している構成により初めて得られる効果である。よって、従来の、図31に示す浮遊p層30とダミートレンチ8とを組み合わせた構造のIGBT、かつ図32に示す構造のIGBTのいずれからも予想できない効果である。
 続いて、半導体装置の製造方法について説明する。まず、例えば熱酸化等により酸化膜を形成し、フォトリソグラフィによって、n型ドリフト層1となる基板の上面に、ゲートトレンチ7およびダミートレンチ8の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、酸化膜をエッチングし、トレンチエッチング用の酸化膜マスクを形成する。続いてレジストを除去した後に、異方性エッチングによってトレンチエッチングを行い、基板の上面にゲートトレンチ7およびダミートレンチ8を形成する。ついで、酸化膜マスクをウェットエッチング等により除去する。
 ついで、熱酸化によって、ゲートトレンチ7およびダミートレンチ8の内部に、ゲート酸化膜10を形成する。ついで、ゲートトレンチ7およびダミートレンチ8の内部に、リン等でドープされた多結晶シリコン(ポリシリコン)を化学気相成長法(CVD法)等により堆積する。これにより、ゲートトレンチ7とダミートレンチ8それぞれの内部に、ゲートポリシリコン11aおよびダミーポリシリコン11bが充填される。
 ついで、フォトリソグラフィによって、基板の上面に、p型ベース層4の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、基板の上面にボロンをイオン注入する。これにより、基板の上面に選択的にp型ベース層4が形成される。ついで、レジストマスクを除去する。
 ついで、熱処理によって、p型ベース層4を形成する不純物(ボロン)を拡散させる。このとき、ゲートトレンチ7がすでに形成されているため、ゲート酸化膜10がゲートトレンチ7をまたぐ方向におけるボロンの拡散を抑える。したがって、p型ベース層4の横方向拡散は、ゲートトレンチ7に平行な方向(長手方向)にのみされる。ここで、ゲートトレンチ7の長手方向におけるp型ベース層4の間隔は、ダミートレンチ8が形成されているメサ領域18がn型のまま保たれる程度に長くしている。
 ついで、フォトリソグラフィによって、基板の上面に、n型エミッタ層5の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、基板の上面に例えば砒素などをイオン注入し、アニールを施すことで、p型ベース層4の表面層に選択的にn型エミッタ層5を形成する。ついで、レジストマスクを除去した後、層間絶縁膜9となるシリコン酸化膜を周知のCVD法などで堆積させる。
 ついで、フォトリソグラフィによって、層間絶縁膜9の表面に、コンタクト開口部14の形成領域が開口するレジストマスクを形成する。ついで、レジストマスクをマスクとして、エッチングによって、層間絶縁膜9にコンタクト開口部14を形成する。ついで、コンタクト開口部14内部に充填するように、基板の上面側にアルミニウムなどの金属膜を堆積させる。これにより、p型ベース層4およびn型エミッタ層5に接するエミッタ電極12が形成される。
 ついで、ポリイミド等の保護膜を堆積してエミッタ電極12を覆う。ついで、フォトリソグラフィによって、保護膜にパッド部を開口する。このパッド開口部は、チップダイシング後のいわゆる後工程において、IGBTモジュールあるいはモールド等にチップをパッケージングする際に、エミッタ電極とアルミワイヤーまたはリードフレーム等を接続するための開口領域である。
 ついで、バックグラインドやウェットエッチングなどによって、基板裏面側から研削または研磨して、基板を薄くする。ついで、基板裏面に例えばリンやプロトンなどのドナーとなるイオンを注入し、続いてボロンなどのアクセプタとなるイオンを同じく裏面から注入する。ここで、基板裏面に最初に行うドナー不純物(プロトン、リン等)注入の加速エネルギーは、続けて行われるアクセプタ不純物(ボロン、アルミニウム等)注入の加速エネルギーよりも大きい。また、基板裏面にイオン注入する際のドナー不純物とアクセプタ不純物の順番は、上記とは逆でも構わない。
 ついで、基板裏面にレーザーアニール(例えば周知のYAG2ω)をシングルまたはダブルパルスにて行う。これにより、プロトンによる水素関連ドナーの形成でn型フィールドストップ層2が形成され、ボロンの活性化によりp型コレクタ層3が形成される。以上の工程により、図1に示す半導体装置が完成する。
(実施例1)
 次に、具体的な半導体装置の製造方法について、以下の実施例を例に説明する。実施の形態1に従い、600VクラスのIGBTを実現する(図1,2参照)。まず、比抵抗が例えば20Ωcm以上35Ωcm以下程度のシリコンウェハー(基板)を用意する。実施例1では、30Ωcmとした。ここで本発明の半導体装置は、その他の耐圧クラスでも適用できることは勿論である。例えば比抵抗は、1200Vクラスでは40Ωcm以上60Ωcm以下程度、1700Vクラスでは60Ωcm以上90Ωcm以下程度、3500Vクラスでは100Ωcm以上250Ωcm以下程度、それ以上の耐圧クラスもそれに応じて比抵抗を高くすればよい。特に高耐圧であるほど、ウェハーの比抵抗を高くする必要があるため、ビルトイン空乏層は一層広くなり、その結果ミラー容量低減効果は強くなる。
 ここで、典型的なビルトイン空乏層幅を述べておく。熱平衡状態(例えば300K、または27℃)においてpn接合のビルトイン空乏層を形成する電圧をビルトイン電圧Vbi[V]とした場合、Vbi=0.0259×ln(NAD/n0 2)で与えられることが知られている。ここで、NAはp層のアクセプタ濃度、NDはn層のドナー濃度である。n0は真性キャリア濃度であり、300Kにおけるシリコンの場合は、1.45×1010/cm3である。
 また、ビルトイン空乏層幅Wbiは、NA≫NDのような片側階段接合では、近似的に(2εVbi/(qND))1/2で表される。ここで、εはシリコンの誘電率、qは電荷素量である。また、p層のアクセプタ濃度NAを仮に1.0×1018/cm3とする。一方、比抵抗をρ[Ωcm]とした場合、n層のドナー濃度NDは、一般的にシリコンでは4.596×1015/ρで表される。よって、例えば比抵抗が30Ωcmのときには、Vbiは0.71Vとなり、Wbiは2.5μmである。比抵抗が50Ωcmのときは、Vbiは0.69Vとなり、Wbiは3.2μmである。比抵抗が75Ωcmのときは、Vbiは0.68Vとなり、Wbiは3.8μmである。比抵抗が175Ωcmのときは、Vbiは0.66Vとなり、Wbiは5.8μmである。
 次に、異方性エッチングを用いてウェハー表面(基板上面)に深さ5μm程度のトレンチエッチングを行い、トレンチを形成する。このとき、ゲートトレンチ7とダミートレンチ8は、同じマスクを用いてレイアウトをされるので、同時に形成可能である。レイアウトマスクにおけるゲートトレンチ7とダミートレンチ8の長手方向に垂直な方向の幅はいずれも1μmとした。ゲートトレンチ7とダミートレンチ8間の距離Lgdは2μmとした。
 実施例1のビルトイン空乏層幅Wbiは2.5μmであるから、ゲートトレンチ7とダミートレンチ8との間の距離Lgdはビルトイン空乏層幅Wbiより小さい。さらに以降のプロセスを経ると、熱酸化等により、ゲートトレンチ7およびダミートレンチ8の長手方向に垂直な方向の幅は1μmよりも10%程度広がる。その結果、ゲートトレンチ7とダミートレンチ8との間の距離Lgdは同じく2μmよりも20%程度狭くなる。このゲートトレンチ7とダミートレンチ8の内部に、熱酸化により100nm程度の厚さのゲート酸化膜10を形成する。
 その後、リン等でドープされた多結晶シリコン(ポリシリコン)を化学気相成長法(CVD法)等により堆積する。これにより、ゲートトレンチ7とダミートレンチ8それぞれの内部にゲートポリシリコン11aおよびダミーポリシリコン11bを充填する。ゲートポリシリコン11aおよびダミーポリシリコン11bは導電性を示す程度にドーパントをドープする。例えば前記ポリシリコンのシート抵抗は1Ω/□以上50Ω/□(ohm/square)以下程度である。つまり、ゲートトレンチ7とダミートレンチ8の内部に埋め込む物質は導電性を示せばよく、例えば白金等の高融点金属でも構わない。特にゲート酸化膜10への重金属汚染を防ぐ必要性を考慮すれば、上述の導電性ポリシリコンが好ましい。
 その後、フォトレジストなどを用いて選択的にp型ベース層4を形成すべく、ウェハー表面にボロンをイオン注入する。p型ベース層4の接合深さを3μm程度にするために、例えば1100℃程度の高温で数時間ドライブイン拡散を行う。ゲートトレンチ7の長手方向におけるp型ベース層4の長さを8μmとした。また、ゲートトレンチ7の長手方向においてメサ領域18を挟んで隣り合うp型ベース層4の間隔を30μmとした。p型ベース層4とゲートトレンチ7の周期構造における単位長さを5μmとした。ついで、フォトレジストを一旦除去して、再度フォトレジストなどを用いて、砒素などをイオン注入し、1000℃程度のアニールを施すことで、n型エミッタ層5を形成する。
 ついで、フォトレジストを除去して、厚さ1μm程度のシリコン酸化膜を周知のCVD法などで堆積させて、層間絶縁膜9とする。これにフォトレジストパターンなどを用いてコンタクト開口部14を形成し、その後アルミニウムなどの金属膜を堆積させることでエミッタ電極12とする。さらに、ポリイミド等の保護膜を形成し、フォトレジストパターンなどを用いて、エミッタ電極とアルミワイヤーまたはリードフレーム等を接続するためのパッド部を開口する。
 ついで、シリコンウェハーの裏面をバックグラインドおよびウェットエッチング等で研削・研磨し、シリコンウェハーの総厚を50μm以上60μm以下程度にまで薄くする。この研削後のウェハーの総厚は、耐圧クラス等により異なるもので、適宜設定する。その後裏面から例えばプロトンを、加速エネルギーが1MeV以上8MeV以下、ドーズ量が1.0×1014/cm2以上1.0×1015/cm2以下程度の範囲で注入し、続いてボロンを同じく裏面から加速エネルギーが10keV以上100keV以下、ドーズ量が1.0×1013/cm2以上1.0×1015/cm2以下程度の範囲で注入する。ついで、ウェハー裏面を1J/cm2のエネルギー密度にてレーザーアニール(例えば周知のYAG2ω)をシングルまたはダブルパルスにて行う。これにより、n型フィールドストップ層2およびp型コレクタ層3が形成される。
(実施例2)
 実施の形態1の効果について検証する。ここでは、図32に示した従来例のIGBTと比較しながら説明をする。まず、実施の形態1に従い、隣り合うゲートトレンチ7の間に1本のダミートレンチ8を設けたIGBTを作製した(以下、第1実施例とする)。IGBTの製造方法および設計条件は、実施例1と同様である。比較として、隣り合うゲートトレンチ7の間にダミートレンチ8を設けていないIGBTを作製した(従来例、図32参照)。従来例については、実施例1と同様のパラメータで形成し、ゲートトレンチ7の長手方向におけるp型ベース層4の長さは実施例1と同じ8μmとした。また、同じくゲートトレンチ7の長手方向において、隣り合うp型ベース層4の間隔についても、実施例1と同じとした。さらに、ゲートトレンチ7の長手方向に垂直な向きの、p型ベース層4とゲートトレンチ7の周期構造における単位周期も、実施例1と同様である。そして、第1実施例および比較例のそれぞれについて、静電容量Cxおよびコレクタ-エミッタ間電圧VCEを測定し、IGBTの電気的特性について検証した。
 図3は、実施例1にかかる静電容量とコレクタ-エミッタ間電圧との電気的特性を示す特性図である。図3は、実施例1の半導体装置において、コレクタ-エミッタ電極間に印加された電圧に対する、入力容量Ciesおよび帰還容量Cresの依存性(C-V特性)を示したグラフである。入力容量Ciesは、Cies=Cge+Cgcにて定義される。ここで、Cgeはゲート-エミッタ間容量である。
 出力容量Coesは、Coes=Cce+Cgcと表される。ここで、Cceはコレクタ-エミッタ間容量である。帰還容量Cresは、ゲート-コレクタ間容量と同じであり、Cres=Cgcである。帰還容量Cresは、入力容量Ciesと出力容量Coesの測定値から算出する。つまり、ゲート-コレクタ電極間を直接測定したときの静電容量は、CgeとCceの和であるから、この和をCxと仮に置くと、Cx=Cge+Cceである。
 一方、静電容量Cxは、Cx=(Cies-Cgc)+(Coes-Cgc)とも考えられるので、この式から、GC間容量Cgcは、Cgc=(Cies+Coes-Cx)/2で求められる。容量測定には、ヒューレットパッカード社のインピーダンスアナライザ、HP-4192Aを使用し、測定の交流周波数を1MHzとした。入力容量Ciesの測定は、コレクタ-エミッタ間(以下、CE間と呼ぶこともある)に外付けにてコンデンサを並列に接続してCE間容量Cceを相殺させて測定する。出力容量Coesは、ゲート-エミッタ間(GE間)に外付けにてコンデンサを並列に接続してGE間容量Cgeを相殺させて測定する。静電容量Cxは、ゲート-コレクタ間に外付けにてコンデンサを並列に接続してGC間容量Cgcを相殺させて測定する。
 図3に示す結果より、従来例(図32参照)に比べて入力容量Ciesは増加しているものの、帰還容量Cresが低減していることがわかる。特に、CE間電圧が4V以下において、帰還容量Cres(ミラー容量)が最大で従来例の約50%まで低減していることがわかる。
 以上、説明したように、実施の形態1によれば、隣り合うゲートトレンチ7の間(メサ領域18)にダミートレンチ8が設けられていることで、ゲートトレンチ7から広がった空乏層は、コレクタ-エミッタ間の印加電圧が低い場合においてもピンチオフし、等電位面の面積が減少する。これにより、ミラー容量Cgcの小さい半導体装置を得ることができる。また、ミラー容量の低減により、スイッチング速度またはスイッチング損失を低減することができる。これにより、スイッチング損失の小さい半導体装置を得ることができる。
(実施の形態2)
 実施の形態2にかかる半導体装置について、図4を用いて説明する。図4は、実施の形態2にかかる半導体装置の要部を示す斜視図である。実施の形態2における実施の形態1との相違点は、メサ領域18におけるダミートレンチ8の本数である。実施の形態2では、隣り合うゲートトレンチ7の間に、例えば2本のダミートレンチ8をストライプ状の平面レイアウトで設けている。それぞれのメサ領域18における2本のダミートレンチ8の長手方向の端部は、互いに接続されている。
 図5は、図4の切断線B-B’における断面図である。ダミートレンチ8の内部に形成されたダミーポリシリコン11bは、エミッタ電極12と接続している。具体的な接続方法は、例えば図4のようにコンタクト開口部14の中にダミーポリシリコン11bの端部が露出するようにすればよい。
 実施の形態2のように、ダミートレンチ8を複数本設けることで、ゲートトレンチ7とその隣のダミートレンチ8との間、あるいは隣り合うダミートレンチ8の間の距離を小さくすることができる。その結果、ゲートトレンチ7の隣のダミートレンチ8から広がる空乏層が、より低い印加電圧にてピンチオフするようになる。また、図5で破線にて示した空乏層端16のように、ゲートトレンチ7あるいはダミートレンチ8の底部における等電位面が一層平面状に近くなる。その結果、特に低い印加電圧における等電位面の面積が小さくなる。これにより、ミラー容量を低減することができるほか、トレンチ底部の電界強度も緩和され、耐圧の低下を防ぐこともできる。
 また、ダミートレンチ8を複数本設けるとき、各々のダミートレンチ8の内部に形成されたダミーポリシリコン11bの電位を、同一の電位とすることが好ましい。複数のダミートレンチ8の内部にあるダミーポリシリコン11bの電位を一つに固定することで、IGBTがターンオンまたはターンオフする際に生じるチップ内の電位の変動に対して、ダミーポリシリコン11bも安定に追従できるようになる。
 複数のダミートレンチ8同士のダミーポリシリコン11bの電位を同一とするには、例えば図4に示すように、ダミートレンチ8の長手方向の端部にてダミートレンチ8同士を接続することで、ダミートレンチ8の内部のダミーポリシリコン11bを接続することが好ましい。ダミートレンチ8の端部で内部のダミーポリシリコン11bを相互に連結することで、ダミートレンチ8の端部の曲率半径を大きくすることができる。そのため、CE間に高電圧が印加されて空乏層が広がるときに、ダミートレンチ8の端部における電界の集中を防ぐことができる。
 具体的には、複数のダミートレンチ8同士のダミーポリシリコン11bの電位を同一とするには、コンタクト開口部14にダミーポリシリコン11bの端部を露出させる。そして、この露出部分にてダミーポリシリコン11bと、エミッタ電極を形成しているメタルと接続する。その結果、複雑なマスクレイアウトあるいは余分な電極膜形成やフォトリソグラフ工程を追加することなく、ダミーポリシリコン11bの電位をエミッタ電極と同電位にすることができるようになる。
 また、図5に示すように、ダミートレンチ8に埋め込まれた導電体(ダミーポリシリコン11b)を、実施の形態1と同様にエミッタ電極12に接続することがなお好ましい。その理由は実施の形態1と同様である。その結果、実施の形態1と同様にミラー容量を低減することができる。特に、本実施の形態2のようにダミートレンチ8を複数本設けることで、等電位面は一層平面的に分布するようになり、ミラー容量低減効果を強くすることができる。また、ターンオフやターンオンのときのような内部状態が変化したときであっても、ダミーポリシリコン11bの電位が、常にエミッタ電極12と同電位となる。そのため、ダミーポリシリコン11bの電位が安定化するという効果も奏するようになる。特に、本実施の形態2のように、ダミートレンチ8を複数本形成すれば、メサ領域18においてエミッタ電極12と同電位のダミーポリシリコン11bの占める割合が大きくなる。その結果、スイッチング時においても、メサ領域18の電位を一層、安定にすることができる。
 図29は、比較例の半導体装置を示す断面図である。図29に示すIGBTのように、メサ領域18のダミートレンチ8のダミーポリシリコンをゲートポリシリコン11aと接続して同電位にする構成も考えられる。しかしながら、この場合、コレクタ電極13と対峙するゲートポリシリコン11aの面積が増えることから、ミラー容量Cgcが従来例に比べてむしろ増加してしまうので、好ましくない。
 図6は、図4の半導体装置を示す平面図である。ゲートトレンチ7に挟まれるメサ領域18には、p型ベース層4が市松模様状に配置されていると好ましい。ダミートレンチ8は、メサ領域18内にて隣り合うp型ベース層4の間に2本形成されている。このように配置することで、オフ時の等電位面分布を平面接合に近い状態に均一に分布させることができる。また、ダミートレンチ8も市松模様状に分布させることで、メサ領域18の電位分布も一様になる。これにより、トレンチ底部の電界の集中を抑止することが可能となる。また、オン時におけるチップ面内の電流分布も、一様とすることができる。なお、実施の形態1のようにダミートレンチ8が1本の場合(図1参照)でも、勿論同様の効果を奏することができる。
 図6のp型ベース層4の内部には、周知のコレクタ電流のラッチアップを抑制するために、p型ベース層4よりも高い不純物濃度のp型コンタクト層6が形成されている。ここでラッチアップとは、IGBTに内蔵される寄生サイリスタがオンし、ゲート電極15によるターンオフ等の制御ができなくなる現象のことである。p型コンタクト層6の形成は周知の技術であり、本発明の他の実施の形態ではその記載を省略しているものの、本実施の形態2と同様にp型コンタクト層6を形成しても、勿論構わない。
(実施例3)
 実施の形態2の効果について検証する。図7は、実施例3にかかる半導体装置の電気的特性を示す特性図である。図7は、実施の形態2のIGBTと、従来例のIGBTとの入力容量Ciesおよび帰還容量Cresにおけるコレクタ-エミッタ間電圧VCEの依存性(C-V特性)を比較したグラフである。まず、実施の形態2に従い、隣り合うゲートトレンチ7の間に2本のダミートレンチ8を設けたIGBTを作製した(以下、第2実施例とする)。第2実施例のその他の設計条件は、第1実施例と同様である。比較として、実施例2と同様に、従来例のIGBTを作製した。そして、第2実施例および比較例のそれぞれについて、静電容量CxおよびCE間電圧VCEを測定し、IGBTの電気的特性について検証した。測定方法および算出方法は、実施例2と同様である。
 図7に示す結果より、実施例3においても実施例2と同様に、従来例に比べて帰還容量Cres(ミラー容量)が低減していることがわかる。特に、ダミートレンチが2本である実施例3の方が、さらにミラー容量が小さく、最大で従来例の約30%まで低減することができている。
(実施例4)
 図8は、実施例4にかかる半導体装置の電気的特性を示す特性図である。図8は、実施の形態1,2のIGBT、および従来例のIGBTのオン時における電流-電圧(I-V)特性を比較した図である。なお、曲線上の丸印は、各曲線がどのIGBTに対応しているかが分かるように示したものに過ぎない。定格電流密度を225A/cm2と定義し、図8横軸に平行な実線にて示す。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、コレクタ電流ICおよびCE間電圧VCEを測定し、IGBTの電気的特性について検証した。測定方法は、実施例2と同様である。
 図8に示す結果より、第1,2実施例の双方とも、従来例に対して、定格電流密度におけるオン電圧は低下傾向にあり、特に第2実施例では定格電流において約0.1Vのオン電圧低減が確認できた。ここで、オン電圧とは、定格電流あるいは定格電流密度の電流を流すときに必要なCE間の電圧降下のことである。この第2実施例におけるオン電圧の低減は、ダミートレンチ8によるIE効果の増強による。つまり、ダミートレンチ8の本数が2本となることで、メサ領域18におけるゲートトレンチ7との距離、あるいは隣り合うダミートレンチ8の間の距離が小さくなる。その結果、実効的なメサ領域18の幅が狭くなるので、IE効果が向上する。
(実施例5)
 図9は、実施例5にかかる半導体装置の電気的特性を示す特性図である。図9は、実施の形態1,2のIGBT、および従来例のIGBTそれぞれのオン状態において、コレクタ電流ICが飽和したときの飽和電流値と、図8に示したオン電圧の相関を比較したグラフである。ここで、飽和電流値とは、ゲート電圧VGEを一定とし、オン電圧が100V以上に十分大きくなるまでコレクタ電流ICを流すと、周知のMOSゲートにおける電流飽和の効果のためにコレクタ電流ICが一定値に飽和したときの、電流値のことである。
 まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、オン電圧およびコレクタ飽和電流を測定し、IGBTの電気的特性について検証した。定格電流密度におけるオン電圧と飽和電流の間には、一般にトレードオフの関係がある。例えば単位面積当たりのチャネル密度(あるいはMOSゲートを持つ単位セルのチップ面内の個数密度)を上げると、オン電圧は低くなるが、飽和電流値は増加する。この飽和電流値は、後述するようにIGBTの短絡耐量と強く関係し、飽和電流値が小さいほど短絡耐量が高くなるので好ましい。
 図9に示す結果より、第1実施例の場合は、従来例に対してはオン電圧が平均で0.03V程度低減できていることがわかる。また、第2実施例では、ダミートレンチ8の本数を2本とすることで、第1実施例あるいは従来例と同じ飽和電流でありながら、オン電圧を0.1V低減することができた。つまり、本発明(第1,2実施例)の構造とすることで、飽和電流の増加という代償を払うことなく、オン電圧を低減することが可能となる。これは、本発明のダミートレンチの形成により、前述のチャネル密度を増加させずにIE効果を増強できたためである。
(実施例6)
 図10は、実施例6にかかる半導体装置の電気的特性を示す特性図である。図10は、実施の形態2と従来例のIGBTそれぞれについてのターンオフ波形を比較した図である。まず、実施例3と同様に、第2実施例を作製した。実施例2と同様に、比較例を作製した。そして、第2実施例および比較例のそれぞれについて、後述するスイッチング評価回路を用いて、コレクタ電流IC、CE間電圧VCEおよびゲート電圧VGEを測定し、IGBTの電気的特性について検証した。次に、スイッチング評価回路について説明する。
 図30は、実施の形態にかかる半導体装置のスイッチング評価回路図である。図30には、ターンオフあるいは後述するターンオンのスイッチング試験回路を示す。図30に示す回路の構成は、単相の誘導負荷回路である。直流電源20に並列にコンデンサ21が接続され、さらにIGBT24と、IGBT24の高圧側に直列に接続された還流用ダイオード(FWD)25が、コンデンサ21に並列に接続される。また、FWD25と並列に誘導負荷26が接続されている。この誘導負荷26は、例えばインバータ等の実機における三相交流モーターに相当し、典型的には0.1mH~1mH程度である。IGBT24にはゲート抵抗23を介して、ゲート駆動用電源22によりゲート電極に±15Vのパルス電圧を入力し、IGBT24のオンおよびオフの制御をするようになっている。なお、回路自体には10nH~300nH程度の浮遊インダクタンス27が存在するが、本回路図では便宜的に回路の上部に記載している。ターンオフをするコレクタ電流(以下、ターンオフ電流とする)は30A(定格電流密度が200A/cm2に相当)、ターンオフのゲート抵抗は、いずれも75Ωであり、ゲート電圧は±15V,測定温度は125℃である。電源電圧VCCは、定格電圧の半値である300Vとした。
 図10に示す結果より、同じゲート抵抗でドライブしているにも拘らず、第2実施例は従来例に対してディレイタイム(ゲート電圧VGEが減少を始めたあとに、一定値を示すようになったときから、前記一定値を示している期間のこと。図10の波形では、約0.7μsから0.9μsまでの期間)が100nsほど短くなっており、かつCE間電圧VCEの立ち上がり時の変化率dV/dtも高くできていることがわかる。その結果、ターンオフ損失は約10%低減している。ディレイタイムが短くなったのは、ミラー容量が低減したためである。更に、サージ電圧(VCEの最大値)の低下も確認できる。
(実施例7)
 図11は、実施例7にかかる半導体装置の電気的特性を示す特性図である。図11は、実施の形態1,2および従来例のそれぞれのIGBTにおいて、図10で示したターンオフ波形と同じスイッチング条件における、ターンオフ電流とターンオフ損失の関係を示した図である。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、ターンオフ損失およびコレクタ電流ICを測定し、IGBTの電気的特性について検証した。
 ターンオフ損失は、ゲートにオフ信号が入力されてゲート電圧VGEが減少を始めてから、コレクタ電流ICが0になるまでの期間(これを1パルスと呼ぶことにする)にわたり、CE間電圧VCEとコレクタ電流ICとの積(電力損失)を積分した値(エネルギー損失)で定義される。一般にターンオフ損失は、ターンオフ電流に対してほぼ線形に比例する。
 図11に示す結果より、第1,2実施例の双方とも、特に定格電流あるいはそれよりも大きい電流において、従来例よりも小さいターンオフ損失を達成できることがわかる。この効果の理由は、本発明のダミートレンチを設けたことで、ミラー容量Cgcが低減し、その結果、ミラー容量で決まるターンオフ時のディレイタイムが減少したためである。つまり、ディレイタイムの減少の結果、ターンオフ時間が短くなり、ターンオフ損失が低減したのである。
(実施例8)
 図12は、実施例8にかかる半導体装置の電気的特性を示す特性図である。図12は、実施の形態1,2と、従来例の各々のIGBTにおいて、オン電圧とターンオフ損失の関係を示したグラフである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、ターンオフ損失およびオン電圧を測定し、IGBTの電気的特性について検証した。
 一般に、オン電圧とターンオフ損失の間にはトレードオフの関係がある。例えばp型コレクタ層の総不純物量を増やしてホールの注入効率を高めると、オン電圧は減少するものの、注入されたホールの濃度が増加するので、ターンオフ時間が長くなり、その結果ターンオフ損失は増加する。
 図12に示す結果より、従来例に対して第1実施例(ダミーポリシリコンはエミッタ電極とショート)では、ターンオフ損失が10%以上低減される。ターンオフ損失が低減した分をオン電圧に換算することで、オン電圧が0.10V低減されていることがわかる。さらに、第2実施例(同じくダミーポリシリコンはエミッタ電極とショート)では、0.18Vのオン電圧低減が達成できた。つまり本発明では、前述のように飽和電流の増加を代償とすることなく、オン電圧とターンオフ損失のトレードオフを劇的に向上させるという効果を奏する。この効果の理由は、本発明のダミートレンチを設けたことで、ミラー容量Cgcが低減し、その結果ミラー容量で決まるターンオフ時のディレイタイムが減少したためであり、その結果ターンオフ時間が短くなり、ターンオフ損失が低減したためである。
(実施例9)
 図13は、実施例9にかかる半導体装置の電気的特性を示す特性図である。図13は、実施の形態1,2と、従来例の各々のIGBTにおいて、ターンオフ時のゲート抵抗と同じくターンオフ時のサージ電圧との関係を示したグラフである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、ターンオフサージ電圧およびゲート抵抗を測定し、IGBTの電気的特性について検証した。
 図13に示す結果より、実施例9においても、第2実施例のターンオフサージ電圧が従来例よりも小さかった。この図13からは、ゲート抵抗が50Ωのときにその効果(第1実施例または第2実施例と従来例とのサージ電圧の差)が大きいことがわかる。つまり、第1,2実施例のサージ電圧の最大値は、高いゲート抵抗側にシフトしており、且つその絶対値も低下している。これはダミートレンチ8を設けたためにミラー容量が低下し、ターンオフ時のゲート電圧VGE減少の時定数(Cgc×Rg、Rgはゲート抵抗)が減少したことで、相対的に小さいゲート抵抗でドライブされたのと等価になるためであると考えられる。
(実施例10)
 図14は、実施例10にかかる半導体装置の電気的特性を示す特性図である。図14は、実施の形態1,2と、従来例の各々のIGBTにおいて、ターンオン波形を比較した図である。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、コレクタ電流IC、CE間電圧VCEおよびゲート電圧VGEを測定し、IGBTの電気的特性について検証した。測定方法は、実施例6と同様である。
 図14に示す結果より、ゲート電圧VGE波形において、ゲート電圧VGEが-15Vから増加したときに、従来例では時刻が0.8μsにて、ゲート電圧VGEが急激に増加している。これに対して、本発明の第1,2実施例のいずれも、ゲート電圧VGEはスムースに増加し、急激な変化は見られないことがわかる。また、CE間電圧VCEが減少している期間(1.1μs~1.3μs)において、電圧変化率dV/dtの大きさ(絶対値)も、第1,2実施例の方が従来例よりも大きく、すばやく減少していることがわかる。このような効果が生じる理由の1つは、ダミートレンチ8を設けたためにミラー容量が低下したので、ミラー容量に起因するターンオン時のゲートの急激な充放電が抑えられたためである。もう1つの理由は、同じくミラー容量の低下により空乏層幅がすばやく減少し、空乏層が消滅することができたためである。
 さらに、コレクタ電流ICが最大値を超えて減少に転じた後、その電流変化率dV/dtの大きさ(絶対値)が、第1,2実施例ともに低減していることがわかる。これは、IGBTにおけるミラー容量の低減が、対向アームにあるFWDのソフトリカバリー化をもたらした効果である。
(実施例11)
 図15は、実施例11にかかる半導体装置の電気的特性を示す特性図である。図15は、従来例(図15(a))と実施の形態2(図15(b))の各々のIGBTにおいて、短絡時の波形を比較した図である。まず、実施例3と同様に、第2実施例を作製した。実施例2と同様に、比較例を作製した。そして、第2実施例および比較例のそれぞれについて、コレクタ電流IC、CE間電圧VCEおよびゲート電圧VGEを測定し、IGBTの電気的特性について検証した。測定方法は、実施例6と同様である。
 図15に示す結果より、従来例に比べて、第2実施例のターンオンdi/dtが小さいことがわかる。その結果、図9に示したように静的な飽和電流がほぼ等しいにも拘らず、コレクタ電流の最大値Imaxは低下している。これはダミートレンチ8の形成により入力容量Ciesが増えていることに加え、ミラー容量Cresが小さいため、これを介した変位電流によるゲート電圧の持ち上がり(微小に増加すること)が抑制されているためであると考えられる。このようにミラー容量の低減により、コレクタ電流の最大値Imaxが小さくなることは、短絡時に発生するコレクタ最大電流の低減や、短絡耐量向上の観点から好ましい効果である。
(実施例12)
 図16は、実施例12にかかる半導体装置の電気的特性を示す特性図である。図16は、本発明の実施の形態1,2と従来例の各々のIGBTにおいて、ターンオフ時のゲート抵抗と短絡時のターンオフスパイク電圧(CE間のサージ電圧の最大値)波形を比較したグラフである。まず、実施例2と同様に、第1実施例および比較例を作製した。また、実施例3と同様に、第2実施例を作製した。そして、第1,2実施例および比較例のそれぞれについて、短絡時におけるターンオフスパイク電圧およびゲート抵抗を測定し、IGBTの電気的特性について検証した。
 図16に示す結果より、短絡時におけるターンオフスパイク電圧およびゲート抵抗はトレードオフの関係にあるが、第1,2実施例ともに、短絡遮断時のサージ電圧値は減少し、グラフ上の曲線はゲート抵抗が減少する方向にシフトしていることがわかる。その理由は、ダミートレンチ8の適用で入力容量が大きくなる(ミラー容量が小さくなる)ためであると考えられる。
 以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。また、ダミートレンチ8を複数本設けることで、ダミートレンチ8とゲートトレンチ7との距離、あるいは隣り合うダミートレンチ8の間の距離が小さくなる。その結果、実効的なメサ領域18の幅が狭くなるので、IE効果が向上する。これにより、オン電圧が低い半導体装置を得ることができる。
 以下では、本発明における、その他の様々な実施の形態について説明する。
(実施の形態3)
 本発明の実施の形態3にかかる半導体装置について、図17を用いて説明する。図17は、実施の形態3にかかる半導体装置の要部を示す断面図である。実施の形態3における実施の形態1との相違点は、メサ領域18におけるダミートレンチ8の幅が広いことである。実施の形態3では、ダミートレンチ8の本数を1本に減らしつつ、ダミートレンチ8が2本のときと同様のミラー容量低減効果を得ることが可能である。さらにエミッタ電極12とコンタクトをとって同電位とする場合、エミッタ電極12とダミーポリシリコン11bが接触する面積が広くなるので、エミッタ電極12とダミーポリシリコン11b間の接触抵抗を十分小さくすることが可能となる。
 以上、説明したように、実施の形態3によれば、実施の形態1と同様の効果を得ることができる。
(実施の形態4)
 本発明の実施の形態4にかかる半導体装置について、図18を用いて説明する。図18は、実施の形態4にかかる半導体装置の要部を示す平面図である。実施の形態4における実施の形態2との相違点は、以下の通りである。メサ領域18の内部に形成された2本のダミートレンチ8について、隣接する2本のダミートレンチ8をその長手方向における端部だけでなく中間部分28でも相互に接続している。その結果、ダミーポリシリコン11bも中間部分28においてつながっている。
 ダミーポリシリコン11bは、高濃度にリン等のドーパントをドープした多結晶シリコンなので、前述のように十分低い抵抗を示しているものの、アルミニウム等の金属に比べれば高い抵抗値を示す。そのため、スイッチング時にCE間電圧が急激に変化した場合に(例えば瞬時の電圧変化率が10000V/μs程度)、ダミーポリシリコン11bの中で、電位の変化に時間差が生じる場合がある。
 例えば、エミッタ電極とコンタクトしているダミートレンチ8の端部から、ダミートレンチ8の長手方向にそって最も遠い位置となる中間付近の電位を考える。隣接する2本のダミーポリシリコン11bのドーピング濃度(シート抵抗)にバラツキがあるとする。そこに前述のような急激な電圧変化が生じると、2本のダミーポリシリコン11bのうち、シート抵抗の高い方の電位が、低い方の電位よりも遅く追従するようになる。これにより、中間付近における電位に電位差が発生し、動作が不安定になる可能性がある。このため、実施の形態4のような構造とすることで、隣接する2本のダミートレンチ8の中間部分28のダミーポリシリコン11bの電位を同一とし、動作が不安定になることを抑制することが可能となる。
 以上、説明したように、実施の形態4によれば、実施の形態1,2と同様の効果を得ることができる。
(実施の形態5)
 本発明の実施の形態5にかかる半導体装置について、図19,20を用いて説明する。図19は、実施の形態5にかかる半導体装置の要部を示す断面図である。また、図20は、図19のIGBTの要部を示す平面図である。実施の形態5における実施の形態2との相違点は、隣り合う2本のダミートレンチ8の上面までダミーポリシリコン11bを形成してブリッジ部分29を設けることで、メサ領域18を挟んでダミーポリシリコン11bを相互にブリッジ状に接続させることである。そして、ダミーポリシリコン11bのブリッジ部分29上面に、ダミーポリシリコン11bとエミッタ電極12とのコンタクトをとるための開口部であるポリシリコンパッド17(図20)を設けている。
 ダミーポリシリコン11bのブリッジ部分29、およびポリシリコンパッド17は、次のような平面形状を有することが好ましい。例えば図20に示すように、ゲートトレンチ7の長手方向におけるメサ領域18の中間付近の幅を部分的に広げて、前記中間付近にダミーポリシリコン11bのブリッジ部分29を設ける。そして、ブリッジ部分29の内部に、ポリシリコンパッド17を設ける。このような形状とすることで、ポリシリコンパッド17(開口部)を十分広くとることができ、その結果十分接触抵抗の小さい状態でダミーポリシリコン11bとエミッタ電極12とのコンタクトをとることが可能となる。
 以上、説明したように、実施の形態5によれば、実施の形態1,2と同様の効果を得ることができる。
(実施の形態6)
 本発明の実施の形態6にかかる半導体装置について、図21を用いて説明する。図21は、実施の形態6にかかる半導体装置の要部を示す斜視図である。実施の形態6における実施の形態1との相違点は、p型ベース層4の上面に設けたコンタクト開口部14について、ゲートトレンチ7の長手方向に沿った開口部の長さを短くし、コンタクト開口部14がダミートレンチ8の長手方向端部にかからないようにしたことである。つまり、ダミーポリシリコン11bがエミッタ電極と接触しないようにすることで、ダミーポリシリコン11bの電位を浮遊(フローティング)としている。ダミーポリシリコン11bの電位を浮遊とした場合、エミッタ電極と接続した場合ほどではないものの、従来例に比べて、その75%の値までミラー容量は低減された。
 さらに図示しないが、ダミートレンチ8の本数を2本に増やすと、従来例の66%までミラー容量が低減できた。さらに、ダミーポリシリコン11bの電位を浮遊とする場合、ダミートレンチ8の端部にコンタクト開口部14を形成する必要がない。そのため、例えば層間絶縁膜9のコンタクト開口時におけるエッチングダメージが、ダミーポリシリコン11bのゲート酸化膜10にまで及ぶことがない。したがって、ダミートレンチ8の長手方向端部からコンタクト開口部14の端部にわたる仕上がり形状が、極めて良好となる。
 以上、説明したように、実施の形態6によれば、実施の形態1と同様の効果を得ることができる。
(実施の形態7)
 本発明の実施の形態7にかかる半導体装置について、図22を用いて説明する。図22は、実施の形態7にかかる半導体装置の要部を示す断面図である。実施の形態7における実施の形態2との相違点は、メサ領域18におけるダミートレンチ8の本数を、さらに3本としたことである。つまり、メサ領域18におけるダミートレンチ8の本数は、3本に限らず複数本あっても好ましい。
 メサ領域18の幅をp型ベース層4の幅と比べて相対的に大きくすることで、IGBTの導通時におけるキャリアの蓄積を、このメサ領域18の近傍で増強することができる。その結果、オン電圧とターンオフ損失とのトレードオフ特性が向上するので、オン電圧またはターンオフ損失のどちらかまたは両方が低減する。またダミーポリシリコン11bの電位を複数に設定してもよく、例えば図22のように、3本のうち中間のダミートレンチ8のダミーポリシリコン11bの電位を、ゲート電極15と同じとしてもよい。あるいは図示しないが、全てのダミートレンチ8において、ダミーポリシリコン11bをエミッタ電極12と接続すれば、ミラー容量をさらに低減することが可能となる。
 以上、説明したように、実施の形態7によれば、実施の形態1,2と同様の効果を得ることができる。
(実施の形態8)
 本発明の実施の形態8にかかる半導体装置について、図23を用いて説明する。図23は、実施の形態8にかかる半導体装置の要部を示す斜視図である。また、図24は、図23の切断線C-C’における断面図である。実施の形態8における実施の形態2との相違点は、メサ領域18において、ゲートトレンチ7とダミートレンチ8を隣接させる、または十分近接させたことである。図24のように、ダミーポリシリコン11bをエミッタ電極と同電位とすることがなお好ましい。ここで、ゲートトレンチ7とダミートレンチ8を十分近接させるとは、ゲートトレンチ7とダミートレンチ8との間のメサ領域18の幅が、例えばゲート酸化膜10の厚さ(例えば0.1μm)程度にまで近いことを意味している。あるいは、ゲート酸化膜10を熱酸化にて形成する場合において、ゲートトレンチ7とダミートレンチ8の間が、熱酸化のパイルアップにより狭まり、熱酸化膜の厚さよりも薄くなる程度であってもよい。
 ここで、パイルアップとは、周知のシリコン熱酸化の機構により、ある厚さのシリコン熱酸化膜を形成したときに、その厚さのおよそ44%のシリコンが消費されて減少することである。パイルアップによりゲートトレンチ7のゲート酸化膜10とダミートレンチ8のゲート酸化膜10がくっつけば、隣接となる。このとき、ゲートポリシリコン11aとダミーポリシリコン11bがショートしないようにする。これにより、さらにミラー容量が低減する。つまり、メサ領域18における等電位面は、ゼロバイアス(熱平衡状態)または10V程度のCE間電圧VCEにおいてわずかの電圧分しかその間を通ることができない。なぜならゲートポリシリコン11aと、ゲートトレンチ7に隣接(近接)するダミートレンチ8内のダミーポリシリコン11bが十分近いためである。さらに、隣り合うダミートレンチ8の間のメサ領域18には、ほとんど等電位面は通らない。したがって、ゼロバイアスでほぼ等電位面は平面的となり、その面積は最小となる。したがってミラー容量は十分小さくなる。
 以上、説明したように、実施の形態8によれば、実施の形態1,2と同様の効果を得ることができる。
(実施の形態9)
 本発明の実施の形態9にかかる半導体装置について、図25を用いて説明する。図25は、実施の形態9にかかる半導体装置の要部を示す断面図である。実施の形態9における実施の形態8との相違点は、2本のダミートレンチ8が隣接または十分近接していて、隣り合うゲートトレンチ7とは離間していることである。このようにすれば、前述のようにゲートポリシリコン11aとダミーポリシリコン11bがショートする危険性を避けることができ、かつミラー容量を低減することが可能となる。ここで、ダミートレンチ8の本数は、2本に限らず種々変更可能であり、3本あるいはそれ以上でもよい。また、ダミーポリシリコン11bをエミッタ電極12に接続することで、前述のようにミラー容量が十分低減できるので、なお好ましい。
 以上、説明したように、実施の形態9によれば、実施の形態1,8と同様の効果を得ることができる。
(実施の形態10)
 本発明の実施の形態10にかかる半導体装置について、図26,27を用いて説明する。図26は、実施の形態10にかかる半導体装置の要部を示す斜視図である。また図27は、図26の切断線D-D’における断面図である。実施の形態10の特徴は、以下の通りである。ゲートトレンチ7に挟まれるメサ領域18において、ゲートトレンチ7の長手方向にて隣り合うp型ベース層4の間の全てにダミートレンチ8を設けている。そして、隣り合うゲートトレンチ7またはダミートレンチ8は、互いに接するかまたは十分近接するように配置している。それ以外の構成は、実施の形態1と同様である。
 このようにすれば、等電位面の多くはメサ領域18には存在せずに、ダミートレンチ8およびゲートトレンチ7の底部に形成されるようになる。その結果、ミラー容量を十分に小さくすることができる。さらに、図27に示すように、ダミーポリシリコン11bをエミッタ電極12と接続し、エミッタ電極12と同電位とすれば、もはや等電位面はほとんどメサ領域18には存在しなくなり、極めて小さいミラー容量CgcのIGBTが達成されるので、一層好ましい。
 以上、説明したように、実施の形態10によれば、実施の形態1と同様の効果を得ることができる。
(実施の形態11)
 本発明の実施の形態11にかかる半導体装置について、図28を用いて説明する。図28は、実施の形態11にかかる半導体装置の要部を示す平面図である。実施の形態11の特徴は、p型ベース層4の配置を、これまでの市松模様ではなく、図28のようにゲートトレンチ7の長手方向に直行する方向に一列に並べたことである。それ以外の構成は、実施の形態1と同様である。このようにp型ベース層4を配置しても、ミラー容量の低減効果を奏することは可能である。
 一方でp型ベース層4が市松模様状に分布していると、ゲートトレンチ7を介して1つのメサ領域18に隣接する2つのp型ベース層4が、前記メサ領域18を挟み込むことになる。そのため、前記メサ領域18における空乏層のピンチオフ効果が一層強くなる。さらに前述のようにp型ベース層4が市松模様状に分布している方が、オン状態におけるチップ上面における電流密度分布を均等にすることができる。よって、p型ベース層4の分布は、市松模様状とする方が好ましい。
 以上、説明したように、実施の形態11によれば、実施の形態1と同様の効果を得ることができる。
 以上において本発明では、上述した実施の形態に限らず、ゲートトレンチおよびダミートレンチの長手方向の長さや、長手方向に垂直な方向の長さなど、IGBTを構成する各種領域の寸法を適宜変更可能である。
 以上のように、本発明にかかる半導体装置は、電力変換装置などに使用される絶縁ゲート型半導体装置(IGBT)などのパワー半導体装置に有用である。
 1 n型ドリフト層
 2 n型フィールドストップ層
 3 p型コレクタ層
 4 p型ベース層
 5 n型エミッタ層
 6 p型コンタクト層
 7 ゲートトレンチ
 8 ダミートレンチ
 9 層間絶縁膜
 10 ゲート酸化膜
 11a ゲートポリシリコン
 11b ダミーポリシリコン
 12 エミッタ電極
 13 コレクタ電極
 14 コンタクト開口部
 15 ゲート電極
 16 空乏層端
 17 ポリシリコンパッド
 18 メサ領域
 19 pn接合
 20 直流電源
 21 コンデンサ
 22 ゲート駆動用電源
 23 ゲート抵抗
 24 IGBT
 25 FWD
 26 誘導負荷
 27 浮遊インダクタンス
 28 中間部分
 29 ブリッジ部分
 30 浮遊p層

Claims (11)

  1.  第1導電型の第1の半導体層と、
     前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、
     前記第2の半導体層の表面に複数形成されたストライプ状の第1の溝と、
     前記第1の溝内に絶縁膜を介して形成されたゲート電極と、
     前記第1の溝間の長手方向に選択的に形成された複数の第1導電型の第3の半導体層と、
     前記第3の半導体層の表面に選択的に形成された第2導電型の第4の半導体層と、
     前記第3の半導体層と前記第4の半導体層に接するエミッタ電極と、
     前記第1の半導体層に接するコレクタ電極と、を有する絶縁ゲート型半導体装置において、
     隣り合う前記第1の溝の間に当該第1の溝と平行に設けられ、かつ2つの前記第3の半導体層の間に挟まれた第2の溝が1つ以上形成されていることを特徴とする半導体装置。
  2.  前記第2の溝内には絶縁膜を介して第1の導電体が埋め込まれており、
     前記第1の導電体は前記ゲート電極とは離間していることを特徴とする請求項1に記載の半導体装置。
  3.  前記第1の導電体は前記エミッタ電極と接続していることを特徴とする請求項2に記載の半導体装置。
  4.  前記第1の導電体は、前記第2の溝の長手方向の端部にて前記エミッタ電極と接続していることを特徴とする請求項3に記載の半導体装置。
  5.  隣り合う前記第1の溝の間に形成された前記第2の溝が2つ以上形成されていることを特徴とする請求項2に記載の半導体装置。
  6.  1つ以上形成された前記第2の溝の内部に形成されている前記第1の導電体は、互いに同一の電位となるように電気的に接続されていることを特徴とする請求項5に記載の半導体装置。
  7.  互いに隣り合う前記第2の溝は、当該第2の溝の長手方向の端部にて相互に接続され、
     前記第2の溝の内部に形成された前記第1の導電体は、前記端部にて相互に接続されていることを特徴とする請求項6に記載の半導体装置。
  8.  隣り合う前記第2の溝の上面には、前記隣り合う第2の溝の内部に形成された前記第1の導電体を互いに接続するように前記第1の導電体に接する第2の導電体が形成されており、
     前記第2の導電体は、当該第2の導電体の一部にて前記エミッタ電極と接続していることを特徴とする請求項6に記載の半導体装置。
  9.  前記第1の導電体が浮遊の電位となるように、前記エミッタ電極およびコレクタ電極および前記ゲート電極と前記第1の導電体は離間していることを特徴とする請求項2に記載の半導体装置。
  10.  前記第1の溝と前記第2の溝とが、前記第1の溝の長手方向の側壁または第2の溝の長手方向の側壁にて互いに隣接していることを特徴とする請求項1に記載の半導体装置。
  11.  前記第1の溝と前記第2の溝との間隔は、熱平衡状態において前記第2の半導体層と前記第3の半導体層とからなるpn接合から前記第2の半導体層に広がるビルトイン空乏層幅よりも小さいことを特徴とする請求項1~10のいずれか一つに記載の半導体装置。
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