WO2002067333A1 - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
WO2002067333A1
WO2002067333A1 PCT/JP2001/001278 JP0101278W WO02067333A1 WO 2002067333 A1 WO2002067333 A1 WO 2002067333A1 JP 0101278 W JP0101278 W JP 0101278W WO 02067333 A1 WO02067333 A1 WO 02067333A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
impurity
concentration
groove
grooves
Prior art date
Application number
PCT/JP2001/001278
Other languages
English (en)
French (fr)
Inventor
Tadaharu Minato
Tetsuya Nitta
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Denki Kabushiki Kaisha filed Critical Mitsubishi Denki Kabushiki Kaisha
Priority to CNB01811220XA priority Critical patent/CN1223008C/zh
Priority to JP2002566558A priority patent/JP4785335B2/ja
Priority to EP01906190.2A priority patent/EP1363332B1/en
Priority to KR10-2002-7014135A priority patent/KR100485297B1/ko
Priority to US10/257,775 priority patent/US6821824B2/en
Priority to PCT/JP2001/001278 priority patent/WO2002067333A1/ja
Priority to TW090105676A priority patent/TW513767B/zh
Publication of WO2002067333A1 publication Critical patent/WO2002067333A1/ja
Priority to US10/961,236 priority patent/US7105387B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to improvement in performance of a power semiconductor device and improvement in yield.
  • MOS Metal Oxide Semiconductor-Field Effect Transistor
  • RESURF Reduced SU face Field
  • Devices using a repetitive structure of) -type and n-type layers have been proposed, for example, in USP 6,040,600.
  • a low on-resistance is obtained by the n-type drift layer having an impurity concentration that is about one digit higher than the concentration of the uniform n-drift layer in the conventional structure.
  • the overall electric field is reduced by the dimensional multiple RESURF effect.
  • FIG. 148 is a cross-sectional view schematically showing a first configuration of a conventional semiconductor device, and shows a configuration corresponding to a case where a MOS-FET is assumed as a specific active element structure.
  • n-epitaxial layer 102 is formed on the first main surface side of n + drain region 101 of the M ⁇ S—FET.
  • p-type in which an n-type drift region 103 and a p-type impurity region 104 are alternately repeated.
  • An n-repeat structure is formed.
  • Type impurity concentration is set to be substantially the same.
  • a p-type body region 105 is formed on the first main surface side of type impurity region 104.
  • the p-type body region 105 is also located on at least a part of the first principal surface side of the n-type drift region 103, and forms a main pn junction with the n-type drift region 103. are doing.
  • the n + source region 106 of the MOS-FET and the P + contact region for making a low-resistance contact to the p-type body region 105 are provided in the first main surface of the p-type body region 105.
  • the n + source region 106 of the MOS-FET and the P + contact region for making a low-resistance contact to the p-type body region 105 are provided in the first main surface of the p-type body region 105.
  • the n + source region 106 of the MOS-FET and the P + contact region for making a low-resistance contact to the p-type body region 105
  • a gate electrode 109 is formed on the first main surface so as to face the) type body region 105 via the gate insulating film 108.
  • the p-type body region 105 facing the gate electrode 109 is inverted to the n-type to form a channel region.
  • a source electrode 110 made of a material containing, for example, aluminum (A 1) is formed on the first main surface so as to be electrically connected to n + source region 106 and p + contact region 107. ing.
  • Drain metal wiring 11 1 is formed on the second main surface so as to be in contact with n + drain region 101.
  • the source electrode portion is formed through a contact hole provided in the interlayer insulating film on the first main surface and through a barrier metal, and is formed through the 11 + source region 106 and the p + contact region 107. Is electrically connected to However, in the present application, the portion is not important, so that the source electrode portion is simplified and represented by a solid line in all figures.
  • the n + drain region 101 is several times to several tens times thicker than the thickness of the effective device portion, but for simplification, the n + drain region 101 is shown in the figure for simplicity. It is expressed as being thinner than the effective element portion.
  • the dimensions in the figures are not limited to these, and the scales and dimensional ratios of the dimensions are deformed for simplicity of expression, and are not necessarily accurate.
  • a multiple guard ring structure including p-type impurity regions 115 is provided.
  • FIG. 149 is a cross-sectional view schematically showing a second configuration of the conventional semiconductor device.
  • n-epitaxial layer 102 has a buried multilayer epitaxy structure
  • p-type impurity region 104 is in the depth direction of the semiconductor substrate. It is composed of a plurality of p-type regions 104a that are integrated with each other.
  • each of p-type impurity regions 104 has substantially the same impurity concentration at the center and the end of the pn repeating structure.
  • Type impurity region 104 is originally a structure, which is a concentration distribution due to the manufacturing method, and the concentration gradient in the horizontal repeated portion discussed in the present invention. Has nothing to do with. Also, in the figure, for the sake of simplicity, the vertical concentration gradient is drawn only in two stages, but in actuality, this concentration changes continuously.
  • the feature of this conventional manufacturing method is that, for the purpose of simplifying the process of forming the buried layer, a relatively high-concentration n_epitaxial layer 102 is used to balance the concentration with the p-type layer. is there. Since the p′-type buried diffusion layer 104 a is formed in the n-epitaxial layer 102 and heat treatment is performed in this manner, the ⁇ -type impurity region 104 becomes a well-known skewered dumpling. become.
  • FIG. 150 is a cross-sectional view schematically showing a third configuration of the conventional semiconductor device. Referring to FIG. 150, in this configuration, an n-type drift region 103 and a p-type impurity region 104 are taken as one set, and a buried substance 1 2 4 Grooves 1 2 3 filled with are arranged.
  • FIG. 151 shows a state of electric field concentration in a structure corresponding to FIG.
  • the black part indicates the part where the electric field concentration is high. It can be seen that the electric field is concentrated at the part where the is interrupted (the area indicated by the arrow).
  • the terminal structure employs an FP (Field Plate) structure instead of a multiple guard ring called FLR (Field Limiting Ring) or FFR (Floating Field Ring).
  • FP Field Plate
  • FLR Field Limiting Ring
  • FFR Floating Field Ring
  • a normal termination structure such as guard ring, FLR, JTE (Junction Termination Extension), or FP is combined at a portion where the pn repeating structure is interrupted.
  • a withstand voltage much lower than the high withstand voltage in the cell obtained in the central portion of the pn repeating structure can be obtained.
  • the device operates, there is a problem that the trade-off relationship between the main breakdown voltage and the on-resistance is not improved as a result.
  • the preceding example 1 is, for example, CPES (Center for Power Electronics Systems), Virginia Polytechnic Institute and State University,. "Junction Termination Technique for CPES (Center for Power Electronics Systems) Super Junction Devices ".
  • the preceding example 1 shows the modification of the terminal structure itself of the P n repeating structure.
  • FIG. 152 the configuration shown in FIG. 152 is shown.
  • Fig. 152 from the part where the repetition of ⁇ layer 204 and n layer 203 is interrupted, it becomes a 1/4 circle sector shape with radius n as the thickness (depth) of n layer.
  • those that can be regarded as P-regions whose effective conductivity type and concentration are low are formed.
  • the effective concentration distribution in the P- region needs to be a decay curve as shown in Fig. 153.
  • the concentration and width of the n-type region 203 are constant and the concentration of the p-type region 204 is constant, as in the SJT (Super Junction Termination) structure shown in Fig. 154.
  • SJT Super Junction Termination
  • a configuration in which the width is changed is used.
  • the preceding example 1 states that this can produce the same effect as changing the effective concentration.
  • the electric potential surfaces are arranged in a fan shape at equal intervals as shown in Fig. 155, and the electric field strength exposed on the surface
  • the distribution is zigzag, and the peaks and valleys and the valleys and valleys have the same height and depth.
  • the description “Along the SJT surface, inin the following calculation” in the right column on page 2 to the left column on page 3 is made.
  • the volume represented by the concentration and width of each part should be set so as to satisfy the expression (5) in the preceding example 1 so that the electric field distribution on the outermost surface does not reach the critical breakdown electric field. It has become.
  • SJT that is, a form in which the super-junction structure of the repetitive cell portion is extended to the termination structure portion and includes the termination structure as literally called “super-junction termination structure” It discloses a design of the entire device in which the repetitive cell portion in the center and the termination structure are inseparable in a one-to-one correspondence, and this is a very limited structure. In the present invention, however, it describes a "how to connect" a repetitive cell portion and a general termination structure portion, and is essentially different.
  • each region 2 It is necessary to adjust with the width of 0 3 and 204.
  • the concentration rules for constructing the SJT structure are complicated, and in designing, after examining in detail the concentration arrangement of the repetitive cell part, which is different from the terminal structure part, the individual design that conforms to that is determined by the SJT. It has to be applied to the part, and in addition, there is a difficulty to build the structure to the physical 'mechanical end' of the semiconductor chip.
  • the present invention has an advantage that the design and the manufacturing method are simple because the relative concentration near the final end of the repetitive cell portion only needs to be adjusted by relatively simple arithmetic.
  • the SJT structure is only feasible in the case of manufacturing by buried multilayer epitaxial growth, and there is also a point of lack of versatility such as the fact that it cannot be manufactured in the case of using trench sidewall diffusion. .
  • the vertical MOSFET has a low n-doped internal region 301.
  • An opposite conductive type (p) base region 303 is provided in the upper surface 302 of the semiconductor substrate.
  • a source region 304 of the first conductivity type (n) is embedded in the base region 303.
  • a gate electrode 308 is insulated on the surface 302.
  • a highly doped drain region 307 of the same conductivity type as the internal region 301 is provided.
  • auxiliary semiconductor regions 311 and 312 are arranged within a space charge region that spreads when a reverse voltage is applied. At least two regions 311 of the opposite conductivity type to the internal region are provided. An auxiliary region 312 having the same conductivity type (n) as the internal region 301 and having a higher doping than the internal region is disposed between the regions 311. Have been. The auxiliary area is surrounded on all sides by a single area. This single region has the same conductivity type as the inner region, like region 312, but is more highly doped than the inner region.
  • the portion where the active cell is formed is embedded in the low-concentration n-region 301, but there is no description about the impurity concentration in the outer peripheral portion. Only the method of constructing is discussed.
  • the impurity concentration in the portion where the pn-repeating structure is not formed in the preceding example 2 is based on the device withstand voltage set by the power MOS FET of the conventional structure (the structure without pn-repeating) and the manufacturing margin. It is estimated that the impurity concentration will be set back from the value with some margin. However, in that case, the electric field distribution of the terminal structure in the pn repeating structure becomes triangular, which is different from the trapezoidal electric field distribution realized in the cell portion.
  • An object of the present invention is to provide a structure that improves the trade-off relationship between the main breakdown voltage and the on-resistance in a semiconductor device based on the three-dimensional multiplex RESURF effect, and a manufacturing method that can realize the structure. .
  • the semiconductor device of the present invention is a semiconductor device of the first conductivity type in which a first impurity region of the first conductivity type and a second impurity region of the second conductivity type are arranged at least twice.
  • a low-concentration region that is one of the first and second impurity regions located at the outermost portion of the repetitive structure includes all of the first and second impurity regions that form the repetitive structure.
  • the second impurity region is characterized by having the lowest impurity concentration or the lowest overall effective charge amount.
  • the concentration at the outermost portion of the repeating structure is partially lower than that at the center, the strong third order used in the cell repeating portion at the center can be obtained.
  • the connection with the conventional so-called “Termination structure” composed of guard rings and field plates is established. This makes it easy to suppress the drop in main breakdown voltage caused by “mismatch” in the connection between the strong “three-dimensional multiple RESURF effect” part and the so-called “termination structure” part.
  • the impurity concentration in the low concentration region is any one of the first and second impurity regions closer to the center of the repeating structure than the low concentration region. Not less than 70%.
  • the impurity concentration of the intermediate concentration region which is one of the first and second impurity regions located between the low concentration region and the high concentration region, is higher than the impurity concentration of the low concentration region. , And lower than the impurity concentration in the high concentration region.
  • the semiconductor substrate has a first main surface and a second main surface facing each other, and at least one of the plurality of first impurity regions constituting the repeating structure has a first main surface side.
  • a third impurity region of the second conductivity type is formed in at least a part of the first impurity region to form a main pn junction with the first impurity region, and the third impurity region of the first conductivity type is formed on the second main surface side of the repeating structure.
  • Four impurity regions are formed.
  • the present invention can be applied to an element having a vertical structure.
  • the third impurity region forming the main pn junction with the first impurity region is a body region of an insulated gate field effect transistor.
  • the present invention can be applied to a device having a MOS-FET.
  • the low-concentration region located at the end of the repeating structure is used.
  • the zone does not constitute an active element.
  • the third impurity region of the second conductivity type formed in at least a part of an upper portion near an end of the first impurity region extending in the specific one direction is opposite to the specific one direction.
  • a second electrode electrically connected to the region is further provided, and both the first and second electrodes are formed on the first main surface.
  • the present invention can be applied to a device having a horizontal structure.
  • the semiconductor substrate has a first main surface and a second main surface facing each other, and has a plurality of grooves in the first main surface, and the repeating structure has first and second impurities. It has a structure in which the structure in which the regions are arranged across the groove is repeated twice or more.
  • the present invention can be applied to an element having a groove, for example, an ST (Super Trench) element.
  • an ST Super Trench
  • the impurity concentration in the low concentration region is any one of the first and second impurity regions closer to the center of the repeating structure than the low concentration region. Not less than 70%.
  • the impurity concentration of the intermediate concentration region which is one of the first and second impurity regions located between the low concentration region and the high concentration region, is preferably lower than the impurity concentration of the low concentration region. It is high and lower than the impurity concentration in the high concentration region.
  • a mesa portion of the semiconductor substrate surrounded by the plurality of grooves is provided.
  • a first impurity region is formed on one side surface of the first impurity region, a second impurity region is formed on the other side surface, and at least a part of the first impurity region on the first main surface side is a first impurity region.
  • a third impurity region of the second conductivity type is formed to form a main pn junction with the region.
  • the present invention can be applied to an element having an ST mesa region.
  • the third impurity region forming the main pn junction with the first impurity region is a body region of an insulated gate field effect transistor.
  • the present invention can be applied to an ST-based element having M ⁇ S-FET, that is, an STM (Super Trench power M0S-FET).
  • STM Super Trench power M0S-FET
  • the low-concentration region located at the end of the repeating structure does not constitute an active element.
  • the groove located at the end of the plurality of grooves has a dotted surface pattern in which a plurality of first holes are arranged at intervals along a predetermined direction on the first main surface. And the low-concentration region is formed to be located on one side wall of the first dotted line groove.
  • the present invention can be applied to an element having a dotted groove, that is, an element having a DLT (Dotted Line Trench) structure, and the manufacturing process can be simplified.
  • DLT Dotted Line Trench
  • the sum of the lengths of the side walls of the plurality of first holes constituting the first dotted line groove on the first main surface is more continuous on the central portion side than the first dotted line groove. 30% or more and 70% or less of the length of one of the side walls of the first main surface of the groove extending continuously.
  • the length and the interval of the By adjusting, the impurity concentration in the low concentration region can be adjusted. This makes it possible to adjust the concentration gradient from the central portion of the Pn repeating structure to the first conductivity type region of the semiconductor substrate within a range that can be regarded as continuous.
  • the groove located between the first dotted line groove and the continuously extending groove has a plurality of second holes arranged on the first main surface at intervals along a predetermined direction.
  • the first groove of the plurality of first holes constituting the dotted linear groove is larger than the sum of the lengths of the one side walls on the first main surface, and continuously extends on the central portion side than the second dotted linear groove. It is smaller than the length of one side wall on one main surface.
  • the concentration gradient from the center of the pn repeating structure to the first conductivity type region of the semiconductor substrate can be regarded as continuous. it can.
  • the first impurity region is formed on one side surface of the mesa portion of the semiconductor substrate surrounded by the plurality of trenches, and the second impurity region is formed on the other side surface.
  • a third impurity region of the second conductivity type is formed on at least a part of the first main surface side of the impurity region so as to form a main pn junction with the first impurity region.
  • the present invention can be applied to an element having a DLT structure and having an ST mesa region.
  • the third impurity region forming the main pn junction with the first impurity region is a body region of an insulated gate field effect transistor.
  • the present invention can be applied to an ST-based device having a DLT structure and having M ⁇ S-FET, that is, an STM (Super Trench power M0S-FET).
  • STM Super Trench power M0S-FET
  • the low-concentration region located at the end of the repeating structure does not constitute an active element.
  • the semiconductor substrate has a first main surface and a second main surface facing each other, and the first main surface has a plurality of grooves including first and second grooves adjacent to each other.
  • a structure in which a first impurity region is formed on each of both side walls of the first groove and a second impurity region is formed on each of both side walls of the second groove is repeated twice or more. I have.
  • the present invention can be applied to a device having a twin-wrench structure.
  • the impurity concentration in the low concentration region is any one of the first and second impurity regions closer to the center of the repeating structure than the low concentration region. Not less than 70%.
  • the impurity concentration of the intermediate concentration region which is one of the first and second impurity regions located between the low concentration region and the high concentration region, is preferably lower than the impurity concentration of the low concentration region. It is high and lower than the impurity concentration in the high concentration region.
  • the concentration gradient from the center of the pn repeating structure to the first conductivity type region of the semiconductor substrate can be made continuous. Can be considered.
  • the first impurity region is formed on one side surface of the mesa portion of the semiconductor substrate surrounded by the plurality of trenches, and the second impurity region is formed on the other side surface.
  • a third impurity region of the second conductivity type is formed on at least a part of the first main surface side of the impurity region so as to form a main Pn junction with the first impurity region.
  • the present invention can be applied to a device having a twin-trench structure.
  • the third impurity region forming the main pn junction with the first impurity region is a body region of an insulating gate type field effect transistor.
  • the present invention can be applied to a device having a MOS-FET in a device having a twin 'trench structure.
  • the low-concentration region located at the end of the repeating structure does not constitute an active element.
  • the groove located at the end of the plurality of grooves has a dotted surface pattern in which a plurality of first holes are arranged at intervals along a predetermined direction on the first main surface.
  • a low-concentration region is formed so as to be located on one side wall of the first dotted line groove.
  • the present invention can be applied to an element having a twin trench structure and a DLT structure, and can simplify the manufacturing process.
  • the sum of the lengths of the side walls of the plurality of first holes constituting the first dotted line groove on the first main surface is more continuous on the central portion side than the first dotted line groove. 30% or more and 70% or less of the length of one of the side walls of the first main surface of the groove extending continuously.
  • the impurity concentration in the low concentration region can be adjusted by adjusting the length and interval of the hole of the dotted line groove. This makes it possible to adjust the concentration gradient from the central portion of the pn repeating structure to the first conductivity type region of the semiconductor substrate within a range that can be regarded as continuous.
  • the groove located between the first dotted line groove and the continuously extending groove has a plurality of second holes arranged on the first main surface at intervals along a predetermined direction.
  • a second dotted linear groove having a dotted linear surface pattern The sum of the lengths of the first sidewalls of the plurality of second holes forming the dotted-line groove is equal to the one sidewall of the plurality of first holes forming the first dotted-line groove.
  • the length of one side wall of the groove on the first main surface of the groove continuously extending on the central portion side of the second dotted line groove is smaller than the total length of the second dotted line groove.
  • the first impurity region is formed on one side surface of the mesa portion of the semiconductor substrate surrounded by the plurality of trenches, and the second impurity region is formed on the other side surface.
  • a third impurity region of the second conductivity type is formed on at least a part of the impurity region on the first main surface side so as to form a main n-junction with the first impurity region.
  • the present invention can be applied to a device having a twin-trench structure and a DLT structure and having an ST-based mesa region.
  • the third impurity region forming a main pn junction with the first impurity region is a body region of an insulating gate type field effect transistor.
  • the present invention can be applied to a device having a MOS-FET in a device having a twin-trench structure and a DLT structure.
  • the low-concentration region located at the end of the repeating structure does not constitute an active element.
  • a structure in which a first impurity region of a first conductivity type and a second impurity region of a second conductivity type are arranged in a semiconductor substrate of a first conductivity type is repeated twice or more.
  • the low-concentration region which is one of the first and second impurity regions located at the end of the repeated structure, is repeatedly formed.
  • the low-concentration region and the other first-concentration regions have the lowest impurity concentration or the lowest overall effective charge amount among all the first and second impurity regions constituting the structure.
  • the second impurity region is formed by changing the concentration independently.
  • the pin diode including the repeating structure and the first conductivity type region of the semiconductor substrate is provided.
  • the concentration of the i-layer can be reduced. This makes it possible to adjust the concentration of the i-layer so that the breakdown voltage obtained at the extreme end of the repeating structure is higher than the breakdown voltage obtained at the center. Therefore, the withstand voltage in the cell portion can be improved as compared with the conventional example.
  • the low-concentration region and the other first and second impurity regions are formed by independently changing the concentration of the low-concentration region and the other first and second impurity regions. Is formed by ion implantation and heat treatment with independently changed concentrations.
  • this method is suitable for a method of manufacturing a low breakdown voltage element.
  • the low-concentration region and the other first and second impurity regions are formed by independently changing the concentration of the low-concentration region and the other first and second impurity regions. Is formed by ion implantation at different concentrations and multi-stage epitaxial growth.
  • this method is suitable for a method of manufacturing a high breakdown voltage element.
  • the low-concentration region and the other first and second impurity regions are formed in order to form the low-concentration region and the other first and second impurity regions independently at different concentrations.
  • the low-concentration region and the other first and second impurity regions are implanted through the first opening of the ion implantation mask in order to form the first and second impurity regions independently at different concentrations.
  • Another first and second impurity regions are formed by the impurity ions, and a low concentration region is formed by the impurity ions implanted from the second opening having a smaller total opening area than the first opening.
  • a high-concentration region and a low-concentration region can be formed simultaneously by a single ion implantation step, and the process can be simplified.
  • the second opening has a configuration in which a plurality of minute openings separated from each other are densely arranged, and the plurality of minute openings are formed by performing heat treatment.
  • the impurity ions implanted from each of these are integrated to form a low-concentration region in which the final finished average impurity concentration is lower than the other first and second impurity regions.
  • the first main surface of the semiconductor substrate has one or more grooves and a plurality of first holes located in a line outside the one or more grooves and in a predetermined direction. Simultaneously forming a dotted linear groove having a dotted linear surface pattern on the first main surface by being spaced apart along the first main surface; and forming one or more grooves and one of the dotted linear grooves on one side wall of each of the dotted linear grooves. Simultaneously forming a low-concentration region on one side wall of the dotted-line groove and another first or second impurity region on one side wall of one or more grooves by ion implantation at the same time. ing.
  • the high-concentration region and the low-concentration region can be simultaneously formed by a single ion implantation process, and the process can be simplified.
  • a step of forming two or more grooves on the first main surface of the semiconductor substrate; and forming a first or second impurity region on one side wall of the two or more grooves a step of ion-implanting impurities in order to form a groove, and filling one of the two or more grooves other than the one located at the extreme end with a filling layer, to one side wall of the trench located at the extreme end.
  • Forming a low-concentration region by substantially lowering the concentration of the already-implanted impurity by ion-implanting an impurity of a conductivity type opposite to that of the implanted impurity.
  • the concentration of the impurity region at the extreme end of the repetitive structure can be reduced by counter-doping.
  • a step of forming one or more grooves on the first main surface of the semiconductor substrate, and forming the first or second impurity region on one side wall of each of the one or more grooves implanting ions at a first implantation amount, and forming a new outermost groove outside the one or more grooves while each of the one or more grooves is buried with a filling layer. Performing ion implantation with a second implantation amount smaller than the first implantation amount in order to form a low-concentration region on one side wall of the endmost groove.
  • the grooves at the center and the end of the pn repeating structure can be formed separately, and the ions can be separately implanted.
  • a low concentration region is formed on both side walls of the dotted groove by simultaneous implantation with the ion implantation of the first or second impurity.
  • the high-concentration region and the low-concentration region can be simultaneously formed by a single ion implantation process, and the process can be simplified. .
  • the first method comprises a plurality of first grooves. Forming a group of grooves on the first main surface of the semiconductor substrate; performing ion implantation for forming first impurity regions on both side walls of each of the first grooves; Forming a second groove group on the first main surface such that the first groove and the second groove are alternately positioned; and forming a second impurity on both side walls of each of the second grooves.
  • the impurity concentration at the extreme end of the repeating structure can be reduced by counterdoping.
  • impurity ions of the first or second conductivity type By implanting impurity ions of the first or second conductivity type into both side walls of the endmost groove, the first or second impurity region is formed. Forming a low low density regions remote impurity concentration is further provided.
  • the grooves at the center part and the end part of the repetitive structure can be separately formed and separately ion-implanted.
  • a first groove group including a plurality of first grooves and a second groove group including a plurality of second grooves are formed by a first groove and a second groove.
  • a plurality of grooves forming the first groove group are formed in a state where the second groove group is buried with the first filling layer.
  • the impurity concentration at the end of the repeating structure can be reduced by doping the counter one.
  • a first groove group including a plurality of first grooves and a second groove group including a plurality of second grooves are formed by a first groove and a second groove.
  • a plurality of grooves forming the first groove group are formed in a state where the second groove group is buried with the first filling layer.
  • Performing ion implantation for forming a second impurity region on each side wall of each of the plurality of second grooves to be formed further comprising a plurality of first grooves and a second groove forming a first groove group.
  • the outermost groove located at the outermost end of the plurality of second grooves that constitutes the groove group of the second main groove has a plurality of holes spaced along the predetermined direction on the first main surface. It drilled a point linear grooves having arranged dotted surface pattern.
  • the high concentration region and the low concentration region can be simultaneously formed by a single ion implantation process by using the dotted line groove, thereby simplifying the process. ⁇ You can make a dagger.
  • a step of forming two or more grooves on the first main surface of the semiconductor substrate; and forming a first or second impurity region on one side wall of the two or more grooves preferably, a step of forming two or more grooves on the first main surface of the semiconductor substrate; and forming a first or second impurity region on one side wall of the two or more grooves.
  • the impurity of the same conductivity type is again ion-implanted into the trench side wall at the center to increase the impurity concentration at the center and relatively remove the impurity region at the end of the repeating structure.
  • the concentration can be reduced.
  • the impurity of the same conductivity type as the already implanted impurity is already implanted into both side walls of the groove other than the groove located at the end.
  • the concentration of the implanted impurity By substantially increasing the concentration of the implanted impurity, the first or second impurity on the side wall of the groove located at the end is substantially increased. It is further provided with colleagues a step of an object region and a relatively low density region.
  • the impurity of the same conductivity type is again ion-implanted into the trench side wall in the central portion to increase the impurity concentration in the central portion and relatively remove the impurity region at the end portion of the repetitive structure.
  • the concentration can be reduced.
  • a first groove group including a plurality of first grooves and a second groove group including a plurality of second grooves are formed by a first groove and a second groove.
  • a plurality of grooves forming the first groove group are formed in a state where the second groove group is buried with the first filling layer.
  • the method further includes the step of increasing the concentration of the impurity already implanted to make the first or second impurity region on the side wall of the endmost groove relatively low-concentration region.
  • the impurity of the same conductivity type is ion-implanted again into the trench side wall in the central portion to increase the impurity concentration in the central portion and relatively remove the impurity region at the end portion of the repeating structure.
  • the concentration can be reduced.
  • FIG. 1 is a sectional view schematically showing a configuration of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a sectional view schematically showing a configuration of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 3 is a sectional view schematically showing a configuration of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 4 is a sectional view schematically showing a configuration of a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 5 is a sectional view schematically showing a configuration of a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 6 is a sectional view schematically showing a configuration of a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 7 is a cross-sectional view schematically showing a conventional embedded multi-layer epitaxial structure.
  • FIG. 8 is a sectional view schematically showing a configuration of the semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 9 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Embodiment 8 of the present invention.
  • FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Embodiment 9 of the present invention.
  • FIG. 11 schematically shows a configuration of a semiconductor device according to Embodiment 10 of the present invention. It is sectional drawing.
  • FIG. 12 is a sectional view schematically showing a configuration of a semiconductor device according to Embodiment 11 of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Embodiment 12 of the present invention.
  • FIG. 14 is a cross-sectional view schematically showing a configuration of the semiconductor device according to Embodiment 13 of the present invention.
  • FIG. 15 is a cross section schematically showing a configuration of the semiconductor device according to Embodiment 14 of the present invention.
  • FIG. 16 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Embodiment 15 of the present invention.
  • FIG. 17 is a cross sectional view schematically showing a configuration of a semiconductor device according to Embodiment 16 of the present invention.
  • FIGS. 18 to 25 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to Embodiment 17 of the present invention in the order of steps.
  • 26 to 32 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to Embodiment 18 of the present invention in the order of steps.
  • FIG. 33 to 42 are schematic cross-sectional views showing a method of manufacturing a semiconductor device according to Embodiment 19 of the present invention in the order of steps.
  • 43 to 53 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to Embodiment 20 of the present invention in the order of steps.
  • FIGS. 54 to 62 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to Embodiment 21 of the present invention in the order of steps.
  • FIGS. 63 and 64 are partially enlarged sectional views showing a part of FIG. 55 in an enlarged manner.
  • FIGS. 65 to 69 are schematic cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention having a groove in the order of steps.
  • 70 to 78 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to Embodiment 22 of the present invention in the order of steps.
  • FIGS. 79 to 86 illustrate a method of manufacturing a semiconductor device according to Embodiment 23 of the present invention. It is a schematic sectional drawing shown in a process order. J
  • FIG. 87 and FIG. 88 are a cross-sectional view and a perspective view schematically showing a configuration of a semiconductor device according to Embodiment 24 of the present invention.
  • FIGS. 89 to 91 are schematic perspective views showing a method of manufacturing a semiconductor device according to the embodiment 24 of the present invention in the order of steps.
  • FIGS. 92 and 93 are a cross-sectional view and a perspective view schematically showing a configuration of a semiconductor device according to the twenty-fifth embodiment of the present invention.
  • FIGS. 94 and 95 are schematic perspective views showing a method of manufacturing a semiconductor device according to Embodiment 26 of the present invention in the order of steps.
  • FIG. 96 is a cross sectional view schematically showing a configuration of a semiconductor device in Embodiment 27 of the present invention.
  • FIGS. 97 to 105 are schematic perspective views illustrating a method of manufacturing a semiconductor device according to Embodiment 27 of the present invention in the order of steps.
  • FIGS. 106 to 115 are schematic perspective views illustrating a method of manufacturing a semiconductor device in the embodiment 28 of the present invention in the order of steps.
  • FIG. 116 is a cross sectional view schematically showing a configuration of a semiconductor device in Embodiment 29 of the present invention.
  • FIG. 117 is a cross sectional view schematically showing a configuration of a semiconductor device in Embodiment 30 of the present invention.
  • FIG. 118 is a cross sectional view schematically showing a configuration of a semiconductor device according to Embodiment 31 of the present invention.
  • FIG. 119 is a cross sectional view schematically showing a configuration of a semiconductor device in Embodiment 32 of the present invention.
  • FIGS. 120 to 128 are schematic perspective views illustrating a method of manufacturing a semiconductor device according to Embodiment 34 of the present invention in the order of steps.
  • FIGS. 129 to 136 are schematic perspective views illustrating a method of manufacturing a semiconductor device according to Embodiment 36 of the present invention in the order of steps.
  • FIGS. 137 to 140 are schematic perspective views showing a method of manufacturing a semiconductor device according to Embodiment 37 of the present invention in the order of steps.
  • FIG. 141 is a cross sectional view schematically showing a configuration of a semiconductor device according to Embodiment 38 of the present invention.
  • FIG. 142 is a cross sectional view schematically showing a configuration of a semiconductor device according to Embodiment 39 of the present invention.
  • FIG. 143 is a cross sectional view schematically showing a configuration of a semiconductor device according to Embodiment 40 of the present invention.
  • FIG. 144 is a perspective view schematically showing a configuration of a semiconductor device according to Embodiment 41 of the present invention.
  • FIG. 145 is a diagram showing a cross section of the pn repeating structure in the configuration of FIG. 144.
  • FIG. 146 is a perspective view schematically showing a configuration in which a groove is provided between the pn repeating structures in the configuration of FIG. 144.
  • FIG. 147 is a diagram showing a cross section of the pn repeating structure in the configuration of FIG. 146.
  • FIG. 148 is a cross sectional view schematically showing a first configuration of a conventional semiconductor device.
  • FIG. 149 is a cross sectional view schematically showing a second configuration of the conventional semiconductor device.
  • FIG. 150 is a sectional view schematically showing a third configuration of the conventional semiconductor device.
  • FIG. 151 is a diagram showing a state of electric field concentration on the repeated terminal portion by device simulation corresponding to the conventional example of FIG. 1'50.
  • FIG. 152 is a cross-sectional view schematically showing a configuration of the semiconductor device disclosed in the first prior art.
  • FIG. 153 is a diagram showing a p-type x-ray concentration distribution of a radial in the preceding example 1.
  • FIG. 154 is a cross sectional view schematically showing a pn repeating structure of the semiconductor device disclosed in the first prior art. ,
  • FIG. 155 is a cross-sectional view showing both the configuration of the semiconductor device disclosed in Prior Art Example 1 and potential lines.
  • FIG. 156 is a cross sectional view schematically showing a configuration of a semiconductor device disclosed in US Pat. No. 5,438,215. BEST MODE FOR CARRYING OUT THE INVENTION
  • the embodiment mainly uses a vertical MOS-FET.
  • the case will be described as an example.
  • areas where the same alphanumeric characters or symbols are assigned indicate the same area or areas that have the same action / role, and areas where the same number has an alphanumeric sub-number are areas without the sub-number. It has the same action and role as.
  • the impurity concentration of the impurity region located at the extreme end of the pn repeating structure of n-type impurity region 3 and p-type impurity region 4 is set to a low concentration such that it can be generally regarded as a pin diode structure.
  • the impurity concentration of the impurity region located at the end of the pn repeating structure has the lowest impurity concentration among all the impurity regions constituting the pn repeating structure.
  • the impurity concentration of the n-epitaxial layer 2 is set to be about one digit lower than that of a normal element of the same main breakdown voltage class.
  • a pin diode can be formed, and a trapezoidal field intensity distribution shape can be obtained as compared with the case of only a junction of p + Zn— having a triangular field intensity distribution.
  • the thickness of the n-epitaxial layer 2 can be reduced to about half as compared with a normal element of the same main breakdown voltage class.
  • the breakdown voltage of the cell portion unlike the case of conventional MO S- FET structure, a value obtained by multiplying a X 2 X 1 0 5 V / cm in the thickness of the n- Epitakisharu layer 1.
  • the constant a is a numerical value obtained experimentally, and is a numerical value of about 0.6 to 1.2.
  • Fig. 1 shows a configuration corresponding to the case where MOSS-FET is assumed as a specific active element structure.
  • n-epitaxial layer 2 is formed on the first main surface side of n + drain region 1 of MOSS-FET.
  • the n-type drift region 3 and the p-type impurity region 4 are alternately repeated! ) n repeating structures are formed.
  • the pn repeating interval (pitch) is about 1 to 2 Om, so that the current
  • the n-type impurity concentration of the combined n-type drift region 3 and the ⁇ -type impurity concentration of the p-type impurity region 4 are set to be substantially the same.
  • p-type body region 5 On the first main surface side of p-type impurity region 4, p-type body region 5 is formed. This p-type body region 5 is also located on at least a part of the n-type drift region 3 on the first main surface side, and forms a main pn junction with the n-type drift region 3. On the first main surface in the p-type body region 5, an n + source region 6 of the M ⁇ S—FET and a P + contact region 7 for making a low-resistance contact to the p-type body region 5 are provided. It is formed side by side.
  • Gate electrode 9 is formed on the first main surface so as to face p-type body region 5 interposed between n-type drift region 3 and n + source region 6 via gate insulating film 8. When a positive voltage is applied to the gate electrode 9, it faces the gate electrode 9! The mold body region 5 is inverted to the n-type to form a channel region.
  • Gate insulating film 8 is made of, for example, a silicon oxide film
  • gate electrode 9 is made of, for example, polycrystalline silicon doped with a high concentration of impurities.
  • a source electrode 10 made of a material containing, for example, aluminum (A 1) is formed on the first main surface so as to be electrically connected to n + source region 6 and p + contact region 7.
  • Drain metal wiring 11 is formed on the second main surface so as to be in contact with n + drain region 1.
  • the source electrode portion is electrically connected to the n + source region 6 and the P + contact region 7 through a contact hole provided in the interlayer insulating film on the first main surface and via a barrier metal. It is connected to the.
  • the portion is not important, and therefore, the source electrode portion is simplified and represented by solid lines in all figures.
  • the n + drain region 1 is several times to several tens times thicker than the effective device portion, but for simplicity, the n + drain region 1 is represented as being thinner than the effective device portion in the figure. ing. Not limited to these, each dimension in the figure is expressed For simplicity, the scale and dimensional ratio are deformed and are not always accurate.
  • a multiple guard ring structure including the p-type impurity region 15 is provided as a termination structure of the pn repeating structure, but the present invention does not particularly limit the structure of this portion.
  • This guard ring structure may be another terminal structure. The same applies to the termination structure of another embodiment described later.
  • the configuration of the present embodiment is characterized in the setting of the impurity concentration in the pn repeating structure of n-type drift region 3 and p-type impurity region 4.
  • the n-type drift region 3 and the p-type impurity region 4 constituting the pn-repeated structure have a higher impurity concentration (or a larger total effective charge) toward the center, and an end portion. It has lower impurity concentration (or lower total effective charge).
  • p-type impurity region 4 is located at the left and right end portions of the left and right sides of the pn-repeated structure. May be located at the outermost part of the. Further, p-type impurity region 4 may be located at one end of pn repeating structure, and n-type drift region 3 may be located at the other end.
  • the pn repeating structure has three levels of concentration change (or total change in effective charge).
  • the n-type drift region 3 and the p-type impurity region 4 at the center are high-concentration regions, and the pair of n-type drift regions 3 and the p-type impurity region 4 at the extreme ends have a low concentration.
  • a pair of the n-type drift region 3 and the p-type impurity region 4 located between the center portion and the end portion are medium concentration regions.
  • these differences in impurity concentration are distinguished by hatching in the figure.
  • the hatching is denser as the concentration is higher (or the total effective charge is larger), and the hatching is lower as the concentration is higher (or the total effective charge is smaller). It is used to be as sparse as it is.
  • a region without eight pitches is also shown, but this is a region having the lowest impurity concentration (or the lowest total effective charge amount) in the pn repeating structure. Means.
  • the impurity concentration of the medium concentration regions 3 and 4 is divided into three.
  • the charge amount is 67%
  • the impurity concentration (or the total effective charge amount) of the low concentration regions 3 and 4 is 33%.
  • the impurity concentration (or the total effective charge amount) of the low concentration regions 3 and 4 may be about 45 to 20%.
  • the n-type drift region 3 and the p-type impurity region 4 at the extreme end of the P n repeating structure are all n-type drift regions 3 and p-type impurity regions constituting the pn repeating structure. It has the lowest impurity concentration (or the lowest overall effective charge) in region 4. This creates a pin diode structure, which is often formed at the extreme end of the pn-repeating structure, and a buffer region with an intermediate concentration between the repetitive cell portion and the shape of the electric field distribution generated in each region. Since the difference between the two is reduced, the decrease in the main withstand voltage at the connection portion is greatly suppressed as compared with the case where the repetitive cell portion and the conventional termination structure portion are directly connected.
  • the gist of Precedent Example 1 is to show how to extend the super-junction structure of the repetitive cell part to the terminal structure, and to provide guidelines on how to design the entire device including the terminal structure. is there.
  • the gist of the present invention is that “a part where the three-dimensional multiple RES URF effect is effective, which is similar to the superjunction effect referred to in the preceding example 1, and a flat trapezoid such as a pin diode having a conventional structure.
  • a structure in which an electric field absorbing region is provided between a high impurity concentration cell and a low impurity concentration terminal portion, and a method of manufacturing the same.
  • the prior art 1 and the present invention are to prevent the high breakdown voltage realized in the cell portion from being impaired in the terminal portion. It has the same purpose and effect as above, but is constructed from a completely different perspective.
  • the structure of Precedent Example 1 is a structure including detailed specifications of the structure of the surface portion of the so-called terminal structure, and the present invention does not care what the so-called terminal structure is. Conditions are different.
  • the terminating structure is not limited to the above “junction terminating structure”, but may include various structures such as generally known multiple guard ring structures (FLR, FFR) and field-plate (FP) structures. Combinations are possible and are highly versatile.
  • the present invention includes a termination structure constituted by a conventional multiple guard ring, a field plate, and the like! It is assumed that the concentration of the i-layer in the in-diode portion is set to a low concentration so as to be higher than the withstand voltage obtained by the pn-repeated structure. It does not introduce a super-joined structure.
  • the present invention is not limited to the case where the three-dimensional multiplexed RESURF structure inside the cell and the termination structure of the conventional structure are simply connected, as in the conventional examples of FIGS. However, a buffer layer with an intermediate concentration is provided so that the concentration change does not become extreme.
  • the configuration of the present embodiment is different from the configuration shown in FIG. 1 in that one combination of n-type drift region 3 and p-type impurity region 4 (hereinafter referred to as a pn combination) ) Is not defined as one unit, and the n-type drift region 3 and the p-type impurity region 4 are configured to decrease the concentration toward the end in four stages independently and alternately in four steps. That is, the ⁇ -type impurity region 4 located at the end of the P n repeating structure is an extremely low concentration region having the lowest impurity concentration.
  • the n-type drift region 3 adjacent to the!)-Type impurity region 4 at the extreme end is a low concentration region having the next lowest impurity concentration.
  • the p-type impurity region 4 adjacent to the center of the n-type drift region 3 is a medium-concentration region having an impurity concentration lower than that of the high-concentration region in the center but higher than that of the low-concentration region.
  • the present embodiment there is an advantage that it can be regarded as a virtually continuous change by reducing the density stepwise and in small steps.
  • the above embodiment Although the electric field distribution shape is slightly distorted as compared with the configuration in which the pn combination is set as one unit and the concentration is reduced in four steps in 1, the advantage of reducing the area of the concentration gradient at the terminal end is obtained.
  • the n-type drift region 3 and! It is effective to reduce the concentration of the) type impurity region 4 independently.
  • the concentration setting of each region is as follows: when the impurity concentration of the high concentration regions 3 and 4 is 100%, the concentration of the medium concentration region 4 is low. Ideally, the respective impurity concentrations of the concentration region 3 and the extremely low concentration region 4 are equally allocated to be 75%, 50%, and 25%. However, as described in the first embodiment, it is not always necessary to uniformly reduce the impurity concentration, and a certain width is allowed for each impurity concentration.
  • the configuration of the present embodiment is different from the configuration of the first embodiment in that the concentration reduction region at the extreme end of the Pn repeating structure has only one set of pn combinations as one unit. Is different.
  • the pair of pn combinations 3 and 4 located at the end of the pn repeating structure have the same impurity concentration and a lower impurity concentration than the central high concentration regions 3 and 4. I have.
  • the concentration setting of each region is performed by setting the impurity concentration of the high concentration regions 3 and 4 to 100%, the low concentration region 3 It is preferable that each impurity concentration of 4 is 30% or more and 70% or less.
  • the remaining configuration is almost the same as the configuration of the first embodiment described above, and thus the same members are denoted by the same reference characters and description thereof will not be repeated.
  • it is often difficult to form a low-concentration region in terms of manufacturing, or it is often accompanied by an increase in the period and an increase in cost due to an increase in processes. To avoid their manufacturing disadvantages, it is also necessary to reduce the number of low-concentration regions.
  • the configuration of the present embodiment is different from the configuration of the first embodiment in that the lightly doped region at the extreme end of the pn repeating structure is only p-type impurity region 4. different.
  • the p-type impurity region 4 at the end of the p.n repeating structure is a low-concentration region, and the other n-type drift regions 3 forming a pn repeating structure are!
  • The) type impurity regions 4 are all high concentration regions.
  • the present embodiment is a structure obtained by further simplifying the configuration of the third embodiment described above, so that it is particularly effective for an element having a relatively small capacity, that is, a low voltage, a low current, and a small element area, and is manufactured.
  • the method can also be simplified.
  • the configuration of the present embodiment is based on the three-stage concentration reduction method shown in FIG. 2 and FIG. )
  • This is an example of combining the density reduction method with n combinations as one unit. That is, one set of pn combinations 3 and 4 at the end of the pn repeating structure is an extremely low concentration region having the lowest impurity concentration in the ⁇ repeating structure.
  • One set of pn combinations 3 and 4 next to this extremely low concentration region is a low concentration region having the next lowest impurity concentration.
  • One set of pn combinations 3 and 4 adjacent to the low-concentration region is a medium-concentration region having an impurity concentration lower than that of the central pn combination 3 and 4 and higher than that of the low-concentration region.
  • the configuration of the present embodiment differs from the configurations of the first to fourth embodiments in the structure of the M ⁇ S-FET portion. That is, in the configurations of the first to fourth embodiments, the MOS-FET structure is formed symmetrically on both sides of the n-type drift layer 3, but in the present embodiment, the MOS-FET structure is formed on one side of the n-type drift layer 3. Only the MOS-FET structure is formed.
  • the remaining configuration is almost the same as the configuration of the first embodiment described above, and thus the same members are denoted by the same reference characters and description thereof will not be repeated. It is known that the smaller the cell repetition period, the more effective the three-dimensional multiple RESURF effect by the pn repetition structure works. In addition, a small cell pitch is required to make the RESURF effect effective.
  • the cell pitch can be reduced. For this reason, the total channel width (area) of the MOS-FET is somewhat sacrificed, but the overall channel width (area) is more symmetrical than when the MOS-FET is formed symmetrically (Embodiments 1-4).
  • the cell pitch can be reduced to half without changing the width, and the performance of the pn repeating structure can be improved.
  • Type impurity region 4a is formed into a pn-type repeating structure! ) Type impurity region 4.
  • the p-type impurity region 4 located at the end of the P n repeating structure has the lowest impurity concentration and is a low concentration region.
  • each n-type region of n-epitaxial layer 2 sandwiched between a plurality of p-type impurity regions 4 forms an n-type impurity region constituting a pn repeating structure.
  • the remaining configuration is almost the same as the configuration of the first embodiment described above, and thus the same members are denoted by the same reference characters and description thereof will not be repeated. Also in the present embodiment, as in the first embodiment, since the P-type impurity region 4 at the end in the pn-repeated structure has the lowest impurity concentration, it is obtained at the end. The withstand voltage is increased, and the withstand voltage in the cell portion can be improved.
  • the concentration gradient layer at the terminal portion may have multiple stages. In the case of multiple stages, a higher breakdown voltage than one stage can be obtained, but there is a disadvantage that the process becomes complicated as described later in the description of the process flow.
  • the p-type impurity region 4 has a structure including the concentration distribution in the depth direction of the semiconductor substrate, but the present invention discusses a repetitive lateral macroscopic view. Because of the high concentration symmetry, the problem caused by the concentration distribution in the depth direction can be ignored.
  • the concentration gradient of the p-type impurity region 4 is drawn in only two steps for simplicity, but in actuality, the concentration of the p-type impurity region 4 varies steplessly and continuously. And periodically changes in the depth direction of the substrate.
  • the configuration according to the present embodiment (FIG. 6) has a higher n-type than the configurations according to the seventh and eighth embodiments described below so that the p-type impurity concentration of the P-type impurity region 4 is balanced.
  • the epitaxial layer 2 is used as a substrate.
  • the impurity distribution in the cross section of the P-type impurity region 4 has a well-known skewered dumpling shape.
  • the conventional pn repeating structure in the buried multilayer epitaxial layer is composed of a plurality (for example, three) of P-type impurity regions 4a stacked in the depth direction of the semiconductor substrate.
  • a D-type impurity region 4 constituting a pn repeating structure is formed.
  • a plurality (for example, three) of n-type impurity regions 3a formed by laminating in the depth direction of the semiconductor substrate are integrated; and an n-type drift region 3 forming a pn repeating structure is formed.
  • each of p-type impurity region 4 and n-type impurity region 3 has an impurity concentration distribution that changes periodically in the depth direction of the substrate.
  • the average impurity concentration of each of the plurality of P-type impurity regions 4 is substantially the same, and the average impurity concentration of each of the plurality of n-type drift regions 3 is also substantially the same.
  • each p-type or n-type region forming the pn-repeated structure has a constant average concentration as described above, and the n-type drift region 3! ) -Type impurity region 4 is formed in a plurality of ion implantation steps with different implantation energies as in the case of the impurity region 4, so that the structure has a concentration distribution in the depth direction of the semiconductor substrate.
  • the n-type drift region 3 and the p-type impurity region 4 Although the concentration gradient in the depth direction of the semiconductor substrate is drawn only in two steps for simplicity, it actually changes steplessly and continuously.
  • the structure formed by simultaneously diffusing both the P-type impurity and the n-type impurity constituting the pn repeating structure does not have a skewered dumpling shape as shown in FIG.
  • the configuration of the seventh embodiment shown in FIG. 8 is different from that of FIG. 7 in that the p-type impurity region 4 at the end of the pn repeating structure in the buried multilayer epitaxial layer is reduced in concentration by one step. Is different from the conventional configuration.
  • the pair of pn combination of the p-type impurity region 4 at the extreme end of the pn repeating structure and the n-type drift layer 3 in the buried multilayer epitaxial layer is one. It differs from the conventional configuration in FIG. 7 in that the concentration is reduced only in stages.
  • Embodiments 7 and 8 are almost the same as those shown in FIG. 7, and the same members are denoted by the same reference numerals and description thereof will be omitted.
  • p-type impurity region 4 (and n-type drift layer 3) at the end in the pn-repeated structure has the lowest impurity concentration.
  • the withstand voltage obtained at the extreme end is increased, and the withstand voltage at the cell portion can be improved.
  • FIGS. 10, 10, 11 and 12 The configurations in which the MOS-FET in FIGS. 1, 6, and 9 are changed to diodes are shown in FIGS. 10, 10, 11 and 12 as Embodiments 9, 10, and 11, respectively. .
  • a p-type impurity region 21 is formed on the first main surface side of the entire: pn repeating structure, and is electrically connected to anode electrode 22.
  • FIG. 10 The other configurations in FIG. 10 are shown in FIG. 1, the other configurations in FIG. 11 are shown in FIG. 6, and the other configurations in FIG. 12 are shown in FIG. Since the configuration is almost the same as that shown, the same members are denoted by the same reference numerals, and description thereof will be omitted.
  • the configuration of the embodiment 12 shown in FIG. 13 is different from the configuration shown in FIG. The difference is that a groove 24 is provided between the combinations, and that the MOS FET is changed to a diode.
  • the first main surface of the entire pn-repeating structure must be used! ) -Type impurity region 21 is formed and electrically connected to anode electrode 22.
  • a three-stage concentration reduction method is used at the end of the pn-repeating structure, as in the configuration shown in FIG.
  • FIG. 13 The other configuration in FIG. 13 is substantially the same as the configuration shown in FIG. 5, and therefore, the same members are denoted by the same reference numerals and description thereof will be omitted.
  • p-type impurity region 4 (and n-type drift layer 3) at the end in the pn-repeated structure has the lowest impurity concentration. Therefore, the withstand voltage obtained at the extreme end is increased, and the withstand voltage in the diode cell portion can be improved.
  • Embodiments 9 to 12 are configurations in which the upper structure is not an active element, but function as an element capable of low on-voltage and high-speed switching.
  • an anode electrode 22 made of metal is electrically connected to the first main surface of the semiconductor substrate, and a metal silicide layer 21a is formed at the connection portion. Have been.
  • FIG. 14 The other configurations in FIG. 14 are shown in FIG. 10, the other configurations in FIG. 15 are shown in FIG. 11, and the other configurations in FIG. Since the configuration shown in FIG. 2 and the other configuration in FIG. 17 are almost the same as the configuration shown in FIG. 13, the same reference numerals are given to the same members, and description thereof will be omitted.
  • Embodiments 13 to 16 also, as in Embodiment 1, the pn repeating structure Since the P-type impurity region 4 (and the n-type drift layer 3) at the extreme end has the lowest impurity concentration, the withstand voltage obtained at the extreme end is high, and the Schottky diode cell It is possible to improve the withstand voltage in the portion.
  • an n-epitaxial layer 2 is formed on a high-concentration n + substrate 1 containing arsenic or antimony by a normal epitaxy method.
  • the n-pitaxial layer 2 is formed of only one layer with a higher and uniform impurity concentration than the n-type drift layer concentration used in the conventional MOS-FET without the multiple RES URF effect. Is done.
  • a resist pattern 31 a having a predetermined pattern is formed on the n-epitaxial layer 2 by photolithography.
  • a boron ion implanted region 4a is formed at a deep position in the central region of the pn repeating structure.
  • FIG. 18 shows a case in which the underlying silicon oxide film is not provided below the resist pattern 31a and is directly attached to the photoresist, the underlying silicon oxide film may be provided if necessary. .
  • boron ions are implanted with medium energy using the above resist pattern 31a as a mask, so that boron ions are implanted at a middle depth in a region which is a central portion of the pn repeating structure.
  • An implantation region 4a is formed.
  • boron ions are implanted at a low energy using the resist pattern 31a as a mask, so that a boron ion implanted region 4 is formed at a shallow position in the central region of the pn-repeated structure. a is formed. Thereafter, the resist pattern 31a is removed by, for example, associating.
  • a resist pattern 31 b having a predetermined pattern is formed on n-epitaxial layer 2 by photolithography.
  • This resist pattern 3 By implanting boron ions at a high energy using 1b as a mask, a boron ion implanted region 4a is formed at a deep position in the region that is the end portion of the n-repeated structure.
  • FIG. 21 shows a case in which the underlying silicon oxide film is not directly under the resist pattern 31a and is directly attached to the photoresist, the underlying silicon oxide film may be provided as necessary. .
  • boron ions are implanted at medium energy using the above resist pattern 31 b as a mask; An ion implantation region 4a is formed.
  • boron ions are implanted at a low energy using the resist pattern 31b as a mask, so that a boron ion implanted region is formed at a shallow position of the region that is the end portion of the pn-repeated structure. 4a is formed. Thereafter, the resist pattern 31b is removed by, for example, asshing.
  • the implantation concentration of boron ions implanted into the extreme end of the pn-repeated structure in the steps of FIGS. 21 to 23 is about half the implantation concentration of boron ions implanted in the center.
  • a resist pattern 31 c having a predetermined pattern is formed on ⁇ -epitaxial layer 2 by photolithography.
  • boron ions are implanted with extremely low energy, so that the central portion of the ⁇ repeating structure, the outermost portion, and each region serving as the guard ring portion as the terminal structure are extremely shallow. Then, boron ion implantation regions 5 and 15 are formed. Thereafter, the resist pattern 31c is removed by, for example, asshing.
  • a long-time heat treatment is performed at a high temperature.
  • boron Injection regions 5 and 15 are diffused to an appropriate size to form guard ring portions 15 and! )
  • Type body region 5 is formed.
  • a plurality of boron ion implanted regions 4a arranged in the depth direction of the semiconductor substrate are diffused around and integrated to form P-type impurity regions 4 forming a pn repeating structure.
  • the MS-FET component and electrodes are formed, and the semiconductor device shown in FIG. 6 is completed.
  • the maximum acceleration energy is on the order of several MeV.
  • the range in Si is within 10 ⁇ m and cannot be implanted into a very deep position. Therefore, the element structure that can be realized by the manufacturing method of the present embodiment is limited to those having a relatively low withstand voltage of about 200 V or less.
  • the manufacturing method of the present embodiment first includes the same steps as those of the embodiment 17 shown in FIGS. 18 to 20.
  • the n_epitaxial layer 2 is formed of only one layer with a lower and more uniform impurity concentration than the n-type drift layer concentration used in the MOSS-FET of the conventional structure that does not use the multiple RESURF effect. You.
  • a resist pattern 31 d having a predetermined pattern is formed on n-epitaxial layer 2 by photolithography.
  • a phosphorus ion implanted region 3a is formed at a deep position in the central region of the pn repeating structure.
  • FIG. 26 shows a case in which the underlying silicon oxide film is not attached below the resist pattern 31 d and is directly attached to the photoresist, the underlying silicon oxide film may be provided if necessary. .
  • a phosphorus ion implanted region 3a is formed at a middle depth of the central region.
  • phosphorus ions are implanted at a low energy using the resist pattern 31d as a mask, thereby forming a phosphorus ion implanted region 3a at a shallow position in the central region. You. After that, the resist pattern 31d is removed by, for example, polishing. ,
  • the order of the above-described implantation into the deep position (FIG. 26), implantation into the intermediate position (FIG. 27) and implantation into the shallow position (FIG. 28) can be interchanged.
  • the step of implanting phosphorus ions into the central portion can be replaced entirely with the above-described step of implanting boron ions into the central portion.
  • a resist pattern 31e having a predetermined pattern is formed on n-epitaxial layer 2 by photolithography.
  • a boron ion implanted region 4a is formed at a deep position in the region which is the end portion of the Pn repeating structure.
  • FIG. 29 shows a case in which the underlying silicon oxide film is not directly under the resist pattern 31a and is directly attached to the photoresist, the underlying silicon oxide film may be provided if necessary. .
  • boron ions are implanted with medium energy using the above resist pattern 31 e as a mask, so that boron is located at an intermediately deep position in the region which is the end portion of the pn-repeated structure.
  • An ion implantation region 4a is formed.
  • boron ions are implanted at a low energy by using the upper K resist pattern 31 e as a mask, so that boron ions are formed at a shallow position in the region which is the end portion of the X) n repeating structure. Is formed. Thereafter, the resist pattern 31e is removed by, for example, asshing.
  • the implantation concentration of boron ions implanted at the extreme end of the pn-repeated structure in the steps of FIGS. 29 to 31 is about half of the implantation concentration of boron ions implanted at the center.
  • the order of each of the above implantation into the deep position (FIG. 29), the implantation into the intermediate position (FIG. 30) and the implantation into the shallow position (FIG. 31) can be interchanged.
  • the low-concentration implantation step at the extreme end of the pn-repeated structure can be entirely replaced with the above-described high-concentration boron ion or phosphorus ion implantation step at the center.
  • guard ring portion 15 and p-type body region 5 are formed by performing the same steps as in the embodiment 17 shown in FIG. At the same time, a plurality of boron ion implantation regions 4a and a plurality of phosphorus implantation regions 3a arranged in the depth direction of the semiconductor substrate are diffused around and integrated to form a pn repeating structure. P-type impurity region 4 and n-type drift region 3 are formed. After that, the MOS-FET components and electrodes are formed, and the semiconductor device shown in FIG. 8 is completed.
  • the connected n-type drift region 3 and p-type impurity region 4 are shown in two stages of low concentration and high concentration for the sake of simplicity. Changes steplessly and continuously, and changes periodically in the depth direction of the substrate. Also, the low-concentration p-type impurity region 4 at the extreme end of the pn-repeated structure has a undulating cross-sectional shape that spreads somewhat to the outer periphery in a portion with a high impurity concentration, but details are omitted for simplicity. .
  • p-type impurity region 4 is formed in relatively high concentration n-type epitaxial layer 2 by boron ion implantation.
  • the buried diffusion regions 3 a and 4 a of the n-type drift region 3 and the p-type impurity region 4 are formed by using the n-type epitaxial layer 2 having a low concentration. Formed independently. For this reason, the concentration of the n-type epitaxial layer 2 in the outer peripheral portion of the pn repeating structure decreases, and a pin diode is formed.
  • the manufacturing method in the present embodiment is a method suitable for a relatively high withstand voltage element even in a low withstand voltage element.
  • FIG. 9 an example of a method for manufacturing the structure shown in FIG. 9 will be described with reference to FIGS. However, according to the following method, the structures shown in FIGS. 1 to 5 can be created.
  • the manufacturing method of the present embodiment first includes the same steps as those of the embodiment 17 shown in FIGS. 18 to 20.
  • the n-epitaxial layer 2 is formed of only one layer with a lower impurity concentration and a uniform impurity concentration compared to the n-type drift layer concentration used in the conventional M-S-FET without the multiple RESURF effect. Is done.
  • a resist pattern 31 f having a predetermined pattern is formed on n-epitaxial layer 2 by photolithography.
  • a phosphorus ion implanted region 3a is formed at a deep position in the central region of the pn repeating structure.
  • FIG. 33 shows a case where the underlying silicon oxide film is not directly under the resist pattern 31 f and the photoresist is directly attached, the underlying silicon oxide film may be provided if necessary. .
  • phosphorus ions are implanted at medium energy, so that the phosphorus ion-implanted region 3 a is located at a middle depth of the central region. Is formed.
  • phosphorus ions are implanted at low energy using resist pattern 31 f as a mask to form phosphorus ion implanted region 3 a at a shallow position in the central region. You. Thereafter, the resist pattern 31f is removed by, for example, asshing.
  • the order of the above-described implantation into the deep position (FIG. 33), implantation into the intermediate position (FIG. 34), and implantation into the shallow position (FIG. 35) can be interchanged.
  • the step of implanting phosphorus ions into these central portions is performed by the above-described process of implanting boron ions into the central portions.
  • the injection step can be entirely replaced.
  • this is the manufacturing process for the configuration that requires low concentration.
  • a resist pattern 31 g having a predetermined pattern is formed on the n-epitaxial layer 2 by photolithography.
  • the phosphorous ions are located deeper in a region that is one step (front) from the end of the pn-repeated structure.
  • An injection region 3a is formed.
  • FIG. 36 shows a case in which the underlying silicon oxide film is not directly under the resist pattern 31 g and the photoresist is directly attached, an underlying silicon oxide film may be provided as necessary. .
  • phosphorus ions are implanted at a medium energy, so that the central portion of the pn-repeated structure is one step lower than the outermost end.
  • a region 3a for implanting phosphorus ions is formed at a position deep enough.
  • the resist pattern 31 g as a mask, phosphorus ions are implanted at a low energy, so that the central portion is one step lower than the end portion of the pn repeating structure.
  • a phosphorus ion implantation region 3a is formed at the position.
  • the resist pattern 31 g is removed by, for example, asshing.
  • the implantation concentration of phosphorus ions implanted at the extreme end of the pn-repeated structure is about half the implantation concentration of phosphorus ions implanted at the center.
  • the order of the above-described implantation into the deep position (FIG. 36), implantation into the intermediate position (FIG. 37), and implantation into the shallow position (FIG. 38) can be interchanged.
  • the step of implanting phosphorus ions into the center of the pn repeating structure only one step from the extreme end may be entirely replaced with the above-described step of implanting boron ions or phosphorus ions into the center. it can.
  • a resist pattern 31 h having a predetermined pattern is formed on n-epitaxial layer 2 by photolithography.
  • the boron ion implanted region 4.a is formed deep in the region that is the end of the pn-repeated structure. Is done.
  • FIG. 39 shows the case where the underlying silicon oxide film is not provided under the resist pattern 3 lh and the photoresist is directly attached, an underlying silicon oxide film may be provided as necessary. .
  • boron ions are implanted with medium energy using the above resist pattern 31h as a mask, so that boron ions are located at a position deeper in the middle of the region which is the endmost portion of the pn-repeated structure. Is formed.
  • boron ions are implanted at a low energy using the resist pattern 31h as a mask, so that a boron ion implanted region is formed at a shallow position of the region which is the end portion of the pn repeating structure. 4a is formed. Thereafter, the resist pattern 31h is removed by, for example, asshing.
  • the implanted concentration of boron ions implanted into the extreme end of the pn-repeated structure is about half the implanted concentration of boron ions implanted in the center.
  • the order of the above-described implantation into the deep position (FIG. 39), the implantation into the intermediate position (FIG. 40), and the implantation into the shallow position (FIG. 41) can be interchanged.
  • the step of implanting low-concentration boron ions into the outermost portion of these pn-repeated structures is performed by the above-described step of implanting high-concentration boron ions or phosphorus ions into the central portion or the above-described step of pn-repeated structures. It can be replaced entirely with the process of implanting low-concentration phosphorus ions into the center only one step from the end.
  • guard ring portion 15 and p-type body region 5 are formed by performing the same steps as in the embodiment 17 shown in FIG. At the same time, a plurality of boron ion implantation regions 4a and a plurality of phosphorus implantation regions 3a arranged in the depth direction of the semiconductor substrate are diffused around and integrated to form a pn repeating structure. P-type impurity region 4 and n-type drift region 3 are formed. After that, the MOS-FET components and electrodes are formed, and the semiconductor device shown in FIG. 9 is completed.
  • the n-type drift region 3 and! Type impurity region 4 and easy
  • the impurity concentration is displayed in two stages of a low concentration and a high concentration.
  • these impurity concentrations actually change steplessly and continuously, and periodically change in the depth direction of the substrate.
  • the low-concentration p-type impurity region 4 at the extreme end of the pn-repeating structure has a undulating cross-sectional shape that spreads somewhat around the high-impurity-concentration portion, but details are omitted for simplicity. I have.
  • Embodiment 20 a process flow of manufacturing the configuration of FIG. 6 using a multilayer epitaxial layer for forming a buried region will be described in detail with reference to FIGS.
  • a first-stage n-epitaxial layer 2a is formed on a high-concentration n + substrate 1 containing arsenic or antimony by a usual epitaxy method.
  • This n-epitaxial layer 2a is formed of only one layer having a lower impurity concentration and a uniform impurity concentration as compared with the n-type drift layer concentration used in a MOS-FET having a conventional structure that does not use the multiple RESURF effect.
  • a resist pattern 31i having a predetermined pattern is formed on the n-epitaxial layer 2a by photolithography.
  • FIG. 43 shows a case in which the underlying silicon oxide film is not provided under the resist pattern 31 i and the photoresist is directly attached thereto, the underlying silicon oxide film may be provided as necessary. .
  • boron ions are implanted with normal energy using resist pattern 31 i as a mask, thereby forming a relatively shallow position (even deep) in the central portion of the pn-repeated structure. Although high energy is generally difficult to obtain, an implanted region 4a with a high concentration of boron ions is formed. Thereafter, the resist pattern 31i is removed by, for example, ashes.
  • a resist pattern 31k having a predetermined pattern is formed on n-epitaxial layer 2a by photolithography.
  • boron ions are implanted with normal energy to achieve!
  • a low concentration implanted region 4a of boron ions is formed at a relatively shallow position in the region at the end of the n-repeated structure.
  • the resist pattern 31k is removed by, for example, ashing.
  • an underlying silicon oxide film is shown under the resist pattern 31k.
  • the photoresist is directly attached, but an underlying silicon oxide film may be provided if necessary.
  • the low-density boron ion implantation is performed by epitaxy growth in the same manner as described in the step of FIG. A concentration of n-epitaxial layer 2b is formed. Strictly speaking, the heat treatment in this epitaxial growth step causes each implanted region 4a to diffuse somewhat to the periphery and become circular in cross section. The state of the diffusion is shown by dotted lines at the epitaxy growth interface, and is shown in the form of spreading (floating) above it, but this floating itself is not actively used, and It is not harmful.
  • each process of forming the n-epitaxial layer 2b of the eye is basically repeated a desired number of times.
  • a resist pattern 311 having a predetermined pattern is formed on n-epitaxial layer 2b by photolithography.
  • a boron ion-implanted region 4 at a relatively shallow position in the central region of the Pn repeating structure is obtained.
  • a is formed.
  • the resist pattern 311 is removed by, for example, ashing.
  • FIG. 47 shows a case in which the underlying silicon oxide film is not provided under the resist pattern 311 and the photoresist is directly attached, the underlying silicon oxide film may be provided if necessary. .
  • a resist pattern 3 lm having a predetermined pattern is formed on n-epitaxial layer 2b by photolithography. Boron ions are implanted with normal energy using this resist pattern 31 m as a mask, so that a boron ion-implanted region can be formed at a relatively shallow position at the end of the Pn repeating structure at a relatively shallow position. 4a is formed. Thereafter, the resist pattern 3 lm is removed by, for example, ashing.
  • FIG. 48 shows a case where the underlying silicon oxide film is not provided below the resist pattern 3 lm and the photoresist is directly attached, an underlying silicon oxide film may be provided as necessary.
  • low-concentration n is formed by epitaxy in the same manner as described in the step of FIG. —Epitaxial layer 2 c is formed. Strictly speaking, the heat treatment in this epitaxial growth step causes each implanted region 4a to diffuse somewhat to the periphery and become circular in cross section. The state of diffusion is shown by dotted lines at the epitaxy growth interface and spreading (lifting) over the interface, but this lifting itself is not used positively, and the lifting is not harmful. None to do.
  • a resist pattern 31n having a predetermined pattern is formed on n-epitaxial layer 2c by photolithography.
  • a boron ion-implanted region 4 having a high concentration of boron ions is formed at a relatively shallow position in the central region of the Pn repeating structure. a is formed.
  • the resist pattern 31n is removed by, for example, ashing.
  • FIG. 49 shows a case in which the underlying silicon oxide film is not provided below the resist pattern 31 n and is directly attached to the photoresist, the underlying silicon oxide film may be provided if necessary. .
  • a resist pattern 31o having a predetermined pattern is formed on n-epitaxial layer 2c by photolithography.
  • boron ions By implanting boron ions with ordinary energy using the resist pattern 31 o as a mask, a low concentration of boron ions is obtained at a relatively shallow position in the region at the end of the Pn repeating structure. Is formed. Thereafter, the resist pattern 31 o is removed by, for example, ashing.
  • FIG. 50 shows a case in which the underlying silicon oxide film is not attached below the resist pattern 31 o and the photoresist is directly attached, but an underlying silicon oxide film may be provided as necessary. .
  • both the high concentration and the low concentration boron ion implanted regions 4a are shown.
  • a low-concentration n-epitaxial layer 2d at the final stage is formed by epitaxial growth in the same manner as described in the step of FIG.
  • the multilayer epitaxial layer 2 is constituted by the n-epitaxial layers 2a to 2d.
  • each implanted region 4a to diffuse somewhat to the periphery and become circular in cross-sectional shape.
  • the diffusion is shown by dotted lines at the epitaxy growth interface, and is shown in a form that spreads (floats) above it.
  • this lift itself is not actively used, and the lift is harmful. Not even a thing.
  • a resist pattern 31 having a predetermined pattern is formed on n-epitaxial layer 2d by photolithography.
  • this resist pattern 31p By implanting boron ions with extremely low energy using this resist pattern 31p as a mask, the central part and the outermost part of the Pn repeating structure and the respective regions serving as the guard ring part as the terminal structure are formed. Boron ion implanted regions 5 and 15 are formed at very shallow positions. Thereafter, the resist pattern 31p is removed by, for example, asshing.
  • a long-time heat treatment is performed at a high temperature. As a result, the boron ion implantation regions 5 and 15 are diffused to an appropriate size, and the guard ring portions 15 and!
  • Type body region 5 is formed.
  • a plurality of boron ion implanted regions 4a arranged in the depth direction of the semiconductor substrate are diffused around and integrated to form p-type impurity regions 4 forming a pn repeating structure.
  • the MOS FET component and electrodes are formed, and the semiconductor device shown in FIG. 6 is completed.
  • the implantation concentration of boron ions implanted at the extreme end of the pn-repeated structure in the steps of FIGS. 45, 48, and 50 is about half the implantation concentration of boron ions implanted at the center. You.
  • the concentration of the end portion of the pn repeating structure is reduced by one step has been described as an example.
  • a plurality of steps of concentration reduction are performed. It is also possible. This has the major advantage of improving the withstand voltage performance of the device, although the process becomes more complicated and the manufacturing cost is increased. Therefore, according to the price-performance relationship of the required product,.
  • the concentration may be multi-stepped, and the present embodiment is not limited to a single-step structure or manufacturing method.
  • the semiconductor device obtained by this manufacturing method can correspond to a medium withstand voltage of about several hundred V to a high withstand voltage of several thousand V.
  • a certain high-temperature heat treatment step is necessarily required in order to connect the buried diffusion region 4a in the depth direction. In this high-temperature heat treatment, diffusion in the depth direction (vertical direction) and also in the horizontal direction occur, so the pn repetition period cannot be shortened. There is a difficulty in that the performance in is difficult to obtain.
  • Embodiment 21 As a process flow of manufacturing the configuration of FIG. 6 using a multilayer epitaxy layer for forming the buried region and using a strip pattern for the diffusion of the extreme end of the pn repeating structure as shown in FIGS. This will be described in detail with reference to FIG.
  • a first-stage n-epitaxial layer 2a is formed on a high-concentration n + substrate 1 containing arsenic or antimony by a normal epitaxy method.
  • This n-epitaxial layer 2a is formed of only one layer having a lower concentration and a uniform impurity concentration as compared with the n-type drift layer concentration used in the conventional MOS-FET without the multiple RESURF effect.
  • a resist pattern 31Q having a predetermined pattern is formed on the n-epitaxial layer 2a by photolithography.
  • a first hole pattern consisting of a single hole is formed on a region which is a central portion of the pn repeating structure of this resist pattern 31Q, and a plurality of holes are formed on a region which is an end portion of the pn repeating structure.
  • a second opening pattern including the fine holes is formed. The sum of the opening areas of all the fine holes in the second opening pattern is set to be smaller than the opening area of the first opening pattern.
  • FIG. 54 shows a case in which the underlying silicon oxide film is not provided under the resist pattern 31 QL and the photoresist is directly attached, the underlying silicon oxide film may be provided if necessary. .
  • boron ions are formed using resist pattern 31 Q as a mask. Ions are implanted with normal energy. As a result, a high-concentration boron-ion-implanted region 4a is formed in the region that becomes the central portion of the: n repetitive structure, and a low-concentration-implanted region 4a of boron ion is formed in the region that becomes the outermost portion of the pn-repeated structure. It is formed at a relatively shallow position. That is, unlike Embodiments 19 and 20 described above, in this embodiment, impurities are simultaneously implanted into the extreme end of the pn-repeated structure to be reduced in concentration in the same implantation step as in the center. .
  • FIG. 63 shows the state of impurity implantation at the extreme end of the pn-repeated structure immediately after the above-described ion implantation.
  • the second opening pattern on the end of the pn-repeated structure is formed of a plurality of fine holes, the boron ion implanted regions 4 & 1 are located immediately below each of the fine holes. Will be formed. From this state, heat treatment for impurity diffusion is performed.
  • the above-described heat treatment itself can be performed by a subsequent epitaxial growth step, or can be independently applied before the epitaxial growth.
  • the sum of the opening areas of all the fine holes in the second opening pattern is set to be smaller than the opening area of the first opening pattern. For this reason, even if ions are implanted into both of these opening patterns at the same time, the high-concentration region is the central region and the low-concentration region is the low-concentration region at the end of the pn-repeated structure. 4a can be formed.
  • the resist pattern 31Q is removed by, for example, asshing.
  • low-epitaxial growth is performed in the same manner as described in the step of FIG. A concentration of n-epitaxial layer 2b is formed. Strictly speaking, the heat treatment in this epitaxial growth process causes each implanted region 4a to diffuse slightly The cross-sectional shape becomes circular. The state of the diffusion is shown by dotted lines at the epitaxy growth interface, and is shown in the form of spreading (floating) above it, but this floating itself is not actively used, and It is not harmful.
  • each process of forming the n-epitaxial layer 2b of the eye is basically repeated a desired number of times.
  • a resist pattern 31r having a predetermined pattern is formed on n-epitaxial layer 2a by photolithography.
  • a first hole pattern consisting of a single hole is formed on the region of the resist pattern 31 r which is the central portion of the pn repeating structure, and a plurality of holes are formed on the region of the end portion of the pn repeating structure.
  • a second opening pattern including the fine holes is formed. The sum of the opening areas of all the fine holes in the second opening pattern is set to be smaller than the opening area of the first opening pattern.
  • FIG. 57 shows a case in which the underlying silicon oxide film is not provided under the resist pattern 31 r and the photoresist is directly attached, the underlying silicon oxide film may be provided as necessary. .
  • boron ions are implanted with ordinary energy using the resist pattern 31r as a mask.
  • a high-concentration boron-ion-implanted region 4a is formed in the central region of the pn-repeated structure, and a low-concentration-implanted region 4a of boron-ion is formed in the outermost region of the pn-repeated structure. It is formed at a relatively shallow position.
  • the resist pattern 31 r is removed by, for example, ashing.
  • a low concentration n-epitaxial layer 2c is formed by performing the same epitaxial growth as described above. Strictly speaking, the heat treatment in this epitaxial growth step causes each implanted region 4a to diffuse somewhat to the periphery and become circular in cross section.
  • a single photolithography similar to the above and a single ion implantation are performed to form a high concentration boron ion implanted region 4a in the central region of the Pn repeating structure.
  • low-concentration boron-ion-implanted regions 4a are formed at relatively shallow positions in regions at the end portions of the pn-repeated structure.
  • the resist pattern 31s is removed by, for example, asshing.
  • a low-concentration n-epitaxial layer 2d is formed by performing the same epitaxial growth as described above. Strictly speaking, the heat treatment in this epitaxial growth step causes each implanted region 4a to diffuse somewhat to the periphery and become circular in cross section. ⁇
  • a resist pattern 31t having a predetermined pattern is formed on n-epitaxial layer 2d by photolithography.
  • boron ions are implanted at an extremely low energy, so that the central portion and the outermost portion of the pn-repeated structure and each region serving as a guard ring portion as the terminal structure are formed. Boron ion implanted regions 5 and 15 are formed at very shallow positions.
  • the resist pattern 31t is removed by, for example, asshing. It is customary to have an underlying silicon oxide film at the time of photolithography, but it is not particularly limited and is omitted in the drawings for simplicity. Referring to FIG.
  • heat treatment is performed at a high temperature for a long time.
  • the boron ion implantation regions 5 and 15 are diffused to an appropriate size, and the guard ring portion 15 and the p-type body region 5 are formed.
  • a plurality of boron ion implanted regions 4a arranged in the depth direction of the semiconductor substrate are diffused around and integrated to form p-type impurity regions 4 forming a pn repeating structure.
  • n + source region 6 is formed of arsenic or phosphorus and the p + contact region 7 is formed of boron
  • the photoengraving process and the ion implantation process are performed independently for the n + source region 6 and the + contact region 7. Need to do it.
  • the order of forming the gate region described later is not particularly specified, and the order can be changed according to performance or use.
  • the semiconductor device shown in FIG. Complete by completing the MOS-FET structure, the semiconductor device shown in FIG. Complete.
  • the contact hole via the interlayer insulating film is omitted, and the A1 wiring and the like are simplified and shown by simple straight wiring.
  • the concentration of the outermost portion of the pn repeating structure is reduced by one step has been described as an example. It is also possible. By doing so, although the process becomes more complicated and the manufacturing cost increases, there is a great advantage that the withstand voltage performance of the device is improved. Therefore, the number of stages may be increased in accordance with the required price-performance relationship of the product, and the present embodiment is by no means limited to a single-stage structure or manufacturing method.
  • the multi-layer manufacturing method used in the present embodiment can handle from a medium withstand voltage of about several hundred V to a high withstand voltage of several thousand V, as in the case of Embodiment 20 described above. There is a difficulty that performance in a low withstand voltage region lower than about 300 V is hardly obtained.
  • the end portion of the pn repeating structure can be formed at the same time as the central portion by devising, so that there is an advantage that the number of manufacturing steps can be reduced by half.
  • the trenched structure STM (Super Trench power M0S-FET) has not only fewer steps but also a maximum repetition cycle compared to the buried multilayer epitaxial structure and its manufacturing method. It has the advantage of a very good trade-off between the main breakdown voltage of the element and the on-resistance because it is easy to shrink, and the advantage that it is effective in a wide range from low withstand voltage to high withstand voltage, both in principle and in terms of manufacturing technology. There is also.
  • a process flow for forming a diffusion layer by oblique ion implantation on the trench side wall will be described in order with reference to FIGS. 65 to 69.
  • anisotropic etching is performed using a silicon oxide film or the like formed by a CVD method as a mask material 41 by a normal method, thereby forming a plurality of semiconductor substrates on the first main surface. Grooves 23 are formed.
  • boron is applied only to one side wall of groove 23 formed in a stripe shape. ON is implanted, and a boron ion implanted region 4 is formed.
  • FIG. 67 phosphorus is implanted only into the side wall opposite to the stripe-shaped groove 23 to form a phosphorus ion implanted region 3.
  • steps in FIGS. 66 and 67 may be interchanged.
  • the boron ion implantation region 4 and the phosphorus ion implantation region 3 are simultaneously diffused by the heat treatment to form a P-type impurity region 4 and an n-type drift region 3 having a desired impurity concentration profile. .
  • insulator 2 such as silicon oxide film formed by CVD method
  • the STM structure is superior in both performance and manufacturing cost as compared with the buried multilayer epitaxial structure.
  • oblique ion implantation into only one side wall of the groove 23 a technique not often used in LSI (Large Scale Integrated circuit), is used.
  • LSI Large Scale Integrated circuit
  • the semiconductor device of the present invention be prepared by selecting an appropriate one of several types of manufacturing methods including this embodiment according to the price-performance index required as a product.
  • Embodiment 22 A manufacturing method in the case of re-digging the end groove for lowering the concentration of the diffusion layer in the STM structure separately from the center groove will be described in detail with reference to FIGS. 70 to 78. Will be described.
  • the steps shown in FIGS. 70 to 72 below are basically the same as those in FIGS. 65 to 67 described above.
  • anisotropic etching is performed using a silicon oxide film or the like formed by a CVD method as a mask material 41a by a normal method, thereby forming the first main substrate of the semiconductor substrate.
  • a plurality of grooves 23 are formed on the surface. The plurality of grooves 23 do not include the groove located at the end in the final finished state.
  • boron ion is implanted only into one side wall of all of the plurality of grooves 23 formed in a stripe shape, and boron ion implanted region 4 is formed.
  • phosphorus ions are implanted only into the opposite side walls of all of the plurality of grooves 23 formed in a stripe shape, and phosphorus ion implanted region 3 is formed.
  • the steps of FIG. 71 and FIG. 72 may be interchanged, and the order is basically meaningless.
  • a window is opened at a desired position of the film 41b used for filling the groove 23 by ordinary photolithography and anisotropic dry etching.
  • anisotropic etching is performed on the semiconductor substrate through a window opened in film 41b to form an outermost groove 23.
  • boron ions are implanted into only one side wall of groove 23 at the end, and boron ion implanted region 4 is formed. At this time, boron ions are implanted at a concentration that is about half the implantation concentration of the boron ions implanted in the central portion.
  • phosphorus ions are implanted only into the side wall opposite to the endmost groove 23 to form phosphorus ion implanted region 3. At this time, the phosphorus ions are implanted at a concentration of about half the implantation concentration of the phosphorus ions implanted in the center. Note that the step of implanting phosphorus may be replaced with the step of implanting boron, and the order is not significant.
  • the entire device is subjected to a heat treatment so that the mesa region sandwiched between grooves 23 has a desired concentration distribution.
  • the boron ion implanted region 4 and the phosphorus ion implanted region 3 diffuse around and form the p-type impurity region 4 and the n-type drift region 3. Since the p-type impurity region 4 and the n-type drift region 3 diffused from the side walls of the endmost groove 23 are set lower than the impurity concentration in the central portion as described above, even in the finished state, Lower than the impurity concentration. This is the part according to the present embodiment.
  • the insulating film 24 is embedded in the groove 23.
  • the step of embedding the insulating film and the above-described heat treatment step may be interchanged.
  • the guard ring part, which is the termination structure, and the p-type body ⁇ region of the M ⁇ S-FET Although a step of forming a relatively deep diffusion region such as is not shown, it can be appropriately inserted somewhere in the above-described steps or somewhere in a subsequent step.
  • the concentration is reduced only in the one groove 23 at the end is described as an example.
  • the other examples described above and the STM shown in FIG. As shown in the structural example, it is possible to perform multiple steps of concentration reduction. By doing so, although the process becomes more complicated and the manufacturing cost increases, there is a great advantage that the withstand voltage performance of the device is improved. Therefore, the number of stages may be increased in accordance with the required price-performance relationship of the product, and the present embodiment is by no means limited to a single-stage structure or manufacturing method.
  • FIG. 79 shows a manufacturing method in the case of performing reverse conductivity type ion implantation, ie, counter ion implantation, on the side wall of the groove at the end of the STM structure for reducing the concentration of the diffusion layer. This will be described in detail using 886.
  • anisotropic etching is performed by using a silicon oxide film or the like formed by the CVD method as a mask material 41c in the usual manner, thereby forming the first main substrate of the semiconductor substrate.
  • a plurality of grooves 23 are simultaneously formed on the surface.
  • the plurality of grooves 23 include a groove located at the end of the repeating structure in a final finished state.
  • boron ions are implanted at the same implantation concentration into only one side wall of all of the plurality of stripe-shaped grooves 23 to form boron ion implanted region 4.
  • phosphorus ions are implanted at the same implantation concentration only in the opposite side walls of all of the plurality of stripe-shaped grooves 23 to form phosphorus ion implanted region 3.
  • steps in FIG. 80 and FIG. 81 may be interchanged, and the order is basically meaningless.
  • a film 41d such as a silicon oxide film formed by the CVD method. This is the part corresponding to the conventional method of manufacturing the STM structure, and the following is the process related to the present embodiment.
  • a photoresist pattern 31 u having a window on the groove 23 located at the end is formed by photolithography.
  • a resist pattern 3 lu as a mask Etching is performed. In this etching process, the formed grooves
  • the resist pattern 31u is removed by, for example, asshing.
  • the above-described etching removes the embedded material in groove 23 located at the end.
  • boron (P-type) implanted in the previous step and phosphorus ions (n-type) of the opposite conductivity type are implanted only into one side wall of the outermost groove 23, and the phosphorus ions are implanted.
  • An implantation region 3 is formed. This implantation of phosphorus ions forms the outermost groove 23 on the side wall! ) Type
  • the impurity region 4 is controlled so that the finished state of the impurity region 4 has an impurity concentration which is about half of the impurity concentration injected into the central portion.
  • the phosphorus (n-type) implanted in the previous step and the boron ion (p-type) of the opposite conductivity type are implanted only into the side wall opposite to the endmost groove 23, and boron ion implantation is performed. Region 4b is formed.
  • the finished state of the n-type impurity region 3 formed on the side wall of the groove 23 at the end is controlled so that the impurity concentration becomes about half of the impurity concentration implanted into the center. .
  • boron implantation step may be replaced with the previous phosphorus implantation step, and the order is not significant. This is the characteristic part of the present embodiment. In the following, other embodiments have the same flow, but will be briefly described.
  • the entire element is subjected to a heat treatment so that the mesa region sandwiched between grooves 23 has a desired concentration distribution.
  • the boron ion implanted region 4 and the phosphorus ion implanted region 3 diffuse around and form the p-type impurity region 4 and the n-type drift region 3. Since the p-type impurity region 4 and the n-type drift region 3 diffused from the side wall of the groove 23 at the end are set lower than the impurity concentration at the center as described above, even in the finished state, It becomes lower than the impurity concentration.
  • the insulating film 24 is embedded in the groove 23.
  • the step of burying the insulating film 24 and the above-described heat treatment step may be interchanged.
  • the step of forming a relatively deep diffusion region such as a guard ring portion or a p-type body region of an MS-FET, which is a termination structure, is not shown in the drawing. Somewhere in the process, or somewhere in the post-process, can be appropriately introduced.
  • the concentration is reduced only in the one groove 23 at the end is described as an example.
  • the other examples described above and the STM shown in FIG. As shown in the structural example, it is possible to perform multiple steps of concentration reduction. By doing so, there is a disadvantage that the process becomes more complicated and the manufacturing cost increases, but there is a great advantage that the withstand voltage performance of the device is improved. Therefore, the number of stages may be increased in accordance with the required price-performance relationship of the product, and the present embodiment is by no means limited to a single-stage structure or manufacturing method.
  • the advantage of the method of the present embodiment is that the process is simpler than in the case of digging the groove 23 twice in the embodiment 22.
  • trench etching is a well-established technology, the required depth of this device is often much deeper than that used in the normal LSI separation process, resulting in a longer processing time. There is.
  • the steps described in this embodiment are used, only the buried oxide film is removed in the portion to be counter-doped, so that there is an advantage that the processing time of the steps is short and simple.
  • removal of the silicon oxide film buried in the trench with a high aspect ratio has the disadvantage that it is difficult to determine the conditions, whether wet or dry.
  • a trench at the end of the repetitive structure is applied to an STM of a trench parallel gate structure by applying a dotted trench structure (hereinafter referred to as DLT: Dotted Line Trenc) to the end of the pn repeat structure.
  • DLT Dotted Line Trenc
  • FIG. 88 is a three-dimensional bird's-eye view showing a configuration in which the DLT structure is applied to the trench at the end in the STM having the trench row gate structure shown in FIG. 87.
  • the configuration of the present embodiment is different from the configuration shown in FIG. 5 in that a pn combination comprising one set of p-type impurity region 4 and n-type drift region 3 is provided.
  • the difference is that the located groove 23 has a DLT structure.
  • the groove of the DLT structure means that a plurality of holes 23 a Grooves that are spaced along the direction, thereby having a dotted surface pattern on the first main surface.
  • Each groove 23 is filled with an insulating film 24 made of, for example, a silicon oxide film.
  • the other configuration is almost the same as the configuration shown in FIG. 5, and therefore, the same components are denoted by the same reference characters and description thereof will be omitted.
  • the feature of this embodiment is that it is closely related to the manufacturing method, and it is possible to realize an element having a high main breakdown voltage without increasing the number of processes and maintaining the manufacturing process of the STM having the conventional structure.
  • the other embodiments described above when a multi-step concentration gradient is provided at the end of the pn-repeated structure, there is a problem that the number of manufacturing steps is further increased and the manufacturing process becomes complicated.
  • the DLT structure described below has limitations on pattern dimensions, it has the major advantage that it can be realized very easily without any increase in the number of manufacturing steps even if it is multi-staged.
  • the relationship between the length LA of the side wall of each hole 23a in the groove 23 of the DLT structure and the length LB of the interval (effective side wall area) indicates the extreme end of the pn repeating structure.
  • the final density of the low density area in the portion is determined.
  • the concentration reduction ratio R 1c can be approximately defined by the following equation based on the ratio between the lengths LA and LB shown in the figure.
  • R 1 c LA / (LA + LB)
  • the concentration of the linear portion LA to be implanted and the concentration of the non-implanted region LB are also averaged, and generally fall to about 50% of the concentration immediately after the implantation.
  • Fig. 87 and Fig. 88 in the case of one-step It is preferably at least 0% and at most 10 ° / o.
  • the impurity concentration profile in silicon has a form defined by a Gaussian distribution or an error function.
  • these distributions are viewed on a linear scale, they are almost linear functions, that is, triangular. It can be considered a distribution. Therefore, in the above approximation, there is practically no large deviation, so that the concentration can be adjusted very easily by the ratio of the length L A of the dotted line to the interval L B.
  • the length L A and LB and the dimension in the direction orthogonal to the length, that is, the width of the groove 23 are not related to the calculation of the ratio.
  • FIG. 89 shows the state immediately after implantation or insufficient heat treatment, and the high-concentration regions 3 and 4 still remain on the sidewalls of the groove 23 of the DLT structure, and the dotted diffusion regions 3 and 4 are connected. It indicates that it is not.
  • FIG. 90 shows a state in which the impurity regions 3 and 4 are diffused by lateral diffusion by slightly applying a heat treatment after the implantation.
  • the high-concentration regions 3 and 4 diffuse from the side walls of the trench 23 of the DLT structure and are connected to the other high-concentration regions 3 and 4.
  • a high-concentration region still remains in the portion near the sidewall of the groove 23 of the DLT structure. Even in this state, there is no major problem, but it is desirable to diffuse by heat treatment until the whole is homogenized, as shown in FIG. 91 described later.
  • Fig. 91 shows that the high-concentration regions 3 and 4 are sufficiently diffused from the sidewalls of the trenches 23 of the DLT structure by performing a sufficient heat treatment after the implantation, and the other high-concentration regions 3 and 4 shows that the concentration of the sidewalls of the grooves 23 of the DLT structure is almost uniform.
  • Table 1 shows the improvement effect when the DLT structure is applied to a 300 V class STM. Comparison of breakdown voltage between embodiment with dotted trench structure and conventional example
  • the “simulation of only the central cell” in Table 1 uses the numerical simulation to determine the main withstand voltage of the cell as an ideal case. The values in the case of calculation are shown. In this case, a main withstand voltage of 325 V was obtained, and the withstand voltage value was set to 100%, and compared with other measured values.
  • the “conventional measurement of uniform concentration” in the case of not using the DLT structure shown in the present embodiment is as low as 275 V, which is 84.6% of the withstand voltage of the ideal cell only. You can see that it only came out.
  • a prototype of a 60% structure in which the ratio of the dotted line portion is about half was obtained by using the DLT structure shown in the present embodiment, and 301 V was obtained. This is 92.6% of the main breakdown voltage of only the ideal cell portion, and it can be seen that the main breakdown voltage is greatly improved.
  • FIG. 93 is a three-dimensional bird's-eye view showing a configuration in which the DLT structure is applied to the three end grooves of the repeating structure in FIG. 92.
  • the configuration of the present embodiment is different from the configurations shown in FIG. 87 and FIG. The difference is that the DLT structure is applied to the three grooves at the end of the repeating structure.
  • a DLT structure is provided in order to reduce the concentration of the pn combination at the extreme end of the pn repeating structure in three stages. The lengths and intervals of the dotted lines of the three grooves 23 at the end are adjusted.
  • the concentration reduction ratio R 1c of the groove 23 of the DLT structure composed of the plurality of holes 23 a 3 is smaller than the concentration reduction ratio R 1 c of the groove 23 of the DLT structure composed of the holes 23 a 2
  • the concentration reduction ratio R 1 c of the groove 23 of the DL T structure comprising a plurality of holes 23 a 2 is smaller.
  • the remaining configuration is almost the same as the configuration shown in Fig. 5. Therefore, the same members will be denoted by the same reference characters and description thereof will be omitted.
  • Embodiment 26 a process flow in the case where a groove having a DLT structure is applied to an STM having a trench parallel gate structure will be described in detail with reference to FIGS. 94 and 95.
  • the manufacturing method according to the present embodiment goes through the same steps as the steps shown in FIGS. 79 to 81.
  • a plurality of grooves 23 are formed on the first main surface, and a boron ion implantation region 4 is formed on one side wall of each groove 23 and a phosphorus ion implantation region 3 is formed on the other wall surface.
  • the outermost grooves 23 on the left and right sides of the repeating structure are formed so as to have a DLT structure.
  • heat treatment is performed on the whole so that the mesa region sandwiched between grooves 23 has a desired concentration distribution.
  • the boron ion implanted region 4 and the phosphorus ion implanted region 3 on the side walls of the DLT structure 23 at the end of the repetitive structure are diffused to lower the concentration and become uniform, and the central mesa region is formed. It becomes lower than the impurity concentration.
  • an insulator 24 is embedded in each groove 23.
  • the insulator burying step and the preceding heat treatment step may be interchanged.
  • the step of forming a relatively deep diffusion region such as the p-type body region of the guard ring ⁇ M ⁇ S-FET was not shown, but was performed somewhere in the above process or after these processes. It can be inserted anywhere.
  • Embodiment 27 In Embodiment 27, referring to FIG. 9, a configuration in which the central portion has a twin trench structure and the active element portion has a MOS-FET structure will be described with reference to FIG. The manufacturing method of digging the groove twice is described in detail with reference to FIGS. 97 to 105.
  • the configuration of the present embodiment is different from the configuration of FIG. 87 in that the mesa portion has a twin-trench structure, and the left and right sides of the pn repeating structure have the same structure.
  • the difference is that the end portion is made lower in concentration by being composed of a pair of p-type impurity regions 4 and a pair of n-type impurity regions 3.
  • twin-trench structure refers to a configuration in which impurity regions of the same conductivity type are present on both side walls of the groove 23, respectively.
  • the pair of p-type impurity regions 4 and the pair of ⁇ -type impurity regions having a lower impurity concentration than the central portion (about half the impurity concentration of the central portion) are provided at the extreme left and right ends of the pn repeating structure. 3 and are formed.
  • anisotropic etching is performed using a silicon oxide film or the like formed by the CVD method as a mask material 41 e by a normal method, thereby obtaining the first main substrate of the semiconductor substrate.
  • a first groove group including a plurality of grooves 23 is formed on the surface.
  • the first groove group does not include the groove located at the end of the repeating structure in the final finished state.
  • a relatively high concentration of phosphorus ions is implanted into all side walls of the plurality of grooves 23 constituting the first groove group, thereby forming a phosphorus ion implanted region 3. .
  • the film 41e is removed by etching or the like.
  • a film 41 f such as a silicon oxide film is formed by a CVD method so as to fill all of the plurality of grooves 23 of the first groove group by a normal method.
  • This film 41f is patterned by photolithography and etching. Anisotropic etching is performed using the patterned film 41 f as a mask material.
  • a plurality of grooves 23 constituting the second groove group are formed so as to be alternately arranged with the grooves 23 of the first groove group.
  • This second groove group has a repeating structure in the final finished state. The groove located at the end is not included.
  • boron ions are implanted at a relatively high concentration into all side walls of the plurality of grooves 23 constituting the second groove group, and boron ion implanted region 4 is formed. . Thereafter, the film 41f is removed by etching or the like.
  • the steps in FIG. 98 and FIG. 100 may be interchanged, and the order is basically meaningless. This is the conventional method of manufacturing a twin-trench structure. The following steps are characteristic steps of the present embodiment.
  • a film 41 g such as a silicon oxide film is buried by the CVD method so as to fill all of the plurality of grooves 23 of the first and second groove groups. It is formed.
  • This film 41 g is patterned by photoengraving technology and etching technology, and an opening is formed on a region one step before the end of the pn repeating structure.
  • Anisotropic etching is performed using 41 g of the patterned film as a mask material.
  • the first outermost groove 23 is formed in a region one step before the outermost portion of the repeating structure.
  • phosphorus ion is implanted into both side walls of first endmost groove 23 at a relatively low concentration, and phosphorus ion implanted region 3 is formed. Thereafter, the film 41 g is removed by etching or the like.
  • a film 41 h such as a silicon oxide film is formed by a CVD method in a usual manner by a plurality of grooves 23 of the first and second groove groups and a first endmost groove 2. It is formed so as to embed all of 3.
  • This film 41h is patterned by photoengraving technology and etching technology, and an opening is formed on the region that is the end portion of the repeating structure. Anisotropic etching is performed using the patterned film 41 h as a mask material. As a result, the second outermost groove 23 is formed in the region that is the outermost portion of the repeating structure. Referring to FIG.
  • boron ions are implanted into the both side walls of second endmost groove 23 at a relatively low concentration to form boron ion implanted region 4. Thereafter, the film 4 lh is removed by etching or the like.
  • the steps of FIG. 102 and FIG. 104 may be interchanged, and the order is basically meaningless.
  • a film 24 such as a silicon oxide film is formed by a normal method so as to fill all the grooves 23 by a CVD method. After this, it is sandwiched between grooves 2 and 3 The entire device is subjected to a heat treatment so that the mesa region has a desired concentration distribution. As a result, the boron ion implanted region 4 and the phosphorus ion implanted region 3 diffuse around and form a p-type impurity region 4 and an n-type drift region 3.
  • this heat treatment step may be interchanged with the previous step of embedding the insulating film 24.
  • the period length of the pn repeating structure is twice as long as that of the STM structure, and the three-dimensional multiplex RESURF effect is hardly effective.
  • the main breakdown voltage tends to be low.
  • the groove at the end of the repetitive structure in the configuration in which the central portion has a twin trench structure and the active element portion has a MOS-FET structure (FIG. 96) is used as a counter.
  • a doping method that is, a manufacturing method in which the concentration is reduced by double implantation of the opposite conductivity type ion species will be described in detail with reference to FIGS. 106 to 115.
  • anisotropic etching is performed using a silicon oxide film or the like formed by the CVD method as a mask material 41 i by the usual method, thereby forming the first main surface of the semiconductor substrate.
  • a first groove group including a plurality of grooves 23 is formed.
  • the first groove group includes a groove located at the end of the repeating structure in a final finished state.
  • a relatively high concentration of phosphorus ions is implanted into all side walls of the plurality of grooves 23 constituting the first groove group, thereby forming phosphorus ion implanted region 3. .
  • the film 41i is removed by etching or the like.
  • a film 41j such as a silicon oxide film, is formed by a CVD method so as to fill all of the plurality of grooves 23 of the first groove group by a normal method. .
  • the film 41 j is patterned by photolithography and etching. Anisotropic raw etching is performed using the patterned film 41j as a mask material.
  • a plurality of grooves 23 constituting the second groove group are formed so as to be alternately located with the respective grooves 23 of the first groove group.
  • the second group of grooves includes a groove located at the end of the repeating structure in the final finished state.
  • a relatively high concentration of boron ions is implanted into all side walls of the plurality of grooves 23 constituting the second groove group to form boron ion implanted region 4. . Thereafter, the film 41j is removed by etching or the like.
  • the steps of FIG. 107 and FIG. 109 may be interchanged, and the order is basically meaningless. This is the conventional method of manufacturing a twin-trench structure. The following steps are characteristic steps of the present embodiment.
  • a film 41 k such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by a normal method.
  • this film 41 k is patterned by photoengraving technology and etching technology to form a first outermost groove 2 3 located one step before the outermost portion of the repeating structure.
  • the top is open.
  • Anisotropic etching is performed using the patterned film 41k as a mask material. Thereby, the embedded material in the first endmost groove 23 is removed.
  • boron ions are implanted at relatively low concentration into both side walls of first endmost groove 23 to form boron ion implanted region 4b. Thereafter, the film 4lk is removed by etching or the like.
  • a film 411 such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 233 by a normal method.
  • This film 4111 is patterned by photolithography technology and etching technology, and the second outermost groove 23 located at the outermost portion of the repeating structure is opened. Anisotropic etching is performed using the patterned film 4111 as a mask material. As a result, the inside of the second endmost groove 23 Is removed.
  • phosphorus ions are implanted into both side walls of second endmost groove 23 at a relatively low concentration to form phosphorus ion implanted region 3b. Thereafter, the film 411 is removed by etching or the like.
  • the steps in FIGS. 112 and 114 may be interchanged, and the order is basically meaningless.
  • a film 24 such as a silicon oxide film is formed by a CVD method so as to cover all the grooves 23 by a usual method. Thereafter, heat treatment is applied to the entire device so that the mesa region sandwiched between the grooves 23 has a desired concentration distribution. As a result, the boron ion implantation region 4 and the phosphorus ion implantation region 3 diffuse to the surroundings! ) -Type impurity region 4 and n-type drift region 3 are formed. On the side walls of the first and second endmost grooves 23, impurities of opposite conductivity type cancel each other out due to force center doping.
  • the impurity concentration of the impurity regions 3 and 4 located on the side walls of the first and second endmost grooves 23 becomes lower than the impurity concentration at the center.
  • this heat treatment step and the above-described step of embedding the insulating film 24 may be interchanged.
  • the period length of the pn repeating structure is twice as large as that of the STM structure, and the three-dimensional multiple RESURF effect is hardly effective.
  • the main breakdown voltage tends to be low.
  • the same ion species is implanted into both side walls of the groove, so there is no need to consider the complicated physical phenomenon of a decrease in effective concentration due to the diffusion of recoil ions to the opposite side. From below to a uniform concentration profile can be obtained. For this reason, there are advantages such as a large manufacturing margin (process window) that the groove shape does not affect much even if it is slightly curved or inclined.
  • the configuration of the present embodiment is different from the configuration shown in FIG. 96 in that the central portion has a twin-trench structure and the active element portion has a MOS-FET structure.
  • the configuration of the present embodiment has an advantage that the manufacturing is simple because only the outermost p-type impurity region of the pn repeating structure is reduced in concentration by one step.
  • the configuration of the present embodiment can be realized by the manufacturing method of Embodiment 27 or Embodiment 28 described above, but can also be realized by Embodiment 33 described later.
  • the configuration of the present embodiment is different from the configuration shown in FIG. 96 in that the central portion has a twin-trench structure, but the active element portion has a MOS
  • the pin diode structure is used instead of the FET structure, and only the p-type impurity region 4 at the end of the repeating structure is reduced in concentration.
  • the pin diode is formed by forming a p-type impurity region 21 on the first main surface side of the entire pn repeating structure, and electrically connecting to the anode electrode 22.
  • the configuration of the present embodiment can be realized by the manufacturing method of Embodiment 27 or Embodiment 28 described above, but can also be realized by Embodiment 33 described later.
  • the configuration of the present embodiment is different from the configuration shown in FIG. 96 in that the central portion has a twin-trench structure, but the active element portion is MOS- The difference is that a Schottky-Parier-diode structure is used instead of an FET structure, and only the pair of p-type impurity regions 4 at the extreme end of the p, n repeating structure is reduced in concentration.
  • the Schottky 'barrier' diode is configured such that the first main surface side of the entire pn repeating structure is electrically connected to the anode electrode 22 via the metal silicide layer 21a.
  • the remaining configuration is almost the same as the configuration shown in FIG. 96, and therefore, the same members will be denoted by the same reference characters and description thereof will be omitted.
  • the configuration of the present embodiment can be realized by the manufacturing method of Embodiment 27 or Embodiment 28 described above, but can also be realized by Embodiment 33 described later.
  • the configuration of the present embodiment is different from the configuration shown in FIG. 96 in that the central portion has a twin trench structure and the active element portion has a MOS-FET structure. However, they are different in that no active element is provided on the pair of p-type impurity regions 4 at the extreme end of the pn switching structure.
  • a pair of p-type impurity regions 21 is formed on a pair of p-type impurity regions 4 at the end of the pn repeating structure, and are electrically connected to source electrode 10.
  • Embodiment 33 As a third embodiment, a manufacturing method in which a DLT structure is applied to a twin 'trench structure to simultaneously form a high-concentration region at the center and a low-concentration region at the end of a pn repetition structure by a single ion implantation. Will be described in detail with reference to FIG. 106 to FIG.
  • anisotropic etching is performed using a silicon oxide film or the like formed by the CVD method as a mask material 41 i by the usual method, thereby forming the first main surface of the semiconductor substrate.
  • a first groove group including a plurality of grooves 23 at the center and grooves 23 of the DLT structure outside thereof is formed at the same time.
  • the number of grooves 23 of the DLT structure may be one or more.
  • phosphorus ions are implanted into all side walls of the plurality of grooves 23 constituting the first groove group, and a phosphorus ion implanted region 3 is formed. Thereafter, the film 41i is removed by etching or the like.
  • a film 41j such as a silicon oxide film is formed by a normal method so as to fill all the plurality of grooves 23 of the first groove group by a CVD method.
  • the film 41 j is patterned by photolithography and etching. Anisotropic etching is performed using the patterned film 41j as a mask material.
  • the plurality of central grooves 23 constituting the second groove group and the outer grooves 23 of the DLT structure constituting the second groove group are alternately arranged with the grooves 23 of the first groove group. Is formed.
  • the number of grooves 23 of the DLT structure may be one or more.
  • boron ions are implanted into all side walls of a plurality of grooves 23 constituting the second groove group, and boron ion implanted region 4 is formed. Thereafter, the film 41j is removed by etching or the like.
  • the steps of FIG. 107 and FIG. 109 may be interchanged, and the order is basically meaningless.
  • a film 41 k such as a silicon oxide film is formed by a CVD method so as to fill all of the plurality of trenches 23 by a normal method.
  • the insulator burying step and the preceding heat treatment step may be interchanged.
  • a relatively deep diffusion region such as a guard ring ⁇ MOS-FET: type body region
  • a guard ring ⁇ MOS-FET: type body region is not shown in the figure, but somewhere in the above-mentioned process or after these processes. Crab can be introduced as appropriate.
  • Embodiment 34 As a manufacturing method in which only the pn repetition period is Bi-pitch and the p-type impurity region and the n-type drift region are separated only at the time of implantation, referring to FIGS. It will be described in detail.
  • the manufacturing method of the present embodiment goes through the steps shown in FIG. Thereby, a plurality of grooves 23 are formed on the first main surface of the semiconductor substrate.
  • a film 4 lm such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by the usual method.
  • this film 4 lm is patterned by photoengraving technology and etching technology, and openings are formed on every other groove 23 among the plurality of grooves 23.
  • Anisotropic etching is performed using the patterned film 4 lm as a mask material.
  • the embedded material in every other groove 23 is removed.
  • Phosphorus ions are implanted at relatively high concentrations into both side walls of every other groove 23 from which the buried material has been removed, and a phosphorus ion implanted region 3 is formed. Thereafter, the film 4 lm is removed by etching or the like. Referring to FIG.
  • a film 41n such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by a normal method.
  • the film 4 1 n is Pataengu by photolithography and Etsuchingu technology, another every other groove 2 3 top is opened. Anisotropic etching is performed using the patterned film 41n as a mask material. As a result, the embedded material in another alternate groove 23 is removed. A relatively high concentration of boron ions is implanted into the side walls of every other groove 23 from which the buried material has been removed, thereby forming a boron ion implanted region 4. Thereafter, the film 4In is removed by etching or the like.
  • the steps in FIG. 12 1 and FIG. 12 may be interchanged, and the order is basically meaningless.
  • a film 41 o such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by a normal method.
  • the process up to this point is the process of forming a structure having the same Bi-pitch periodicity as the conventional twin 'trench structure.
  • the following process is the process of forming the low end of the pn repeating structure according to the present embodiment. This is a step of forming a concentration structure.
  • this film 41 o is patterned by photoengraving technology and etching technology, and is formed on the first outermost groove 23 located one step before the outermost portion of the repeating structure. Is opened. Anisotropic etching is performed using the patterned film 41 o as a mask material. Thereby, the embedded material in the first endmost groove 23 is removed.
  • boron ions are implanted into both side walls of the first endmost groove 23 at a relatively low concentration (about half the impurity concentration of phosphorus ion implantation region 3), and boron ions are implanted.
  • the ion implantation region 4b is formed. Thereafter, the film 41 o is removed by etching or the like.
  • a film 41p such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by the usual method.
  • This film 41p is patterned by photolithography and etching to open the second outermost groove 23 located at the outermost end of the repeating structure. Anisotropic etching is performed using the patterned film 41p as a mask material. Thereby, the embedded material in the second endmost groove 23 is removed.
  • phosphorus ions are implanted into both side walls of second endmost groove 23 at a relatively low concentration (about half the impurity concentration of boron phosphorus ion implantation region 4). The phosphorus implantation region 3b is formed. Thereafter, the film 41p is removed by etching or the like.
  • the steps in FIGS. 125 and 127 may be interchanged, and the order is basically meaningless.
  • a film 24 such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by the usual method. Thereafter, heat treatment is applied to the entire device so that the mesa region sandwiched between the grooves 23 has a desired concentration distribution. As a result, the boron ion implanted region 4 and the phosphorus ion implanted region 3 diffuse around and form the p-type impurity region 4 and the ⁇ -type drift region 3. On the side walls of the first and second endmost grooves 23, impurities of opposite conductivity type cancel each other out due to force center doping.
  • the impurity concentration of the impurity regions 3 and 4 located on the side walls of the first and second endmost grooves 23 becomes lower than the impurity concentration at the center.
  • this heat treatment step and the above-described step of embedding the insulating film 24 may be interchanged.
  • guard ring and MOS-FET which are the terminal structures, are formed.
  • the semiconductor device shown in FIG. 9 is completed.
  • the above-described counter-doping process may be repeated a plurality of times.
  • Embodiment 35 is a method in which a groove is formed once and a p-type impurity region and an n- type drain region are separated by only Bi-pitch implantation, and a groove having a DLT structure is applied to the end of the repetitive structure. The method will be described in detail with reference to FIGS.
  • a first groove group including a plurality of grooves 23 in a central portion and a groove 23 of a DLT structure outside the central portion A second groove group including a plurality of grooves 23 and a groove 23 having a DLT structure outside thereof is formed.
  • the grooves 23 of the first groove group and the grooves 23 of the second groove group can be formed so as to be located alternately.
  • the number of grooves 23 of each DLT structure of the first and second groove groups may be one or more.
  • a film 4 lm such as a silicon oxide film is formed by a normal method so as to fill all the grooves 23 by a CVD method.
  • this film 4 lm is patterned by photolithography and etching, and openings are formed on every other groove 23 out of the plurality of grooves 23. No ,.
  • Anisotropic etching is performed using the film 4 lm that has been termed as a mask material.
  • Phosphorus ions are implanted at relatively high concentrations into both side walls of every other groove 23 from which the buried material has been removed, and a phosphorus ion implanted region 3 is formed.
  • a film 41n such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by a normal method.
  • This film 41n is patterned by photoengraving technology and etching technology, and another alternate groove 23 is opened. Anisotropic etching is performed using the patterned film 41n as a mask material. As a result, the embedded material in another alternate groove 23 is removed. A relatively high concentration of boron ions is implanted into the side walls of every other groove 23 from which the buried material has been removed, thereby forming a boron ion implanted region 4.
  • the film 4In is removed by etching or the like.
  • the steps in FIG. 12 1 and FIG. 12 may be interchanged, and the order is basically meaningless.
  • a film 41 o such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by a normal method.
  • the insulator burying step and the preceding heat treatment step may be interchanged.
  • a step of forming a relatively deep diffusion region such as a p-type body region of a guard ring MOS FET is not shown in the figure, but somewhere in the above-described process or after any of these processes. Crab can be appropriately inserted.
  • Embodiment 36 a manufacturing method of forming a low-concentration region at the end of the repeating structure in a STM structure by multi-stage ion implantation with high energy will be described in detail with reference to FIGS. .
  • the manufacturing method according to the present embodiment first includes the steps shown in FIGS. 70 to 72. Thereby, a plurality of grooves 23 and a phosphorus ion implantation region 3 and a boron ion implantation region 4 formed on the side wall of each groove 23 are formed.
  • a film 41q such as a silicon oxide film is formed by a CVD method so as to fill all the grooves 23 by the usual method.
  • the method is the same as the method described in the other embodiments described above.
  • heat treatment may be performed to diffuse each of the implanted regions 3 and 4 from the side wall of the groove 23. However, in this example, no heat treatment is performed.
  • a resist pattern 31 V having a predetermined pattern is formed on film 41 q by photolithography.
  • the phosphorus ion implanted region is located at the end of the pn repeating structure or at a position deeper by one step than the end. 3a is formed.
  • FIG. 130 shows the case where the resist pattern 31 v is used as a mask through the thick buried film 4 1 q for injection, if necessary, the film 41 q is etched and then injected.
  • the resist pattern 31 V can also be removed, and implantation can be performed using only the pattern of the film 41 q as a mask.
  • phosphorus ions are implanted with medium energy, so that the end of the pn-repeated structure or one step before the end is repeated.
  • a region 3a for implanting phosphorus ions is formed at an intermediately deep position in the region.
  • the resist pattern 31 V as a mask, phosphorus ions are implanted at a low energy, so that the end of the pn-repeated structure or one step before the end is repeated.
  • a phosphorus ion implanted region 3a is formed at a shallow position in the region.
  • the resist pattern 31 V is removed by, for example, asshing.
  • the implantation concentration of the phosphorus ions implanted into the end portion of the n-repeated structure or the region one step before it is about half of the implantation concentration of the phosphorus ions implanted in the central portion.
  • the order of each of the above-described deep implantation (Fig. 130), intermediate implantation (Fig. 131), and shallow implantation (Fig. 132) can be interchanged.
  • the step of implanting phosphorus ions into the end portion of these pn-repeated structures or a region which is one step before the end portion is entirely the same as the above-described step of implanting boron ions or pretty ions into the central portion. They can be interchanged.
  • a resist pattern 31w having a predetermined pattern is formed on film 41q by photolithography.
  • resist pattern 31w as a mask, boron ions are increased.
  • a boron ion implantation region 4a is formed at the deepest position of the end portion of the pn-repeated structure or a region that is one step earlier than the end portion.
  • the resist pattern 3 lw is used as a mask through the thick buried film 4 1 q is described as a mask, but if necessary, the film 41 q is etched and then injected. Alternatively, the resist pattern 3 lw can also be removed, and the implantation can be performed using only the pattern of the film 41 q as a mask.
  • boron ions are implanted at a medium energy, so that the end portion of the pn-repeated structure or one step more than that is obtained. Boron ion-implanted region 4a is formed at a position slightly deeper in the middle of the region before this.
  • boron ion is ion-implanted at a low energy using resist pattern 31w as a mask; A boron ion implanted region 4a is formed at a shallow position in the region just before this. Thereafter, the resist pattern 31w is removed by, for example, asshing.
  • the implantation concentration of boron ions implanted into the region just before this is about half of the implantation concentration of boron ions implanted in the central part.
  • the order of the above-described deep implantation (Fig. 133), intermediate implantation (Fig. 134), and shallow implantation (Fig. 135) can be interchanged.
  • the step of implanting low-concentration boron ions into these outermost portions or the region one step before this is performed by the above-described step of implanting high-concentration boron ions or phosphorus ions into the central portion, or pn.
  • the entire process can be replaced by a low-concentration phosphorus ion implantation process into the end portion of the repetitive structure or a region one step before the end portion.
  • a heat treatment is performed so that each of a plurality of boron ion implanted regions 4a and a plurality of phosphorus ion implanted regions 3a arranged in the depth direction of the semiconductor substrate is surrounded. And a p-type impurity region 4 and an n-type drift region 3 forming a pn repeating structure are formed. After that, the MOS-FET components and electrodes are formed.
  • the force S indicating the connected n-type drift region 3 and the p-type impurity region 4 in two levels, low concentration and high concentration is actually nil.
  • the concentration changes stepwise and continuously.
  • the low-concentration p-type impurity region 4 at the n end of the pn-repeated structure has a undulating cross-sectional shape that spreads somewhat to the periphery in a portion with a high impurity concentration, but details are omitted for simplicity.
  • Embodiment 37 is a case in which high-energy ion implantation is performed in multiple stages at the time of lowering the concentration at the extreme end of the pn repetition structure of the STM structure, and the p-type impurity region is!).
  • the manufacturing method in the case where it is located at the outermost part will be described in detail with reference to FIGS.
  • the manufacturing method of the present embodiment first passes through the steps shown in FIGS. 70 to 72, and further passes through the steps shown in FIGS.
  • the plurality of trenches 23, the phosphorus ion implantation region 3 and the boron ion implantation region 4 formed on both side walls of each trench 23, the film 41q filling each trench 23, and the pn repeating structure A phosphorus ion implanted region 3a located one step before the end is formed.
  • a resist pattern 31X having a predetermined pattern is formed on film 41q by photolithography.
  • a boron ion implanted region 4a is formed at a deep position in the region that is the endmost portion of the pn repeating structure.
  • the resist pattern 31x is used as a mask through the thick buried film 41q is described as a mask, but if necessary, the film 41q is etched and then injected.
  • the resist pattern 31 X can also be removed, and the implant can be performed using only the pattern of the film 41 q as a mask.
  • boron ion is implanted with medium energy using resist pattern 31X as a mask, so that the region which is the end portion of the pn-repeated structure has a middle depth.
  • a nitrogen ion implanted region 4a is formed at the position.
  • boron ion is implanted at a low energy using the resist pattern 31X as a mask, so that boron is located at a shallow position in the region which is the end portion of the pn-repeated structure.
  • An ion implantation region 4a is formed. Thereafter, the resist pattern 31X is removed by, for example, asshing.
  • the implantation concentration of boron ions implanted into the extreme end of the pn-repeated structure in the steps shown in FIGS. 1337 to 1339 is about half the implantation concentration of boron ions implanted in the center.
  • the order of the above-described deep implantation (FIG. 1337), intermediate implantation (FIG. 1338), and shallow implantation (FIG. 1339) can be interchanged. You.
  • the step of implanting low-concentration boron ions into these outermost portions is only one step higher than the above-described step of implanting high-concentration boron ions or phosphorus ions into the central portion, or the outermost portion of the Pn repeating structure. The whole process can be replaced with the process of implanting low concentration phosphorus ions into the central part.
  • a heat treatment is performed so that each of a plurality of boron ion implanted regions 4a and a plurality of phosphorus ion implanted regions 3a arranged in the depth direction of the semiconductor substrate is surrounded.
  • the p-type impurity region 4 and the n-type drift region 3 which are diffused and integrated to form a pn repeating structure are formed.
  • the MOS-FET components and electrodes are formed.
  • FIG. 140 shows the connected n-type drift region 3 and the p-type impurity region 4 in two stages of a low concentration and a high concentration for simplicity, they are actually stepless. The concentration changes continuously.
  • the low-concentration p-type impurity region 4 at the extreme end of the pn-repeated structure has a undulating cross-sectional shape that spreads somewhat to the outer periphery in a portion with a high impurity concentration, but details are omitted for simplification. I have.
  • Embodiments 38 to 40 show configurations in which an active element is not formed at the end of the pn repeating structure, as shown in FIGS.
  • the configuration of the embodiment 38 is different from the configuration of FIG. 3 in that the P-type impurity region 4 and the n-type drift region 3 are located at the extreme left and right ends of the pn repeating structure. This is common in that only one set (one step) is reduced in density, but differs in that no MOS-FET as an active element is formed on the reduced density region.
  • a p-type impurity region 5 is formed on the low-concentration p-type impurity region 4 and the n-type drift region 3 at the extreme end of the pn-repeated structure, and is electrically connected to the source electrode 10.
  • the n + source region 6 ⁇ the gate electrode 9 which is a component of the MOS-FET is not formed.
  • the configuration of the embodiment 39 is different from the configuration of FIG. 87 at the extreme end of the pn turn-back structure in the Trench parallel Gut structure STM;
  • the common feature is that only one set (one step) of the object region 4 and the n-type drift region 3 is reduced in concentration, but the active element MISFET is not formed on the reduced concentration region. Differs in that:
  • a p-type impurity region 21 is formed on the low-concentration p-type impurity region 4 and the n-type drift region 3 at the extreme end of the pn-repeated structure, and is electrically connected to the source electrode 10.
  • N + source region 6 ⁇ gate electrode 9 which is a component of FET is not formed.
  • the concentration is reduced by p-type impurity region 4 at the extreme end of the pn repeating structure in the buried multilayer epitaxy structure. It is common in that the MOS-FET, which is the active element, is not formed on the lightly doped region.
  • a p-type impurity region 5 is formed on the low-concentration p-type impurity region 4 at the extreme end of the pn repeating structure, and is electrically connected to the source electrode 10. No n + source region 6 ⁇ gate electrode 9 is formed.
  • FIG. 144 and 145 a configuration in which the extreme end of the pn repeating structure of the lateral power MOSFET mounted on the SOI (Semiconductor On Insulator) substrate is reduced in concentration will be described in detail with reference to FIGS. 144 and 145.
  • FIG. 144 and 145 a configuration in which the extreme end of the pn repeating structure of the lateral power MOSFET mounted on the SOI (Semiconductor On Insulator) substrate is reduced in concentration
  • a semiconductor layer 60 is formed on a silicon substrate 51 via an insulating film 52 such as a silicon oxide film. Then, in the semiconductor layer 60, a lateral power MOS FET having a low concentration at the extreme end of the present invention: a pn repeating structure is formed.
  • P-type impurity regions 4 and n-type impurity regions 3 are alternately and repeatedly formed to form a pn repeat structure. And, as shown in Fig. 145, one set of the end of this pn repeating structure! ) Low concentration in two stages with n combinations as one unit It is tempered.
  • the p-type region 5 is formed so as to form a pn junction with the n-type impurity region 3 and to be electrically connected to the p-type impurity region 4. Further, n + source region 6 is formed such that a part of p-type region 5 is sandwiched between n-type impurity region 3.
  • Gate electrode layer 9 is formed to face p-type region 5 interposed between n-type impurity region 3 and n + source region 6 via gate insulating layer 8. The gut electrode layer 9 extends along the pn repetition direction on the first main surface.
  • n + region 54 and an nb region 53 are formed on the opposite side of the p-type region 5 of the pn repeating structure, and the n + region 54 is electrically connected to the drain electrode.
  • a groove may be provided between the p-type impurity region 4 and the n-type impurity region 3.
  • the groove 23 buried in the insulator 24 or the like is located between the sp-type impurity region 4 and the n-type impurity region 3.
  • the low-concentration region at the extreme end of the pn-return structure is formed by performing counter ion implantation (counter doping) on the side wall of the groove located at the end of the repetitive structure. Is formed. Conversely, by implanting an impurity of the same conductivity type as the impurity already implanted into the side wall of the groove located at the center of the pn repeating structure, the pn repeating structure at the central portion is! ) The concentration of the layer 4 and the n-layer 3 may be increased, so that the impurity region on the side wall of the groove at the end of the repeating structure may be a relatively low concentration region.
  • this will be described in detail.
  • the p-type impurity regions 4 and the n-type impurity regions 3 having relatively low concentrations are formed on the side walls of the trench 23 by first performing the steps of FIGS. 79 to 81. You. Thereafter, the embedded material in the groove 23 at the center of the pn repeating structure is removed. Then, a p-type impurity is further injected into p-type impurity region 4 on one side wall of trench 23 at the center, and an n-type impurity is further implanted into n-type impurity region 3 on the other side wall.
  • the groove at the center of the repetitive structure 23 ) -Type impurity region 4 and n-type impurity region 3 are increased in concentration, so that impurity regions 3 and 4 on the side walls of the groove 23 at the end of the repeating structure are relatively low-concentration regions.
  • the p-type impurity regions 4 and n-type impurity regions 3 of relatively low concentration are formed on the side walls of trench 23 by first performing the steps of FIGS. And are formed. After that, the embedded material in the groove 23 at the center of the pn switching structure is removed.
  • p-type impurities are further implanted into the p-type impurity regions 4 on both side walls of the groove '23 in the central portion, and into the n-type impurity regions 3 on both side walls of another groove 23 in the central portion. Further, n-type impurities are implanted. As a result, the concentration of the p-type impurity region 4 and the n-type impurity region 3 on the side wall of the groove 23 at the center of the repeating structure is increased, and the impurity region 3 on the side wall of the end portion of the repeating structure is thereby increased. , 4 are relatively low concentration areas. Also, in the embodiment 34, firstly, through the steps of FIGS.
  • the side walls of the groove 23 are formed with relatively low-concentration p-type impurity regions 4 and n-type impurity regions 3. Is formed. Thereafter, the embedded material in the groove 23 at the center of the pn repeating structure is removed. Then, p-type impurities are further implanted into the p-type impurity regions 4 on both side walls of the central groove 23, and further into the n-type impurity regions 3 on both side walls of another central groove 23. An n-type impurity is implanted.
  • the concentration of the p-type impurity region 4 and the n-type impurity region 3 on the side wall of the groove 23 at the center of the repeating structure is increased, and the impurity region 3 on the side wall of the end portion of the repeating structure is thereby increased.
  • 4 are relatively low concentration areas.
  • the concentration of the impurity region located at the end of the p ⁇ repeating structure is lower than that in the center is described, but as described in Embodiment 1.
  • the same effect can be obtained even when the total effective charge amount of the impurity region located at the extreme end of the ⁇ ⁇ repeating structure is made smaller than that of the central region.
  • the present invention it is possible to improve the main withstand voltage of a power semiconductor device applying the three-dimensional multiplex RESURF principle, particularly in a wide range of the element withstand voltage of 20 to 600 OV, and a trade-off between the main withstand voltage and the on-resistance.
  • the relationship can also be improved, resulting in less power loss, smaller chip size, and lower cost.
  • the present invention can be advantageously applied particularly to a power semiconductor device and a method of manufacturing the power semiconductor device to which the three-dimensional multiplexing RESURF principle is applied in a wide range of element withstand voltage of 20 to 600 V.

Description

明細書 半導体装置およびその製造方法 技術分野
本発明は、 半導体装置およびその製造方法に関するもので、 特に、 電力半導体 装置の性能の改良や、 歩留りの改善に関するものである。 背景技術
従来型 M O S — F E T ( Metal Oxide Semiconductor - Field Effect Transistor) の一様な n型ドリフト層の代りに、 R E S U R F (Reduced SU face Field)効果と呼ばれる電界緩和現象を応用した微細な！)型と n型層の繰返し構造 を用いた素子が、 たとえば U S P 6， 0 4 0 , 6 0 0などで提唱されている。 こ の素子において、 オン状態では、 従来構造の一様な nドリフト層の濃度より 1桁 程度高い不純物濃度の n型ドリフト層により低オン抵抗が得られ、 オフ状態では、 n / p層の 3次元的な多重 R E S U R F効果により全体の電界が緩和される。 こ れにより、 単独の高濃度 n型ドリフト層のみで通常得られる主耐圧の数倍の耐圧 を実現でき、 原理的には、 主耐圧と比オン抵抗の関係を限定した S i限界 （比抵 抗率は主耐圧の 2 . 5乗に比例する R o n、 s p = 5 . 9 3 X 1 0— 9B V2·5) を切 ることができる S TM (Super Trench power M0S - FET) 構造が得られる。
しかしながら、 実素子においては、 チップの端の部分で、 この微細な！)型と n 型層の繰返し構造を無限に繰返すことができないために、 繰返しが途切れる終端 構造 「Termination」 部分での主耐圧の低下が激しいという問題があった。 以下、 このような観点から、 従来技術とその問題点について説明する。
図 1 4 8は、 従来の半導体装置の第 1の構成を概略的に示す断面図であり、 具 体的な能動素子構造として MO S - F E Tを想定した場合に相当する構成を示す。 図 1 4 8を参照して、 M〇S— F E Tの n+ドレイン領域 1 0 1の第 1主面側に nーェピタキシャル層 1 0 2が形成されている。 この n—ェピタキシャル層 1 0 2 内に、 n型ドリフト領域 1 0 3と p型不純物領域 1 0 4とが交互に繰返された p n繰返し構造が形成されている。
なお、 この p n繰返し構造における素子中央付近は説明の便宜上省略している が、 通常、 この部分に数百から数万組の n型ドリフト領域 1 0 3と ρ型不純物領 域 1 0 4との組合せが繰返し存在する。 1組の n型ドリフト領域 1 0 3の n型不 純物濃度と p型不純物領域 1 0 4の！)型不純物濃度とは、 実質的に同一となるよ うに設定されている。
型不純物領域 1 0 4の第 1主面側には、 p型ボディ領域 1 0 5が形成されて いる。 この p型ボディ領域 1 0 5は n型ドリフト領域 1 0 3の第 1主面側の少な くとも一部上にも位置しており、 n型ドリフト領域 1 0 3と主たる p n接合を構 成している。 この p型ボディ領域 1 0 5内の第 1主面には、 MO S— F E Tの n +ソース領域 1 0 6と、 p型ボディ領域 1 0 5への低抵抗コンタクトをとるため の P+コンタクト領域 1 0 7とが並んで形成されている。
n型ドリフト領域 1 0 3と n+ソース領域 1 0 6とに挟まれた！)型ボディ領域 1 0 5にゲート絶縁膜 1 0 8を介して対向するように第 1主面上にゲート電極 1 0 9が形成されている。 このゲート電極 1 0 9に正電圧が印加されると、 ゲート 電極 1 0 9に対向する p型ボディ領域 1 0 5が n型に反転してチャネル領域が形 成される。
n+ソース領域 1 0 6と p+コンタクト領域 1 0 7とに電気的に接続するように、 第 1主面上に、 たとえばアルミニウム （A 1 ) を含む材質よりなるソース電極 1 1 0が形成されている。
n+ドレイン領域 1 0 1に接するように第 2主面上にドレイン金属配線 1 1 1 が形成されている。
なお実素子においては、 ソース電極部分は、 第 1主面上の層間絶縁膜に設けら れたコンタクトホールを通じて、 かつバリアメタルを介して 11 +ソース領域 1 0 6および p +コンタクト領域 1 0 7に電気的に接続されている。 しかし、 本願に おいては、 その部分は重要ではないため全ての図においてソース電極部分は簡略 化されて実線を交えて表現されている。
また実素子においては、 n+ドレイン領域 1 0 1は有効素子部分の厚みに比べ て数倍から数十倍厚いが、 簡略化のため図においては n+ドレイン領域 1 0 1が 有効素子部分よりも薄いように表現されている。 これらに限らず、 図中の各寸法 は、 表現の簡略化のために、 縮尺や寸法比率などはデフォルメされており、 必ず しも正確なものではない。
p n繰返し構造の終端構造として、 たとえば p型不純物領域 1 1 5よりなる多 重のガードリング構造が設けられている。
この構成において、 n型ドリフト領域 1 0 3と; p型不純物領域 1 0 4との各々 は、 P n繰返し構造の中央部と端部とで実質的に同一の不純物濃度を有している。 図 1 4 9は、 従来の半導体装置の第 2の構成を概略的に示す断面図である。 図 1 4 9を参照して、 この構成においては、 n—ェピタキシャル層 1 0 2が埋め込 み多層ェピタキシャル構造を有しており、 p型不純物領域 1 0 4が半導体基板の 深さ方向に一体化した複数の p型領域 1 0 4 aから構成されている。 この構成に おいても、 p型不純物領域 1 0 4の各々は、 p n繰返し構造の中央部と端部とで 実質的に同一の不純物濃度を有している。
ただし、 各!)型不純物領域 1 0 4の上下方向の濃度分布はもともとある構造で、 これは製造方法に起因する濃度分布であり、 本発明で議論する横方向の繰返し部 分での濃度勾配とは無関係である。 また、 図中では、 簡単のために、 上下方向の 濃度勾配は 2段階でしか描いていないが、 実際には、 この濃度は連続的に変化す るものである。
この従来例における製造方法の特徴は、 埋め込み層形成の工程を簡略化する目 的で、 p型層と濃度がバランスする程度に比較的高濃度の n_ェピタキシャル層 1 0 2を使う点である。 このように n—ェピタキシャル層 1 0 2内に p'型の埋め 込み拡散層 1 0 4 aを形成してから熱処理をかけるため、 ρ型不純物領域 1 0 4 が良く知られた串刺し団子状になる。
図 1 5 0は、 従来の半導体装置の第 3の構成を概略的に示す断面図である。 図 1 5 0を参照して、 この構成においては、 n型ドリフト領域 1 0 3と p型不純物 領域 1 0 4とを 1組として、 その 1組の p n組合せの間に、 埋込み物 1 2 4で充 填された溝 1 2 3が配置されている。
この図 1 5 0に相当する構造の電界集中の様子を示したのが、 図 1 5 1である。 この図において黒い部分が電界集中の高い部分を示しているが、 p n繰返し構造 が途切れる部分 （矢印で示す領域） で電界が集中していることが分かる。
ただし、 この図 1 5 1では、 終端構造部分は、 F L R (Field Limiting Ring) もしくは F F R (Floating Field Ring) と呼ばれる多重のガードリング ではなく、 F P (Field Plate) 構造を採用している。
なお、 図 1 4 9および図 1 5 0に示す構成のうち上記した以外の構成は、 図 1
4 8に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
上述のように第 1〜第 3の従来例では、 p n繰返し構造が途切れる部分に、 ガ ードリング、 F L R、 J T E (Junction Termination Extension) 、 F Pなどの 通常の終端構造を組み合せた構造がある。 しかし、 このような終端構造を組み合 せただけでは、 p n繰返し構造が途切れる部分では、 p n繰返し構造の中央部で 得られるセル内の高耐圧よりも遥かに低い耐圧しか得られない。 このため、 素子 は動作するものの、 結果として、 主耐圧とオン抵抗のトレードオフ関係が改善さ れないという問題があつた。
また、 p n繰返し構造の途切れた部分の外側で、 p型層と n型層の特殊な濃度 設定をすることにより、 主セル部分の高耐圧を損なわない方法として、 次の先行 例 1の内容が発表されている。 しかし、 この手法によっても、 後述の理由により、 実現が難しいという問題がある。
上記先行例 1は、 たとえば、 I S P S D 2 0 0 0 ( International Symposium on Power Semiconductor Devices & ICs)で発表された、 CPES (Center for Power Electronics Systems), Virginia Polytechnic Institute and State University, ."Junction Termination Technique for Super Junction Devices" である。
この先行例 1は、 P n繰返し構造の終端構造そのものの改変を示したものであ る。
また上記先行例 1には、 図 1 5 2に示す構成が示されている。 図 1 5 2を参照 して、 ρ層 2 0 4と n層 2 0 3の繰返しが途切れる部分から、 n層の厚み （深 さ） Rを半径とする 1 / 4円の扇型になるような、 実効的な導電型および濃度が 低濃度の P—領域とみなせるものが形成される。 しかし、 実際に IT領域を、 この ような濃度分布を持って形成することはできない。 このため、 実効的な P—領域 の濃度分布が、 図 1 5 3に示したような減衰曲線になる必要がある。
これを実現するためには、 図 1 5 4に示す S J T ( Super Junction Termination) 構造のように、 n型領域 2 0 3の濃度も幅も一定にし、 かつ p型 領域 2 0 4の濃度は一定で幅を変更する構成が用いられている。 これにより、 実 効的な濃度を変えたのと同じ効果を引出すことができると先行例 1には記されて いる。
また、 その際に要求されているのは、 あくまで、 図 1 5 5に示したような等ポ テンシャル面が等間隔の扇形に並ぶような形であり、 かつ表面に露出している電 界強度分布がジグザグであり、 その山と山、 谷と谷同志が同じ高さと深さになる ことである。
またこの先行例 1では、 P i領域 2 0 4と n i領域 2 0 3との各濃度が、 単一の 拡散層内で上下左右に一様であることを仮定している。 しかし、 p n濃度比の関 係であるとは言え、 濃度の絶対値が大きく変化する場合には、 関係式が成立しな くなるか、 その関係を記述するのが極めて煩雑になり近似の精度も落ちるため、 先行例 1の本来の効果を発揮しにくいという問題点もある。
具体的には、 先行例 1の本文に、 2頁目右欄〜 3頁目左欄の "Along the SJT surface, 〜in the fol lowing calculation. " という記述がなされている。 この 記述では、 最表面の電界分布が臨界破壊電界に到達しないように各部分の濃度と 幅に代表される体積が先行例 1中の （5 ) 式を満足するように設定されれば良い ことになつている。
換言すれば、 この先行例 1は、 S J T、 すなわち 「超接合終端構造」 という文 字通りに、 繰返しセル部分の超接合構造を、 いかに終端構造部分まで延長して、 終端構造をも含んだ形での素子全体の設計を開示しているものであり、 中央の繰 返しセル部分と終端構造とが一対一に対応して不可分になっているものであり、 非常に限定的な構造であるが、 本発明では、 繰返しセル部と一般的な終端構造部 分との 「繋ぎ方」 を記述したものであって、 本質的に異なっている。
図 1 5 3の動径方向の p型ァクセプター濃度分布で要求される分布を、 p n層 の繰返しによって形成した場合に、 最表面の電界分布が、 ジグザグ状になるが、 その山と山、 谷と谷が全て同じであれば、 最大の耐圧が得られる。 そのため、 図
1 5 5に示したように等ポテンシャル面 (線)が等間隔で扇型に分布するように、 n、 p領域 2 0 3、 2 0 4の濃度を一定とした場合には、 各領域 2 0 3、 2 0 4 の幅で調整する必要がある。
また S J Tは、 以下の 2点の問題点があるため実用的ではないと考えられる。 まず、 S J T構造を構成するための濃度規定が複雑で、 設計にあたっては事前 に終端構造部とは違う繰返しセル部の濃度配置を詳細に検討した上で、 それに合 致する個別の設計を、 S J T部分に施す必要があり、 加えて、 半導体チップの物 理的 '機械的な最終端まで構造を作り込む難しさがある。 一方、 本発明は、 繰返 しセル部の最終端近傍の相対濃度を、 比較的単純な算術で調整するだけで良いの で、 設計も製造方法も簡便であるという利点がある。
2点目は、 S J T構造は、 埋込み多層ェピタキシャル成長法による製造の場合 にのみ実現可能であり、 トレンチ側壁拡散を用いる場合には、 事実上製造できな いなど、 汎用性に欠ける点もある。
さらに、 先行例 1の本文中にもあるように、 この手法は多層ェピタキシャル構 造への応用が原理的には可能ではあるけれど、 トレンチ方式を応用した素子構造 には製造技術上、 適用不可能であるため汎用性にかけるという問題もある。 次に、 U S P 5 , 4 3 8 , 2 1 5に開示された技術を先行例 2として図 1 5 6 を用いて説明する。
図 1 5 6を参照して、 縦型 MO S— F E Tは、 低 nドーピングされた内部領域 3 0 1を有している。 半導体基体の上側表面 3 0 2内には反対の導電型 （p ) の ベース領域 3 0 3が設けられている。 ベース領域 3 0 3内には第 1導電型 （n) のソース領域 3 0 4が埋め込まれている。 表面 3 0 2上に絶縁されてゲート電極 3 0 8が配置されている。 他方の表面 3 0 6には内部領域 3 0 1と同じ導電型の 高ドーピングされたドレイン領域 3 0 7が設けられている。
内部領域 3 0 1内には逆電圧の際に広がる空間電荷領域の範囲内に補助半導体 領域 3 1 1 , 3 1 2が配置されている。 内部領域とは反対の導電型の少なくとも 2つの領域 3 1 1が設けられている。 領域 3 1 1間には内部領域 3 0 1と同じ導 電型 （n ) を有し内部領域よりも高くドーピングされた補助領域 3 1 2が配置さ れている。 その補助領域は単一の領域によってあらゆる側から取囲まれている。 この単一の領域は領域 3 1 2と同様に内部領域と同じ導電型を有しているが、 .内 部領域よりも高ドーピングされている。
この構成においては、 能動セルが形成されている部分が低濃度の n—領域 3 0 1の中に埋め込まれる構成を示しているが、 この外周部分の不純物濃度について の記載は特になく、 セル部分の構成方法についてのみ議論されている。
また一般的には、 この先行例 2の p n繰返し構造を形成していない部分の不純 物濃度は、 従来構造 （p n繰返しのない構造） のパワー MO S— F E Tで設定さ れる素子耐圧に製造マージン程度の余裕をみた値から逆算される不純物濃度に設 定されると推定される。 しかし、 それでは、 p n繰返し構造における終端構造部 分の電界分布は三角形になり、 セル部分で実現している台形状の電界分布と異な る。 このため、 上記先行例 1と同じく、 繰返しセル内部と終端構造部分との電界 分布の違いが大きくなり、 従来型の MO S— F E T構造に比べて、 主耐圧とオン 抵抗の関係は改善されるものの、 本来セル部分で得られる高耐圧を実現し得ない という問題があった。 発明の開示
本発明の目的は、 3次元多重 R E S U R F効果に基づく半導体装置において、 主耐圧とオン抵抗の間のトレ一ドオフ関係を改善する構造と、 その構造を実現で きる製造方法とを提供することである。
本発明の半導体装置は、 第 1導電型の半導体基板内に、 第 1導電型の第 1不純 物領域と第 2導電型の第 2不純物領域とが並んだ構造が 2回以上繰返された繰返 し構造を有する半導体装置において、 繰返し構造の最端部 （outermost portion) に位置する第 1および第 2の不純物領域のいずれかである低濃度領域 が、 繰返し構造を構成するすべての第 1および第 2不純物領域の中で最も低い不 純物濃度もしくは最も少ない総合的な実効電荷量を有することを特徴とするもの である。
本発明の半導体装置によれば、 繰返し構造の最端部の濃度を一部、 中央部分よ りも低濃度化したことにより、 中央部のセル繰返し部分で用いている強い 「3次 元的な多重 R E S U R F効果」 を徐々に緩める 「緩衝領域」 を設けることで、 ガ —ドリングやフィールド ·プレートなどで構成された従来型のいわゆる 「終端構 造 （Termination structure) 」 部分との接続を容易にし、 強い 「3次元的な多 重 R E S U R F効果」 部分といわゆる 「終端構造」 部分との接続の 「不整合」 に よって起こる主耐圧低下を抑制できる。
上記半導体装置において好ましくは、 低濃度領域の不純物濃度が、 低濃度領域 よりも繰返し構造の中央部側にある第 1および第 2不純物領域のいずれかである 高濃度領域の不純物濃度の 3 0 %以上 7 0 %以下である。
このように不純物濃度を調整することにより、 p n繰返し構造の中央部から半 導体基板の第 1導電型領域への濃度勾配を連続的とみなせる範囲で調整すること が可能となる。
上記半導体装置において好ましくは、 低濃度領域と高濃度領域との間に位置す る前記第 1および第 2の不純物領域のいずれかである中間濃度領域の不純物濃度 が、 低濃度領域の不純物濃度よりも高く、 かつ高濃度領域の不純物濃度よりも低 い。
このように中間濃度領域を設けることにより、 さらに p n繰返し構造の中央部 から半導体基板の第 1導電型領域への濃度勾配を連続的に変化させることが可能 となる。
上記半導体装置において好ましくは、 半導体基板は互いに対向する第 1主面と 第 2主面とを有しており、 繰返し構造を構成する複数の第 1不純物領域の少なく とも 1つの第 1主面側の少なくとも一部に、 第 1不純物領域と主たる p n接合を 構成するように第 2導電型の第 3不純物領域が形成されており、 繰返し構造の第 2主面側には第 1導電型の第 4不純物領域が形成されている。
このように、 本発明は縦型構造を有する素子に適用することができる。
上記半導体装置において好ましくは、 第 1不純物領域と主たる p n接合を構成 する第 3不純物領域は、 絶縁ゲート型電界効果トランジス夕部のボディ領域であ る。
このように、 本発明は MO S - F E Tを有する素子に適用することができる。 上記半導体装置において好ましくは、 繰返し構造の最端部に位置する低濃度領 域は、 能動素子を構成しない。
これにより、 スイッチング動作時に不安定になりやすい濃度勾配をつけた低濃 度領域には、 M O S— F E Tなどの素子を形成せずに、 耐圧だけを保持させるこ とができ、 安定したスイッチング動作を得ることもできる。
上記半導体装置において好ましくは、 特定の一方向に延在する第 1不純物領域 の端近くの上部の少なくとも一部に形成された第 2導電型の第 3不純物領域と、 特定の一方向とは逆方向の第 1不純物領域の端近くの上部の少なくとも一部に形 成された第 1導電型の第 4不純物領域と、 第 3不純物領域に電気的に接続された 第 1電極と、 第 4不純物領域に電気的に接続された第 2電極とがさらに備えられ、 第 1および第 2電極はともに第 1主面上に形成されている。
このように、 本発明は横型構造を有する素子に適用することができる。
上記半導体装置において好ましくは、 半導体基板は互いに対向する第 1主面と 第 2主面とを有し、 かつ第 1主面に複数の溝を有し、 繰返し構造は、 第 1および 第 2不純物領域が溝を挟んで並ぶ構造が 2回以上繰返された構造を有する。
このように、 本発明は溝を有する素子、 たとえば S T (Super Trench) 系の素 子に適用することができる。
上記半導体装置において好ましくは、 低濃度領域の不純物濃度が、 低濃度領域 よりも繰返し構造の中央部側にある第 1および第 2不純物領域のいずれかである 高濃度領域の不純物濃度の 3 0 %以上 7 0 %以下である。
このように溝を有する素子において不純物濃度を調整することにより、 p n繰 返し構造の中央部から半導体基板の第 1導電型領域への濃度勾配を連続的とみな せる範囲で調整することが可能となる。 ,
上記半導体装置において好ましくは、 低濃度領域と高濃度領域との間に位置す る第 1および第 2の不純物領域のいずれかである中間濃度領域の不純物濃度が、 低濃度領域の不純物濃度よりも高く、 かつ高濃度領域の不純物濃度よりも低い。 このように溝を有する素子において中間濃度領域を設けることにより、 さらに P n繰返し構造の中央部から半導体基板の第 1導電型領域への濃度勾配を連続的 に変化させることが可能となる。
上記半導体装置において好ましくは、 複数の溝に囲まれた半導体基板のメサ部 分の一方側面に第 1不純物領域が形成されており、 他方側面に第 2不純物領域が 形成されており、 かつ第 1不純物領域の前記第 1主面側の少なくとも一部に、 .第 1不純物領域と主たる p n接合を構成するように第 2導電型の第 3不純物領域が 形成されている。
このように、 本発明は S T系のメサ領域を持つような素子に適用することがで さる。
上記半導体装置において好ましくは、 第 1不純物領域と主たる p n接合を構成 する第 3不純物領域は、 絶縁ゲート型電界効果トランジス夕部のボディ領域であ る。
このように、 本発明は S T系の素子において M〇S— F E Tを有する素子、 す なわち S TM (Super Trench power M0S-FET) に適用することができる。
上記半導体装置において好ましくは、 繰返し構造の最端部に位置する低濃度領 域は、 能動素子を構成しない。
これにより、 S T系の素子において、 スイッチング動作時に不安定になりやす い濃度勾配をつけた低濃度領域には、 MO S— F E Tなどの素子を形成せずに、 耐圧だけを保持させることができ、 安定したスィツチング動作を得ることもでき る。
上記半導体装置において好ましくは、 複数の溝の最端部に位置する溝は、 第 1 主面において複数の第 1の孔が所定方向に沿って間隔をあけて配置された点線状 の表面パターンを有する第 1の点線状溝であり、 低濃度領域は第 1の点線状溝の 一方側壁に位置する う形成されている。
このように、 本発明は点線状溝を有する素子、 すなわち D L T (Dotted Line Trench) 構造を有する素子に適用することができ、 製造工程を簡略化することが できる。
上記半導体装置において好ましくは、 第 1の点線状溝を構成する複数の第 1の 孔の第 1主面における一方側壁の長さの総和が、 第 1の点線状溝よりも中央部側 において連続的に延びる溝の第 1主面における一方側壁の長さの 3 0 %以上 7 0 %以下である。
このように、 D L T構造を有する素子において、 点線状溝の穴の長さと間隔を 調整することにより、 低濃度領域の不純物濃度を調整することができる。 これに より、 P n繰返し構造の中央部から半導体基板の第 1導電型領域への濃度勾配を 連続的とみなせる範囲で調整することが可能となる。
上記半導体装置において好ましくは、 第 1の点線状溝と連続的に延びる溝との 間に位置する溝が、 第 1主面において複数の第 2の孔が所定方向に沿って間隔を あけて配置された点線状の表面パターンを有する第 2の点線状溝であり、 第 2の 点線状溝を構成する複数の第 2の孔の第 1主面における一方側壁の長さの総和が、 第 1の点線状溝を構成する複数の第 1の孔の第 1主面における一方側壁の長さの 総和よりも大きく、 かつ第 2の点線状溝よりも中央部側において連続的に延びる 溝の第 1主面における一方側壁の長さよりも小さい。
このように、 D L T構造を有する素子において、 点線状溝を段階的に設けるこ とにより、 さらに p n繰返し構造の中央部から半導体基板の第 1導電型領域への 濃度勾配を連続的とみなすことができる。
上記半導体装置において好ましくは、 複数の溝に囲まれた半導体基板のメサ部 分の一方側面に第 1不純物領域が形成されており、 他方側面に第 2不純物領域が 形成されており、 かつ第 1不純物領域の第 1主面側の少なくとも一部に、 第 1不 純物領域と主たる p n接合を構成するように第 2導電型の第 3不純物領域が形成 されている。
このように、 本発明は D L T構造を持ち、 かつ S T系のメサ領域を持つような 素子に適用することができる。
上記半導体装置において好ましくは、 第 1不純物領域と主たる p n接合を構成 する第 3不純物領域は、 絶縁ゲート型電界効果トランジス夕部のボディ領域であ る。
このように、 本発明は D L T構造を持つ S T系の素子において M〇 S - F E T を有する素子、 すなわち S TM (Super Trench power M0S-FET) に適用すること ができる。
上記半導体装置において好ましくは、 繰返し構造の最端部に位置する低濃度領 域は、 能動素子を構成しない。
これにより、 D L T構造を持つ S T系の素子において、 スイッチング動作時に 不安定になりやすい濃度勾配をつけた低濃度領域には、 MO S— F E Tなどの素 子を形成せずに、 耐圧だけを保持させることができ、 安定したスイッチング動作 を得ることもできる。
上記半導体装置において好ましくは、 半導体基板は互いに対向する第 1主面と 第 2主面とを有し、 かつ第 1主面に互いに隣り合う第 1および第 2の溝を含む複 数の溝を有し、 第 1の溝の両側壁の各々には第 1不純物領域が形成され、 かつ第 2の溝の両側壁の各々には第 2不純物領域が形成された構造が 2回以上繰返され ている。
このように、 本発明はツイン ' 卜レンチ構造を持つ素子に適用することができ る。
上記半導体装置において好ましくは、 低濃度領域の不純物濃度が、 低濃度領域 よりも繰返し構造の中央部側にある第 1および第 2不純物領域のいずれかである 高濃度領域の不純物濃度の 3 0 %以上 7 0 %以下である。
このように、 ツイン ' トレンチ構造を持つ素子において、 低濃度領域の不純物 濃度を調整することにより、 p n繰返し構造の中央部から半導体基板の第 1導電 型領域への濃度勾配を連続的とみなせる範囲で調整することが可能となる。 上記半導体装置において好ましくは、 低濃度領域と高濃度領域との間に位置す る第 1および第 2の不純物領域のいずれかである中間濃度領域の不純物濃度が、 低濃度領域の不純物濃度よりも高く、 かつ高濃度領域の不純物濃度よりも低い。 このように、 ツイン . トレンチ構造を持つ有する素子において、 点線状溝を段 階的に設けることにより、 さらに p n繰返し構造の中央部から半導体基板の第 1 導電型領域への濃度勾配を連続的とみなすことができる。
上記半導体装置において好ましくは、 複数の溝に囲まれた半導体基板のメサ部 分の一方側面に第 1不純物領域が形成されており、 他方側面に第 2不純物領域が 形成されており、 かつ第 1不純物領域の第 1主面側の少なくとも一部に、 第 1不 純物領域と主たる P n接合を構成するように第 2導電型の第 3不純物領域が形成 されている。
このように、 本発明はツイン · トレンチ構造を持つ素子に適用することができ る。 上記半導体装置において好ましくは、 第 1不純物領域と主たる p n接合を構成 する第 3不純物領域は、 絶縁ゲ一ト型電界効果トランジス夕部のボディ領域であ る。
このように、 本発明はツイン ' トレンチ構造を持つ素子において MO S— F E Tを有する素子に適用することができる。
上記半導体装置において好ましくは、 繰返し構造の最端部に位置する低濃度領 域は、 能動素子を構成しない。
これにより、 ツイン ' トレンチ構造を持つ素子において、 スイッチング動作時 に不安定になりやすい濃度勾配をつけた低濃度領域には、 M〇S— F E Tなどの 素子を形成せずに、 耐圧だけを保持させることができ、 安定したスイッチング動 作を得ることもできる。
上記半導体装置において好ましくは、 複数の溝の最端部に位置する溝は、 第 1 主面において複数の第 1の孔が所定方向に沿って間隔をあけて配置された点線状 の表面パターンを有する第 1の点線状溝であり、 低濃度領域は第 1の点線状溝の 一方側壁に位置するよう形成されている。
このように、 本発明はツイン ' トレンチ構造を持ち、 かつ D L T構造を有する 素子に適用することができ、 製造工程を簡略化することができる。
上記半導体装置において好ましくは、 第 1の点線状溝を構成する複数の第 1の 孔の第 1主面における一方側壁の長さの総和が、 第 1の点線状溝よりも中央部側 において連続的に延びる溝の第 1主面における一方側壁の長さの 3 0 %以上 7 0 %以下である。
このように、 ツイン ' トレンチ構造を持ち、 かつ D L T構造を有する素子にお いて、 点線状溝の穴の長さと間隔を調整することにより、 低濃度領域の不純物濃 度を調整することができる。 これにより、 p n繰返し構造の中央部から半導体基 板の第 1導電型領域への濃度勾配を連続的とみなせる範囲で調整することが可能 となる。
上記半導体装置において好ましくは、 第 1の点線状溝と連続的に延びる溝との 間に位置する溝が、 第 1主面において複数の第 2の孔が所定方向に沿って間隔を あけて配置された点線状の表面パターンを有する第 2の点線状溝であり、 第 2の 点線状溝を構成する複数の第 2の孔の第 1主面における一方側壁の長さの総和が、 第 1の点線状溝を構成する複数の第 1の孔の第 1主面における一方側壁の長さの 総和よりも大きく、 かつ第 2の点線状溝よりも中央部側において連続的に延びる 溝の前記第 1主面における一方側壁の長さよりも小さい。
このように、 ツイン · トレンチ構造を持ち、 かつ D L T構造を有する素子にお いて、 点線状溝を段階的に設けることにより、 さらに： n繰返し構造の中央部か ら半導体基板の第 1導電型領域への濃度勾配を連続的とみなすことができる。 上記半導体装置において好ましくは、 複数の溝に囲まれた半導体基板のメサ部 分の一方側面に第 1不純物領域が形成されており、 他方側面に第 2不純物領域が 形成されており、 かつ第 1不純物領域の前記第 1主面側の少なくとも一部に、 第 1不純物領域と主たる n接合を構成するように第 2導電型の第 3不純物領域が 形成されている。
このように、 本発明はツイン · トレンチ構造および D L T構造を持ち、 かつ S T系のメサ領域を持つような素子に適用することができる。
上記半導体装置において好ましくは、 第 1不純物領域と主たる p n接合を構成 する第 3不純物領域は、 絶縁ゲー卜型電界効果トランジス夕部のボディ領域であ る。
このように、 本発明はツイン · トレンチ構造および D L T構造を持つ素子にお いて MO S - F E Tを有する素子に適用することができる。
上記半導体装置において好ましくは、 繰返し構造の最端部に位置する低濃度領 域は、 能動素子を構成しない。
これにより、 ツイン ' トレンチ構造および D L T構造を持つ S T系の素子にお いて、 スィツチング動作時に不安定になりやすい濃度勾配をつけた低濃度領域に は、 M〇S— F E Tなどの素子を形成せずに、 耐圧だけを保持させることができ、 安定したスイッチング動作を得ることもできる。
本発明の半導体装置の製造方法は、 第 1導電型の半導体基板内に、 第 1導電型 の第 1不純物領域と第 2導電型の第 2不純物領域とが並んだ構造が 2回以上繰返 された繰返し構造を有する半導体装置の製造方法において、 繰返し構造の最端部 に位置する第 1および第 2の不純物領域のいずれかである低濃度領域が、 繰返し 構造を構成するすべての第 1および第 2不純物領域の中で最も低い不純物濃度も しくは最も少ない総合的な実効電荷量を有することとなるように、 低濃度領域と それ以外の他の第 1および第 2不純物領域とが独立に濃度を変えて形成されるこ とを特徴とするものである。 ，·
本発明の半導体装置の製造方法によれば、 繰返し構造の最端部が中央部よりも 低濃度化されているため、 繰返し構造と半導体基板の第 1導電型の領域とで構成 される p i nダイオードの i層の濃度を低くすることができる。 これにより、 繰 返し構造の最端部で得られる耐圧が中央部で得られる耐圧よりも大きくなるよう に i層の濃度を調整することが可能となる。 よって、 従来例よりもセル部分での 耐圧の向上を図ることができる。
上記半導体装置の製造方法において好ましくは、 低濃度領域と他の第 1および 第 2不純物領域とを独立に濃度を変えて形成するために、 低濃度領域と他の第 1 および第 2不純物領域とが独立に濃度を変えたィォン注入と熱処理とにより形成 される。
このようにイオン注入を用いて形成されるため、 工程を簡略化でき、 かつ制御 性よく低濃度領域を形成することができる。 また、 この方法は低耐圧素子の製法 に適している。
上記半導体装置の製造方法において好ましくは、 低濃度領域と他の第 1および 第 2不純物領域とを独立に濃度を変えて形成するために、 低濃度領域と他の第 1 および第 2不純物領域とが独立に濃度を変えたイオン注入と多段階のェピ夕キシ ャル成長とにより形成される。
多段階のェピタキシャル成長を用いているため、 原理的には無限にェピタキシ ャル層を積み重ねることができる。 よって、 この方法は高耐圧素子の製造方法に 適している。
上記半導体装置の製造方法において好ましくは、 低濃度領域と他の第 1および 第 2不純物領域とを独立に濃度を変えて形成するために、 前記低濃度領域と他の 第 1および第 2不純物領域とが、 独立に濃度を変えかつ多段階に注入エネルギー を変えたイオン注入により形成される。
多段階のイオン注入を用いているため、 工程を簡略化でき、 かつ制御性よく低 濃度領域を形成することができる。 また、 この方法は低耐圧素子の製法に適して いる。
上記半導体装置の製造方法において好ましくは、 低濃度領域と他の第 1および 第 2不純物領域とを独立に濃度を変えて形成するために、 イオン注入用マスクの 第 1の開口部から注入された不純物ィオンにより他の第 1および第 2不純物領域 が形成され、 第 1の開口部よりも開口総面積の小さい第 2の開口部から注入され た不純物ィオンにより低濃度領域が形成される。
このように開口面積のことなる開口部を使うことにより、 単一のイオン注入ェ 程により、 高濃度領域と低濃度領域とを同時に形成することができ、 工程の簡略 化を図ることができる。
上記半導体装置の製造方法において好ましくは、 第 2の開口部は、 互いに分離 された複数の微小開口部が密に配置された構成を有しており、 熱処理を施すこと により、 複数の微小開口部の各々から注入された不純物ィオンが一体となって最 終的な仕上がり平均不純物濃度が他の第 1および第 2不純物領域よりも低い低濃 度領域が形成される。
このように互いに分離された複数の微小開口部が密に配置された構成を用いる ことにより、 容易に開口面積の異なる開口部を形成することができる。
上記半導体装置の製造方法において好ましくは、 半導体基板の第 1主面に、 1 本以上の溝と、 1本以上の溝の外側に並んで位置しかつ複数の第 1の孔が所定方 向に沿つて間隔をあけて配置されることにより第 1主面において点線状の表面パ ターンを有する点線状溝とを同時に形成する工程と、 1本以上の溝および点線状 溝の各々の一方側壁に、 同時にイオン注入することにより、 点線状溝の一方側壁 に低濃度領域と、 1本以上の溝の一方側壁に他の第 1または第 2不純物領域とを 同時に形成する工程と、 がさらに備えられている。
このように S TM構造において、 点線状溝を用いることにより、 単一のイオン 注入工程により、 高濃度領域と低濃度領域とを同時に形成することができ、 工程 の簡略化を図ることができる。
上記半導体装置の製造方法において好ましくは、 半導体基板の第 1主面に 2以 上の溝を形成する工程と、 2以上の溝の一方側壁に、 第 1または第 2不純物領域 を形成するために不純物をイオン注入する工程と、 2以上の溝のうち最端部に位 置する溝以外を充填層により埋め込んだ状態で、 最端部に位置する溝の一方側壁 に、 すでに注入された不純物とは逆導電型の不純物をィォン注入することにより、 すでに注入された不純物の濃度を実質的に低濃度化して低濃度領域を形成するェ 程と、 がさらに備えられている。
このように S TM構造においても、 カウンタ一ド一プすることにより、 繰返し 構造の最端部の不純物領域の低濃度化を実現することができる。
上記半導体装置の製造方法において好ましくは、 半導体基板の第 1主面に 1本 以上の溝を形成する工程と、 1本以上の溝の各一方側壁に第 1または第 2不純物 領域を形成するために第 1の注入量でイオン注入をする工程と、 1本以上の溝の 各々を充填層により埋め込んだ状態で、 1本以上の溝の外側に新たに最端部溝を 形成する工程と、 最端部溝の一方側壁に低濃度領域を形成するために第 1の注入 量よりも少ない第 2の注入量でイオン注入をする工程と、 がさらに備えられてい る。
このように S TM構造において、 p n繰 ίΐ.し構造の中央部と最端部との溝を分 けて作り、 かつ別々にイオン注入することもできる。
上記半導体装置の製造方法において好ましくは、 半導体基板の第 1主面に互い に隣り合う第 1および第 2の溝を含む 2本以上の溝と、 2本以上の溝の外側に並 んで位置しかつ複数の第 1の孔が所定方向に沿って間隔をあけて配置されること により第 1主面において点線状の表面パターンを有する点線状溝とを、 同時に形 成する工程と、 第 1の溝の両側壁の各々に第 1不純物領域を形成するために第 1 の不純物をイオン注入する工程と、 第 2の獰の両側壁の各々に第 2不純物領域を 形成するために第 2の不純物をイオン注入する工程とがさらに備えられ、 低濃度 領域は第 1または第 2不純物のイオン注入と同時の注入により点線状溝の両側壁 に形成される。
このようにツイントレンチ構造においても、 点線状溝を用いることにより、 単 —のイオン注入工程により、 高濃度領域と低濃度領域とを同時に形成することが でき、 工程の簡略化を図ることができる。
上記半導体装置の製造方法において好ましくは、 複数の第 1の溝よりなる第 1 の溝群を半導体基板の第 1主面に形成する工程と、 第 1の溝の各々の両側壁に第 1不純物領域を形成するためのイオン注入をする工程と、 複数の第 2の溝より.な る第 2の溝群を、 第 1の溝と第 2の溝とが交互に位置するように第 1主面に形成 する工程と、 第 2の溝の各々の両側壁に第 2不純物領域を形成するためのイオン 注入をする工程と、 交互に配置された第 1および第 2の溝のうち最端部に位置す る溝以外を充填層により埋め込んだ状態で、 最端部に位置する前記溝の両側壁に、 すでに注入された不純物と逆導電型の不純物を注入することにより、 すでに注入 された不純物の濃度を実質的に低濃度化して低濃度領域を形成する工程とがさら に備えられている。
このようにツイン ' トレンチ構造においても、 カウンタードープすることによ り、 繰返し構造の最端部の不純物領域の低濃度化を実現することができる。
上記半導体装置の製造方法において好ましくは、 複数の第 1の溝よりなる第 1 の溝群を前記半導体基板の第 1主面に形成する工程と、 第 1の溝の各々の両側壁 に第 1不純物領域を形成するためのイオン注入をする工程と、 第 1の溝の各々を 充填層で埋め込んだ状態で、 複数の第 2の溝よりなる第 2の溝群を、 第 1の溝と 第 2の溝とが交互に位置するように第 1主面に形成する工程と、 第 2の溝の各々 の両側壁に第 2不純物領域を形成するためのイオン注入をする工程と、 第 1およ び第 2の溝の各々を充填層で埋め込んだ状態で、 交互に配置された第 1および第 2の溝の最端部に位置する溝の外側に新たに最端部溝を形成する工程と、 最端部 溝の両側壁に、 第 1または第 2導電型の不純物イオンを注入することにより、 第 1または第 2不純物領域よりも不純物濃度の低い低濃度領域を形成する工程とが さらに備えられている。
このようにツイン · トレンチ構造において、 繰返し構造の中央部と最端部との 溝を分けて作り、 かつ別々にイオン注入することもできる。
上記半導体装置の製造方法において好ましくは、 複数の第 1の溝よりなる第 1 の溝群と、 複数の第 2の溝よりなる第 2の溝群とを、 第 1の溝と第 2の溝とが交 互に位置するように同時に半導体基板の第 1主面に形成する工程と、 第 2の溝群 を第 1の充填層で埋め込んだ状態で、 第 1の溝群を構成する複数の第 1の溝の 各々の両側壁に第 1不純物領域を形成するためのイオン注入をする工程と、 第 1 の溝群を第 2の充填層で埋め込んだ状態で、 第 2の溝群を構成する複数の第 2の 溝の各々の両側壁に第 2不純物領域を形成するためのィオン注入をする工程と、 第 1の溝群を構成する複数の第 1の溝と第 2の溝群を構成する複数の第 2の溝と の中で最端部に位置する最端部溝以外のすべての溝を第 3の充填層で埋め込んだ 状態で、 最端部溝の両側壁にすでに注入された不純物と逆導電型の不純物イオン を注入することにより、 すでに注入された不純物の濃度を低濃度化して低濃度領 域を形成する工程とがさらに備えられている。
このように Bi - Pitch注入においても、 カウンタ一ドープすることにより、 繰 返し構造の最端部の不純物領域の低濃度化を実現することができる。
上記半導体装置の製造方法において好ましくは、 複数の第 1の溝よりなる第 1 の溝群と、 複数の第 2の溝よりなる第 2の溝群とを、 第 1の溝と第 2の溝とが交 互に位置するように同時に半導体基板の第 1主面に形成する工程と、 第 2の溝群 を第 1の充填層で埋め込んだ状態で、 第 1の溝群を構成する複数の第 1の溝の 各々の両側壁に第 1不純物領域を形成するためのイオン注入をする工程と、 第 1 の溝群を第 2の充填層で埋め込んだ状態で、 第 2の溝群を構成する複数の第 2の 溝の各々の両側壁に第 2不純物領域を形成するためのイオン注入をする工程とが さらに備えられ、 第 1の溝群を構成する複数の第 1の溝と第 2の溝群を構成する 複数の第 2の溝との中で最端部に位置する最端部溝は、 第 1主面において複数の 孔が所定方向に沿って間隔をあけて配置された点線状の表面パターンを有する点 線状溝である。
このように Bi- Pitch注入を用いる場合においても、 点線状溝を用いることに より、 単一のイオン注入工程により、 高濃度領域と低濃度領域とを同時に形成す ることができ、 工程の簡略 {匕を図ることができる。
上記半導体装置の製造方法において好ましくは、 半導体基板の第 1主面に 2以 上の溝を形成する工程と、 2以上の溝の一方側壁に、 第 1または第 2不純物領域 を形成するために不純物をイオン注入する工程と、 2以上の溝のうち最端部に位 置する溝を充填層により埋め込んだ状態で、 最端部に位置する溝以外の溝の一方 側壁に、 すでに注入された不純物と同じ導電型の不純物をイオン注入することに より、 すでに注入された不純物の濃度を実質的に高濃度化して、 最端部に位置す る溝側壁の前記第 1または第 2不純物領域を相対的に低濃度領域とする工程と、 がさらに備えれている。
このように S TM構造においても、 同じ導電型の不純物を中央部の溝側壁に再 度イオン注入することにより、 中央部の不純物濃度を高めて、 繰返し構造の最端 部の不純物領域を相対的に低濃度化することができる。
上記半導体装置の製造方法において好ましくは、 複数の第 1の溝よりなる第 1 の溝群を半導体基板の第 1主面に形成する工程と、 第 1の溝の各々の両側壁に第 1不純物領域を形成するためのイオン注入をする工程と、 複数の第 2の溝よりな る第 2の溝群を、 第 1の溝と前記第 2の溝とが交互に位置するように第 1主面に 形成する工程と、 第 2の溝の各々の両側壁に第 2不純物領域を形成するためのィ オン注入をする工程と、 交互に配置された第 1および第 2の溝のうち最端部に位 置する溝を充填層により埋め込んだ状態で、 最端部に位置する溝以外の溝の両側 壁に、 すでに注入された不純物と同じ導電型の不純物を注入することにより、 す でに注入された不純物の濃度を実質的に高濃度化して、 最端部に位置する溝側壁 の第 1または第 2不純物領域を相対的に低濃度領域とする工程とがさらに備えら れている。
このようにツイン， トレンチ構造においても、 同じ導電型の不純物を中央部の 溝側壁に再度イオン注入することにより、 中央部の不純物濃度を高めて、 繰返し 構造の最端部の不純物領域を相対的に低濃度化することができる。
上記半導体装置の製造方法において好ましくは、 複数の第 1の溝よりなる第 1 の溝群と、 複数の第 2の溝よりなる第 2の溝群とを、 第 1の溝と第 2の溝とが交 互に位置するように同時に半導体基板の第 1主面に形成する工程と、 第 2の溝群 を第 1の充填層で埋め込んだ状態で、 第 1の溝群を構成する複数の第 1の溝の 各々の両側壁に第 1不純物領域を形成するためのイオン注入をする工程と、 第 1 の溝群を第 2の充填層で埋め込んだ状態で、 第 2の溝群を構成する複数の第 2の 溝の各々の両側壁に第 2不純物領域を形成するためのイオン注入をする工程と、 第 1の溝群を構成する複数の第 1の溝と第 2の溝群を構成する複数の第 2の溝と の中で最端部に位置する最端部溝を第 3の充填層で埋め込んだ状態で、 最端部溝 以外の溝の両側壁にすでに注入された不純物と同じ導電型の不純物イオンを注入 することにより、 すでに注入された不純物の濃度を高濃度化して、 最端部溝の側 壁の第 1または第 2不純物領域を相対的に低濃度領域とする工程とがさらに備え られている。
このように Bi- Pitch注入においても、 同じ導電型の不純物を中央部の溝側壁 に再度イオン注入することにより、 中央部の不純物濃度を高めて、 繰返し構造の 最端部の不純物領域を相対的に低濃度化することができる。 図面の簡単な説明
図 1は、 本発明の実施の形態 1における半導体装置の構成を概略的に示す断面 図である。
図 2は、 本発明の実施の形態 2における半導体装置の構成を概略的に示す断面 図である。
図 3は、 本発明の実施の形態 3における半導体装置の構成を概略的に示す断面 図である。
図 4は、 本発明の実施の形態 4における半導体装置の構成を概略的に示す断面 図である。
図 5は、 本発明の実施の形態 5における半導体装置の構成を概略的に示す断面 図である。
図 6は、 本発明の実施の形態 6における半導体装置の構成を概略的に示す断面 図である。
図 7は、 従来方式の埋込み多層ェピタキシャル構造を概略的に示す断面図であ る。
図 8は、 本発明の実施の形態 7における半導体装置の構成を概略的に示す断面 図である。
図 9は、 本発明の実施の形態 8における半導体装置の構成を概略的に示す断面 図である。
図 1 0は、 本発明の実施の形態 9における半導体装置の構成を概略的に示す断 面図である。
図 1 1は、 本発明の実施の形態 1 0における半導体装置の構成を概略的に示す 断面図である。
図 1 2は、 本発明の実施の形態 1 1における半導体装置の構成を概略的に示す 断面図である。
図 1 3は、 本発明の実施の形態 1 2における半導体装置の構成を概略的に示す 断面図である。
図 1 4は、 本発明の実施の形態 1 3における半導体装置の構成を概略的に示す 断面図である。
図 1 5は、 本発明の実施の形態 1 4における半導体装置の構成を概略的に示す 断面である。
図 1 6は、 本発明の実施の形態 1 5における半導体装置の構成を概略的に示す 断面図である。
図 1 7は、 本発明の実施の形態 1 6における半導体装置の構成を概略的に示す 断面図である。
図 1 8〜図 2 5は、 本発明の実施の形態 1 7における半導体装置の製造方法を 工程順に示す概略断面図である。
図 2 6〜図 3 2は、 本発明の実施の形態 1 8における半導体装置の製造方法を 工程順に示す概略断面図である。
図 3 3〜図 4 2は、 本発明の実施の形態 1 9における半導体装置の製造方法を 工程順に示す概略断面図である。
図 4 3〜図 5 3は、 本発明の実施の形態 2 0における半導体装置の製造方法を 工程順に示す概略断面図である。
図 5 4〜図 6 2は、 本発明の実施の形態 2 1における半導体装置の製造方法を 工程順に示す概略断面図である。
図 6 3および図 6 4は、 図 5 5の一部を拡大して示す部分拡大断面図である。 図 6 5〜図 6 9は、 本発明の溝のある場合の実施の形態における半導体装置の 製造方法を工程順に示す概略断面図である。
図 7 0〜図 7 8は、 本発明の実施の形態 2 2における半導体装置の製造方法を 工程順に示す概略断面図である。
図 7 9〜図 8 6は、 本発明の実施の形態 2 3における半導体装置の製造方法を 工程順に示す概略断面図である。 J
図 8 7および図 8 8は、 本発明の実施の形態 2 4における半導体装置の構成を 概略的に示す断面図および斜視図である。
図 8 9〜図 9 1は、 本発明の実施の形態 2 4における半導体装置の製造方法を 工程順に示す概略斜視図である。
図 9 2および図 9 3は、 本発明の実施の形態 2 5における半導体装置の構成を 概略的に示す断面図および斜視図である。
図 9 4および図 9 5は、 本発明の実施の形態 2 6における半導体装置の製造方 法を工程順に示す概略斜視図である。
図 9 6は、 本発明の実施の形態 2 7における半導体装置の構成を概略的に示す 断面図である。
図 9 7〜図 1 0 5は、 本発明の実施の形態 2 7における半導体装置の製造方法 を工程順に示す概略斜視図である。
図 1 0 6〜図 1 1 5は、 本発明の実施の形態 2 8における半導体装置の製造方 法を工程順に示す概略斜視図である。
図 1 1 6は、 本発明の実施の形態 2 9における半導体装置の構成を概略的に示 す断面図である。
図 1 1 7は、 本発明の実施の形態 3 0における半導体装置の構成を概略的に示 す断面図である。
図 1 1 8は、 本発明の実施の形態 3 1における半導体装置の構成を概略的に示 す断面図である。
図 1 1 9は、 本発明の実施の形態 3 2における半導体装置の構成を概略的に示 す断面図である。
図 1 2 0〜図 1 2 8は、 本発明の実施の形態 3 4における半導体装置の製造方 法を工程順に示す概略斜視図である。
図 1 2 9〜図 1 3 6は、 本発明の実施の形態 3 6における半導体装置の製造方 法を工程順に示す概略斜視図である。
図 1 3 7〜図 1 4 0は、 本発明の実施の形態 3 7における半導体装置の製造方 法を工程順に示す概略斜視図である。 図 141は、 本発明の実施の形態 38における半導体装置の構成を概略的に示 す断面図である。
図 142は、 本発明の実施の形態 39における半導体装置の構成を概略的に示 す断面図である。
図 143は、 本発明の実施の形態 40における半導体装置の構成を概略的に示 す断面図である。
図 144は、 本発明の実施の形態 41における半導体装置の構成を概略的に示 す斜視図である。
図 145は、 図 144の構成における pn繰返し構造の断面を示す図である。 図 146は、 図 144の構成における pn繰返し構造の間に溝を設けた構成を 概略的に示す斜視図である。
図 147は、 図 146の構成における p n繰返し構造の断面を示す図である。 図 148は、 従来の半導体装置の第 1の構成を概略的に示す断面図である。 図 149は、 従来の半導体装置の第 2の構成を概略的に示す断面図である。 図 150は、 従来の半導体装置の第 3の構成を概略的に示す断面図である。 図 151は、 図 1'50の従来例に相当するデバイスシミュレーションによる繰 返し終端部への電界集中の様子を示す図である。
図 152は、 先行例 1に開示された半導体装置の構成を概略的に示す断面図で ある。
図 153は、 先行例 1の動径の p型ァクセプ夕ー濃度分布を示す図である。 図 154は、 先行例 1に開示された半導体装置の p n繰返し構造を概略的に示 す断面図である。 ，
図 155は、 先行例 1に開示された半導体装置の構成とポテンシャルラインと を併せて示す断面図である。
図 156は、 USP 5, 438, 21 5に開示された半導体装置の構成を概略 的に示す断面図である。 発明を実施するための最良の形態
実施の形態として、 説明を簡単化するために、 主に、 縦型 MOS— FETを構 成する場合を例にとって説明する。 図中、 同一の英数字または記号を割り付けた 部分は、 同じ領域もしくは、 同じ動作 ·役割を持つ領域を示しており、 同一番号 に英数字の副番をつけたものは、 副番のない領域と類似の動作 ·役割を持つもの であることを示している。
(本願の実施の形態における考え方）
本願の実施の形態における考え方に対応する図面は、 特に記載されていないが、 以下に示すどの実施の形態においても、 この考え方が適用されている。
すなわち、 n型不純物領域 3と p型不純物領域 4との p n繰返し構造の最端部 に位置する不純物領域の不純物濃度は、 概ね、 p i nダイオード構造と見なせる 程度に、 低濃度に設定されている。 これにより、 p n繰返し構造の最端部に位置 する不純物領域の不純物濃度は、 p n繰返し構造を構成する全ての不純物領域の 中で最も低い不純物濃度を有している。
また n—ェピタキシャル層 2の不純物濃度は、 通常の同主耐圧級の素子に比べ て、 概ね、 一桁程度低い濃度に設定されている。 これにより、 p i nダイオード を形成することができ、 三角形の電界強度分布を持つ p +Z n—の接合のみの場合 に比べて、 台形に近い電界強度分布形状を得ることができる。 このため、 nーェ ピタキシャル層 2の厚みを、 通常の同主耐圧級の素子と比較して半分程度にする ことができる。
一方、 セル部分の耐圧は、 従来型の MO S— F E T構造の場合とは異なり、 a X 2 X 1 05V/ c mを n—ェピタキシャル層 1の厚みにかけた値になる。 ここで、 定数 aは、 実験的に求められる数字で、 0 . 6〜1 . 2程度の数字である。
(実施の形態；! )
図 1には、 具体的な能動素子構造として MO S— F E Tを想定した場合に相当 する構成を示す。 図 1を参照して、 MO S— F E Tの n+ドレイン領域 1の第 1 主面側に n—ェピタキシャル層 2が形成されている。 この n—ェピタキシャル層 2 内に、 n型ドリフト領域 3と p型不純物領域 4とが交互に繰返された！) n繰返し 構造が形成されている。
なお、 この p n繰返し構造における素子中央付近は説明の便宜上省略している が、 p n繰返し間隔 （ピッチ） は、 1〜2 O m程度であるため、 素子の電流定 格にもよるが、 通常、 この部分に数百から数万組の n型ドリフト領域 3と p型不 純物領域 4との組合せが繰返し存在する。 組合された 1組の n型ドリフト領域 3 の n型不純物濃度と p型不純物領域 4の ρ型不純物濃度とは、 実質的に同一とな るように設定されている。
p型不純物領域 4の第 1主面側には、 p型ボディ領域 5が形成されている。 こ の p型ボディ領域 5は n型ドリフト領域 3の第 1主面側の少なくとも一部上にも 位置しており、 n型ドリフト領域 3と主たる p n接合を構成している。 この p型 ボディ領域 5内の第 1主面には、 M〇S— F E Tの n+ソース領域 6と、 p型ポ ディ領域 5への低抵抗コンタクトをとるための P+コンタク卜領域 7とが並んで 形成されている。
n型ドリフト領域 3と n+ソース領域 6とに挟まれた p型ボディ領域 5にゲー ト絶縁膜 8を介して対向するように第 1主面上にゲート電極 9が形成されている。 このゲー卜電極 9に正電圧が印加されると、 ゲート電極 9に対向する！型ボディ 領域 5が n型に反転してチャネル領域が形成される。 ゲート絶縁膜 8はたとえば シリコン酸化膜よりなっており、 ゲート電極 9はたとえば不純物が高濃度で導入 された多結晶シリコンよりなっている。
n+ソース領域 6および p +コンタク卜領域 7に電気的に接続するように、 第 1 主面上に、 たとえばアルミニウム （A 1 ) を含む材質よりなるソース電極 1 0が 形成されている。
n+ドレイン領域 1に接するように第 2主面上にはドレイン金属配線 1 1が形 成されている。
なお実素子においては、 ソース電極部分は、 第 1主面上の層間絶縁膜に設けら れたコン夕クトホールを通じて、 かつバリアメタルを介して n+ソース領域 6お よび P +コンタクト領域 7に電気的に接続されている。 しかし、 本発明において は、 その部分は重要ではないため全ての図においてソース電極部分は簡略化され て実線を交えて表現されている。
また実素子においては、 n+ドレイン領域 1は有効素子部分の厚みに比べて数 倍から数十倍厚いが、 簡略化のため図においては n+ドレイン領域 1が有効素子 部分よりも薄いように表現されている。 これらに限らず、 図中の各寸法は、 表現 の簡略化のために、 縮尺や寸法比率などはデフォルメされており、 必ずしも正確 なものではない。
本実施の形態においては、 p n繰返し構造の終端構造として、 p型不純物領域 1 5よりなる多重のガードリング構造が設けられているが、 本発明はこの部分の 構造を特に限定するものではなく、 このガードリング構造は他の終端構造であつ てもよい。 なお、 後述する他の実施の形態の終端構造においても上記と同様であ る。
本実施の形態の構成は、 n型ドリフト領域 3と p型不純物領域 4との p n繰返 し構造における不純物濃度の設定に特徴を有している。
この p n繰返し構造の終焉部分である最端部に位置する 1組の n型ドリフト領 域 3および p型不純物領域 4が、 p n繰返し構造を構成するすべての n型ドリフ ト領域 3および p型不純物領域 4の中で最も低い不純物濃度 （もしくは最も少な い総合的な実効電荷量） を有している。 つまり、 p n繰返し構造を構成する n型 ドリフト領域 3と: p型不純物領域 4とは、 中央部側ほど高い不純物濃度 （もしく は多い総合的な実効電荷量） を有し、 かつ端部側ほど低い不純物濃度 （もしくは 少ない総合的な実効電荷量） を有している。
なお、 本実施の形態においては、 p型不純物領域 4が p n繰返し構造の左右両 側の最端部に位置している構成について示したが、 n型ドリフト領域 3が p n繰 返し構造の左右両側の最端部に位置していてもよい。 また、 p n繰返し構造の一 方の最端部に p型不純物領域 4が位置し、 他方の最端部に n型ドリフト領域 3が 位置していてもよい。
本実施の形態においては、 p n繰返し構造は 3段階の濃度変化 （もしくは総合 的な実効電荷量の変化） を有している。 中央部側の n型ドリフト領域 3と p型不 純物領域 4とは高濃度領域であり、 最端部の 1組の n型ドリフ卜領域 3と p型不 純物領域 4とは低濃度領域であり、 中央部側と最端部との間に位置する 1組の n 型ドリフト領域 3と p型不純物領域 4とは中濃度領域である。
なお、 これらの不純物濃度の違いは本願においては図のハッチングにより区別 される。 つまり、 p n繰返し構造において、 ハツチングは高濃度 （もしくは総合 的な実効電荷量が多い） ほど密に、 低濃度 （もしくは総合的な実効電荷量が少な レ ほど疎になるよう用いられている。 なお、 後述の実施の形態においては、 八 ツチングのない領域も図示されているが、 これは p n繰返し構造の中で最も不純 物濃度の低い （もしくは総合的な実効電荷量が最も少ない） 領域を意味している。 具体的には、 高濃度領域 3、 4の不純物濃度 （もしくは総合的な実効電荷量） を 1 0 0 %にした場合、 3分割すると中濃度領域 3、 4の不純物濃度 （もしくは 総合的な実効電荷量） を 6 7 %、 低濃度領域 3、 4の不純物濃度 （もしくは総合 的な実効電荷量） を 3 3 %とするのが一般的である。 しかし、 数値シミュレ一シ ヨンや実験結果からは、 必ずしも 3等分する必要はない。 事実上、 それぞれの濃 度 （もしくは総合的な実効電荷量） にある幅が許容されており、 中濃度領域 3、 4の不純物濃度 （もしくは総合的な実効電荷量） は 8 0〜 6 0 %程度であればよ く、 低濃度領域 3、 4の不純物濃度 （もしくは総合的な実効電荷量） は 4 5〜2 0 %程度であればよい。
本実施の形態においては、 P n繰返し構造の最端部の n型ドリフ卜領域 3と p 型不純物領域 4とが、 p n繰返し構造を構成するすべての n型ドリフ卜領域 3お よび p型不純物領域 4の中で最も低い不純物濃度 （もしくは最も少ない総合的な 実効電荷量） を有している。 このため、 p n繰返し構造の最端部に形成されるこ との多い p i nダイオード構造と、 繰返しセル部分との中間濃度の緩衝領域がで きるので、 それぞれの領域で発生している電界分布の形状の差が緩和されるので、 繰返しセル部分と従来型の終端構造部分が直接接続された場合に比べて、 接続部 分での主耐圧低下が大幅に抑制される。
次に、 本発明と先行例との差異について説明する。
上述の様に、 先行例 1の主旨は、 繰返しセル部分の超接合構造を、 いかに終端 構造部分まで延長して、 終端構造をも含んだ形での素子全体の設計方法の指針を 示すことにある。 一方、 本発明の主旨は、 「先行例 1の言うところの超接合効果 に類似する、 3次元多重 R E S UR F効果が効いている部分と、 従来構造である P i nダイオードのような平坦な台形型の電界分布を持つ終端構造部分とを接続 するに当り、 高不純物濃度のセル内と低不純物濃度の終端部分との間に電界の緩 衝領域を設ける構造とそれの製造方法」 である。 このため、 先行例 1と本発明と は、 セル部分で実現されている高い耐圧を終端部分で損なわないようにする、 と いう目的と効果を同じくするが、 全く違った観点から構成したものである。
また加えて、 先行例 1の構造は、 いわゆる終端構造部分の表面部分の構造の細 かい規定をも含めた構造であって、 いわゆる終端構造部分が何であるかと問わな い本発明とは、 前提条件が異なっている。 一方、 本発明では、 終端構造に、 上記 「接合終端構造」 に限らず、 一般的に知られる多重のガードリング構造 （F L R、 F F R) や、 フィールド 'プレート （F P ) 構造などの様々な構造の組合せが可 能であり、 汎用性が高いものである。
このように本発明は、 従来型の多重ガードリングやフィールド ·プレートなど によって構成される終端構造を含む！） i nダイオード部分の i層の濃度が、 p n 繰返し構造で得られる耐圧よりも高くなるように低濃度に設定することを前提と しており、 先行例 1に示されたように終端構造部分にまで超接合構造を持ち込む ものではない。 また、 本発明は、 図 1 4 8〜図 1 5 0の従来例や先行例 2のよう に、 セル内部の 3次元多重 R E S U R F構造部分と従来構造の終端構造とを単純 に結合させたものでもなく、 濃度変化が極端にならないように中間濃度の緩衝層 を設けたものである。
(実施の形態 2 )
図 2を参照して、 本実施の形態の構成は、 図 1に示す構成と比較して、 n型ド リフト領域 3と p型不純物領域 4との 1つの組合わせ （以下 p n組合せと称す る） を 1単位とせず、 n型ドリフト領域 3と p型不純物領域 4とを独立かつ交互 に 4段階で端部側に向かって濃度を下げる構成とした点において異なる。 つまり、 P n繰返し構造の最端部に位置する ρ型不純物領域 4が最も低い不純物濃度を有 する極低濃度領域である。 この最端部の!)型不純物領域 4に隣り合う n型ドリフ 卜領域 3が次に低い不純物濃度を有する低濃度領域である。 この n型ドリフト領 域 3の中央部側に隣り合う p型不純物領域 4が中央部分の高濃度領域よりは低い が低濃度領域よりも高い不純物濃度を有する中濃度領域である。
なお、 これ以外の構成については、 上述した実施の形態 1の構成とほぼ同じで あるため、 同一の部材については同一の符号を付し、 その説明を省略する。
本実施の形態では、 多段階かつ小刻みに濃度を低減して行くことで、 事実上、 切れ目のない連続的な変化と見なすことができる利点がある。 上述の実施の形態 1において p n組合せを 1単位として 4段階で低濃度化した構成よりも、 電界分 布形状は多少歪むことにはなるが、 終端部分の濃度勾配をつける部分の面積を節 約できる利点がある。
ただし、 素子の全体面積が十分に大きい場合には、 これらの終端部分の構造に 費やす面積は十分小さく、 面積の節約に影響がないと見なすこともできる。 よつ て、 その場合には、 実施の形態 1のように p n組合せを 1単位として低濃度化し て行く方が、 より安定した電界分布形状を得ることができる。
逆に、 1 mm角程度の比較的小さい素子面積の場合に、 p n組合せを 1単位と すると終端部分の構造に費やす面積の素子全体に占める割合が高くなり、 オン抵 抗が上昇する （悪くなる） 等の害がある。 よって、 その場合は、 本実施の形態の ように、 p n組合せを 1単位とせずに、 n型ドリフト領域 3と！)型不純物領域 4 とを独立に低濃度化して行く構成が有効である。
また、 本実施の形態のように 4段階に濃度勾配をつける場合の各領域の濃度設 定は、 高濃度領域 3、 4の不純物濃度を 1 0 0 %にした場合、 中濃度領域 4と低 濃度領域 3と極低濃度領域 4との各不純物濃度を均等に割り付けて 7 5 %、 5 0 %、 2 5 %とするのが理想的である。 しかし、 実施の形態 1においても説明し たように必ずしも不純物濃度を均等に低減させる必要はなく、 それぞれの不純物 濃度にはある幅が許容される。
(実施の形態 3 )
図 3を参照して、 本実施の形態の構成は、 実施の形態 1の構成と比較して、 P n繰返し構造の最端部の低濃度化領域が p n組合せを 1単位とした一組だけであ る点で異なる。 つまり、 p n繰返し構造の最端部に位置する一組の p n組合せ 3、 4は互いに同じ不純物濃度を有し、 かつ中央部の高濃度領域 3、 4よりも低い不 純物濃度を有しいている。
また、 本実施の形態のように 1段階にのみ濃度勾配をつける場合の各領域の濃 度設定は、 高濃度領域 3、 4の不純物濃度を 1 0 0 %にした場合、 低濃度領域 3、 4の各不純物濃度は 3 0 %以上 7 0 %以下であることが好ましい。
なお、 これ以外の構成については、 上述した実施の形態 1の構成とほぼ同じで あるため、 同一の部材については同一の符号を付し、 その説明を省略する。 後述のように、 低濃度領域を形成することが製造上難しい場合や、 工程増加に 伴うェ期の延長ゃコスト増加を伴う場合が多い。 それらの製造上の欠点を避ける ために、 低濃度領域の数を少なくすることも必要である。
(実施の形態 4 )
図 4を参照して、 本実施の形態の構成は、 実施の形態 1の構成と比^して、 p n繰返し構造の最端部の低濃度化領域が p型不純物領域 4のみである点で異なる。 つまり、 p.n繰返し構造の最端部の p型不純物領域 4だけが低濃度領域であり、 それ以外の p n繰返し構造を構成する n型ドリフト領域 3と！)型不純物領域 4と はすべて高濃度領域である。
なお、 これ以外の構成については、 上述した実施の形態 1の構成とほぼ同じで あるため、 同一の部材については同一の符号を付し、 その説明を省略する。
本実施の形態は、 上述した実施の形態 3の構成をさらに簡略化した構造である ため、 比較的低容量、 すなわち低電圧で低電流で素子面積の小さい素子に特に有 効であり、 かつ製造方法を簡略化することもできる。
(実施の形態 5 )
図 5を参照して、 本実施の形態の構成は、 図 2に示す 3段階の低濃度化の手法 と、 図 1に示す！) n組合せを 1単位とする濃度低減の手法とを組み合せた例であ る。 つまり、 p n繰返し構造の最端部の 1組の p n組合せ 3、 4が ρ η繰返し構 造の中で最も低い不純物濃度を有する極低濃度領域である。 この極低濃度領域の 隣の 1組の p n組合せ 3、 4が次に低い不純物濃度を有する低濃度領域である。 この低濃度領域の隣の 1組の p n組合せ 3、 4が、 中央部の p n組合せ 3、 4よ り低くかつ低濃度領域より高い不純物濃度,を有する中濃度領域である。
本実施の形態の構成は、 実施の形態 1〜4の構成と比較して、 M〇S— F E T 部分の搆成において異なる。 つまり、 実施の形態 1〜4の構成においては、 n型 ドリフト層 3を挟んだ両側に対称に MO S - F E T構造が形成されているが、 本 実施の形態では n型ドリフト層 3の片側にのみ MO S一 F E T構造が形成されて いる。
なお、 これ以外の構成については、 上述した実施の形態 1の構成とほぼ同じで あるため、 同一の部材については同一の符号を付し、 その説明を省略する。 セル繰返し周期が小さい方が、 p n繰返し構造による 3次元的な多重 R E S U R F効果がより有効に働くことがわかっている。 また、 先の R E S U R F効果を 有効にする観点から、 小さいセルピッチが要求される。
本実施の形態では、 n型ドリフト領域 3の片側にのみ MO S - F E T構造が形 成されているため、 セルピッチを縮小することができる。 このため、 MO S— F E Tの総チャネル幅 （面積） は幾分犠牲にはなるが、 対称に MO S— F E Tを形 成する場合 （実施の形態 1〜4 ) と比較して総合的なチャネル幅を変えることな く、 半分のセルピッチにまで縮小することができ、 p n繰返し構造の性能向上を 図ることができる。
(実施の形態 6 )
次に、 多層ェピタキシャル層を想定した構造に本発明を適用した構造を、 実施 の形態 6〜 8で説明する。
図 6を参照して、 本実施の形態においては、 半導体基板の深さ方向に積層して 形成された複数 （たとえば 3つ） の！)型不純物領域 4 aがー体化して、 p n繰返 し構造を構成する！)型不純物領域 4をなしている。 複数の； p型不純物領域 4の中 で、 P n繰返し構造の最端部に位置する p型不純物領域 4が最も低い不純物濃度 を有しており、 低濃度領域とされている。 また、 複数の p型不純物領域 4のそれ ぞれに挟まれる n—ェピタキシャル層 2の各 n型領域が p n繰返し構造を構成す る n型不純物領域をなしている。
なお、 これ以外の構成については、 上述した実施の形態 1の構成とほぼ同じで あるため、 同一の部材については同一の符号を付し、 その説明を省略する。 本実施の形態においても、 寒施の形態 1と同様、 p n繰返し構造の中で最端部 の P型不純物領域 4が最も低い不純物濃度を有しているため、 この最端部で得ら れる耐圧が高くなり、 セル部分での耐圧の向上を図ることができる。
なお、 図 6では、 図面の簡単化のために、 終端部の両側各 1段階だけを低濃度 化した構成が示されている。 しかし、 実施の形態 1〜5に示したように終端部分 の濃度勾配層は多段階であってもよ^。 多段階の場合には 1段階より高い耐圧が 得られるが、 後述のように工程フローの説明に示すように工程が煩雑になるとい う難点もある。 また、 図 6に示すように p型不純物領域 4は半導体基板の深さ方向の濃度分布 を内包した構造であるが、 本発明で議論しているのは、 繰返しのある横方向の巨 視的な濃度の対称性であるので、 この深さ方向の濃度分布により生じる問題は無 視できる。
更に、 図 6においては、 簡略化のため p型不純物領域 4の濃度勾配を 2段階で しか描いていないが、 実際には、 p型不純物領域 4の濃度は無段階かつ連続的に 変化するものであり、 かつ基板の深さ方向に周期的に変化するものである。 本実施の形態における構成 （図 6 ) は、 後述の実施の形態 7、 8の構成と比較 して、 P型不純物領域 4の p型不純物濃度がバランスする程度に高濃度化された n—ェピタキシャル層 2が基板として用いられる点において異なる。 その結果、 本実施の形態においては、 P型不純物領域 4の断面における不純物分布は、 良く 知られた串刺し団子形状になる。
(実施の形態 7および 8 )
これまでの埋め込み多層ェピタキシャル層における p n繰返し構造は、 図 7に 示すように半導体基板の深さ方向に積層して形成された複数. （たとえば 3つ） の P型不純物領域 4 aが一体化して、 p n繰返し構造を構成する D型不純物領域 4 をなしている。 また、 半導体基板の深さ方向に積層して形成された複数 （たとえ ば 3つ） の n型不純物領域 3 aが一体化して、 ； p n繰返し構造を構成する n型ド リフト領域 3をなしている。 このため、 p型不純物領域 4と n型不純物領域 3と の各々は、 基板の深さ方向に周期的に変化する不純物濃度分布を有している。 これら複数の P型不純物領域 4の各々の平均的な不純物濃度は実質的に同じで あり、 複数の n型ドリフト領域 3の各々の平均的な不純物濃度も実質的に同じで あ 。
この構成が、 上述の実施の形態 6の構成と相違する点は、 上記のように p n繰 返し構造をなす各 p型または n型領域が一定の平均濃度を有することと、 n型ド リフト領域 3が！)型不純物領域 4と同ように注入エネルギーを変えた複数回のィ オン注入工程で形成されるため半導体基板の深さ方向に濃度分布を内包した構造 となることである。
図 7においても、 図 6と同じく、 n型ドリフト領域 3と p型不純物領域 4との 半導体基板の深さ方向の濃度勾配は、 簡単のために 2段階でしか描いていないが、 実際には無段階かつ連続的に変化するものである。 また、 図 7に示すように p n 繰返し構造を構成する P型不純物と n型不純物との両方を同時に拡散する方法で 形成される構成は、 図 6に示すような串刺し団子形状にはならない。
これに対して、 図 8に示す実施の形態 7の構成は、 埋め込み多層ェピタキシャ ル層における p n繰返し構造の最端部の p型不純物領域 4が 1段階だけ低濃度化 されている点において図 7の従来の構成と異なる。
また、 図 9に示す実施の形態 8の構成は、 埋め込み多層ェピタキシャル層にお ける p n繰返し構造の最端部の p型不純物領域 4と n型ドリフト層 3との 1組の p n組合せが 1段階だけ低濃度化されている点において図 7の従来の構成と異な る。
なお、 これ以外の図 8および図 9の構成については、 図 7に示す構成とほぼ同 じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。 実施の形態 7および 8においても、 実施の形態 1と同様、 p n繰返し構造の中 で最端部の p型不純物領域 4 (および n型ドリフト層 3 ) が最も低い不純物濃度 を有しているため、 この最端部で得られる耐圧が高くなり、 セル部分での耐圧の 向上を図ることができる。
(実施の形態 9〜1 2 )
次に、 MO S— F E Tではなくダイオードに本発明を適用した構造を、 実施の 形態 9〜 1 2で説明する。
図 1、 図 6および図 9における MO S - F E Tをダイォ一ドに変えた構成をそ れぞれ実施の形態 9、 1 0、 1 1として図 1 0、 図 1 1および図 1 2に示す。 図 1 0〜図 1 2を参照して、 ： p n繰返し構造全体の第 1主面側に p型不純物領 域 2 1が形成されており、 アノード電極 2 2と電気的に接続されている。
なお、 図 1 0のこれ以外の構成については図 1に示す構成と、 図 1 1のこれ以 外の構成については図 6に示す構成と、 図 1 2のこれ以外の構成については図 9 に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 そ の説明を省略する。
また図 1 3に示す実施の形態 1 2の構成は、 図 5に示す構成と比較して、 ： p n 組合せの間に溝 2 4が設けられている点と、 MO S— F E Tがダイオードに変え られている点とにおいて異なる。 なお、 MO S— F E Tをダイオードに変えるた めに、 p n繰返し構造全体の第 1主面側に！)型不純物領域 2 1が形成されてァノ ―ド電極 2 2と電気的に接続されている。
また、 p n繰返し構造の濃度設定については、 図 5に示す構成と同様、 p n繰 返し 造の端部において 3段階の低濃度化の手法が用いられている。
これ以外の図 1 3の構成については、 図 5に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
実施の形態 9〜1 2においても、 実施の形態 1と同様、 p n繰返し構造の中で 最端部の p型不純物領域 4 (および n型ドリフト層 3 ) が最も低い不純物濃度を 有しているため、 この最端部で得られる耐圧が高くなり、 ダイオードのセル部分 での耐圧の向上を図ることができる。
これらの実施の形態 9〜 1 2に示す構成は、 上部構造が能動素子ではない構成 であるが、 低オン電圧で、 高速のスイッチングが可能な素子として機能する。
(実施の形態 1 3〜： 1 6 )
次に、 上記と同じくダイオード構造であるが、 上部がショットキ一接合のもの に本発明を適用した構造を、 実施の形態 1 3〜1 6で説明する。
図 1 0、 図 1 1、 図 1 2および図 1 3におけるダイオードをショットキーダイ オードに変えた構成をそれぞれ実施の形態 1 3、 1 4、 1 5および 1 6として図 1 4、 図 1 5、 図 1 6および図 1 7に示す。
図 1 4〜図 1 7を参照して、 半導体基板の第 1主面に金属よりなるアノード電 極 2 2が電気的に接続されており、 その接続部分に金属シリサイド層 2 1 aが形 成されている。
なお、 図 1 4のこれ以外の構成については図 1 0に示す構成と、 図 1 5のこれ 以外の構成については図 1 1に示す構成と、 図 1 6のこれ以外の構成については 図 1 2に示す構成と、 図 1 7のこれ以外の構成については図 1 3に示す構成とほ ぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略す る。
実施の形態 1 3〜1 6においても、 実施の形態 1と同様、 p n繰返し構造の中 で最端部の P型不純物領域 4 (および n型ドリフト層 3 ) が最も低い不純物濃度 を有しているため、 この最端部で得られる耐圧が高くなり、 ショットキーダイォ 一ドのセル部分での耐圧の向上を図ることができる。
(実施の形態 1 7 )
本実施の形態においては図 6に示す構成の製造方法の一例を図 1 8〜図 2 5を 用いて説明する。 . 図 1 8を参照して、 砒素もしくはアンチモンを含む高濃度の n+基板 1上に、 通常のェピタキシャル法にて、 n—ェピタキシャル層 2が形成される。 この nーェ ピタキシャル層 2は、 多重 R E S UR F効果を使わない従来構造の MO S - F E Tで使用する n型ドリフト層濃度に比べて高濃度かつ一様な不純物濃度をもつ一 層のみで形成される。
この後、 写真製版技術により所定のパターンを有するレジストパターン 3 1 a が n—ェピタキシャル層 2上に形成される。 このレジストパターン 3 1 aをマス クとして硼素イオンを高エネルギーでイオン注入をすることにより、 p n繰返し 構造の中央部となる領域の深い位置に硼素イオンの注入領域 4 aが形成される。 なお、 図 1 8には、 レジストパターン 3 1 aの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 1 9を参照して、 上記レジストパターン 3 1 aをマスクとして、 硼素イオン を中エネルギーでイオン注入をすることにより、 p n繰返し構造の中央部となる 領域の中程度に深い位置に硼素イオンの注入領域 4 aが形成される。
図 2 0を参照して、 上記レジストパターン 3 1 aをマスクとして、 硼素イオン を低エネルギーでイオン注入をすることにより、 p n繰返し構造の中央部となる 領域の浅い位置に硼素イオンの注入領域 4 aが形成される。 この後、 レジス卜パ ターン 3 1 aはたとぇぱアツシングなどにより除去される。
ただし、 上記の深い位置への注入 （図 1 8 ) と中間位置への注入 （図 1 9 ) と 浅い位置への注入 （図 2 0 ) との各注入の順序は入れ替えることができる。
図 2 1を参照して、 写真製版技術により所定のパターンを有するレジストパタ —ン 3 1 bが n—ェピタキシャル層 2上に形成される。 このレジストパターン 3 1 bをマスクとして硼素イオンを高エネルギーでイオン注入をすることにより、 n繰返し構造の最端部となる領域の深い位置に硼素イオンの注入領域 4 aが形 成される。
なお、 図 2 1には、 レジストパターン 3 1 aの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 2 2を参照して、 上記レジストパターン 3 1 bをマスクとして、 硼素イオン を中エネルギーでィォン注入をすることにより、 ； p n繰返し構造の最端部となる 領域の中程度に深い位置に硼素イオンの注入領域 4 aが形成される。
図 2 3を参照して、 上記レジストパターン 3 1 bをマスクとして、 硼素イオン を低エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部となる 領域の浅い位置に硼素イオンの注入領域 4 aが形成される。 この後、 レジストパ 夕一ン 3 1 bはたとえばアツシングなどにより除去される。
図 2 1〜図 2 3の工程で p n繰返し構造の最端部に注入される硼素イオンの注 入濃度は、 中央部に注入された硼素イオンの注入濃度の半分程度とされる。
ただし、 上記の深い位置への注入 （図 2 1 ) と中間位置への注入 （図 2 2 ) と 浅い位置への注入 （図 2 3 ) との各注入の順序は入れ替えることができる。 さら に、 これらの最端部への低濃度の注入工程は、 前述の中央部への高濃度の注入ェ 程と全体的に入れ替えることもできる。
本実施の形態では、 簡単のために、 p n繰返し構造の最端部に低濃度の p層を 一列だけ形成する場合を例にとったが、 本実施の形態はこの場合に特に限定され るものではない。 ，
図 2 4を参照して、 写真製版技術により所定のパターンを有するレジストパ夕 ーン 3 1 cが η—ェピタキシャル層 2上に形成される。 このレジストパターン 3 1 cをマスクとして硼素イオンを極低エネルギーでイオン注入をすることにより、 η繰返し構造の中央部および最端部と終端構造であるガードリング部となる各 領域の非常に浅い 置に硼素イオンの注入領域 5、 1 5が形成される。 この後、 レジストパターン 3 1 cはたとえばアツシングなどにより除去される。
図 2 5を参照して、 高温で長時間の熱処理が施される。 これにより、 硼素ィォ ンの注入領域 5、 1 5が適当な大きさに拡散されてガードリング部分 1 5と！)型 ボディ領域 5とが形成される。 これと同時に、 半導体基板の深さ方向に並んだ複 数の硼素イオンの注入領域 4 aが周囲に拡散されて一体化し、 p n繰返し構造を 構成する P型不純物領域 4が形成される。 この後、 M〇S— F E T構成部や電極 などが形成されて、 図 6に示す半導体装置が完成する。
現在の高エネルギーイオン注入技術を持ってしても、 最大の加速エネルギーは、 数 M e V程度である。 このため、 軽元素である硼素であっても、 S i中の飛程は 1 0 ^ m以内であり、 余り深い位置に注入できない。 よって、 本実施の形態の製 造方法で実現できる素子構造は、 2 0 0 V程度以下の比較的低耐圧のものに限定 される。
しかし、 高エネルギーィォン注入機という高価な製造装置とそれに伴う厚膜の フォトレジストと写真製版工程は使うものの、 後述の埋め込み多層ェピ方式や、 トレンチ方式に比べて工程が簡略であるという利点がある。
(実施の形態 1 8 )
本実施の形態においては図 8に示す構成の製造方法の一例を図 2 6〜図 3 2を 用いて説明する。
本実施の形態の製造方法は、 まず図 1 8〜図 2 0に示す実施の形態 1 7の工程 と同様の工程を経る。 ただし、 n_ェピタキシャル層 2は、 多重 R E S U R F効 果を使わない従来構造の MO S - F E Tで使用する n型ドリフト層濃度に比べて 低濃度かつ一様な不純物濃度をもつ一層のみで形成される。
この後、 図 2 6を参照して、 写真製版技術により所定のパターンを有するレジ ス卜パターン 3 1 dが n—ェピタキシャル層 2上に形成される。 このレジストパ ターン 3 1 dをマスクとして燐イオンを高エネルギーでイオン注入をすることに より、 p n繰返し構造の中央部となる領域の深い位置に燐イオンの注入領域 3 a が形成される。
なお、 図 2 6には、 レジストパターン 3 1 dの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 2 7を参照して、 上記レジストパターン 3 1 dをマスクとして、 燐イオンを 中エネルギーでイオン注入をすることにより、 中央部となる領域の中程度に深い 位置に燐イオンの注入領域 3 aが形成される。
図 2 8を参照して、 上記レジストパターン 3 1 dをマスクとして、 燐イオンを 低エネルギーでイオン注入をすることにより、 中央部となる領域の浅い位置に燐 イオンの注入領域 3 aが形成される。 この後、 レジストパターン 3 1 dはたとえ ぱアツシングなどにより除去される。 ，
ただし、 上記の深い位置への注入 （図 2 6 ) と中間位置への注入 （図 2 7 ) と 浅い位置への注入 （図 2 8 ) との各注入の順序は入れ替えることができる。 さら に、 これらの中央部への燐イオンの注入工程は、 前述の中央部への硼素イオンの 注入工程と全体的に入れ替える ^ともできる。
図 2 9を参照して、 写真製版技術により所定のパターンを有するレジストパ夕 ーン 3 1 eが n—ェピタキシャル層 2上に形成される。 このレジストパターン 3 1 eをマスクとして硼素イオンを高エネルギーでイオン注入をすることにより、 P n繰返し構造の最端部となる領域の深い位置に硼素イオンの注入領域 4 aが形 成される。
なお、 図 2 9には、 レジストパターン 3 1 aの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 3 0を参照して、 上記レジス卜パターン 3 1 eをマスクとして、 硼素イオン を中エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部となる 領域の中程度に深い位置に硼素イオンの注入領域 4 aが形成される。
図 3 1を参照して、 上 Kレジストパターン 3 1 eをマスクとして、 硼素イオン を低エネルギーでイオン注入をすることにより、 X) n繰返し構造の最端部となる 領域の浅い位置に硼素イオンの注入領域 4 aが形成される。 この後、 レジストパ ターン 3 1 eはたとえばアツシングなどにより除去される。
図 2 9〜図 3 1の工程で p n繰返し構造の最端部に注入される硼素イオンの注 入濃度は、 中央部に注入された硼素イオンの注入濃度の半分程度とされる。 ただし、 上記の深い位置への注入 （図 2 9 ) と中間位置への注入 （図 3 0 ) と 浅い位置への注入 （図 3 1 ) との各注入の順序は入れ替えることができる。 さら に、 これらの p n繰返し構造の最端部への低濃度の注入工程は、 前述の中央部へ の高濃度の硼素イオンまたは燐イオンの注入工程と全体的に入れ替えることもで さる。
本実施の形態では、 簡単のために、 p n繰返し構造の最端部に低濃度の p層を —列だけ形成する場合を例にとったが、 本実施の形態はこの場合に特に限定され るものではない。
図 3 2を参照して、 図 2 4に示す実施の形態 1 7と同様の工程を経ることによ り、 ガードリング部分 1 5と p型ボディ領域 5とが形成される。 これと同時に、 半導体基板の深さ方向に並んだ複数の硼素イオンの注入領域 4 aと複数の燐ィォ ンの注入領域 3 aとが周囲に拡散されて一体化し、 p n繰返し構造を構成する p 型不純物領域 4と n型ドリフト領域 3とが形成される。 この後、 MO S— F E T 構成部や電極などが形成されて、 図 8に示す半導体装置が完成する。
なお図 3 2では、 接続された n型ドリフト領域 3と p型不純物領域 4とを簡単 のために低濃度と高濃度との 2段階で表示しているが、 それらの不純物濃度は実 際には無段階かつ連続的に変化し、 かつ基板の深さ方向に周期的に変化する。 ま た、 p n繰返し構造の最端部の低濃度の p型不純物領域 4は、 不純物濃度の高い 部分において幾分外周に広がるうねった断面形状になるが、 簡略化のために詳細 は省いている。
実施の形態 1 7では、 比較的高濃度の n型ェピタキシャル層 2に p型不純物領 域 4が硼素のイオン注入で形成される。 これに対して、 本実施の形態では、 低濃 度の n型ェピタキシャル層 2を用いて、 n型ドリフ卜領域 3と p型不純物領域 4 との各埋め込み拡散領域 3 a、 4 a力 s独立に形成される。 このため、 p n繰返し 構造の外周部分の n型ェピタキシャル層 2の濃度が低くなり p i nダイオードが 構成される。
また、 n型ドリフト領域 3と ρ型不純物領域 4とがイオン注入によって形成さ れるので、 実施の形態 1 7と比較して n型ドリフト領域 3と p型不純物領域 4と の濃度バランスがとりやすい。 このため、 本実施の形態における製造方法は低耐 圧素子の中にあっても比較的高耐圧素子に適した方法である。
しかし、 n型ドリフト領域 3と！)型不純物領域 4とのイオン注入工程を独立に 行うので、 実施の形態 1 7に比べて、 工程数が増えるという欠点もある。 このた め、 素子に要求される性能やコストに合わせて、 これらの方法を使い分けること が好ましい。
(実施の形態 1 9 )
本実施の形態においては図 9に示す構成の製造方法の一例を図 3 3〜図 4 2を 用いて説明する。 ただし、 以下の方法によれば、 図 1〜図 5に示す構造を作るこ とも可能である。
本実施の形態の製造方法は、 まず図 1 8〜図 2 0に示す実施の形態 1 7の工程 と同様の工程を経る。 ただし、 n—ェピタキシャル層 2は、 多重 R E S U R F効 果を使わない従来構造の M〇 S - F E Tで使用する n型ドリフト層濃度に比べて 低濃度かつ一様な不純物濃度をもつ一層のみで形成される。
この後、 図 3 3を参照して、 写真製版技術により所定のパターンを有するレジ ストパターン 3 1 fが n—ェピタキシャル層 2上に形成される。 このレジストパ 夕一ン 3 1 f をマスクとして燐イオンを高エネルギーでイオン注入をすることに より、 p n繰返し構造の中央部となる領域の深い位置に燐イオンの注入領域 3 a が形成される。
なお、 図 3 3には、 レジストパターン 3 1 fの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 3 4を参照して、 上記レジストパターン 3 1 f をマスクとして、 燐イオンを 中エネルギーでイオン注入をすることにより、 中央部となる領域の中程度に深い 位置に燐イオンの注入領域 3 aが形成される。
図 3 5を参照して、 上記レジストパターン 3 1 f をマスクとして、 燐イオンを 低エネルギーでイオン注入をすることにより、 中央部となる領域の浅い位置に燐 イオンの注入領域 3 aが形成される。 この後、 レジストパターン 3 1 fはたとえ ばアツシングなどにより除去される。
ただし、 上記の深い位置への注入 （図 3 3 ) と中間位置への注入 （図 3 4 ) と 浅い位置への注入 （図 3 5 ) との各注入の順序は入れ替えることができる。 さら に、 これらの中央部への燐イオンの注入工程は、 前述の中央部への硼素イオンの 注入工程と全体的に入れ替えることもできる。
図 3 6を参照して、 ここからが低濃度化の必要な構成の製造工程となる。 写真 製版技術により所定のパターンを有するレジストパターン 3 1 gが n—ェピタキ シャル層 2上に形成される。 このレジストパターン 3 1 gをマスクとして燐ィォ ンを高エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部より も 1段だけ中央部 (手前） となる領域の深い位置に燐イオンの注入領域 3 aが形 成される。
なお、 図 3 6には、 レジストパターン 3 1 gの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 3 7を参照して、 上記レジストパターン 3 1 gをマスクとして、 燐イオンを 中エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部よりも 1 段だけ中央部となる領域の中程度に深い位置に燐イオンの注入領域 3 aが形成さ れる。
図 3 8を参照して、 上記レジストパターン 3 1 gをマスクとして、 燐イオンを 低エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部よりも 1 段だけ中央部となる領域の浅い位置に燐イオンの注入領域 3 aが形成される。 こ の後、 レジス卜パターン 3 1 gはたとえばアツシングなどにより除去される。 図 3 6〜図 3 8の工程で p n繰返し構造の最端部に注入される燐イオンの注入 濃度は、 中央部に注入された燐イオンの注入濃度の半分程度とされる。
ただし、 上記の深い位置への注入 （図 3 6 ) と中間位置への注入 （図 3 7 ) と 浅い位置への注入 （図 3 8 ) との各注入の順序は入れ替えることができる。 さら に、 これらの p n繰返し構造の最端部よりも 1段だけ中央部への燐イオンの注入 工程は、 前述の中央部への硼素イオンまたは燐イオンの注入工程と全体的に入れ 替えることもできる。
図 3 9を参照して、 写真製版技術により所定のパターンを有するレジストパ夕 ーン 3 1 hが n—ェピタキシャル層 2上に形成される。 このレジストパターン 3 1 hをマスクとして硼素イオンを高エネルギーでィオン注入をすることにより、 p n繰返し構造の最端部となる領域の深い位置に硼素イオンの注入領域 4. aが形 成される。
なお、 図 3 9には、 レジストパターン 3 l hの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸' 化膜が設けられてもよい。
図 4 0を参照して、 上記レジストパターン 3 1 hをマスクとして、 硼素イオン を中エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部となる 領域の中程度に深い位置に硼素イオンの注入領域 4 aが形成される。
図 4 1を参照して、 上記レジストパターン 3 1 hをマスクとして、 硼素イオン を低エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部となる 領域の浅い位置に硼素イオンの注入領域 4 aが形成される。 この後、 レジストパ ターン 3 1 hはたとえばアツシングなどにより除去される。
図 3 9〜図 4 1の工程で p n繰返し構造の最端部に注入される硼素イオンの注 入濃度は、 中央部に注入された硼素ィォンの注入濃度の半分程度とされる。
ただし、 上記の深い位置への注入 （図 3 9 ) と中間位置への注入 （図 4 0 ) と 浅い位置への注入 （図 4 1 ) との各注入の順序は入れ替えることができる。 さら に、 これらの p n繰返し構造の最端部への低濃度の硼素イオンの注入工程は、 前 述の中央部への高濃度の硼素イオンまたは燐イオンの注入工程もしくは p n繰返 し構造の最端部よりも 1段だけ中央部への低濃度の燐イオンの注入工程と全体的 に入れ替えることもできる。
本実施の形態では、 簡単のために、 p n繰返し構造の最端部に低濃度の p層と n層とからなる p n組合せを一列だけ形成する場合を例にとったが、 特に限定す るものではない。
図 4 2を参照して、 図 2 4に示す実施の形態 1 7と同様の工程を経ることによ り、 ガードリング部分 1 5と p型ボディ領域 5とが形成される。 これと同時に、 半導体基板の深さ方向に並んだ複数の硼素イオンの注入領域 4 aと複数の燐ィォ ンの注入領域 3 aとが周囲に拡散されて一体化し、 p n繰返し構造を構成する p 型不純物領域 4と n型ドリフト領域 3とが形成される。 この後、 MO S— F E T 構成部や電極などが形成されて、 図 9に示す半導体装置が完成する。
なお図 4 2では、 接続された n型ドリフト領域 3と！)型不純物領域 4とを簡単 のために低濃度と高濃度との 2段階で表示しているが、 これらの不純物濃度は実 際には無段階かつ連続的に変化し、 かつ基板の深さ方向に周期的に変化する。 .ま た、 p n繰返し構造の最端部の低濃度の p型不純物領域 4は、 不純物濃度の高い 部分において幾分外周に広がるうねった断面形状になるが、 簡略化のために詳細 は省いている。
(実施の形態 2 0 )
実施の形態 2 0として、 埋め込み領域の形成に多層ェピタキシャル層を使って 図 6の構成を製造する工程フローを図 4 3〜図 5 3を用いて詳述する。
図 4 3を参照して、 砒素もしくはアンチモンを含む高濃度の n+基板 1に、 通 常のェピタキシャル法にて、 初段の n—ェピタキシャル層 2 aが形成される。 こ の n—ェピタキシャル層 2 aは、 多重 R E S U R F効果を使わない従来構造の M O S - F E Tで使用する n型ドリフト層濃度に比べて低濃度かつ一様な不純物濃 度をもつ一層のみで形成される。 写真製版技術により所定のパターンを有するレ ジストパターン 3 1 iが n—ェピタキシャル層 2 a上に形成される。
なお、 図 4 3には、 レジストパターン 3 1 iの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 4 4を参照して、 このレジストパターン 3 1 iをマスクとして硼素イオンを 通常のエネルギーでイオン注入をすることにより、 p n繰返し構造の中央部とな る領域の比較的浅い位置 （深くても構わないが高いエネルギーは一般的に出しに くい） に硼素イオンの高濃度の注入領域 4 aが形成される。 この後、 レジストパ ターン 3 1 iはたとえばアッシ グなどにより除去される。
図 4 5を参照して、 写真製版技術により所定のパターンを有するレジストパタ ーン 3 1 kが n—ェピタキシャル層 2 a上に形成される。 このレジストパターン 3 1 kをマスクとして硼素イオンを通常のエネルギーでイオン注入をすることに より、 ！) n繰返し構造の最端部となる領域の比較的浅い位置に硼素イオンの低濃 度の注入領域 4 aが形成される。 この後、 レジストパターン 3 1 kはたとえばァ ッシングなどにより除去される。
なお、 図 4 5には、 レジストパターン 3 1 kの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 4 6を参照して、 上記高濃度と低濃度との両方の硼素イオンの注入領域 4 a を基板中に埋め込むために、 図 4 3の工程で説明したと同様にしてェピタキシャ ル成長により低濃度の n—ェピタキシャル層 2 bが形成される。 厳密には、 この ェピタキシャル成長工程での熱処理により、 各注入領域 4 aは周囲に多少拡散し て断面形状が円形になる。 その拡散した様子を、 ェピタキシャル成長界面を点線 で示して、 その上部に広がる （浮き上がる） 形で図示しているが、 この浮き上が り自体は積極的に利用するものでもなく、 また浮き上がりが害をなすものでもな い。
以下の工程では、 上記初段の n—ェピタキシャル層 2 aの形成に始まって、 高 濃度の硼素イオン注入領域 4 aの形成と、 低濃度の硼素イオン注入領域 4 aの形 成と、 2段目の n—ェピタキシャル層 2 bの形成との各過程が、 基本的には所望 の回数だけで繰返される。
図 4 7を参照して、 写真製版技術により所定のパターンを有するレジストパ夕 ーン 3 1 1が n—ェピタキシャル層 2 b上に形成される。 このレジストパターン 3 1 1をマスクとして硼素イオンを通常のエネルギーでイオン注入をすることに より、 P n繰返し構造の中央部となる領域の比較的浅い位置に硼素イオンの高濃 度の注入領域 4 aが形成される。 この後、 レジストパターン 3 1 1はたとえばァ ッシングなどにより除去される。
なお、 図 4 7には、 レジストパターン 3 1 1の下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 4 8を参照して、 写真製版技術により所定のパターンを有するレジストパタ ーン 3 l mが n—ェピタキシャル層 2 b上に形成される。 このレジストパターン 3 1 mをマスクとして硼素イオンを通常のエネルギーでイオン注入をすることに より、 P n繰返し構造の最端部となる領域の比較的浅い位置に硼素イオンの低濃 度の注入領域 4 aが形成される。 この後、 レジストパターン 3 l mはたとえばァ ッシングなどにより除去される。 なお、 図 4 8には、 レジストパターン 3 l mの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
この後、 上記高濃度と低濃度との両方の硼素イオンの注入領域 4 aを基板中に 埋め込むために、 図 4 3の工程で説明したと同様にしてェピタキシャル成長によ り低濃度の n—ェピタキシャル層 2 cが形成される。 厳密には、 このェピタキシ ャル成長工程での熱処理により、 各注入領域 4 aは周囲に多少拡散して断面形状 が円形になる。 その拡散した様子を、 ェピタキシャル成長界面を点線で示して、 その上部に広がる （浮き上がる） 形で図示しているが、 この浮き上がり自体は積 極的に利用するものでもなく、 また浮き上がりが害をなすものでもない。
図 4 9を参照して、 写真製版技術により所定のパターンを有するレジストパ夕 ーン 3 1 nが n—ェピタキシャル層 2 c上に形成される。 このレジストパターン 3 1 nをマスクとして硼素イオンを通常のエネルギーでイオン注入をすることに より、 P n繰返し構造の中央部となる領域の比較的浅い位置に硼素イオンの高濃 度の注入領域 4 aが形成される。 この後、 レジストパターン 3 1 nはたとえばァ ッシングなどにより除去される。
なお、 図 4 9には、 レジストパターン 3 1 nの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 5 0を参照して、 写真製版技術により所定のパターンを有するレジストパタ —ン 3 1 oが n—ェピタキシャル層 2 c上に形成される。 このレジストパ夕一ン 3 1 oをマスクとして硼素イオンを通常のエネル ーでイオン注入をすることに より、 P n繰返し構造の最端部となる領域の比較的浅い位置に硼素イオンの低濃 度の注入領域 4 aが形成される。 この後、 レジストパターン 3 1 oはたとえばァ ッシングなどにより除去される。
なお、 図 5 0には、 レジストパターン 3 1 oの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 5 1を参照して、 上記高濃度と低濃度との両方の硼素イオンの注入領域 4 a を基板中に埋め込むために、 図 4 3の工程で説明したと同様にしてェピタキシャ ル成長により最終段の低濃度の n—ェピタキシャル層 2 dが形成される。 これに より、 n—ェピタキシャル層 2 a〜 2 dにより、 多層ェピタキシャル層 2が構成 される。
厳密には、 このェピタキシャル成長工程での熱処理により、 各注入領域 4 aは 周囲に多少拡散して断面形状が円形になる。 その拡散した様子を、 ェピタキシャ ル成長界面を点線で示して、 その上部に広がる （浮き上がる） 形で図示している が、 この浮き上がり自体は積極的に利用するものでもなく、 また浮き上がりが害 をなすものでもない。
図 5 2を参照して、 写真製版技術により所定のパターンを有するレジストパタ ーン 3 1： が n—ェピタキシャル層 2 d上に形成される。 このレジストパターン 3 1 pをマスクとして硼素イオンを極低エネルギーでイオン注入をすることによ り、 P n繰返し構造の中央部および最端部と終端構造であるガードリング部とな る各領域の非常に浅い位置に硼素イオンの注入領域 5、 1 5が形成される。 この 後、 レジストパターン 3 1 pはたとえばアツシングなどにより除去される。 図 5 3を参照して、 高温で長時間の熱処理が施される。 これにより、 硼素ィォ ンの注入領域 5、 1 5が適当な大きさに拡散されてガードリング部分 1 5と！)型 ボディ領域 5とが形成される。 これと同時に、 半導体基板の深さ方向に並んだ複 数の硼素イオンの注入領域 4 aが周囲に拡散されて一体化し、 p n繰返し構造を 構成する p型不純物領域 4が形成される。 この後、 MO S— F E T構成部や電極 などが形成されて、 図 6に示す半導体装置が完成する。
なお、 図 4 5、 図 4 8および図 5 0の工程で p n繰返し構造の最端部に注入さ れる硼素イオンの注入濃度は、 中央部に注入された硼素イオンの注入濃度の半分 程度とされる。
また、 本実施の形態においても、 p n繰返し構造の最端部を一段階だけ低濃度 化する場合を例にとって説明したが、 上述の他の例のように、 低濃度化の段階を 複数にすることも可能である。 そうすることにより、 工程はより複雑化して製造 コストが上昇するという難点はあるものの、 素子の耐圧性能が改善されるという 大きな利点がある。 よって、 要求される製品の価格対性能の関係に合わせて、 .低 濃度化を多段階化しても良く、 本実施の形態は決して 1段階の構造や製法に限定 するものではない。
本実施の形態の製造方法では、 ェピタキシャル層の層数さえ重ねれば、 原理的 には、 無限に積み上げることができる。 このため、 この製造方法により得られる 半導体装置は、 数百 V程度の中耐圧から数千 Vの高耐圧まで対応できるものであ る。 逆に、 後述のように、 埋め込み拡散領域 4 aを深さ方向に接続するために、 必ず、 ある程度の高温の熱処理工程が必要になる。 この高温の熱処理では深さ方 向 （上下方向） への拡散と同時に横方向にも拡散するので、 p n繰返し周期を縮 めることができないために、 3 0 0 V程度より下の低耐圧領域での性能が出しに くい難点がある。
(実施の形態 2 1 )
実施の形態 2 1として、 埋め込み領域の形成に多層ェピタキシャル層を使い、 かつ p n繰返し構造の最端部の拡散に短冊パターンを使って図 6の構成を製造す る工程フローを図 5 4〜図 6 3を用いて詳述する。
図 5 4を参照して、 砒素もしくはアンチモンを含む高濃度の n+基板 1上に、 通常のェピタキシャル法にて、 初段の n—ェピタキシャル層 2 aが形成される。 この n—ェピタキシャル層 2 aは、 多重 R E S U R F効果を使わない従来構造の MO S - F E Tで使用する n型ドリフト層濃度に比べて低濃度かつ一様な不純物 濃度をもつ一層のみで形成される。 写真製版技術により所定のパターンを有する レジストパターン 3 1 Qが n—ェピタキシャル層 2 a上に形成される。
このレジス卜パターン 3 1 Qの p n繰返し構造の中央部となる領域上には単一 の孔からなる第 1の開孔パターンが形成され、 p n繰返し構造の最端部 なる領 域上には複数の微細孔からなる第 2の開孔パターンが形成される。 第 2の開孔パ ターンにおけるすべての微細孔の開孔面積の和は、 第 1の開孔パターンの開孔面 積よりも小さくなるように設定されている。
なお、 図 5 4には、 レジストパターン 3 1 QLの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
図 5 5を参照して、 このレジストパターン 3 1 Qをマスクとして硼素イオンが 通常のエネルギーでイオン注入される。 これにより、 ： n繰返し構造の中央部と なる領域に硼素イオンの高濃度の注入領域 4 aが、 また p n繰返し構造の最端部 となる領域に硼素イオンの低濃度の注入領域 4 aが各々、 比較的浅い位置に形成 される。 つまり、 上記の実施の形態 1 9、 2 0などとは異なり、 本実施の形態で は低濃度化したい p n繰返し構造の最端部にも、 中央部と同じ注入工程で同時に 不純物が注入される。
図 6 3は、 上記のイオン注入直後における p n繰返し構造の最端部の不純物の 注入の様子を示している。 図 6 3を参照して、 p n繰返し構造の最端部上の第 2 の開孔パターンは複数の微細孔から形成されているため、 各微細孔の真下に硼素 イオンの注入領域 4 & 1が形成されることになる。 この状態から不純物拡散のた めの熱処理が施される。
複数の微細孔を非常に微細 ί'こ形成しておけば、 僅かな熱処理であっても、 図 6 4に示すように複数の硼素ィオンの注入領域 4 a！が周囲に拡散して広がり、 互 いに相重なりあって一体として低濃度の注入領域 4 aを構成する。 また、 少しの 熱処理で簡単に横拡散で各注入領域 4 a iが重なり、 全体としての濃度が均質化 される。 この低濃度の注入領域 4 aは、 形状や濃度に多少のうねりを有していて も、 巨視的には一様な比較的低濃度な拡散領域 4 aとみなすことができる。 また、 上記の熱処理自体は、 後工程のェピタキシャル成長工程により兼ねることもでき るし、 ェピタキシャル成長前に独立にかけることもできる。
ここで、 第 2の開孔パターンにおけるすべての微細孔の開孔面積の和が第 1の 開孔パターンの開孔面積よりも小さくなるように設定されている。 このため、 こ れらの開孔パターンの双方へ同時にイオン注入がされても、 中央部となる領域に は高濃度、 また p n繰返し構造の最端部となる領域には低濃度の各注入領域 4 a を形成することができる。
この後、 レジストパターン 3 1 Qはたとえばアツシングなどにより除去される。 図 5 6を参照して、 上記高濃度と低濃度との両方の硼素イオンの注入領域 4 a を基板中に埋め込むために、 図 5 4の工程で説明したと同様にしてェピタキシャ ル成長により低濃度の n—ェピタキシャル層 2 bが形成される。 厳密には、 この ェピタキシャル成長工程での熱処理により、 各注入領域 4 aは周囲に多少拡散し て断面形状が円形になる。 その拡散した様子を、 ェピタキシャル成長界面を点線 で示して、 その上部に広がる （浮き上がる） 形で図示しているが、 この浮き上が り自体は積極的に利用するものでもなく、 また浮き上がりが害をなすものでもな い。
以下の工程では、 上記初段の n—ェピタキシャル層 2 aの形成に始まって、 高 濃度の硼素イオン注入領域 4 aの形成と、 低濃度の硼素イオン注入領域 4 aの形 成と、 2段目の n—ェピタキシャル層 2 bの形成との各過程が、 基本的には所望 の回数だけで繰返される。
図 5 7を参照して、 図 5 4と同様、 写真製版技術により所定のパターンを有す るレジストパターン 3 1 rが n—ェピタキシャル層 2 a上に形成される。 このレ ジストパターン 3 1 rの p n繰返し構造の中央部となる領域上には単一の孔から なる第 1の開孔パターンが形成され、 p n繰返し構造の最端部となる領域上には 複数の微細孔からなる第 2の開孔パターンが形成される。 第 2の開孔パターンに おけるすべての微細孔の開孔面積の和は、 第 1の開孔パターンの開孔面積よりも 小さくなるように設定されている。
なお、 図 5 7には、 レジストパターン 3 1 rの下には下敷きシリコン酸化膜が なく、 フォトレジスト直付けの場合を示したが、 必要に応じて下敷きシリコン酸 化膜が設けられてもよい。
この後、 このレジストパターン 3 1 rをマスクとして硼素イオンが通常のエネ ルギ一でイオン注入される。 これにより、 p n繰返し構造の中央部となる領域に 硼素イオンの高濃度の注入領域 4 aが、 また p n繰返し構造の最端部となる領域 に硼素イオンの低濃度の注入領域 4 aが各々、 比較的浅い位置に形成される。 こ の後、 レジス卜パターン 3 1 rはたとえばァッシングなどにより除去される。 図 5 8を参照して、 上記と同様のェピタキシャル成長が行われることにより、 低濃度の n—ェピタキシャル層 2 cが形成される。 厳密には、 このェピ夕キシャ ル成長工程での熱処理により、 各注入領域 4 aは周囲に多少拡散して断面形状が 円形になる。
この後、 さらに上記と同様な単一の写真製版と、 単一のイオン注入とにより、 P n繰返し構造の中央部となる領域に硼素イオンの高濃度の注入領域 4 aが、 ま た p n繰返し構造の最端部となる領域に硼素イオンの低濃度の注入領域 4 aが 各々、 比較的浅い位置に形成される。 この後、 レジストパターン 3 1 sはたとえ ばアツシングなどにより除去される。
図 5 9を参照して、 上記と同様のェピタキシャル成長が行われることにより、 低濃度の n—ェピタキシャル層 2 dが形成される。 厳密には、 このェピタキシャ ル成長工程での熱処理により、 各注入領域 4 aは周囲に多少拡散して断面形状が 円形になる。 ·
図 6 0を参照して、 写真製版技術により所定のパターンを有するレジストパ夕 —ン 3 1 tが n—ェピタキシャル層 2 d上に形成される。 このレジストパターン 3 1 tをマスク.として硼素イオンを極低エネルギーでイオン注入をすることによ り、 p n繰返し構造の中央部および最端部と終端構造であるガードリング部とな る各領域の非常に浅い位置に硼素イオンの注入領域 5、 1 5が形成される。 この 後、 レジストパターン 3 1 tはたとえばアツシングなどにより除去される。 なお慣習的には、 写真製版時には、 下敷きシリコン酸化膜があった方が望まし いが、 特に限定するものではいので、 図面においては簡単のために省略した。 図 6 1を参照して、 高温で長時間の熱処理が施される。 これにより、 硼素ィォ ンの注入領域 5、 1 5が適当な大きさに拡散されてガードリング部分 1 5と p型 ボディ領域 5とが形成される。 これと同時に、 半導体基板の深さ方向に並んだ複 数の硼素イオンの注入領域 4 aが周囲に拡散されて一体化し、 p n繰返し構造を 構成する p型不純物領域 4が形成される。
図 6 2を参照して、 通常の写真製版技術およびイオン注入技術により！)型ポデ ィ領域 5内に、 M O S— F E Tの n+ソース領域 6と、 p型ボディ領域 5への低 抵抗コンタク卜をとるための p+コンタクト領域 7とが形成される。
ただし、 n+ソース領域 6は砒素もしくは燐によって、 また p +コンタクト領域 7は硼素によってそれぞれ形成されるので、 写真製版工程とイオン注入工程とを n+ソース領域 6と +コンタクト領域 7とで独立に行なう必要がある。 また、 後 述のゲート領域の形成との順序は特に規定するものではなく、 性能や用途に応じ て、 順序を入れ替えたりすることができる。
最後に、 MO S— F E T構造を完成させることにより図 6に示す半導体装置が 完成する。 ただし、 図 6では、 層間絶縁膜を介したコンタクトホールは省略し、 A 1配線などは簡略化して単純な直線の配線で示している。 . なお、 本実施の形態においても、 p n繰返し構造の最端部を 1段階だけ低濃度 化する場合を例にとって説明したが、 上述の他の例のように、 低濃度化の段階を 複数にすることも可能である。 そうすることにより、 工程はより複雑化して製造 コス卜が上昇するという難点はあるものの、 素子の耐圧性能が改善されるという 大きな利点がある。 このため、 要求される製品の価格対性能の関係に合わせて多 段階化しても良く、 決して、 本実施の形態は一段階の構造や製法に限定されるも のではない。
本実施の形態で用いられる多層方式の製造方法は、 前述の実施の形態 2 0の場 合と同様に、 数百 V程度の中耐圧から数千 Vの高耐圧まで対応できるものである が、 3 0 0 V程度より下の低耐圧領域での性能が出しにくい難点を有する。 一方 で、 実施の形態 2 0と比べて、 工夫により、 p n繰返し構造の最端部を中央部と 同時に形成できるので、 製造工程を半減できる利点がある。
(溝のある場合の実施の形態の説明）
直接の実施の形態ではないが、 以下に、 溝のある場合の中央部における p n繰 返し構造を作る工程フローについて簡単に説明し、 その後に、 この溝のある構造 とその製造方法を応用した本発明の実施の形態の説明に移る。
また、 この溝のある構造 S TM (Super Trench power M0S- FET)には、 上述の埋 め込み多層ェピタキシャル構造とその製造方法に比べて、 工程数が少ないだけで なく、 繰返し周期を極限まで縮め易いので素子の主耐圧とオン抵抗のトレ一ドォ フ関係が非常に良いという利点があり、 原理的にも製造技術的にも、 低耐圧から 高耐圧までの広い範囲で有効であるという利点もある。
トレンチ側壁に斜めイオン注入で拡散層を作る工程フローについて、 図 6 5〜 図 6 9を用いて順に説明する。
図 6 5を参照して、 まず通常の方法で、 C VD法により形成されたシリコン酸 化膜などをマスク材料 4 1として異方性エッチングを行なうことにより、 半導体 基板の第 1主面に複数の溝 2 3が形成される。
図 6 6を参照して、 ストライプ状に形成した溝 2 3の片方の側壁にのみ硼素ィ オンが注入され、 硼素イオン注入領域 4が形成される。
'図 6 7を参照して、 ストライプ状に形成した溝 2 3の反対の側壁にのみ燐ィォ ンが注入され、 燐イオン注入領域 3が形成される。 ただし、 この図 6 6と図 6 7 の工程は入れ替わっても構わない。
図 6 8を参照して、 熱処理により硼素イオン注入領域 4と燐イオン注入領域 3 とが同時に拡散して所望の不純物濃度プロファイルを有する P型不純物領域 4と n型ドリフト領域 3とが形成される。
図 6 9を参照して、 C VD法により形成されたシリコン酸化膜などの絶縁物 2
4で溝 2 3の埋め込みが行われる。
S TM構造は、 上述のように埋め込み多層ェピタキシャル構造に比べて、 性能 面でも、 製造コスト面でも優れたものである。 しかし、 溝 2 3の片側の側壁のみ への斜めイオン注入という L S I (Large Scale Integrated circuit) でもあま り使われない手法が用いられる。 このため、 p n繰返し構造の最端部の低濃度化 にあたっては、 上述の埋め込み多層ェピタキシャル工程の場合と比べて、 工程が 複雑になり、 条件出しの難易度が上がるという難点もある。 よって、 製品として 要求される価格対性能の指標により、 この実施の形態を始めとする数種類の製造 方法の中から適当なものを選択して本発明の半導体装置を作成することが好まし い。
(実施の形態 2 2 )
実施の形態 2 2として、 S TM構造で、 拡散層を低濃度化する最端部の溝を中 央部の溝とは別に掘り直す場合の製造方法を図 7 0〜7 8を用いて詳述する。 以下の図 7 0〜7 2に示した工程は、 前述の図 6 5〜6 7と工程フローと基本 的に同じである。
図 7 0を参照して、 まず通常の方法で、 C VD法により形成されたシリコン酸 化膜などをマスク材料 4 1 aとして異方性エッチングを行なうことにより、 半導 体基板の第 1主面に複数の溝 2 3が形成される。 これらの複数の溝 2 3には、 最 終仕上り状態で最端部に位置する溝は含まれていない。
図 7 1を参照して、 ストライプ状に形成した複数の溝 2 3のすベての片方の側 壁にのみ硼素ィォンが注入され、 硼素ィォン注入領域 4が形成される。 図 7 2を参照して、 ストライプ状に形成した複数の溝 2 3のすベての反対の側 壁にのみ燐イオンが注入され、 燐イオン注入領域 3が形成される。 ただし、 この 図 7 1と図 7 2の工程は入れ替わっても良く、 基本的にはその順序に意味合いは ない。
図 7 3を参照して、 一旦、 全ての溝 2 3が、 C VD法に形成されたシリコン酸 化膜などの膜 4 1 bで埋め込まれて、 表面が平坦化される。 ここまでが、 従来の S TM構造の製法に相当する部分であり、 以下が、 本実施の形態に関連する工程 である。
最端部に溝を形成するために、 溝 2 3の埋め込みに使用した膜 4 1 bの所望の 位置に、 通常の写真製版と異方性ドライエッチングとにより窓が開口される。 図 7 4を参照して、 膜 4 1 bに開口された窓を通して、 半導体基板に異方性ェ ツチングをすることにより最端部の溝 2 3が形成される。
図 7 5を参照して、 最端部の溝 2 3の片方の側壁にのみ硼素イオンが注入され、 硼素イオン注入領域 4が形成される。 この際、 硼素イオンは、 中央部に注入した 硼素イオンの注入濃度の半分程度の濃度で注入される。
図 7 6を参照して、 最端部の溝 2 3の反対の側壁にのみ燐イオンが注入され、 燐イオン注入領域 3が形成される。 この際、 燐イオンは、 中央部に注入した燐ィ オンの注入濃度の半分程度の濃度で注入される。 なお、 燐注入の工程は、 先の硼 素注入の工程と入れ替えられてもよく、 その順序に意味合いはない。
図 7 7を参照して、 溝 2 3間に挟まれたメサ領域が所望の濃度分布を持つよう に、 素子全体に熱処理が施される。 これにより、 硼素イオン注入領域 4と燐ィォ ン注入領域 3とが周囲に拡散して p型不純物領域 4と n型ドリフト領域 3とが形 成される。 最端部の溝 2 3の側壁から拡散した p型不純物領域 4と n型ドリフ卜 領域 3とは、 上述のように中央部の不純物濃度よりも低く設定されているので、 仕上り状態でも中央部の不純物濃度よりも低くなる。 ここまでが、 本実施の形態 に係る部分である。
後工程としては、 図 7 8に示したように、 溝 2 3内に絶縁膜 2 4が埋め込まれ る。 ただし、 この絶縁膜の埋込み工程と、 先の熱処理工程とは入れ替えられても よい。 また、 終端構造であるガードリング部や M〇S— F E Tの p型ボディ^域 などの比較的深い拡散領域を形成する工程は、 図示しなかったが、 上記の工程の どこか、 もしくは後工程のどこかに適宜挿入することができる。
なお、 本実施の形態においては、 最端部の 1本の溝 2 3だけに低濃度化を施す 場合を例にとって説明したが、 上述の他の例や、 後述の図 8 8の S TMの構造例 に示したように、 低濃度化の段階を複数にすることも可能である。 そうすること により、 工程はより複雑化して製造コス卜が上昇するという難点はあるものの、 素子の耐圧性能が改善されるという大きな利点がある。 よって、 要求される製品 の価格対性能の関係に合わせて、 多段階化しても良く、 決して、 本実施の形態は 一段階の構造や製法に限定されるものではない。
(実施の形態 2 3 )
実施の形態 2 3として、 S TM構造で、 拡散層を低濃度化する最端部の溝の側 壁に逆導電型のイオン注入、 すなわちカウンターイオン注入をする場合の製造方 法を図 7 9〜8 6を用いて詳述する。
図 7 9を参照して、 まず通常の方法で、 C VD法により形成されたシリコン酸 化膜などをマスク材料 4 1 cとして異方性エッチングを行なうことにより、 半導 体基板の第 1主面に複数の溝 2 3が同時に形成される。 これらの複数の溝 2 3に は、 最終仕上り状態で繰返し構造の最端部に位置する溝が含まれている。
図 8 0を参照して、 ストライプ状に形成した複数の溝 2 3のすベての片方の側 壁にのみ同じ注入濃度で硼素イオンが注入され、 硼素イオン注入領域 4が形成さ れる。
図 8 1を参照して、 ストライプ状に形成した複数の溝 2 3のすベての反対の側 壁にのみ同じ注入濃度で燐イオンが注入され、 燐イオン注入領域 3が形成される。 ただし、 この図 8 0と図 8 1の工程は入れ替わっても良く、 基本的にはその順序 に意味合いはない。
図 8 2を参照して、 一旦、 全ての溝 2 3が、 C VD法に形成されたシリコン酸 化膜などの膜 4 1 dで埋め込まれる。 ここまでが、 従来の S TM構造の製法に相 当する部分であり、 以下が、 本実施の形態に関連する工程である。
この後、 最端部に位置する溝 2 3上に窓を有するフォトレジストパターン 3 1 uが写真製版技術により形成される。 このレジストパターン 3 l uをマスクとし てエッチングが行なわれる。 このエッチング工程においては、 形成されている溝
2 3の絶対的な深さ、 アスペクト比などに応じて、 湿式または乾式のエッチング を使い分けるか、 あるいはその両方を組み合せるかが選択される。
この後、 レジストパターン 3 1 uはたとえばアツシングなどにより除去される。 図 8 3を参照して、 上記のエッチングにより、 最端部に位置する溝 2 3内の埋 込み物が除去される。
図 8 4を参照して、 最端部の溝 2 3の片方の側壁にのみ、 前工程で注入した硼 素 （P型） と逆導電型の燐イオン （n型） が注入され、 燐イオン注入領域 3 が 形成される。 この燐イオンの注入により、 最端部の溝 2 3側壁に形成される！)型 不純物領域 4の仕上がり状態が中央部に注入した不純物濃度の半分程度の不純物 濃度となるように制御される。
図 8 5を参照して、 最端部の溝 2 3の反対の側壁にのみ、 前工程で注入した燐 ( n型） と逆導電型の硼素イオン （p型） が注入され、 硼素イオン注入領域 4 b が形成される。 この硼素イオンの注入により、 最端部の溝 2 3側壁に形成される n型不純物領域 3の仕上がり状態が中央部に注入した不純物濃度の半分程度の不 純物濃度となるように制御される。
なお、 硼素注入の工程は、 先の燐注入の工程と入れ替えられてもよく、 その順 序に意味合いはない。 ここまでが、 本実施の形態の特徴的な部分である。 以下は、 他の実施の形態を同じ流れになるが、 簡単に記述する。
図 8 6を参照して、 溝 2 3間に挟まれたメサ領域が所望の濃度分布を持つよう に、 素子全体に熱処理が施される。 これにより、 硼素イオン注入領域 4と燐ィォ ン注入領域 3とが周囲に拡散して p型不純物領域 4と n型ドリフト領域 3とが形 成される。 最端部の溝 2 3の側壁から拡散した p型不純物領域 4と n型ドリフト 領域 3とは、 上述のように中央部の不純物濃度よりも低く設定されているので、 仕上り状態でも中央部の不純物濃度よりも低くなる。
後工程としては、 図 7 8に示したように、 溝 2 3内に絶縁膜 2 4が埋め込まれ る。 ただし、 この絶縁膜 2 4の埋込み工程と、 先の熱処理工程とは入れ替えられ てもよい。 また、 終端構造であるガードリング部や M〇S— F E Tの p型ボディ 領域などの比較的深い拡散領域を形成する工程は、 図示しなかったが、 上記のェ 程のどこか、 もしくは後工程のどこかに適宜揷入することができる。
なお、 本実施の形態においては、 最端部の 1本の溝 2 3だけに低濃度化を施す 場合を例にとって説明したが、 上述の他の例や、 後述の図 8 8の S TMの構造例 に示したように、 低濃度化の段階を複数にすることも可能である。 そうすること により、 工程はより複雑化して製造コストが上昇するという難点はあるものの、 素子の耐圧性能が改善されるという大きな利点がある。 よって、 要求される製品 の価格対性能の関係に合わせて、 多段階化しても良く、 決して、 本実施の形態は 一段階の構造や製法に限定されるものではない。
本実施の形態の方法の利点は、.実施の形態 2 2の溝 2 3を 2回掘る場合に比べ て、 工程が簡単になることである。 トレンチエッチは、 確立された技術ではある が、 この素子に要求される深さが通常の L S Iの分離工程で使用されるものに比 ベて非常に深い場合が多く、 処理時間が長くなるという問題がある。 その点、 本 実施の形態に示した工程を使えば、 カウンタードープする部分では、 埋め込み酸 化膜を除去するだけであるので、 工程の処理時間も短く簡便であるという利点が ある。 一方で、 高アスペクト比の溝内に埋め込んだシリコン酸化膜を除去するの は、 湿式、 乾式を問わず、 条件出しが難しいという難点もある。
(実施の形態 2 4 )
実施の形態 2 4として、 繰返し構造の最端部の溝を点線トレンチ構造 （以下、 D L T : Dot ted Line Trenc と呼ぶ） をトレンチ並行ゲート構造の S TMに適用 し、 p n繰返し構造の最端部の p層または n層の 1本のみを低濃度化した場合の 構成および製造方法を図 8 7〜 9 1を用いて詳述する。 なお、 図 8 8は、 図 8 7 に示すトレンチ 行ゲ一ト構造の S TMにおいて最端部の溝に D L T構造を適用 した構成を示す 3次元鳥瞰図である。
図 8 7および図 8 8を参照して、 本実施の形態の構成は、 図 5に示す構成と比 較して、 1組の p型不純物領域 4と n型ドリフト領域 3とからなる p n組合せの 間に溝 2 3が設けられている点と、 p n繰返し構造の最端部において低濃度化さ れた P n組み合わせが 1段階のみである点と、 複数の溝 2 3の最端部に位置する 溝 2 3が D L T構造を有している点とにおいて異なる。
主に図 8 8を参照して、 ここで D L T構造の溝とは、 複数の孔 2 3 aが所定の 方向に沿って間隔をあけて配置され、 それにより第 1主面において点線状の表面 パターンを有する溝のことである。 なお、 各溝 23内は、 たとえばシリコン酸化 膜などからなる絶縁膜 24により埋め込まれている。
これ以外の構成については、 図 5に示す構成とほぼ同じであるため、 同一の部 材については同一の符号を付し、 その説明を省略する。
本実施の形態の特徴は、 製造方法と密接に関係しており、 工程増を一切なくし て、 従来構造の STMの製造工程のままで、 主耐圧の高い素子を実現できること である。 また、 上述した他の実施の形態において、 pn繰返し構造の最端部に多 段階の濃度勾配をつける場合には、 製造工程がさらに増加し複雑になるという難 点があつたが、 本実施の形態以降に示す DLT構造においては、 パターン寸法の 制約はあるものの、 概ね、 多段階化しても製造工程の増加が一切なく、 非常に容 易に実現できるという大きな利点がある。
図 87および図 88の構成を作るに際して、 DLT構造の溝 23における各孔 23 aの側壁の長さ L Aと間隔の長さ LBとの関係 （有効側壁面積） で、 pn繰 返し構造の最端部における低濃度領域の仕上り濃度が決まる。 具体的には、 図中 に示した長さ L Aと LBとの比率で、 低濃度化比率 R 1 cは次式で近似的に定義 できる。
R 1 c=LA/ (LA+LB)
例えば、 LA=2 im、 LB=2^mとすれば、 R l c = 50%となり、 pn 繰返し構造の最端部における低濃度領域の不純物濃度を 50 %にまで下げたのと ほぼ同じ効果が得られる。 厳密には、 この不純物濃度はイオン注入後の総熱処理 量、 温度および時間によって変化する。 しかし、 大雑把には、 注入しない領域 (孔 23 aが形成されていない領域） の幅 LB=2 mと同じだけ不純物が拡散 するように調整すれば、 注入される直線部分 （孔 23 aが形成されている領域） の中央位置にある不純物原子は、 注入しない領域の中央部分まで到達する。 同時 に注入される直線部分の端 （孔 23 aの端） にあった不純物原子は、 隣の直線部 分の端にまで到達する。 このため、 注入される直線部分 LAの濃度も注入しない 領域 LBの濃度も平均化されて、 概ね、 注入直後の濃度の 50%程度にまで下が る。 図 87および図 88に示すように 1段階の低濃度化の場合、 この R 1 cは 3 0 %以上 1 0 °/o以下であることが好ましい。
一般に、 シリコン中の不純物濃度プロファイルは、 ガウス分布もしくは誤差関 数 （Error function) で定義される形であるが、 これらの分布をリニアスケール で見た場合には、 殆ど、 一次関数、 すなわち三角形の分布と見なすことができる。 したがって、 上記の近似では、 事実上、 大きなずれが発生しないので、 非常に簡 便に濃度を点線の長さ L Aと間隔 L Bとの比率によつて調整することができる。 なお、 この比率の計算には、 長さ L A、 L Bと直交方向の寸法、 すなわち溝 2 3の幅は関係しない。
上記の説明をより直感的に理解できるように表したのが、 以下の図 8 9〜9 1 である。 図 8 9は、 注入直後、 もしくは熱処理不足の状態を示しており、 D L T 構造の溝 2 3の側壁に、 まだ高濃度領域 3、 4が残っており、 点線状の拡散領域 3、 4がつながっていない状態を示している。
次に図 9 0は、 注入後に少し熱処理を加えることにより、 横方向拡散で不純物 領域 3、 4を拡散させた状態を示している。 この熱処理により、 D L T構造の溝 2 3の側壁から高濃度領域 3、 4が拡散して他の高濃度領域 3、 4とつながる。 し力 し、 D L T構造の溝 2 3の側壁に近い部分には高濃度の領域がまだ残ってい る。 この程度の状態でも、 大きな問題は無いが、 後述の図 9 1に示すように、 全 体が均質化するまで熱処理で拡散させることが望ましい。
そこで、 図 9 1は、 注入後に十分に熱処理を加えることにより、 横方向拡散で、 D L T構造の溝 2 3の側壁から高濃度領域 3、 4を十分に拡散させて他の高濃度 領域 3、 4とつなげるとともに、 D L T構造の溝 2 3の側壁の濃度もほぼ均質化 した状態を示している。
また表 1に D L T構造を 3 0 0 V級 S TMに適用した場合の改善効果を示した。 点線トレンチ構造の実施の形態と従来例の耐圧比較
表 1
主耐圧 (V) 比率 （％)
中央セノレ部のみのシミ
3 2 5 1 0 0
ュレ一ション
6 0。/。点線化の実施の
3 0 1 9 2 . 6
形態の実測
従来例の均一濃度の実
2 7 5 8 4 . 6
測 実素子において、 終端部分のない無限繰返し構造を作ることはできないので、 表 1中の 「中央セル部のみのシミュレーション」 は、 理想的な場合として、 セル 部分の主耐圧を、 数値シミュレーションを使って計算した場合の値を示している。 この場合において、 325 Vの主耐圧が得られたので、 その耐圧値を 100 %と して、 他の実測値と比較した。
一方、 「従来例の均一濃度の実測」 は、 本実施の形態に示す DLT構造を使わ ない場合で、 得られた耐圧は 275 Vと低く、 上記の理想的なセルのみの耐圧値 の 84.6%しか出ていないことがわかる。 そこで、 本実施の形態に示した DL T構造を用い、 点線部分の比率が約半分である 60%の構造を試作したところ、 301 Vが得られた。 これは理想的なセル部分のみの主耐圧の 92.6 %であり、 主耐圧が大幅に向上していることがわかる。
また、 詳細は省略するが、 点線の多重化、 すなわち濃度勾配を多段階化するこ とにより、 より理想値に近い値が得られることが実験よりわかっている。
(実施の形態 25)
実施の形態 25として、 実施の形態 24と同じく、 DL T構造の溝をトレンチ 並行ゲート構造の S TMに適用し、 p n操返し構造の左右両側の最端部の p n組 合せを 3段階に低濃度化した場合を図 92および図 93を用いて詳述する。 なお、 図 93は、 図 92の繰返し構造の最端部の 3本の溝に D L T構造を適用した構成 を示す 3次元鳥瞰図である。
図 92および図 93を参照して、 本実施の形態の構成は、 図 87およぴ図 88 に示す構成と比較して、 P n繰返し構造の最端部の p n組合せが 3段階に低濃度 化されている点と、 繰返し構造の最端部の 3本の溝に D L T構造を適用した点と が異なる。
本実施の形態においては、 実施の形態 24で説明した低濃度化比率の理論に基 づき、 p n繰返し構造の最端部の p n組合せを 3段階に低濃度化するために、 D LT構造を有する最端部の 3本の溝 23の点線の長さおよび間隔が調整されてい る。 つまり、 複数の孔 23 a3よりなる DLT構造の溝 23の低濃度化比率 R 1 cは複数の孔 23 a2よりなる DL T構造の溝 23の低濃度化比率 R 1 cより小 さく、 複数の孔 23 a2よりなる DL T構造の溝 23の低濃度化比率 R 1 cは複 数の孔 2 3 & 1よりなる D L T構造の溝 2 3の低濃度化比率 R 1 cよりも小さい。 なお、 これ以外の構成については、 図 5に示す構成とほぼ同じであるため、 .同 一の部材については同一の符号を付し、 その説明を省略する。
本実施の形態では、 溝 2 3の点線の長さおよび間隔を調整することにより、 容 易に多段階の濃度勾配をつけることができる。
(実施の形態 2 6 )
実施の形態 2 6として、 D L T構造の溝をトレンチ並行ゲート構造の S TMに 適用した場合のプロセスフローを図 9 4および図 9 5を用いて詳述する。
本実施の形態の製造方法は、 図 7 9〜図 8 1に示す工程と同様の工程を経る。 これにより、 第 1主面に複数の溝 2 3が形成され、 各溝 2 3の一方側壁に硼素ィ オン注入領域 4が、 他方壁面に燐イオン注入領域 3がそれぞれ形成される。 ただ し、 図 7 9の工程において、 繰返し構造の左右両側の最端部の溝 2 3が D L T構 造となるように形成される。
この後、 図 9 4を参照して、 溝 2 3間に挟まれたメサ領域が所望の濃度分布を 持つように全体に熱処理が施される。 この熱処理により、 繰返し構造の最端部の D L T構造の溝 2 3側壁の硼素イオン注入領域 4と燐イオン注入領域 3とが拡散 して低濃度化するとともに均一化して、 中央部のメサ領域の不純物濃度よりも低 くなる。
図 9 5を参照して、 各溝 2 3内に絶縁物 2 4が埋め込まれる。 ただし、 絶縁物 埋込み工程と、 先の熱処理工程は入れ替えられてもよい。
また、 ガードリングゃ M〇 S— F E Tの p型ボディ領域などの比較的深い拡散 領域を形成する工程は、 図示しなかったが、 上記の工程のどこか、 もしくは、 こ れらの工程後のどこかに適宜挿入することができる。
また本実施の形態では、 p n操返し構造の左右両側の最端部において各 1組の p n組合せだけを低濃度化する場合を例にとったが、 この製造工程を使うことに より何段階の濃度勾配をつける場合でも、 工程フローは上記と全く同じで良い。 これにより、 製造工程を増大させることなく、 多段階の濃度勾配を有する高耐圧 の素子を製造することができる。
(実施の形態 2 7 ) 実施の形態 2 7として、 中央部がツイン · トレンチ （Twin trench) 構造で、 かつ能動素子部分が MO S - F E T構造になった構成を図 9を用いて、 また繰返 し構造の最端部の溝を 2度掘りで作る製造方法を図 9 7〜図 1 0 5を用いて詳述 する。
図 9 6を参照して、 本実施の形態の構成は、 図 8 7の構成と比較して、 メサ部 分がツイン ' トレンチ構造を有している点と、 p n繰返し構造の左右両側の最端 部の低濃度化が 1対の p型不純物領域 4と 1対の n型不純物領域 3とから構成さ れている点とで異なっている。
ここで、 ツイン ' トレンチ構造とは、 溝 2 3の両側壁の各々に同じ導電型の不 純物領域がそれぞれ存在する構成のことである。
また、 p n繰返し構造の左右両側の最端部には、 中央部よりも低い不純物濃度 (中央部の半分程度の不純物濃度） を有する 1対の p型不純物領域 4と 1対の η 型不純物領域 3とが形成されている。
なお、 これ以外の構成については、 図 8 7に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
次に本実施の形態の製造方法について説明する。
図 9 7を参照して、 まず通常の方法で、 C VD法により形成されたシリコン酸 化膜などをマスク材料 4 1 eとして異方性エッチングを行なうことにより、 半導 体基板の第 1主面に複数の溝 2 3よりなる第 1の溝群が形成される。 この第 1の 溝群には、 最終仕上り状態で繰返し構造の最端部に位置する溝が含まれていない。 図 9 8を参照して、 第 1の溝群を構成する複数の溝 2 3のすベての両側壁に比 較的高濃度で燐イオンが注入され、 燐イオン注入領域 3が形成される。 この後、 膜 4 1 eがエッチングなどにより除去される。
図 9 9を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 f が第 1の溝群の複数の溝 2 3のすベてを埋め込むように形成される。 この膜 4 1 f が写真製版技術およびエッチング技術によりパターユングされる。 パター ニングされた膜 4 1 f をマスク材料として異方性エッチングが行なわれる。 これ により、 第 1の溝群の各溝 2 3と交互に位置するように第 2の溝群を構成する複 数の溝 2 3が形成される。 この第 2の溝群には、 最終仕上り状態で繰返し構造の 最端部に位置する溝が含まれていない。
図 1 0 0を参照して、 第 2の溝群を構成する複数の溝 2 3のすベての両側壁に 比較的高濃度で硼素イオンが注入され、 硼素イオン注入領域 4が形成される。 こ の後、 膜 4 1 f がエッチングなどにより除去される。 ただし、 この図 9 8と図 1 0 0の工程は入れ替わっても良く、 基本的にはその順序に意味合いはない。 ここ までが、 従来方式のツイン ' トレンチ構造の製造方法である。 以下の工程が、 本 実施の形態の特徴的な工程である。
図 1 0 1を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 gが第 1および第 2の溝群の複数の溝 2 3のすベてを埋め込むように形成さ れる。 この膜 4 1 gが写真製版技術およびエッチング技術によりパターユングさ れ、 p n繰返し構造の最端部の 1段手前となる領域上が開口される。 パターニン グされた膜 4 1 gをマスク材料として異方性エッチングが行なわれる。 これによ り、 繰返し構造の最端部の 1段手前となる領域に第 1の最端部溝 2 3が形成され る。
図 1 0 2を参照して、 第 1の最端部溝 2 3の両側壁に比較的低濃度で燐ィオン が注入され、 燐イオン注入領域 3が形成される。 この後、 膜 4 1 gがエッチング などにより除去される。
図 1 0 3を参照して、 通常の方法で、 C V D法によりシリコン酸化膜などの膜 4 1 hが第 1および第 2の溝群の複数の溝 2 3と第 1の最端部溝 2 3とのすベて を埋め込むように形成される。 この膜 4 1 hが写真製版技術およびエッチング技 術によりパターエングされ、 繰返し構造の最端部となる領域上が開口される。 パ ターユングされた膜 4 1 hをマスク材料として異方性エッチングが行なわれる。 これにより、 繰返し構造の最端部となる領域に第 2の最端部溝 2 3が形成される。 図 1 0 4を参照して、 第 2の最端部溝 2 3の両側壁に比較的低濃度で硼素ィォ ンが注入され、 硼素イオン注入領域 4が形成される。 この後、 膜4 l hがエッチ ングなどにより除去される。 ただし、 この図 1 0 2と図 1 0 4の工程は入れ替わ つても良く、 基本的にはその順序に意味合いはない。
図 1 0 5を参照して、 通常の方法で、 C V D法によりシリコン酸化膜などの膜 2 4がすべての溝 2 3を埋め込むように形成される。 この後、 溝 2 3間に挟まれ たメサ領域が所望の濃度分布を持つように、 素子全体に熱処理が施される。 これ により、 硼素ィォン注入領域 4と燐ィォン注入領域 3とが周囲に拡散して p型不 純物領域 4と n型ドリフト領域 3とが形成される。 第 1および第 2の最端部溝 2 3の側壁から拡散した p型不純物領域 4と n型ドリフト領域 3とは、 上述のよう に中央部の不純物濃度よりも低く設定されているので、 仕上り状態でも中央部の 不純物濃度よりも低くなる。 ただし、 この熱処理工程と、 先の絶縁膜 2 4の埋込 み工程とは入れ替えられてもよい。
この後、 終端構造であるガードリング部や MO S - F E T部が形成されて、 図 9 6に示す半導体装置が完成する。
本実施の形態におけるツイン ' トレンチ構造では、 S TM構造に比べて、 p n 繰返し構造の周期長が 2倍になり、 3次元多重 R E S U R F効果が効き難くなる ため、 理想的な場合でも高濃度領域で主耐圧が低くなる傾向がある。 また、 製造 上でも、 深いトレンチを 2回形成するという工程の複雑さがある。
一方、 ツイン · トレンチ構造では、 溝の両側壁に同じイオン種が打ち込まれる ので、 反対側への反跳イオンの拡散による実効濃度の低下という複雑な物理現象 を考慮する必要がない。 このため、 溝形状についても、 多少の湾曲や傾斜がつい ても、 大勢に影響しないなど、 製造上のマージン （process window) が大きいな どの利点がある。
(実施の形態 2 8 )
実施の形態 2 8として、 中央部がツイン · トレンチ （Twin trench) 構造で、 かつ能動素子部分が MO S— F E T構造になった構成 （図 9 6 ) における繰返し 構造の最端部の溝をカウンタードープ法、 すなわち逆導電型イオン種の 2度注入 で低濃度化して作る製造方法について図 1 0 6〜図 1 1 5を用いて詳述する。 図 1 0 6を参照して、 まず通常の方法で、 C VD法により形成されたシリコン 酸化膜などをマスク材料 4 1 iとして異方性エッチングを行なうことにより、 半 導体基板の第 1主面に複数の溝 2 3よりなる第 1の溝群が形成される。 この第 1 の溝群には、 最終仕上り状態で繰返し構造の最端部に位置する溝が含まれている。 図 1 0 7を参照して、 第 1の溝群を構成する複数の溝 2 3のすベての両側壁に 比較的高濃度で燐イオンが注入され、 燐イオン注入領域 3が形成される。 この後、 膜 4 1 iがエッチングなどにより除去される。
図 1 0 8を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 jが第 1の溝群の複数の溝 2 3のすベてを埋め込むように形成される。 この 膜 4 1 jが写真製版技術およびエッチング技術によりパターユングされる。 パタ 一ユングされた膜 4 1 jをマスク材料として異方 1·生エッチングが行なわれる。 こ れにより、 第 1の溝群の各溝 2 3と交互に位置するように第 2の溝群を構成する 複数の溝 2 3が形成される。 この第 2の溝群には、 最終仕上り状態で繰返し構造 の最端部に位置する溝が含まれている。
図 1 0 9を参照して、 第 2の溝群を構成する複数の溝 2 3のすベての両側壁に 比較的高濃度で硼素イオンが注入され、 硼素イオン注入領域 4が形成される。 こ の後、 膜 4 1 jがエッチングなどにより除去される。 ただし、 この図 1 0 7と図 1 0 9の工程は入れ替わっても良く、 基本的にはその順序に意味合いはない。 こ こまでが、 従来方式のツイン ' トレンチ構造の製造方法である。 以下の工程が、 本実施の形態の特徴的な工程である。
図 1 1 0を参照して、 通常の方法で、 C VD法によりシリコン酸ィ匕膜などの膜 4 1 kが複数の溝 2 3のすベてを埋め込むように形成される。
図 1 1 1を参照して、 この膜 4 1 kが写真製版技術およびエッチング技術によ りパターユングされ、 繰返し構造の最端部の 1段手前に位置する第 1の最端部溝 2 3上が開口される。 パターユングされた膜 4 1 kをマスク材料として異方性ェ ツチングが行なわれる。 これにより、 第 1の最端部溝 2 3内の埋込み物が除去さ れる。
図 1 1 2を参照して、 第 1の最端部溝 2 3の両側壁に比較的低濃度で硼素ィォ ンが注入され、 硼素イオン注入領域 4 bが形成される。 この後、 膜 4 l kがエツ チングなどにより除去される。
図 1 1 3を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 1がすべての溝 2 3を埋め込むように形成される。 この膜 4 1 1が写真製版 技術およびエッチング技術によりパターユングされ、 繰返し構造の最端部に位置 する第 2の最端部溝 2 3上が開口される。 パターユングされた膜 4 1 1をマスク 材料として異方性エッチングが行なわれる。 これにより、 第 2の最端部溝 2 3内 の埋込み物が除去される。
図 1 1 4を参照して、 第 2の最端部溝 2 3の両側壁に比較的低濃度で燐イオン が注入され、 燐イオン注入領域 3 bが形成される。 この後、 膜 4 1 1がエツチン グなどにより除去される。 ただし、 この図 1 1 2と図 1 1 4の工程は入れ替わつ ても良く、 基本的にはその順序に意味合いはない。
図 1 1 5を参照して、 通常の方法で、 C V D法によりシリコン酸化膜などの膜 2 4がすべての溝 2 3を坦め込むように形成される。 この後、 溝 2 3間に挟まれ たメサ領域が所望の濃度分布を持つように、 素子全体に熱処理が施される。 これ により、 硼素イオン注入領域 4と燐イオン注入領域 3とが周囲に拡散して！)型不 純物領域 4と n型ドリフト領域 3とが形成される。 第 1および第 2の最端部溝 2 3の側壁では力ゥンタードープにより逆導電型の不純物同士が打消し合う。 この ため、 第 1および第 2の最端部溝 2 3の側壁に位置する不純物領域 3、 4の不純 物濃度は、 中央部の不純物濃度よりも低くなる。 ただし、 この熱処理工程と、 先 の絶縁膜 2 4の埋込み工程とは入れ替えられてもよい。
この後、 終端構造であるガードリング部や MO S— F E T部が形成されて、 図 9 6に示す半導体装置が完成する。
本実施の形態におけるツイン' トレンチ構造では、 S TM構造に比べて、 p n 繰返し構造の周期長が 2倍になり、 3次元多重 R E S U R F効果が効き難くなる ため、 理想的な場合でも高濃度領域で主耐圧が低くなる傾向がある。 また、 製造 上でも、 深いトレンチを 2回形成するという工程の複雑さがある。
一方、 ツイン ' トレンチ構造では、 溝の両側壁に同じイオン種が打ち込まれる ので、 反対側への反跳ィオンの拡散による実効濃度の低下という複雑な物理現象 を考慮する必要がなく、 溝の上から下まで均一な濃度プロファイルが得られる。 このため、 溝形状についても、 多少の湾曲や傾斜がついても、 大勢に影響しない など、 製造上のマージン （process window) が大きいなどの利点がある。
(実施の形態 2 9 )
図 1 1 6を参照して、 本実施の形態の構成は、 図 9 6に示す構成と比較して、 中央部がツイン ' トレンチ構造で、 かつ能動素子部分が MO S— F E T構造であ る点において共通するが、 p n繰返し構造の最端部の 1対の!)型不純物領域 4の みが低濃度化されている点において異なる。
なお、 これ以外の構成については、 図 9 6に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
本実施の形態の構成は、 p n繰返し構造の最端部の p型不純物領域のみを 1段 階だけ低濃度化した構成であるため、 製造が簡便であるという利点を有する。 本 実施の形態の構成は、 上述の実施の形態 2 7か実施の形態 2 8の製法により実現 できるが、 後述の実施の形態 3 3によっても実現できる。
(実施の形態 3 0 )
図 1 1 7を参照して、 本実施の形態の構成は、 図 9 6に示す構成と比較して、 中央部がツイン · トレンチ構造である点では共通するが、 能動素子部分が MO S — F E T構造ではなく p i nダイオード構造である点と、 繰返し構造の最端部の 1対の： p型不純物領域 4のみが低濃度化されている点とにおいて異なる。
p i nダイオードは、 p n繰返し構造全体の第 1主面側に p型不純物領域 2 1 を形成し、 アノード電極 2 2と電気的に接続することで構成されている。
なお、 これ以外の構成については、 図 9 6に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
本実施の形態の構成は、 上述の実施の形態 2 7か実施の形態 2 8の製法により 実現できるが、 後述の実施の形態 3 3によっても実現できる。
(実施の形態 3 1 )
図 1 1 8を参照して、 本実施の形態の構成は、 図 9 6に示す構成と比較して、 中央部がツイン · トレンチ構造である点では共通するが、 能動素子部分が MO S - F E T構造ではなくショットキー 'パリァー ·ダイォード構造である点と、 p , n繰返し構造の最端部の 1対の p型不純物領域 4のみが低濃度化されている点と において異なる。
ショットキー 'バリアー 'ダイォードは、 p n繰返し構造全体の第 1主面側が 金属シリサイド層 2 1 aを介してアノード電極 2 2と電気的に接続されることで 構成されている。
なお、 これ以外の構成については、 図 9 6に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。 本実施の形態の構成は、 上述の実施の形態 2 7か実施の形態 2 8の製法により 実現できるが、 後述の実施の形態 3 3によっても実現できる。
(実施の形態 3 2 )
図 1 1 9を参照して、 本実施の形態の構成は、 図 9 6に示す構成と比較して、 中央部がツイン■ トレンチ構造で、 かつ能動素子部分が MO S - F E T構造であ る点において共通するが、 ； p n操返し構造の最端部の 1対の p型不純物領域 4上 に能動素子が設けられていない点において異なる。
p n繰返し構造の最端部の 1対の; p型不純物領域 4上には、 p型不純物領域 2 1が形成されており、 ソース電極 1 0と電気的に接続されている
なお、 これ以外の構成については、 図 9 6に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
(実施の形態 3 3 )
実施の形態 3 3として、 ツイン ' トレンチ構造に D L T構造を適用し、 一回の ィオン注入にて p n操返し構造の中央部の高濃度領域と最端部の低濃度領域とを 同時に作る製造方法について図 1 0 6〜図 1 1 0を用いて詳述する。
図 1 0 6を参照して、 まず通常の方法で、 C VD法により形成されたシリコン 酸化膜などをマスク材料 4 1 iとして異方性エッチングを行なうことにより、 半 導体基板の第 1主面に中央部の複数の溝 2 3とその外側の D L T構造の溝 2 3と からなる第 1の溝群が同時に形成される。 なお、 D L T構造の溝 2 3は 1本以上 何本でもよい。
図 1 0 7を参照して、 第 1の溝群を構成する複数の溝 2 3のすベての両側壁に 燐イオンが注入され、 燐イオン注入領域 3が形成される。 この後、 膜 4 1 iがェ ツチングなどにより除去される。
図 1 0 8を参照して、 通常の方法で、 C V D法によりシリコン酸化膜などの膜 4 1 jが第 1の溝群の複数の溝 2 3のすベてを埋め込むように形成される。 この 膜 4 1 jが写真製版技術およびエッチング技術によりパターユングされる。 パタ 一ユングされた膜 4 1 jをマスク材料として異方性エッチングが行なわれる。 こ れにより、 第 1の溝群の各溝 2 3と交互に位置するように、 第 2の溝群を構成す る中央部の複数の溝 2 3とその外側の D L T構造の溝 2 3とが形成される。 なお、 D L T構造の溝 2 3は 1本以上何本でもよい。
図 1 0 9を参照して、 第 2の溝群を構成する複数の溝 2 3のすベての両側壁に 硼素イオンが注入され、 硼素イオン注入領域 4が形成される。 この後、 膜 4 1 j がエッチングなどにより除去される。 ただし、 この図 1 0 7と図 1 0 9の工程は 入れ替わっても良く、 基本的にはその順序に意味合いはない。
図 1 1 0を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 kが複数の溝 2 3のすベてを埋め込むように形成される。
この後、 溝 2 3間に挟まれたメサ領域が所望の濃度分布を持つように全体に熱 処理が施される。 この熱処理により、 操返し構造の最端部の D L T構造の溝 2 3 側壁の硼素イオン注入領域 4と燐イオン注入領域 3とが拡散して低濃度化すると ともに均一化して、 中央部のメサ領域の不純物濃度よりも低くなる。
なお、 絶縁物埋込み工程と、 先の熱処理工程は入れ替えられてもよい。
また、 ガードリングゃ MO S— F E Tの： 型ボディ領域などの比較的深い拡散 領域を形成する工程は、 図示しなかったが、 上記の工程のどこか、 もしくは、 こ れらの工程後のどこかに適宜揷入することができる。
(実施の形態 3 4 )
実施の形態 3 4として、 p n繰返し周期だけが Bi- pitch になっており、 注入 時にだけ p型不純物領域と n型ドリフト領域とを打ち分ける製造方法について図 1 2 0〜 1 2 8を用いて詳述する。
まず本実施の形態の製造方法は、 図 7 9に示す工程を経る。 これにより、 半導 体基板の第 1主面に複数の溝 2 3が形成される。
この後、 図 1 2 0を参照して、 通常の方法で、 C V D法によりシリコン酸化膜 などの膜 4 l mがすべての溝 2 3を埋め込むように形成される。
図 1 2 1を参照して、 この膜 4 l mが写真製版技術およびエッチング技術によ りパター-ングされ、 複数の溝 2 3のうち 1本おきの溝 2 3上が開口される。 パ ターニングされた膜 4 l mをマスク材料として異方性エッチングが行なわれる。 これにより、 1本おきの溝 2 3内の埋込み物が除去される。 埋込み物が除去され た 1本おきの溝 2 3の両側壁に比較的高濃度で燐イオンが注入され、 燐イオン注 入領域 3が形成される。 この後、 膜 4 l mがエッチングなどにより除去される。 図 1 2 2を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 nがすべての溝 2 3を埋め込むように形成される。 この膜 4 1 nが写真製版 技術およびェツチング技術によりパターエングされ、 別の 1本おきの溝 2 3上が 開口される。 パターユングされた膜 4 1 nをマスク材料として異方性エッチング が行なわれる。 これにより、 別の 1本おきの溝 2 3内の埋込み物が除去される。 埋込み物が除去された別の 1本おきの溝 2 3の両側壁に比較的高濃度で硼素ィ オンが注入され、 硼素イオン注入領域 4が形成される。 この後、 膜 4 I nがエツ チングなどにより除去される。 ただし、 この図 1 2 1と図 1 2 2の工程は入れ替 わっても良く、 基本的にはその順序に意味合いはない。
図 1 2 3を参照して、 通常の方法で、 C V D法によりシリコン酸化膜などの膜 4 1 oがすべての溝 2 3を埋め込むように形成される。 ここまでが、 従来構造の ツイン ' トレンチ構造と同じ Bi - pitch の周期性をもつ構造を形成する工程であ り、 以下の工程が、 本実施の形態に係る p n繰返し構造の最端部の低濃度化構造 を形成する工程である。
図 1 2 4を参照して、 この膜 4 1 oが写真製版技術およびエッチング技術によ りパターエングされ、 繰返し構造の最端部の 1段手前に位置する第 1の最端部溝 2 3上が開口される。 パターニングされた膜 4 1 oをマスク材料として異方性ェ ツチングが行なわれる。 これにより、 第 1の最端部溝 2 3内の埋込み物が除去さ れる。
図 1 2 5を参照して、 第 1の最端部溝 2 3の両側壁に比較的低濃度 (燐イオン 注入領域 3の不純物濃度の半分程度の濃度） で硼素イオンが注入され、 硼素ィォ ン注入領域 4 bが形成される。 この後、 膜 4 1 oがエッチングなどにより除去さ れる。
図 1 2 6を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 pがすべての溝 2 3を埋め込むように形成される。 この膜 4 1 pが写真製版 技術およびエッチング技術によりパターユングされ、 繰返し構造の最端部に位置 する第 2の最端部溝 2 3上が開口される。 パターユングされた膜 4 1 pをマスク 材料として異方性エッチングが行なわれる。 これにより、 第 2の最端部溝 2 3内 の埋込み物が除去される。 図 1 2 7を参照して、 第 2の最端部溝 2 3の両側壁に比較的低濃度 （硼素燐ィ オン注入領域 4の不純物濃度の半分程度の濃度） で燐イオンが注入され、 燐ィォ ン注入領域 3 bが形成される。 この後、 膜 4 1 pがエッチングなどにより除去さ れる。 ただし、 この図 1 2 5と図 1 2 7の工程は入れ替わっても良く、 基本的に はその順序に意味合いはない。
図 1 2 8を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 2 4がすべての溝 2 3を埋め込むように形成される。 この後、 溝 2 3間に挟まれ たメサ領域が所望の濃度分布を持つように、 素子全体に熱処理が施される。 これ により、 硼素イオン注入領域 4と燐イオン注入領域 3とが周囲に拡散して p型不 純物領域 4と η型ドリフト領域 3とが形成される。 第 1および第 2の最端部溝 2 3の側壁では力ゥンタードープにより逆導電型の不純物同士が打消し合う。 この ため、 第 1および第 2の最端部溝 2 3の側壁に位置する不純物領域 3、 4の不純 物濃度は、 中央部の不純物濃度よりも低くなる。 ただし、 この熱処理工程と、 先 の絶縁膜 2 4の埋込み工程とは入れ替えられてもよい。
この後、 終端構造であるガードリング部や MO S— F E T部が形成されて、 図
9 6に示す半導体装置が完成する。
なお、 低濃度化する領域を、 多段階に設定する場合には、 上記のカウンター - ドープの工程が複数回繰返されればよい。
(実施の形態 3 5 )
実施の形態 3 5として、 溝は一回堀で Bi - pitch注入だけで p型不純物領域と n型ドレイン領域とを打ち分ける方法に、 繰返し構造の最端部に D L T構造の溝 を適用した製造法について図 1 2 0〜図 1 2 3を用いて詳述する。
図 1 2 0を参照して、 まず半導体基板の第 1主面に、 中央部の複数の溝 2 3と その外側の D L T構造の溝 2 3とからなる第 1の溝群と、 中央部の複数の溝 2 3 とその外側の D L T構造の溝 2 3とからなる第 2の溝群とが形成される。 第 1の 溝群の各溝 2 3と第 2の溝群の各溝 2 3は交互に位置するよう形成きれる。 なお、 第 1および第 2の溝群の各 D L T構造の溝 2 3は 1本以上何本でもよい。
この後、 通常の方法で、 C V D法によりシリコン酸化膜などの膜 4 l mがすべ ての溝 2 3を埋め込むように形成される。 図 1 2 1を参照して、 この膜 4 l mが写真製版技術およびエッチング技術によ りパターユングされ、 複数の溝 2 3のうち 1本おきの溝 2 3上が開口される。ノ、。 ターユングされた膜 4 l mをマスク材料として異方性エッチングが行なわれる。 これにより、 1本おきの溝 2 3内の埋込み物が除去される。 埋込み物が除去され た 1本おきの溝 2 3の両側壁に比較的高濃度で燐イオンが注入され、 燐イオン注 入領域 3が形成される。 この後、 膜 4 l mがエッチングなどにより除去される。 図 1 2 2を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 nがすべての溝 2 3を埋め込むように形成される。 この膜 4 1 nが写真製版 技術およびエッチング技術によりパターユングされ、 別の 1本おきの溝 2 3上が 開口される。 パターユングされた膜 4 1 nをマスク材料として異方性エッチング が行なわれる。 これにより、 別の 1本おきの溝 2 3内の埋込み物が除去される。 埋込み物が除去された別の 1本おきの溝 2 3の両側壁に比較的高濃度で硼素ィ オンが注入され、 硼素イオン注入領域 4が形成される。 この後、 膜 4 I nがエツ チングなどにより除去される。 ただし、 この図 1 2 1と図 1 2 2の工程は入れ替 わっても良く、 基本的にはその順序に意味合いはない。
図 1 2 3を参照して、 通常の方法で、 C VD法によりシリコン酸化膜などの膜 4 1 oがすべての溝 2 3を埋め込むように形成される。
この後、 溝 2 3間に挟まれたメサ領域が所望の濃度分布を持つように全体に熱 処理が施される。 この熱処理により、 繰返し構造の最端部の D L T構造の溝 2 3 側壁の硼素イオン注入領域 4と燐イオン注入領域 3とが拡散して低濃度化すると ともに均一化して、 中央部のメサ領域の不純物濃度よりも低くなる。
なお、 絶縁物埋込み工程と、 先の熱処理工程は入れ替えられてもよい。
また、 ガードリングゃ MO S— F E Tの p型ボディ領域などの比較的深い拡散 領域を形成する工程は、 図示しなかったが、 上記の工程のどこか、 もしくは、 こ れらの工程後のどこかに適宜挿入することができる。
(実施の形態 3 6 )
実施の形態 3 6として、 S TM構造に、 繰返し構造の最端部の低濃度領域を高 エネルギーの多段階イオン注入により形成する製造方法を図 1 2 9〜 1 3 6を用 いて詳述する。 本実施の形態の製造方法は、 まず図 7 0〜図 7 2に示す工程を経る。 これによ り、 複数の溝 2 3と、 各溝 2 3の側壁に形成された燐イオン注入領域 3および硼 素イオン注入領域 4とが形成される。
この後、 図 1 2 9を参照して、 通常の方法で、 C VD法によりシリコン酸化膜 などの膜 4 1 qがすべての溝 2 3を埋め込むように形成される。 ここまでは、 前 述の他の実施の形態に示した方法と同じである。 この後、 熱処理を施して溝 2 3 の側壁から各注入領域 3、 4を拡散させてもよいが、 この例では熱処理は施され ていない。
図 1 3 0を参照して、 写真製版技術により所定のパターンを有するレジストパ ターン 3 1 Vが膜 4 1 q上に形成される。 このレジストパターン 3 1 vをマスク として燐イオンを高エネルギーでイオン注入をすることにより、 p n繰返し構造 の最端部もしくはそれよりも 1段だけ手前となる領域の深い位置に燐イオンの注 入領域 3 aが形成される。
なお、 図 1 3 0では、 厚い埋め込み膜 4 1 q越しに、 レジストパターン 3 1 v をマスクとして注入する場合を記載したが、 必要に応じて、 膜 4 1 qをエツチン グしてから注入することもできるし、 レジストパターン 3 1 Vも除去して、 膜 4 1 qのパターンのみをマスクとして注入することもできる。
図 1 3 1を参照して、 上記レジストパターン 3 1 Vをマスクとして、 燐イオン を中エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部もしく はそれよりも 1段だけ手前となる領域の中程度に深い位置に燐イオンの注入領域 3 aが形成される。
図 1 3 2を参照して、 上記レジストパターン 3 1 Vをマスクとして、 燐イオン を低エネルギーでィオン注入をすることにより、 p n繰返し構造の最端部もしく はそれよりも 1段だけ手前となる領域の浅い位置に燐イオンの注入領域 3 aが形 成される。 この後、 レジストパターン 3 1 Vはたとえばアツシングなどにより除 去される。
図 1 3 0〜図 1 3 2の工程で！ n繰返し構造の最端部もしくはそれよりも 1段 だけ手前となる領域に注入される燐イオンの注入濃度は、 中央部に注入された燐 イオンの注入濃度の半分程度とされる。 ただし、 上記の深い位置への注入 （図 1 3 0 ) と中間位置への注入 （図 1 3 1 ) と浅い位置への注入 （図 1 3 2 ) との各注入の順序は入れ替えることができ る。 さらに、 これらの p n繰返し構造の最端部もしくはそれよりも 1段だけ手前 となる領域のへの燐イオンの注入工程は、 前述の中央部への硼素イオンまたは憐 イオンの注入工程と全体的に入れ替えることもできる。
なお、 この例では、 3段階のエネルギーでの注入例を記したが、 耐圧が低いク ラスの素子でェピタキシャル層が薄い場合には、 2段階あるいは 1段階でもよく、 また逆に、 耐圧が高いクラスの素子でェピタキシャノレ層の厚い場合には、 4段階 以上の回数に分けて注入する場合もある。 このため、 本実施の形態は段階を 3段 階に固定するものではない。
図 1 3 3を参照して、 写真製版技術により所定のパターンを有するレジストパ タ^ "ン 3 1 wが膜 4 1 q上に形成される。 このレジストパターン 3 1 wをマスク として硼素イオンを高エネルギーでイオン注入をすることにより、 p n繰返し構 造の最端部もしくはそれよりも 1段だけ手前となる領域の深い位置に硼素イオン の注入領域 4 aが形成される。
なお、 図 1 3 3では、 厚い埋め込み膜 4 1 q越しに、 レジストパターン 3 l w をマスクとして注入する場合を記載したが、 必要に応じて、 膜 4 1 qをエツチン グしてから注入することもできるし、 レジストパターン 3 l wも除去して、 膜 4 1 qのパターンのみをマスクとして注入することもできる。
図 1 3 4を参照して、 上記レジストパターン 3 1 wをマスクとして、 硼素ィォ ンを中エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部もし くはそれよりも 1段だ 手前となる領域の中程度に深い位置に硼素イオンの注入 領域 4 aが形成される。
図 1 3 5を参照して、 上記レジストパターン 3 1 wをマスクとして、 硼素ィォ ンを低エネルギーでイオン注入をすることにより、 ； n繰返し構造の最端部もし くはそれよりも 1段だけ手前となる領域の浅い位置に硼素イオンの注入領域 4 a が形成される。 この後、 レジストパターン 3 1 wはたとえばアツシングなどによ り除去される。
図 1 3 3〜図 1 3 5の工程で p n繰返し構造の最端部もしくはそれよりも 1段 だけ手前となる領域に注入される硼素イオンの注入濃度は、 中央部に注入された 硼素ィオンの注入濃度の半分程度とされる。
ただし、 上記の深い位置への注入 （図 1 3 3 ) と中間位置への注入 （図 1 3 4 ) と浅い位置への注入 （図 1 3 5 ) との各注入の順序は入れ替えることができ る。 さらに、 これらの最端部もしくはそれよりも 1段だけ手前となる領域への低 濃度の硼素ィオンの注入工程は、 前述の中央部への高濃度の硼素イオンまたは燐 イオンの注入工程、 もしくは p n繰返し構造の最端部もしくはそれよりも 1段だ け手前となる領域への低濃度の燐イオンの注入工程と全体的に入れ替えることも できる。 ，
なお、 これらの工程も、 上述の燐イオン注入領域 3 aと同様に、 3段階に固定 されるものではなく、 これより多くても、 また少なくてもよい。
本実施の形態では、 簡単のために、 p n繰返し構造の最端部に低濃度の p層と n層とからなる p n組合せを一列だけ形成する場合を例にとったが、 特に限定す るものではない。
図 1 3 6を参照して、 熱処理が施され、 それにより半導体基板の深さ方向に並 んだ複数の硼素イオンの注入領域 4 aと複数の燐イオンの注入領域 3 aとの各々 が周囲に拡散されて一体化し、 ； p n繰返し構造を構成する p型不純物領域 4と n 型ドリフト領域 3とが形成される。 この後、 MO S— F E T構成部や電極などが 形成される。
なお図 1 3 6では、 簡単のために、 接続された n型ドリフト領域 3と p型不純 物領域 4とを低濃度と高濃度との 2段階で表示している力 S、 実際には無段階かつ 連続的に濃度は変化する。 また、 p n繰返し構造の晕端部の低濃度の p型不純物 領域 4は、 不純物濃度の高い部分において幾分外周に広がるうねった断面形状に なるが、 簡略化のために詳細は省いている。
(実施の形態 3 7 )
実施の形態 3 7として、 S TM構造の p n操返し構造の最端部の低濃度化に際 して高エネルギーイオン注入を多段階に行う場合で、 かつ p型不純物領域が!） n 繰返し構造の最端部に位置する場合の製造方法を図 1 3 7〜図 1 4 0を用いて詳 述する。 本実施の形態の製造方法は、 まず図 7 0〜図 7 2に示す工程を経た後、 さらに 図 1 2 9〜図 1 3 2の工程を経る。 これにより、 複数の溝 2 3と、 各溝 2 3の両 側壁に形成された燐イオン注入領域 3および硼素イオン注入領域 4と、 各溝 2 3 を埋め込む膜 4 1 qと、 p n繰返し構造の最端部の 1段手前に位置する燐イオン 注入領域 3 aとが形成される。
図 1 3 7を参照して、 写真製版技術により所定のパターンを有するレジストパ ターン 3 1 Xが膜 4 1 q上に形成される。 このレジストパターン 3 1 Xをマスク として硼素イオンを高エネルギーでイオン注入をすることにより、 p n繰返し構 造の最端部となる領域の深い位置に硼素イオンの注入領域 4 aが形成される。 なお、 図 1 3 7では、 厚い埋め込み膜 4 1 q越しに、 レジストパターン 3 1 x をマスクとして注入する場合を記載したが、 必要に応じて、 膜 4 1 qをエツチン グしてから注入することもできるし、 レジストパターン 3 1 Xも除去して、 膜 4 1 qのパターンのみをマスクとして注入することもできる。
図 1 3 8を参照して、 上記レジストパターン 3 1 Xをマスクとして、 硼素ィォ ンを中エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部とな る領域の中程度に深い位置に硎素イオンの注入領域 4 aが形成される。
図 1 3 9を参照して、 上記レジストパターン 3 1 Xをマスクとして、 硼素ィォ ンを低エネルギーでイオン注入をすることにより、 p n繰返し構造の最端部とな る領域の浅い位置に硼素イオンの注入領域 4 aが形成される。 この後、 レジスト パターン 3 1 Xはたとえばアツシングなどにより除去される。
図 1 3 7〜図 1 3 9の工程で p n繰返し構造の最端部に注入される硼素イオン の注入濃度は、 中央部に注入された硼素イオンの注入濃度の半分程度とされる。 ただし、 上記の深い位置への注入 （図 1 3 7 ) と中間位置への注入 （図 1 3 8 ) と浅い位置への注入 （図 1 3 9 ) との各注入の順序は入れ替えることができ る。 さらに、 これらの最端部への低濃度の硼素イオンの注入工程は、 前述の中央 部への高濃度の硼素イオンまたは燐イオンの注入工程もしくは P n繰返し構造の 最端部よりも 1段だけ中央部への低濃度の燐イオンの注入工程と全体的に入れ替 えることもできる。
なお、 これらの工程も、 上述の燐イオン注入領域 3 aと同様に、 3段階に固定 されるものではなく、 これより多くても、 また少なくてもよい。
本実施の形態では、 簡単のために、 p n繰返し構造の最端部に低濃度の p層と n層とからなる p n組合せを一列だけ形成する場合を例にとったが、 特に限定す るものではない。
図 1 4 0を参照して、 熱処理が施され、 それにより半導体基板の深さ方向に並 んだ複数の硼素イオンの注入領域 4 aと複数の燐イオンの注入領域 3 aとの各々 が周囲に拡散されて一体化し、 p n繰返し構造を構成する p型不純物領域 4と n 型ドリフト領域 3とが形成される。 この後、 MO S— F E T構成部や電極などが 形成される。
なお図 1 4 0は、 簡単のために、 接続された n型ドリフト領域 3と p型不純物 領域 4とを低濃度と高濃度との 2段階で表示しているが、 実際には無段階かつ連 続的に濃度は変化する。 また、 p n繰返し構造の最端部の低濃度の p型不純物領 域 4は、 不純物濃度の高い部分において幾分外周に広がるうねった断面形状にな るが、 簡略化のために詳細は省いている。
(実施の形態 3 8〜4 0 )
実施の形態 3 8〜4 0として、 p n繰返し構造の最端部に能動素子を形成しな い構成を図 1 4 1〜 1 4 3に示した。
図 1 4 1を参照して、 実施の形態 3 8の構成は、 図 3の構成と比較して、 p n 繰返し構造の左右両側の最端部において P型不純物領域 4と n型ドリフト領域 3 との 1組 （一段階） だけ低濃度化した点において共通するが、 その低濃度化され た領域上に能動素子である MO S— F E Tが形成されていない点において異なる。 p n繰返し構造の最端部の低濃度の p型不純物領域 4および n型ドリフト領域 3上には、 p型不純物領域 5が形成されておりソース電極 1 0と電気的に接続さ れているが、 MO S— F E Tの構成要素である n +ソース領域 6ゃゲート電極 9 は形成されていない。
なお、 これ以外の構成については、 図 3に示す構成とほぼ同じであるため、 同 一の部材については同一の符号を付し、 その説明を省略する。
図 1 4 2を参照して、 実施の形態 3 9の構成は、 図 8 7の構成と比較して、 ト レンチ並行グート構造 S TMにおける p n操返し構造の最端部において； p型不純 物領域 4と n型ドリフト領域 3との 1組 （一段階） だけ低濃度化した点において 共通するが、 その低濃度化された領域上に能動素子である MO S-FETが形成 されていない点において異なる。
p n繰返し構造の最端部の低濃度の p型不純物領域 4および n型ドリフト領域 3上には、 p型不純物領域 21が形成されておりソース電極 10と電気的に接続 されているが、 MOS— FETの構成要素である n +ソース領域 6ゃゲート電極 9は形成されていない。
なお、 これ以外の構成については、 図 87に示す構成とほぼ同じであるため、 同一の部材については同一の符号を付し、 その説明を省略する。
図 143を参照して、 実施の形態 40の構成は、 図 6の構成と比較して、 埋め 込み多層ェピタキシャル構造における p n繰返し構造の最端部において p型不純 物領域 4だけ低濃度化した点において共通するが、 その低濃度化された領域上に 能動素子である MOS—FETが形成されていない点において異なる。
p n繰返し構造の最端部の低濃度の p型不純物領域 4上には、 p型不純物領域 5が形成されておりソース電極 10と電気的に接続されているが、 MOS— FE Tの構成要素である n +ソース領域 6ゃゲート電極 9は形成されていない。
なお、 これ以外の構成については、 図 6に示す構成とほぼ同じであるため、 同 一の部材については同一の符号を付し、 その説明を省略する。
(実施の形態 41)
実施の形態 41として、 SO I (Semiconductor On Insulator) 基板に実装さ れた横型パワー MOSFETの p n繰返し構造の最端部を低濃度化した構成を図 144および図 145を用いて詳述する。
図 144および図 145を参照して、 シリ ン基板 51上にシリコン酸化膜な どの絶縁膜 52を介して半導体層 60が形成されている。 そしてこの半導体層 6 0に、 本発明の最端部が低濃度化された: p n繰返し構造を有する横型パワー MO S FETが形成されている。
この半導体層 60には、 p n操返し構造を構成するように P型不純物領域 4と n型不純物領域 3とが交互に繰返し形成されている。 そして、 この p n繰返し構 造の最端部が図 145に示すように 1組！） n組合せを 1単位として 2段階で低濃 度化されている。
なお、 p型領域 5は、 n型不純物領域 3と p n接合を構成するように、 かつ: p 型不純物領域 4と電気的に接続されるように形成されている。 また、 n +ソース 領域 6は、 p型領域 5の一部を n型不純物領域 3との間で挟むように形成されて いる。 ゲート電極層 9は、 n型不純物領域 3と n +ソース領域 6とに挟まれる p 型領域 5にゲート絶縁層 8を介して対向するように形成されている。 このグート 電極層 9は、 第 1主面上において p n繰返し方向に沿って延在している。
p n繰返し構造の p型領域 5とは逆側に、 n +領域 5 4と n b領域 5 3とが形 成されており、 n+領域 5 4はドレイン電極に電気的に接続されている。
なお、 上記の p n操返し構造において、 p型不純物領域 4と n型不純物領域 3 との間に溝が設けられてもよく、 この場合、 図 1 4 6およぴ図 1 4 7に示すよう に絶縁物 2 4などで埋め込まれた溝 2 3力 S p型不純物領域 4と n型不純物領域 3 との間に位置することになる。
(実施の形態 4 2 )
上記の実施の形態 2 3、 2 8および 3 4では、 繰返し構造の端部に位置する溝 の側壁にカウンターイオン注入 （カウンタードープ） することにより p n操返し 構造の最端部の低濃度領域が形成されている。 これとは逆に、 p n繰返し構造の 中央部に位置する溝の側壁にすでに注入された不純物と同じ導電型の不純物をさ らに注入することにより、 中央部の p n繰返し構造の！)層 4と n層 3とを高濃度 化して、 それにより繰返し構造の最端部の溝側壁の不純物領域が相対的に低濃度 領域とされてもよい。 以下、 そのことを具体的に説明する。
実施の形鏵 2 3においては、 まず図 7 9〜図 8 1の工程を経ることにより、 溝 2 3の側壁に比較的低濃度の p型不純物領域 4と n型不純物領域 3とが形成され る。 この後、 p n繰返し構造の中央部の溝 2 3内の埋込み物が除去される。 そし て、 この中央部の溝 2 3の一方側壁の p型不純物領域 4にさらに p型不純物が注 入されるとともに、 他方側壁の n型不純物領域 3にさらに n型不純物が注入され る。 これにより、 繰返し構造の中央部の溝 2 3側壁の！)型不純物領域 4と n型不 純物領域 3とが高濃度化され、 それにより繰返し構造の最端部の溝 2 3側壁の不 純物領域 3、 4が相対的に低濃度領域とされる。 また、 実施の形態 2 8においては、 まず図 1 0 6〜図 1 1 0の工程を経ること により、 溝 2 3の側壁に比較的低濃度の p型不純物領域 4と n型不純物領域 3·と が形成される。 この後、 p n操返し構造の中央部の溝 2 3内の埋込み物が除去さ れる。 そして、 この中央部の溝' 2 3の両側壁の p型不純物領域 4にさらに p型不 純物が注入されるとともに、 中央部の別の溝 2 3の両側壁の n型不純物領域 3に さらに n型不純物が注入される。 これにより、 繰返し構造の中央部の溝 2 3側壁 の p型不純物領域 4と n型不純物領域 3とが高濃度化され、 それにより繰返し構 造の最端部の溝 2 3側壁の不純物領域 3、 4が相対的に低濃度領域とされる。 また、 実施の形態 3 4においては、 まず図 1 2◦〜図 1 2 3の工程を経ること により、 溝 2 3の側壁に比較的低濃度の p型不純物領域 4と n型不純物領域 3と が形成される。 この後、 p n繰返し構造の中央部の溝 2 3内の埋込み物が除去さ れる。 そして、 この中央部の溝 2 3の両側壁の p型不純物領域 4にさらに p型不 純物が注入されるとともに、 中央部の別の溝 2 3の両側壁の n型不純物領域 3に さらに n型不純物が注入される。 これにより、 繰返し構造の中央部の溝 2 3側壁 の p型不純物領域 4と n型不純物領域 3とが高濃度化され、 それにより繰返し構 造の最端部の溝 2 3側壁の不純物領域 3、 4が相対的に低濃度領域とされる。 なお、 上記実施の形態 2〜4 2においては、 p η繰返し構造の最端部に位置す る不純物領域の濃度を中央部よりも低くする場合について説明したが、 実施の形 態 1で説明したように ρ η繰返し構造の最端部に位置する不純物領域の総合的な 実効電荷量が中央部よりも少なくされても同様の効果を得ることができる。
(発明の効果）
本発明を用いることにより、 特に素子耐圧が 2 0〜6 0 0 O Vの広い範囲の 3 次元的な多重 R E S U R F原理を応用した電力半導体装置の主耐圧が改善でき、 主耐圧とオン抵抗のトレードオフ関係も改善できるので、 電力損失が少なく、 チ ップサイズも小さく、 安価なものが得られる。
また、 D L T構造の溝とそれに対応する製造方法を使うことで、 さらに低コス トで、 歩留りの良い半導体装置が出来る。
なお、 今回開示された実施の形態はすべての点で例示であって制限的なもので はないと考えられるべきである。 本発明の範囲は上記した説明ではなく特許請求 の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての 変更が含まれることが意図される。 産業上の利用可能性
本発明は、 特に素子耐圧が 2 0〜 6 0 0 0 Vの広い範囲の 3次元的な多重 R E S U R F原理を応用した電力半導体装置およびその製造方法に有利に適用され得 る。

Claims

請求の範囲
1. 第 1導電型の半導体基板内に、 第 1導電型の第 1不純物領域 （3) と第 2.導 電型の第 2不純物領域 （4) とが並んだ構造が 2回以上繰返された繰返し構造を 有する半導体装置において、
前記繰返し構造の最端部に位置する前記第 1および第 2の不純物領域 （3, 4) のいずれかである低濃度領域'（3, 4) が、 前記繰返し構造を構成するすべ ての前記第 1および第 2不純物領域 （3， 4) の中で最も低い不純物濃度もしく は最も少ない総合的な実効電荷量を有することを特徴とする、 半導体装置。
2. 前記低濃度領域 （3， 4) の不純物濃度が、 前記低濃度領域 （3, 4) より も前記繰返し構造の中央部側にある前記第 1および第 2不純物領域 （3, 4) の いずれかである高濃度領域 （3, 4) の不純物濃度の 30%以上 70%以下であ ることを特徴とする、 請求の範囲第 1項記載の半導体装置。
3. 前記低濃度領域 （3， 4) と前記高濃度領域 （3, 4) との間に位置する.前 記第 1および第 2の不純物領域 （3， 4) のいずれかである中間濃度領域 （3, 4) の不純物濃度が、 前記低濃度領域 (3, 4) の不純物濃度よりも高く、 かつ 前記高濃度領域 （3,
4) の不純物濃度よりも低いことを特徴とする、 請求の範 囲第 2項記載の半導体装置。
. 前記半導体基板は互いに対向する第 1主面と第 2主面とを有しており、 前記繰返し構造を構成する複数の前記第 1不純物領域 （ 3 ) の少なくとも 1つ の前記第 1主面側の少なくとも一部に、 前記第 1不純物領域 （3) と主たる pn 接合を構成するように第 2導電型の第 3不純物領域 （5) が形成されており、 前記繰返し構造の前記第 2主面側には第 1導電型の第 4不純物領域 (1) が形 成されていることを特徴とする、 請求の範囲第 1項記載の半導体装置。
5. 前記第 1不純物領域 （3) と主たる pn接合を構成する前記第 3不純物領域 (5) は、 絶縁ゲート型電界効果トランジスタ部のボディ領域であることを特徴 とする、 請求の範囲第 1項記載の半導体装置。
6. 繰返し構造の最端部に位置する前記低濃度領域 （3, 4) は、 能動素子を構 成しないことを特徴とする、 請求の範囲第 1項記載の半導体装置。
7. 特定の一方向に延在する前記第 1不純物領域 （3) の端近くの上部の少なく とも一部に形成された第 2導電型の第 3不純物領域 （5) と、 前記特定の一方向とは逆方向の前記第 1不純物領域 （3) の端近くの上部の少 なくとも一部に形成された第 1導電型の第 4不純物領域 （54) と、
前記第 3不純物領域 （5) に電気的に接続された第 1電極と、
前記第 4不純物領域 （54) に電気的に接続された第 2電極と、 をさらに備え、 前記第 1および第 2電極はともに前記第 1主面上に形成されていることを特徴 とする、 請求の範囲第 1項記載の半導体装置。
8. 前記半導体基板は互いに対向する第 1主面と第 2主面とを有し、 かつ前記第 1主面に複数の溝 （23) を有し、
前記繰返し構造は、'前記第 1および第 2不純物領域 （3, 4) が前記溝 （2
3) を挟んで並ぶ構造が 2回以上繰返された構造を有することを特徴とする、 請 求の範囲第 1項記載の半導体装置。
9. 前記低濃度領域 （3, 4) の不純物濃度が、 前記低濃度領域 （3, 4) より も前記繰返し構造の中央部側にある前記第 1および第 2不純物領域 （3， 4) の いずれかである高濃度領域 （3, 4) の不純物濃度の 30%以上 70%以下であ ることを特徴とする、 請求の範囲第 8項記載の半導体装置。
10. 前記低濃度領域 （3, 4) と前記高濃度領域 （3， 4) との間に位置する 前記第 1および第 2の不純物領域 （3, 4) のいずれかである中間濃度領域 （3,
4) の不純物濃度が、 前記低濃度領域 （3, 4) の不純物濃度よりも高く、 かつ 前記高濃度領域 （3, 4) の不純物濃度よりも低いことを特徴とする、 請求の範 囲第 9項記載の半導体装置。
1 1. 前記複数の溝 （23) に囲まれた前記半導体基板のメサ部分の一方側面に 前記第 1不純物領域 （3) が形成されており、 他方側面に前記第 2不純物領域
(4) が形成されており、 かつ前記第 1不純物領域 （3) の前記第 1主面側の少 なくとも一部に、 前記第 1不純物領域 （3) と主たる pn接合を構成するように 第 2導電型の第 3不純物領域 (5) が形成されていることを特徴とする、 請求の 範囲第 8項記載の半導体装置。
12. 前記第 1不純物領域 （3) と主たる pn接合を構成する前記第 3不純物領 域 （5) は、 絶縁ゲート型電界効果トランジスタ部のボディ領域であることを特 徴とする、 請求の範囲第 11項記載の半導体装置。
13. 繰返し構造の最端部に位置する前記低濃度領域 （3, 4) は、 能動素子を 構成しないことを特徴とする、 請求の範囲第 8項記載の半導体装置。
14. 前記複数の溝 （23) の最端部に位置する溝 （23) は、 前記第 1主面に おいて複数の第 1の孔 （23 a) が所定方向に沿って間隔をあけて配置された点 線状の表面パターンを有する第 1の点線状溝であり、 前記低濃度領域 （3, 4) は前記第 1の点線状溝 （23) の一方側壁に位置するよう形成されていることを 特徴とする、 請求の範囲第 8項記載の半導体装置。
15. 前記第 1の点線状溝 （23) を構成する前記複数の第 1の孔 （23 a) の 前記第 1主面における一方側壁の長さの総和が、 前記第 1の点線状溝 （23) よ りも中央部側において連続的に延びる溝 （23) の前記第 1主面における一方側 壁の長さの 30%以上 70%以下であることを特徴とする、 請求の範囲第 14項 記載の半導体装置。
16， 前記第 1の点線状溝 （23) と前記連続的に延びる溝 （23) との間に位 置する溝が、 前記第 1主面において複数の第 2の孔 （23 & 23 a2) が所定 方向に沿って間隔をあけて配置された点線状の表面パターンを有する第 2の点線 状溝 （23) であり、
前記第 2の点線状溝 （23) を構成する前記複数の第 2の孔 （23 al5 23 a2) の前記第 1主面における一方側壁の長さの総和が、 前記第 1の点線状溝 (23) を構成する前記複数の第 1の孔 （23 a3) の前記第 1主面における一 方側壁の長さの総和よりも大きく、 かつ前記第 2の点線状溝 （23) よりも中央 部側において連続的に延びる溝 （23) の前記第 1主面における一方側壁の長さ よりも小さいことを特徴とする、 請求の範囲第 14項記載の半導体装置。
17. 前記複数の溝 （23) に囲まれた前記半導体基板のメサ部分の一方側面に 前記第 1不純物領域 （3) が形成されており、 他方側面に前記第 2不純物領域 (4) が形成されており、 かつ前記第 1不純物領域 (3) の前記第 1主面側の少 なくとも一部に、 前記第 1不純物領域 （3) と主たる pn接合を構成するように 第 2導電型の第 3不純物領域 （5) が形成されていることを特徴とする、 請求の 範囲第 14項記載の半導体装置。
18. 前記第 1不純物領域 (3) と主たる pn接合を構成する前記第 3不純物領 域 （5) は、 絶縁ゲート型電界効果トランジスタ部のボディ領域であることを特 徵とする、 請求の範囲第 17項記載の半導体装置。
19. 繰返し構造の最端部に位置する前記低濃度領域 （3, 4) は、 能動素子を 構成しないことを特徴とする、 請求の範囲第 14項記載の半導体装置。
20. 前記半導体基板は互いに対向する第 1主面と第 2主面とを有し、 かつ前記 第 1主面に互いに隣り合う第 1および第 2の溝 （23) を含む複数の溝を有し、 前記第 1の溝 （23) の両側壁の各々には前記第 1不純物領域 （3) が形成さ れ、 かつ前記第 2の溝 （23) の両側壁の各々には前記第 2不純物領域 (4) が 形成された構造が 2回以上繰返されていることを特徴とする、 請求の範囲第 1項 記載の半導体装置。
21. 前記低濃度領域 (3, 4) の不純物濃度が、 前記低濃度領域 （3, 4) よ りも前記繰返し構造の中央部側にある前記第 1および第 2不純物領域 （3, 4) のいずれかである高濃度領域 （3, 4) の不純物濃度の 30%以上 70%以下で あることを特徴とする、 請求の範囲第 20項記載の半導体装置。
22. 前記低濃度領域 （3, 4) と前記高濃度領域 （3， 4) との間に位置する 前記第 1および第 2の不純物領域 （3, 4) のいずれかである中間濃度領域 （3, 4) の不純物濃度が、 前記低濃度領域 （3, 4) の不純物濃度よりも高く、 かつ 前記高濃度領域 （3， 4) の不純物濃度よりも低いことを特徴とする、 請求の範 囲第 21項記載の半導体装置。
23. 前記複数の溝 （23) に囲まれた前記半導体基板のメサ部分の一方側面に 前記第 1不純物領域 （3). が形成されており、 他方側面に前記第 2不純物領域 (4) が形成されており、 かつ前記第 1不純物領域 （3) の前記第 1主面側の少 なくとも一部に、 前記第 1不純物領域 （3) と主たる pn接合を構成するように 第 2導電型の第 3不純物領域 (5) が形成されていることを特徴とする、 請求の 範囲第 20項記載の半導体装置。
24. 前記第 1不純物領域 （3) と主たる pn接合を構成する前記第 3不純物領 域 （5) は、 絶縁ゲート型電界効果トランジスタ部のボディ領域であることを特 徴とする、 請求の範囲第 23項記載の半導体装置。
25. 繰返し構造の最端部に位置する前記低濃度領域 （3， 4) は、 能動素子を 構成しないことを特徴とする、 請求の範囲第 20項記載の半導体装置。
26. 前記複数の溝 （23) の最端部に位置する溝 （23) は、 前記第 1主面に おいて複数の第 1の孔 （23 a) が所定方向に沿って間隔をあけて配置された点 線状の表面パターンを有する第 1の点線状溝 （23) であり、 前記低濃度領域 (3， 4) は前記第 1の点線状溝 （23) の一方側壁に位置するよう形成されて いることを特徴とする、 請求の範囲第 20項記載の半導体装置。
27. 前記第 1の点線状溝 （23) を構成する前記複数の第 1の孔 （23 a) の 前記第 1主面における一方側壁の長さの総和が、 前記第 1の点線状溝 （23) よ りも中央部側において連続的に延びる溝 （23) の前記第 1主面における一方側 壁の長さの 30%以上 70%以下であることを特徴とする、 請求の範囲第 26項 記載の半導体装置。
28. 前記第 1の点線状溝 （23) と前記連続的に延びる溝 （23) との間に位 置する溝 （23) が、 前記第 1主面において複数の第 2の孔 （23 a1 23 a 2) が所定方向に沿って間隔をあけて配置された点線状の表面パターンを有する 第 2の点線状溝 （23) であり、
前記第 2の点線状溝 （23) を構成する前記複数の第 2の孔 （23 &1， 23 a2) の前記第 1主面における一方側壁の長さの総和が、 前記第 1の点線状溝 (23) を構成する前記複数の第 1の孔 （23 a3) の前記第 1主面における一 方側壁の長さの総和よりも大きく、 かつ前記第 2の点線状溝 （23) よりも中央 部側において連続的に延びる溝 （23) の前記第 1主面における一方側壁の長さ よりも小さいことを特徴とする、 請求の範囲第 26項記載の半導体装置。
29. 前記複数の溝 （23) に囲まれた前記半導体基板のメサ部分の一方側面に 前記第 1不純物領域 （3) が形成されており、 他方側面に前記第 2不純物領域 (4) が形成されており、 かつ前記第 1不純物領域 (3) の前記第 1主面側の少 なくとも一部に、 前記第 1不純物領域 （3) と主たる pn接合を構成するように 第 2導電型の第 3不純物領域 （5) が形成されていることを特徴とする、 請求の 範囲第 26項記載の半導体装置。
30. 前記第 1不純物領域 (3) と主たる pn接合を構成する前記第 3不純物領 域 （5) は、 絶縁ゲート型電界効果トランジスタ部のボディ領域であることを特 徴とする、 請求の範囲第 26項記載の半導体装置。
31. 繰返し構造の最端部に位置する前記低濃度領域 （3, 4) は、 能動素子を 構成しないことを特徴とする、 請求の範囲第 31項記載の半導体装置。
32. 第 1導電型の半導体基板内に、 第 1導電型の第 1不純物領域 (3) と第 2 導電型の第 2不純物領域 (4) とが並んだ構造が 2回以上繰返された繰返し構造 を有する半導体装置の製造方法において、
前記繰返し構造の最端部に位置する前記第 1および第 2の不純物領域 （ 3 ,
4) のいずれかである低濃度領域 （3, 4) が、 前記繰返し構造を構成するすべ ての前記第 1および第 2不純物領域 （3, 4) の中で最も低い不純物濃度もしく は最も少ない総合的な実効電荷量を有することとなるように、 前記低濃度領域 (3， 4) とそれ以外の他の前記第 1および第 2不純物領域 （3, 4) とが独立 に濃度を変えて形成されることを特徴とする、 半導体装置の製造方法。
33. 前記低濃度領域 （3, 4) と他の前記第 1および第 2不純物領域 （3, 4) とを独立に濃度を変えて形成するために、 前記低濃度領域 （3, 4) と他の 前記第 1および第 2不純物領域 （3, 4) とを独立に濃度を変えたイオン注入と 熱処理とにより形成することを特徴とする、 請求の範囲第 32項記載の半導体装 置の製造方法。
34. 前記低濃度領域 （3， 4) と他の前記第 1および第 2不純物領域 （3, 4) とを独立に濃度を変えて形成するために、 前記低濃度領域 （3, 4) と他の 前記第 1および第 2不純物領域 （3, 4) とを独立に濃度を変えたイオン注入と 多段階のェピタキシャル成長とにより形成することを特徴とする、 請求の範囲第 32項記載の半導体装置の製造方法。
35. 前記低濃度領域 （3, 4) と他の前記第 1および第 2不純物領域 （3, 4) とを独立に濃度を変えて形成するために、 前記低濃度領域 （3, 4) と他の 前記第 1および第 2不純物領域 （3, 4) とを、 独立に濃度を変えかつ多段階に 注入エネルギーを変えたイオン注入により形成することを特徴とする、 請求の範 囲第 32項記載の半導体装置の製造方法。
36. 前記低濃度領域 （3, 4) と他の前記第 1および第 2不純物領域 （3, 4) とを独立に濃度を変えて形成するために、 イオン注入用マスク （3 1 Q) の 第 1の開口部から注入された不純物ィオンにより他の前記第 1および第 2不純物 領域 （3, 4) を形成し、 前記第 1の開口部よりも開口総面積の小さい第 2の開 口部から注入された不純物イオンにより前記低濃度領域 （3, 4) を形成するこ とを特徴とする、 請求の範囲第 32項記載の半導体装置の製造方法。
37. 前記第 2の開口部は、 互いに分離された複数の微小開口部が密に配置され た構成を有しており、
熱処理を施すことにより、 複数の前記微小開口部の各々から注入された不純物 イオンが一体となって最終的な仕上がり平均不純物濃度が他の前記第 1および第 2不純物領域 （3, 4) よりも低い前記低濃度領域 （3, 4) を形成することを 特徴とする、 請求の範囲第 36項記載の半導体装置の製造方法。
38. 前記半導体基板の第 1主面に、 1本以上の溝 （23) と、 1本以上の前記 溝 （23) の外側に並んで位置しかつ複数の第 1の孔 （23 a) が所定方向に沿 つて間隔をあけて配置されることにより前記第 1主面において点線状の表面パタ ーンを有する点線状溝 （23) とを、 同時に形成する工程と、
1本以上の前記溝 （23) および前記点線状溝 （23) の各々の一方側壁に、 同時にイオン注入することにより、 前記点線状溝 （23) の一方側壁に前記低濃 度領域 （3, 4) と、 1本以上の前記溝 （23) の一方側壁に他の前記第 1また は第 2不純物領域 （3， 4) とを同時に形成する工程と、 をさらに備えたことを 特徴とする、 請求の範囲第 32項記載の半導体装置の製造方法。
39. 前記半導体基板の第 1主面に 2以上の溝 （23) を形成する工程と、
2以上の前記溝 （23) の一方側壁に、 前記第 1または第 2不純物領域 （3, , 4) を形成するために不純物をイオン注入する工程と、
2以上の前記溝 （23) のうち最端部に位置する溝 （23) 以外を充填層によ り埋め込んだ状態で、 最端部に位置する前記溝 （23) の一方側壁に、 すでに注 入された不純物とは逆導電型の不純物をイオン注入することにより、 すでに注入 された不純物の濃度を実質的に低濃度化して前記低濃度領域 （3， 4) を形成す る工程と、 をさらに備えたことを特徴とする、 請求の範囲第 32項記載の半導体 装置の製造方法。
40. 前記半導体基板の第 1生面に 1本以上の溝 （23) を形成する工程と、
1本以上の前記溝 （23) の各一方側壁に前記第 1または第 2不純物領域 （3, 4) を形成するために第 1の注入量でイオン注入をする工程と、
1本以上の前記溝 （23) の各々を充填層により埋め込んだ状態で、 1本以上 の前記溝 （23) の外側に新たに最端部溝 （23) を形成する工程と、
前記最端部溝 （23) の一方側壁に前記低濃度領域 （3, 4) を形成するため に前記第 1の注入量よりも少ない第 2の注入量でイオン注入をする工程と、 をさ らに備えたことを特徴とする、 請求の範囲第 32項記載の半導体装置の製造方法。
41. 前記半導体基板の第 1主面に互いに隣り合う第 1および第 2の溝 （23) を含む 2本以上の溝 （23) と、 2本以上の前記溝 （23) の外側に並んで位置 しかつ複数の第 1の孔 （23 a) が所定方向に沿って間隔をあけて配置されるこ とにより前記第 1主面において点線状の表面パターンを有する点線状溝 （23) とを、 同時に形成する工程と、
前記第 1の溝 （23) の両側壁の各々に前記第 1不純物領域 （3) を形成する ために第 1の不純物をイオン注入する工程と、
前記第 2の溝 （23) の両側壁の各々に前記第 2不純物領域 （4) を形成する ために第 2の不純物をィォン注入する工程と、 をさらに備え、
前記低濃度領域 （3, 4) は前記第 1または第 2不純物のイオン注入と同時の 注入により前記点線状溝 （23) の両側壁に形成されることを特徴とする、 請求 の範囲第 32項記載の半導体装置の製造方法。
42. 複数の第 1の溝 （23) よりなる第 1の溝群を前記半導体基板の第 1主面 に形成する工程と、
前記第 1の溝 （23) の各々の両側壁に前記第 1不純物領域 (3) を形成する ためのイオン注入をする工程と、
複数の第 2の溝 （23) よりなる第 2の溝群を、 前記第 1の溝 （23) と前記 第 2の溝 （23) とが交互に位置するように前記第 1主面に形成する工程と、 前記第 2の溝 （23) の各々の両側壁に前記第 2不純物領域 （4) を形成する ためのイオン注入をする工程と、
交互に配置された前記第 1および第 2の溝 （23) のうち最端部に位置する溝 (23) 以外を充填層により埋め込んだ状態で、 最端部に位置する前記溝 （2 3) の両側壁に、 すでに注入された不純物と逆導電型の不純物を注入することに より、 すでに注入された不純物の濃度を実質的に低濃度化して前記低濃度領域
(3, 4) を形成する工程と、 をさらに備えたことを特徴とする、 請求の範囲第 32項記載の半導体装置の製造方法。
43. 複数の第 1の溝 （23) よりなる第 1の溝群を前記半導体基板の第 1主面 に形成する工程と、
前記第 1の溝 （23) の各々の両側壁に前記第 1不純物領域 （3) を形成する ためのイオン注入をする工程と、
前記第 1の溝 （23) の各々を充填層で埋め込んだ状態で、 複数の第 2の溝 (23) よりなる第 2の溝群を、 前記第 1の溝 （23) と前記第 2の溝 （23) とが交互に位置するように前記第 1主面に形成する工程と、
前記第 2の溝 （23) の各々の両側壁に前記第 2不純物領域 （4) を形成する ためのイオン注入をする工程と、
前記第 1および第 2の溝 （23) の各々を充填層で埋め込んだ状態で、 交互に 配置された前記第 1および第 2の溝 （23) の最端部に位置する溝 （23) の外 側に新たに最端部溝 （23) を形成する工程と、
前記最端部溝 （23) の両側壁に、 前記第 1または第 2導電型の不純物イオン を注入することにより、 前記第 1または第 2不純物領域 (3, 4) よりも不純物 濃度の低い前記低濃度領域 （3， 4) を形成する工程と、 をさらに備えたことを 特徴とする、 請求の範囲第 32項記載の半導体装置の製造方法。
44. 複数の第 1の溝 （23) よりなる第 1の溝群と、 複数の第 2の溝 （23) よりなる第 2の溝群とを、 前記第 1の溝 （23) と前記第 2の溝 （23) とが交 互に位置するように同時に前記半導体基板の第 1主面に形成する工程と、 前記第 2の溝群を第 1の充填層で埋め込んだ状態で、 前記第 1の溝群を構成す る複数の前記第 1の溝 （23) の各々の両側壁に前記第 1不純物領域 （3) を形 成するためのイオン注入をする工程と、
前記第 1の溝群を第 2の充填層で寧め込んだ状態で、 前記第 2の溝群を構成す る複数の前記第 2の溝 （23) の各々の両側壁に前記第 2不純物領域 （4) を形 成するためのイオン注入をする工程と、
前記第 1の溝群を構成する複数の前記第 1の溝 （23) と前記第 2の溝群を構 成する複数の前記第 2の溝 （23) との中で最端部に位置する最端部溝 （23) 以外のすべての溝を第 3の充填層で埋め込んだ状態で、 前記最端部溝 （23) の 両側壁にすでに注入された不純物と逆導電型の不純物イオンを注入することによ り、 すでに注入された不純物の濃度を低濃度化して前記低濃度領域 （3， 4) を 形成する工程と、 をさらに備えたことを特徴とする、 請求の範囲第 32項記載の 半導体装置の製造方法。
45. 複数の第 1の溝 （23) よりなる第 1の溝群と、 複数の第 2の溝 （23) よりなる第 2の溝群とを、 前記第 1の溝 （23) と前記第 2の溝 （23) とが交 互に位置するように同時に前記半導体基板の第 1主面に形成する工程と、
前記第 2の溝群を第 1の充填層で埋め込んだ状態で、 前記第 1の溝群を構成す る複数の前記第 1の溝 （23) の各々の両側壁に前記第 1不純物領域 （3) を形 成するためのイオン注入をする工程と、
前記第 1の溝群を第 2の充填層で埋め込んだ状態で、 前記第 2の溝群を構成す る複数の前記第 2の溝 （23) の各々の両側壁に前記第 2不純物領域 （4) を形 成するためのイオン注入をする工程と、 をさらに備え、
前記第 1の溝群を構成する複数の前記第 1の溝 （23) と前記第 2の溝群を構 成する複数の前記第 2の溝 （23) との中で最端部に位置する最端部溝 （23) は、 前記第 1主面において複数の孔 （23 a) が所定方向に沿って間隔をあけて 配置された点線状の表面パターンを有する点線状溝 （23) であることを特徴と する、 請求の範囲第 32項記載の半導体装置の製造方法。
46. 前記半導体基板の第 1主面に 2以上の溝 （23) を形成する工程と、
2以上の前記溝 （23) の一方側壁に、 前記第 1または第 2不純物領域 （3, 4) を形成するために不純物をィォン注入する工程と、
2以上の前記溝 （23) のうち最端部に位置する溝 （23) を充填層により埋 め込んだ状態で、 最端部に位置する前記溝 （23) 以外の溝 （23) の一方側壁 に、 すでに注入された不純物と同じ導電型の不純物をィォン注入することにより、 すでに注入された不純物の濃度を実質的に高濃度化して、 最端部に位置する前記 • 溝 （23) 側壁の前記第 1または第 2不純物領域 （3， 4) を相対的に低濃度領 域とする工程と、 をさらに備えたことを特徴とする、 請求の範囲第 32項記載の 半導体装置の製造方法。
47. 複数の第 1の溝 （23) よりなる第 1の溝群を前記半導体基板の第 1主面 に形成する工程と、
前記第 1の溝の各々の両側壁に前記第 1不純物領域 （3) を形成するためのィ オン注入をする工程と、
複数の第 2の溝 （23) よりなる第 2の溝群を、 前記第 1の溝 （23) と前記 第 2の溝 （23) とが交互に位置するように前記第 1主面に形成する工程と、 前記第 2の溝 （23) の各々の両側壁に前記第 2不純物領域 (4) を形成する ためのイオン注入をする工程と、
交互に配置された前記第 1および第 2の溝 （23) のうち最端部に位置する溝 (23) を充填層により埋め込んだ状態で、 最端部に位置する前記溝 （23) 以 外の溝 （23) の両側壁に、 すでに注入された不純物と同じ導電型の不純物を注 入することにより、 すでに注入された不純物の濃度を実質的に高濃度化して、 最 端部に位置する前記溝 （23) 側壁の前記第 1または第 2不純物領域 （3, 4) を相対的に低濃度領域とする工程と、 をさらに備えたことを特徴とする、 請求の 範囲第 32項記載の半導体装置の製造方法。 一
48. 複数の第 1の溝 （23) よりなる第 1の溝群と、 複数の第 2の溝 （23) よりなる第 2の溝群とを、 前記第 1の溝 （23) と前記第 2の溝 （23) とが交 互に位置するように同時に前記半導体基板の第 1主面に形成する工程と、 前記第 2の溝群を第 1の充填層で埋め込んだ状態で、 前記第 1の溝群を構成す る複数の前記第 1の溝 （23) の各々の両側壁に前記第 1不純物領域 （3) を形 成するためのイオン注入をする工程と、
前記第 1の溝群を第 2の充填層で埋め込んだ状態で、 前記第 2の溝群を構成す る複黎の前記第 2の溝 （23) の各々の両側壁に前記第 2不純物領域 （4) を形 成するためのイオン注入をする工程と、
前記第 1の溝群を構成する複数の前記第 1の溝 （23) と前記第 2の溝群を構 成する複数の前記第 2の溝 （23) との中で最端部に位置する最端部溝 （23) を第 3の充填層で埋め込んだ状態で、 前記最端部溝 （23) 以外の溝 （23) の 両側壁にすでに注入された不純物と同じ導電型の不純物ィォンを注入することに より、 すでに注入された不純物の濃度を高濃度化して、 最端部溝 （23) の側壁 の前記第 1または第 2不純物領域 （3, 4) を相対的に低濃度領域とする工程と、 をさらに備えたことを特徴とする、 請求の範囲第 32項記載の半導体装置の製造 方法。
PCT/JP2001/001278 2001-02-21 2001-02-21 Semiconductor device and method of manufacturing the same WO2002067333A1 (en)

Priority Applications (8)

Application Number Priority Date Filing Date Title
CNB01811220XA CN1223008C (zh) 2001-02-21 2001-02-21 半导体器件及其制造方法
JP2002566558A JP4785335B2 (ja) 2001-02-21 2001-02-21 半導体装置およびその製造方法
EP01906190.2A EP1363332B1 (en) 2001-02-21 2001-02-21 Semiconductor device and method of manufacturing the same
KR10-2002-7014135A KR100485297B1 (ko) 2001-02-21 2001-02-21 반도체 장치 및 그 제조 방법
US10/257,775 US6821824B2 (en) 2001-02-21 2001-02-21 Semiconductor device and method of manufacturing the same
PCT/JP2001/001278 WO2002067333A1 (en) 2001-02-21 2001-02-21 Semiconductor device and method of manufacturing the same
TW090105676A TW513767B (en) 2001-02-21 2001-03-12 Semiconductor device and its manufacturing method
US10/961,236 US7105387B2 (en) 2001-02-21 2004-10-12 Semiconductor device and manufacturing method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2001/001278 WO2002067333A1 (en) 2001-02-21 2001-02-21 Semiconductor device and method of manufacturing the same

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US10257775 A-371-Of-International 2001-02-21
US10/961,236 Division US7105387B2 (en) 2001-02-21 2004-10-12 Semiconductor device and manufacturing method for the same

Publications (1)

Publication Number Publication Date
WO2002067333A1 true WO2002067333A1 (en) 2002-08-29

Family

ID=11737046

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/001278 WO2002067333A1 (en) 2001-02-21 2001-02-21 Semiconductor device and method of manufacturing the same

Country Status (7)

Country Link
US (2) US6821824B2 (ja)
EP (1) EP1363332B1 (ja)
JP (1) JP4785335B2 (ja)
KR (1) KR100485297B1 (ja)
CN (1) CN1223008C (ja)
TW (1) TW513767B (ja)
WO (1) WO2002067333A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005020306A1 (ja) * 2003-08-25 2005-03-03 Matsushita Electric Industrial Co., Ltd. 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法
JP2007235095A (ja) * 2006-01-31 2007-09-13 Denso Corp 半導体装置および半導体基板の製造方法
JP2007527115A (ja) * 2004-02-12 2007-09-20 インターナショナル・レクチファイヤー・コーポレーション コンプリメンタリ横型窒化物トランジスタ
JP2007335844A (ja) * 2006-05-16 2007-12-27 Toshiba Corp 半導体装置
US7902053B2 (en) 2007-09-13 2011-03-08 Sanyo Electric Co., Ltd Method of processing semiconductor wafer
JP2011108986A (ja) * 2009-11-20 2011-06-02 Fuji Electric Systems Co Ltd 多段エピタキシャル方式による超接合半導体装置の製造方法
US8133788B2 (en) 2005-03-17 2012-03-13 Semiconductor Components Industries, Llc Method of manufacturing semiconductor device
US8217486B2 (en) 2007-09-27 2012-07-10 Sanyo Semiconductor Co., Ltd. Semiconductor device and method of processing the same
JP2013120931A (ja) * 2011-12-08 2013-06-17 Vanguard Internatl Semiconductor Corp 半導体装置の製造方法
CN103165463A (zh) * 2011-12-19 2013-06-19 世界先进积体电路股份有限公司 半导体装置的制造方法
JP2016021547A (ja) * 2014-06-16 2016-02-04 富士電機株式会社 半導体装置の製造方法
WO2016047282A1 (ja) * 2014-09-24 2016-03-31 ソニー株式会社 撮像素子、撮像装置および撮像素子の製造方法
JP7403643B2 (ja) 2020-10-12 2023-12-22 セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション スーパージャンクションデバイス及び製造方法

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
DE10205345B9 (de) * 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
US6821824B2 (en) * 2001-02-21 2004-11-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
WO2003028108A1 (fr) * 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semi-conducteur et procede de fabrication
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
JP2004228466A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 集積半導体装置およびその製造方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP2005243716A (ja) * 2004-02-24 2005-09-08 Sanyo Electric Co Ltd 半導体装置
JP4865194B2 (ja) 2004-03-29 2012-02-01 ルネサスエレクトロニクス株式会社 超接合半導体素子
JP3917144B2 (ja) * 2004-04-09 2007-05-23 株式会社東芝 半導体装置
JP4618629B2 (ja) * 2004-04-21 2011-01-26 三菱電機株式会社 誘電体分離型半導体装置
US6982193B2 (en) * 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
FR2880193A1 (fr) * 2004-12-23 2006-06-30 St Microelectronics Sa Diode schottky a barriere verticale
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP2008536316A (ja) * 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
JP2007012977A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
EP1742258A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Semiconductor power device with multiple drain and corresponding manufacturing process
JP2007043069A (ja) * 2005-07-08 2007-02-15 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7276766B2 (en) * 2005-08-01 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
US7381603B2 (en) * 2005-08-01 2008-06-03 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
DE102005046707B3 (de) * 2005-09-29 2007-05-03 Siced Electronics Development Gmbh & Co. Kg SiC-PN-Leistungsdiode
DE102006055131A1 (de) * 2005-11-28 2007-06-06 Fuji Electric Holdings Co., Ltd., Kawasaki Halbleiterbauteil und Verfahren zu seiner Herstellung
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
US8106453B2 (en) 2006-01-31 2012-01-31 Denso Corporation Semiconductor device having super junction structure
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
KR101279574B1 (ko) * 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
US7531888B2 (en) 2006-11-30 2009-05-12 Fairchild Semiconductor Corporation Integrated latch-up free insulated gate bipolar transistor
EP2118933A1 (en) * 2007-01-10 2009-11-18 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
JP4496237B2 (ja) * 2007-05-14 2010-07-07 株式会社 日立ディスプレイズ 液晶表示装置
DE102007033839B4 (de) * 2007-07-18 2015-04-09 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
EP2208229A4 (en) 2007-09-21 2011-03-16 Fairchild Semiconductor SUPER TRANSITION STRUCTURES FOR PERFORMANCE ARRANGEMENTS AND MANUFACTURING PROCESSES
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
JP2010045130A (ja) * 2008-08-11 2010-02-25 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US9508805B2 (en) 2008-12-31 2016-11-29 Alpha And Omega Semiconductor Incorporated Termination design for nanotube MOSFET
US7943989B2 (en) * 2008-12-31 2011-05-17 Alpha And Omega Semiconductor Incorporated Nano-tube MOSFET technology and devices
US8232603B2 (en) * 2009-03-19 2012-07-31 International Business Machines Corporation Gated diode structure and method including relaxed liner
JP5462020B2 (ja) * 2009-06-09 2014-04-02 株式会社東芝 電力用半導体素子
US8299494B2 (en) 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US8183666B2 (en) * 2009-10-29 2012-05-22 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
US8421196B2 (en) 2009-11-25 2013-04-16 Infineon Technologies Austria Ag Semiconductor device and manufacturing method
US7892924B1 (en) * 2009-12-02 2011-02-22 Alpha And Omega Semiconductor, Inc. Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device
CN102804386B (zh) * 2010-01-29 2016-07-06 富士电机株式会社 半导体器件
US8525260B2 (en) * 2010-03-19 2013-09-03 Monolithic Power Systems, Inc. Super junction device with deep trench and implant
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
CN102222619B (zh) * 2010-04-13 2015-04-15 新电元工业株式会社 半导体装置的制造方法
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
JP5136674B2 (ja) * 2010-07-12 2013-02-06 株式会社デンソー 半導体装置およびその製造方法
JP6009731B2 (ja) * 2010-10-21 2016-10-19 富士電機株式会社 半導体装置
JP5719167B2 (ja) 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
TW201246542A (en) * 2011-05-02 2012-11-16 Anpec Electronics Corp Power element having super interface
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
JP2013069786A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 電力用半導体装置
KR20130040383A (ko) * 2011-10-14 2013-04-24 주식회사 동부하이텍 고전압 트랜지스터 및 그의 제조방법
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
DE102011056412B4 (de) * 2011-12-14 2013-10-31 Austriamicrosystems Ag Hochvolttransistorbauelement und Herstellungsverfahren
KR101876573B1 (ko) * 2011-12-23 2018-07-10 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
CN102496624B (zh) * 2011-12-27 2014-02-12 上海先进半导体制造股份有限公司 高压bcd工艺中集成的浮动盆隔离结构
TWI587503B (zh) * 2012-01-11 2017-06-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
TWI446459B (zh) * 2012-02-14 2014-07-21 Anpec Electronics Corp 具有超級介面之功率電晶體元件之製作方法
EP2639833B1 (en) * 2012-03-16 2020-04-29 ams AG Method of making a high-voltage field-effect transistor
TWI463650B (zh) * 2012-07-11 2014-12-01 Anpec Electronics Corp 功率半導體元件及其製作方法
US8710620B2 (en) * 2012-07-18 2014-04-29 Infineon Technologies Ag Method of manufacturing semiconductor devices using ion implantation
CN102969355B (zh) * 2012-11-07 2015-06-17 电子科技大学 一种soi基pmosfet功率器件
CN102969357B (zh) * 2012-12-06 2015-08-19 电子科技大学 一种横向超结高压功率半导体器件
WO2014086010A1 (zh) * 2012-12-06 2014-06-12 中国科学院微电子研究所 超结的制作方法
CN102969358B (zh) * 2012-12-06 2015-08-19 电子科技大学 一种横向高压功率半导体器件
TWI470701B (zh) 2012-12-13 2015-01-21 Pfc Device Holdings Ltd 用於半導體元件之超接面結構及其製程
CN103903965B (zh) * 2012-12-25 2016-09-07 节能元件控股有限公司 用于半导体元件的超接面结构制程
JP2014236171A (ja) * 2013-06-05 2014-12-15 ローム株式会社 半導体装置およびその製造方法
JP2015032627A (ja) * 2013-07-31 2015-02-16 株式会社東芝 半導体装置
CN104900697B (zh) * 2014-03-04 2018-10-26 世界先进积体电路股份有限公司 半导体装置及其制作方法
US9406742B2 (en) * 2014-04-09 2016-08-02 Vanguard International Semiconductor Corporation Semiconductor device having super-junction structures
CN104103524B (zh) * 2014-08-11 2019-03-12 肖胜安 一种超级结器件制作方法
US9171949B1 (en) 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
CN109564932B (zh) * 2016-08-08 2021-11-05 三菱电机株式会社 半导体装置
DE102016115805B4 (de) * 2016-08-25 2020-07-09 Infineon Technologies Austria Ag Transistorbauelement mit hoher lawinen-festigkeit
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
CN109473476B (zh) 2017-09-07 2020-12-25 无锡华润上华科技有限公司 一种横向双扩散金属氧化物半导体器件及其制作方法
EP3460856B1 (en) * 2017-09-26 2020-12-02 ams AG Schottky barrier diode with improved schottky contact for high voltages
KR102078295B1 (ko) * 2017-12-22 2020-02-18 파워큐브세미(주) 이너 웰을 가진 슈퍼 정션 트랜지스터
JP6833778B2 (ja) 2018-09-11 2021-02-24 株式会社東芝 半導体装置
KR101998717B1 (ko) * 2018-09-28 2019-10-01 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
US10636660B2 (en) * 2018-09-28 2020-04-28 General Electric Company Super-junction semiconductor device fabrication
DE102018132435B4 (de) 2018-12-17 2021-01-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
EP3751598A1 (en) 2019-06-13 2020-12-16 Infineon Technologies Austria AG Method for forming a superjunction transistor device
EP4220729A1 (en) * 2022-01-26 2023-08-02 Infineon Technologies Austria AG Semiconductor device and method for producing thereof

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4667393A (en) 1984-08-21 1987-05-26 Sgs Microelettronica S.P.A. Method for the manufacture of semiconductor devices with planar junctions having a variable charge concentration and a very high breakdown voltage
JPH10223896A (ja) * 1997-02-10 1998-08-21 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2000260984A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 高耐圧半導体素子
JP2000277726A (ja) 1999-03-23 2000-10-06 Toshiba Corp 高耐圧半導体素子
JP2000286417A (ja) * 1999-03-30 2000-10-13 Toshiba Corp 電力用半導体装置
JP2001015752A (ja) * 1998-11-11 2001-01-19 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
US6184555B1 (en) 1996-02-05 2001-02-06 Siemens Aktiengesellschaft Field effect-controlled semiconductor component
US6184545B1 (en) 1997-09-12 2001-02-06 Infineon Technologies Ag Semiconductor component with metal-semiconductor junction with low reverse current
JP2001044424A (ja) * 1999-07-29 2001-02-16 Toshiba Corp 高耐圧半導体装置
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404580A (en) * 1967-04-18 1968-10-08 Sargent Industries Ball screw actuator
US3763747A (en) * 1971-06-28 1973-10-09 Aerojet General Co Fluid-operable linear actuators
US4858481A (en) * 1985-05-13 1989-08-22 Brunswick Valve & Control, Inc. Position controlled linear actuator
US4817977A (en) * 1987-08-24 1989-04-04 David Bookbinder Stand for motorcycle
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
KR100363530B1 (ko) * 1998-07-23 2002-12-05 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
EP1011146B1 (en) 1998-12-09 2006-03-08 STMicroelectronics S.r.l. Method of manufacturing an integrated edge structure for high voltage semiconductor devices
JP4285899B2 (ja) 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
US6680515B1 (en) * 2000-11-10 2004-01-20 Monolithic Power Systems, Inc. Lateral high voltage transistor having spiral field plate and graded concentration doping
US6821824B2 (en) * 2001-02-21 2004-11-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP3917144B2 (ja) * 2004-04-09 2007-05-23 株式会社東芝 半導体装置
US6982193B2 (en) * 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4667393A (en) 1984-08-21 1987-05-26 Sgs Microelettronica S.P.A. Method for the manufacture of semiconductor devices with planar junctions having a variable charge concentration and a very high breakdown voltage
US6184555B1 (en) 1996-02-05 2001-02-06 Siemens Aktiengesellschaft Field effect-controlled semiconductor component
JPH10223896A (ja) * 1997-02-10 1998-08-21 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
US6040600A (en) 1997-02-10 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Trenched high breakdown voltage semiconductor device
US6184545B1 (en) 1997-09-12 2001-02-06 Infineon Technologies Ag Semiconductor component with metal-semiconductor junction with low reverse current
JP2001015752A (ja) * 1998-11-11 2001-01-19 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2000260984A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 高耐圧半導体素子
JP2000277726A (ja) 1999-03-23 2000-10-06 Toshiba Corp 高耐圧半導体素子
JP2000286417A (ja) * 1999-03-30 2000-10-13 Toshiba Corp 電力用半導体装置
JP2001044424A (ja) * 1999-07-29 2001-02-16 Toshiba Corp 高耐圧半導体装置
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1363332A4

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759254B2 (en) 2003-08-25 2010-07-20 Panasonic Corporation Method for forming impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device
WO2005020306A1 (ja) * 2003-08-25 2005-03-03 Matsushita Electric Industrial Co., Ltd. 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法
JP2007527115A (ja) * 2004-02-12 2007-09-20 インターナショナル・レクチファイヤー・コーポレーション コンプリメンタリ横型窒化物トランジスタ
US8133788B2 (en) 2005-03-17 2012-03-13 Semiconductor Components Industries, Llc Method of manufacturing semiconductor device
JP2007235095A (ja) * 2006-01-31 2007-09-13 Denso Corp 半導体装置および半導体基板の製造方法
JP2007335844A (ja) * 2006-05-16 2007-12-27 Toshiba Corp 半導体装置
US7902053B2 (en) 2007-09-13 2011-03-08 Sanyo Electric Co., Ltd Method of processing semiconductor wafer
US8217486B2 (en) 2007-09-27 2012-07-10 Sanyo Semiconductor Co., Ltd. Semiconductor device and method of processing the same
JP2011108986A (ja) * 2009-11-20 2011-06-02 Fuji Electric Systems Co Ltd 多段エピタキシャル方式による超接合半導体装置の製造方法
JP2013120931A (ja) * 2011-12-08 2013-06-17 Vanguard Internatl Semiconductor Corp 半導体装置の製造方法
US9076887B2 (en) 2011-12-08 2015-07-07 Vanguard International Semiconductor Corporation Method of fabricating a vertical diffusion metal-oxide-semiconductor transistor
CN103165463A (zh) * 2011-12-19 2013-06-19 世界先进积体电路股份有限公司 半导体装置的制造方法
JP2016021547A (ja) * 2014-06-16 2016-02-04 富士電機株式会社 半導体装置の製造方法
WO2016047282A1 (ja) * 2014-09-24 2016-03-31 ソニー株式会社 撮像素子、撮像装置および撮像素子の製造方法
US10825858B2 (en) 2014-09-24 2020-11-03 Sony Corporation Image pickup element, image pickup apparatus, and method of manufacturing image pickup element
US11791368B2 (en) 2014-09-24 2023-10-17 Sony Corporation Image pickup element, image pickup apparatus, and method of manufacturing image pickup element
JP7403643B2 (ja) 2020-10-12 2023-12-22 セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション スーパージャンクションデバイス及び製造方法

Also Published As

Publication number Publication date
JP4785335B2 (ja) 2011-10-05
EP1363332A1 (en) 2003-11-19
KR100485297B1 (ko) 2005-04-27
CN1436372A (zh) 2003-08-13
CN1223008C (zh) 2005-10-12
EP1363332A4 (en) 2006-08-16
EP1363332B1 (en) 2016-10-12
JPWO2002067333A1 (ja) 2004-06-24
US20050048701A1 (en) 2005-03-03
KR20020093058A (ko) 2002-12-12
US7105387B2 (en) 2006-09-12
TW513767B (en) 2002-12-11
US6821824B2 (en) 2004-11-23
US20030132450A1 (en) 2003-07-17

Similar Documents

Publication Publication Date Title
WO2002067333A1 (en) Semiconductor device and method of manufacturing the same
US6677643B2 (en) Super-junction semiconductor device
KR100559920B1 (ko) 초접합 반도체 소자 및 그 제조 방법
JP5052025B2 (ja) 電力用半導体素子
US6673679B1 (en) Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US7576393B2 (en) Semiconductor device and method of manufacturing the same
US6919610B2 (en) Power semiconductor device having RESURF layer
US7462909B2 (en) Semiconductor device and method of fabricating the same
US6700157B2 (en) Semiconductor device
US6627948B1 (en) Vertical layer type semiconductor device
US20050035371A1 (en) Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP2009004668A (ja) 半導体装置
JPWO2003065459A1 (ja) 半導体装置
JP5559232B2 (ja) 電力用半導体素子
CN111933691B (zh) 超结器件及其制造方法
JP2019102761A (ja) 半導体装置および半導体装置の製造方法
US7538388B2 (en) Semiconductor device with a super-junction
JP2006186134A (ja) 半導体装置
JP2019021788A (ja) 半導体装置および半導体装置の製造方法
JP2014179595A (ja) 半導体装置およびその製造方法
KR101361067B1 (ko) 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법
JP5556335B2 (ja) 超接合半導体装置の製造方法
CN117378049A (zh) 半导体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2002 566558

Country of ref document: JP

Kind code of ref document: A

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

REEP Request for entry into the european phase

Ref document number: 2001906190

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2001906190

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10257775

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020027014135

Country of ref document: KR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1020027014135

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 01811220X

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 2001906190

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1020027014135

Country of ref document: KR