WO1997007408A1

WO1997007408A1 - Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur

Info

Publication number: WO1997007408A1
Application number: PCT/JP1996/002295
Authority: WO
Inventors: Hiroshige Hirano; Kouji Asari; Tatsumi Sumi
Original assignee: Matsushita Electronics Corporation
Priority date: 1995-08-21
Filing date: 1996-08-14
Publication date: 1997-02-27
Also published as: EP0787993A4; EP0787993A1; US6538482B2; TW335548B; KR970707445A; CN1163664A; KR100421523B1; CN1092335C; US6246624B1; US5864247A; US6822493B2; US20030122597A1; US20040169533A1; US6882193B2; US20010036119A1

Description

_ _ 明細書電圧検知回路、パワーオン ·オフリセット回路及び半導体装置技術分野

本発明は、 mas電圧等の電圧検知回路と、パワーオン'オフリセット回路と、半導体装置に関する。ものである。背景技術

最近、半導体装置において、電源電圧値に応じて内部回路動作を変えることにより、広い電源電圧範囲で安定した動作をさせる技術が広く用いられようになつてきた。このため、 mm電圧値を検知する電圧検知回路が重要なものとなっている。

従来の電圧検知回路について、図 2 3〜図 2 5を参照しながら説明する。図 2 3は従来の電圧検知回路の構成を示す図、図 2 4は従来の電圧検知回路における電圧と出力電圧信号との関係を示す図、図 2 5は同じく sag電圧と消費電流との関係を示す図である。

まず、その回路構成について説明する。図 2 3に示すように、 0 6 1はチャネル型 MO Sトランジスタで、そのソースが ®as電圧 VDDに接続され、ゲートとドレインがノード N 6 1に接続されている。 Q p 6 2は Pチャネル型 MO S トランジスタで、そのソースがノード N 6 1に接続され、ゲートとドレインがノード N 6 2に接続されている。 Q p 6 3は Pチャネル型 MO Sトランジスタで、そのソースがノード N 6 2に接続され、ゲートとドレインがノード N 6 3に接続されている。 Qn 61は Nチャネル型 MOSトランジスタで、そのソースが接地電圧 VSSに接続され、ゲートが電圧 VDDに接続され、ドレインがノード N63に接続されている。 Qp 64は Pチャネル型 MOSトランジスタ、 Qn6 2は Nチャネル型 MOSトランジスタで、これらは第 1の否定回路 61を構成する。 Pチャネル型 MOSトランジスタ Qp 64のソースが電源電圧 VDDに接続され、そのゲートがノード N 63に接続され、さらにドレインがノード N 64に接続されている。また、 Nチャネル型 MOSトランジスタ Qn 62のソースが接地電圧 VSSに接続され、そのゲートがノード N63に接続され、さらにドレインがノード N 64に接続されている。ノード N 64は第 2の否定回路 62の入力端に接続されている。第 2の否定回路 62は、ノード N 64から電圧検知信号 V DT60が印加され、出力電圧信号 VOUT 60を発生する。

次に、この電圧検知回路の動作について説明する。所定の条件の下で、図 24 に示すように、第 2の否定回路 62の出力端に得られる出力電圧信号 VOUT 6 0は、電源電圧 VDDが約 4 V未満では論理電圧 "L" となり、約 4 V以上では論理電圧 "H" となる。

これは以下に述べる理由によるものである。ノード N 63の電位は mas電圧 V

DDから Pチャネル SMOSトランジスタ Qp 6 l〜Qp 63の電圧降下分だけ低い電位となる。例えば 2 Vである。

ところで、 Pチャネル型 MOSトランジスタ Qp 64と Nチャネル型 MOSトランジスタ Qn 62とで構成される第 1の否定回路 61のスレツショルドレベルは電圧 VDDの約 1Z2である。したがって、電圧 VDDが約 4Vであるときには、第 1の否定回路 61の入力端に接続されたノード N64の電位が約 2Vとなり、ノード N64すなわち電圧検知信号 VDTが論理電圧 "H" 力論一一理電圧 "L" に、第 2の否定回路 62の出力である出力電圧信号 VOUT 60が論理電圧 "L" から論理電圧 "H" に遷移する ¾JEとなる。

次に、この電圧検知回路の消費電流について説明する。図 24に示すように、電源電圧 VDDが約 4 Vであるときに、 Pチャネル型 MOSトランジスタ Qp 6 4と Nチャネル型 MOSトランジスタ Qn62とで構成される第 1の否定回路 6 1の入力端であるノード N 63の電位が電源電圧 VDDと接地電圧 VS Sとの中間の電位となるため、 Pチャネル型 MOSトランジスタ Qp 64と Nチヤネノレ型 MOSトランジスタ Qn 62とが共にオンした状態、すなわち第 1の否定回路 6 1が一時的に短絡状態となり、この Nチャネル型 MOSトランジスタ Qn 62を流れる消費電流 I n 60は例えばピーク 0.6 μ Aとなる。また、 ¾ί ^電圧 VDD が約 4V以外のときでも、消費電流 I n 60は図 25に示すように、 0.1 A 以上流れている。

しかしながら、前記従来の電圧検知回路では、第 1の否定回路 61が、その入力となるノード N 63が電源電圧 V D Dと接地電圧 V S Sとの中間電位となるとき、 Pチャネル MMOSトランジスタ Qp 64と Nチャネル型 MOSトランジスタ Qn 62が共にオンした状態、すなわち一時的に短絡状態となり、消費電流が特に大きくなることや、そのとき以外でも電圧検知回路全体としての消費電流が多い。

本発明は、このような課題を考慮し、一時的な短絡状態における消費電流のピークを抑えるとともに、回路全体としての消費電流を少なくする電圧検知回路を提供することを目的とする。

他方、電圧検知回路により所定の電圧を検知した場合、ロジック回路やメモリ回路等の装置を即時動作停止するためのパワーオン 'オフリセット回路は、口ジ - - ック回路では問題が無くても、読み出し後再書き込み（リストアやリフレッシュ）が必要なメモリ回路では、動作を即^止させることによりメモリのデータ破壊する可能性があるため、動作途中のシーケンスを正常に終了させることが困難である。

本発明は、このような課題を考慮して、動作中のシーケンスを正常に終了させるパワーオン 'オフリセット回路を提供することを目的とする。発明の開示

本発明は、以下の構成の電圧検知回路、パワーオン 'オフリセット回路及び半導体装置である。

請求項 1の発明の電圧検知回路は、ゲートおよびドレインが第 1のノ一ドに接続された第 1の MO Sトランジスタと、ゲートが前記第 1のノードに、ドレインが第 3のノードにそれぞ; >g続された第 2の MO S トランジスタと、前記第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、前記第 2のノードと接地電圧端子との間に接続された第 2の抵抗体と、前記第 2のノ一ドに入力端が接続され、第 4のノードを出力端とし、前記第 3のノードと接地電圧端子との間に接続され第 1の否定回路と、前記第 4のノードに入力端が接続され、第 5のノ一ドを出力端とする第 2の否定回路とを有することを特徴とする電圧検知回路である。

請求項 2の発明の電圧検知回路は、ゲートおよびドレインが第 1のノードに接続された第 1の MO Sトランジスタと、ゲートが第 1のノードに、ドレインが第 3のノードにそれぞ; 続された第 2の MO Sトランジスタと、第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、第 2のノードと接地電圧端子 - - との間に接続された第 2の抵抗体と、第 2のノードに入力端が接続され、第 4のノ一ドを出力端とする第 1の否定回路と、第 3のノードと接地電圧端子との間に接続され、第 4のノードに入力端が接続され、第 5のノードを出力端とする第 2 の否定回路と、接地電圧端子または電源電圧端子と第 4のノードとの間に接続され、ゲートが第 5のノードに接続された第 3の MO Sトランジスタとを有する。請求項 3の発明は、請求項 2の発明において、その第 1，第 2, 第 3の MO Sトランジスタが Pチャネル型 MO Sトランジスタであって、第 3の MO Sトランジスタのソースが mas電圧端子に接続された構成である。

請求項 4の発明の電圧検知回路は、第 1の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路と、第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2の電圧検知回路とを備え、第 1の電圧検知回路が、ゲートおよびドレインが第 1のノードに接続された第 1の Pチャネル型 MO Sトランジスタと、ゲートが第 1のノードに、ドレインが第 3のノ一ドにそれぞ; 続された第 2の Pチャネル型 MO Sトランジスタと、第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、第 2のノードと接地電圧との間に接続された第 2の抵抗体と、第 3のノードと接地電圧端子との間に接続され、第 2のノードを入力端とし、第 4のノードを出力端とする否定回路と、接地電圧端子または mmmEE端子と第 4のノードとの間に接続され、第 2の電圧検知回路による第 2の信号がゲ一トに印加される第 3の MO Sトランジスタとを有する。

請求項 5の発明は、請求項 4の発明において、第 2電圧検知回路から出力される第 2の信号を mas投入時にのみ出力される信号とすることを特徴とする。

請求項 6の発明は、請求項 4の発明において、第 2電圧検知回路から出力される第 2の信号を 3g投入後一定時間出力される信号とする構成である。 - - 請求項 7の発明の電圧検知回路は、ゲートおよびドレインが第 1のノードに接続された第 1の Pチャネル型 MO Sトランジスタと、ゲートが第 1のノードに、ドレインが第 3のノードにそれぞれ接続された第 2の Pチャネル型 MO Sトランジスタと、第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、第 2のノードと接地電圧端子との間に接続された第 2の抵抗体と、第 3のノードと接地電圧との間に接続され、ゲートが第 2のノードに接続された Nチャネル型 M O Sトランジスタと第 3のノードを入力とし、第 4のノードを出力とする第 1 の否定回路とを有する。

請求項 8の発明は、請求項 7の発明において、第 1の抵抗体を Nチャネル型 M O Sトランジスタとする構成である。

請求項 9の発明のパワーオン 'オフリセット回路は、第 1の電圧を検知し、第 1の信号を出力する第 1電圧検知回路を有し、電源電圧が第 1の電圧以下のとき新たな動作シーケンスを禁止する構成である。

請求項 1 2の発明のパワーオン 'オフリセット回路は、第 1の電圧を検知し、第 1の信号を出力する第 1電圧検知回路と、第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、が第 1の電圧以下であるとき新たな動作シーケンスを禁止し、電源電圧が第 2の電圧以下であるとき即時動作停止する構成である。

請求項 1 3の発明のパワーオン 'オフリセット回路は、第 1の電圧を検知し、第 1の信号を出力する第 1電圧検知回路と、第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、電源電圧が第 1の電圧力^前記第 2の ΕΕに低下する時間が、所定の動作シーケンス終了時間よりも長い構成である。請求項 1 4の発明の電圧検知回路は、（ a ) 第 1の電圧を検知し、第 1の信号を出力する回路であって、また（b ) 電源投入時のみ前記第 1の信号を出力する回路であって、（ c ) 電源投入後一定時間前記第 1の信号を出力する第 1電圧検知回路と、第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路と、第 2の電圧より高い第 3の電圧を検知し、第 3の信号を出力する第 3電圧検知回路と、第 3の電圧より高い第 4の電圧を検知し、第 4の信号を出力する第 4電圧検知回路と、第 3の信号および第 4の信号のうちのいずれか一方の信号を選択し、第 5の信号を出力する信号選択回路と、第 1の信号と第 2の信号との論理和出力を発生する第 1の制御回路と、第 1の信号と前記第 5の信号との論理和出力を発生する第 2の制御回路とを有する。

請求項 1 5の発明のパワーオン 'オフリセット回路は、第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する電圧検知回路を有し、電源電圧が上昇するときには第 1の信号は第 2ので遷移し、 ®ϋ電圧が低下するときには第 1の信号は第 1の電圧で遷移し、電源電圧が第 1の信号の遷移電圧以下のとき新たな動作シーケンスを禁止することパワーオン ·オフリセット回路である。

請求項 1 6の発明のパワーオン ·オフリセット回路は、第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路と、前記第 1の電圧より低い第 3の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、電圧が低下するときには第 1の信号は第 1の電圧で遷移し、電源電圧が第 1 の信号の遷移電圧以下のとき新たな動作シーケンスを禁止し、電源電圧が前記第

3の電圧以下であるとき即時動作停止するパワーオン 'オフリセット回路である。請求項 1 7の発明のパワーオン 'オフリセット回路は、第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路と、前記第 1の電圧より低い第 3の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、 mas電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、電圧が低下するときには第 1の信号は第 1の電圧で遷移し、電源電圧が第 1 の信号の遷移電圧から前記第 3の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長い.ことパワーオン ·オフリセット回路である。

請求項 1 8の発明の半導体装置は、請求項 9記載のパワーオン 'オフリセット回路と不揮発性メモリを有し、電源電圧が請求項 9記載の第 1の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。

請求項 1 9の発明の半導体装置は、請求項 1 2記載のパワーオン ·オフリセット回路と不揮発性メモリを有し、電圧が請求項 1 2記載の第 2の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。

請求項 2 0の発明の半導体装置は、請求項 1 5記載のパワーオン 'オフリセット回路と不揮発性メモリを有し、 mm電圧が請求項 1 5記載の第 1の信号の遷移電圧以下または第 3の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。

請求項 2 1の発明の半導体装置は、請求項 1 6記載のパワーオン ·オフリセット回路と不揮発性メモリを有し、電圧が請求項 1 2記載の第 1の信号の遷移電圧以下または第 3の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。

本発明の請求項 1〜 8および 1 4記載の発明は、電圧検知回路であって、消費電流のピークが抑えられるとともに、安定した SEE検知信号が得られる。さらに、 masオン時の低電圧でも安定した電圧検知信号が得られるという効果がある。本発明の請求項 9、 1 2、 1 3記載の発明は、パワーオン時には誤って新たな動作シーケンスが始まることがなく、パワーオフ時には、動作中のシーケンスを正常に終了させることができるパワーオン ·オフリセットであるという効果がある。

本発明の請求項 1 5、 1 6、 1 7記載の発明は、パワーオン'オフリセット電圧に電圧ヒステリシを持たせることにより、電圧の変動に対して安定動作するという効果がある。

本発明の請求項 1 8、 1 9、 2 0、 2 1記載の発明は、パワーオン'オフリセット電圧に電圧ヒステリシスを持たせることにより、 ¾¾Ε電圧の変動に対して安定動作し、この信号を用いて制御された不揮発性メモリの誤動作を防止するという効果がある。図面の簡単な説明

第 1図は本発明の第 1実施例としての電圧検知回路の構成を示す図である。第 2図は本発明の第 1 ^例の電源電圧と出力電圧信号との関係を示す図である。

第 3図は本発明の第 1実施例の mm電圧と消費電流との関係を示す図である。第 4図は本発明の第 2実施例としての電圧検知回路の構成を示す図である。第 5図は本発明の第 3実施例としての電圧検知回路の構成を示す図である。第 6図は本発明の第 3実施例の電源投入時の出力信号波形を示す図である。第 7図は本発明の第 4実施例としての電圧検知回路の構成を示す図である。第 8図は本発明の第 4実施例の mi 電圧と出力電圧信号との関係を示す図であ - - る。

第 9図は本発明の第 5実施例としてのパワーオン 'オフリセット回路の構成を示す図である。

第 1 0図は本発明の第 5実施例としてのパワーオン 'オフリセット回路の構成を示す図である。

第 1 1図は本発明の第 5実施例としてのパワーオン'オフリセット回路の構成を示す図である。，

第 1 2図は本発明の第 5実施例としてのパワーオン.オフリセット回路の動作タイミングを説明するための図である。

第 1 3図は本発明の第 6実施例としてのパワーオン 'オフリセット回路の構成を示す図である。

第 1 4図は本発明の第 6実施例の動作タイミングを説明するための図である。第 1 5図は本発明の第 6実施例の動作タイミングを説明するための図である。第 1 6図は本発明の第 7実施例としてのパワーオン ·オフリセット回路の構成を示す図である。

第 1 7図は本発明の第 8実施例としてのパワーオン'オフリセット回路の構成を示す図である。

第 1 8図は本発明の第 8実施例としてのパワーオン 'オフリセット回路の動作タイミングを説明するための図である。

第 1 9図は本発明の第 9実施例としてのパワーオン'オフリセット回路の構成を示す図である。

第 2 0図は本発明の第 9実施例としてのパワーオン 'オフリセット回路の動作タイミングを説明するための図である。 - 第 21図は本発明の第 10実施例のパワーオン 'オフリセット回路で制御される不揮発性強誘電体メモリを有した半導体装置の強誘電体メモリ部の回路構成図である。である。

第 22図は本発明の第 10実施例の強誘電体メモリ部の動作タイミング図である。

第 23図は従来の電圧検知回路の構成を示す図である。

第 24図は従来の電圧検知回路の電源電圧と出力電圧信号との関係を示す図である。

第 25図は従来の電圧検知回路の電源電圧と消費電流との関係を示す図である。

(符号の説明）

Qp l l〜Qp64 Pチャネル型 MO Sトランジスタ

Qnl l〜Qn62 Nチャネル型 MO Sトランジスタ

VDD 電源電圧

VS S 接地電圧

11〜 31 否定回路

N11〜N64 ノード

VDT10〜VDT60 電圧検知信号

VOUT10〜VOUT60 出力電圧信号

I nl O〜I n60 消費電流

BL、 ZBL ビット線およびその信号

WL0〜WL255 ワード線およびその信号

CP0〜CP255 セルプレート電極およびその信号

BP ビット線プリチャージ制御信号 - -

SAE センスアンプ制御信号発明を実施するための最良の形態

以下、本発明の実施例について説明する。

(第 1実施例）

図 1は、本発明（請求項 1、 2、 3に対応する）の第 1実施例としての電圧検知回路の構成を示す図、図 2はその電源電圧と出力電圧信号との関係を示す図、図 3は電圧と消費電流との関係を示す図である。

まず、本実施例の構成について説明する。図 1において、 Qp l l〜Qp l 6 は Pチャネル型 MOSトランジスタ、 Qnl l， Q n 12は Nチャネル型 MO S トランジスタ、 11， 12は否定回路である。

Pチャネル型 MOSトランジスタ Qp 11のソースが電源電圧 VDD、ゲートとドレインがノード Nl 1にそれぞれ接続されている。 Pチャネル SMOSトランジスタ Qp 12のソースが電源電圧 VDD、ゲートがノード N 11、ドレインがノード N13にそれぞ; 続されている。ノード Nl 1と同 N12との間に P チャネル型 MO Sトランジスタ Qp l 4， Q 15が直列に接続され、ノ一ド N 12と接地電圧 V との間に Nチャネル型 MO Sトランジスタ Q ni lが接続されている。 Pチャネル型 MOSトランジスタ Qp 14, Qp 15の直列接続体、および Nチャネル型 MO トランジスタ Q ni lはそれぞ t¾抗体としての働きをする。ノード N13と接地電圧 VSSとの間に、ノード N12を入力端とし、ノード N15を出力端とする否定回路 11が接続されている。この否定回路 11 は、 Pチヤネノレ型 MOSトランジスタ Qp 13と Nチヤネノレ型 MOSトランジスタ Qn 12とを縦属接続して構成したものである。否定回路 12の入力端はノーー丄 ό一ド Nl 5に接続され、その出力端に信号 VOUT10が得られる。ノード N15 と mm電圧 VDDとの間には、ゲートが信号 νουτι 0が供給される pチヤネル型 MOSトランジスタ Qp 16が接続されている。

本実施例は、図 2に示すように、信号 VOUT10の出力が、電源電圧 VDD が約 3.5 V未満であるときには論理電圧 "L" となり、それが約 3.5V以上であるときには論理電圧 "H" となる動作をするように設計されている。

また、本実施例の消費電流は、図 3に示すように、電源電圧 00が約3.5 Vであるとき、第 2のノード N12の電位が接地電圧 VSSと第 3のノード N1 3の電圧との中間の電位となるため、 Pチャネル型 MOSトランジスタ Qp 13 と Nチャネル型 MOSトランジスタ Qn 12とが共にオンした状態、すなわち第 1の否定回路 11が一時的に短絡した状態となって、電流値がもっとも大きくなるが、 Pチャネル型 MOSトランジスタ Qp 12により電流値が抑えられるため、このトランジスタ Qnl 2を流れる消費電流 I nl 0はピーク 0.05μΑとなる。 S ^電圧 VDDが約 3.5V以外のときにも、消費電流 I η 10は 0.1 /i A 以下となる。

ここで、 Pチャネル型 MOSトランジスタ Qp 12の電流値が Pチャネル型 M OSトランジスタ Qp 11に流れる電流値と同程度になるため、その抵抗値を大きくすることで、 Pチャネル型 MOSトランジスタ Qp 11， Qp 12に流れる電流を少なくできる。

また、 Pチャネル型 MOSトランジスタ Qp 12の駆動能力を Pチャネル型 M OSトランジスタ Qp 11の駆動能力以下とすることにより、 Pチヤネノレ型 MO Sトランジスタ Qp 12の消費電流 I p 10をさらに少なくすることができる。このように、本実施例では、動作電源電圧範囲內でいかなる電圧でも消費電流を 0.1 A以下とすることができる。

また、 Pチヤネノレ型 MOSトランジスタ Qp 16によりノード N15をラッチ状態とし、信号 VOUT 10を安定に保つ。

(第 2実施例）

図 4は本発明（請求項 4に対応する）の第 2実施例としての電圧検知回路の構成を示す図である。

本実施例は、第 1の実施例に対して、それよりも低い電圧を検知することができる電圧検知回路 41を付加し、さらに、電圧検知回路 41の低電圧で論理電圧の出力信号 VDT20が Pチャネル型 MOSトランジスタ Qp 17のゲートに供給され、力 1つこのトランジスタ Qp 17がノード N15と電源 SJEVDD との間に接続された構成である。図 2の 1.5 V付近以下では図 1の回路は不安定となるので、それを防ぐことが出来る。

その結果、この回路によれば、それ自体の検知電圧よりも低い電圧を検知する電圧検知回路の信号によって、低電圧での特にパワーオン時の安定動作が実現でさる。

(第 3 例）

図 5は本発明（請求項 5、 6に対応する）の第 3実施例としての電圧検知回路の構成を示す図、図 6はその電源投入時の出力信号波形図である。

本実施例は第 2実施例における電圧検知回路 41などに用いることができる。

Pチャネル型 MOSトランジスタ 21〜0 24のソース、同 Qp 21のゲートおよび同 Qp 24のゲートが電源電圧 VDDに接続され、同 Qp 21〜Q 22のドレインおよび同 Qp 22〜Qp 23のゲートがノード N21に接続され、同 Qp 23〜Qp 24のドレインがノード N23に接続されている。 Pチヤー丄 i) 一ネル MOSトランジスタ Qp 25のソースがノード N21に接続され、同 Qp 25のゲ一トおよびドレインがノード N 22に接続され、ノード N 22と接地電圧 V S Sとの間に抵抗 R 21が接続されている。 ¾ 電圧 VDDとノード N 23 との間に、抵抗 R 22を介してゲートがノード N 23である Nチャネル型 MOS トランジスタ Q n 21が接続され、ノード N 23と接地電圧 V S Sとの間に容量 C21が接続され、ノード N23とノード N24との間に、ゲートが接地電圧 V SSである Pチャネル型 MOSトランジスタ Qp 26と、ゲートがノード N 26 である Pチャネル型 MOSトランジスタ Qp 27とが並列に接続されている。そして、ノード N24を入力としノード N26を出力とする否定回路 21と、ノード N 26を入力とし信号 VDT 20を出力とする否定回路 22とが! ^接続され、ノード N 24と接地電圧 VS Sとの間に容量 C 22が接続されている。 Nチヤネノレ MOSトランジスタ Qn22のゲートとソースがノード N24に、またドレインが N 25に接続されている。 Pチャネル型 MOSトランジスタ Qp 28のソースがノード N 24に、ゲートとドレインがノード N 25に接続され、ノード N 25と電圧 VDDとの間には抵抗 R23が接続されている。

この回路は、容量 C 21が接続されたノード N 23には電流が抑制された Pチャネル型 MOSトランジスタ Qp 23を介して電荷が供給され、ノード N23を電圧がゆつくり上昇する電圧源とみなすことができる。このノード N 23からの供給電荷で決まるノード N 24の電圧を否定回路 21が受けてノード N 26へ出力し、それをノード 22が受けて、電圧検知信号 VDT 20を出力する。ちなみに、否定回路 21のスイッチング電圧レベルは高く設定してある。上記のノード N 23の電圧がゆっくり上昇するので、図 6のように、電源電圧 VDDをオンして時間 t 1後に ¾JE検知信号 VDT 20が上昇する。時間 t 1は容量 C 21と P チャネル型 MOSトランジスタ Qp 23の電流能力および容量 C 22と Pチヤネル型 MOSトランジスタ Qp 26の電流能力で決まる。この回路の特徴は、電源電圧オン時には電圧検知信号 VDT 20が出力されるが、電源電圧オフ時には出力されない。

本実施例を電圧検知回路またはパワーオンリセット回路として第 2実施例の電圧検知回路 41に用いることによって、パワーオン時の安定動作を実現できる。

(第 4実施例） .

図 7は本発明（請求項 7、 8に対応するの第 4実施例としての電圧検知回路の構成を示す図、図 8はその電源電圧と出力電圧信号との関係を示す図である。まず、本纖例の構成について説明する。図 7において、 Qp l l, Qp 12 は Pチャネル型 MOSトランジスタ、 Qnl l~Qn 13は Nチャネル型 MOS トランジスタ、 31は否定回路である。

Pチャネル型 MOSトランジスタ Qp 11のソースが電源電圧 VDDに、グートとドレインがノード Nl 1にそれぞれ接続されている。 Pチャネル MMOSトランジスタ Qp 12のソースが as電圧 VDDに、ゲートがノード Ni lに、ドレインがノード N13にそれぞれ接続されている。ノード Nl 1とノード N12 との間に Nチャネル型 MOSトランジスタ Qn 12が接続され、ノード N12と接地電圧 VSSとの間に Nチャネル型 MOSトランジスタ Qnl 1が接続され、ノード N13と接地電圧 VSSとの間にノード N12がゲートである Nチヤネノレ型 MOSトランジスタ Qn 13が接続されている。否定回路 31の入力端がノード N13に接続され、その出力端に信号 VOUT 30が得られる。

本実施例は、図 8に示すように、 m¾S電圧 VDDが約 2.0V未満であるとき動作信号 VOUT 30の出力が論理電圧 "L" であり、電源電圧 VDDが約 2. 一 17 一

0V以上であるときにはそれが論理電圧 "H" となる動作をする。

本実施例によれば、電源電圧 VDDから Pチャネル MMOSトランジスタ Qp 11のしきい値だけ低い電圧を、 Nチャネル型 MOSトランジスタ Qnl 2と同 Qn 11とで分割し、この分割電圧がノード N12に出力される。このノード N 12の電圧によって Nチヤネノレ型 MOSトランジスタ Qn 13がオン ·オフして、信号 VOUT30が決定される。すなわち、 Nチャネル型 MOSトランジスタ Q n 12と同 Qn 11,とで電圧分割することによって、低電圧の検知信号を得ることができる。ここで、 Nチヤネノレ型 MOSトランジスタ Qn 12， Qn l 1による電圧分割比を異ならせるか、またはそれらにさらに他の Nチャネル型 MOSトランジスタを |«接続してノード N 12とは異なる分割電圧が得られるノードを新たに設けることによって、上述とは異なる電圧検知信号を得ることができる。また、 Nチャネル型 MOSトランジスタ Qn 12の能力はヒューズなどによって切り換えることができる回路構成としてもよい。本実施例は消費電力が少なくてすむ。又、第 2実施例の回路 41にも適用可能である。

(第 5実施例）

図 9、図 10、図 11は本発明（請求項 9に対応する）の第 5実施例としてのパワーオン'オフリセット回路の構成を示す図、図 12は、その動作タイミングを示す図である。 VDDは電圧、 CLKは基準クロック、 CEは制御信号、 I CEは内部制御信号である。

本^例は、電圧検号 VD知信 T 21を出力する電圧検知回路 43と、基準クロック CLKを出力する基準クロック発生回路 47と、電圧検号 VD知信 T21 と制御信号 CLKから制御信号 CEを出力する制御信号 CE発生回路 48と、制御信号 CEから内部制御信号 I CEを出力する内部制御信号 I CE発生回路 49 - - からなり、電圧検知信号 VD T 2 1で検知される電圧以下のときに新たな動作シ一ケンスを禁止するとともに、すでに動作しているシーケンスは最後まで動作するものである。

親電圧が電圧検知信号 VDT 2 1で検知される電圧以上であるときには、制御信号 C Eは基準クロック C L Kと逆相の信号で、電圧が電圧検知信号 VD T 2 1で検知される電圧以下であるときには、制御信号 C Eは論理電圧 "H"である。図 1 1が、すでに動作しているシーケンスを最後まで動作させるための回路で、制御信号 C Eの信号立ち下がりエツジからある遅延時間をもったパルス信号を発生させるものである。

電圧が電圧検知信号 VD T 2 1で検知される電圧以上のとき、内部制御信号 I C Eが外部入力制御信号 C Eと同じ波形の信号となる。時刻 t 6で電源電圧が電圧検知信号 VD T 2 1よりも低くなると、外部入力制御信号 C Eが論理電圧 "H" となっても、内部制御信号 I C Eは論理電圧 "じを保ち、時刻 t 6で論理電圧 "H" となる。また、時刻 t 8で外部入力制御信号 C Eが論理電圧 "L" となっても、内部制御信号 I C Eは論理電圧 "H" を保持する。

この動作のパワーオン ·オフリセットによると、電源が低下してきた場合にも、動作開始中のシーケンスを完全に終了することができ、新たな動作シーケンスを禁止するため、たとえばデータの再書き込みが必要な不揮発性メモリである強誘電体メモリなどへの利用が有効である。

(第 6織例）

図 1 3は本発明（請求項 1 2、 1 3に対応する）の第 6 ¾½例としてのパワーオン ·オフリセット回路の構成を示す図、図 1 4および図 1 5はその動作タイミング図である。本実施例は、電圧検知信号 VDT30, VDT 31を出力する二つの電圧検知回路 42， 43を有する。電圧検知信号 VDT30は同 VDT31より低い電圧を検知するための信号である。電圧検知信号 VDT31で検知される電圧以下のとき新たな動作シーケンスを禁止し（図 15の時間 t 10) 、電圧検知信号 VD T 30で検知される電圧以下のとき即時動作停止する（図 14の時間 t 13) 。また、通常、電源電圧が電圧検知信号 VDT 31から同 VDT 30に低下するまでに、動作中のシーケンスを終了できるだけの時間を確保できるように設定する。この回路は、電圧検知回路 42の電圧検知信号 VDT 30で WL (ヮード線信号） ' CP (セルプレート線信号） · SAE (センスアンブイネーブル信号）制御回路 44を制御し、電圧検知回路 43の電圧検知信号 VDT 31で ICE (内部制御信号）制御回路 45を制御する構成である。

図 14において、 VDDは電源電圧、 CEは外部入力制御信号、 ICEは内部制御信号、 WLはワード線信号である。電源電圧 VDDが電圧検知信号 VDT3 1で検知される電圧以上であるときには、内部制御信号 I CEが外部入力制御信号 CEと同じ動作をする。時刻 t 11で電圧 VDDが電圧検知信号 VDT 3 1に等しくなると、外部入力制御信号 CEが論理電圧 "L"状態でも、 S2I電圧 VDDが電圧検知信号 VDT30以下になると内部制御信号 I CEは時刻 t 13 まで論理電圧 "L" を保ち、その後論理電圧となる。また、 ma¾®EVD Dが miE検知信号 V DT30以下であるときには、ヮード線信号 WLは即時動作停止するため、たとえば電源投入時などにはヮード線信号 WLを確実に論理電圧

" L " とし、強誘電体メモリなどではメモリセルの誤動作を防止できる。

(第 7実施例）

図 16は本発明（請求項 14に対応する）の第 7実施例としてのパワーオン- オフリセット回路の構成を示す図である。本実施例は、電圧検知信号 VDT20 を出力する第 3実施例のパワーオンリセット回路 41、電圧検知信号 VD T 30 および VDT 31をそれぞれ出力する第 4実施例で示した電圧検知回路 42， 4 3、電圧検知信号 VDT 10を出力する第 1実施例で示した電圧検知回路 40、 3V/5V版切り換え回路 46、 WL (ワード iHm号） ' CP (セルプレート線信号） · SAE (センスアンプイネ一ブル信号）制御回路 44、および、 I CE (内部制御信号）制御回路 45で構成される。制御回路 44は電圧検知信号 VD T20と同 VDT30との、たとえば論理和信号で制御され、 3V/5V版切り換え回路 46で電圧検知信号 VDT 31と同 VDT 10のいずれかが選択される。たとえば、 3 V版デバイスでは電圧検知信号 VDT 31が選択され、 5V版デバイスでは電圧検知信号 VDT10が選択される。この選択された信号と電圧検知信号 VDT20との論理和信号で制御回路 45が制御される。本実施例は上述した実施例の応用例で、 3 V版と 5 V版のデバイスが共用でき、強誘電体メモリなどの不揮発性メモリのパワーオン ·オフ時のデータの完全保護が可能である。

(第 8実施例）

第 8実施例は第 5実施例の電圧検知信号 VD T 21に電圧ヒステリシスを持たせた構成である。図 17は本発明（請求項 15に対応する）の第 8 例の回路構成図、図 18はパワーオン'オフリセット回路の動作タイミングを示す図である。 VDDは電源電圧、 CEは外部入力制御信号、 I CEは内部制御信号である。本実施例は、検知電圧 VDT30、 VDT 31を検知する電圧検知回路を有し、電圧検知信号 DT30、 DT31で検知され、これらの信号から電源電圧のヒステリシスを持った電圧検知信号 DT 21を発生する（図 17の回路 54) 。この電圧検知信号 DT 21が論理電圧 "H" であるとき、新たな動作シーケンスを禁止する。

内部制御信号 I C Eは、電圧検知信号 DT 2 1と外部入力制御信号 C Eの論理和の信号に対して、その信号が論理電圧 "L" に遷移する時間からある一定の時間幅を有した信号としている。つまり、外部入力制御信号 C Eが論理電圧となっても、内部制御信号 I C Eは一定時間論理電圧を保つ様に構成されている。

この動作のパワーオン 'オフリセットによると、電源が低下してきた場合にも、動作開始中のシーケンスを完全に終了することができ、新たな動作シーケンスを禁止するため、たとえばデータの再書き込みが必要な不揮発性メモリである強誘電体メモリなどへの利用が有効である。また、 2つの電圧検知信号 D T 3 0、 D T 3 1によって電源電圧ヒステリシスを有する電圧検知信号 DT 2 1を出力するため、電源電圧の変動に対しても安定した電圧検知信号を出力し、低電圧での不揮発性メモリのデータ破壊を防止することができる。

(第 9実施例）

図 1 9は本発明（請求項 1 6、 1 7に対応する）の第 9 ^例としてのパワーオン ·オフリセット回路の構成図、図 2 0がその動作タイミング図である。本実施例は、第 6実施例の電圧検知信号 DT 3 0、 DT 3 1のほかに更に低い電源電圧を検知する電圧検知信号 DT 3 2を有し、電圧検知信号 DT 3 0、 DT 3 1で mas電圧ヒステリシスを制御する。また、電圧検知信号 D T 3 2はパワーオンリセット回路 4 1と電圧検知回路 4 2の例えば論理和を生成する検知信号選択回路 5 6から出力され、パワーオンリセット回路 4 1の «31投入時の時間待ちリセット信号と、低電圧用の電圧検知回路 4 2の検知信号との両信号で制御される構成である。内部制御信号 ICEは、電源電圧が上昇するときは VDT 31で制御され、電源電圧が低下するときは VDT 30で制御される。この電圧検知信号 VDT 30、 VDT 31によって新たな動作シーケンスを禁止し、電圧検知信号 VDT 32で検知される電圧以下のとき即時動作停止する。また、通常、電源電圧が電圧検知信号 VDT30から VDT32に低下するまでに、動作中のシーケンスを終了できるだけの時間を確保できるように設定する。電源電圧が VDT 32以下であるときには、ワード線信号 WLは即時動作停止するため、たとえば電源投入時などにはワード線信号 WLを確実に論理電圧 "L" とし、強誘電体メモリなどではメモリセルの誤動作を防止できる。

(第 10実施例）

第 10の実施例は、上記実施例の電圧検知回路やパワーオン 'オフリセット回路と不揮発性強誘電体メモリとを有した例えば RF— I Dタグ半導体装置における、強誘電体メモリ部の実施例である。

本例では 1ビットのメモリセルは 2つの強誘電体キャパシタと 2つのトランジスタで構成され、それぞれの強誘電体キャパシタには相補データが記億されるものである。まず、図 21が全体回路構成図で、図 22が動作タイミング図である。 WL0〜WL255はワード線、 BL、 /BLはビット線、 CP0〜CP 255はセルブレート電極、 B Pはビット線プリチヤ一ジ制御信号、 S A Eはセンスアンプ制御信号、 VSSは接地電圧、 S Aはセンスアンプ、 C0〜C255、 C0B〜C255Bはメモリセルキャパシタ、 QnO〜Qn255、 QnOB〜 Qn255B、 Q n B P 0〜Q n B P 2は Nチャネル型 MO Sトランジスタである。図 21の回路構成図について簡単に説明する。センスアンプ SAにビット線 BL、 ZBLが接続されている。センスアンプ S Aはセンスアンプ制御信号 S A Eで制御される。メモリセルキャパシタ COの第 1の電極は、ゲート電極がヮード線 WL 0に接続されたメモリセルトランジスタ Q n 0を介してビット線 B Lに接続され、第 2の電極はセルプレート電極 CP 0に接続されている。このメモリセルキャパシタ C 0と対をなすメモリセルキャパシタ C 0 Bの第 1の電極は、ゲ一ト電極がヮ一ド線 W L 0に接続されたメモリセルトランジスタ Q n 0 Bを介してビット線 ZBLに接続され、第 2の電極はセルプレート電極 CP 0に接続されている。他のメモリセルキャパシタ C 1~C 255及び C 1 B〜C255Bの接続は、メモリセルキャパシタ CO及び COBと同様である。また、ビット線 BL と/ BLは Nチャネル型 MOSトランジスタ QnBP 2で接続され、ビット線 B Lと接地電圧 VSS、ビット線 ZBLと接地電圧 VSSはそれぞれ Nチャネル型 MOSトランジスタ QnBP 0、 QnBP 1で接続され、 Nチャネル型 MOSトランジスタ QnBP0〜QnBP2のゲート電極はビット線プリチャージ制御信号 BPに接続されている。この強誘電体メモリ装置の回路の動作について、図 2 2の動作タイミング図を参照しながら説明する。まず、メモリセルのデータを読み出すために、ビット線プリチャージ制御信号 BPを論理電圧 ' Ή" とすることによって、ビット線 BL、 /BLを論理電圧 " L" とする。また、ワード線 WL 0〜WL255、セルプレート電極 CPを論理電圧 "L"である接地電圧 VSS とする。次に、ビット線プリチャージ制御信号 BPを論理電圧 " L" とすることによって、ビット線 BL、 /BLをフローティング状態とする。次に、ワード線 WL0とセルプレート電極 CPを論理電圧 ' Ή" とし、メモリセルキャパシタ C 0及び COBのデータをビット線 BL及びビット線 ZBLに読み出す。次に、セルプレート電極 CPを論理電圧 " L" とし、メモリセルキャパシタ CO及び CO Bのデータを再書き込みする。次に、ワード線 WL0を論理電圧 "L" とし、メモリセルキャパシタ C O及び C O Bに電圧がかからないようにする。次に、センスアンプ制御信号 S AEを論理電圧 "L" とし、センスアンプ S Aの動作を停止させる。次に、ビット線プリチャージ制御信号 B Pを論理電圧とすることによって、ビッ十線 B L、 /B Lを論理電圧 "L" とし初期状態とする。

このように、強誘電体メモリの制御に本発明の電圧検知回路やパワーオン ·ォフリセット回路を用いることにより、低電圧での強誘電体メモリのデータ破壊を防止でき信頼性の高いデバィスとすることができる。産業上の利用可能性

本発明の電圧検知回路によれば、消費電流のピークが抑えられるとともに、電圧検知信号が安定する。

また、本発明のパワーオン'オフリセットによれば、パワーオン時には誤って新たな動作シーケンスが始まることがなく、パワーオフ時には、動作中のシーケンスを正常に終了させることができる。

また、本発明の半導体装置によれば、不揮発性メモリの誤動作を防止できる。

Claims

請求の範囲

1 . ゲートおよびドレインが第 1のノードに接続された第 1の MO Sトランジスタと、ゲートが前記第 1のノードに、ドレインが第 3のノードにそれぞれ接続された第 2の MO Sトランジスタと、前記第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、第 2のノードと接地電圧端子との間に接続された第 2の ¾ ^体と、前記第 2のノードに入力端が接続され、第 4のノードを出力端とし、前記第 3のノードと接地電圧端子との間に接続され第 1の否定回路と、前記第 4のノードに入力端が接続され、第 5のノードを出力端とする第 2の否定回路とを有することを特徴とする電圧検知回路。

2 . ゲートおよびドレインが第 1のノードに接続された第 1の MO Sトランジスタと、ゲートが前記第 1のノードに、ドレインが第 3のノードにそれぞ; }τ¾ 続された第 2の MO Sトランジスタと、前記第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、前記第 2のノードと接地電圧端子との間に接続された第 2の抵抗体と、前記第 2のノードに入力端が接続され、第 4のノードを出力端とし、前記第 3のノードと接地電圧端子との間に接続され第 1の否定回路と、前記第 4のノードに入力端が接続され、第 5のノードを出力端とする第 2の否定回路と、接地電圧端子または ¾2S電圧端子と前記第 4のノードとの間に接続され、ゲートが fiilB第 5のノ一ドに接続された第 3の MO Sトランジスタとを有することを特徴とする電圧検知回路。

3 . 第 1，第 2，第 3の MO Sトランジスタが Pチャネル型 MO Sトランジスタであって、前記第 3の MO Sトランジスタのソースが電源電圧端子に接続されていることを特徴とする請求の範囲第 2項に記載の電圧検知回路。

4 . 第 1のを検知し、第 1の信号を出力する第 1の電圧検知回路と、前記第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2の電圧検知回路とを備え、前記第 1の電圧検知回路が、ゲートおよびドレインが第 1のノードに接続された第 1の Pチャネル型 MO Sトランジスタと、ゲ^-トが前記第 1 のノードに、ドレインが第 3のノ一ドにそれぞ続された第 2の Pチヤネノレ型 MO Sトランジスタと、 ttJlS第 1のノードと第 2のノードとの間に接続された第 1の抵抗体と、 ΙίίΙΕ第 2のノードと接地電圧との間に接続された第 2の抵抗体と、前記第 3のノードと接地電圧端子との間に接続され、前記第 2のノードを入力端とし、第 4のノードを出力端とする否定回路と、接地電圧端子または ¾¾S電圧端子と前記第 4のノードとの間に接続され、前記第 2の電圧検知回路による前記第 2の信号がゲートに印加される第 3の MO Sトランジスタとを有することを特徴とする電圧検知回路。

5 . 第 2電圧検知回路から出力される第 2の信号が mai投入時にのみ出力される信号であることを特徴とする請求の範囲第 4項に記載の電圧検知回路。

6 . 第 2電圧検知回路から出力される第 2の信号が電源投入後一定時間出力される信号であることを特徴とする請求の範囲第 4項に記載の電圧検知回路。

7 . ゲートおよびドレインが第 1のノードに接続された第 1の Pチャネル型 MO Sトランジスタと、ゲートが前記第 1のノードに、ドレインが第 3のノードにそれぞれ接続された第 2の Pチャネル型 MO Sトランジスタと、前記第 1のノ一ドと第 2のノードとの間に接続された第 1の抵抗体と、前記第 2のノードと接地電圧端子との間に接続された第 2の抵抗体と、第 3のノードと接地電圧との間に接続され、ゲートが前記第 2のノードに接続された Nチャネル型 MO Sトランジスタと、前記第 3のノードを入力とし、第 4のノードを出力とする第 1の否定回路とを有することを特徴とする ma検知回路。

8 . 第 1の抵抗体が Nチャネル型 MO Sトランジスタであることを特徴とする請求の範囲第 7項に記載の電圧検知回路。

9 . 第 1の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路を有し、電圧が第 1の電圧以下のとき、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止することを特徴とするパワーオン ·オフリセット回路。

1 0 . 起動信号をうけて一連の動作シーケンスを実行する第 1の回路と、第 1の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路を有し、電源電圧が第 1の電圧以下のとき前記第 1の回路における動作シーケンスの新たな開始を禁止するパワーオン ·オフリセット回路とを有する半導体装置。

1 1 . 起動信号をうけて一連の動作シーケンスを実行する第 1の回路と、第 1の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路を有し、電源電圧が第 1の電圧以下のとき既に実行開始されている前記動作シーケンスの完了まで前記第 1の回路の停止を禁止するパワーオン ·オフリセット回路とを有する半導体装置。

1 2 . 第 1の電圧を検知し、第 1の信号を出力する第 1電圧検知回路と、前記第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、 ¾2S電圧が前記第 1の電圧以下であるとき新たな動作シーケンスを禁止し、電圧が前記第 2の電圧以下であるとき即時動作停止することを特徴とするパワーオン ·オフリセット回路。

1 3 . 第 1の電圧を検知し、第 1の信号を出力する第 1電圧検知回路と、前記第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、電源電圧が前記第 1の電圧から前記第 2の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことを特徴とするパワーオン ·オフリセット回路。

1 4 . ( a ) 第 1の電圧を検知し、第 1の信号を出力する回路であって、また（b ) 電源投入時のみ前記第 1の信号を出力する回路であって、（c ) 電源投入後一定時間前記第 1の信号を出力する第 1電圧検知回路と、第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路と、前記第 2の電圧より高い第 3の電圧を検知し、第 3の信号を出力する第 3電圧検知回路と、前記第 3の電圧より高い第 4の電圧を検知し、第 4の信号を出力する第 4電圧検知回路と、前記第 3 の信号および前記第 4の信号のうちのいずれ力—方の信号を選択し、第 5の信号を出力する信号選択回路と、前記第 1の信号と WIS第 2の信号との論理和出力を発生する第 1の制御回路と、前記第 1の信号と ins第 5の信号との論理和出力を発生する第 2の制御回路とを有することを特徴とする電圧検知回路。

1 5. 第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する電圧検知回路を有し、電源電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、電圧が低下するときには第 1の信号は第 1の電圧で遷移し、 mas電圧が前記第 1の信号の遷移電圧以下の場合新たな動作シーケンスを禁止することを特徴とするパワーオン ·オフリセット回路。

1 6. 第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する第 1の mE検知回路と、前記第 1の電圧より低い第 3の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、電源電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、電源電圧が低下するときには第 1の信号は第 1の電圧で遷移し、電源電圧が前記第 1の信号の遷移電圧以下の場合新たな動作シーケンスを禁止し、電源電圧が前記第 3の電圧以下の場合即時動作停止することを特徴とするパワーオン ·オフリセット回路。

1 7. 第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路と、前記第 1の電圧より低い第 3の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、 mm電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、電源電圧が低下するときには第 1の信号は第 1の電圧で遷移し、電源電圧が第 1の信号の遷移電圧から前記第 3の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことを特徴とするパワーオン.オフリセット回路。

1 8 . 第 1の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路を有し、 mas電圧が第 1の電圧以下のとき、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止するパワーオン'オフリセット回路と、不揮発性メモリとを有した半導体装置であって、

電圧が前記第 1の電圧以下のとき前記不揮発性メモリの動作をしないことを特徴とする半導体装置。

1 9 . 第 1の電圧を検知し、第 1の信号を出力する第 1電圧検知回路と、前記第 1の電圧より低い第 2の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、 mm電圧が前記第 1の電圧以下であるとき新たな動作シーケンスを禁止し、 mm電圧が前記第 2の電圧以下であるとき即時動作停止することを特徵とするパワーオン'オフリセット回路と、不揮発性メモリとを有した半導体装置であって、

¾2δΕΙΐが前記第 2の電圧以下のとき不揮発性メモリの動作をしないことを特徴とする半導体装置。

2 0 . 第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する電圧検知回路を有し、電源電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、 mm電圧が低下するときには第 1の信号は第 1の電圧で遷移し、 mas電圧が前記第 1の信号の遷移電圧以下の場合新たな動作シーケンスを禁止することを特徴とするパワーオン ·オフリセット回路と、不揮発性メモリとを有した半導体装置であって、

m 電圧が前記第 1の信号の遷移電圧以下または第 3の電圧以下のとき不揮発性メモリの動作をしないことを特徴とする半導体装置。

2 1. 第 1の電圧と第 1の電圧より高い第 2の電圧を検知し、第 1の信号を出力する第 1の電圧検知回路と、前記第 1の電圧より低い第 3の電圧を検知し、第 2の信号を出力する第 2電圧検知回路とを有し、 mm電圧が上昇するときには第 1の信号は第 2の電圧で遷移し、電圧が低下するときには第 1の信号は第

1の電圧で遷移し、電源電圧が前記第 1の信号の遷移電圧以下の場合新たな動作シーケンスを禁止し、電源電圧が前記第 3の電圧以下の場合即時動作停止することを特徴とするパワーオン'オフリセット回路と、不揮発性メモリとを有した半導体装置であって、

電圧が前記第 1の信号の遷移電圧以下または第 3の電圧以下のとき不揮発性メモリの動作をしないことを特徴とする半導体装置。