JP2008199441A

JP2008199441A - 半導体集積回路

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Publication number: JP2008199441A
Application number: JP2007034400A
Authority: JP
Inventors: Haruo Kamijo; 治雄上條
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-02-15
Filing date: 2007-02-15
Publication date: 2008-08-28

Abstract

【課題】外来ノイズ等の影響を受け難く、信頼性の高いパワーオンリセット信号を生成することができるパワーオンリセット回路を内蔵した半導体集積回路を提供する。
【解決手段】この半導体集積回路は、電源電圧を分圧することによって分圧電位を生成する分圧回路と、しきい電圧が所定の値だけ異なる第１及び第２のトランジスタを有する差動対を含み、第１のトランジスタのゲートに印加される第１の電源電位と第２のトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいか大きいかを検出してパワーオンリセット信号のレベルを変化させる比較回路と、電源電圧が上昇してパワーオンリセット信号のレベルが変化したときに、第１のトランジスタのゲートに印加される電位を、分圧電位と同符号で分圧電位よりも絶対値の大きい電位に切り換えるスイッチ回路とを具備する。
【選択図】図２

Description

本発明は、電源電圧の立ち上がりや立ち下がりを検出してパワーオンリセット信号を生成するパワーオンリセット回路を内蔵した半導体集積回路に関する。

半導体集積回路において、電源投入時には、回路の誤動作を防止するために、順序論理回路を初期状態にリセットすることが望ましい。また、回路によっては、電源投入時に、不揮発性メモリ等に格納されているデータを読み出して初期設定を行う場合もある。そこで、従来より、電源が投入されてから所定の期間においてパワーオンリセット信号を活性化するパワーオンリセット回路が用いられている。また、電源電圧が立ち下がる際には、例えば、コンデンサに充電された電荷を放電させるために、再びパワーオンリセット信号を活性化することも行われている。

従来のパワーオンリセット回路は、例えば、コンデンサ及び抵抗を用いた微分回路によって発生するパルスを検出することにより、パワーオンリセット信号を生成していたので、リセット解除のタイミングは、電源電圧の立ち上がり速度や電源電圧の大きさに大きく依存し、電源電圧の立ち上がり速度が遅くなったり電源電圧が小さくなったりすると動作不良を起こすという問題があった。

関連する技術として、下記の特許文献１には、電源電圧を分圧することによって得られる電位と一方の電源電位とを比較する電位レベル比較回路を有するパワーオンリセット回路が開示されている。このパワーオンリセット回路によれば、微分回路を用いないので、電源電圧の立ち上がり速度や立ち下がり速度に依存せずにパワーオンリセット信号を生成することができる。

しかしながら、特許文献１のパワーオンリセット回路においては、電源電圧が所定の値を超えるとリセット解除を行うように設定した場合に、外来ノイズ等によって一時的に電源電圧が所定の値よりも低下すると、再びパワーオンリセット信号が活性化されてしまうという問題がある。
特開平１１−１７５０９号公報（第１、９頁、図３）

そこで、上記の点に鑑み、本発明は、外来ノイズ等の影響を受け難く、信頼性の高いパワーオンリセット信号を生成することができるパワーオンリセット回路を内蔵した半導体集積回路を提供することを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、第１の電源電位と第２の電源電位とによって規定される電源電圧の立ち上がり及び／又は立ち下がりを検出してパワーオンリセット信号を生成する半導体集積回路であって、第１の電源電位と第２の電源電位との間に接続された複数の抵抗を含み、電源電圧を分圧することによって分圧電位を生成する分圧回路と、しきい電圧が所定の値だけ異なる第１のトランジスタ及び第２のトランジスタを有する差動対を含み、第１のトランジスタのゲートに印加される第１の電源電位と第２のトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいか大きいかを検出して、検出結果に従ってパワーオンリセット信号のレベルを変化させる比較回路と、電源電圧が上昇してパワーオンリセット信号のレベルが第１のレベルから第２のレベルに変化したときに、第１のトランジスタのゲートに印加される電位を、分圧電位と同符号で分圧電位よりも絶対値の大きい電位に切り換えるスイッチ回路とを具備する。

この半導体集積回路は、分圧回路の出力ノードと第１又は第２の電源電位との間に接続され、分圧回路によって生成される分圧電位を平滑するコンデンサをさらに具備するようにしても良い。

また、第１の電源電位が接地電位であり、第２の電源電位が接地電位よりも高い電位である場合に、比較回路が、しきい電圧が所定の値だけ異なる第１のＮチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタを有する差動対を含み、第１のＮチャネルＭＯＳトランジスタのゲートに印加される接地電位と第２のＮチャネルＭＯＳトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいときにパワーオンリセット信号を活性化するようにしても良い。

あるいは、第１の電源電位が接地電位であり、第２の電源電位が接地電位よりも低い電位である場合に、比較回路が、しきい電圧が所定の値だけ異なる第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタを有する差動対を含み、第１のＰチャネルＭＯＳトランジスタのゲートに印加される接地電位と第２のＰチャネルＭＯＳトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいときにパワーオンリセット信号を活性化するようにしても良い。

以上において、スイッチ回路が、電源電圧が上昇してパワーオンリセット信号のレベルが第１のレベルから第２のレベルに変化したときに、第２のトランジスタのゲートに印加される電位を分圧電位から第２の電源電位に切り換えるようにしても良い。

本発明によれば、電源電圧が上昇してパワーオンリセット信号のレベルが第１のレベルから第２のレベルに変化したときに、第１のトランジスタのゲートに印加される電位を、分圧電位と同符号で分圧電位よりも絶対値の大きい電位に切り換えるようにしたので、外来ノイズ等の影響を受け難く、信頼性の高いパワーオンリセット信号を生成することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路は、第１の電源電位Ｖ_ＳＳと第２の電源電位Ｖ_ＤＤとによって規定される電源電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）の立ち上がり及び／又は立ち下がりを検出してパワーオンリセット信号を生成するパワーオンリセット回路１と、電源オン時及び／又は電源オフ時に所定の設定を行う論理回路２と、論理回路２における設定に用いられるデータを格納する不揮発性メモリ（Ｅ^２ＰＲＯＭ）３と、論理回路２の制御の下で動作するアナログ回路４とを内蔵している。

パワーオンリセット回路１は、電源オン時に、電源電圧が第１の所定の電圧値に達するまでの期間において、パワーオンリセット信号を活性化する。これに従って、論理回路２は、Ｅ^２ＰＲＯＭ３にリード信号を出力して、Ｅ^２ＰＲＯＭ３から所望のデータを読み出し、初期状態の設定を行う。電源電圧が第１の所定の電圧値を超えると、パワーオンリセット回路１がパワーオンリセット信号を非活性化するので、論理回路２のリセット状態が解除され、アナログ回路４が所定の動作を開始する。

ここで、論理回路２がＥ^２ＰＲＯＭ３にアクセスするために要する時間は、電源電圧によって大きく変わるので、電源電圧の立ち上がり速度がどのように変化してもＥ^２ＰＲＯＭ３から所望のデータを確実に読み出すことができるようにするためには、電源電圧の絶対値に基づいてリセット解除を行う必要がある。

また、パワーオンリセット回路１は、電源オフ時に、電源電圧が第２の所定の電圧値よりも低下すると、パワーオンリセット信号を活性化する。これに従って、論理回路２は、終了状態の設定を行う。論理回路２の制御の下で、アナログ回路４は、例えば、コンデンサに充電された電荷を放電させる。

図２は、図１に示す半導体集積回路に内蔵されているパワーオンリセット回路の第１の構成例を示す回路図である。この例においては、第１の電源電位Ｖ_ＳＳ（この例においては、接地電位とする）と、第１の電源電位よりも高い第２の電源電位Ｖ_ＤＤ（例えば、３Ｖ）とが使用される。

図２に示すように、パワーオンリセット回路１は、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に接続されて分圧電位Ｖ_Ｍを生成する分圧回路１０及びＮチャネルＭＯＳトランジスタＱＮ１３と、平滑用のコンデンサＣ１と、電源電位Ｖ_ＳＳと分圧電位Ｖ_Ｍとを比較してパワーオンリセット信号を出力する比較回路１１と、比較回路１１から出力されるパワーオンリセット信号を反転するインバータ１４及び１５と、インバータ１４及び１５の出力信号に従ってオン／オフ動作をするスイッチ回路１６及び１７とを有している。

分圧回路１０は、複数の抵抗Ｒ１及びＲ２によって構成される。比較回路１１は、コンパレータ１２とインバータ１３とを含んでいる。イネーブル信号がハイレベルに活性化されることによって、トランジスタＱＮ１３がオン状態になると共に、コンパレータ１２が動作可能になる。トランジスタＱＮ１３がオン状態になると、分圧回路１０の抵抗Ｒ１及びＲ２は、電源電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）を分圧することによって分圧電位Ｖ_Ｍを生成する。

コンデンサＣ１は、分圧回路１０の出力ノードＮ１と接地電位との間に接続され、抵抗Ｒ１及びＲ２と共にローパスフィルタを構成している。即ち、コンデンサＣ１は、分圧回路１０によって生成される分圧電位Ｖ_Ｍを平滑することによって、分圧電位Ｖ_Ｍに重畳されている高周波ノイズ等のノイズ成分を低減する。

図３は、図２に示すパワーオンリセット回路において用いられるコンパレータの構成を示す回路図である。コンパレータ１２は、しきい電圧が所定の値だけ異なるＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２を有する差動対と、トランジスタＱＮ２１及びＱＮ２２のドレインにそれぞれ接続されたドレインを有するカレントミラー接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、トランジスタＱＮ２１及びＱＰ２１のドレインから信号が供給されるゲートを有する出力段のＰチャネルＭＯＳトランジスタＱＰ２３とを含み、トランジスタＱＰ２３のドレインが出力端子に接続される。

また、コンパレータ１２は、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に直列に接続された抵抗Ｒ３及びＮチャネルＭＯＳトランジスタＱＮ２５と、差動対に接続されたＮチャネルＭＯＳトランジスタＱＮ２４と、出力段のトランジスタＱＰ２３に接続されたＮチャネルＭＯＳトランジスタＱＮ２３とを含んでいる。トランジスタＱＮ２５のゲート及びドレインの電位が、トランジスタＱＮ２４及びＱＮ２３のゲートに印加されることにより、差動対及び出力段に所定の電流が流れる。

ここで、トランジスタＱＮ２１は、デプレションタイプのトランジスタであり、トランジスタＱＮ２１のしきい電圧は、例えば、−０．３Ｖである。一方、トランジスタＱＮ２２は、エンハンスメントタイプのトランジスタであり、トランジスタＱＮ２２のしきい電圧は、例えば、０．７Ｖである。従って、トランジスタＱＮ２１とトランジスタＱＮ２２とは、しきい電圧が１Ｖだけ異なるので、コンパレータ１２は、トランジスタＱＮ２１のゲートに印加される電位とトランジスタＱＮ２２のゲートに印加される電位との電位差が１Ｖよりも小さいときに出力信号をローレベルとし、トランジスタＱＮ２１のゲートに印加される電位とトランジスタＱＮ２２のゲートに印加される電位との電位差が１Ｖよりも大きいときに出力信号をハイレベルとする。このようにしきい電圧が異なる２つのタイプのトランジスタは、例えば、ゲート電極に用いる金属の仕事関数を異ならせることによって実現可能であり、これらのトランジスタは、仕事関数差トランジスタと呼ばれている。

再び図２を参照すると、コンパレータ１２は、非反転入力端子に印加される電源電位Ｖ_ＳＳと、反転入力端子に印加される分圧電位Ｖ_Ｍとの電位差が所定の値よりも小さいか大きいかを検出して、検出結果に従って出力信号のレベルを変化させる。コンパレータ１２の出力信号は、インバータ１３によって反転され、インバータ１３の出力信号が、負論理のパワーオンリセット信号として用いられる。さらに、インバータ１３から出力されるパワーオンリセット信号は、インバータ１４によって反転され、インバータ１５によって再度反転される。

スイッチ回路１６は、ＰチャネルＭＯＳトランジクタＱＰ１１とＮチャネルＭＯＳトランジクタＱＮ１１とによって構成される。同様に、スイッチ回路１７は、ＰチャネルＭＯＳトランジクタＱＰ１２とＮチャネルＭＯＳトランジクタＱＮ１２とによって構成される。インバータ１４から出力される反転パワーオンリセット信号は、トランジクタＱＰ１１及びトランジクタＱＮ１２のゲートに印加され、インバータ１５から出力されるパワーオンリセット信号は、トランジクタＱＮ１１及びトランジクタＱＰ１２のゲートに印加される。

従って、パワーオンリセット信号がローレベルに活性化されているときには、反転パワーオンリセット信号がハイレベルとなって、スイッチ回路１６がオフし、スイッチ回路１７がオンする。これにより、コンパレータ１２の反転入力端子には、分圧電位Ｖ_Ｍが印加される。一方、パワーオンリセット信号のレベルがハイレベルに非活性化されたときには、反転パワーオンリセット信号がローレベルとなって、スイッチ回路１６がオンし、スイッチ回路１７がオフする。これにより、コンパレータ１２の反転入力端子には、電源電位Ｖ_ＤＤが印加される。なお、スイッチ回路１６及び１７を用いる替わりに、トランジスタＱＮ１３のゲートに反転パワーオンリセット信号を印加することにより、トランジスタＱＮ１３のオン／オフによって、コンパレータ１２の反転入力端子に印加される電位を切り換えるようにしても良い。

図４は、パワーオンリセット回路の動作を説明するための波形図である。図４において、実線は、電源電位Ｖ_ＤＤの変化を表しており、破線は、パワーオンリセット信号の変化を表している。

電源オン時には、パワーオンリセット信号がローレベルに活性化されているので、比較回路１１は、電源電位Ｖ_ＳＳと分圧電位Ｖ_Ｍとを比較する。比較回路１１は、電源電位Ｖ_ＳＳと分圧電位Ｖ_Ｍとの電位差が所定の値（例えば、１Ｖ）よりも小さいときに、パワーオンリセット信号をローレベルに維持する。

電源電位Ｖ_ＤＤが電位Ｖ_１まで上昇して、電源電位Ｖ_ＳＳと分圧電位Ｖ_Ｍとの電位差が所定の値よりも大きくなると、比較回路１１は、パワーオンリセット信号をハイレベルに非活性化する（リセット解除）。これにより、コンパレータ１２の反転入力端子には、分圧電位Ｖ_Ｍと同符号で分圧電位Ｖ_Ｍよりも絶対値の大きい電源電位Ｖ_ＤＤが印加される。これ以降、比較回路１１は、電源電位Ｖ_ＳＳと電源電位Ｖ_ＤＤとを比較することになる。比較回路１１は、電源電位Ｖ_ＳＳと電源電位Ｖ_ＤＤとの電位差が所定の値よりも大きいときに、パワーオンリセット信号をハイレベルに維持する。

ここで、外来ノイズ等により、電源電位Ｖ_ＤＤが電位Ｖ_１より一瞬低下しても、電源電位Ｖ_ＳＳと電源電位Ｖ_ＤＤとの電位差が所定の値より大きければ、パワーオンリセット信号を活性化することはない。このように、本実施形態によれば、外来ノイズ等の影響を受け難く、信頼性の高いパワーオンリセット信号を生成することができる。

電源オフ時に、電源電位Ｖ_ＤＤが電位Ｖ_２まで下降すると、電源電位Ｖ_ＳＳと電源電位Ｖ_ＤＤとの電位差が所定の値よりも小さくなり、比較回路１１は、パワーオンリセット信号をローレベルに活性化する。

次に、パワーオンリセット回路の第２の構成例について説明する。
図５は、図１に示す半導体集積回路に内蔵されているパワーオンリセット回路の第２の構成例を示す回路図である。この例においては、第１の電源電位Ｖ_ＤＤ（この例においては、接地電位とする）と、第１の電源電位よりも低い第２の電源電位Ｖ_ＳＳ（例えば、−３Ｖ）とが使用される。また、イネーブル信号は負論理であり、パワーオンリセット信号は正論理であるとする。

図５に示すように、パワーオンリセット回路１は、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に接続されて分圧電位Ｖ_Ｍを生成するＰチャネルＭＯＳトランジスタＱＰ１３及び分圧回路１０と、平滑用のコンデンサＣ１と、電源電位Ｖ_ＤＤと分圧電位Ｖ_Ｍとを比較してパワーオンリセット信号を出力する比較回路１１と、比較回路１１から出力されるパワーオンリセット信号を反転するインバータ１４及び１５と、インバータ１４及び１５の出力信号に従ってオン／オフ動作をするスイッチ回路１６及び１７とを有している。

比較回路１８は、コンパレータ１９とインバータ１３とを含んでいる。イネーブル信号がローレベルに活性化されることによって、トランジスタＱＰ１３がオン状態になると共に、コンパレータ１９が動作可能になる。トランジスタＱＰ１３がオン状態になると、分圧回路１０の抵抗Ｒ１及びＲ２は、電源電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）を分圧することによって分圧電位Ｖ_Ｍを生成する。

図６は、図５に示すパワーオンリセット回路において用いられるコンパレータの構成を示す回路図である。コンパレータ１９は、しきい電圧が所定の値だけ異なるＰチャネルＭＯＳトランジスタＱＰ３１及びＱＰ３２を有する差動対と、トランジスタＱＰ３１及びＱＰ３２のドレインにそれぞれ接続されたドレインを有するカレントミラー接続されたＮチャネルＭＯＳトランジスタＱＮ３１及びＱＮ３２と、トランジスタＱＰ３１及びＱＮ３１のドレインから信号が供給されるゲートを有する出力段のＮチャネルＭＯＳトランジスタＱＮ３３とを含み、トランジスタＱＮ３３のドレインが出力端子に接続される。

また、コンパレータ１９は、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ３５及び抵抗Ｒ４と、差動対に接続されたＰチャネルＭＯＳトランジスタＱＰ３４と、出力段のトランジスタＱＮ３３に接続されたＰチャネルＭＯＳトランジスタＱＰ３３とを含んでいる。トランジスタＱＰ３５のゲート及びドレインの電位が、トランジスタＱＰ３４及びＱＰ３３のゲートに印加されることにより、差動対及び出力段に所定の電流が流れる。

ここで、トランジスタＱＰ３１は、デプレションタイプのトランジスタであり、トランジスタＱＰ３１のしきい電圧は、例えば、０．３Ｖである。一方、トランジスタＱＰ３２は、エンハンスメントタイプのトランジスタであり、トランジスタＱＰ３２のしきい電圧は、例えば、−０．７Ｖである。従って、トランジスタＱＰ３１とトランジスタＱＰ３２とは、しきい電圧が１Ｖだけ異なるので、コンパレータ１９は、トランジスタＱＰ３１のゲートに印加される電位とトランジスタＱＰ３２のゲートに印加される電位との電位差が１Ｖよりも小さいときに出力信号をローレベルとし、トランジスタＱＰ３１のゲートに印加される電位とトランジスタＱＰ３２のゲートに印加される電位との電位差が１Ｖよりも大きいときに出力信号をハイレベルとする。

再び図５を参照すると、コンパレータ１９は、非反転入力端子に印加される電源電位Ｖ_ＤＤと、反転入力端子に印加される分圧電位Ｖ_Ｍとの電位差が所定の値よりも小さいか大きいかを検出して、検出結果に従って出力信号のレベルを変化させる。コンパレータ１９の出力信号は、インバータ１３によって反転され、インバータ１３の出力信号が、正論理のパワーオンリセット信号として用いられる。さらに、インバータ１３から出力されるパワーオンリセット信号は、インバータ１４によって反転され、インバータ１５によって再度反転される。

インバータ１４から出力される反転パワーオンリセット信号は、トランジクタＱＮ１１及びトランジクタＱＰ１２のゲートに印加され、インバータ１５から出力されるパワーオンリセット信号は、トランジクタＱＰ１１及びトランジクタＱＮ１２のゲートに印加される。

従って、パワーオンリセット信号がハイレベルに活性化されているときには、反転パワーオンリセット信号がローレベルとなって、スイッチ回路１６がオフし、スイッチ回路１７がオンする。これにより、コンパレータ１９の反転入力端子には、分圧電位Ｖ_Ｍが印加される。一方、パワーオンリセット信号のレベルがローレベルに非活性化されたときには、反転パワーオンリセット信号がハイレベルとなって、スイッチ回路１６がオンし、スイッチ回路１７がオフする。これにより、コンパレータ１２の反転入力端子には、分圧電位Ｖ_Ｍと同符号で分圧電位Ｖ_Ｍよりも絶対値の大きい電源電位Ｖ_ＳＳが印加される。なお、スイッチ回路１６及び１７を用いる替わりに、トランジスタＱＰ１３のゲートに反転パワーオンリセット信号を印加することにより、トランジスタＱＰ１３のオン／オフによって、コンパレータ１９の反転入力端子に印加される電位を切り換えるようにしても良い。

本発明は、電源電圧の立ち上がりや立ち下がりを検出してパワーオンリセット信号を生成するパワーオンリセット回路を内蔵した半導体集積回路において利用することが可能である。

本発明の一実施形態に係る半導体集積回路の構成を示すブロック図。図１に示すパワーオンリセット回路の第１の構成例を示す回路図。図２に示すパワーオンリセット回路におけるコンパレータの回路図。パワーオンリセット回路の動作を説明するための波形図。図１に示すパワーオンリセット回路の第２の構成例を示す回路図。図５に示すパワーオンリセット回路におけるコンパレータの回路図。

符号の説明

１パワーオンリセット回路、２論理回路、３不揮発性メモリ（Ｅ^２ＰＲＯＭ）、４アナログ回路、１０分圧回路、１１、１８比較回路、１２、１９コンパレータ、１３〜１５インバータ、１６、１７スイッチ回路、Ｒ１〜Ｒ４抵抗、Ｃ１コンデンサ、ＱＰ１１〜ＱＰ３５ＰチャネルＭＯＳトランジスタ、ＱＮ１１〜ＱＮ３３ＮチャネルＭＯＳトランジスタ

Claims

第１の電源電位と第２の電源電位とによって規定される電源電圧の立ち上がり及び／又は立ち下がりを検出してパワーオンリセット信号を生成する半導体集積回路であって、
第１の電源電位と第２の電源電位との間に接続された複数の抵抗を含み、電源電圧を分圧することによって分圧電位を生成する分圧回路と、
しきい電圧が所定の値だけ異なる第１のトランジスタ及び第２のトランジスタを有する差動対を含み、前記第１のトランジスタのゲートに印加される第１の電源電位と前記第２のトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいか大きいかを検出して、検出結果に従ってパワーオンリセット信号のレベルを変化させる比較回路と、
電源電圧が上昇してパワーオンリセット信号のレベルが第１のレベルから第２のレベルに変化したときに、前記第１のトランジスタのゲートに印加される電位を、分圧電位と同符号で分圧電位よりも絶対値の大きい電位に切り換えるスイッチ回路と、
を具備する半導体集積回路。
前記分圧回路の出力ノードと第１又は第２の電源電位との間に接続され、前記分圧回路によって生成される分圧電位を平滑するコンデンサをさらに具備する、請求項１記載の半導体集積回路。
第１の電源電位が接地電位であり、第２の電源電位が接地電位よりも高い電位であり、前記比較回路が、しきい電圧が所定の値だけ異なる第１のＮチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタを有する差動対を含み、前記第１のＮチャネルＭＯＳトランジスタのゲートに印加される接地電位と前記第２のＮチャネルＭＯＳトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいときにパワーオンリセット信号を活性化する、請求項１又は２記載の半導体集積回路。
第１の電源電位が接地電位であり、第２の電源電位が接地電位よりも低い電位であり、前記比較回路が、しきい電圧が所定の値だけ異なる第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタを有する差動対を含み、前記第１のＰチャネルＭＯＳトランジスタのゲートに印加される接地電位と前記第２のＰチャネルＭＯＳトランジスタのゲートに印加される分圧電位との電位差が所定の値よりも小さいときにパワーオンリセット信号を活性化する、請求項１又は２記載の半導体集積回路。
前記スイッチ回路が、電源電圧が上昇してパワーオンリセット信号のレベルが第１のレベルから第２のレベルに変化したときに、前記第２のトランジスタのゲートに印加される電位を分圧電位から第２の電源電位に切り換える、請求項３又は４記載の半導体集積回路。