TWI601841B - 濺射靶材、濺射靶材的製造方法及薄膜形成方法 - Google Patents

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Description

濺射靶材、濺射靶材的製造方法及薄膜形成方法
本發明關於一種濺射靶材及其製造方法。另外，本發明還關於一種使用上述濺射靶材濺射形成的氧化物半導體膜及使用該氧化物半導體膜的半導體裝置。
另外，在本說明書中半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路以及電子裝置都是半導體裝置。
近年，使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術備受關注。該電晶體被廣泛地應用於如積體電路(IC)或影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜的材料，已知有矽類半導體材料。但是，作為其他材料，氧化物半導體受到矚目。
例如，已經公開有一種使用電子載子濃度低於1018/cm3的包含In、Ga及Zn的氧化物半導體作為活性層 的電晶體，並且濺射法是最適於形成氧化物半導體膜的方法(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2006-165528號公報
有時使用氧化物半導體的電晶體的可靠性比使用非晶矽的電晶體的可靠性差。於是，本發明的目的是製造一種具有可靠性高的使用氧化物半導體的電晶體的半導體裝置。
另外，本發明的目的是提供一種能夠獲得可靠性高的電晶體的氧化物半導體的形成方法。
利用濺射法使用由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材進行氧化物半導體膜的成膜。
由此，容易獲得濺射靶材的結晶狀態被轉寫到基板並且具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。
作為由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材，藉由以成分比成為與單晶狀態下的成分比相同的方式混合原料而形成。
當離子撞到濺射靶材表面時，濺射靶材中的結晶區域沿a-b面劈開，沿著平行於a-b面的層的形狀(平板狀或顆粒狀)的濺射粒子從濺射靶材剝離。藉由使該平板狀濺 射粒子保持結晶狀態到達基板表面，易於形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。
另外，當作為濺射靶材使用In-Ga-Zn-O化合物時，多數情況下平板狀濺射粒子的最上面的表面層含有Ga和Zn。
較佳為濺射靶材的密度越高越好。藉由使濺射靶材的密度高，可以使形成的膜的密度也高。明確而言，使濺射靶材的相對密度為90%以上，較佳為95%以上，更佳的是為99%以上。另外，濺射靶材的相對密度是指濺射靶材的密度與與濺射靶材同一組成材料的沒有氣孔狀態下的密度之比。
另外，藉由採用下面所示的條件，可以更易於形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜，因此是較佳的。
首先，使濺射靶材的表面溫度充分低，較佳為室溫左右。
對應大面積基板的濺射裝置大多使用大面積的濺射靶材。但是，沒有接縫地製造對應大面積的尺寸的濺射靶材十分困難。在實際製造時，將多個濺射靶材以儘量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當濺射靶材的表面溫度升高時，有時Zn等從該微小的間隙揮發而導致間隙漸漸變大。當間隙變大時，有時墊板的材料及黏合用材料也被濺射，而成為導致雜質濃度變高的主要原因。因此，較佳的是充分冷卻濺射靶材。
然後，降低來自沉積室的雜質(氫、水、二氧化碳及氮等)混入。
然後，降低成膜時所使用氣體中的雜質。
藉由降低成膜時含有的雜質，可以抑制因雜質導致的結晶狀態破壞，因此易於形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。
接著，提高成為基底的膜的平坦性。
成為基底的膜的上表面的微小的凹凸會阻礙結晶生長。因此，當成為基底的膜較平坦時，易於形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。
然後，提高成膜時基板加熱溫度。
藉由提高基板加熱溫度，基板表面容易發生濺射粒子的遷移。藉由該作用，平板狀的濺射粒子到達基板表面後稍微移動，然後以平坦的面(a-b面)朝向基板表面的方式附著於基板表面。因此，易於形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。
接著，提高成膜時使用的氣體中的氧比例。
接著，優化用於成膜的電力。
藉由提高成膜氣體中的氧比例並對電力進行優化，可以減輕成膜時的電漿損傷。因此，易於形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。
藉由使用這種具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜，可以製造可靠性高的電晶體。
這是由於如下緣故：藉由使用具有c軸平行於上表面 的法向量的結晶區域的氧化物半導體膜，氧化物半導體膜中以及氧化物半導體膜與與其接觸的絕緣膜的介面中的缺陷能階及雜質能階被降低，由此可以提高電晶體的可靠性。
並且，較佳的是在成膜後進行加熱處理來降低氧化物半導體膜中的雜質濃度。在惰性氛圍或減壓氛圍下進行加熱處理可以高效地降低雜質濃度。另外，較佳的是在惰性氛圍或減壓氛圍下進行加熱處理之後，在氧化氛圍下進行加熱處理。這是由於在惰性氛圍或減壓氛圍下進行加熱處理時，伴隨氧化物半導體膜中的雜質濃度的降低，有時氧化物半導體膜中產生氧缺損。因此，藉由在氧化氛圍下進行加熱處理可以降低氧化物半導體膜中的氧缺損。
作為具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜的一個例子，可以使用氧化物半導體的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是具有晶體-非晶混合相結構的氧化物半導體膜，其中晶體區域和非晶區域包括在非晶相中。另外，在很多情況下，該結晶區域的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶區域與結晶區域的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到 晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶區域的c軸在平行於CAAC-OS膜的被形成面的法向量或上表面的法向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同的結晶區域之間，a軸及b軸的方向也可以彼此不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的範圍。另外，當只記載“平行”時，包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶區域的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的上表面一側進行結晶生長時，與被形成面近旁相比，有時在上表面近旁結晶區域所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶區域發生非晶化。
因為包括在CAAC-OS膜中的結晶區域的c軸在平行於CAAC-OS膜的被形成面的法向量或上表面的法向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或上表面的剖面形狀)朝向彼此不同的方向。另外，結晶區域的c軸方向是平行於形成CAAC-OS膜時的被形成面的法向量或上表面的法向量的方向。藉由成膜或成膜之後進行加熱處理等的晶化處理來形成結晶區 域。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，這種電晶體的可靠性高。
以下，參照圖22A至圖25B詳細說明包括在CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖22A至圖25B中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。此外，在圖22A至22E中，由0圍繞的O表示四配位O，由◎圍繞的O表示三配位O。
圖22A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖22A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖22A的上一半及下一半中分別具有三個四配位O。圖22A所示的小組的電荷為0。
圖22B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都位於ab面上。在圖22B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖22B所示的結構。圖22B所示的小組的電荷為0。
圖22C示出具有一個四配位Zn以及靠近Zn的四個 四配位O的結構。在圖22C的上一半具有一個四配位O，並且在下一半具有三個四配位O。圖22C所示的小組的電荷為0。
圖22D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖22D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖22D所示的小組的電荷為+1。
圖22E示出包括兩個Zn的小組。在圖22E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖22E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為晶胞)。
這裏，說明這些小組彼此接合的規則。圖22A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖22B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖22C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所 以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)、四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總電荷成為0的方式使多個小組接合構成中組。
圖23A示出構成In-Sn-Zn-O化合物的層結構的中組的模型圖。圖23B示出由三個中組構成的大組。另外，圖23C示出從c軸方向上觀察圖23B的層結構時的原子排列。
在圖23A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖23A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖23A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖23A中，構成In-Sn-Zn-O化合物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一 半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要用來消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖22E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖23B所示的大組來可以得到In-Sn-Zn-O化合物的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O化合物的結晶的層結構可以由組成式In2SnZnO6(ZnO)m(m是0或自然數)表示。
此外，使用In-Sn-Ga-Zn-O化合物、In-Ga-Zn-O化合物、In-Al-Zn-O化合物、Sn-Ga-Zn-O化合物、Al-Ga-Zn-O化合物、Sn-Al-Zn-O化合物、In-Hf-Zn-O化合物、In- La-Zn-O化合物、In-Ce-Zn-O化合物、In-Pr-Zn-O化合物、In-Nd-Zn-O化合物、In-Sm-Zn-O化合物、In-Eu-Zn-O化合物、In-Gd-Zn-O化合物、In-Tb-Zn-O化合物、In-Dy-Zn-O化合物、In-Ho-Zn-O化合物、In-Er-Zn-O化合物、In-Tm-Zn-O化合物、In-Yb-Zn-O化合物、In-Lu-Zn-O化合物、In-Zn-O化合物、Sn-Zn-O化合物、Al-Zn-O化合物、Zn-Mg-O化合物、Sn-Mg-O化合物、In-Mg-O化合物、In-Ga-O化合物材料等時也同樣。
例如，圖24A示出構成In-Ga-Zn-O化合物的層結構的中組的模型圖。
在圖24A中，構成In-Ga-Zn-O化合物的層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖24B示出由三個中組構成的大組。另外，圖24C示出從c軸方向上觀察圖24B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
另外，構成In-Ga-Zn-O化合物的層結構的中組不侷限於圖24A所示的中組，也可能為組合了In、Ga、Zn的排列不同的中組的大組。
明確而言，藉由反復圖24B所示的大組來可以得到In-Ga-Zn-O化合物的結晶。另外，獲得的In-Ga-Zn-O化合物的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)時，例如有可能得到圖25A所示的結晶結構。另外，在圖25A所示的結晶結構中，如圖22B所示，Ga及In採用五配位，而也可以採用以In取代Ga的結構。
此外，當n=2(InGaZn2O5)時，例如有可能具有圖25B所示的結晶結構。另外，在圖25B所示的結晶結構中，如圖22B所示，Ga及In採用五配位，而也可以採用以In取代Ga的結構。
另外，較佳為濺射靶材含有In、Ga及Zn。
例如可以使用如下方法製造濺射靶材。首先，將InOX原料、GaOY原料及ZnOZ原料以規定比率混合，對混合的材料進行烘焙後將其粉碎，形成In-Ga-Zn-O化合物粉末，將化合物粉末攤鋪到模子進行成形，並在進行烘焙後進行加壓處理來形成化合物膜。然後，藉由在模子內的化合物膜上再次攤鋪化合物粉末進行成形，並在進行烘焙後進行加壓處理增厚化合物膜。藉由進行n次(n為自然數)增厚化合物膜的製程形成化合物膜厚度為2mm以 上且20mm以下的板狀化合物，並將板狀化合物黏結到墊板來形成濺射靶材。另外，X、Y及Z為任意正數。
墊板是用來放置濺射靶材的板狀構件，使用高導電性及高放熱性的金屬材料。具體地，較佳為使用Cu。但是，有時即使作為墊板使用Cu，冷卻能力也還不夠。冷卻能力不充分的話，在進行濺射時濺射靶材的上表面溫度就會變得極高。為了具有充分的強度及充分的冷卻能力，較佳的是在墊板內形成水路並利用藉由水路的冷卻水有效地對濺射靶材進行冷卻。另外，重要的是充分提高墊板與濺射靶材之間的緊密性，以提高冷卻能力。因此，利用導熱性充分高且低熔點的金屬(In等)以墊板與濺射靶材之間沒有間隙的方式對其進行黏結十分重要。
另外，在本說明書中，濺射靶材是指被濺射的材料本身，但是為了方便起見，有時也將墊板及設置在墊板上的被濺射的材料總稱為濺射靶材。
將InOX原料、GaOY原料及ZnOZ原料以規定比率混合，對混合的材料進行烘焙，可以得到In-Ga-Zn-O化合物的多晶。另外，X、Y及Z為任意正數。由於該多晶從垂直於c軸的方向看時包括很多層狀的結晶結構，因此藉由將其粉碎而得到的化合物粉末包含很多平板狀晶粒。將該平板狀晶粒攤鋪到模子，當進行成形時從外部施加震動，晶粒以平坦的面朝上的方式排列。然後，藉由攤鋪得到的化合物粉末進行成形並進行烘焙及加壓處理，可以進一步增加從垂直於c軸的方向看時層狀的結晶結構，即在 垂直於c軸的方向上重疊的層的比例。可以重複地進行上述那樣的粉碎、成形、烘焙及加壓處理，由此可以逐漸地增加從垂直於c軸的方向看時層狀的結晶結構的比例。
下面，對In-Ga-Zn-O化合物包含很多從垂直於c軸的方向看時層狀的結晶結構的情況進行說明。
結晶為平衡形時，表面能量小的面的面積變大。同樣，表面能量小的面容易發生結晶分裂。下面示出各個面的表面能量的計算結果。
這裏，表面能量是指表面結構能量減去結晶結構能量所得的值除以表面積所得的值。
在計算中，使用根據密度泛函論的第一原理計算軟體的CASTEP，作為贗勢使用超軟型，並將截止能量設定為400eV。
圖40至圖43示出計算使用的結晶結構和表面結構。另外，在圖40至圖43所示的表面結構中，空間的部分表示真空。也就是說，與空間接觸的面為表面。另外，雖然上下都有表面，但是為了方便起見省略了下側的空間。
圖40所示的表面結構(1)的表面能量是由In及O構成的(001)面的表面能量及由Ga及O構成的(001)面的表面能量的平均值。另外，表面結構(2)的表面能量是由Ga及O構成的(001)面的表面能量及由Zn及O構成的(001)面的表面能量的平均值。另外，表面結構(3)的表面能量是由Zn及O構成的(001)面的表面能量及由In及O構成的(001)面的表面能量的平均值。藉 由對得到的表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由In及O構成的(001)面的表面能量、由Ga及O構成的(001)面的表面能量以及由Zn及O構成的(001)面的表面能量。在本說明書中，為了方便起見，有時將平行於a-b面的面稱為(001)面。同樣地，有時也對其他的面((100)面、(10-1)面等)進行同樣的記載。
圖41所示的表面結構(4)是表面中混合有Ga和Zn的(001)面，上下都具有同樣的表面。
另外，圖42及圖43所示的結構分別是(100)面及(10-1)面。另外，(100)面、(10-1)面具有多種表面能量。由於(100)面、(10-1)面的最上面的表面包括所有元素，所以這裏將代表性的兩個側面的表面能量的平均值作為各個面的表面能量。另外，表面結構(6)及表面結構(7)示出不同的表面，為了方便起見，將其分別稱為(10-1)面_a、(10-1)面_b。
表面結構(1)的表面能量為1.54J/m2。
表面結構(2)的表面能量為1.24J/m2。
表面結構(3)的表面能量為1.57J/m2。
藉由對表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由In及O構成的(001)面的表面能量為1.88J/m2。
藉由對表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由Ga及O構成的 (001)面的表面能量為1.21J/m2。
藉由對表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由Zn及O構成的(001)面的表面能量為1.26J/m2。
表面結構(4)的表面能量為0.35J/m2。
表面結構(5)的表面能量為1.64J/m2。
表面結構(6)的表面能量為1.72J/m2。
表面結構(7)的表面能量為1.79J/m2。
根據上述計算結果可知表面結構(4)的表面能量最小。即，垂直於c軸的表面結構的表面能量最小。
由此可知In-Ga-Zn-O化合物的結晶具有垂直於c軸的表面結構的比例較高。
這裏，規定比率為InOX原料、GaOY原料及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。
另外，可以根據製造的濺射靶材適當地改變原料及其混合比率。
另外，也可以在將板狀化合物黏結到墊板之前，以1000℃以上且1500℃以下的溫度對板狀化合物進行加熱處理。
藉由使用藉由上述步驟製造的濺射靶材來進行氧化物半導體膜的成膜，可以製造可靠性高的電晶體。
可以提供由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材。
藉由使用上述濺射靶材，可以形成具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜，使用該氧化物半導體膜可以製造可靠性高的電晶體。
10‧‧‧沉積室
10a‧‧‧沉積室
10b‧‧‧沉積室
10c‧‧‧沉積室
11‧‧‧基板供應室
12‧‧‧裝載閉鎖室
12a‧‧‧裝載閉鎖室
12b‧‧‧裝載閉鎖室
13‧‧‧傳送室
14‧‧‧盒式介面
15‧‧‧基板預熱室
20a‧‧‧沉積室
20b‧‧‧沉積室
22a‧‧‧裝載閉鎖室
22b‧‧‧裝載閉鎖室
25‧‧‧基板預熱室
32‧‧‧濺射靶材
34‧‧‧靶材架
54‧‧‧精製器
58a‧‧‧低溫泵
58b‧‧‧低溫泵
58c‧‧‧渦輪分子泵
58d‧‧‧低溫泵
58e‧‧‧低溫泵
58f‧‧‧低溫泵
59‧‧‧真空泵
59a‧‧‧真空泵
59b‧‧‧真空泵
59c‧‧‧真空泵
60‧‧‧品質流量控制器
62‧‧‧氣體加熱結構
66‧‧‧低溫冷阱
100‧‧‧基板
102‧‧‧基底絕緣膜
104‧‧‧閘極電極
106‧‧‧氧化物半導體膜
112‧‧‧閘極絕緣膜
116‧‧‧一對電極
204‧‧‧閘極電極
206‧‧‧氧化物半導體膜
212‧‧‧閘極絕緣膜
216‧‧‧一對電極
304‧‧‧閘極電極
306‧‧‧氧化物半導體膜
312‧‧‧閘極絕緣膜
316‧‧‧一對電極
318‧‧‧保護絕緣膜
406‧‧‧氧化物半導體膜
416‧‧‧一對電極
418‧‧‧保護絕緣膜
502‧‧‧基底絕緣膜
504‧‧‧閘極電極
506‧‧‧氧化物半導體膜
506a‧‧‧高電阻區域
506b‧‧‧低電阻區域
507‧‧‧氧化物半導體膜
507a‧‧‧高電阻區域
507b‧‧‧低電阻區域
512‧‧‧閘極絕緣膜
516‧‧‧一對電極
518‧‧‧保護絕緣膜
520‧‧‧保護膜
522‧‧‧佈線
524‧‧‧側壁絕緣膜
602‧‧‧基底絕緣膜
604‧‧‧閘極電極
606‧‧‧氧化物半導體膜
606a‧‧‧高電阻區域
606b‧‧‧低電阻區域
612‧‧‧閘極絕緣膜
616‧‧‧一對電極
618‧‧‧保護絕緣膜
622‧‧‧佈線
700‧‧‧基板
702‧‧‧基底絕緣膜
704‧‧‧閘極電極
706‧‧‧氧化物半導體膜
712‧‧‧閘極絕緣膜
716‧‧‧一對電極
718‧‧‧層間絕緣膜
722‧‧‧佈線
728‧‧‧保護絕緣膜
1141‧‧‧切換元件
1142‧‧‧半導體裝置
1143‧‧‧半導體裝置群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
2200‧‧‧圖元
2210‧‧‧液晶元件
2220‧‧‧電容器
2230‧‧‧電晶體
3100‧‧‧基板
3102‧‧‧基底絕緣膜
3104‧‧‧閘極電極
3106‧‧‧氧化物半導體膜
3106a‧‧‧高電阻區域
3106b‧‧‧低電阻區域
3112‧‧‧閘極絕緣膜
3116‧‧‧一對電極
3118‧‧‧層間絕緣膜
3120‧‧‧保護膜
3122‧‧‧佈線
3124‧‧‧側壁絕緣膜
3326‧‧‧電極
3328‧‧‧層間絕緣膜
3330‧‧‧電容器
3340‧‧‧電晶體
3350‧‧‧電晶體
3382‧‧‧基底絕緣膜
3384‧‧‧半導體膜
3384a‧‧‧第一電阻區域
3384b‧‧‧第二電阻區域
3384c‧‧‧第三電阻區域
3386‧‧‧閘極絕緣膜
3392‧‧‧閘極電極
3394‧‧‧側壁絕緣膜
3396‧‧‧層間絕緣膜
4300‧‧‧外殼
4301‧‧‧按鈕
4302‧‧‧麥克風
4303‧‧‧顯示部
4304‧‧‧揚聲器
4305‧‧‧照相機
4310‧‧‧外殼
4311‧‧‧顯示部
4320‧‧‧外殼
4321‧‧‧按鈕
4322‧‧‧麥克風
4323‧‧‧顯示部
5001‧‧‧模子
5002‧‧‧化合物粉末
5012‧‧‧化合物膜
5022‧‧‧化合物膜
5032‧‧‧板狀化合物
5042‧‧‧板狀化合物
5101‧‧‧模子
5102‧‧‧漿料
5112‧‧‧化合物膜
5122‧‧‧化合物膜
5132‧‧‧板狀化合物
在圖式中：圖1是示出濺射靶材的製造方法的一個例子的流程圖；圖2A至2E是示出濺射靶材的製造方法的一個例子的圖；圖3A至3D是示出濺射靶材的製造方法的一個例子的圖；圖4A和4B是示出濺射靶材的製造方法的一個例子的圖；圖5A和5B是示出樣本A的根據EBSD的影像的圖；圖6是示出樣本A的XRD光譜的圖；圖7A和7B是示出成膜裝置的一個例子的俯視圖；圖8是示出沉積室的一個例子的圖；圖9是示出沉積室的一個例子的圖；圖10是示出加熱處理室的一個例子的圖；圖11A和11B是示出電晶體的一個例子的俯視圖及剖面圖；圖12A和12B是示出電晶體的一個例子的俯視圖及 剖面圖；圖13A和13B是示出電晶體的一個例子的俯視圖及剖面圖；圖14A和14B是示出電晶體的一個例子的俯視圖及剖面圖；圖15A至15C是示出電晶體的一個例子的俯視圖及剖面圖；圖16A和16B是示出電晶體的一個例子的俯視圖及剖面圖；圖17是示出顯示裝置的一個例子的電路圖；圖18A至18C是示出半導體裝置的一個例子的剖面圖、電路圖及電特性的圖；圖19A至19C是示出半導體裝置的一個例子的剖面圖、電路圖及電特性的圖；圖20A至20C是示出使用本發明的一個方式的電晶體的CPU的具體例子的塊圖及其一部分的電路圖；圖21A至21C是示出本發明的一個方式的電子裝置的一個例子的透視圖；圖22A至22E是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖23A至23C是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖24A至24C是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖； 圖25A和25B是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖26是說明有關本發明的一個方式的氧化物半導體的結晶結構的圖；圖27是說明根據計算算出的場效應遷移率的Vgs依賴性的圖；圖28A至28C是說明根據計算算出的Ids及場效應遷移率的Vgs依賴性的圖；圖29A至29C是說明根據計算算出的Ids及場效應遷移率的Vgs依賴性的圖；圖30A至30C是說明根據計算算出的Ids及場效應遷移率的Vgs依賴性的圖；圖31A和31B是電晶體的一個例子的俯視圖及剖面圖；圖32A和32B是示出樣本1及樣本2的電晶體的Vgs-Ids特性及場效應遷移率的圖；圖33A和33B是示出樣本1的電晶體的BT試驗前後的Vgs-Ids特性的圖；圖34A和34B是示出樣本2的電晶體的BT試驗前後的Vgs-Ids特性的圖；圖35A和35B是示出樣本2的電晶體的臨界電壓及場效應遷移率與基板加熱溫度的關係的圖；圖36是示出使用氧化物半導體膜的電晶體的截止電流的圖； 圖37是示出樣本4至樣本6的XRD光譜的圖；圖38是示出樣本7至樣本10的XRD光譜的圖，圖39是示出樣本11至樣本16的XRD光譜的圖；圖40是說明結晶結構及表面結構的圖；圖41是說明結晶結構及表面結構的圖；圖42是說明結晶結構及表面結構的圖；圖43是說明結晶結構及表面結構的圖；圖44是示出計算前後的結晶結構的圖；圖45是示出成膜時的壓力的圖。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，當利用圖式說明發明結構時，表示相同目標的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。
注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明書中的序數不表示特定發明的事項的固有名稱。
實施方式1
在本實施方式中，對由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材的製造方法進行說明。
首先，使用圖1至圖4B示出由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材的製造方法。
首先，稱量原料(製程S101)。
這裏，作為濺射靶材的原料準備InOX原料、GaOY原料及ZnOZ原料。另外，X、Y及Z為任意正數，例如，可以將X設定為1.5，Y設定為1.5，Z設定為1。當然，上述原料僅為一個例子，為了獲得所希望的化合物可以適當地選擇原料。例如，也可以使用MOY原料代替GaOY原料。另外，M可以為Sn、Hf或Al。或者，M也可以為鑭系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu。雖然在本實施方式中示出使用三種原料的例子，但是並不侷限於此。例如，本實施方式也可以應用於使用四種以上原料的情況或使用一種或二種原料的情況。
接著，將InOX原料、GaOY原料及ZnOZ原料以規定比率混合。
作為規定比率，例如可以設定為InOX原料、GaOY原料及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、1：1：2、3：1：4或3：1：2。藉由使用具有該比 率的混合材料，可以易於形成由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材。另外，當代替GaOY原料使用MOY原料時，也可以設定為InOX原料、MOY原料及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、1：1：2、3：1：4或3：1：2。
藉由對以規定比率混合的InOX原料、GaOY原料及ZnOZ原料進行第一烘焙，形成In-Ga-Zn-O化合物(製程S102)。
接著，藉由粉碎上述化合物得到化合物粉末5002(製程S103)。
In-Ga-Zn-O化合物包含很多從垂直於c軸的方向看時層狀的結晶結構。因此，得到的化合物粉末5002也包含很多平板狀晶粒。
在惰性氛圍、氧化氛圍或減壓氛圍下，以400℃以上且1700℃以下，較佳為900℃以上且1500℃以下的溫度進行第一烘焙。作為第一烘焙的時間，例如可以為3分以上24小時以下，較佳為30分以上17小時以下，更佳的是為30分以上5小時以下。藉由在上述條件下進行第一烘焙，可以抑制主要反應以外的不需要的反應而降低化合物粉末5002中的雜質濃度，由此可以易於形成由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材。
另外，也可以改變溫度及/或氛圍進行多次第一烘焙。例如，可以在第一氛圍下以第一溫度保持混合材料 後，在第二氛圍下以第二溫度保持。
具體地，較佳為採用惰性氛圍或減壓氛圍作為第一氛圍，採用氧化氛圍作為第二氛圍。這是由於在第一氛圍下降低混合材料中含有的雜質時有時化合物中產生氧缺損的緣故。為此，較佳的是利用第二氛圍降低化合物中的氧缺損。如後面所述，在氧化物半導體中，氫等的雜質及氧缺損成為載子的發生源而導致使用氧化物半導體的電晶體的電特性及可靠性降低。因此，為了降低氧化物半導體中的雜質及氧缺損，較佳的是降低濺射靶材本身的雜質及氧缺損。
接著，如圖2A所示將化合物粉末5002攤鋪到模子5001進行成形(製程S104)。成形是指將化合物粉末均勻地攤鋪到模子。例如，可以藉由將化合物粉末導入模子並從外部施加振動來進行成形。或者，也可以將化合物粉末導入模子並利用輥等以成為均勻厚度的方式進行成形。
藉由將含有很多平板狀晶粒的化合物粉末5002攤鋪到模子5001進行成形，可以使晶粒以平坦的面朝上的方式排列。因此，藉由攤鋪獲得的化合物粉末進行成形，可以進一步增加從垂直於c軸的方向看時層狀的結晶結構的比例。
模子5001可以使用上表面形狀為矩形或圓形的金屬製品或氧化物製品。
接著，對化合物粉末5002進行第二烘焙(製程S105)。然後，對經過第二烘焙的化合物粉末5002進行 第一加壓處理(製程S106)來形成化合物膜5012(參照圖2B)。使用與第一烘焙同樣的條件及方法進行第二烘焙即可。藉由進行第二烘焙可以提高化合物的結晶性。
另外，第一加壓處理只要能對化合物粉末5002進行壓固即可，例如，可以使用與模子5001由同種材料構成的秤錘等進行第一加壓處理。或者，也可以使用壓縮空氣等利用高壓進行壓固。另外，還可以利用已知的技術進行第一加壓處理。此外，還可以同時進行第一加壓處理和第二烘焙。
還可以在第一加壓處理後進行平坦化處理。平坦化處理可以使用化學機械拋光(CMP：Chemical Mechanical Polishing)處理等。
像這樣獲得的化合物膜5012以高比例地含有c軸平行於上表面的法向量的結晶區域。
接著，確認得到的化合物膜5012的厚度(製程S107)。當化合物膜5012比所希望的厚度薄時，如圖2C所示地在化合物膜5012上攤鋪化合物粉末5002進行成形(製程S104)。當化合物膜5012為所希望的厚度時(形成有板狀化合物5032時)，進行製程S113將板狀化合物5032黏結到墊板5003。下面，對化合物膜5012比所希望的厚度薄時的情況進行說明。
另外，墊板使用具有高導電性及高放熱性的金屬材料即可。具體地，使用Cu。另外，較佳的是在墊板內形成水路並利用藉由水路的冷卻水對濺射靶材進行冷卻。另 外，為了提高墊板與濺射靶材的緊密性，較佳為利用導熱性充分高且低熔點的金屬(In等)無間隙地進行黏結。
接著，再次對包括模子5001在內的化合物粉末5002及化合物膜5012進行第三烘焙(製程S105)。然後，對經過第三烘焙的化合物粉末5002及化合物膜5012進行第二加壓處理(製程S106)形成比化合物膜5012厚的化合物膜5022(參照圖2D)。由於化合物膜5022是以化合物膜5012為晶種進行結晶生長而形成的，所以以高比例地具有c軸平行於上表面的法向量的結晶區域。
藉由進行第三烘焙可以提高化合物粉末及化合物膜的結晶性。使用與第一烘焙同樣的條件及方法進行第三烘焙即可。
使用與第一加壓處理同樣的條件及方法進行第二加壓處理即可。與化合物膜5012相比，藉由進行第二加壓處理得到的化合物膜5022的結晶的配向性更高。也就是說，以更高比例地具有c軸平行於上表面的法向量的結晶區域。這是因為藉由加壓處理平板狀晶粒的平坦的面朝上排列的緣故。另外，也可以同時進行第二加壓處理和第三烘焙。
再次確認得到的化合物膜5022的厚度(製程S107)。
如上所述，可以在提高結晶的配向性的同時漸漸增加化合物膜的厚度。
藉由重複進行n次(n為自然數)加厚該化合物膜的 製程，可以形成所希望的厚度(t)例如2mm以上且20mm以下，較佳為3mm以上且20mm以下的板狀化合物5032(參照圖2E)。
然後，還可以進行平坦化處理。
接著，如圖4A所示地將形成的板狀化合物5032黏結到墊板5003(製程S113)。另外，也可以對墊板5003表面設置用作黏合劑的In等的低熔點材料。利用上述方法形成由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材即可。
或者，對形成的板狀化合物5032進行第四烘焙形成板狀化合物5042，並將形成的板狀化合物5042黏結到墊板5003(參照圖4B)。另外，也可以在墊板5003表面設置用作黏合劑的In。使用與第一烘焙同樣的條件及方法進行第四烘焙即可。利用上述方法形成由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材即可。
同樣地，使用圖1及圖3A至3D，說明利用與製程S101至製程S107不同的製程製造與板狀化合物5032相同的板狀化合物5132的方法。
另外，由於到製程S102為止的製程相同，所以省略其說明。
藉由粉粹利用製程S102形成的化合物得到化合物粉末。然後，將該化合物粉末、水、分散劑及黏結劑混合使其漿料化(製程S108)。
接著，將漿料5102倒入鋪有能夠使水分透過的篩檢程式的模子5101(參照圖3A)。模子5101例如可以使用與模子5001同樣材料並採用底部設置有1個或多個小孔的結構。藉由設置多個小孔可以快速地對漿料進行乾燥。
然後，隔著篩檢程式從模子5101的底部吸引倒入了漿料5102的模子5101來進行成形(製程S109)。藉由對模子5101進行吸引來進行成形，含有很多平板狀晶粒的晶粒的平坦的面朝上排列。
接著，對形成的成形體進行乾燥而去除黏結劑。較佳為採用自然乾燥，因為藉由自然乾燥成形體不易裂開。在乾燥後，以300℃以上且700℃以下的溫度進行加熱處理去除自然乾燥沒能去除掉的殘留水分，來去除黏結劑。
接著，對經過乾燥的成形體進行烘焙(製程S110)。使用與第二烘焙同樣的條件及方法進行烘焙即可。
接著，如圖3B所示地對經過烘焙的成形體進行加壓處理形成化合物膜5112(製程S111)。形成的化合物膜5112以高比例地具有c軸平行於上表面的法向量的結晶區域。使用與第一加壓處理同樣的條件及方法進行加壓處理。
然後，也可以進行平坦化處理。
接著，確認形成的化合物膜5112的厚度(製程S112)。此時，當化合物膜5112的厚度比所希望的厚度薄時，返回製程S109。當化合物膜5112為所希望的厚度 時(形成有板狀化合物5132時)，進行製程S113，將板狀化合物5132黏結到墊板5003。下面，對化合物膜5112比所希望的厚度薄時的情況進行說明。
藉由將利用製程S109形成的成形體與上述化合物膜5112重疊再次進行烘焙(製程S110)及加壓處理(製程S111)，可以形成比化合物膜5112厚的化合物膜5122(參照圖3C)。使用與第三烘焙同樣的條件及方法進行烘焙即可。另外，使用與第二加壓處理同樣的條件及方法進行加壓處理即可。
藉由重複進行上述製程可以形成所希望的厚度的板狀化合物5132(參照圖3D)。
然後，也可以進行平坦化處理。
另外，還可以對形成的板狀化合物5132進行與第四烘焙同樣的烘焙。
將形成的板狀化合物5132黏結到墊板5003(製程S113)。
這裏，示出藉由將In2O3原料、Ga2O3原料及ZnO原料混合、粉碎、漿料化進行成形，並在乾燥、脫脂後在氧氛圍下以1400℃的溫度進行烘焙而得到的化合物(樣本A)的結晶狀態。
利用電子背散射繞射(EBSD：Electron Backscatter Diffraction)法對樣品A的表面結晶狀態進行評價，圖5A示出圖像品質圖(image quality map)，圖5B示出反極圖方點陣圖(inverse pole figure color map)。
藉由EBSD可知樣本A為多晶。另外，雖然沒有圖示，但根據方位分析可知：各晶粒可以以InGaZnO4的繞射電子線(Kikuchi線)圖案分佈，並且不含有用作原料的In2O3原料、Ga2O3原料及ZnO原料的晶粒。
接著，對樣品A進行X線繞射(XRD：X-Ray Diffraction)，對結晶狀態進行評價。XRD使用理學公司製造的ATX-G。在如下條件下進行XRD：利用Out-of-plane法進行2θ/ω掃描，掃描範圍為5deg.至100deg.，步寬為0.02deg.，掃描速度為3.0deg./分。
由圖6可知，樣本A為InGaZnO4結晶，(009)面具有強度比最高的峰值。即：用作樣本A的化合物以高比例具有c軸平行於上表面的法向量的結晶區域。
由此可知，藉由對本實施方式所示的化合物反復進行粉碎、成形、烘焙及加壓處理，c軸配向性逐漸變強。
此外，像這樣形成的濺射靶材可以具有高密度。當濺射靶材的密度增高時，可以增高形成的膜的密度。具體地，可以使濺射靶材的相對密度為90%以上、95%以上或99%以上。
藉由上述方法，可以得到由具有c軸平行於上表面的法向量的結晶區域的高密度的氧化物半導體構成的濺射靶材。
實施方式2
在本實施方式中，對用於進行具有c軸平行於上表面 的法向量的結晶區域的氧化物半導體膜的成膜的成膜裝置進行說明。
首先，使用圖7A和7B對成膜時雜質混入少的成膜裝置的結構進行說明。
圖7A示出多室成膜裝置。該成膜裝置包括：具有三個用於收納基板的盒式介面14的基板供應室11、裝載閉鎖室12a、裝載閉鎖室12b、傳送室13、基板預熱室15、沉積室10a、沉積室10b以及沉積室10c。基板供應室11與裝載閉鎖室12a及裝載閉鎖室12b連接。裝載閉鎖室12a及裝載閉鎖室12b與傳送室13連接。基板預熱室15、沉積室10a、沉積室10b及沉積室10c只與傳送室13連接。各室的連接部設置有閘閥，由此可以使各室獨立地保持為真空狀態。雖然沒有進行圖示，傳送室13具有一個以上的基板傳送機械。這裏，較佳的是基板預熱室15兼作電漿處理室。由於板料送進方式多室成膜裝置能夠在處理與處理之間將基板以暴露於大氣的方式傳送，由此可以抑制雜質吸附到基板上。另外，可以自由地決定成膜、熱處理等的順序。另外，沉積室、裝載閉鎖室及基板預熱室的數目不侷限於上述數目，可以根據設置空間或製程適當地決定。
使用圖8對圖7A所示的沉積室(濺射室)的排氣進行說明。沉積室10具有濺射靶材32以及支撐濺射靶材的靶材架34。
圖8所示的沉積室10藉由閘閥與傳送室13連接，並 且傳送室13藉由閘閥與裝載閉鎖室12連接。
圖8所示的沉積室10藉由品質流量控制器60與精製器54連接。注意，雖然可以根據氣體種類的數目設置精製器54及品質流量控制器60，但是為了方便起見只示出一個而省略其他的。
圖8所示的沉積室10藉由閥與低溫泵58a連接。
圖8所示的傳送室13藉由閥與低溫泵58b連接。
圖8所示的裝載閉鎖室12藉由閥與真空泵59連接。
另外，真空泵59例如可以使用乾燥泵與機械增壓泵串聯連接的泵。此時，真空泵59的機械增壓泵分別與沉積室10及傳送室13藉由閥連接。藉由採用該結構，可以在大氣壓至低真空(0.1Pa至10Pa程度)的情況下使用真空泵59進行排氣，而在進行閥切換後低真空至高真空(1×10-4Pa至1×10-7Pa)的情況下使用低溫泵58a或低溫泵58b進行排氣。
同樣地，使用圖9對圖7A所示的沉積室的一個例子的排氣進行說明。
圖9所示的沉積室10藉由閘閥與傳送室13連接，傳送室13藉由閘閥與裝載閉鎖室12連接。
圖9所示的沉積室10藉由氣體加熱結構62與品質流量控制器60連接，氣體加熱結構62藉由品質流量控制器60與精製器54連接。藉由氣體加熱結構62可以將導入沉積室10的氣體加熱為40℃以上400℃以下、較佳為50℃以上200℃以下。注意，雖然可以根據氣體種類的數目 設置氣體加熱結構62、精製器54及品質流量控制器60，但是為了方便起見只示出一個而省略其他。
圖9所示的沉積室10藉由閥與渦輪分子泵58c連接。另外，渦輪分子泵58c藉由閥設置有作為輔助泵的真空泵59a。真空泵59a可以與真空泵59採用同樣的結構。
另外，圖9所示的沉積室10設置有低溫冷阱66。
已知渦輪分子泵58c能夠穩定地對大分子進行排氣且維修頻率低，因此在生產率上佔有優勢，但是排氫、排水的能力較低。因此，將低溫冷阱66連接於沉積室10，低溫冷阱66對水等的相對來說熔點較高的分子的排氣能力強。低溫冷阱66的製冷機的溫度為100K以下，較佳為80K以下。另外，當低溫冷阱66具有多個製冷機時，較佳的是各個製冷機的溫度不同，這樣可以有效地進行排氣。例如，可以將第一階段的製冷機的溫度設定為100K以下，將第二階段的製冷機的溫度設定為20K以下。
圖9所示的傳送室13分別與低溫泵58d及低溫泵58e藉由閥連接。當只有1台低溫泵時，在低溫泵進行再生時無法進行排氣，但是當並聯連接2台以上的低溫泵時，即使1台進行再生，也可以利用其他的低溫泵進行排氣。另外，低溫泵的再生是指將積存於低溫泵內的分子排出的處理。當低溫泵積存過多分子時其排氣能力下降，因此需要定期進行再生。
圖9所示的裝載閉鎖室12分別與低溫泵58f及真空泵59c藉由閥連接。
真空泵59b分別與沉積室10及傳送室13藉由閥連接。另外，真空泵59b可以與真空泵59採用同樣的結構。
同樣地，使用圖10對圖7A所示的基板預熱室的一個例子的排氣進行說明。
圖10所示的基板預熱室15藉由閘閥與傳送室13連接。另外，傳送室13還藉由閘閥與裝載閉鎖室12連接，但是省略圖示。另外，裝載閉鎖室12的排氣與圖9相同。
圖10所示的基板預熱室15藉由品質流量控制器60與精製器54連接。另外，雖然可以根據氣體種類的數目設置精製器54及品質流量控制器60，但是為了方便起見僅示出一個而對其他的進行省略。
圖10所示的基板預熱室15藉由閥與真空泵59b連接。
基板預熱室15也可以具有能夠設置多個基板的臺階。另外，作為基板預熱室15，例如可以使用電阻發熱體等進行加熱。或者，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光 (電磁波)輻射來加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。氣體使用惰性氣體。
另外，沉積室10及基板預熱室15的背壓為1×10-4Pa以下，較佳為3×10-5Pa以下，更佳的是為1×10-5Pa以下。
另外，在沉積室10及基板預熱室15中，m/z=18的氣體分子的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳的是為3×10-6Pa以下。
另外，在沉積室10及基板預熱室15中，m/z=28的氣體分子的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳的是為3×10-6Pa以下。
另外，在沉積室10及基板預熱室15中，m/z=44的氣體分子的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳的是為3×10-6Pa以下。
另外，沉積室10及基板預熱室15的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。
另外，在沉積室10及基板預熱室15中，m/z=18的氣體分子的洩漏率為1×10-7Pa．m3/s以下，較佳為3×10-8Pa．m3/s以下。
另外，在沉積室10及基板預熱室15中，m/z=28的氣體分子的洩漏率為1×10-5Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。
另外，在沉積室10及基板預熱室15中，m/z=44的氣體分子的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10- 6Pa．m3/s以下。
另外，全壓及分壓可以使用品質分析器進行測量。例如，ULVAC,Inc.製造的四極品質分析器(也稱為Q-mass)。使用Qulee CGM-051即可。另外，洩漏率可以根據利用上述品質分析器測量出的全壓及分壓算出。
洩漏率由外部洩漏及內部洩漏決定。外部洩漏是指：由於微小的孔或密封故障，氣體從真空系統的外部流入的現象。此外，內部洩漏起因於在真空系統中的閥等隔板處的洩漏或從內部構件釋放的氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對處理室的關閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻等包覆的金屬材料。金屬墊片的密合性比O形環高，因此可以降低外部洩漏。此外，藉由利用鈍態的被氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬材料，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成成膜裝置的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述材料覆蓋含有鐵、鉻及鎳等的合金材料。含有鐵、鉻及鎳等的合金材料具有剛性，耐熱且適於加工。在此，藉由對表面的凹凸進行拋光處理等縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上 述成膜裝置的構件。
較佳的是成膜裝置的構件儘量只由金屬材料構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳的是表面覆蓋有較薄的氟化鐵、氧化鋁或氧化鉻等。
另外，當在導入成膜氣體的沉積室前設置精製器時，將精製器到沉積室的管道的長度設置為10m以下，較佳為5m以下，更佳的是為1m以下。藉由將管道的長度設定為10m以下、5m以下或1m以下，可以對應管道長度減少來自管道的釋放氣體的影響。
另外，成膜氣體的管道較佳為使用內部由氟化鐵、氧化鋁或氧化鉻等覆蓋的金屬管道。例如與SUS316L-EP管道相比，上述管道釋放的包含雜質的氣體的量少，而可以抑制雜質混入到成膜氣體。另外，作為管道的接頭，較佳為使用高性能超小型金屬墊片接頭(UPG接頭)。此外，藉由使用金屬材料構成所有管道的材料，與使用樹脂等構成所有管道的材料的情況相比，可以降低所產生的釋放氣體及外部洩漏的影響，所以是較佳的。
雖然存在於沉積室的吸附物吸附於內壁等而不影響沉積室的壓力，但是其是對沉積室進行排氣時產生的釋放氣體的主要原因。所以，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於沉積室內的吸附物脫離預先進行排氣是十分重要的。另外，為了促進吸附物的脫離，也可以對沉積室進行烘烤。藉由進行烘烤，可以 將吸附物的脫離速度提高到十倍左右。烘烤處理以100℃以上450℃以下的溫度進行即可。此時，一邊將惰性氣體導入沉積室一邊去除吸附物，這樣可以提高僅藉由排氣不容易脫離的水等的脫離速度。另外，藉由對導入的惰性氣體以與烘烤溫度相同程度的溫度進行加熱，可以進一步提高吸附物的脫離速度。這裏，作為惰性氣體較佳為使用稀有氣體。另外，根據成膜的膜的種類，也可以使用氧等代替惰性氣體。例如，當進行氧化物的成膜時，有時較佳為使用作為氧化物的主要成分的氧。
或者，較佳的是藉由導入被加熱的稀有氣體等的惰性氣體或氧等提高沉積室內的壓力，並在經過一定時間之後再次對沉積室進行排氣處理。藉由導入被加熱的氣體可以使沉積室內的吸附物脫離，由此降低沉積室內的雜質。另外，較有效的是將該處理反復進行2次以上30次以下，較佳為5次以上15次以下。具體地，藉由導入溫度為40℃以上400℃以下，較佳為50℃以上200℃以下的惰性氣體或氧等來使沉積室內的壓力為0.1Pa以上10kPa以下，較佳為1Pa以上1kPa以下，更較佳為5Pa以上100Pa以下，並將保持壓力的期間設定為1分以上300分以下，較佳為5分以上120分以下，即可。然後，對沉積室進行5分以上300分以下，較佳為10分以上120分以下的排氣。
另外，藉由進行偽成膜也可以進一步提高吸附物的脫離速度。偽成膜是指藉由濺射法等對偽基板進行成膜以在 偽基板及沉積室內壁沉積膜，由此將沉積室內的雜質及沉積室內壁的吸附物密封於膜中。偽基板較佳使用釋放氣體少的材料，例如可以使用與後面說明的基板100相同的材料。藉由進行偽成膜可以降低後面形成的膜中的雜質濃度。另外，可以與烘烤同時進行偽成膜。
圖7B是與圖7A所示的成膜裝置結構不同的成膜裝置。該成膜裝置包括裝載閉鎖室22a、基板預熱室25、沉積室20a、沉積室20b以及裝載閉鎖室22b。裝載閉鎖室22a與基板預熱室25連接，基板預熱室25與沉積室20a連接，沉積室20a與沉積室20b連接，沉積室20b與裝載閉鎖室22b連接。各室連接部設置有閘閥，可以將各室獨立地保持為真空狀態。另外，沉積室20a及沉積室20b與圖7A的沉積室10a、沉積室10b及沉積室10c的結構相同。另外，基板預熱室25與圖7A的基板預熱室15的結構相同。基板只沿著圖7B所示的箭頭的方向傳送，基板的入口與出口不同。由於圖7B的成膜裝置與圖7A的板料送進方式多室成膜裝置不同，不具有傳送室，由此可以減小占地面積。另外，沉積室、裝載閉鎖室及基板預熱室的數目不侷限於上述數目，可以根據設置空間、製程適當地進行選擇。例如，也可以省略沉積室20b，或者也可以設置與沉積室20b連接的第二基板預熱室或第三沉積室。
藉由利用上述成膜裝置進行氧化物半導體膜的成膜，可以抑制雜質混入氧化物半導體膜。並且，藉由利用上述成膜裝置形成接觸於該氧化物半導體膜的膜，可以抑制從 接觸於氧化物半導體膜的膜向氧化物半導體膜的雜質混入。
接著，對具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜的成膜方法進行說明。
作為氧化物半導體膜的成膜，使用實施方式1所示的由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材。
濺射靶材的表面溫度為100℃以下，較佳為50℃以下，更佳的是為室溫程度。對應大面積基板的濺射裝置大多使用大面積的濺射靶材。但是，沒有接縫地製造對應大面積的尺寸的濺射靶材十分困難。在實際製造時，將多個濺射靶材以儘量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當濺射靶材的表面溫度升高時，有時Zn等從該微小的間隙揮發而導致間隙漸漸變大。當間隙變大時，有時墊板的材料及黏合用材料也被濺射，這成為導致雜質濃度變高的主要原因。因此，較佳的是充分冷卻濺射靶材。
具體地，作為墊板使用具有高導電性及高放熱性的金屬材料(具體來說使用Cu)。另外，藉由在墊板內形成水路並使充分量的冷卻水流過水路，可以有效地冷卻濺射靶材。這裏，充分的量的冷卻水根據濺射靶材的大小而不同，例如當採用直徑為300mm的圓形的靶材時，可以將冷卻水量設定為3L/min以上、5L/min以上或10L/min以上。
這裏，利用經典分子動力學計算對一個氬原子碰撞到In-Ga-Zn-O化合物(In：Ga：Zn=1：1：1[原子數比])結晶時的情況進行評價，圖44示出其結果。
另外，使用富士通公司製造的Materials Explorer5.0，在溫度為300K、時間步長為0.01fs、步驟數為1000萬回的條件下進行計算。
另外，使用2688原子的In-Ga-Zn-O化合物的單晶進行計算。另外，使具有300eV能量的氬原子從平行於該單晶的c軸的方向進行碰撞。另外，圖44所示的固定層是以位置不會發生變動的方式固定的層。另外，圖44所示的溫度控制層是一直保持恆定溫度(300K)的層。
圖44示出氬原子碰撞前以及氬原子碰撞100ps後的狀態。
根據圖44可知氬原子碰撞100ps後In-Ga-Zn-O化合物的結晶沿著a-b面劈開。具體地，沿著含有Ga與Zn的面劈開。
由此可知：當離子碰撞濺射靶材的表面時，從濺射靶材中的結晶區域的a-b面劈開，平板狀的濺射粒子剝離。
將基板加熱溫度設定為100℃以上600℃以下，較佳為150℃以上550℃以下，更佳的是為200℃以上500℃以下，並在氧氣體氛圍下形成氧化物半導體膜。氧化物半導體膜的厚度形成為1nm以上40nm以下，較佳為3nm以上20nm以下。成膜時的基板加熱溫度越高得到的氧化物半導體膜的雜質濃度越低。另外，由於在被成膜面容易形成 濺射粒子的金屬鬚，氧化物半導體膜中原子排列有序且高密度化而容易形成多晶或CAAC-OS膜。並且，藉由在氧氣體氛圍下進行成膜，電漿損傷減輕，另外由於不含有稀有氣體等多餘的原子而容易形成多晶或CAAC-OS膜。但是，也可以採用氧氣體與稀有氣體的混合氛圍，在該情況下將氧氣體的比例設定為30體積%以上，較佳為50體積%以上，更較佳為80體積%以上。另外，由於氧化物半導體膜越薄電晶體的通道長度越短，所以可以減少臨界電壓向負方向漂移的現象出現。但是，當氧化物半導體膜過薄時，氧化物半導體膜受到介面散射的顯著影響，因此場效應遷移率可能降低。
另外，當濺射靶材含有Zn時，藉由在氧氣體氛圍下進行成膜，電漿損傷減輕，由此可以獲得不容易發生Zn揮發的膜。
在成膜壓力為0.8Pa以下，較佳為0.4Pa以下，濺射靶材與基板之間的距離為40mm以下，較佳為25mm以下的條件下進行氧化物半導體膜的成膜。藉由在該條件下進行氧化物半導體膜的成膜，可以降低濺射粒子與其他的濺射粒子、氣體分子或離子發生碰撞的頻率。即，可以藉由對應成膜壓力使濺射靶材與基板之間的距離小於濺射粒子、氣體分子或離子的平均自由程，可以降低膜中的雜質濃度。
例如，在壓力為0.4Pa、溫度為25℃(絕對溫度為298K)下的平均自由程為：氫分子(H2)為48.7mm、氦 分子(He)為57.9mm、水分子(H2O)為31.3mm、乙烷分子(CH4)為13.2mm、氖分子(Ne)為42.3mm、氮分子(N2)為23.2mm、一氧化碳分子(CO)為16.0mm、氧分子(O2)為26.4mm、氬分子(Ar)為28.3mm、二氧化碳分子(CO2)為10.9mm、氪分子(Kr)為13.4mm、氙分子(Xe)為9.6mm。另外，當壓力變為2倍時平均自由程變為2分之1，當絕對溫度變為2倍時平均自由程變為2倍。
平均自由程由壓力、溫度及分子的直徑決定。當壓力及溫度一定時，分子的直徑越大平均自由程越短。另外，各分子的直徑為：H2為0.218nm、He為0.200nm、H2O為0.272nm、CH4為0.419nm、Ne為0.234nm、N2為0.316nm、CO為0.380nm、O2為0.296nm、Ar為0.286nm、CO2為0.460nm、Kr為0.415nm、Xe為0.491nm。
因此，分子的直徑越大平均自由程越短，並且當被包含於膜中時，由於分子直徑大而會妨礙結晶區域的生長。為此，例如，可以說具有Ar以上的直徑的分子容易成為雜質。
這裏，利用經典分子動力學計算對對In-Ga-Zn-O結晶層間添加CO2時是否能夠維持結晶結構進行了評價。
圖26是In-Ga-Zn-O結晶的示意圖，CO2被添加到圖26的箭頭所示的層中。將CO2的添加量設定為與In-Ga-Zn-O結晶的所有原子的比率成為0.07%(5.19×1019個 /cm3)、0.15%(1.04×1020個/cm3)、0.22%(1.65×1020個/cm3)、0.30%(2.08×1020個/cm3)、0.37%(2.60×1020個/cm3)、0.44%(3.11×1020個/cm3)、0.52%(3.63×1020個/cm3)、0.59%(4.15×1020個/cm3)或0.67%(4.67×1020個/cm3)。
另外，使用富士通公司製造的Materials Explorer5.0，在溫度為298K、壓力為1氣壓、時間步長為0.2fs、步驟數為500萬回的條件下進行計算。
其結果，當CO2的添加比例為0.07%至0.52%時，保持In-Ga-Zn-O結晶，當CO2的添加比例為0.59%至0.67%時，不能保持In-Ga-Zn-O結晶。
由此可知：為了獲得In-Ga-Zn-O結晶，需要使CO2與In-Ga-Zn-O結晶所有原子的比例設置為0.52%以下或小於0.59%。
接著，進行加熱處理。加熱處理在減壓氛圍、惰性氛圍或氧化氛圍下進行。利用加熱處理可以降低氧化物半導體膜中的雜質濃度。
作為加熱處理，較佳的是在減壓氛圍或惰性氛圍下進行加熱處理之後，在保持溫度的情況下將氛圍切換為氧化氛圍再進行加熱處理。這是因為如下緣故：當在減壓氛圍下或惰性氛圍下進行加熱處理時，可以減少氧化物半導體膜中的雜質濃度，但是在同時產生氧缺損。藉由在氧化氛圍下進行加熱處理，可以減少此時產生的氧缺損。
除了進行成膜時的基板加熱之外，藉由在成膜之後對 氧化物半導體膜進行加熱處理，可以降低氧化物半導體膜中的雜質濃度。
具體地，可以使利用二次離子質譜分析(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜中的氫濃度在小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳的是為1×1018atoms/cm3以下，進一步較佳的是為5×1017atoms/cm3以下。
另外，可以使利用SIMS測量的氧化物半導體膜中的氮濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳的是為1×1018atoms/cm3以下，進一步較佳的是為5×1017atoms/cm3以下。
另外，可以使利用SIMS測量的氧化物半導體膜中的碳濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳的是為1×1018atoms/cm3以下，進一步較佳的是為5×1017atoms/cm3以下。
另外，可以使氧化物半導體膜的根據熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)分析的m/z=2(氫分子等)的氣體分子、m/z=18的氣體分子、m/z=28的氣體分子及m/z=44的氣體分子的釋放量分別為1×1019個/cm3以下，較佳為1×1018個/cm3以下。
另外，利用TDS分析測量釋放量的方法參照後面說明的氧原子的釋放量的測量方法。
這裏，對在本實施方式所示的成膜裝置的沉積室中進行氧化物半導體膜的成膜時的各分子的分壓進行說明。另 外，利用ULVAC,Inc.製造的四極品質分析器Qulee CGM-051測量成膜時的全壓及分壓。
在基板加熱溫度為150℃、濺射靶材為In-Ga-Zn-O化合物靶材(In：Ga：Zn=1：1：1[原子數比])、氬為50sccm且氧為50sccm、電力為9kW(AC)、基板-靶材間距離為150mm的條件下進行氧化物半導體膜的成膜。
圖45示出成膜開始100s後的全壓、m/z=2的分壓、m/z=18的分壓、m/z=28的分壓、m/z=40的分壓及m/z=44的分壓。
根據圖45可知：當使用本實施方式所示的成膜裝置時，成膜時的m/z=2的分壓、m/z=18的分壓、m/z=28的分壓及m/z=44的分壓分別為1.5×10-4Pa、5×10-5Pa、3×10-5Pa及8×10-5Pa之小，由此可知成膜時不容易發生雜質的混入。
藉由使用上述成膜裝置可以獲得具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜。由於具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜具有優良的半導體特性，因此將其用於電晶體時可以獲得高可靠性。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式3
使用圖11A至圖16B對使用利用實施方式1所示的濺射靶材及實施方式2所示的成膜裝置形成的氧化物半導 體膜的電晶體進行說明。
圖11A至圖14B所示的電晶體由於光微影製程數少而在生產率上佔有優勢。因而圖11A至圖14B所示的電晶體適用於電晶體尺寸大的顯示裝置等。
首先，對圖11A和11B所示的電晶體的結構進行說明。圖11A是電晶體的俯視圖。圖11B是對應於圖11A所示的點劃線A-B的剖面圖。
圖11B所示的電晶體包括：基板100；設置在基板100上的基底絕緣膜102；設置在基底絕緣膜102上的氧化物半導體膜106；氧化物半導體膜106上的以至少接觸於氧化物半導體膜106的一部的方式設置的一對電極116；以覆蓋氧化物半導體膜106及一對電極116的方式設置的閘極絕緣膜112；以隔著閘極絕緣膜112與氧化物半導體膜106重疊的方式設置的閘極電極104。
這裏，氧化物半導體膜106使用實施方式1所示的由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材進行成膜。另外，氧化物半導體膜106使用實施方式2所示的成膜裝置進行成膜。
將氧化物半導體膜106的厚度設定為1nm以上50nm以下。較佳的是其厚度為3nm以上20nm以下。尤其是在通道長度為30nm以下的電晶體中，藉由將氧化物半導體膜106的厚度設定為5nm左右電晶體的通道長度變短，所以可以抑制臨界電壓向負方向漂移的現象出現而具有穩定的電特性。
較佳的是氧化物半導體膜106至少含有In及Zn。另外，較佳的是氧化物半導體膜106除了In及Zn之外還含有用來降低電晶體電特性不均勻的Ga、Sn、Hf或Al。
或者，除了In及Zn之外，氧化物半導體膜106還可以含有用來降低電晶體電特性不均勻的選自La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu中的一種以上的鑭系元素。
作為氧化物半導體膜106，例如可以使用In-Zn-O化合物、Sn-Zn-O化合物、Al-Zn-O化合物、Zn-Mg-O化合物、Sn-Mg-O化合物、In-Mg-O化合物、In-Ga-O化合物、In-Al-Zn-O化合物、In-Sn-Zn-O化合物、Sn-Ga-Zn-O化合物、Al-Ga-Zn-O化合物、Sn-Al-Zn-O化合物、In-Hf-Zn-O化合物、In-La-Zn-O化合物、In-Ce-Zn-O化合物、In-Pr-Zn-O化合物、In-Nd-Zn-O化合物、In-Sm-Zn-O化合物、In-Eu-Zn-O化合物、In-Gd-Zn-O化合物、In-Tb-Zn-O化合物、In-Dy-Zn-O化合物、In-Ho-Zn-O化合物、In-Er-Zn-O化合物、In-Tm-Zn-O化合物、In-Yb-Zn-O化合物、In-Lu-Zn-O化合物、In-Sn-Ga-Zn-O化合物、In-Hf-Ga-Zn-O化合物、In-Al-Ga-Zn-O化合物、In-Sn-Al-Zn-O化合物、In-Sn-Hf-Zn-O化合物、In-Hf-Al-Zn-O化合物代替In-Ga-Zn-O化合物。此時，可以參照實施方式1所示的濺射靶材的製造方法，適當地改變原料來製造濺射靶材。
例如，使用In-Sn-Zn-O化合物的電晶體比較易於獲 得高場效應遷移率。具體地，可以使電晶體的場效應遷移率為31cm2/Vs以上、40cm2/Vs以上、60cm2/Vs以上、80cm2/Vs以上或100cm2/Vs以上。另外，即使採用In-Sn-Zn-O化合物之外的化合物(例如In-Ga-Zn-O化合物)，藉由降低缺陷密度也可以提高場效應遷移率。
當作為氧化物半導體膜106使用In-Zn-O化合物時，原子數比為In/Zn=0.5以上且50以下，較佳為In/Zn=1以上且20以下，更佳的是為In/Zn=1.5以上且15以下。藉由將Zn的原子數比設定為上述範圍內，可以提高電晶體的場效應遷移率。這裏，化合物的原子數比較佳的是為當In：Zn：O=X：Y：Z時，Z>1.5X+Y。
作為氧化物半導體膜106，可以使用以化學式InMO3(ZnO)m(m>0)表示的材料。在此，M表示選自Zn、Ga、Al、Mn、Sn、Hf及Co中的一種或多種金屬元素。例如，作為M，也可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。
為了降低電晶體的截止電流，氧化物半導體膜106選擇能隙為2.5eV以上，較佳為2.8eV以上，更佳的是為3.0eV以上的材料。
另外，較佳的是氧化物半導體膜106為鹼金屬及鹼土金屬等被降低的雜質濃度極低的氧化物半導體膜。當氧化物半導體膜106具有上述雜質時，因由雜質形成的能階能隙內發生複合而導致電晶體的截止電流增大。
另外，作為氧化物半導體膜106中的鹼金屬濃度，利 用SIMS測量的鈉濃度為5×1016atoms/cm3以下，較佳為1×1016atoms/cm3以下，更佳的是為1×1015atoms/cm3以下。同樣地，鋰濃度為5×1015atoms/cm3以下，較佳為1×1015atoms/cm3以下。同樣地，鉀濃度為5×1015atoms/cm3以下，較佳為1×1015atoms/cm3以下。
藉由使用上述氧化物半導體膜106可以減小電晶體的截止電流。例如，可以使電晶體的通道長度為3μm、通道寬度為1μm時的截止電流成為1×10-18A以下、1×10-21A以下或1×10-24A以下。因此，可以製造具有優良的資料保持特性的耗電量小的記憶單元。
儘管對基板100沒有太大的限制，但是，基板100需要至少具有能夠承受後面的熱處理程度的耐熱性。例如，作為基板100，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，還可以採用使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、使用矽鍺等的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽晶片)基板等，並且較佳為將在上述基板上設置有半導體元件的基板作為基板100。
此外，基板100也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，將電晶體剝離並將該電晶體轉置到撓性基板的基板100上。在此情況下，較佳的是在不具有撓性的基板和電晶體之間設置剝離層。
基底絕緣膜102可以使用選自氧化矽、氧氮化矽、氮 氧化矽、氮化矽、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭和氧化鎂中的一種以上形成的單層或疊層。
較佳的是基底絕緣膜102具有充分的平坦性。明確而言，以平均粗糙度(Ra)成為1nm以下，較佳為0.3nm以下，更佳的是為0.1nm以下的方式設置基底絕緣膜102。藉由採用上述數值以下的Ra，易於在氧化物半導體膜106中形成結晶區域。在此，Ra是為了可以應用於面而將在JIS B0601中定義的中心線平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下算式1定義。
另外，在算式1中，S0表示測定面(由座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)的四個點表示的四邊形的區域)的面積，Z0表示測定面的平均高度。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對Ra進行評價。
氧氮化矽是指在其組成上氧含量多於氮含量的物質，例如，包含50原子%以上且70原子%以下的氧、0.5原子%以上且15原子%以下的氮、25原子%以上且35原子%以下的矽以及0原子%以上且10原子%以下的氫的物質。 另外，氮氧化矽是指在其組成上氮含量多於氧含量的物質，例如，包含5原子%以上且30原子%以下的氧、20原子%以上且55原子%以下的氮、25原子%以上且35原子%以下的矽以及10原子%以上且25原子%以下的氫的物質。注意，上述範圍是使用盧瑟福背散射分析(RBS：Ruthcrford Backscattering Spectrometry)和氫前方散射分析(HFS：Hydrogen Forward Scattering Spectrometry)來進行測量時的範圍。此外，構成元素的組成的總計不超過100原子%。
此外，基底絕緣膜102較佳為使用藉由加熱處理釋放氧的絕緣膜。
“藉由加熱處理釋放氧”是指當利用TDS分析時，換算為氧原子時的氧的釋放量為1.0×1018atoms/cm3以上或3.0×1020atoms/cm3以上。
在此，以下說明利用TDS分析換算為氧原子的氧的釋放量的測量方法。
進行TDS分析時的氣體的釋放量與離子強度的積分值成正比。因此，可以根據測量的離子強度的積分值和標準樣本的基準值的比率計算出氣體的釋放量。標準樣本的基準值是指在包含所定密度的原子的樣本中該原子密度與相當於該原子的離子強度的積分值所成的比例。
例如，根據作為標準樣本的含有既定密度的氫的矽晶片的TDS分析結果以及絕緣膜的TDS分析結果，可以藉由算式2求出絕緣膜中的氧分子的釋放量(NO2)。這 裏，假定以藉由TDS分析得到的被檢測出為質量數32的氣體都來源於氧分子。作為質量數32的氣體，有CH3OH，但是CH3OH存在的可能性較低，所以這裏不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極微量，所以也不考慮到該氧分子。
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是對絕緣膜進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於算式2的詳細說明，可以參照日本專利申請公開平6-275697公報。注意，使用由電子科學公司製造的熱脫附裝置EMD-WA1000S/W，並將包含1×1016atoms/cm3的氫原子的矽晶片用作標準樣本，來對上述絕緣膜的氧的釋放量進行測量。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的離子化率算出。另外，因為上述的α包括氧分子的離子化比率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
在上述結構中，作為藉由加熱處理釋放氧的膜也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，每單位體積中含有的氧原子多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜法而測定的值。
藉由從基底絕緣膜102對氧化物半導體膜106供應氧，可以降低氧化物半導體膜106與基底絕緣膜102之間的介面能階密度。由此可以抑制因電晶體的工作載子在氧化物半導體膜106與基底絕緣膜102之間的介面被俘獲，從而可以獲得可靠性高的電晶體。
並且，有時因氧化物半導體膜106的氧缺損而產生電荷。一般來說，有時氧化物半導體膜106中的氧缺損的一部分成為施體，而產生成為載子的電子。其結果，電晶體的臨界電壓漂移到負方向。因此，藉由從基底絕緣膜102對氧化物半導體膜106供應充分的氧，較佳的是使氧化物半導體膜106含有過剩的氧，可以降低導致臨界電壓向負方向漂移的氧化物半導體膜106的氧缺損。
過剩氧主要是存在於氧化物半導體膜106的晶格之間的氧，其氧濃度為1×1016atoms/cm3以上2×1020atoms/cm3以下的範圍內。藉由將存在於氧化物半導體膜106的晶格之間的氧的濃度設定為上述範圍內，結晶不會發生變形等而不破壞結晶區域，因此是較佳的。
一對電極116可以使用選自Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta、W以及這些元素的氮化物、 氧化物及合金中的一種以上形成的單層或疊層。或者，也可以使用至少含有In及Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn-O-N化合物等。
閘極絕緣膜112可以使用選自與基底絕緣膜102同樣的材料形成。
閘極電極104可以使用選自與一對電極116同樣的材料形成。
接著，對圖12A和12B所示的電晶體的結構進行說明。圖12A是電晶體的俯視圖。圖12B是對應於圖12A所示的點劃線A-B的剖面圖。
圖12B所示的電晶體包括：基板100；設置在基板100上的基底絕緣膜102；設置在基底絕緣膜102上的一對電極216；一對電極216上的以至少接觸於一對電極216及基底絕緣膜102的一部分的方式設置的氧化物半導體膜206；以覆蓋一對電極216及氧化物半導體膜206的方式設置的閘極絕緣膜212；以隔著閘極絕緣膜212與氧化物半導體膜206重疊的方式設置的閘極電極204。
另外，一對電極216、氧化物半導體膜206、閘極絕緣膜212及閘極電極204可以分別使用與一對電極116、氧化物半導體膜106、閘極絕緣膜112及閘極電極104相同的方法及相同的材料形成。
接著，對圖13A和13B所示的電晶體的結構進行說明。圖13A是電晶體的俯視圖。圖13B是對應於圖13A所示的點劃線A-B的剖面圖。
圖13B所示的電晶體包括：基板100；設置在基板100上的閘極電極304；以覆蓋閘極電極304的方式設置的閘極絕緣膜312；以隔著閘極絕緣膜312與閘極電極304重疊的方式設置的氧化物半導體膜306；氧化物半導體膜306上的以至少接觸於氧化物半導體膜306的一部分的方式設置的一對電極316；以覆蓋氧化物半導體膜306及一對電極316的方式設置的保護絕緣膜318。
另外，一對電極316、氧化物半導體膜306、閘極絕緣膜312及閘極電極304可以分別使用與一對電極116、氧化物半導體膜106、閘極絕緣膜112及閘極電極104相同的方法及相同的材料形成。
另外，保護絕緣膜318可以使用選自與基底絕緣膜102同樣的材料形成。
接著，對圖14A和14B所示的電晶體的結構進行說明。圖14A是電晶體的俯視圖。圖14B是對應於圖14A所示的點劃線A-B的剖面圖。
圖14B所示的電晶體包括：基板100；設置在基板100上的閘極電極304；以覆蓋閘極電極304的方式設置的閘極絕緣膜312；設置在閘極絕緣膜312上的一對電極416；一對電極416上的以至少接觸於一對電極416及閘極絕緣膜312的一部分的方式設置的氧化物半導體膜406；以覆蓋一對電極416及氧化物半導體膜406的方式設置的保護絕緣膜418。
另外，一對電極416、氧化物半導體膜406及保護絕 緣膜418可以分別使用與一對電極116、氧化物半導體膜106及保護絕緣膜318相同的方法及相同的材料形成。
雖然圖15A至圖16B所示的電晶體比圖11A至圖14B所示的電晶體製程稍微複雜，但是由於寄生電容小則通道長度短，而不容易發生臨界電壓向負方向漂移的現象，因此適用於要求優良電特性的微型電晶體。
接著，對圖15A至15C所示的電晶體的結構進行說明。圖15A是電晶體的俯視圖。圖15B及15C是對應於圖15A所示的點劃線A-B的剖面圖。
圖15B所示的電晶體包括：基板100；設置在基板100上的基底絕緣膜502；設置在基底絕緣膜502周圍的保護膜520；設置在基底絕緣膜502及保護膜520上的包括高電阻區域506a及低電阻區域506b的氧化物半導體膜506；設置在氧化物半導體膜506上的閘極絕緣膜512；以隔著閘極絕緣膜512重疊於氧化物半導體膜506的方式設置的閘極電極504；以接觸於閘極電極504的側面的方式設置的側壁絕緣膜524；氧化物半導體膜506上的以至少接觸於氧化物半導體膜506的一部分的方式設置的一對電極516；以覆蓋閘極電極504、側壁絕緣膜524及一對電極516的方式設置的保護絕緣膜518；以藉由設置在保護絕緣膜518中的開口部與一對電極516接觸的方式設置的佈線522。
另外，一對電極516、閘極絕緣膜512、保護絕緣膜518及閘極電極504可以分別使用與一對電極116、閘極 絕緣膜112、保護絕緣膜318及閘極電極104相同的方法及相同的材料形成。
另外，可以以如下方法設置氧化物半導體膜506：以閘極電極504為掩模，隔著閘極絕緣膜添加能夠降低氧化物半導體膜的電阻值的雜質來形成低電阻區域506b。此時，沒有被添加雜質的區域成為高電阻區域506a。另外，作為雜質可以使用磷、氮或硼等。在添加雜質後進行用於活性化的在250℃以上650℃以下的溫度下的加熱處理。另外，與離子摻雜法相比，較佳為使用離子植入法進行雜質添加，這是由於使用離子植入法時氧化物半導體膜中的氫混入少。但是，並不排除離子摻雜法。
另外，也可以以如下方法設置氧化物半導體膜506：以閘極電極504及側壁絕緣膜524為掩模，隔著閘極絕緣膜添加能夠降低氧化物半導體膜的電阻值的雜質來形成低電阻區域506b。此時，沒有被添加雜質的區域成為高電阻區域506a。具體地，與側壁絕緣膜524重疊的區域不是低電阻區域506b而是高電阻區域506a(參照圖15C)。
另外，藉由隔著閘極絕緣膜添加雜質，可以降低對氧化物半導體膜添加雜質時產生的損傷。但是，也可以不隔著閘極絕緣膜地注入雜質。
另外，可以藉由對與基底絕緣膜102使用相同的方法及相同的材料形成的絕緣膜進行加工形成溝槽部分來形成基底絕緣膜502。
另外，保護膜520可以藉由以填埋設置於基底絕緣膜502中的溝槽部分的方式形成絕緣膜，然後進行CMP處理來形成。
保護膜520可以使用氮氧化矽、氮化矽、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭及氧化鎂中的一種以上形成的單層或疊層。
例如，較佳的是保護膜520具有如下性質：即使在250℃以上且450℃以下，較佳為150℃以上且800℃以下的溫度範圍內進行一個小時的加熱處理也不會使氧透過。
由於保護膜520具有上述性質，所以藉由將保護膜520設置在基底絕緣膜502的周圍，可以抑制因加熱處理從基底絕緣膜502釋放的氧擴散到電晶體的外部。如此，氧被保持於基底絕緣膜502中，由此可以防止電晶體的場效應遷移率降低，從而可以降低臨界電壓不均勻並提高可靠性。
但是，也可以採用不設置保護膜520的結構。
側壁絕緣膜524藉由在覆蓋閘極電極504形成絕緣膜之後對該絕緣膜進行蝕刻而形成。蝕刻使用各向異性高的蝕刻方法。可以藉由對絕緣膜進行各向異性高的蝕刻製程以自對準的方式形成側壁絕緣膜524。例如，較佳為使用乾蝕刻法。作為用於乾蝕刻法的蝕刻氣體，例如可以舉出三氟甲烷、八氟環丁烷、四氟化碳等的含氟氣體。也可以對蝕刻氣體添加稀有氣體或氫。乾蝕刻法較佳為使用對基板施加高頻電壓的反應性離子蝕刻法(RIE法)。
另外，佈線522可以使用選自與閘極電極104同樣的材料形成。
接著，對圖16A和16B所示的電晶體的結構進行說明。圖16A是電晶體的俯視圖。圖16B是對應於圖16A所示的點劃線A-B的剖面圖。
圖16B所示的電晶體包括：基板100；設置在基板100上的具有溝槽部分的基底絕緣膜602；設置在基底絕緣膜602的溝槽部分中的一對電極616；設置在基底絕緣膜602及一對電極616上的包括高電阻區域606a及低電阻區域606b的氧化物半導體膜606；設置在氧化物半導體膜606上的閘極絕緣膜612；以隔著閘極絕緣膜612重疊於氧化物半導體膜606的方式設置的閘極電極604；以覆蓋閘極絕緣膜612及閘極電極604的方式設置的保護絕緣膜618；以藉由設置在保護絕緣膜618、閘極絕緣膜612及氧化物半導體膜606中的開口部與一對電極616接觸的方式設置的佈線622。
另外，閘極絕緣膜612、保護絕緣膜618、氧化物半導體膜606、佈線622及閘極電極604可以分別使用與閘極絕緣膜112、保護絕緣膜318、氧化物半導體膜506、佈線522及閘極電極104相同的方法及相同的材料形成。
另外，可以藉由對與基底絕緣膜102使用相同的方法及相同的材料形成的絕緣膜進行加工形成溝槽部分來形成基底絕緣膜602。
另外，一對電極616可以藉由以填埋設置於基底絕緣 膜602中的溝槽部分的方式形成導電膜，然後進行CMP處理來形成。
下面，使用圖27至圖30C對電晶體的場效應遷移率進行說明。
不僅限於使用氧化物半導體的情況，由於多種原因測量出的電晶體的場效應遷移率總是比其應該有的場效應遷移率低。半導體內部的缺陷或半導體與絕緣膜的介面的缺陷是導致場效應遷移率下降的主要原因。這裏，使用Levinson模型，理論性地導出假定半導體內部不存在缺陷時的場效應遷移率。
將本來的電晶體的場效應遷移率設定為μ0，並以算式3示出假定半導體中存在某種位能障壁(晶界等)時測量到的場效應遷移率μ。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。另外，在Levinson模式中假定位能障壁的高度E起因於缺陷，並以算式4表示。
在此，e是元電荷，N是通道內的單位面積的平均缺陷密度，ε是半導體的介電常數，n是通道的單位面積的載子密度，COX是單位元面積的閘極絕緣膜電容，Vgs是 閘極電壓，t是通道厚度。另外，當半導體層的厚度為30nm以下時，通道厚度可以與半導體層的厚度相同。
線性區域中的汲極電流Ids由算式5表示。
在此，L是通道長度，W是通道寬度，這裏L與W都為10μm。此外，Vds是汲極電壓。
算式6表示對算式5的兩邊取對數時的算式。
由於算式6的右邊為Vgs的函數，因此根據以ln(Ids/Vgs)為縱軸並以1/Vgs為橫軸繪製實際測量值得到的圖表的直線的傾斜度可以求出缺陷密度N。即，可以根據電晶體的Vgs-Ids特性求出半導體中的缺陷密度N。
半導體中的缺陷密度N取決於半導體成膜時的基板加熱溫度。當作為半導體採用使用In、Sn及Zn的比率為In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O濺射靶材成膜的氧化物半導體時，氧化物半導體中的缺陷密度N為1×1012/cm2左右。
當根據上述氧化物半導體中的缺陷密度N利用算式3及算式4進行計算時，本來的電晶體的場效應遷移率μ0為120cm2/Vs。由此可知，氧化物半導體中及氧化物半導體與與其接觸的閘極絕緣膜的介面沒有缺陷，即理想的電晶 體的場效應遷移率μ0為120cm2/Vs。但是，缺陷多的氧化物半導體的電晶體的場效應遷移率μ為30cm2/Vs左右。
另外，即使半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣膜之間的介面散射的影響。由算式7表示距閘極絕緣膜介面x遠的位置上的場效應遷移率μ1。
這裏，D是因閘極電極產生的電場強度，B是常數，1是因介面散射的影響而產生的深度。B及1可以藉由實測電晶體的電特性而求出，根據上述使用氧化物半導體的電晶體的電特性的實測可以求出B=4.75×107cm/s、1=10nm。可知當D增加，即Vgs變高時，算式7的第2項也增加，所以場效應遷移率μ1降低。
圖27示出氧化物半導體中及氧化物半導體與與其接觸的閘極絕緣膜的介面沒有缺陷，即理想的電晶體的場效應遷移率μ2的計算結果。另外，計算使用Synopsys公司製造的Sentaurus Device，並且將氧化物半導體的能隙設定為2.8eV、電子親和力設定為4.7eV、相對介電常數設定為15、厚度設定為15nm。並且，將閘極的功函數設定為5.5eV，將源極及汲極的功函數設定為4.6eV。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。另外，將通道長度及通道寬度分別設定為10μm，並將Vds設定為0.1V。
根據圖27可知：在Vgs為1V附近，場效應遷移率μ2 具有100cm2/Vs以上的峰值，但是當vgs變高時，介面散射的影響變大而效應遷移率μ2降低。
圖28A至圖30C示出當對該理想的電晶體進行微型化時的計算結果。另外，計算假定使用圖15A至15C所示的結構的電晶體。
這裏，將低電阻區域506b的電阻率設定為2×10-3Ωcm、閘極電極504的寬度設定為33nm、側壁絕緣膜524的寬度設定為5nm、通道寬度設定為40nm。另外，雖然為了方便起見，將通道區記載為高電阻區域506a，但是，這裏假定通道區為本質半導體。
計算使用Synopsys公司製造的Sentaurus Device。圖28A至28C示出圖15B所示的結構的電晶體的Ids(實線)及場效應遷移率μ(虛線)的Vgs依賴性。另外，Ids在是將Vds為1V的情況下計算的，場效應遷移率μ是在Vds為0.1V的情況下計算的。這裏，圖28A示出閘極絕緣膜的厚度為15nm的情況，圖28B示出厚度為10nm的情況，圖28C示出厚度為5nm的情況。
圖28A至28C示出：隨著閘極絕緣膜變薄，截止狀態(這裏指Vgs為-3V至0V的範圍)的汲極電流Ids降低，而場效應遷移率μ的峰值和導通狀態(這裏指Vgs為0V至3V的範圍)的汲極電流Ids沒有明顯的變化。由圖28A至28C可知Vgs為1V附近時Ids超過作為半導體裝置的記憶體等所需要的10μA。
同樣地對圖15C所示的電晶體進行計算。圖15C所 示的電晶體與圖15B所示的電晶體的不同之處在於其具有包括高電阻區域507a及低電阻區域507b的氧化物半導體膜507。具體地，圖15C所示的電晶體的氧化物半導體膜507的與側壁絕緣膜524重疊的區域屬於高電阻區域507a。即，該電晶體的偏置區的寬度為側壁絕緣膜524的寬度。另外，偏置區的寬度也稱為偏置長(Loff)(參照圖15A)。另外，為了方便起見將Loff的左右設定為相同寬度。
圖29A至29C示出圖15C所示的電晶體的Loff為5nm時的汲極電流Ids(實線)及場效應遷移率μ(虛線)的Vgs依賴性。另外，Ids是在將Vds為1V的情況下計算的，場效應遷移率μ是在Vds為0.1V的情況下計算的。這裏，圖29A示出閘極絕緣膜的厚度為15nm的情況，圖29B示出厚度為10nm的情況，圖29C示出厚度為5nm的情況。
另外，圖30A至30C示出根據圖15C所示的電晶體的結構的Loff為15nm時的電晶體的汲極電流Ids(實線)及場效應遷移率μ(虛線)的Vgs依賴性。另外，Ids是在將Vds為1V的情況下計算的，場效應遷移率μ是在Vds為0.1V的情況下計算的。這裏，圖30A示出閘極絕緣膜的厚度為15nm的情況，圖30B示出厚度為10nm的情況，圖30C示出厚度為5nm的情況。
根據圖29A至圖30C所示的計算結果可知：其與圖28A至28C同樣都是隨著閘極絕緣膜變薄，截止狀態(這 裏指Vgs為-3V至0V的範圍)的汲極電流Ids降低，而場效應遷移率μ的峰值和導通狀態(這裏指Vgs為0V至3V的範圍)的汲極電流Ids沒有明顯的變化。
另外，場效應遷移率μ的峰值在圖28A至28C中為80cm2/Vs左右，但是在圖29A至29C中為60cm2/Vs左右，而在圖30A至30C中為40cm2/Vs左右，由此可知場效應遷移率μ的峰值隨著Loff的增加而降低。此外，截止狀態的Ids也具有同樣的傾向。另一方面，導通狀態的Ids隨著偏置長Loff的增加而減少，但是與截止狀態的Ids的降低相比平緩得多。另外，由各計算結果可知Vgs為1V附近時Ids超過作為半導體裝置的記憶體等所需要的10μA。
接著，對使用氧化物半導體的電晶體的電特性進行說明。
圖31A和31B是示出製造的電晶體(樣本1及樣本2)的結構的俯視圖及剖面圖。圖31A是電晶體的俯視圖。另外，圖31B是對應於圖31A的點劃線A-B的剖面圖。
圖31B所示的電晶體包括：基板700；設置在基板700上的基底絕緣膜702；設置在基底絕緣膜702上的氧化物半導體膜706；接觸於氧化物半導體膜706的一對電極716；設置在氧化物半導體膜706及一對電極716上的閘極絕緣膜712；以隔著閘極絕緣膜712與氧化物半導體膜706重疊的方式設置的閘極電極704；以覆蓋閘極絕緣 膜712及閘極電極704的方式設置的層間絕緣膜718；藉由設置在層間絕緣膜718中的開口部與一對電極716連接的佈線722；以覆蓋層間絕緣膜718及佈線722的方式設置的保護絕緣膜728。
基板700使用玻璃基板，基底絕緣膜702使用氧化矽膜，氧化物半導體膜706使用In-Sn-Zn-O膜，一對電極716使用鎢膜，閘極絕緣膜712使用氧化矽膜，閘極電極704使用氮化鉭膜與鎢膜的疊層結構，層間絕緣膜718使用氧氮化矽膜與聚醯亞胺膜的疊層結構，佈線722使用以鈦膜、鋁膜、鈦膜順序形成的疊層結構，保護絕緣膜728使用聚醯亞胺膜。
另外，在圖31A所示的結構的電晶體中，將閘極電極704與一對電極716重疊的部分的寬度稱為Lov。同樣地，將一對電極716的從氧化物半導體膜706超出的部分的寬度稱為dW。
以下對圖31B所示的結構的電晶體(樣本1及樣本2)的製造方法進行說明。
首先，在氬氛圍下對基板700的表面進行電漿處理。利用濺射裝置對基板700一側施加200W(RF)的偏壓功率進行3分鐘電漿處理。
接著，在保持真空狀態的情況下，形成300nm厚的作為基底絕緣膜702的氧化矽膜。
在氧氛圍下利用濺射裝置以1500W(RF)功率形成氧化矽膜。濺射靶材使用石英濺射靶材。另外，將成膜時 的基板加熱溫度設定為100℃。
接著，對基底絕緣膜702的上表面進行CMP處理，以使其表面達到Ra=0.2nm程度來對其進行平坦化。
接著，形成15nm厚的為氧化物半導體膜的In-Sn-Zn-O膜。
In-Sn-Zn-O膜利用濺射裝置在氬：氧=2：3[體積比]的混合氣氛下以100W(DC)功率形成。濺射靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O濺射靶材。另外，成膜時的基板加熱溫度為200℃。
接著，在650℃的溫度下僅對樣本2進行加熱處理。作為加熱處理，首先在氮氛圍下進行一個小時的加熱處理，然後在保持溫度的情況下，再在氧氛圍下進行一個小時的加熱處理。
接著，藉由光微影製程加工氧化物半導體膜來形成氧化物半導體膜706。
接著，形成50nm厚的鎢膜。
鎢膜利用濺射裝置在氬氛圍下以1000W(DC)功率形成。另外，成膜時的基板加熱溫度為200℃。
接著，藉由光微影製程對鎢膜進行加工由此形成一對電極716。
接著，形成作為閘極絕緣膜712的100nm厚的氧化矽膜。另外，氧化矽膜的相對介電常數為3.8。
使用與基底絕緣膜702相同的方法形成作為閘極絕緣膜712的氧化矽膜。
接著，依次形成15nm厚的氮化鉭膜和135nm厚的鎢膜。
氮化鉭膜利用濺射裝置在氬：氮=5：1的混合氛圍下以1000W(DC)功率形成。另外，成膜時不對基板進行加熱。
鎢膜利用濺射裝置在氬氛圍下以4000W(DC)功率形成。另外，成膜時的基板加熱溫度為200℃。
接著，藉由光微影製程對氮化鉭膜及鎢膜進行加工來形成閘極電極704。
接著，形成300nm厚的成為層間絕緣膜718的氧氮化矽膜。
成為層間絕緣膜718的氧氮化矽膜利用PCVD設備在甲矽烷：一氧化二氮=1：200的混合氛圍下以35W(RF)功率形成。另外，成膜時的基板加熱溫度為325℃。
接著，藉由光微影製程對成為層間絕緣膜718的氧氮化矽膜進行加工。
接著，形成1500nm厚的成為層間絕緣膜718的感光性聚醯亞胺。
接著，使用在對成為層間絕緣膜718的氧氮化矽膜的光微影製程中使用的光掩模對成為層間絕緣膜718的感光性聚醯亞胺進行曝光，然後進行顯影，並藉由進行使感光性聚醯亞胺膜固化的加熱處理形成包括氧氮化矽膜和感光性聚醯亞胺膜的層間絕緣膜718。加熱處理在氮氛圍下以300℃的溫度進行。
接著，依次形成50nm厚的鈦膜、100nm厚的鋁膜及5nm厚的鈦膜。
兩層鈦膜都利用濺射裝置在氬氛圍下以1000W(DC)功率形成。另外，成膜時不對基板進行加熱。
鋁膜利用濺射裝置在氬氛圍下以1000W(DC)功率形成。另外，成膜時不對基板進行加熱。
接著，藉由光微影製程對鈦膜、鋁膜及鈦膜進行加工形成佈線722。
接著，形成1500nm厚的作為保護絕緣膜728的感光性聚醯亞胺膜。
接著，使用在佈線722的光微影製程中使用的光掩模對感光性聚醯亞胺膜進行曝光，然後進行顯影，由此在保護絕緣膜728中形成露出佈線722的開口部。
接著，進行使感光性聚醯亞胺膜固化的加熱處理。作為加熱處理，使用與對層間絕緣膜718所使用的感光性聚醯亞胺膜進行的加熱處理同樣的方法進行。
藉由上述製程製造圖31B所示的結構的電晶體。
接著，對圖31B所示的結構的電晶體的電特性進行評價。
測量圖31B所示的結構的電晶體的Vgs-Ids特性，圖32A示出樣本1的結果，圖32B示出樣本2的結果。另外，測量所使用的電晶體的通道長度L為3μm、通道寬度W為10μm、Lov的一側為3μm(總計6μm)、dw的一側為3μm(總計6μm)。另外，Vds為10V。
另外，藉由比較樣本1與樣本2可知：藉由在形成氧化物半導體膜之後進行加熱處理，電晶體的場效應遷移率變高。發明人等認為這是由於藉由加熱處理氧化物半導體膜中的雜質濃度得到降低的緣故。因此可知：藉由在形成氧化物半導體膜之後進行加熱處理，氧化物半導體膜中的雜質濃度降低，可以使電晶體的場效應遷移率接近理想的場效應遷移率。
如此，藉由在形成氧化物半導體膜之後進行加熱處理，氧化物半導體膜中的雜質濃度降低，由此可以提高電晶體的場效應遷移率。
接著，對樣本1及樣本2進行BT測試。以下對BT測試進行說明。
首先，在基板加熱溫度為25℃且Vds為10V的條件下進行電晶體的Vgs-Ids特性的測量。另外，Vds表示汲極電壓(汲極與源極的電位差)。接著，將基板加熱溫度設定為150℃並將Vds設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為2MV/cm的方式將Vgs設定為20V，並保持該狀態一個小時。接著，將Vgs設定為0V。接著，在基板加熱溫度為25℃且Vds為10V的條件下進行電晶體的Vgs-Ids測量。將該測試稱為正BT測試。
同樣地，首先在基板加熱溫度為25℃且Vds為10V的條件下進行電晶體的Vgs-Ids特性的測量。接著，將基板加熱溫度設定為150℃並將Vds設定為0.1V。然後，以使施加到閘極絕緣膜的電場強度成為-2MV/cm的方式將Vgs設 定為-20V，並保持該狀態一個小時。接著，將Vgs設定為0V。接著，在基板加熱溫度為25℃且Vds為10V的條件下進行電晶體的Vgs-Ids測量。將該測試稱為負BT測試。
圖33A示出樣本1的正BT測試的結果，圖33B示出負BT測試的結果。另外，圖34A示出樣本2的正BT測試的結果，圖34B示出負BT測試的結果。另外，在圖式中為了便於觀察BT試驗前後的Vgs-Ids特性的變動使用箭頭標出。
樣本1的因正BT測試及負BT測試而發生的臨界電壓變動分別為1.80V及-0.42V。另外，樣本2的因正BT測試及負BT測試而發生的臨界電壓變動分別為0.79V及0.76V。
樣本1及樣本2的BT測試前後的臨界電壓變動都小，由此可知其是可靠性高的電晶體。
接著，對樣本2的電晶體的基板加熱溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov的一側為3μm(總計6μm)，dW為0μm。另外，將Vds設定為10V。此外，在基板加熱溫度為-40℃、-25℃、25℃、75℃、125℃及150℃下進行測量。
另外，圖35A示出基板加熱溫度與臨界電壓的關係，而圖35B示出基板加熱溫度與場效應遷移率的關係。
根據圖35A可知基板加熱溫度越高臨界電壓越低。另 外，其範圍為-40℃(0.38V)至150℃(-1.08V)。
此外，根據圖35B可知基板加熱溫度越高場效應遷移率越低。另外，其範圍為-40℃(37.4cm2/Vs)至150℃(33.4cm2/Vs)。
由此，可知樣本2在上述溫度範圍內電特性變動較小。
可知上面所示的電晶體具有高場效應遷移率並且可靠性高。
同樣地，對能夠用於本發明的一個方式的記憶元件的電晶體的通道寬度1μm中的截止電流進行評價。
與樣本2使用同樣的方法製造樣本。另外，測量所使用電晶體的L為3μm、W為10cm、Lov為2μm、dw為0μm。
圖36示出電晶體的截止電流與測量時的基板加熱溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板加熱溫度的倒數乘以1000而得到的數值(1000/T)。
下面對電晶體的截止電流的測量方法進行簡單的說明。這裏為了方便起見將成為測量對象的電晶體稱為第一電晶體。
第一電晶體的汲極與浮動閘極FG連接，浮動閘極FG與第二電晶體的閘極連接。
首先，使第一電晶體處於截止狀態，接著，對浮動閘極FG施加電荷。另外，第二電晶體被施加有固定的汲極 電壓。
此時，浮動閘極FG的電荷藉由第一電晶體漸漸洩漏。當浮動閘極FG的電荷脫離時，第二電晶體的源極電位發生變化。可以根據該源極電位隨時間的變化量估計從第一電晶體洩漏的電荷量，由此測量截止電流。
根據圖36可知，所製造的電晶體在測量時的基板加熱溫度為85℃時的通道寬度1μm中的截止電流為2×10-21A/μm(2zA/μm)。
由此可知所製造的電晶體的截止電流極小。
如上所述，藉由使用具有c軸平行於上表面的法向量的結晶區域的氧化物半導體膜，可以獲得具有高可靠性的電晶體。
此外，可以獲得電特性優良的電晶體。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，說明使用實施方式3所示的電晶體來製造的液晶顯示裝置。注意，雖然在本實施方式中說明將根據本發明的一個方式的電晶體用於液晶顯示裝置的例子，但是不侷限於此。例如，所屬[發明所屬之技術領域]的技術人員可以很容易想到將根據本發明的一個方式的電晶體用於EL(Electroluminescence：電致發光)顯示裝置。
圖17示出主動矩陣驅動方式的液晶顯示裝置的電路圖。液晶顯示裝置具有源極線SL_1至源極線SL_a、閘極線GL_1至閘極線GL_b以及多個圖元2200。圖元2200具有電晶體2230、電容器2220以及液晶元件2210。藉由以矩陣形配置這種圖元2200構成液晶顯示裝置的圖元部。注意，當僅表示源極線或者閘極線時，描述為源極線SL或者閘極線GL。
作為電晶體2230，可以使用實施方式3所示的電晶體。藉由使用根據本發明的一個方式的電晶體，可以獲得顯示品質高且可靠性高的顯示裝置。
閘極線GL與電晶體2230的閘極連接，源極線SL與電晶體2230的源極連接，並且電晶體2230的汲極分別與電容器2220的一方的電容電極及液晶元件2210的一方的圖元電極連接。電容器2220的另一方的電容電極及液晶元件2210的另一方的圖元電極與共用電極連接。另外，共用電極可以使用與閘極線GL同一個層和同一材料形成。
另外，閘極線GL與閘極驅動電路連接。閘極驅動電路可以包含實施方式3所示的電晶體。
另外，源極線SL與源極驅動電路連接。源極驅動電路可以包含實施方式3所示的電晶體。
另外，閘極驅動電路和源極驅動電路中的一者或兩者可以在另行形成的基板上形成，並且利用COG(Chip On Glass：玻璃覆晶封裝)法、引線接合法、TAB(Tape Automated Bonding：帶式自動接合)法等的方法連接。
此外，由於電晶體容易因靜電等而損壞，所以較佳為設置保護電路。保護電路較佳為使用非線性元件構成。
當對閘極線GL施加電晶體2230的臨界電壓以上的電位時，從源極線SL供應的電荷成為電晶體2230的汲極電流並作為電荷儲存在電容器2220中。在對一個行進行充電之後，該行中的電晶體2230都成為截止狀態而不被施加來自源極線SL的電壓，但是藉由儲存在電容器2220中的電荷可以維持所需要的電壓。然後，對下一行的電容器2220進行充電。如此，進行1行至b行的充電。
由於電晶體2230是截止電流小的電晶體，所以保持在電容器2220中的電荷不容揮發去，並可以減小電容器2220的電容，所以可以降低充電所需要的耗電量。
如上所述，藉由使用根據本發明的一個方式的電晶體，可以獲得顯示品質高且可靠性高的液晶顯示裝置。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，對使用實施方式3所示的電晶體製造為半導體裝置的記憶體的例子進行說明。
作為揮發性記憶體的典型例子，可以舉出藉由選擇構成記憶元件的電晶體對電容器儲存電荷來儲存資訊的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)、使用觸發器等電路保持存儲內容的SRAM (Static Random Access Memory：靜態隨機存取記憶體)。
可以將實施方式3所示的電晶體用於包含在記憶體中的電晶體的一部分。
例如，參照圖18A至18C對使用實施方式3所示的電晶體的記憶元件的例子進行說明。
圖18A示出為記憶元件的記憶單元的剖面圖。電晶體3340包括：基板3100；設置在基板3100上的基底絕緣膜3102；設置在基底絕緣膜3102周圍的保護膜3120；設置在基底絕緣膜3102及保護膜3120上的包括高電阻區域3106a及低電阻區域3106b的氧化物半導體膜3106；設置在氧化物半導體膜3106上的閘極絕緣膜3112；以隔著閘極絕緣膜3112與氧化物半導體膜3106重疊的方式設置的閘極電極3104；接觸於閘極電極3104的側面的側壁絕緣膜3124；至少接觸於氧化物半導體膜3106的一對電極3116。
這裏，基板3100、基底絕緣膜3102、保護膜3120、氧化物半導體膜3106、閘極絕緣膜3112、閘極電極3104、側壁絕緣膜3124及一對電極3116可以分別使用與基板100、基底絕緣膜502、保護膜520、氧化物半導體膜506、閘極絕緣膜512、閘極電極504、側壁絕緣膜524及一對電極516同樣的方法及相同的材料形成。
另外，電晶體3340包括覆蓋電晶體3340設置的層間絕緣膜3328及設置在層間絕緣膜3328上的電極3326。 由一對電極3116中的一方、層間絕緣膜3328及電極3326構成電容器3330。另外，雖然在圖式中示出平行平板型電容器，但是為了增大容量也可以使用疊層型或溝槽型的電容器。層間絕緣膜3328可以選擇與保護絕緣膜518同樣的材料形成。另外，電極3326可以選擇與一對電極516同樣的材料形成。
並且，電晶體3340包括：覆蓋層間絕緣膜3328和電極3326設置的層間絕緣膜3118；層間絕緣膜3118；以及藉由設置在層間絕緣膜3118及層間絕緣膜3328中的開口部與一對電極3116中的另一方連接的佈線3122。另外，雖然未圖示，但是還可以包括以覆蓋層間絕緣膜3118及佈線3122的方式設置的保護膜。藉由設置該保護膜，可以降低由於層間絕緣膜3118的表面傳導而產生的微小洩汲極電流，而可以降低電晶體的截止電流。佈線3122可以使用與佈線522相同的方法及材料形成。佈線3122可以使用與佈線522相同的方法及相同的材料形成。
圖18B是對應於圖18A所示的記憶單元的電路圖。記憶單元具有位元線BL、字線WL、放大器SAmp、電晶體Tr及電容器C。另外，電晶體Tr相當於電晶體3340，電容器C相當於電容器3330。
已知電容器所保持的電位根據電晶體Tr的截止電流如圖18C所示那樣隨著時間逐漸地降低。當初從V0充電至V1的電位隨著時間的推移降低到讀出data1的極限的VA。將該期間稱為保持期間T_1。即，當使用2值記憶單 元時，需要在保持期間T_1中進行更新工作。
這裏，藉由使用電晶體3340作為電晶體Tr，由於可以使電晶體Tr截止電流極小，所以可以延長保持期間T_1。即，由於可以加長更新工作的間隔，由此可以降低記憶單元的耗電量。另外，由於電晶體Tr的可靠性高，由此可以獲得可靠性高的記憶單元。
如實施方式3所示，當使用截止電流為1×10-18A以下、1×10-21A以下或1×10-24A以下的電晶體構成記憶單元時，可以使更新工作的間隔為數十秒至數十年。
如上所述，利用根據本發明的一個方式的電晶體可以獲得可靠性高且耗電量小的記憶元件。
接著，參照圖19A至19C對使用實施方式3所示的電晶體的記憶元件的其他的例子進行說明。
圖19A示出為記憶元件的記憶單元的剖面圖。電晶體3350包括：基板3100；設置在基板3100上的基底絕緣膜3382；設置在基底絕緣膜3382上的包括第一電阻區域3384a、第二電阻區域3384b及第三電阻區域3384c的半導體膜3384；設置在半導體膜3384上的閘極絕緣膜3386；以隔著閘極絕緣膜3386重疊於第一電阻區域3384a的方式設置的閘極電極3392；接觸於閘極電極3392的側面的側壁絕緣膜3394。在半導體膜3384中，按電阻從大到小排列依次為第一電阻區域3384a、第二電阻區域3384b、第三電阻區域3384c。另外，在第一電阻區域3384a中，當閘極電極3392被施加電晶體3350的臨界 電壓以上的電壓時形成有通道。雖然沒有圖示，也可以設置與第三電阻區域3384c接觸的一對電極。
作為電晶體3350，既可以採用使用氧化物半導體膜以外的半導體膜，例如，多晶矽膜、單晶矽膜、多晶鍺膜、單晶鍺膜等的包括第14組元素的半導體膜的電晶體，也可以採用使用實施方式3所示的氧化物半導體膜的電晶體。
另外，以接觸於電晶體3350的方式設置有層間絕緣膜3396。另外，由於層間絕緣膜3396還是電晶體3340的形成面，因此儘量使層間絕緣膜3396的上表面平坦。具體地，較佳為層間絕緣膜3396的上表面的Ra為1nm以下，更佳的是為0.3nm以下，進一步較佳的是為0.1nm以下。
層間絕緣膜3396可以採用單層或疊層，較佳的是接觸於氧化物半導體膜3106的層為藉由加熱處理釋放氧的絕緣膜。
層間絕緣膜3396上設置有電晶體3340。電晶體3340所具有的一對電極3116中的一方與電晶體3350所具有的閘極電極3392連接。另外，電晶體3340所具有的一對電極3116中的一方、層間絕緣膜3328及電極3326構成電容器3330。另外，雖然圖式中示出平行平板型的電容器，但是為了增大容量也可以使用疊層型或溝槽型的電容器。
圖19B是對應於圖19A所示的記憶單元的電路圖。 記憶單元具有：電晶體Tr_1；與電晶體Tr_1的閘極連接的閘極線GL_1；與電晶體Tr_1的源極連接的源極線SL_1；電晶體Tr_2；與電晶體Tr_2的源極連接的源極線SL_2；與電晶體Tr_2的汲極連接的汲極線DL_2；電容器C；與電容器C的一端連接的電容線CL；以及與電容器C的另一端、電晶體Tr_1的汲極及電晶體Tr_2的閘極連接的浮動閘極FG。另外，電晶體Tr_1相當於電晶體3340，電晶體Tr_2相當於電晶體3350，電容器C相當於電容器3330。
另外，上述記憶元件是利用根據浮動閘極FG的電位電晶體Tr_2的外觀上的臨界電壓發生變動的現象的記憶元件。例如，圖19C是說明電容佈線CL的電位VCL與流過電晶體Tr_2的汲極電流Ids_2的關係的圖。
這裏，浮動閘極FG可以藉由電晶體Tr_1調整電位。例如，將源極線SL_1的電位設定為VDD。此時，藉由將閘極線GL_1的電位設定為Tr_1的臨界電壓Vth加VDD的電位以上，可以將浮動閘極FG的電位設定為HIGH。另外，藉由將閘極線GL_1的電位設定為Tr_1的閾值電位Vth以下，可以將浮動閘極FG的電位設定為LOW。
由此，可以得到FG=LOW時所示的VCL-Ids_2曲線或FG=HIGH時所示的VCL-Ids_2曲線。即，FG=LOW時，VCL=0V時汲極電流Ids_2較小，所以成為資料0；而在FG=HIGH時，VCL=OV時汲極電流Ids_2較大，所以成為資料1。如此，可以儲存資料。
這裏，藉由使用電晶體3340作為電晶體Tr_1，可以使該電晶體Tr_1的截止電流極小，由此可以抑制儲存於圖19B所示的浮動閘極FG的電荷非意圖地藉由電晶體Tr_1洩漏。因此可以長期保持資料。另外，由於電晶體Tr_1的場效應遷移率高，由此可以使記憶元件高速工作。
如上所述，藉由將根據本發明的一個方式的電晶體用於記憶元件的至少一部分，可以獲得可靠性高、耗電量小且能夠高速工作的半導體裝置。
本實施方式可以與其他的實施方式組合使用。
實施方式6
可以將實施方式3所示的電晶體及實施方式5所示的半導體裝置至少用於CPU的一部分來形成CPU(Central Processing Unit：中央處理器)。
圖20A是示出CPU的具體結構的塊圖。圖20A所示的CPU在基板1190上包括：算術邏輯單元(ALU：Arithmetic logic unit)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面(Bus I/F)1198；可改寫的ROM1199；以及ROM介面(ROM I/F)1189。作為基板1190，使用半導體基板、SOI基板及玻璃基板等。ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖20A所示的CPU只是將其結構簡 化而示出的一個例子，並且實際上的CPU根據其用途具有多種結構。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確地說，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態進行從暫存器1196的讀出或對暫存器1196的寫入。
另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2供應到上述各種電路。
在圖20A所示的CPU中，在暫存器1196中設置有實施方式5的半導體裝置。
在圖20A所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作的選 擇。也就是說，在暫存器1196所具有的半導體裝置中，選擇利用相轉換元件進行資料的保持還是利用電容器進行資料的保持。當利用相轉換元件進行資料的保持時，進行對暫存器1196中的半導體裝置的電源電壓的供應。當利用電容器進行資料保持時，進行對電容器的資料改寫，而可以停止對暫存器1196內的半導體裝置的電源電壓的供應。
如圖20B或圖20C所示那樣，藉由在半導體裝置群與被供應有電源電位VDD或電源電位VSS的節點之間設置切換元件，可以停止電源電壓的提供。以下說明圖20B及圖20C的電路。
在圖20B及圖20C中示出儲存電路的結構的一個例子，其中控制對半導體裝置的電源電位的供應的切換元件包括將氧化物半導體用作活性層的電晶體。
圖20B所示的記憶體裝置包括切換元件1141以及具有多個半導體裝置1142的半導體裝置群1143。明確地說，各半導體裝置1142可以使用實施方式5所示的半導體裝置。藉由切換元件1141，高位準的電源電位VDD供應到半導體裝置群1143所具有的各半導體裝置1142。並且，信號IN的電位和低位準的電源電位VSS的電位供應到半導體裝置群1143所具有的各半導體裝置1142。
在圖20B中，作為切換元件1141可以使用實施方式3所示的電晶體。該電晶體的開關受控於供應到其閘極電極的信號SigA。
此外，在圖20B中，示出切換元件1141只有一個電晶體的結構，但是不侷限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
另外，圖20C示出記憶體裝置的一個例子，其中藉由切換元件1141低位準的電源電位VSS供應到半導體裝置群1143所具有的各半導體裝置1142。藉由切換元件1141可以控制對半導體裝置群1143所具有的各半導體裝置1142的低位準的電源電位VSS的供應。
在半導體裝置群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料，且可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的工作，由此可以降低耗電量。
另外，藉由使用實施方式3所示的電晶體及實施方式5所示的半導體裝置，可以獲得低耗電量的能夠高速工作的CPU。
在此，以CPU為例進行了說明，但是也可以應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施方式可以與其他的實施方式組合使用。
實施方式7
在本實施方式中對可以使用實施方式3至實施方式6所示的半導體裝置的電子裝置的例子進行說明。
圖21A是可攜式資訊終端。該可攜式資訊終端具有外殼4300、按鈕4301、麥克風4302、顯示部4303、揚聲器4304以及照相機4305，並可以具有作為可攜式電話機的功能。
圖21B是顯示器。該顯示器具有外殼4310以及顯示部4311。
圖21C是數位靜態照相機。該數位靜態照相機具有外殼4320、按鈕4321、麥克風4322以及顯示部4323。
藉由使用根據本發明的一個方式的半導體裝置，可以提供品質良好的電子裝置。
本實施方式可以與其他實施方式適當地組合而實施。
實施例1
本實施例中使用XRD對氧化物半導體膜的結晶狀態進行評價。
另外，在本實施例中，所有樣本的氧化物半導體膜都使用實施方式1所示的由具有c軸平行於上表面的法向量的結晶區域的氧化物半導體構成的濺射靶材，並利用實施方式2所示的成膜裝置藉由濺射法進行成膜。
首先，對由於成為基底的膜的平坦性的氧化物半導體 膜的結晶性的不同進行評價。下面示出樣本的製造方法。
作為樣本4，在矽晶片上利用濺射法形成300nm厚的氧化矽膜。氧化矽膜的上表面的Ra為0.9nm。
作為樣本5，在矽晶片上利用濺射法形成300nm厚的氧化矽膜，並利用CMP處理對上表面進行平坦化。進行了平坦化處理的氧化矽膜的上表面的Ra為0.2nm。
作為樣本6，在矽晶片上形成300nm厚的熱氧化膜。熱氧化膜的上表面的Ra為0.2nm。
接著，在樣本4至樣本6上利用濺射法形成100nm厚的In-Ga-Zn-O化合物膜。另外，使用In：Ga：Zn=1：1：1[原子數比]的In-Ga-Zn-O化合物濺射靶材，在功率為0.5kW(DC)、氧氣體為45sccm、壓力為0.4Pa、基板加熱溫度為250℃的條件下進行成膜。
圖37是示出樣本4至樣本6的XRD光譜的圖。XRD使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用Out-of-Plane法進行測量。
根據圖37可知：與樣本4相比，樣本5及樣本6的2θ=30°附近的表示結晶性的峰值強度大。即，成為基底的膜的平坦性高，由此可知形成的氧化物半導體膜的結晶性高。
接著，對由於成膜時的基板加熱溫度的氧化物半導體膜的結晶性的不同進行評價。下面示出樣本的製造方法。
各樣本藉由在玻璃基板上利用濺射法形成200nm厚的In-Ga-Zn-O化合物膜而形成。另外，使用In：Ga： Zn=1：1：1[原子數比]的In-Ga-Zn-O化合物濺射靶材，並在功率為5kW(DC)、氬氣體為50sccm及氧氣體為50sccm、壓力為0.6Pa、基板加熱溫度為室溫(樣本7)、120℃(樣本8)、150℃(樣本9)及170℃(樣本10)的條件下進行成膜。
圖38是示出樣本7至樣本10的XRD光譜的圖。XRD使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用Out-of-Plane法進行測量。
根據圖38可知：在2θ=30°附近的表示結晶性的峰值強度按由大到小的順序排列依次為樣本10、樣本9、樣本8、樣本7。即，成膜時的基板加熱溫度高，由此可知形成的氧化物半導體膜的結晶性高。
接著，對由於成膜時的氧氣體的比例的氧化物半導體膜的結晶性的不同進行評價。下面示出樣本的製造方法。
各樣本藉由在玻璃基板上利用濺射法形成200nm厚的In-Ga-Zn-O化合物膜而形成。另外，使用In：Ga：Zn=1：1：1[原子數比]的In-Ga-Zn-O化合物濺射靶材，並在功率為5kW(DC)、氧氣體比例(氧氣體流量除以氧氣體流量及氬氣體流量的總合)為10%(樣本11)、20%(樣本12)、30%(樣本13)、50%(樣本14)、70%(樣本15)、100%(只使用氧、樣本16)、壓力為0.6Pa、基板加熱溫度為170℃的條件下形成。
圖39是示出樣本11至樣本16的XRD光譜的圖。XRD使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用Out-of-Plane法進行測量。
根據圖39可知：按樣本16、樣本15、樣本14、樣本13、樣本12、樣本11的順序表示結晶性的峰值強度增大。即，成膜時的氧氣體的比例高，由此可知形成的氧化物半導體膜的結晶性高。
藉由本實施例可知：成為基底的膜的平坦性越高、成膜時的基板加熱溫度越高、成膜時的氧氣體的比例越高，形成的氧化物半導體膜的結晶性越高。

Claims (11)

  1. 一種濺射用靶材的製作方法，具有：將InOX原料、GaOY原料、及ZnOZ原料(X、Y及Z為任意正數)混合的第一製程；將經混合的前述InOX原料、GaOY原料、及ZnOZ原料烘焙並得到化合物的第二製程；將前述化合物粉碎，得到具有平板狀或顆粒狀的形狀的化合物粉末的第三製程；其中，在前述第一製程中，前述InOX原料、GaOY原料、及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、1：1：2、3：1：4、或3：1：2；前述第一製程至第三製程所得到的濺射用靶材具有結晶；前述結晶的c軸與前述濺射用靶材表面的夾角為85°以上95°以下。
  2. 一種濺射用靶材的製作方法，具有：將InOX原料、GaOY原料、及ZnOZ原料(X、Y及Z為任意正數)混合的第一製程；將經混合的前述InOX原料、GaOY原料、及ZnOZ原料烘焙並得到化合物的第二製程；將前述化合物粉碎，得到具有平板狀或顆粒狀的形狀的化合物粉末的第三製程；其中，在前述第一製程中，前述InOX原料、GaOY原料、及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、 1：1：1、4：2：3、1：1：2、3：1：4、或3：1：2；前述第一製程至第三製程所得到的濺射用靶材具有結晶；前述結晶的c軸與前述濺射用靶材表面的夾角為85°以上95°以下；前述結晶沿a-b面劈開能提供濺射粒子。
  3. 如請求項1或2所述的濺射用靶材的製作方法，其中，在前述第三製程後，具有將前述化合物粉末烘焙的第四製程。
  4. 如請求項3所述的濺射用靶材的製作方法，其中，在前述第四製程後，對前述化合物粉末進行加壓處理。
  5. 如請求項1或2所述的濺射用靶材的製作方法，其中，前述濺射用靶材的相對密度為90%以上。
  6. 一種半導體裝置的製作方法，係利用具有氧化物半導體材料的濺射用靶材，藉由濺射法在基板上形成氧化物半導體膜；其中，前述濺射用靶材係藉由：將InOX原料、GaOY原料、及ZnOZ原料(X、Y及Z為任意正數)混合；將經混合的前述InOX原料、GaOY原料、及ZnOZ原料烘焙並得到化合物； 將前述化合物粉碎，得到具有平板狀或顆粒狀的形狀的化合物粉末所製作而成；其中，前述InOX原料、GaOY原料、及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、1：1：2、3：1：4、或3：1：2；前述濺射用靶材具有第一結晶；前述第一結晶的c軸與前述濺射用靶材表面的夾角為85°以上95°以下；前述氧化物半導體膜具有第二結晶；前述第二結晶的c軸與前述基板上面的夾角為85°以上95°以下。
  7. 一種半導體裝置的製作方法，係利用具有氧化物半導體材料的濺射用靶材，藉由濺射法在基板上形成氧化物半導體膜；前述濺射用靶材係藉由：將InOX原料、GaOY原料、及ZnOZ原料(X、Y及Z為任意正數)混合；將經混合的前述InOX原料、GaOY原料、及ZnOZ原料烘焙並得到化合物；將前述化合物粉碎，得到具有平板狀或顆粒狀的形狀的化合物粉末所製作而成；前述InOX原料、GaOY原料、及ZnOZ原料的莫耳數比為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、1：1：2、3：1：4、或3：1：2； 前述濺射用靶材具有第一結晶；前述第一結晶的c軸與前述濺射用靶材表面的夾角為85°以上95°以下；前述氧化物半導體膜係藉由：具有沿著平行於a-b面的層的形狀的濺射粒子從前述濺射靶材剝離，並堆積於前述基板上所形成。
  8. 如請求項6或7所述的半導體裝置的製作方法，其中，前述氧化物半導體膜的形成係在加熱前述基板的狀態下進行。
  9. 如請求項8的半導體裝置的製作方法，其中，加熱前述基板的溫度係在200℃以上500℃以下。
  10. 如請求項6或7所述的半導體裝置的製作方法，其中，將前述化合物粉末烘焙。
  11. 如請求項10所述的半導體裝置的製作方法，其中，對經烘焙的前述化合物粉末進行加壓處理。
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