TWI643968B - 濺射靶材以及使用濺射靶材之方法 - Google Patents

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Abstract

本發明的一個方式的目的是形成一種含有多個金屬元素且晶化度高的氧化物膜。另外，提供一種能夠形成該氧化物膜的濺射靶材及其使用濺射靶材的方法。該濺射靶材包含具有多個晶粒的多晶氧化物，該多個晶粒的平均粒徑為3μm以下。多個晶粒之每一者具有劈開面。當濺射靶材具有平均粒徑為3μm以下的多個晶粒時，藉由將離子碰撞到該濺射靶材，可以從晶粒的劈開面剝離濺射粒子。

Description

濺射靶材以及使用濺射靶材之方法
本發明係關於一種濺射靶材、用於製造濺射靶材的方法及用於使用濺射靶材的方法。另外，本發明還關於一種使用上述濺射靶材，藉由濺射法沉積的氧化物半導體膜及包括該氧化物膜的半導體裝置。
另外，在本說明書中半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路以及電子裝置都是包括在半導體裝置的範疇。
近年來，使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術備受關注。該電晶體被廣泛地應用於如積體電路(IC)或影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽膜被廣泛地周知。作為其他材料，氧化物半導體膜受到矚目。
例如，已經公開有一種使用電子載子濃度低於1018/cm3的包含In、Ga及Zn的非晶氧化物半導體膜的電晶體，並且濺射法是最適於形成該氧化物半導體膜的方法 (參照專利文獻1)。
含有多個金屬元素的氧化物半導體膜雖然具有高載子密度可控性，但是有容易非晶化並且其物性不穩定的問題。
另一方面，目前已有如下報告，即與使用非晶氧化物半導體膜的電晶體相比，使用結晶氧化物半導體膜的電晶體具有優良的電特性及可靠性(非專利文獻1)。
[專利文獻1]日本專利申請公開第2006-165528號公報
[非專利文獻1]Shunpei Yamazaki, Jun Koyama, Yoshitaka Yamamoto and Kenji Okamoto, “Research, Development, and Application of Crystalline Oxide Semiconductor” SID 2012 DIGEST pp183-186
本發明的一個方式的目的之一是提供一種含有多個金屬元素且晶化度高的氧化物膜的成膜方法。
本發明的一個方式的目的之一是提供一種能夠形成上述氧化物膜的濺射靶材。
本發明的一個方式的目的之一是提供一種上述濺射靶材的使用方法。
本發明的一個方式的目的之一是提供一種使用氧化物膜且具有穩定的電特性的電晶體。
本發明的一個方式的目的之一是提供一種包括上述電 晶體且可靠性高的半導體裝置。
本發明的一個方式是一種濺射靶材，該濺射靶材包含具有多個晶粒的多晶氧化物，該多個晶粒的平均粒徑為3μm以下。
另外，多個晶粒具有劈開面。劈開面是指構成晶粒的原子之間的結合弱的面(產生劈開的面或者容易產生劈開的面)。
當濺射靶材具有平均粒徑為3μm以下的多個晶粒時，藉由將離子碰撞到該濺射靶材，可以從晶粒的劈開面剝離濺射粒子。
另外，晶粒粒徑例如可以利用電子背散射繞射(EBSD：Electron Backscatter Diffraction)法測定。在此所示的晶粒粒徑是根據利用EBSD得到的晶粒圖(crystal grain map)測定一個晶粒的剖面積，並將該晶粒的剖面轉換為正圓形而算出的。可以利用晶粒圖觀察到晶粒的剖面。明確而言，在晶粒的剖面積為S，晶粒的剖面的半徑為r的情況下，根據S=πr2的關係算出半徑r，將該半徑r的兩倍當作粒徑。
濺射靶材的相對密度較佳為90%以上、95%以上或者99%以上。另外，濺射靶材的相對密度是指濺射靶材的密度與具有和該濺射靶材相同組成的物質的沒有氣孔的狀態下的密度之比。
由於藉由上述方法剝離的濺射粒子由晶粒的一部分形成，所以具有高結晶性。因此，藉由沉積該濺射粒子，可 以形成晶化度高的氧化物膜。
另外，濺射粒子從劈開面剝離，所以其形狀為平板狀(也稱為顆粒狀)。另外，從穩定性的角度來看，平板狀濺射粒子以劈開面平行於沉積面的方式附著於沉積面的可能性較高。因此，所形成的氧化物膜的結晶部沿著一個晶軸配向。例如，在晶粒的劈開面平行於a-b面的情況下，氧化物膜的結晶部具有c軸配向性。換言之，沉積面的法線向量平行於氧化物膜中的結晶部的c軸。注意，由於a軸以c軸為中心轉動自如，所以氧化物膜中的多個結晶部的a軸的方向不一致。注意，在本說明書中，六方晶系包括三方晶系和菱方晶系。在本說明書中，“平行”是指在從-10°以上且10°以下的範圍中兩個直線形成的角度，因此也包括-5°以上且5°以下的角度的情況。另外，“垂直”是指在80°以上且100°以下的範圍中兩個直線形成的角度，因此也包括85°以上且95°以下的角度的情況。
雖然濺射粒子理想地為單晶，但是也可以因受到離子的碰撞等的影響而一部分的區域的結晶性下降。因此，有時所形成的氧化物膜在結晶部之間包含結晶性低的區域。
在此，對In-Ga-Zn氧化物(In：Ga：Zn=1：1：1：[原子數比])的結晶的劈開面進行說明。
使用由富士通公司(Fujitsu Limited)製造的Materials Explorer5.0進行古典分子動力學計算。將溫度設定為300K，將時間步長設定為0.01fs，將步驟數設定為1000萬回。另外，使用包含2688個原子的In-Ga-Zn 氧化物結晶。在計算中，對氬原子施加300eV的電能並從垂直於In-Ga-Zn氧化物的結晶的a-b面的方向進行碰撞。另外，在計算中，設置固定原子的三維空間座標的固定層。此外，還設置一直保持恆定溫度(300K)的層作為溫度控制層。
當氬原子碰撞100ps之後，In-Ga-Zn氧化物結晶沿著a-b面在含有Ga及Zn的第一表面(混合有Ga及Zn的面)與含有Ga及Zn的第二表面的介面處劈開。
換言之，當離子碰撞到作為In-Ga-Zn氧化物結晶的濺射靶材的表面時，包含於In-Ga-Zn氧化物的晶粒沿著平行於In-Ga-Zn氧化物結晶的a-b面的面劈開，於是具有平行於a-b面的上表面及下表面的平板狀濺射粒子剝離。
另外，多個晶粒較佳為六方晶系。當多個晶粒為六方晶系時，從劈開面剝離的濺射粒子為具有120°的內角且大致為正六角形的上表面及下表面的六方柱狀。
圖1A是示出離子1001碰撞到濺射靶材1000而使濺射粒子1002剝離的狀態的示意圖。濺射粒子1002可以為具有平行於a-b面的六角形表面的六方柱狀。在此情況下，垂直於六角形表面的方向為c軸方向(參照圖1B)。雖然也取決於氧化物的種類，但是濺射粒子1002的平行於a-b面的面的直徑為2nm以上且30nm以下左右。下面，對離子1001為氧的陽離子的情況進行說明。
被剝離的濺射粒子1002的側面、上表面或者下表面帶正電。或者，氧原子與濺射粒子1002的側面結合，與 該氧原子結合的位置具有正電荷。這是因為如下緣故：在濺射粒子1002剝離時或者剝離之後，濺射粒子1002暴露於電漿或者與氧的陽離子結合。由於濺射粒子1002的側面、上表面或者下表面帶正電，所以在濺射粒子1002到達沉積面1003時，多個濺射粒子1002互相排斥而濺射粒子1002選擇性地附著於沒有沉積氧化物的區域。因此，可以以均勻的厚度形成氧化物膜(參照圖1C)。
另外，本發明的一個方式是一種濺射靶材，該濺射靶材包含具有多個晶粒的多晶氧化物，在該多個晶粒中粒徑為0.4μm以上且1μm以下的晶粒的比例為8%以上。
當在該多個晶粒中粒徑為0.4μm以上且1μm以下的晶粒的比例為8%以上時，在將離子碰撞到濺射靶材的情況下，可以容易從劈開面剝離濺射粒子。因此，可以形成晶化度更高的氧化物膜。
此外，當在該多個晶粒中粒徑為0.4μm以上且1μm以下的晶粒占8%以上時，由於各個晶粒小，所以在結晶中產生畸變而容易在劈開面剝離。
作為這種多晶氧化物，例如可以使用含有In、M(M為Ga、Sn、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或者Lu)以及Zn的氧化物。
另外，含有在該多晶氧化物中的In、M以及Zn的原子數比較佳為與化學計量組成相似。當含有在該多晶氧化物中的In、M以及Zn的原子數比與化學計量組成相似時，該多晶氧化物的結晶性得到提高。另外，如使用上述 “相似”所示那樣，誤差在10%的範圍內原子數比可以不與化學計量組成一致。
含有In、M以及Zn的多晶氧化物中的晶粒具有含有M及Zn的第一表面與含有M及Zn的第二表面之間的劈開面。
例如可以使用如下方法製造作為多晶氧化物的濺射靶材。首先，將InOX粉末、MOY粉末及ZnOZ粉末以規定的莫耳數比混合，對混合的氧化物粉末進行焙燒得到反應物後將該反應物粉碎，來形成In-M-Zn氧化物粉末。並且將氧化物粉末攤鋪到模子進行成形，在進行加壓處理後進行焙燒來形成板狀氧化物。然後，藉由在模子內的板狀氧化物上再次攤鋪氧化物粉末進行成形，並在進行加壓處理後進行焙燒來增厚板狀氧化物。藉由進行n次(n為自然數)增厚板狀氧化物的製程形成厚度為2mm以上且20mm以下的板狀氧化物，並將其用作濺射靶材。另外，X、Y及Z為任意正數。
藉由將InOX粉末、MOY粉末及ZnOZ粉末以規定的莫耳數比混合並對混合的氧化物粉末進行焙燒，可以得到多晶In-M-Zn氧化物。由於該多晶In-M-Zn氧化物包含平行於a-b面的劈開面，因此藉由將其粉碎而得到的氧化物粉末包含多個具有平行於a-b面的上表面及下表面的平板狀晶粒。將該平板狀晶粒攤鋪到模子，當進行成形時從外部施加震動，晶粒以平行於a-b面的面朝上的方式排列，因此一個晶粒的a-b面平行於其他的晶粒的a-b面。然後， 藉由攤鋪得到的氧化物粉末進行成形並在進行加壓處理後進行焙燒，可以進一步增加一個晶粒的a-b面平行於其他的晶粒的a-b面的比例，由此可以得到c軸配向性高的In-M-Zn氧化物。藉由重複地進行上述那樣的粉碎、成形、焙燒及加壓處理，可以逐漸地提高多晶In-M-Zn氧化物的c軸配向性。
在此，InOX粉末、MOY粉末和ZnOZ粉末的規定的莫耳數比例如為2：1：3、2：2：1、8：4：3、3：1：1、1：1：1、1：3：2、1：3：4、1：6：2、1：6：4、1：6：8、4：2：3、1：1：2、3：1：4或者3：1：2。另外，規定的莫耳數比可以根據所製造的濺射靶材適當地改變。
另外，可以對濺射靶材在1000℃以上且1500℃以下的溫度下進行1小時以上且24小時以下的加熱處理。
藉由上述步驟製造濺射靶材，可以提高c軸配向性及粒徑小的晶粒的比例。
另外，本發明的一個方式是一種包含具有多個晶粒的多晶氧化物的濺射靶材的使用方法，其中，多個晶粒具有劈開面，並且，藉由將離子碰撞到濺射靶材來從劈開面剝離濺射粒子。
另外，本發明的一個方式是一種藉由使用上述濺射靶材形成的氧化物膜。
下面示出提高氧化物膜的晶化度的方法的一個例子。
藉由降低混入氧化物膜的雜質，可以抑制因雜質導致的結晶狀態的破壞，由此可以形成晶化度高的氧化物膜。 例如，可以降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度。此外，可以降低沉積氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的沉積氣體。
另外，當形成氧化物膜的表面具有微小的凹凸時，引起晶化度的下降，從而，藉由提高形成氧化物膜的表面的平坦性，可以形成晶化度高的氧化物膜。
另外，藉由增高成膜時的加熱溫度，在濺射粒子到達沉積面之後發生濺射粒子的遷移，因此可以形成晶化度高的氧化物膜。明確而言，將成膜時的加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下。藉由增高成膜時的加熱溫度，當平板狀的濺射粒子到達沉積面時，在沉積面上發生遷移，濺射粒子的平行於劈開面的面容易附著到沉積面。
另外，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷，因此可以形成晶化度高的氧化物膜。將成膜氣體中的氧比例設定為30vol.%以上，較佳為50vol.%以上，更佳為80vol.%以上，進一步佳為100vol.%。
並且，藉由在成膜後進行加熱處理來降低氧化物膜中的雜質濃度，可以形成晶化度高的氧化物膜。藉由在惰性氛圍或減壓氛圍下進行加熱處理，降低雜質濃度的效果好。另外，較佳為在惰性氛圍或減壓氛圍下進行加熱處理之後，在氧化氛圍下進行加熱處理。這是由於在惰性氛圍 或減壓氛圍下進行加熱處理時，伴隨氧化物膜中的雜質濃度的降低，有時氧化物膜中產生氧缺損。因此，藉由在氧化氛圍下進行加熱處理可以降低氧化物膜中的氧缺損。
藉由上述方法可以形成晶化度高的氧化物膜。
晶化度高的氧化物膜較佳為CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部為能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體的尺寸。下面，詳細說明CAAC-OS膜。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的影像中，不能明確地觀察到結晶部與結晶部之間的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子遷移率的降低。
由從大致平行於樣本面的方向利用TEM所得到的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反映被形成CAAC-OS膜的面(也稱為沉積面)或CAAC-OS膜的上表面的凸凹的形狀並以平行於CAAC-OS膜的沉積面或上表面的方式排列。
另一方面，由從大致垂直於樣本面的方向利用TEM 所得到的CAAC-OS膜的影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間沒有確認到金屬原子的排列的有序性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為30.8°附近有時出現峰值。由於該峰值歸屬於InGaZnO4結晶的(009)面，所以可以確認到CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的沉積面或上表面的方向上配向。
另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近有時出現峰值。該峰值歸屬於InGaZnO4結晶的(110)面。在此，假設樣本是InGaZnO4的單晶氧化物半導體膜，在將2θ固定為56°附近的狀態下，一邊以樣本面的法線向量為軸(軸)旋轉樣本一邊進行分析(掃描)，此時觀察到六個歸屬於等價於(110)面的結晶面的峰值。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸 在平行於沉積面或上表面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於平行於結晶的a-b面的面。
使用CAAC-OS膜的電晶體的因照射可見光或紫外光而產生的電特性變動小。因此，這種電晶體的可靠性高。
以下，參照圖2A至圖5B詳細說明包括在CAAC-OS膜中的結晶部的晶體結構的一個例子。另外，在沒有特別的說明時，在圖2A至圖5B中，以垂直方向為c軸方向，並以與c軸方向正交的面為a-b面。另外，在只說“上一半”或“下一半”時，其是指以a-b面為邊界時的上一半或下一半。此外，在圖2A至圖2E中，由O圍繞的O表示四配位O，由◎圍繞的O表示三配位O。
圖2A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖2A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖2A的上一半及下一半中都具有三個四配位O。圖2A所示的小組的電荷為0。
圖2B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都位於a-b面上。在圖2B的上一半及下一半都具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖2B所示的結構。圖2B所示的小組的電荷為0。
圖2C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖2C的上一半具有一個四配位O，並且在下一半具有三個四配位O。圖2C所示的小組的電荷為0。
圖2D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖2D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖2D所示的小組的電荷為+1。
圖2E示出包括兩個Zn的小組。在圖2E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖2E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組。
這裏，說明這些小組彼此接合的規則。圖2A所示的六配位In的上一半的三個O在下方向上都具有三個靠近的In，而In的下一半的三個O在上方向上都具有三個靠近的In。圖2B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖2C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上都具有三個靠近的Zn。像這樣，位於金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，位於金屬原子的下方向的四配位O的個數與位於該O的 上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)或者四配位金屬原子(Zn)接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。除此以外，以使層結構的總電荷成為0的方式使多個小組接合構成中組。
圖3A示出構成In-Sn-Zn氧化物的層結構的中組的模型圖。圖3B示出由三個中組構成的大組。另外，圖3C示出從c軸方向上觀察圖3B的層結構時的原子排列。
在圖3A中，為了容易理解，省略三配位O，只示出四配位O的個數。例如，以③表示Sn的上一半及下一半都具有三個四配位O。與此同樣，以①表示In的上一半及下一半都具有一個四配位O。與此同樣，以①表示Zn的下一半(或者上一半)具有一個四配位O，並且以③表示Zn的上一半(或者下一半)具有三個四配位O。
在圖3A中，構成In-Sn-Zn氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半都具有三個四配位O的Sn與上一半及下一半都具有一個四 配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O該Zn與上一半及下一半都具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半都具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了使用包含Sn的小組形成層結構，需要用來消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖2E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖3B所示的大組來可以得到In-Sn-Zn氧化物的結晶(In2SnZn3O8)。注意，得到的In-Sn-Zn氧化物的結晶的層結構可以由組成式In2SnZnO6(ZnO)m(m是0或自然數)表示。
此外，使用In-Sn-Ga-Zn氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、 In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物等時也同樣。
例如，圖4A示出構成In-Ga-Zn氧化物的層結構的中組的模型圖。
在圖4A中，構成In-Ga-Zn氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半都具有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O該Zn與上一半及下一半都具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O該Ga與上一半及下一半都具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖4B示出由三個中組構成的大組。另外，圖4C示出從c軸方向上觀察圖4B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
另外，構成In-Ga-Zn氧化物的層結構的中組不侷限於圖4A所示的中組，也可能為組合了In、Ga、Zn的排 列不同的中組的大組。
明確而言，藉由反復圖4B所示的大組來可以得到In-Ga-Zn氧化物的結晶。另外，獲得的In-Ga-Zn氧化物的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)時，例如有可能得到圖5A所示的晶體結構。另外，在圖5A所示的晶體結構中，如圖2B所示，因為Ga及In採用五配位，所以也可以採用以In取代Ga的結構。
此外，當n=2(InGaZn2O5)時，例如有可能具有圖5B所示的晶體結構。另外，在圖5B所示的晶體結構中，如圖2B所示，Ga及In採用五配位，而也可以採用以In取代Ga的結構。
下面，對In-Ga-Zn氧化物的結晶具有平行於a-b面的面的表面結構的比例高的原因進行說明。
結晶為平衡形時，表面能量小的面的面積變大。同樣，在表面能量小的面容易產生結晶的劈開。下面示出各個面的表面能量的計算結果。
這裏，表面能量是指表面結構能量減去晶體結構能量所得的值除以表面積所得的值。
在計算中，使用根據密度泛函理論的第一原理計算軟體的CASTEP，作為贗勢使用超軟型，並將截止能量設定為400eV。
圖6至圖9示出用於計算的晶體結構和表面結構。另外，在圖6至圖9所示的表面結構中，空間的部分表示真 空。也就是說，與空間接觸的面為表面。另外，雖然上下都有表面，但是為了方便起見省略了下側的空間。
圖6所示的表面結構(1)的表面能量是由In及O構成的(001)面的表面能量及由Ga及O構成的(001)面的表面能量的平均值。另外，表面結構(2)的表面能量是由Ga及O構成的(001)面的表面能量及由Zn及O構成的(001)面的表面能量的平均值。另外，表面結構(3)的表面能量是由Zn及O構成的(001)面的表面能量及由In及O構成的(001)面的表面能量的平均值。藉由對得到的表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由In及O構成的(001)面的表面能量、由Ga及O構成的(001)面的表面能量以及由Zn及O構成的(001)面的表面能量。在本說明書中，為了方便起見，有時將平行於a-b面的面稱為(001)面。同樣地，有時也對其他的面((100)面、(10-1)面等)進行同樣的記載。
圖7所示的表面結構(4)是混合有Ga和Zn的(001)面，上下都具有同樣的表面。
另外，圖8及圖9所示的結構分別是(100)面及(10-1)面。另外，(100)面、(10-1)面具有多種表面能量。由於(100)面、(10-1)面的最上面的表面包括所有元素，所以這裏將代表性的兩個側面的表面能量的平均值作為各個面的表面能量。另外，表面結構(6)及表面結構(7)示出不同的表面，為了方便起見，將其分 別稱為(10-1)面_a、(10-1)面_b。
表面結構(1)的表面能量為1.54J/m2。
表面結構(2)的表面能量為1.24J/m2。
表面結構(3)的表面能量為1.57J/m2。
藉由對表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由In及O構成的(001)面的表面能量為1.88J/m2。
藉由對表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由Ga及O構成的(001)面的表面能量為1.21J/m2。
藉由對表面結構(1)、表面結構(2)及表面結構(3)的表面能量進行聯立計算，算出由Zn及O構成的(001)面的表面能量為1.26J/m2。
表面結構(4)的表面能量為0.35J/m2。
表面結構(5)的表面能量為1.64J/m2。
表面結構(6)的表面能量為1.72J/m2。
表面結構(7)的表面能量為1.79J/m2。
根據上述計算結果可知表面結構(4)的表面能量最小。即，以混合有Ga及Zn的(001)面為表面時的表面能量最小。
由此可知，In-Ga-Zn氧化物的結晶具有平行於a-b面的面的表面結構的比例高。
另外，本發明的一個方式是在通道區中包括上述氧化物膜的電晶體。
另外，本發明的一個方式是包括上述電晶體的半導體裝置。
能夠提供包含具有多個晶粒的多晶氧化物的濺射靶材，該多個晶粒的平均粒徑為3μm以下。
另外，藉由將離子碰撞到上述濺射靶材並從劈開面剝離濺射粒子，能夠形成晶化度高的氧化物膜。
另外，藉由使用晶化度高的氧化物膜，可以提供具有穩定的電特性的電晶體。
另外，藉由使用上述電晶體，可以提供一種可靠性高的半導體裝置。
100‧‧‧基板
102‧‧‧基底絕緣膜
104‧‧‧閘極電極
106‧‧‧氧化物半導體膜
112‧‧‧閘極絕緣膜
114‧‧‧背閘極電極
116a‧‧‧源極電極
116b‧‧‧汲極電極
118‧‧‧保護絕緣膜
200‧‧‧基板
202‧‧‧基底絕緣膜
204‧‧‧閘極電極
206‧‧‧氧化物半導體膜
212‧‧‧閘極絕緣膜
216a‧‧‧源極電極
216b‧‧‧汲極電極
218‧‧‧保護絕緣膜
300‧‧‧基板
302‧‧‧基底絕緣膜
304‧‧‧閘極電極
306‧‧‧氧化物半導體膜
312‧‧‧閘極絕緣膜
316a‧‧‧源極電極
316b‧‧‧汲極電極
400‧‧‧基板
402‧‧‧基底絕緣膜
404‧‧‧閘極電極
406‧‧‧氧化物半導體膜
412‧‧‧閘極絕緣膜
416a‧‧‧源極電極
416b‧‧‧汲極電極
420‧‧‧絕緣膜
500‧‧‧基板
502‧‧‧基底絕緣膜
504‧‧‧閘極電極
506‧‧‧氧化物半導體膜
512‧‧‧閘極絕緣膜
518‧‧‧層間絕緣膜
520‧‧‧絕緣膜
522‧‧‧絕緣膜
524a‧‧‧佈線
524b‧‧‧佈線
526‧‧‧電極
528‧‧‧電極
551‧‧‧電晶體
552‧‧‧電容器
553‧‧‧位元線
554‧‧‧字線
555‧‧‧電容線
556‧‧‧記憶單元
558‧‧‧放大器
602‧‧‧基底絕緣膜
620‧‧‧絕緣膜
622‧‧‧絕緣膜
626‧‧‧電極
628‧‧‧電極
650‧‧‧半導體基板
654‧‧‧閘極電極
656‧‧‧通道區
657‧‧‧雜質區
657a‧‧‧源極區
657b‧‧‧汲極區
662‧‧‧閘極絕緣膜
664‧‧‧元件分離層
668‧‧‧絕緣膜
671‧‧‧電晶體
672‧‧‧電晶體
673‧‧‧電容器
674‧‧‧源極線
675‧‧‧源極線
676‧‧‧字線
677‧‧‧汲極線
678‧‧‧電容線
679‧‧‧節點
700‧‧‧基板
719‧‧‧發光元件
720‧‧‧絕緣膜
721‧‧‧絕緣膜
731‧‧‧端子
732‧‧‧FPC
733a‧‧‧佈線
733b‧‧‧佈線
733c‧‧‧佈線
734‧‧‧密封材料
735‧‧‧驅動電路
736‧‧‧驅動電路
737‧‧‧像素
741‧‧‧電晶體
742‧‧‧電容器
743‧‧‧切換元件
744‧‧‧信號線
750‧‧‧像素
751‧‧‧電晶體
752‧‧‧電容器
753‧‧‧液晶元件
754‧‧‧掃描線
755‧‧‧信號線
781‧‧‧電極
782‧‧‧發光層
783‧‧‧電極
784‧‧‧隔壁
785a‧‧‧中間層
785b‧‧‧中間層
785c‧‧‧中間層
785d‧‧‧中間層
786a‧‧‧發光層
786b‧‧‧發光層
786c‧‧‧發光層
791‧‧‧電極
792‧‧‧絕緣膜
793‧‧‧液晶層
794‧‧‧絕緣膜
795‧‧‧隔離物
796‧‧‧電極
797‧‧‧基板
802‧‧‧絕緣膜
806‧‧‧氧化物半導體膜
812‧‧‧閘極絕緣膜
814‧‧‧閘極電極
816a‧‧‧源極電極
816b‧‧‧汲極電極
902‧‧‧絕緣膜
906‧‧‧氧化物半導體膜
912‧‧‧閘極絕緣膜
914‧‧‧閘極電極
916a‧‧‧源極電極
916b‧‧‧汲極電極
1000‧‧‧濺射靶材
1001‧‧‧離子
1002‧‧‧濺射粒子
1003‧‧‧沉積面沉積面
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
4000‧‧‧成膜裝置
4001‧‧‧大氣側基板供給室
4002‧‧‧大氣側基板傳送室
4003a‧‧‧裝載閉鎖室
4003b‧‧‧卸載閉鎖室
4004‧‧‧傳送室
4005‧‧‧基板加熱室
4006a‧‧‧成膜室
4006b‧‧‧成膜室
4006c‧‧‧成膜室
4101‧‧‧盒式介面
4102‧‧‧對準介面
4103‧‧‧傳送機器人
4104‧‧‧閘閥
4105‧‧‧加熱載物台
4106‧‧‧靶材
4107‧‧‧防著板
4108‧‧‧基板載物台
4109‧‧‧基板
4110‧‧‧低溫冷阱
4111‧‧‧載物台
4200‧‧‧真空泵
4201‧‧‧低溫泵
4202‧‧‧渦輪分子泵
4300‧‧‧質量流量控制器
4301‧‧‧精製器
4302‧‧‧加熱結構
9300‧‧‧外殼
9301‧‧‧按鈕
9302‧‧‧麥克風
9303‧‧‧顯示部
9304‧‧‧揚聲器
9305‧‧‧影像拍攝裝置
9310‧‧‧外殼
9311‧‧‧顯示部
9320‧‧‧外殼
9321‧‧‧按鈕
9322‧‧‧麥克風
9323‧‧‧顯示部
9630‧‧‧外殼
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9633‧‧‧轉樞
9638‧‧‧操作開關
S101‧‧‧製程
S102‧‧‧製程
S103‧‧‧製程
S104‧‧‧製程
S111‧‧‧製程
S112‧‧‧製程
S113‧‧‧製程
S114‧‧‧製程
在圖式中：圖1A至圖1C是濺射粒子從濺射靶材剝離的情況以及濺射粒子到達沉積面的情況的示意圖；圖2A至圖2E是說明根據本發明的一個方式的氧化物半導體的晶體結構的圖；圖3A至圖3C是說明根據本發明的一個方式的氧化物半導體的晶體結構的圖；圖4A至圖4C是說明根據本發明的一個方式的氧化物半導體的晶體結構的圖；圖5A和圖5B是說明根據本發明的一個方式的氧化物半導體的晶體結構的圖；圖6是說明晶體結構以及表面結構的圖； 圖7是說明晶體結構以及表面結構的圖；圖8是說明晶體結構以及表面結構的圖；圖9是說明晶體結構以及表面結構的圖；圖10A和圖10B是示出濺射靶材的製造方法的一個例子的流程圖；圖11是示出成膜裝置的一個例子的俯視圖；圖12A至圖12C是示出成膜裝置的結構的一個例子的圖；圖13A至圖13C是示出電晶體的一個例子的俯視圖以及剖面圖；圖14A至圖14C是示出電晶體的一個例子的俯視圖以及剖面圖；圖15A至圖15C是示出電晶體的一個例子的俯視圖以及剖面圖；圖16A至圖16C是示出電晶體的一個例子的俯視圖以及剖面圖；圖17A至圖17C是示出電晶體的一個例子的俯視圖以及剖面圖；圖18A至圖18C是示出電晶體的一個例子的俯視圖以及剖面圖；圖19A和圖19B是根據本發明的一個方式的半導體裝置的電路圖以及剖面圖；圖20A和圖20B是根據本發明的一個方式的半導體裝置的電路圖； 圖21A和圖21B是根據本發明的一個方式的半導體裝置的電路圖以及剖面圖；圖22是根據本發明的一個方式的半導體裝置的電路圖；圖23A至圖23D是根據本發明的一個方式的半導體裝置的電路圖、剖面圖以及示出電特性的圖；圖24A至圖24C是根據本發明的一個方式的半導體裝置的電路圖、示出電特性的圖以及剖面圖；圖25A至圖25C是示出根據本發明的一個方式的CPU的結構的方塊圖；圖26是使用根據本發明的一個方式的EL元件的顯示裝置的像素的一部分的電路圖；圖27A至圖27C是使用根據本發明的一個方式的EL元件的顯示裝置的俯視圖、剖面圖以及發光層的剖面圖；圖28A和圖28B是使用根據本發明的一個方式的EL元件的顯示裝置的剖面圖；圖29是使用根據本發明的一個方式的液晶元件的顯示裝置的像素的電路圖；圖30A至圖30C是根據本發明的一個方式的液晶元件的顯示裝置的剖面圖；圖31A至圖31D是說明根據本發明的一個方式的電子裝置的圖；圖32是樣本1的背散射電子像；圖33A和圖33B是樣本1的晶粒圖以及粒徑的直方 圖；圖34A和圖34B是樣本2的晶粒圖以及粒徑的直方圖；圖35A和圖35B是樣本3的晶粒圖以及粒徑的直方圖；圖36A是示出氧化物膜1以及氧化物膜2的晶體配向的圖，圖36B是示出氧化物膜3以及氧化物膜4的晶體配向的圖；圖37A和圖37B是利用STEM所得到的氧化物膜5的亮視場像以及HAADF-STEM像；圖38A和圖38B是利用STEM所得到的氧化物膜6的亮視場像以及HAADF-STEM像。
下面，將參照圖式詳細地說明本發明的實施方式。但是，本發明不侷限於以下說明，所屬發明所屬之技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式簡單說明發明結構時，表示相同目標的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。
注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明書中的序 數詞不表示特定發明的事項的固有名稱。
實施方式1
在本實施方式中，對根據本發明的一個方式的濺射靶材進行說明。
濺射靶材包含具有多個晶粒的多晶氧化物，該多個晶粒的平均粒徑為3μm以下，較佳為2.5μm以下，更佳為2μm以下。
另外，濺射靶材包含具有多個晶粒的多晶氧化物，在多個晶粒中，粒徑為0.4μm以上且1μm以下的晶粒所占的比率為8%以上，較佳為15%以上，更佳為25%以上。
另外，濺射靶材所包含的多個晶粒具有劈開面。劈開面例如為平行於a-b面的面。
濺射靶材的相對密度較佳為90%以上、95%以上或者99%以上。
由於多個晶粒的粒徑小，所以當將離子碰撞到濺射靶材時，濺射粒子從劈開面剝離。剝離的濺射粒子為具有平行於劈開面的上表面及下表面的平板狀。另外，由於多個晶粒的粒徑小，所以在結晶中發生畸變而容易從劈開面剝離。
另外，當濺射靶材所包含的多個晶粒為六方晶系時，平板狀的濺射粒子為具有120°的內角且大致為正六角形的上表面及下表面的六方柱狀。
另外，雖然濺射粒子理想地為單晶，但是也可以因受 到離子的碰撞的影響等而一部分的區域非晶化。
作為這種濺射靶材所包含的多晶氧化物，可以使用含有In、M(M為Ga、Sn、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或者Lu)以及Zn的氧化物。將含有In、M以及Zn的氧化物也記作In-M-Zn氧化物。
另外，含有在In-M-Zn氧化物中的In、M以及Zn的原子數比較佳為與化學計量組成相似。當含有在In-M-Zn氧化物中的In、M以及Zn的原子數比與化學計量組成相似時，該多晶氧化物的結晶性得到提高。
在很多情況下，In-M-Zn氧化物中的劈開面為平行於混合有M及Zn的a-b面的面。
圖10A和圖10B示出上述濺射靶材的製造方法。
如圖10A所示，製造成為濺射靶材的含有多個金屬元素的氧化物粉末。首先，在製程S101中，稱量氧化物粉末。
在此，說明作為含有多個金屬元素的氧化物粉末製造含有In、M以及Zn的氧化物粉末(In-M-Zn氧化物粉末)的情況。明確而言，作為原料準備InOX粉末、MOY粉末、以及ZnOZ粉末。另外，X、Y及Z為任意正數，例如可以將X設定為1.5，Y設定為1.5，Z設定為1。當然，上述氧化物粉末為一個例子，可以適當地選擇氧化物粉末的種類，以獲得所希望的組成。另外，M為Ga、Sn、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、 Ho、Er、Tm、Yb或者Lu。本實施方式示出使用三種氧化物粉末的例子，但是不侷限於此。例如，本實施方式也可以應用於使用四種以上的氧化物粉末的情況或使用一種或二種氧化物粉末的情況。
接著，將InOX粉末、MOY粉末及ZnOZ粉末以規定的莫耳數比混合。
InOX粉末、MOY粉末和ZnOZ粉末的規定的莫耳數比例如為2：1：3、2：2：1、8：4：3、3：1：1、1：1：1、1：3：2、1：3：4、1：6：2、1：6：4、1：6：8、4：2：3、1：1：2、3：1：4或者3：1：2。藉由採用上述莫耳數比，在後面容易得到包含結晶性高的多晶氧化物的濺射靶材。
接著，在製程S102中，藉由對以規定的莫耳數比混合的InOX粉末、MOY粉末以及ZnOZ粉末進行第一焙燒來得到In-M-Zn氧化物。
第一焙燒在惰性氛圍、氧化氛圍或減壓氛圍下進行，將溫度設定為400℃以上且1700℃以下，較佳為900℃以上且1500℃以下。將第一焙燒的時間例如設定為3分以上24小時以下，較佳為30分以上17小時以下，更佳為30分以上5小時以下。藉由在上述條件下進行第一焙燒，可以抑制主要反應以外的不需要的反應而降低In-M-Zn氧化物中的雜質濃度。由此可以提高In-M-Zn氧化物的結晶性。
另外，也可以改變溫度和/或氛圍進行多次第一焙燒。例如，可以在第一氛圍下以第一溫度保持In-M-Zn氧 化物後，在第二氛圍下以第二溫度保持該In-M-Zn氧化物。具體地，較佳為採用惰性氛圍或減壓氛圍作為第一氛圍，採用氧化氛圍作為第二氛圍。這是由於在第一氛圍下降低含有在In-M-Zn氧化物中的雜質時有時In-M-Zn氧化物中產生氧缺損的緣故。為此，較佳為在第二氛圍下降低In-M-Zn氧化物中的氧缺損。藉由降低In-M-Zn氧化物中的雜質並減小氧缺損，可以提高In-M-Zn氧化物的結晶性。
接著，在製程S103中，藉由粉粹In-M-Zn氧化物得到In-M-Zn氧化物粉末。
In-M-Zn氧化物具有平行於a-b面的面的表面結構的比例高。因此，所得到的In-M-Zn氧化物粉末包含很多具有平行於a-b面的上表面及下表面的平板狀晶粒。另外，在很多情況下，由於In-M-Zn氧化物的結晶為六方晶系，因此上述平板狀晶粒為具有120°的內角且大致為正六角形的面的六方柱狀。
接著，在製程S104中，確認所得到的In-M-Zn氧化物粉末的粒徑。在此，確認In-M-Zn氧化物粉末的平均粒徑是否3μm以下，較佳為2.5μm以下，更佳為2μm以下。另外，也可以省略製程S104而使用粒徑過濾器(grain size filter)僅將其粒徑為3μm以下，較佳為2.5μm以下，更佳為2μm以下的In-M-Zn氧化物粉末挑出來。藉由將其粒徑為3μm以下，較佳為2.5μm以下，更佳為2μm以下的In-M-Zn氧化物粉末挑出來，可以確保 使In-M-Zn氧化物粉末的平均粒徑為3μm以下，較佳為2.5μm以下，更佳為2μm以下。
在製程S104中，在In-M-Zn氧化物粉末的平均粒徑超過規定的值的情況下，回到製程S103而再次粉粹In-M-Zn氧化物粉末。
藉由上述步驟，可以得到平均粒徑為3μm以下，較佳為2.5μm以下，更佳為2μm以下的In-M-Zn氧化物粉末。藉由得到平均粒徑為3μm以下，較佳為2.5μm以下，更佳為2μm以下的In-M-Zn氧化物粉末，可以使在後面製造的濺射靶材中的晶粒的粒徑小。
接著，如圖10B所示，使用利用圖10A所示的流程圖得到的In-M-Zn氧化物粉末製造濺射靶材。
在製程S111中，將In-M-Zn氧化物粉末攤鋪到模子進行成形。在此，成形是指將粉末等以均勻的厚度攤鋪到模子。明確而言，可以藉由將In-M-Zn氧化物粉末導入模子並從外部施加振動來進行成形。或者，也可以將In-M-Zn氧化物粉末導入模子並利用輥等以成為均勻厚度的方式進行成形。另外，在製程S111中，也可以使在In-M-Zn氧化物粉末中混合水、分散劑及黏結劑而成的漿料成形。在該情況下，可以將過濾器鋪在模子上，將漿料注入到過濾器上之後，從模子的底面隔著該過濾器進行吸引而進行成形。然後，對進行吸引之後的成形體進行乾燥處理。較佳為採用自然乾燥處理，因為藉由自然乾燥成形體不易裂開。然後，以300℃以上且700℃以下的溫度進行 加熱處理去除自然乾燥沒能去除掉的殘留水分等。另外，過濾器可以使用將多孔樹脂膜附著於織布或者毛氈的過濾器。
藉由將含有很多具有平行於a-b面的上表面及下表面的平板狀晶粒的In-M-Zn氧化物粉末攤鋪到模子進行成形，可以使晶粒以平行於a-b面的面朝上的方式排列。因此，藉由攤鋪獲得的In-M-Zn氧化物粉末進行成形，可以增加平行於a-b面的的面的表面結構的比例。另外，模子可以使用上表面形狀為矩形或圓形的金屬製品或氧化物製品。
接著，在製程S112中，對In-M-Zn氧化物粉末進行第一加壓處理。然後，在製程S113中，對經過第一加壓處理的In-M-Zn氧化物粉末進行第二焙燒來得到板狀In-M-Zn氧化物。第二焙燒可以使用與第一焙燒同樣的條件及方法進行。藉由進行第二焙燒可以提高In-M-Zn氧化物的結晶性。
另外，第一加壓處理只要能對In-M-Zn氧化物粉末進行壓固即可，例如，可以使用與模子由同種材料構成的秤錘等進行第一加壓處理。或者，也可以使用壓縮空氣等利用高壓進行壓固。另外，還可以利用已知的技術進行第一加壓處理。此外，還可以同時進行第一加壓處理和第二焙燒。
還可以在第一加壓處理後進行平坦化處理。平坦化處理可以使用化學機械拋光(CMP：Chemical Mechanical Polishing)處理等。
像這樣獲得的板狀In-M-Zn氧化物為結晶性高的多晶氧化物。
接著，在製程S114中，確認得到的板狀In-M-Zn氧化物的厚度。當板狀In-M-Zn氧化物比所希望的厚度薄時，回到製程S111在板狀In-M-Zn氧化物上攤鋪In-M-Zn氧化物粉末進行成形。在製程S114中，當板狀In-M-Zn氧化物具有所希望的厚度時，以該板狀In-M-Zn氧化物為濺射靶材。下面，對板狀In-M-Zn氧化物比所希望的厚度薄時的製程S111以後的製程進行說明。
在進行製程S111之後，在製程S112中，對板狀In-M-Zn氧化物及該板狀In-M-Zn氧化物上的In-M-Zn氧化物粉末進行第二加壓處理。然後，在製程S113中，藉由進行第三焙燒，得到具有增加In-M-Zn氧化物粉末的厚度的板狀In-M-Zn氧化物。加厚的板狀In-M-Zn氧化物以板狀In-M-Zn氧化物為晶種進行晶體生長而得到，所以可以得到結晶性高的多晶氧化物。
另外，第三焙燒可以使用與第二焙燒同樣的條件及方法進行。另外，第二加壓處理可以使用與第一加壓處理同樣的條件及方法進行。還可以同時進行第二加壓處理和第三焙燒。
在製程S114中，再次確認得到的板狀In-M-Zn氧化物的厚度。
藉由上述製程，可以在提高結晶的配向性的同時逐漸 地加厚板狀In-M-Zn氧化物。
藉由重複進行n次(n為自然數)加厚該板狀In-M-Zn氧化物的製程，可以形成具有所希望的厚度，例如為2mm以上且20mm以下，較佳為3mm以上且20mm以下的板狀In-M-Zn氧化物。以該板狀In-M-Zn氧化物為濺射靶材。
然後，還可以進行平坦化處理。
另外，也可以對得到的濺射靶材進行第四焙燒。第四焙燒可以使用與第一焙燒同樣的條件及方法進行。藉由進行第四焙燒，可以得到包含結晶性更高的多晶氧化物的濺射靶材。
藉由上述步驟，可以製造如下包含多晶氧化物的濺射靶材，該多晶氧化物包含具有平行於a-b面的劈開面的多個晶粒並且該多個晶粒的平均粒徑小。
此外，藉由上述步驟形成的濺射靶材可以具有高密度。當濺射靶材的密度高時，形成的膜的密度也得到提高。具體地，可以使濺射靶材的相對密度為90%以上、95%以上或者99%以上。
本實施方式可以與其他實施方式及實施例適當地組合而實施。
實施方式2
在本實施方式中，對實施方式1所示的濺射靶材的使用方法進行說明。尤其是，對使用實施方式1所示的濺射 靶材形成晶化度高的氧化物膜的方法進行說明。
濺射靶材藉由將離子碰撞到該濺射靶材的表面來使用。
作為離子使用氧的陽離子。此外，除了氧的陽離子以外，還可以使用氬的陽離子。另外，可以使用其他稀有氣體的陽離子代替氬的陽離子。
藉由作為離子使用氧的陽離子，可以減輕成膜時的電漿損傷。因此，可以抑制離子碰撞到濺射靶材的表面時的濺射靶材的結晶性的下降或非晶化。
當離子碰撞到濺射靶材的表面時，濺射靶材所包含的晶粒從劈開面剝離而成為濺射粒子。
該濺射粒子具有平行於劈開面的上表面及下表面，並且是具有結晶性高的平板狀。濺射粒子較佳為六方柱狀。下面，對濺射粒子為六方柱狀時的情況進行說明。
被剝離的濺射粒子的側面、上表面或者下表面帶正電。這是因為濺射粒子的側面、上表面或者下表面具有容易帶正電的性質的緣故。
對帶正電的時機沒有特別的限制，明確而言，有時當離子碰撞時濺射粒子接受電荷而帶正電。或者，有時在產生電漿時因濺射粒子暴露於電漿而帶正電。或者，有時在氧的陽離子與濺射粒子的側面、上表面或者下表面接合的情況下濺射粒子帶正電。
當濺射粒子的側面、上表面或者下表面帶正電時，在濺射粒子到達沉積面時，濺射粒子與其他濺射粒子互相排 斥而選擇性地附著於沒有沉積氧化物的區域。因此，可以以均勻的厚度形成氧化物膜。
濺射裝置可以使用平行平板型濺射裝置、離子束濺射裝置或者對向靶材式濺射裝置等。在對向靶材式濺射裝置中，由於沉積面離電漿遠，所以沉積損傷小，由此可以形成晶化度高的氧化物膜。
另外，較佳為在雜質(氫、水、二氧化碳、氮等)濃度低的環境下使用濺射靶材。另外，當使用沉積氣體的情況下，較佳為降低沉積氣體中的雜質濃度。明確而言，可以使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。另外，將沉積氣體中的氧比率設定為30vol.%以上，較佳為100vol.%。
藉由利用上述方法使用濺射靶材，可以形成晶化度高的氧化物膜。例如，可以形成晶化度高的CAAC-OS膜。
本實施方式可以與其他實施方式及實施例適當地組合而實施。
實施方式3
在本實施方式中，說明用來形成實施方式2所示的晶化度高的氧化物膜的成膜裝置。
首先，參照圖11至圖12C說明成膜時膜中的雜質混入少的成膜裝置的結構。
圖11示意性地示出枚葉式多室的成膜裝置4000的俯視圖。成膜裝置4000包括具備收納基板的盒式介面 (cassette port)4101和進行對準基板的處理的對準介面(alignment port)4102的大氣側基板供給室4001、將基板從大氣側基板供給室4001傳送的大氣側基板傳送室4002、進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的裝載閉鎖室4003a、進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室4003b、進行真空中的基板的傳送的傳送室4004、對基板進行加熱的基板加熱室4005以及配置靶材進行成膜的成膜室4006a、4006b、4006c。
另外，也可以如圖11所示那樣具有多個(在圖11中三個)盒式介面4101。
另外，大氣側基板傳送室4002與裝載閉鎖室4003a以及卸載閉鎖室4003b連接，裝載閉鎖室4003a以及卸載閉鎖室4003b與傳送室4004連接，傳送室4004與基板加熱室4005、成膜室4006a、成膜室4006b以及成膜室4006c連接。
另外，在各室的連接部設置有閘閥4104，可以使除了大氣側基板供給室4001、大氣側基板傳送室4002以外的各室獨立地保持真空狀態。另外，大氣側基板傳送室4002及傳送室4004具有傳送機器人4103，可以傳送玻璃基板。
另外，基板加熱室4005較佳為兼作電漿處理室。成膜裝置4000可以在處理與處理之間以不暴露於大氣的方式傳送基板，由此可以抑制雜質吸附到基板上。另外，可 以自由地決定成膜、加熱處理等的順序。另外，傳送室、成膜室、裝載閉鎖室、卸載閉鎖室以及基板加熱室的數目不侷限於上述數目，可以根據設置它們的空間或製程條件適當地決定數目。
接著，圖12A至圖12C示出相當於圖11所示的成膜裝置4000的點劃線X1-X2、點劃線Y1-Y2及點劃線Y2-Y3的剖面。
圖12A示出基板加熱室4005和傳送室4004的剖面，基板加熱室4005具有可以收納基板的多個加熱載物台4105。另外，在圖12A中示出加熱載物台4105具有7層的結構，但是不侷限於此，也可以採用1層以上且少於7層的結構或8層以上的結構。藉由增加加熱載物台4105的層數，可以同時對多個基板進行加熱處理以提高生產率，所以是較佳的。此外，基板加熱室4005藉由閥與真空泵4200連接。作為真空泵4200，例如可以使用乾燥泵、機械增壓泵等。
另外，作為可以用於基板加熱室4005的加熱機構，例如也可以使用利用電阻發熱體等進行加熱的加熱機構。或者，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金屬鹵化物燈、氙弧燈、 碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行加熱處理的裝置。氣體使用惰性氣體。
另外，基板加熱室4005藉由質量流量控制器4300與精製器4301連接。注意，雖然按照氣體的種類的數目設置質量流量控制器4300和精製器4301，但是為了便於理解只示出一個。作為導入到基板加熱室4005中的氣體，可以使用露點為-80℃以下，較佳為-100℃以下的氣體，例如可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。
傳送室4004具有傳送機器人4103。傳送機器人4103具有多個可動部和保持基板的臂，能夠將基板傳送到各室。另外，傳送室4004藉由閥與真空泵4200以及低溫泵4201連接。藉由採用上述結構，傳送室4004使用真空泵4200從大氣壓至低真空或中真空(0.1Pa至幾百Pa程度)進行排氣，切換閥，使用低溫泵4201從中真空至高真空或超高真空(0.1Pa至1×10-7Pa)進行排氣。
另外，例如也可以使兩個以上的低溫泵4201與傳送室4004並聯連接。藉由採用上述結構，即使一個低溫泵在進行再生中也可以使用剩下的低溫泵進行排氣。注意，上述的再生是指釋放低溫泵中積存的分子(或原子)的處理。當低溫泵積存過多分子(或原子)時其排氣能力降低，由此定期進行再生。
圖12B示出成膜室4006b、傳送室4004、裝載閉鎖室4003a的剖面。
在此，參照圖12B說明成膜室(濺射室)的詳細內容。圖12B所示的成膜室4006b包括靶材4106、防著板4107、基板載物台4108。另外，這裏在基板載物台4108上設置有基板4109。雖然未圖示，但是基板載物台4108也可以具備保持基板4109的基板保持結構或從背面對基板4109進行加熱的背面加熱器等。
另外，在成膜時使基板載物台4108保持為大致垂直於地板表面的狀態，當傳遞基板時使基板載物台4108保持為大致平於地板表面的狀態。另外，在圖12B中，以虛線表示的地方成為當傳遞基板時保持有基板載物台4108的位置。藉由採用上述結構，與使基板載物台4108保持為水平狀態的情況相比，可以使成膜時可能會混入的塵屑或微粒附著於基板4109的概率降低。但是，當使基板載物台4108保持為大致垂直(90°)於地板表面的狀態時，基板4109可能會落下，所以較佳為將基板載物台4108對地板表面的角度設定為80°以上且小於90°。
另外，防著板4107可以抑制從靶材4106被濺射的粒子沉積在不希望進行濺射的區域。另外，較佳為對防著板4107進行加工來防止沉積的濺射粒子剝離。例如，也可以進行使表面粗糙度增加的噴砂處理或者在防著板4107的表面上設置凹凸。
另外，成膜室4006b藉由氣體加熱機構4302與質量流量控制器4300連接，氣體加熱機構4302藉由質量流量控制器4300與精製器4301連接。利用氣體加熱機構 4302可以將導入到成膜室4006b中的氣體加熱為40℃以上400℃以下，較佳為50℃以上200℃以下。注意，雖然按照氣體的種類的數目設置氣體加熱機構4302、質量流量控制器4300和精製器4301，但是為了便於理解只示出一個。作為導入到成膜室4006b的氣體，可以使用露點為-80℃以下，較佳為-100℃以下的氣體，例如可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。
另外，當剛導入氣體的成膜室前使用精製器時，將精製器到成膜室4006b的管道的長度設置為10m以下，較佳為5m以下，更佳為1m以下。藉由將管道的長度設定為10m以下、5m以下或1m以下，可以對應管道長度減少來自管道的釋放氣體的影響。另外，氣體的管道較佳為使用內部由氟化鐵、氧化鋁或氧化鉻等覆蓋的金屬管道。例如與SUS316L-EP管道相比，上述管道釋放的包含雜質的氣體的量少，而可以降低雜質對氣體的混入。另外，作為管道的接頭，較佳為使用高性能超小型金屬墊片接頭(UPG接頭)。此外，藉由使用金屬構成所有管道，與使用樹脂等構成所有管道的情況相比，可以降低所產生的釋放氣體及外部洩漏的影響，所以是較佳的。
另外，成膜室4006b藉由閥與渦輪分子泵4202以及真空泵4200連接。
成膜室4006b設置有低溫冷阱4110。
低溫冷阱4110是能夠吸附水等的相對來說熔點較高的分子(或原子)的結構。渦輪分子泵4202能夠對大分 子(或原子)穩定地進行排氣且維修頻率低，因此在生產率上佔有優勢，但是排氫、排水的能力較低。於是，為了提高排出水等的能力，採用低溫冷阱4110與成膜室4006b連接的結構。低溫冷阱4110的製冷機的溫度為100K以下，較佳為80K以下。另外，當低溫冷阱4110具有多個製冷機時，較佳為各個製冷機的溫度不同，這樣可以高效率地進行排氣。例如，可以將第一階段的製冷機的溫度設定為100K以下，將第二階段的製冷機的溫度設定為20K以下。
另外，成膜室4006b的排氣方法不侷限於上述的方法，也可以與上述所示的傳送室4004的排氣方法(利用低溫泵及真空泵的排氣方法)同樣。當然，也可以傳送室4004的排氣方法與成膜室4006b的排氣方法(利用渦輪分子泵及真空泵的排氣方法)同樣。
另外，較佳為將上述的傳送室4004、基板加熱室4005和成膜室4006b的背壓(全壓)以及各氣體分子(原子)的分壓設定為下述。尤其是，有可能雜質混入到形成的膜中，所以需要注意成膜室4006b的背壓以及各氣體分子(原子)的分壓。
上述的各室的背壓(全壓)為1×10-4Pa以下，較佳為3×10-5Pa以下，更佳為1×10-5Pa以下。另外，上述的各室的質量電荷比(m/z)=18的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。上述的各室的m/z=28的氣體分子(原子)的分壓 為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。上述的各室的m/z=44的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。
另外，真空處理室內的全壓及分壓可以使用質量分析器測量。例如，使用ULVAC,Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。
另外，作為上述的傳送室4004、基板加熱室4005及成膜室4006b，較佳為採用外部洩漏及內部洩漏少的結構。
例如，上述的傳送室4004、基板加熱室4005及成膜室4006b的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。另外，m/z=18的氣體分子(原子)的洩漏率為1×10-7Pa．m3/s以下，較佳為3×10-8Pa．m3/s以下。另外，m/z=28的氣體分子(原子)的洩漏率為1×10-5Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。另外，m/z=44的氣體分子(原子)的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。
另外，洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。
洩漏率由外部洩漏及內部洩漏決定。外部洩漏是指：由於微小的孔或密封故障等，氣體從真空系統的外部流入的現象。此外，內部洩漏是指來自真空系統中的閥等隔板的洩漏或內部構件的氣體釋放。為了將洩漏率設定為上述 數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對成膜室4006b的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的密合性比O形環高，因此可以降低外部洩漏。此外，藉由利用鈍態的由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
另外，作為構成成膜裝置4000的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述構件覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性，耐熱且適於加工。在此，藉由對表面的凹凸進行拋光處理等以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述成膜裝置4000的構件。
較佳為成膜裝置4000的構件儘量只由金屬構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為表面由較薄的氟化鐵、氧化鋁或氧化鉻等覆蓋。
雖然存在於成膜室內的吸附物吸附於內壁等而不影響成膜室的壓力，但是其是對成膜室進行排氣時產生的氣體釋放的主要原因。所以，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於成膜室內的吸附 物脫離預先進行排氣是十分重要的。另外，為了促進吸附物的脫離，也可以對成膜室進行烘烤。藉由進行烘烤，可以將吸附物的脫離速度提高到10倍左右。烘烤處理以100℃以上且450℃以下的溫度進行即可。此時，一邊將惰性氣體導入沉積室一邊去除吸附物，這樣可以提高僅藉由排氣不容易脫離的水等的脫離速度。另外，藉由對導入的惰性氣體以與烘烤溫度相同程度的溫度進行加熱，可以進一步提高吸附物的脫離速度。這裏，作為惰性氣體較佳為使用稀有氣體。另外，根據成膜的膜的種類，也可以使用氧等代替惰性氣體。例如，當進行氧化物的成膜時，有時較佳為使用作為氧化物的主要成分的氧。
或者，較佳為藉由導入被加熱的稀有氣體等的惰性氣體或氧等提高成膜室內的壓力，並在經過一定時間之後再次對成膜室進行排氣處理。藉由導入被加熱的氣體可以使成膜室內的吸附物脫離，由此減少存在於成膜室內的雜質。另外，較有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。具體地，藉由導入溫度為40℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來使成膜室內的壓力為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分以上且300分以下，較佳為5分以上且120分以下，即可。然後，對成膜室進行5分以上且300分以下，較佳為10分以上且120分以下的排氣。
另外，藉由進行偽成膜也可以進一步提高吸附物的脫離速度。偽成膜是指藉由濺射法等對偽基板進行成膜以在偽基板上及成膜室內壁沉積膜，由此將成膜室內的雜質及成膜室內壁的吸附物密封於膜中。偽基板較佳為使用釋放氣體少的基板。藉由進行偽成膜可以降低後面形成的膜中的雜質濃度。另外，可以與烘烤同時進行偽成膜。
接著，以下說明圖12B所示的傳送室4004、裝載閉鎖室4003a以及圖12C所示的大氣側基板傳送室4002、大氣側基板供給室4001的詳細內容。另外，圖12C示出大氣側基板傳送室4002、大氣側基板供給室4001的剖面。
關於圖12B所示的傳送室4004，參照圖12A所示的傳送室4004的記載。
裝載閉鎖室4003a具有基板遞送載物台4111。裝載閉鎖室4003a將壓力從減壓上升到大氣壓，當將裝載閉鎖室4003a的壓力上升到大氣壓時，基板遞送載物台4111從設置在大氣側基板傳送室4002中的傳送機器人4103接收基板。然後，在使裝載閉鎖室4003a抽空氣並處於減壓狀態之後，設置在傳送室4004中的傳送機器人4103從基板遞送載物台4111接收基板。
另外，裝載閉鎖室4003a藉由閥與真空泵4200以及低溫泵4201連接。關於真空泵4200、低溫泵4201的排氣系統的連接方法，參照傳送室4004的連接方法可以連接，所以這裏省略說明。另外，圖11所示的卸載閉鎖室 4003b可以採用與裝載閉鎖室4003a同樣的結構。
大氣側基板傳送室4002具有傳送機器人4103。藉由傳送機器人4103可以進行從盒式介面4101向裝載閉鎖室4003a或從裝載閉鎖室4003a向盒式介面4101的基板的遞送。另外，也可以在大氣側基板傳送室4002、大氣側基板供給室4001的上方設置用來潔淨塵屑或微粒的結構如HEPA過濾器(High Efficiency Particulate Air Filter：高效率粒子空氣濾器)等。
大氣側基板供給室4001具有多個盒式介面4101。盒式介面4101可以收納多個基板。
藉由利用上述成膜裝置形成氧化物膜，可以抑制雜質混入氧化物膜。並且，藉由利用上述成膜裝置形成接觸於該氧化物膜的膜，可以抑制從接觸於氧化物膜的膜向氧化物膜的雜質混入。
接著，說明利用上述成膜裝置的CAAC-OS膜的成膜方法。
當形成氧化物膜時，利用實施方式1所示的濺射靶材。
濺射靶材的表面溫度為100℃以下，較佳為50℃以下，更佳為室溫(典型的是25℃)程度。對應大面積基板的濺射裝置大多使用大面積的濺射靶材。但是，沒有接縫地製造具有對應大面積的尺寸的濺射靶材十分困難。在實際製造時，將多個濺射靶材以儘量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當濺射 靶材的表面溫度升高時，有時Zn等從該微小的間隙揮發而導致間隙漸漸變大。當間隙變大時，有時用於底板及黏合的金屬也被濺射，這成為導致雜質濃度變高的主要原因。因此，較佳為充分冷卻濺射靶材。
具體地，作為底板使用具有高導電性及高放熱性的金屬(具體來說使用Cu)。另外，藉由在底板內形成水路並使充分量的冷卻水流過水路，可以高效率地冷卻濺射靶材。
將基板加熱溫度設定為100℃以上且600℃以下，較佳為150℃以上且550℃以下，更佳為200℃以上且500℃以下，並在氧氣體氛圍下形成氧化物膜。氧化物膜的厚度為1nm以上且40nm以下，較佳為3nm以上且20nm以下。成膜時的基板加熱溫度越高得到的氧化物膜的雜質濃度越低。另外，由於在沉積面容易發生濺射粒子的遷移，氧化物膜中原子排列有序且高密度化而容易形成晶化度高的CAAC-OS膜。並且，藉由在氧氣體氛圍下進行成膜，電漿損傷減輕並由於不含有稀有氣體等多餘的原子而容易形成晶化度高的CAAC-OS膜。注意，也可以採用氧氣體與稀有氣體的混合氛圍，在該情況下將氧氣體的比例設定為30vol.%以上，較佳為50vol.%以上，更佳為80vol.%以上。
另外，當濺射靶材含有Zn時，藉由在氧氣體氛圍下進行成膜，電漿損傷減輕，由此可以獲得不容易發生Zn揮發的氧化物膜。
在成膜壓力為0.8Pa以下，較佳為0.4Pa以下，濺射靶材與基板之間的距離為100mm以下，較佳為40mm以下，更佳為25mm以下的條件下形成氧化物膜。藉由在該條件下形成氧化物膜，可以降低濺射粒子與其它的濺射粒子、氣體分子或離子發生碰撞的頻率。即，可以藉由對應成膜壓力使濺射靶材與基板之間的距離小於濺射粒子、氣體分子或離子的平均自由程，可以降低膜中的雜質濃度。
例如，在壓力為0.4Pa、溫度為25℃(絕對溫度為298K)下的平均自由程為：氫原子(H2)為48.7mm、氦原子(He)為57.9mm、水分子(H2O)為31.3mm、甲烷分子(CH4)為13.2mm、氖原子(Ne)為42.3mm、氮分子(N2)為23.2mm、一氧化碳分子(CO)為16.0mm、氧分子(O2)為26.4mm、氬原子(Ar)為28.3mm、二氧化碳分子(CO2)為10.9mm、氪原子(Kr)為13.4mm、氙原子(Xe)為9.6mm。另外，當壓力變為2倍時平均自由程變為2分之1，當絕對溫度變為2倍時平均自由程變為2倍。
平均自由程由壓力、溫度及分子(原子)的直徑決定。當將壓力及溫度設定為固定時，分子(原子)的直徑越大平均自由程越短。另外，各分子(原子)的直徑為：H2為0.218nm、He為0.200nm、H2O為0.272nm、CH4為0.419nm、Ne為0.234nm、N2為0.316nm、CO為0.380nm、O2為0.296nm、Ar為0.286nm、CO2為0.460nm、Kr為0.415nm、Xe為0.491nm。
因此，分子(原子)的直徑越大平均自由程越短，並且當被包含於膜中時，由於分子(原子)的直徑大而會降低晶化度。為此，例如，可以說具有Ar以上的直徑的分子(原子)容易成為雜質。
接著，進行加熱處理。加熱處理在減壓、惰性氛圍或氧化氛圍下進行。利用加熱處理可以降低氧化物膜中的雜質濃度。
作為加熱處理，較佳為在減壓或惰性氛圍下進行加熱處理之後，在保持溫度的情況下將氛圍切換為氧化氛圍再進行加熱處理。這是因為如下緣故：當在減壓氛圍或惰性氛圍下進行加熱處理時，雖然可以降低氧化物膜中的雜質濃度，但是在同時產生氧缺損。藉由在氧化氛圍下進行加熱處理，可以減少此時產生的氧缺損。
除了進行成膜時的基板加熱之外，藉由在成膜之後對氧化物膜進行加熱處理，可以降低氧化物膜中的雜質濃度。
具體地，可以使利用二次離子質譜分析(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物膜中的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步佳為5×1018atoms/cm3以下。
另外，可以使利用SIMS測量的氧化物膜中的氮濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步佳為5×1017atoms/cm3 以下。
另外，可以使利用SIMS測量的氧化物膜中的碳濃度小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步佳為5×1017atoms/cm3以下。
另外，可以使氧化物膜中的根據熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)分析的m/z=2(氫分子等)的氣體分子(原子)、m/z=18的氣體分子(原子)、m/z=28的氣體分子(原子)及m/z=44的氣體分子(原子)的釋放量分別為1×1019個/cm3以下，較佳為1×1018個/cm3以下。
另外，利用TDS分析測量釋放量的方法參照後面說明的氧原子的釋放量的測量方法。
藉由上述步驟，可以形成晶化度高的氧化物膜。
本實施方式可以與其他實施方式、其他實施例適當地組合而使用。
實施方式4
在本實施方式中，說明根據本發明的一個方式的電晶體。
圖13A是根據本發明的一個方式的電晶體的俯視圖。圖13B示出對應於圖13A所示的點劃線A1-A2的剖面圖。圖13C示出對應於圖13A所示的點劃線A3-A4的剖面圖。另外，為了便於理解，在圖13A中省略閘極絕緣膜 112等。
圖13B是一種電晶體的剖面圖，該電晶體包括：設置在基板100上的基底絕緣膜102；設置在基底絕緣膜102上的閘極電極104；設置在閘極電極104上的閘極絕緣膜112；閘極絕緣膜112上的與閘極電極104重疊地設置的氧化物半導體膜106；設置在氧化物半導體膜106上的源極電極116a及汲極電極116b；設置在氧化物半導體膜106、源極電極116a以及汲極電極116b上的保護絕緣膜118。另外，圖13B示出設置有基底絕緣膜102的結構，但是不侷限於此。例如，也可以採用不設置基底絕緣膜102的結構。
在此，氧化物半導體膜106上述實施方式所示的使用晶化度高的氧化物膜。
另外，將氧化物半導體膜106的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步佳為5×1018atoms/cm3以下。這是因為包含於氧化物半導體膜106的氫生成非意圖的載子的緣故。生成的載子導致電晶體的關態電流(off-state current)的增大以及電晶體的電特性變動。因此，藉由將氧化物半導體膜106的氫濃度設定為上述，可以抑制電晶體的關態電流的增大以及電晶體的電特性的變動。
藉由將氧化物半導體膜106的施體(氫、氧缺損等)濃度設定為極小，可以使用氧化物半導體膜106的電晶體 成為關態電流極小的電晶體。明確而言，可以將通道長度為3μm、通道寬度為1μm時的電晶體的關態電流設定為1×10-21A以下，或者設定為1×10-25A以下。
對於基板100沒有大的限制。例如，作為基板100，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板100，也可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽晶片)基板等，並且也可以使用在這些基板上設置有半導體元件的基板。
另外，作為基板100，在使用第五代(1000mm×1200mm或1300mm×1500mm)、第六代(1500mm×1800mm)、第七代(1870mm×2200mm)、第八代(2200mm×2500mm)、第九代(2400mm×2800mm)、第十代(2880mm×3130mm)等大型玻璃基板的情況下，由於半導體裝置的製程中的加熱處理等導致基板100的收縮，有時難以進行微細加工。因此，在作為基板100使用上述大型玻璃基板的情況下，較佳為使用起因於加熱處理的收縮少的基板。例如，作為基板100可以使用在400℃，較佳為450℃，更佳為500℃的溫度下進行1小時的加熱處理之後的收縮量為10ppm以下，較佳為5ppm以下，更佳為3ppm以下的大型玻璃基板。
此外，基板100也可以使用撓性基板。另外，作為在 撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體並將該電晶體轉置到撓性基板的基板100上。在此情況下，較佳為在不具有撓性的基板和電晶體之間設置剝離層。
基底絕緣膜102從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
閘極電極104使用包含Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta以及W中的一種以上的單質、氮化物、氧化物或者合金形成單層或疊層，即可。
源極電極116a及汲極電極116b使用包含Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta以及W中的一種以上的單質、氮化物、氧化物或者合金形成單層或疊層，即可。另外，源極電極116a及汲極電極116b可以為同一的組成或不同的組成。
閘極絕緣膜112從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
保護絕緣膜118從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
作為保護絕緣膜118，例如可以採用第一層為氧化矽膜、第二層為氮化矽膜的疊層膜。在上述的情況下，氧化矽膜也可以為氧氮化矽膜。氧化矽膜較佳為使用缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用電子自旋共振法(ESR：Electron Spin Resonance)測定的信號中來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。氮化矽膜使用氫及氨的釋放量少的氮化矽膜。氫及氨的釋放量藉由TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析進行測定即可。另外，氮化矽膜使用使氧不透過或幾乎不透過的氮化矽膜。
作為保護絕緣膜118，例如可以採用第一層為第一氧化矽膜、第二層為第二氧化矽膜以及第三層為氮化矽膜的疊層膜。在上述的情況下，第一氧化矽膜或/及第二氧化矽膜也可以為氧氮化矽膜。第一氧化矽膜較佳為使用缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用ESR測定的信號中來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。第二氧化矽膜使用具有過剩氧的氧化矽膜。氮化矽膜使用氫及氨的釋放量少的氮化矽膜。另外，氮化矽膜使用使氧不透過或幾乎不透過的氮化矽膜。
包含過剩氧的氧化矽膜是指藉由加熱處理等可以釋放氧的氧化矽膜。當將氧化矽膜應用於絕緣膜時，具有過剩氧的絕緣膜是具有藉由加熱處理釋放氧的功能的絕緣膜。
藉由加熱處理釋放氧的膜利用TDS分析有時釋放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氧(換算為氧原子)。
在此，以下說明利用TDS分析的氧的釋放量的測量方法。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成比例。並且，藉由對該測量樣本與標準樣本進行比較，可以計算出氣體的總釋放量。
例如，根據作為標準樣本的含有既定密度的氫的矽晶片的TDS分析結果以及測量樣本的TDS分析結果，可以藉由算式1求出測量樣本中的氧分子的釋放量(NO2)。這裏，假定以藉由TDS分析得到的被檢測出為質量數32的氣體都來源於氧分子。作為質量數32的氣體，還有CH3OH，但是CH3OH存在的可能性較低，所以這裏不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極低，所以也不考慮到該氧分子。
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是對 測量樣本進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於算式1的詳細說明，可以參照日本專利申請公開第平6-275697公報。注意，使用由電子科學公司製造的熱脫附裝置EMD-WA1000S/W，並將包含1×1016atoms/cm2的氫原子的矽晶片用作標準樣本，來對上述氧的釋放量進行測量。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的離子化率算出。另外，因為上述的α包括氧分子的離子化比率，所以藉由評估氧分子的釋放量，還可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
或者，藉由加熱處理釋放氧的膜有時包含過氧化自由基。明確而言，上述情況是指起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的膜有時在ESR中當g值為2.01近旁時具有非對稱性的信號。
另外，作為包含過剩氧的絕緣膜也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，每單位體積中含有的氧原子數多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)測定的值。
閘極絕緣膜112及保護絕緣膜118中的至少一個較佳為包含過剩氧的絕緣膜。
當閘極絕緣膜112及保護絕緣膜118中的至少一個為包含過剩氧的絕緣膜時，可以減少氧化物半導體膜106的氧缺損。
另外，圖14A至圖14C示出在圖13A至圖13C所示的電晶體中還設置背閘極電極114的結構。
圖14A是根據本發明的一個方式的電晶體的俯視圖。圖14B示出對應於圖14A所示的點劃線A1-A2的剖面圖。圖14C示出對應於圖14A所示的點劃線A3-A4的剖面圖。另外，為了便於理解，在圖14A中省略閘極絕緣膜112等。
圖14A至圖14C所示的電晶體藉由設置背閘極電極114容易控制臨界電壓。另外，藉由閘極電極104與背閘極電極114連接，可以提高電晶體的通態電流(on-state current)。或者，藉由將背閘極電極114的電位設定為負電位(比電晶體的源電位低的電位)或源電位，可以降低電晶體的關態電流。
接著，參照圖15A至圖15C說明具有與圖13A至圖13C以及圖14A至圖14C不同的結構的電晶體。
圖15A是根據本發明的一個方式的電晶體的俯視圖。圖15B示出對應於圖15A所示的點劃線B1-B2的剖面圖。圖15C示出對應於圖15A所示的點劃線B3-B4的剖面圖。另外，為了便於理解，在圖15A中省略閘極絕緣膜 212等。
圖15B是一種電晶體的剖面圖，該電晶體包括：設置在基板200上的基底絕緣膜202；設置在基底絕緣膜202上的閘極電極204；設置在閘極電極204上的閘極絕緣膜212；設置在閘極絕緣膜212上的源極電極216a及汲極電極216b；閘極絕緣膜212、源極電極216a及汲極電極216b上的與閘極電極204重疊地設置的氧化物半導體膜206；設置在氧化物半導體膜206、源極電極216a及汲極電極216b上的保護絕緣膜218。另外，圖15B示出設置有基底絕緣膜202的結構，但是不侷限於此。例如，也可以採用不設置基底絕緣膜202的結構。
關於氧化物半導體膜206，參照氧化物半導體膜106的記載。
關於基板200，參照基板100的記載。
關於基底絕緣膜202，參照基底絕緣膜102的記載。
關於閘極電極204，參照閘極電極104的記載。
作為閘極絕緣膜212，可以使用與閘極絕緣膜112同樣的絕緣膜。
關於源極電極216a及汲極電極216b，參照源極電極116a及汲極電極116b的記載。
作為保護絕緣膜218，可以使用與保護絕緣膜118同樣的絕緣膜。
另外，雖然未圖示，但是也可以在圖15A至圖15C所示的電晶體的保護絕緣膜218上設置背閘極電極。關於 該背閘極電極，參照背閘極電極114的記載。
接著，參照圖16A至圖16C說明具有與圖13A至圖15C不同的結構的電晶體。
圖16A是根據本發明的一個方式的電晶體的俯視圖。圖16B示出對應於圖16A所示的點劃線C1-C2的剖面圖。圖16C示出對應於圖16A所示的點劃線C3-C4的剖面圖。另外，為了便於理解，在圖16A中省略閘極絕緣膜312等。
圖16B是一種電晶體的剖面圖，該電晶體包括：設置在基板300上的基底絕緣膜302；設置在基底絕緣膜302上的氧化物半導體膜306；設置在氧化物半導體膜306上的源極電極316a及汲極電極316b；設置在氧化物半導體膜306、源極電極316a及汲極電極316b上的閘極絕緣膜312；閘極絕緣膜312上的與氧化物半導體膜306重疊地設置的閘極電極304。另外，圖16B示出設置有基底絕緣膜302的結構，但是不侷限於此。例如，也可以採用不設置基底絕緣膜302的結構。
關於氧化物半導體膜306，參照氧化物半導體膜106的記載。
關於基板300，參照基板100的記載。
作為基底絕緣膜302，可以使用與保護絕緣膜118同樣的絕緣膜。另外，當基底絕緣膜302採用作為保護絕緣膜118的例子而示出的疊層結構時，使層疊的順序相反即可。
另外，基底絕緣膜302較佳為具有平坦性。明確而言，可以將基底絕緣膜302的平均表面粗糙度(Ra)設定為1nm以下、0.3nm以下或0.1nm以下。
Ra是將JIS B 0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以算式2定義。
在此，指定面是粗糙度測量的目標表面，其是以座標((x1，y1，f(x1，y1))、(x1，y2，f(x1，y2))、(x2，y1，f(x2，y1))、(x2，y2，f(x2，y2))四個點表示的四角的區域，指定面投影於xy平面的長方形的面積為S0，基準面的平均高度為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)對Ra進行測量。
另外，基底絕緣膜302較佳為包含過剩氧的絕緣膜。
關於源極電極316a及汲極電極316b，參照源極電極116a及汲極電極116b的記載。
作為閘極絕緣膜312，可以使用與閘極絕緣膜112同樣的絕緣膜。
關於閘極電極304，參照閘極電極104的記載。
另外，雖然未圖示，但是也可以在圖16A至圖16C所示的電晶體的基底絕緣膜302下設置背閘極電極。關於該背閘極電極，參照背閘極電極114的記載。
接著，參照圖17A至圖17C說明具有與圖13A至圖16C不同的結構的電晶體。
圖17A是根據本發明的一個方式的電晶體的俯視圖。圖17B示出對應於圖17A所示的點劃線D1-D2的剖面圖。此外，圖17C示出對應於圖17A所示的點劃線D3-D4的剖面圖。另外，為了便於理解，在圖17A中省略閘極絕緣膜412等。
圖17B是一種電晶體的剖面圖，該電晶體包括：設置在基板400上的基底絕緣膜402；設置在基底絕緣膜402上的源極電極416a及汲極電極416b；設置在基底絕緣膜402、源極電極416a及汲極電極416b上的氧化物半導體膜406；設置在氧化物半導體膜406上的閘極絕緣膜412；閘極絕緣膜412上的與氧化物半導體膜406重疊地設置的閘極電極404。另外，圖17B示出設置有基底絕緣膜402的結構，但是不侷限於此。例如，也可以採用不設置基底絕緣膜402的結構。
關於氧化物半導體膜406，參照氧化物半導體膜106的記載。
關於基板400，參照基板100的記載。
作為基底絕緣膜402，可以使用與基底絕緣膜302同樣的絕緣膜。
關於源極電極416a及汲極電極416b，參照源極電極116a及汲極電極116b的記載。
作為閘極絕緣膜412，可以使用與閘極絕緣膜112同樣的絕緣膜。
關於閘極電極404，參照閘極電極104的記載。
另外，雖然未圖示，但是也可以在圖17A至圖17C所示的電晶體的基底絕緣膜402下設置背閘極電極。關於該背閘極電極，參照背閘極電極114的記載。
接著，參照圖18A至圖18C說明具有與圖13A至圖17C不同的結構的電晶體。
圖18A是根據本發明的一個方式的電晶體的俯視圖。圖18B示出對應於圖18A所示的點劃線E1-E2的剖面圖。此外，圖18C示出對應於圖18A所示的點劃線E3-E4的剖面圖。另外，為了便於理解，在圖18A中省略閘極絕緣膜512等。
圖18B是一種電晶體的剖面圖，該電晶體包括：設置在基板500上的基底絕緣膜502；設置在基底絕緣膜502上的氧化物半導體膜506；設置在氧化物半導體膜506上的閘極絕緣膜512；閘極絕緣膜512上的與氧化物半導體膜506重疊地設置的閘極電極504；設置在氧化物半導體膜506及閘極電極504上的層間絕緣膜518。另外，圖18B示出設置有基底絕緣膜502的結構，但是不侷限於此。例如，也可以採用不設置基底絕緣膜502的結構。
在圖18B所示的剖面圖中，層間絕緣膜518具有到達 氧化物半導體膜506的開口部，設置在層間絕緣膜518上的佈線524a及佈線524b藉由該開口部與氧化物半導體膜506接觸。
另外，在圖18B中，雖然閘極絕緣膜512只設置在與閘極電極504重疊的區域中，但是不侷限於此。例如，也可以閘極絕緣膜512以覆蓋氧化物半導體膜506的方式設置。另外，也可以以接觸於閘極電極504的側壁的方式設置側壁絕緣膜。
此外，當以接觸於閘極電極504的側壁的方式設置側壁絕緣膜時，較佳為氧化物半導體膜506中的與側壁絕緣膜重疊的區域的電阻比氧化物半導體膜506中的與閘極電極504重疊的區域的電阻低。例如，也可以氧化物半導體膜506中的不與閘極電極504重疊的區域為包含使氧化物半導體膜506低電阻化的雜質的區域。另外，其也可以為因缺陷而實現低電阻的區域。藉由使氧化物半導體膜506中的與側壁絕緣膜重疊的區域的電阻比氧化物半導體膜506中的與閘極電極504重疊的區域的電阻低，將該區域用作LDD(Lightly Doped Drain：輕摻雜汲)區。藉由使電晶體具有LDD區，可以抑制DIBL(Drain Induced Barrier Lowering：汲極感應勢壘降低)及熱載子退化。但是，也可以將氧化物半導體膜506中的與側壁絕緣膜重疊的區域用作偏置(offset)區。藉由使電晶體具有偏置區，也可以抑制DIBL及熱載子退化。
關於氧化物半導體膜506，參照氧化物半導體膜106 的記載。
關於基板500，參照基板100的記載。
作為基底絕緣膜502，可以使用與基底絕緣膜302同樣的絕緣膜。
作為閘極絕緣膜512，可以使用與閘極絕緣膜112同樣的絕緣膜。
關於閘極電極504，參照閘極電極104的記載。
層間絕緣膜518從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
佈線524a及佈線524b使用包含Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta以及W中的一種以上的單質、氮化物、氧化物或者合金形成單層或疊層，即可。另外，佈線524a及佈線524b既可以是相同的組成，又可以是不同的組成。
另外，雖然未圖示，但是也可以在圖18A至圖18C所示的電晶體的基底絕緣膜502下設置背閘極電極。關於該背閘極電極，參照背閘極電極114的記載。
在圖18A至圖18C所示的電晶體中，閘極電極504與其他佈線及電極重疊的區域小，所以不容易發生寄生電容，可以提高電晶體的開關特性。另外，電晶體的通道長度取決於閘極電極504的寬度，所以是容易製造通道長度小且微型的電晶體的結構。
圖13A至圖18C所示的電晶體是將上述實施方式所示的晶化度高的氧化物膜用作氧化物半導體膜的電晶體。因此，上述電晶體具有穩定的電特性。
本實施方式可以與其他實施方式及實施例適當地組合而使用。
實施方式5
在本實施方式中，說明根據本發明的一個方式的半導體裝置的邏輯電路。
圖19A示出使用p通道型電晶體及n通道型電晶體的NOT電路(反相器)的一個例子的電路圖。
作為p通道型電晶體的電晶體Tr1a，例如採用使用矽的電晶體，既可。注意，電晶體Tr1a不侷限於使用矽的電晶體。將電晶體Tr1a的臨界電壓記作Vth1a。
n通道型電晶體的電晶體Tr2a使用上述實施方式所示的電晶體，既可。將電晶體Tr2a的臨界電壓記作Vth2a。
在此，電晶體Tr1a的閘極與輸入端子Vin以及電晶體Tr2a的閘極連接。電晶體Tr1a的源極與電源電位(VDD)電連接。電晶體Tr1a的汲極與電晶體Tr2a的汲極以及輸出端子Vout連接。電晶體Tr2a的源極與接地電位(GND)連接。電晶體Tr2a的背閘與背閘線BGL連接。在本實施方式中雖然示出電晶體Tr2a具有背閘結構，但是本實施方式不侷限於此。例如，既可以為電晶體Tr2a不具有背閘的結構，又可以為電晶體Tr1a具有背閘 的結構。
例如，將電晶體Tr1a的臨界電壓Vth1a設定為高於使符號反轉的VDD且小於0V(-VDD<Vth1a<0V)。另外，將電晶體Tr2a的臨界電壓Vth2a設定為高於0V且小於VDD(0V<Vth2a<VDD)。另外，為了控制各電晶體的臨界電壓，也可以利用背閘。
當將輸入端子Vin的電位設定為VDD時，電晶體Tr1a的閘極電壓成為0V而電晶體Tr1a成為關閉狀態。另外，電晶體Tr2a的閘極電壓成為VDD而電晶體Tr2a成為導通狀態。因此，輸出端子Vout與GND電連接，對輸出端子Vout供給GND。
當將輸入端子Vin的電位設定為GND時，電晶體Tr1a的閘極電壓成為VDD而電晶體Tr1a成為導通狀態。另外，電晶體Tr2a的閘極電壓成為0V而電晶體Tr2a成為關閉狀態。因此，輸出端子Vout與VDD電連接，對輸出端子Vout供給VDD。
如上述所示那樣，在圖19A所示的電路中，當輸入端子Vin的電位為VDD時從輸出端子Vout輸出GND，當輸入端子Vin的電位為GND時從輸出端子Vout輸出VDD。
另外，圖19B是對應於圖19A的半導體裝置的剖面圖的一個例子。
圖19B是示出一種半導體裝置的剖面圖，該半導體裝置包括電晶體Tr1a、設置在電晶體Tr1a上的絕緣膜 902、設置在絕緣膜902上的電晶體Tr2a。
絕緣膜902從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
另外，在圖19B中對電晶體Tr2a採用與圖17A至圖17C所示的電晶體類似的電晶體。所以，關於電晶體Tr2a的各構成要素中下面沒有特別說明的構成要素，參照根據圖17A至圖17C的說明。
在此，電晶體Tr1a包括：半導體基板650；設置在半導體基板650中的通道區656、源極區657a以及汲極區657b；填埋設置在半導體基板650中的溝槽部分的元件分離層664；設置在半導體基板650上的閘極絕緣膜662；隔著閘極絕緣膜662設置在通道區656上的閘極電極654。
半導體基板650使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板，即可。
在本實施方式中雖然示出在半導體基板上設置有電晶體Tr1a的結構，但是本實施方式不侷限於此。例如，也可以採用使用具有絕緣表面的基板代替半導體基板並在絕緣表面上設置有半導體膜的結構。在此，作為具有絕緣表面的基板，例如可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板。
源極區657a及汲極區657b為半導體基板650中的包含賦予p型的導電型的雜質的區域。
元件分離層664從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
閘極絕緣膜662從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
閘極電極654可以使用包含Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta以及W中的一種以上的單質、氮化物、氧化物或者合金形成單層或疊層，即可。
閘極電極654既用作電晶體Tr1a的閘極電極，又用作電晶體Tr2a的閘極電極。所以絕緣膜902用作電晶體Tr2a的閘極絕緣膜。
關於電晶體Tr2a的源極電極916a及汲極電極916b，參照源極電極416a及汲極電極416b的記載。
關於電晶體Tr2a的氧化物半導體膜906，參照氧化物半導體膜406的記載。
關於電晶體Tr2a的閘極絕緣膜912，參照閘極絕緣膜412的記載。
關於電晶體Tr2a的閘極電極914，參照閘極電極404的記載。注意，閘極電極914用作電晶體Tr2a的背閘極 電極。
另外，在圖19B所示的半導體裝置中設置其上表面的高度與閘極電極654的上表面的高度相同的絕緣膜690。但是，也可以採用不具有絕緣膜690的結構。
絕緣膜690從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
絕緣膜690、絕緣膜902以及閘極絕緣膜662具有到達電晶體Tr1a的汲極區657b的開口部。電晶體Tr2a的汲極電極916b藉由該開口部與電晶體Tr1a的汲極區657b連接。
當對電晶體Tr2a採用上述實施方式所示的電晶體時，電晶體Tr2a是關態電流極小的電晶體，所以電晶體Tr2a處於關閉狀態時的貫通電流也變為極小。因此，可以實現低功耗的反相器。
另外，藉由組合圖19A所示的反相器，也可以構成圖20A所示的NAND電路。圖20A是一種電路圖，該電路圖所示的電路包括p通道型電晶體的電晶體Tr1b和Tr4b以及n通道型電晶體的電晶體Tr2b和Tr3b。另外，作為電晶體Tr1b和Tr4b，例如採用使用矽的電晶體，即可。此外，作為電晶體Tr2b和Tr3b，例如採用上述實施方式所示的使用氧化物半導體膜的電晶體，即可。
另外，藉由組合圖19A所示的反相器，也可以構成圖 20B所示的NOR電路。圖2OB是一種電路圖，該電路圖所示的電路包括p通道型電晶體的電晶體Tr1c和Tr2c以及n通道型電晶體的電晶體Tr3c和Tr4c。另外，作為電晶體Tr1c和Tr2c，例如採用使用矽的電晶體，即可。此外，作為電晶體Tr3c和Tr4c，例如採用上述實施方式所示的使用氧化物半導體膜的電晶體，即可。
以上是利用使用p通道型電晶體及n通道型電晶體的反相器構成的邏輯電路的一個例子，也可以只利用使用n通道型電晶體的反相器構成邏輯電路。圖21A示出上述的一個例子。
圖21A是一種電路圖，該電路圖所示的電路包括空乏型電晶體的電晶體Tr1d及增強型電晶體的電晶體Tr2d。
空乏型電晶體的電晶體Tr1d例如利用使用氧化物半導體膜的電晶體，即可。注意，電晶體Tr1d不侷限於使用氧化物半導體膜的電晶體。例如，也可以利用使用矽的電晶體。將電晶體Tr1d的臨界電壓記作Vth1d。另外，也可以設置電阻足夠小的電阻元件代替空乏型電晶體。
增強型電晶體的電晶體Tr2d利用上述實施方式所示的使用氧化物半導體膜的電晶體，即可。將電晶體Tr2d的臨界電壓記作Vth2d。
另外，也可以利用上述實施方式所示的使用氧化物半導體膜的電晶體作為電晶體Tr1d。此時，還可以利用上述實施方式所示的使用氧化物半導體膜的電晶體以外的電晶體作為電晶體Tr2d。
在此，電晶體Tr1d的閘極與輸入端子Vin以及電晶體Tr2d的閘極連接。電晶體Tr1d的汲極與VDD電連接。電晶體Tr1d的源極與電晶體Tr2d的汲極以及輸出端子Vout連接。電晶體Tr2d的源極與GND連接。電晶體Tr2d的背閘與背閘線BGL連接。在本實施方式中雖然示出電晶體Tr2d具有背閘的結構，但是本實施方式不侷限於此。例如，既可以為電晶體Tr2d不具有背閘的結構，又可以為電晶體Tr1d具有背閘的結構。
例如，將電晶體Tr1d的臨界電壓Vth1d設定為小於0V(Vth1d<0V)。由此，電晶體Tr1d沒有關於閘極電壓而成為導通狀態。即，電晶體Tr1d用作電阻足夠小的電阻元件。另外，將電晶體Tr2d的臨界電壓Vth2d設定為高於0V且小於VDD(0V<Vth2d<VDD)。另外，為了控制各電晶體的臨界電壓，也可以利用背閘。另外，也可以設置電阻足夠小的電阻元件代替電晶體Tr1d。
當將輸入端子Vin的電位設定為VDD時，電晶體Tr2d的閘極電壓成為VDD而電晶體Tr2d成為導通狀態。因此，輸出端子Vout與GND電連接，對輸出端子Vout供給GND。
當將輸入端子Vin的電位設定為GND時，電晶體Tr2d的閘極電壓成為0V而電晶體Tr2d成為關閉狀態。因此，輸出端子Vout與VDD電連接，對輸出端子Vout供給VDD。另外，嚴密地說，從輸出端子Vout輸出的電位等於離VDD降低電晶體Tr1d的電阻的電位。但是，電 晶體Tr1d的電阻足夠小，所以不需要考慮上述的電壓降低的影響。
如上述所示那樣，在圖21A所示的電路中，當輸入端子Vin的電位為VDD時從輸出端子Vout輸出GND，當輸入端子Vin的電位為GND時從輸出端子Vout輸出VDD。
另外，也可以將電晶體Tr1d和電晶體Tr2d製造在同一平面上。藉由處於上述情況，容易制造反相器。此時，較佳為在電晶體Tr1d和電晶體Tr2d中的至少一個中設置背閘。當製造的電晶體是空乏型電晶體時，可以藉由電晶體Tr2d的背閘將臨界電壓Vth2d設定為上述範圍。另外，當製造的電晶體是增強型電晶體時，可以藉由電晶體Tr1d的背閘將臨界電壓Vth1d設定為上述範圍。另外，也可以藉由不同的背閘，分別控制電晶體Tr1d及電晶體Tr2d的臨界電壓。
或者，也可以重疊地製造電晶體Tr1d與電晶體Tr2d。藉由處於上述情況，可以縮小反相器的面積。
圖21B示出重疊地製造電晶體Tr1d與電晶體Tr2d的半導體裝置的剖面圖的一個例子。
在圖21B中，關於電晶體Tr1d，參照圖17A至圖17C所示的電晶體的記載。另外，使用與圖17A至圖17C所示的電晶體類似的電晶體作為電晶體Tr2d。所以，關於電晶體Tr2d的各構成要素中下面沒有特別說明的構成要素，參照根據圖17A至圖17C的說明。
電晶體Tr1d包括：設置在基板400上的基底絕緣膜402；設置在基底絕緣膜402上的源極電極416a及汲極電極416b；設置在基底絕緣膜402、源極電極416a及汲極電極416b上的氧化物半導體膜406；設置在氧化物半導體膜406上的閘極絕緣膜412；設置在閘極絕緣膜412上的與氧化物半導體膜406重疊的閘極電極404。
閘極電極404既用作電晶體Tr1d的閘極電極，又用作電晶體Tr2d的閘極電極。所以絕緣膜802用作電晶體Tr2d的閘極絕緣膜。
關於電晶體Tr2d的源極電極816a及汲極電極816b，參照源極電極416a及汲極電極416b的記載。
關於電晶體Tr2d的氧化物半導體膜806，參照氧化物半導體膜406的記載。
關於電晶體Tr2d的閘極絕緣膜812，參照閘極絕緣膜412的記載。
關於電晶體Tr2d的閘極電極814，參照閘極電極404的記載。注意，閘極電極814用作電晶體Tr2d的背閘極電極。
另外，在圖21B所示的半導體裝置中設置其上表面的高度與閘極電極404的上表面的高度相同的絕緣膜420。注意，也可以採用不具有絕緣膜420的結構。
作為絕緣膜420，可以從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的 一種以上的絕緣膜選擇而形成單層或疊層。
絕緣膜420、絕緣膜802、閘極絕緣膜412及氧化物半導體膜406具有到達電晶體Tr1d的汲極電極416b的開口部。電晶體Tr2d的源極電極816a藉由該開口部與電晶體Tr1d的汲極電極416b連接。
當對電晶體Tr2d採用上述實施方式所示的使用電晶體時，電晶體Tr2d是關態電流極小的電晶體，所以電晶體Tr2d成為關閉狀態時的貫通電流也變為極小。因此，可以實現低功耗的反相器。
本實施方式可以與其他實施方式、實施例適當地組合而使用。
實施方式6
在本實施方式中，說明利用應用實施方式5所示的反相器的正反器構成的半導體裝置的SRAM(Static Random Access Memory：靜態隨機存取記憶體)。
SRAM利用正反器保持資料，所以與DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)不同不需要更新工作。由此，可以抑制保持資料時的耗電量。另外，SRAM不使用電容元件，所以較佳為其合適於被要求高速工作的用途。
圖22是對應於根據本發明的一個方式的SRAM的記憶單元的電路圖。另外，雖然在圖22中只示出一個記憶單元，但是也可以將本發明的一個方式適用於配置多個該 記憶單元的記憶單元陣列。
圖22所示的記憶單元包括電晶體Tr1e、電晶體Tr2e、電晶體Tr3e、電晶體Tr4e、電晶體Tr5e、電晶體Tr6e。電晶體Tr1e及電晶體Tr2e是p通道型電晶體，電晶體Tr3e及電晶體Tr4e是n通道型電晶體。電晶體Tr1e的閘極與電晶體Tr2e的汲極、電晶體Tr3e的閘極、電晶體Tr4e的汲極以及電晶體Tr6e的源極和汲極中的一個電連接。電晶體Tr1e的源極與VDD電連接。電晶體Tr1e的汲極與電晶體Tr2e的閘極、電晶體Tr3e的汲極以及電晶體Tr5e的源極和汲極中的一個電連接。電晶體Tr2e的源極與VDD電連接。電晶體Tr3e的源極與GND電連接。電晶體Tr3e的背閘與背閘線BGL電連接。電晶體Tr4e的源極與GND電連接。電晶體Tr4e的背閘與背線BGL電連接。電晶體Tr5e的閘極與字線WL電連接。電晶體Tr5e的源極和汲極中的另一個與位元線BLB電連接。電晶體Tr6e的閘極與字線WL電連接。電晶體Tr6e的源極和汲極中的另一個與位元線BL電連接。
另外，在本實施方式中示出使用n通道型電晶體作為電晶體Tr5e及電晶體Tr6e的例子。但是，電晶體Tr5e及電晶體Tr6e不侷限於n通道型電晶體，也可以使用p通道型電晶體。此時，下面所示的寫入、保持以及讀出的方法也適當地改變，即可。
如上述那樣，藉由使具有電晶體Tr1e及電晶體Tr3e的反相器與具有電晶體Tr2e及電晶體Tr4e的反相器環連 接來構成正反器。
作為p通道型電晶體，例如適用使用矽的電晶體，既可。但是，p通道型電晶體不侷限於使用矽的電晶體。另外，作為n通道型電晶體，利用上述實施方式所示的使用氧化物半導體膜的電晶體，即可。
在本實施方式中，作為電晶體Tr3e及電晶體Tr4e適用上述實施方式所示的使用氧化物半導體膜的電晶體。該電晶體的關態電流極小，所以其貫通電流也變為極小。
另外，作為電晶體Tr1e及電晶體Tr2e，也可以採用n通道型電晶體代替p通道型電晶體。當作為電晶體Tr1e及電晶體Tr2e使用n通道型電晶體時，參照圖21A和圖21B的說明採用空乏型電晶體，即可。
下面說明圖22所示的記憶單元的寫入、保持以及讀出工作時的情況。
當進行寫入時，首先對位元線BL及位元線BLB施加對應於資料0或資料1的電位。
例如，當想要寫入資料1時，對位元線BL施加VDD，對位元線BLB施加GND。接著，對字線WL施加電晶體Tr5e、電晶體Tr6e的臨界電壓加VDD的電位以上的電位(VH)。
接著，藉由將字線WL的電位設定為小於電晶體Tr5e、電晶體Tr6e的臨界電壓，可以保持對正反器寫入了的資料1。當採用SRAM時，由於保持資料流程過的電流只是電晶體的洩漏電流。在此，藉由對構成SRAM的電 晶體的一部分採用上述實施方式所示的使用氧化物半導體膜的電晶體，該電晶體的關態電流，即起因於該電晶體的洩漏電流極小，所以可以降低用來保持資料的待機功率。
當讀出工作時，預先對位元線BL及位元線BLB施加VDD。接著，當對字線WL施加VH時，位元線BL的電位保持VDD而沒有變化，另一方面位元線BLB的電位藉由電晶體Tr5e及電晶體Tr3e放電而成為GND。藉由利用感測放大器(未圖示)放大位元線BL與位元線BLB之間的電位差，可以讀出保持的資料1。
另外，當想要寫入資料0時，對位元線BL施加GND且對位元線BLB施加VDD，然後對字線WL施加VH，即可。接著，藉由將字線WL的電位設定為小於電晶體Tr5e、電晶體Tr6e的臨界電壓，可以保持對正反器寫入了的資料0。當讀出工作時，預先對位元線BL及位元線BLB施加VDD並對字線WL施加VH，位元線BL的電位保持VDD而沒有變化，另一方面位元線BLB的電位藉由電晶體Tr6e及電晶體Tr4e放電而成為GND。藉由利用感測放大器放大位元線BL與位元線BLB之間的電位差，可以讀出保持的資料0。
藉由本實施方式，可以提供一種待機功率小的SRAM。
本實施方式可以與其他實施方式、實施例適當地組合而使用。
實施方式7
上述實施方式所示的使用氧化物半導體膜的電晶體可以使關態電流為極小。就是說，該電晶體具有藉由該電晶體不容易發生電荷的洩漏的電特性。
下面，說明如下半導體裝置：採用具有上述電特性的電晶體，並且具有在功能上比已知的記憶元件好得多的記憶元件。
首先，參照圖23A至圖23D具體地示出半導體裝置。圖23A是示出半導體裝置的記憶單元陣列的電路圖。圖23B是記憶單元的電路圖。圖23C是相當於圖23B所示的記憶單元的剖面結構的一個例子。圖23D是示出圖23B所示的記憶單元的電特性的圖。
圖23A所示的記憶單元陣列包括多個記憶單元556、多個位元線553、多個字線554、多個電容線555、多個放大器558。
另外，位元線553及字線554設置為格子狀，在每個位元線553和字線554的交點配置一個記憶單元556。位元線553與放大器558連接。放大器558具有讀出位元線553的電位作為資料的功能。
從圖23B可知，記憶單元556包括電晶體551、電容器552。電晶體551的閘極與字線554電連接。電晶體551的源極與位元線553電連接。電晶體551的汲極與電容器552的一端電連接。電容器552的另一端與電容線555電連接。
圖23C是記憶單元的剖面結構的一個例子。圖23C是一種半導體裝置的剖面圖，該半導體裝置包括：電晶體551；與電晶體551連接的佈線524a及佈線524b；設置在電晶體551、佈線524a以及佈線524b上的絕緣膜520；設置在絕緣膜520上的電容器552。
另外，在圖23C中，對電晶體551採用圖18A至圖18C所示的電晶體。由此，關於電晶體551的各構成要素中下面沒有特別的說明的構成要素，參照上述實施方式中的說明。
關於絕緣膜520，參照層間絕緣膜518的記載。或者，作為絕緣膜520也可以使用聚醯亞胺樹脂、丙烯酸樹脂、環氧樹脂、矽酮樹脂等的樹脂膜。
電容器552包括與佈線524b接觸的電極526、與電極526重疊的電極528、夾在電極526和電極528的絕緣膜522。
電極526使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、鉭以及鎢中的一種以上的單質、氮化物、氧化物或合金形成單層或疊層，即可。
電極528使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、鉭以及鎢中的一種以上的單質、氮化物、氧化物或合金形成單層或疊層，即可。
絕緣膜522從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的 絕緣膜選擇而形成單層或疊層，即可。
另外，雖然在圖23C中示出電晶體551和電容器552設置在不同的層的例子，但是本實施方式不侷限於此。例如，也可以將電晶體551及電容器552設置在相同的平面上。藉由採用上述結構，可以在一個記憶單元上重疊具有相同的結構的記憶單元。藉由使多個記憶單元重疊，可以在一個記憶單元中使多個記憶單元積體化。由此，可以提高半導體裝置的積體度。注意，在本說明書中，A與B重疊的情況是指A的至少一部分與B的至少一部分重疊的情況。
在此，圖23C中的佈線524a與圖23B中的位元線553電連接。另外，圖23C中的閘極電極504與圖23B中的字線554電連接。此外，圖23C中的電極528與圖23B中的電容線555電連接。
如圖23D所示那樣，由於電晶體551的洩漏電流，保持於電容器552的電壓隨著時間的推移越來越降低。當初從V0充電至V1的電壓隨著時間的推移降低到讀出data1的極限的VA。以該期間為保持期間T_1。即，當使用2值記憶單元時，需要在保持期間T_1中進行更新。
例如，當電晶體551的關態電流不足夠小時，保持於電容器552的電壓的時間變化大，所以保持期間T_1變短。因此，需要頻繁進行更新工作。當增加更新工作的頻率時，增高半導體裝置的耗電量。
在本實施方式中，電晶體551的關態電流極小，所以 可以使保持期間T_1為極長。另外，由於可以減小更新頻率，可以減少耗電量。例如，當使用關態電流為1×10-21A至1×10-25A的電晶體551構成記憶單元時，可以在不供應電力的情況下保持資料數日至數十年。
如上述那樣，根據本發明的一個方式，可以獲得一種積體度高且耗電量少的半導體裝置。
接著，參照圖24A至圖24C說明與圖23A至圖23D所示的半導體裝置不同的半導體裝置。圖24A是包含構成半導體裝置的記憶單元及佈線的電路圖。圖24B是示出圖24A所示的記憶單元的電特性的圖。圖24C是相當於圖24A所示的記憶單元的剖面結構的一個例子。
從圖24A可知，記憶單元包括電晶體671、電晶體672以及電容器673。在此，電晶體671的閘極與字線676電連接。電晶體671的源極與源極線674電連接。電晶體671的汲極與電晶體672的閘極及電容器673的一端電連接，將該部分記作節點679。電晶體672的源極與源極線675電連接。電晶體672的汲極與汲極線677電連接。電容器673的另一端與電容線678電連接。
另外，圖24A至圖24C所示的半導體裝置是利用根據節點679的電位電晶體672的外觀上的臨界電壓發生變動的現象的半導體裝置。例如，圖24B是說明電容線678的電壓VCL與流過電晶體672的汲極電流Id_2的關係的圖。
另外，藉由電晶體671可以調整節點679的電位。例 如，將源極線674的電位設定為電源電位VDD。此時，藉由將字線676的電位設定為電晶體671的臨界電壓Vth加電源電位VDD的電位以上，可以將節點679的電位設定為HIGH。另外，藉由將字線676的電位設定為電晶體671的臨界電壓Vth以下，可以將節點679的電位設定為LOW。
由此，電晶體672具有以LOW表示的VCL-Id_2曲線和以HIGH表示的VCL-Id_2曲線中的任一電特性。即，當節點679的電位為LOW時，VCL=0V時Id_2較小，所以儲存資料0；而當節點679的電位為HIGH時，VCL=0V時Id_2較大，所以儲存資料1。如上那樣，可以儲存資料。
圖24C是記憶單元的剖面結構的一個例子。圖24C是一種半導體裝置的剖面圖，該半導體裝置包括：電晶體672；設置在電晶體672上的絕緣膜668；設置在絕緣膜668上的電晶體671；設置在電晶體671上的絕緣膜620；設置在絕緣膜620上的電容器673。
關於絕緣膜620，參照保護絕緣膜118的記載。或者，作為絕緣膜620也可以使用聚醯亞胺樹脂、丙烯酸樹脂、環氧樹脂、矽酮樹脂等的樹脂膜。
另外，在圖24C中，對電晶體671採用圖17A至圖17C所示的電晶體。由此，關於電晶體671的各構成要素中下面沒有特別的說明的構成要素，參照上述實施方式中的說明。
與使用氧化物半導體膜的電晶體相比，使用晶體矽的 電晶體具有容易提高導通特性的優點。因此，使用晶體矽的電晶體適合於被要求高導通特性的電晶體672。
在此，電晶體672包括：設置在半導體基板650中的通道區656及雜質區657；填埋設置在半導體基板650中的溝槽部分的元件分離層664；設置在半導體基板650上的閘極絕緣膜662；隔著閘極絕緣膜662設置在通道區656上的閘極電極654。
半導體基板650使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板，即可。
在本實施方式中雖然示出在半導體基板上設置有電晶體672的結構，但是本實施方式不侷限於此。例如，也可以採用使用具有絕緣表面的基板代替半導體基板並在絕緣表面上設置有半導體膜的結構。在此，作為具有絕緣表面的基板，例如可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板。另外，也可以對電晶體672適用上述實施方式所示的使用氧化物半導體膜的電晶體。
雜質區657是包含使半導體基板650具有一導電型的雜質的區域。
元件分離層664從含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
閘極絕緣膜662從含有氧化鋁、氧化鎂、氧化矽、氧 氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜選擇而形成單層或疊層，即可。
關於閘極電極654，參照閘極電極104的記載。
關於絕緣膜668，參照保護絕緣膜118的記載。或者，作為絕緣膜668也可以使用聚醯亞胺樹脂、丙烯酸樹脂、環氧樹脂、矽酮樹脂等的樹脂膜。
絕緣膜668及基底絕緣膜602具有到達電晶體672的閘極電極654的開口部。電晶體671的汲極電極416b藉由該開口部與電晶體672的閘極電極654接觸。
電容器673包括與汲極電極416b接觸的電極626、與電極626重疊的電極628、夾在電極626和電極628的絕緣膜622。
關於電極626，參照電極526的記載。
關於電極628，參照電極528的記載。
在此，圖24C中的源極電極416a與圖24A中的源極線674電連接。另外，圖24C中的閘極電極404與圖24A中的字線676電連接。此外，圖24C中的電極628與圖24A中的電容線678電連接。
另外，雖然在圖24C中示出電晶體671和電容器673設置在不同的層的例子，但是本實施方式不侷限於此。例如，也可以將電晶體671及電容器673設置在相同的平面上。藉由採用上述結構，可以在一個記憶單元上重疊具有相同的結構的記憶單元。藉由使多個記憶單元重疊，可以 在一個記憶單元中使多個記憶單元積體化。由此，可以提高半導體裝置的積體度。
在此，當對電晶體671採用上述實施方式所示的使用氧化物半導體膜的電晶體時，該電晶體的關態電流極小，所以可以抑制積蓄於節點679的電荷藉由電晶體671洩漏。由此，可以在很長時間保持資料。另外，與快閃記憶體相比當寫入時不需要高電壓，所以可以降低耗電量且提高工作速度。
如上述那樣，根據本發明的一個方式，可以獲得一種積體度高且耗電量小的半導體裝置。
本實施方式可以與其他實施方式、其他實施例適當地組合而使用。
實施方式8
可以至少在其一部分使用上述實施方式所示的包含氧化物半導體膜的電晶體或包含記憶元件的半導體裝置來構成CPU(Central Processing Unit：中央處理器)。
圖25A是示出CPU的具體結構的方塊圖。圖25A所示的CPU在基板1190上包括：算術邏輯單元(ALU：Arithmetic logic unit)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面(Bus I/F)1198；可改寫的ROM1199；以及ROM介面(ROM I/F)1189。作為基板1190，使用半導體基板、SOI基板 及玻璃基板等。ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖25A所示的CPU只是將其結構簡化而示出的一個例子，並且實際上的CPU根據其用途具有多種結構。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確而言，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態進行從暫存器1196的讀出或對暫存器1196的寫入。
另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2供應到上述各種電路。
在圖25A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196可以使用上述實施方式所示的 包含記憶元件的半導體裝置。
在圖25A所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作。換言之，在暫存器1196所具有的記憶元件中，利用正反器進行資料的保持或利用電容器進行資料的保持。當利用正反器進行資料的保持時，進行對暫存器1196中的記憶元件的電源電壓的供應。當利用電容器進行資料保持時，進行對電容器的資料改寫，而可以停止對暫存器1196內的記憶元件的電源電壓的供應。
如圖25B或圖25C所示那樣，藉由在記憶元件群與被供應有電源電位VDD或電源電位VSS的節點之間設置切換元件，可以停止電源電壓的供應。以下說明圖25B及圖25C的電路。
在圖25B及圖25C中示出一種結構的一個例子，其中作為控制對記憶元件的電源電位的供應的切換元件使用上述實施方式所示的包含氧化物半導體膜的電晶體。
圖25B所示的記憶體裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確而言，各記憶元件1142可以使用上述實施方式所示的包含記憶元件的半導體裝置。藉由切換元件1141，高位準的電源電位VDD供應到記憶元件群1143所具有的各記憶元件1142。並且，信號IN的電位和低位準的電源電位VSS的電位供應到記憶元件群1143所具有的各記憶元件1142。
在圖25B中，作為切換元件1141使用上述實施方式 所示的包含氧化物半導體膜的電晶體。該電晶體可以使關態電流極小。該電晶體的開關受控於供應到其閘極的信號SigA。
此外，在圖25B中，示出切換元件1141只具有一個電晶體的結構，但是不侷限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
另外，圖25C示出記憶體裝置的一個例子，其中藉由切換元件1141低位準的電源電位VSS供應到記憶元件群1143所具有的各記憶元件1142。藉由切換元件1141可以控制對記憶元件群1143所具有的各記憶元件1142的低位準的電源電位VSS的供應。
在記憶元件群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料，由此可以降低耗電量。明確而言，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的工作，由此可以降低耗電量。
在此，以CPU為例子進行說明，但是也可以應用於DSP(Digital Signal Processor：數位信號處理器)、定製LSI、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。
本實施方式可以與其他實施方式或實施例適當地組合 而使用。
實施方式9
在本實施方式中，對使用上述實施方式所示的電晶體的顯示裝置進行說明。
作為設置在顯示裝置中的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electro Luminescence：電致發光)、有機EL等。此外，也可以採用電子墨水等由於電作用而改變對比度的顯示媒體作為顯示元件。在本實施方式中，作為顯示裝置的一個例子對使用EL元件的顯示裝置及使用液晶元件的顯示裝置進行說明。
另外，本實施方式中的顯示裝置包括處於密封有顯示元件的狀態的面板及處於在該面板中安裝有包括控制器的IC等的狀態的模組。
另外，本實施方式中的顯示裝置是指影像顯示裝置、顯示裝置或光源(包括照明設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC、或TCP的模組；在TCP的端部上設置有印刷線路板的模組；或者藉由COG方式將IC(積體電路)直接安裝到顯示元件的模組。
圖26是使用EL元件的顯示裝置的像素的電路圖的一個例子。
圖26所示的顯示裝置包含切換元件743、電晶體741、電容器742、發光元件719。
電晶體741的閘極與切換元件743的一端及電容器742的一端電連接。電晶體741的源極與發光元件719的一端電連接。電晶體741的汲極與電容器742的另一端電連接，並被施加電源電位VDD。切換元件743的另一端與信號線744電連接。發光元件719的另一端被施加恆電位。另外，恆電位為等於或低於接地電位GND的電位。
另外，電晶體741使用上述實施方式所示的使用氧化物半導體膜的電晶體。該電晶體具有穩定的電特性。因此，可以提供一種顯示品質高的顯示裝置。
切換元件743較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供分辨度高的顯示裝置。另外，切換元件743也可以使用上述實施方式所示的使用氧化物半導體膜的電晶體。藉由作為開光元件743使用該電晶體，可以利用與電晶體741同一製程形成切換元件743，由此可以提高顯示裝置的生產率。
圖27A是使用EL元件的顯示裝置的俯視圖。包含EL元件的顯示裝置包含基板100、基板700、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封材料734以包圍像素737、驅動電路735以及驅動電路736的方式設置在基板100與基板700之間。另外，驅動電路735和/或驅動電路736也可以設置在密封材料734的外側。
圖27B是對應於圖27A的點劃線M-N的使用EL元件的顯示裝置的剖面圖。FPC732藉由端子731與佈線733a連接。另外，佈線733a形成在與閘極電極104相同的層。
另外，圖27B示出電晶體741及電容器742設置在同一平面上的例子。藉由採用這種結構，可以將電容器742設置在與電晶體741的閘極電極、閘極絕緣膜及源極電極(汲極電極)同一平面上。如此，藉由將電晶體741及電容器742設置在同一平面上，可以縮短顯示裝置的製程，由此可以提高生產率。
圖27B示出作為電晶體741使用圖13A至圖13C所示的電晶體的例子。因此，關於在電晶體741的各構成要素中以下不進行說明的構成要素，參照上述實施方式的說明。
在電晶體741及電容器742上設置有絕緣膜720。
在此，在絕緣膜720及保護絕緣膜118中設置有到達電晶體741的源極電極116a的開口部。
在絕緣膜720上設置有電極781。電極781藉由設置在絕緣膜720及保護絕緣膜118中的開口部與電晶體741的源極電極116a連接。
在電極781上設置有包含到達電極781的開口部的隔壁784。
在隔壁784上設置有藉由設置在隔壁784中的開口部與電極781接觸的發光層782。
在發光層782上設置有電極783。
電極781、發光層782和電極783彼此重疊的區域用作發光元件719。
另外，關於絕緣膜720，參照保護絕緣膜118的記載。或者，作為絕緣膜720也可以使用聚醯亞胺樹脂、丙烯酸樹脂、環氧樹脂、矽酮樹脂等的樹脂膜。
發光層782不侷限於單層，也可以藉由層疊多種發光層等來形成發光層782。例如，可以採用圖27C所示的結構。圖27C示出依次層疊中間層785a、發光層786a、中間層785b、發光層786b、中間層785c、發光層786c以及中間層785d的結構。此時，作為發光層786a、發光層786b以及發光層786c採用適當的發光顏色的發光層，可以形成演色性高或者發光效率高的發光元件719。
也可以藉由層疊多種發光層而得到白色光。雖然在圖27B中未圖示，但是也可以採用經由著色層提取白色光的結構。
雖然在此示出設置有三個發光層及四個中間層的結構，但是不侷限於該結構，也可以適當地改變發光層及中間層的層數。例如，可以僅由中間層785a、發光層786a、中間層785b、發光層786b以及中間層785c構成發光層782。此外，也可以由中間層785a、發光層786a、中間層785b、發光層786b、發光層786c以及中間層785d構成發光層782而省略中間層785c。
另外，中間層可以具有包含電洞注入層、電洞傳輸 層、電子傳輸層及電子注入層等的疊層結構。另外，中間層不一定必須包含上述所有層。可以適當地選擇並設置這些層。另外，也可以重複設置具有同樣功能的層。另外，作為中間層，除了載子產生層以外，還可以適當地追加電子中繼層等。
電極781可以使用具有可見光透過性的導電膜。具有可見光透過性是指可見光(例如波長範圍在400nm至800nm之間)的平均透過率為70%以上，尤其為80%以上。
電極781例如可以使用In-Zn-W氧化物膜、In-Sn氧化物膜、In-Zn氧化物膜、In氧化物膜、Zn氧化物膜以及Sn氧化物膜等氧化物膜。另外，上述氧化物膜也可以添加有微量的Al、Ga、Sb、F等。另外，也可以使用具有能夠透光的厚度的金屬薄膜(較佳為5nm至30nm左右)。例如可以使用5nm厚的Ag膜、Mg膜或者Ag-Mg合金膜。
或者，電極781較佳為使用高效率地反射可見光的膜。例如，電極781可以使用包含鋰、鋁、鈦、鎂、鑭、銀、矽或鎳的膜。
電極783可以使用選自作為電極781而示出的膜。注意，在電極781具有可見光透過性的情況下，較佳的是，電極783高效率地反射可見光。另外，在電極781高效率地反射可見光的情況下，較佳的是，電極783具有可見光透過性。
在此，以圖27B所示的結構設置電極781及電極783，但是也可以互相調換電極781和電極783。用作陽極的電極較佳為使用功函數大的導電膜，用作陰極的電極較佳為使用功函數小的導電膜。注意，當以與陽極接觸的方式設置載子產生層時，可以將各種導電膜用於陽極，而不用考慮功函數。
關於隔壁784，參照保護絕緣膜118的記載。或者，作為隔壁784也可以使用聚醯亞胺樹脂、丙烯酸樹脂、環氧樹脂、矽酮樹脂等的樹脂膜。
與發光元件719連接的電晶體741具有穩定的電特性。因此，可以提供顯示品質高的顯示裝置。
圖28A和圖28B是其一部分與圖27B不同的使用EL元件的顯示裝置的剖面圖的一個例子。具體地，不同點為與FPC732連接的佈線。在圖28A中，FPC732藉由端子731與佈線733b連接。佈線733b形成在與源極電極116a及汲極電極116b相同的層。在圖28B中，FPC732藉由端子731與佈線733c連接。佈線733c形成在與電極781相同的層。
接著，對使用液晶元件的顯示裝置進行說明。
圖29是示出使用液晶元件的顯示裝置的像素的結構實例的電路圖。圖29所示的像素750包含電晶體751、電容器752、一對電極之間的填充有液晶的元件(以下稱為液晶元件)753。
電晶體751的源極和汲極中的一方與信號線755電連 接，電晶體751的閘極與掃描線754電連接。
電容器752的一個電極與電晶體751的源極和汲極中的另一方電連接，電容器752的另一個電極與供應公共電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一方電連接，液晶元件753的另一個電極與供應公共電位的佈線電連接。注意，上述供應到與上述電容器752的另一個電極電連接的佈線的公共電位以及供應到與液晶元件753的另一個電極電連接的佈線的公共電位可以彼此不同。
另外，使用液晶元件的顯示裝置的俯視圖與使用EL元件的顯示裝置大致相同。圖30A示出對應於圖27A的點劃線M-N的使用液晶元件的顯示裝置的剖面圖。在圖30A中，FPC732藉由端子731與佈線733a連接。另外，佈線733a形成在與閘極電極104相同的層。
圖30A示出電晶體751及電容器752設置在同一平面上的例子。藉由採用這種結構，可以將電容器752設置在與電晶體751的閘極電極、閘極絕緣膜及源極電極(汲極電極)同一平面上。如此，藉由將電晶體751及電容器752設置在同一平面上，可以縮短顯示裝置的製程，由此可以提高生產率。
電晶體751可以使用上述實施方式所示的電晶體。圖30A示出使用圖13A至圖13C所示的電晶體的例子。因此，關於在電晶體751的各構成要素中以下不進行說明的 構成要素，參照上述實施方式的說明。
另外，作為電晶體751可以使用關態電流極小的電晶體。因此，保持在電容器752中的電荷不容易洩漏，由此可以在長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像或者靜態影像時，藉由使電晶體751成為截止狀態，不需要用來使電晶體751工作的功率，由此可以提供耗電量低的顯示裝置。
在電晶體751及電容器752上設置有絕緣膜721。
在此，在絕緣膜721及保護絕緣膜118中設置有到達電晶體751的汲極電極116b的開口部。
在絕緣膜721上設置有電極791。電極791藉由設置在絕緣膜721及保護絕緣膜118中的開口部與電晶體751的汲極電極116b連接。
在電極791上設置有用作配向膜的絕緣膜792。
在絕緣膜792上設置有液晶層793。
在液晶層793上設置有用作配向膜的絕緣膜794。
在絕緣膜794上設置有隔離物795。
在隔離物795及絕緣膜794上設置有電極796。
在電極796上設置有基板797。
另外，關於絕緣膜721，參照保護絕緣膜118的記載。或者，作為絕緣膜721也可以使用聚醯亞胺樹脂、丙烯酸樹脂、環氧樹脂、矽酮樹脂等的樹脂膜。
液晶層793可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。上 述液晶根據條件而呈現膽固醇相、近晶相、立方相、手性向列相、各向同性相等。
此外，作為液晶層793也可以使用呈現藍相的液晶。在此情況下，採用不設置用作配向膜的絕緣膜792及絕緣膜794的結構即可。
電極791可以使用具有可見光透過性的導電膜。
電極791例如可以使用In-Zn-W氧化物膜、In-Sn氧化物膜、In-Zn氧化物膜、In氧化物膜、Zn氧化物膜以及Sn氧化物膜等氧化物膜。另外，上述氧化物膜也可以添加有微量的Al、Ga、Sb、F等。另外，也可以使用具有能夠透光的厚度的金屬薄膜(較佳為5nm至30nm左右)。
或者，電極791較佳為使用高效率地反射可見光的膜。例如，電極791可以使用包含鋁、鈦、鉻、銅、鉬、銀、鉭或鎢的膜。
電極796可以選自作為電極791而示出的膜而使用。注意，在電極791具有可見光透過性的情況下，較佳的是電極796高效率地反射可見光。另外，在電極791高效率地反射可見光的情況下，電極796較佳為具有可見光透過性。
在此，以圖30A所示的結構設置電極791及電極796，但是也可以互相調換電極791和電極796。
絕緣膜792及絕緣膜794可以使用有機化合物或者無機化合物形成。
隔離物795可以使用有機化合物或者無機化合物形成。另外，隔離物795可以具有柱狀或者球狀等各種形狀。
電極791、絕緣膜792、液晶層793、絕緣膜794以及電極796彼此重疊的區域用作液晶元件753。
基板797可以使用玻璃、樹脂或者金屬等。基板797可以具有撓性。
圖30B和圖30C是其一部分與圖30A不同的使用液晶元件的顯示裝置的剖面圖的一個例子。具體地，不同點為與FPC732連接的佈線。在圖30B中，FPC732藉由端子731與佈線733b連接。佈線733b形成在與源極電極116a及汲極電極116b相同的層。在圖30C中，FPC732藉由端子731與佈線733c連接。佈線733c形成在與電極791相同的層。
另外，與液晶元件753連接的電晶體751具有穩定的電特性。因此，可以提供顯示品質高的顯示裝置。另外，電晶體751的關態電流極小，所以可以提供耗電量低的顯示裝置。
本實施方式可以與其他實施方式及實施例適當地組合而實施。
實施方式10
在本實施方式中，說明應用上述實施方式所示的半導體裝置的電子裝置的例子。
圖31A是可攜式資訊終端。圖31A所示的可攜式資訊終端具備外殼9300、按鈕9301、麥克風9302、顯示部9303、揚聲器9304、影像拍攝裝置9305，並且具有作為行動電話機的功能。本發明的一個方式可以應用於主體內部的運算裝置、無線電路或記憶體電路。或者，本發明的一個方式可以應用於顯示部9303。
圖31B是顯示器。圖31B所示的顯示器具備外殼9310以及顯示部9311。本發明的一個方式可以應用於主體內部的運算裝置、無線電路或記憶體電路。或者，本發明的一個方式可以應用於顯示部9311。
圖31C是數位相機。圖31C所示的數位相機具備外殼9320、按鈕9321、麥克風9322、顯示部9323。本發明的一個方式可以應用於主體內部的運算裝置、無線電路或記憶體電路。或者，本發明的一個方式可以應用於顯示部9323。
圖31D是能夠進行翻蓋的便攜資訊終端。圖31D所示的能夠進行翻蓋的便攜資訊終端具有外殼9630、顯示部9631a、顯示部9631b、轉樞9633以及操作開關9638。本發明的一個方式可以應用於主體內部的運算裝置、無線電路或記憶體電路。或者，本發明的一個方式可以應用於顯示部9631a及顯示部9631b。
另外，可以將顯示部9631a和/或顯示部9631b中的至少一個的一部或全部用作觸摸屏，藉由按觸所顯示的操作鍵，可以進行資料輸入等。
藉由使用根據本發明的一個方式的半導體裝置，可以提供性能高且耗電量低的電子裝置。
本實施方式可以與其他實施方式或實施例適當地組合而使用。
實施例1
在本實施例中，對包含多晶氧化物的濺射靶材及氧化物膜的結晶狀態進行評估。
濺射靶材使用實施方式1所示的方法製造。在此，製造三種樣本：In2O3粉末、Ga2O3粉末及ZnO粉末的混合比例為1：1：1：[莫耳數比]的樣本1；上述混合比例為1：1：2[莫耳數比]的樣本2；上述混合比例為3：1：4[莫耳數比]的樣本3。
首先，利用EBSD進行評估。圖32示出樣本1的背散射電子像。由圖32可知樣本1為多晶，並具有晶界。
接著，圖33A示出樣本1的晶粒圖，圖33B示出樣本1的粒徑的直方圖。另外，所測定的區域為80μm×80μm的四角形，步長為0.3μm。在上述條件下，不能測定出粒徑小於0.4μm左右的晶粒，從而，測定為1μm以下的晶粒實際上為0.4μm以上且1μm以下的晶粒。
同樣地，圖34A示出樣本2的晶粒圖，圖34B示出樣本2的粒徑的直方圖。另外，圖35A示出樣本3的晶粒圖，圖35B示出樣本3的粒徑的直方圖。
表1示出利用EBSD得到的樣本1至樣本3的粒徑及 個數。
樣本1的平均粒徑為4.38μm，樣本2的平均粒徑為2.93μm，樣本3的平均粒徑為1.66μm。另外，關於樣本1，在整個晶粒中粒徑為0.4μm以上且1μm以下的晶粒所占的比率為8.1%，關於樣本2，在整個晶粒中粒徑為0.4μm以上且1μm以下的晶粒所占的比率為28.8%，關於樣本3，在整個晶粒中粒徑為0.4μm以上且1μm以下的晶粒所占的比率為27.0%。
接著，將樣本1及樣本2用作濺射靶材來形成氧化物膜。
在玻璃基板上形成300nm厚的氧化物膜。當成膜時，使用DC磁控濺射法。其他成膜條件為：基板加熱溫度為300℃，DC功率為0.5kW；氬氣流量為30sccm並且氧氣流量為15sccm；壓力為0.4Pa。
接著，使用X射線繞射(XRD：X-ray diffraction)裝置對使用樣本1或樣本2形成的氧化物膜(分別稱為氧化物膜1及氧化物膜2)進行結晶狀態的評估。藉由利用Out-of-plane法的2θ/ω掃描進行測試。圖36A示出其結果。
從圖36A可知，氧化物膜1及氧化物膜2都在30.8°附近具有峰值。另外，在20°至25°之間有起因於玻璃基板的峰值。30.8°附近的峰值例如示出InGaZnO4的(009)面的繞射。換言之，使用樣本1或樣本2形成的氧化物膜以高比例具有平行於a-b面的面的表面結構。
另外，將樣本2及樣本3用作濺射靶材來在矽晶片上形成100nm厚的氧化物膜。當成膜時，使用DC磁控濺射法。其他成膜條件為：基板加熱溫度為300℃，DC功率為0.5kW；氬氣流量為30sccm並且氧氣流量為15sccm；壓力為0.4Pa。
接著，使用XRD裝置對使用樣本2或樣本3形成的氧化物膜(分別稱為氧化物膜3及氧化物膜4)進行結晶狀態的評估。藉由利用Out-of-plane法的2θ/ω掃描進行 測試。圖36B示出其結果。
從圖36B可知，氧化物膜3及氧化物膜4都在30.8°附近具有峰值。30.8°附近的峰值例如示出InGaZnO4的(009)面的繞射。換言之，使用樣本2或樣本3形成的氧化物膜以高比例具有平行於a-b面的面的表面結構。
接著，利用熱氧化法在矽晶片上形成100nm厚的氧化矽膜，然後將樣本2及樣本3用作濺射靶材形成100nm厚的氧化物膜。當成膜時，使用DC磁控濺射法。其他成膜條件為：基板加熱溫度為400℃，DC功率為0.5kW；氬氣流量為30sccm並且氧氣流量為15sccm；壓力為0.4Pa。
接著，觀察使用樣本2或樣本3形成的氧化物膜(分別稱為氧化物膜5及氧化物膜6)的剖面的原子排列。利用高角度環形暗場-掃描透射電子顯微法(HAADF-STEM：High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)觀察原子排列。作為HAADF-STEM使用日立掃描穿透式電子顯微鏡HD-2700，將加速電壓設定為200kV。
圖37A示出利用掃描穿透式電子顯微鏡(STEM：Scanning Transmission Electron Microscope)觀察到的氧化物膜5的亮視場像。圖37B示出與圖37A相同部分的HAADF-STEM像。圖37A和圖37B所示的觀察圖包括氧化物膜5的上表面。
圖38A示出利用STEM觀察到的氧化物膜6的亮視場 像。圖38B示出與圖38A相同部分的HAADF-STEM像。 圖38A和圖38B所示的觀察圖包括氧化物膜6的上表面。
由圖37B及圖38B可知氧化物膜5及氧化物膜6中的金屬原子以平行於上表面的方式排列，從而氧化物膜5及氧化物膜6具有c軸配向性。
從本實施例可知，當濺射靶材所包含的晶粒的平均粒徑小時，使用該濺射靶材形成的氧化物膜的晶化度高。

Claims (10)

  1. 一種用於形成形成電晶體的通道形成區之氧化物膜的濺射靶材，包括：包含多個晶粒的多晶氧化物，其中，該多個晶粒的平均粒徑為3μm以下，其中，該多晶氧化物包含銦、鎵和鋅，並且其中，在該多個晶粒中，具有粒徑為0.4μm以上且1μm以下的晶粒的比例為15%以上。
  2. 根據申請專利範圍第1項之用於形成形成電晶體的通道形成區之氧化物膜的濺射靶材，其中，該多個晶粒為六方晶系。
  3. 根據申請專利範圍第1項之用於形成形成電晶體的通道形成區之氧化物膜的濺射靶材，其中，該多個晶粒具有劈開面。
  4. 一種使用濺射靶材的方法，包括如下步驟：藉由劈開該濺射靶材，形成濺射粒子；以及在加熱基板的同時，在該基板上沉積該濺射粒子以形成氧化物膜，該氧化物膜形成電晶體的通道形成區，其中，多晶氧化物包含多個晶粒，其中，該多個晶粒的平均粒徑為3μm以下，其中，該多晶氧化物包含銦、鎵和鋅，並且其中，在該多個晶粒中，具有粒徑為0.4μm以上且1μm以下的晶粒的比例為15%以上。
  5. 根據申請專利範圍第4項之使用濺射靶材的方法， 其中，該粒徑藉由電子背向散射繞射法測定。
  6. 根據申請專利範圍第4項之使用濺射靶材的方法，其中，該濺射粒子為六方柱狀。
  7. 一種製造氧化物膜的方法，包括如下步驟：藉由離子碰撞到靶材的表面，劈開濺射靶材，由此剝離濺射粒子；以及在加熱基板的同時，在該基板上沉積該濺射粒子以形成該氧化物膜，該氧化物膜形成電晶體的通道形成區，其中，多晶氧化物包含多個晶粒，其中，該多個晶粒的平均粒徑為3μm以下，其中，該多晶氧化物包含銦、鎵和鋅，並且其中，在該多個晶粒中，具有粒徑為0.4μm以上且1μm以下的晶粒的比例為15%以上。
  8. 根據申請專利範圍第7項之製造氧化物膜的方法，其中，該氧化物膜為c軸配向結晶氧化物半導體(CAAC-OS)膜。
  9. 根據申請專利範圍第7項之製造氧化物膜的方法，其中，該濺射粒子為六方柱狀。
  10. 一種用於形成形成電晶體的通道形成區之氧化物膜的濺射靶材，基本上由如下的元件組成：包含多個晶粒的多晶氧化物，其中，該多個晶粒的平均粒徑為3μm以下，其中，該多晶氧化物包含銦、鎵、和鋅，並且其中，在該多個晶粒中，具有粒徑為0.4μm以上且1μm 以下的晶粒的比例為15%以上。
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