CN103124805B - 溅射靶材、溅射靶材的制造方法及薄膜形成方法 - Google Patents

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Abstract

与使用非晶硅的晶体管相比,有时使用氧化物半导体的晶体管的可靠性较差。于是,本发明的目的是制造一种具有可靠性高的使用氧化物半导体的晶体管的半导体装置。一种利用溅射法使用溅射靶材形成的氧化物半导体膜,所述溅射靶材包含以能够获得结晶结构的组成比混合原料而制造的具有c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物半导体。

Description

溅射靶材、溅射靶材的制造方法及薄膜形成方法

技术领域

[0001] 本发明涉及一种溅射靶材及其制造方法。另外,本发明还涉及一种通过溅射方法 使用上述溅射靶材溅射形成的氧化物半导体膜及使用该氧化物半导体膜的半导体装置。

[0002] 另外,在本说明书中半导体装置通常是指能够通过利用半导体特性而工作的所有 装置,因此电光装置、半导体电路以及电子设备都是半导体装置。

背景技术

[0003] 近年,使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术备受关 注。该晶体管被广泛地应用于如集成电路(1C)或图像显示装置(显示装置)等的电子设备。 作为可以应用于晶体管的半导体薄膜的材料,已知有硅类半导体材料。但是,作为其他材 料,氧化物半导体受到瞩目。

[0004] 例如,已经公开有一种使用电子载流子浓度低于1018/cm3的包含In、Ga及Zn的氧化 物半导体作为活性层的晶体管,并且溅射法是最适于形成氧化物半导体膜的方法(参照专 利文献1)。

[0005] [专利文献1]日本专利申请公开2006-165528号公报。

发明内容

[0006] 有时使用氧化物半导体的晶体管的可靠性比使用非晶硅的晶体管的可靠性差。于 是,本发明的目的是制造一种具有可靠性高的使用氧化物半导体的晶体管的半导体装置。

[0007] 另外,本发明的目的是提供一种能够获得可靠性高的晶体管的氧化物半导体的形 成方法。

[0008] 利用溅射法使用包含具有c轴平行于氧化物半导体上表面的法向矢量的结晶区域 的氧化物半导体的溅射靶材进行氧化物半导体膜的成膜。

[0009]由此,溅射靶材的结晶状态被转写到衬底并且容易获得具有c轴平行于氧化物半 导体膜上表面的法向矢量的结晶区域的氧化物半导体膜。

[0010] 作为包含具有c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物半 导体的溅射靶材,通过以组成比成为与单晶状态下的组成比相同的方式混合原料而形成。

[0011] 当离子撞到溅射靶材表面时,溅射靶材中的结晶区域沿a-b面裂开,沿着平行于a-b面的层的形状(平板状或颗粒状)的溅射粒子从溅射靶材剥离。通过使该平板状溅射粒子 保持结晶状态到达衬底表面,易于形成具有c轴平行于氧化物半导体膜上表面的法向矢量 的结晶区域的氧化物半导体膜。

[0012] 另外,当作为溅射靶材使用In-Ga-Ζη-Ο化合物时,多数情况下平板状溅射粒子的 最上面的表面层含有Ga和Zn。

[0013] 优选溅射靶材的密度越高越好。通过使溅射靶材的密度高,可以使形成的膜的密 度也高。具体而言,使溅射靶材的相对密度为90 %以上,优选为95 %以上,更优选为99 %以 上。另外,溅射靶材的相对密度是指溅射靶材的密度与没有气孔的具有与溅射靶材同样组 成的材料的的密度之比。

[0014] 另外,通过采用下面所示的条件,可以易于形成具有c轴平行于氧化物半导体膜上 表面的法向矢量的结晶区域的氧化物半导体膜,因此是优选的。

[0015] 首先,使溅射靶材的表面温度充分低,优选为室温左右。

[0016] 对应大面积衬底的溅射装置大多使用大面积的溅射靶材。但是,没有接缝地制造 对应大面积的尺寸的溅射靶材十分困难。在实际制造时,将多个溅射靶材以尽量没有间隙 的方式排列成较大的形状,但是无论怎样总会有微小的间隙。当溅射靶材的表面温度升高 时,有时Zn等从该微小的间隙挥发而导致间隙渐渐变大。当间隙变大时,有时垫板的材料及 粘合用材料也被溅射,而成为导致杂质浓度变高的主要原因。因此,优选充分冷却溅射靶 材。

[0017] 然后,降低来自成膜室的杂质(氢、水、二氧化碳及氮等)混入。

[0018] 然后,降低成膜时所使用气体中的杂质。

[0019] 通过降低成膜时含有的杂质,可以抑制因杂质导致的结晶状态破坏,因此易于形 成具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区域的氧化物半导体膜。

[0020] 接着,提高成为基底的膜的平坦性。

[0021] 成为基底的膜的上表面的微小的凹凸会阻碍结晶生长。因此,当成为基底的膜较 平坦时,易于形成具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区域的氧化物 半导体膜。

[0022]然后,提高成膜时衬底加热温度。

[0023] 通过提高衬底加热温度,衬底表面容易发生溅射粒子的迀移。通过该作用,平板状 的溅射粒子到达衬底表面后稍微移动,然后以平坦的面(a_b面)朝向衬底表面的方式附着 于衬底表面。因此,易于形成具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区域 的氧化物半导体膜。

[0024] 接着,提高成膜时使用的气体中的氧比例。

[0025]接着,优化用于成膜的电力。

[0026] 通过提高成膜气体中的氧比例并对电力进行优化,可以减轻成膜时的等离子体损 伤。因此,易于形成具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区域的氧化物 半导体膜。

[0027] 通过使用这种具有c轴平行于氧化物半导体上膜表面的法向矢量的结晶区域的氧 化物半导体膜,可以制造可靠性高的晶体管。

[0028] 这是由于如下缘故:通过使用具有c轴平行于氧化物半导体膜上表面的法向矢量 的结晶区域的氧化物半导体膜,氧化物半导体膜中以及氧化物半导体膜与与其接触的绝缘 膜的界面中的缺陷水平(defect level)及杂质水平(impurity level)被降低,由此可以提 尚晶体管的可靠性。

[0029] 并且,优选在成膜后进行加热处理来降低氧化物半导体膜中的杂质浓度。在惰性 气氛或减压气氛下进行加热处理可以高效地降低杂质浓度。另外,优选在惰性气氛或减压 气氛下进行第一加热处理之后,在氧化气氛下进行第二加热处理。这是由于在惰性气氛或 减压气氛下进行加热处理时,伴随氧化物半导体膜中的杂质浓度的降低,有时氧化物半导 体膜中产生氧缺损。因此,通过在氧化气氛下进行加热处理可以降低氧化物半导体膜中的 氧缺损。

[0030]作为具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区域的氧化物半导 体膜的一个实例,可以使用C轴取向结晶氧化物半导体(CAAC-0S)膜。

[0031 ] CAAC-0S膜不是完全的单晶,也不是完全的非晶。CAAC-0S膜是具有晶体-非晶混合 相结构的氧化物半导体膜,其中晶体区域和非晶区域包括在非晶相中。另外,在很多情况 下,该结晶区域的尺寸为能够容纳在一边短于l〇〇nm的立方体内的尺寸。另外,在使用透射 电子显微镜(TEM:Transmission Electron Microscope)观察时的图像中,包括在CAAC-0S 膜中的非晶区域与结晶区域的边界不明确。另外,不能利用TEM在CAAC-0S膜中观察到晶界 (grain boundary)。因此,在CAAC-0S膜中,起因于晶界的电子迀移率的降低得到抑制。 [0032]包括在CAAC-0S膜中的结晶区域的c轴在平行于CAAC-0S膜的被形成面的法向矢量 或CAAC-0S膜上表面的法向矢量的方向上一致,在从垂直于ab面的方向看时具有三角形或 六角形的原子排列,且在从垂直于c轴的方向看时,金属原子排列为层状或者金属原子和氧 原子排列为层状。另外,在不同的结晶区域之间,a轴及b轴的方向也可以彼此不同。在本说 明书中,当只记载"垂直"时,包括85°以上且95°以下的范围另外,当只记载"平行"时,包 括-5°以上且5°以下的范围。

[0033]另外,在CAAC-0S膜中,结晶区域的分布也可以不均匀。例如,在CAAC-0S膜的形成 过程中,在从氧化物半导体膜的上表面一侧进行结晶生长时,与被形成面近旁相比,有时在 上表面近旁结晶区域所占的比例高。另外,通过对CAAC-0S膜添加杂质,有时在该杂质添加 区中结晶区域发生非晶化。

[0034]因为包括在CAAC-0S膜中的结晶区域的c轴在平行于CAAC-0S膜的被形成面的法向 矢量或CAAC-0S膜上表面的法向矢量的方向上一致,所以c轴的方向因 CAAC-0S膜的形状 (CAAC-0S膜的被形成面的截面形状或CAAC-0S膜的上表面的截面形状)而彼此不同。另外, 结晶区域的c轴方向是平行于形成CAAC-0S膜时的被形成面的法向矢量或CAAC-0S膜上表面 的法向矢量的方向。通过成膜或成膜之后进行加热处理等的晶化处理来形成结晶区域。

[0035] 使用CAAC-0S膜的晶体管可以降低因照射可见光或紫外光而产生的电特性变动。 因此,这种晶体管的可靠性高。

[0036] 以下,参照图22A至图22E、图23A至图23C、图24A至图24C和图25A至图25B详细说明 包括在CAAC-0S膜中的结晶结构的一个实例。另外,在没有特别的说明时,在图22A至图22E、 图23A至图23C、图24A至图24C和图25A至图25B中,以垂直方向为c轴方向,并以与c轴方向正 交的面为ab面。另外,在只说"上一半"或"下一半"时,其是指以ab面为边界时的上一半或下 一半。此外,在图22A至22E中,由◦围绕的0表示四配位0,由◎围绕的0表示三配位0。

[0037] 图22A示出具有一个六配位In以及靠近In的六个四配位氧原子(以下称为四配位 〇)的结构。这里,将对于一个金属原子只示出靠近其的氧原子的结构称为小组。虽然图22A 所示的结构采用八面体结构,但是为了容易理解示出平面结构。另外,在图22A的上一半及 下一半中分别具有三个四配位〇。图22A所示的小组的电荷为0。

[0038] 图22B示出具有一个五配位Ga、靠近Ga的三个三配位氧原子(以下称为三配位0)以 及靠近Ga的两个四配位0的结构。三配位0都位于ab面上。在图22B的上一半及下一半分别具 有一个四配位0。另外,因为In也采用五配位,所以也有可能采用图22B所示的结构。图22B所 示的小组的电荷为0。

[0039] 图22C示出具有一个四配位Zn以及靠近Zn的四个四配位0的结构。在图22C的上一 半具有一个四配位〇,并且在下一半具有三个四配位0。图22C所示的小组的电荷为0。

[0040] 图22D示出具有一个六配位Sn以及靠近Sn的六个四配位0的结构。在图22D的上一 半具有三个四配位〇,并且在下一半具有三个四配位0。图22D所示的小组的电荷为+ 1。

[0041 ] 图22E示出包括两个Zn的小组。在图22E的上一半具有一个四配位0,并且在下一半 具有一个四配位0。图22E所示的小组的电荷为一 1。

[0042]在此,将多个小组的集合体称为中组,而将多个中组的集合体称为大组(也称为晶 胞)。

[0043]这里,说明这些小组彼此键合的规则。图22A所示的六配位In的上一半的三个0在 下方向上分别具有三个靠近的In,而In的下一半的三个0在上方向上分别具有三个靠近的 In。图22B所示的五配位Ga的上一半的一个0在下方向上具有一个靠近的Ga,而Ga的下一半 的一个0在上方向上具有一个靠近的Ga。图22C所示的四配位Zn的上一半的一个0在下方向 上具有一个靠近的Zn,而Zn的下一半的三个0在上方向上分别具有三个靠近的Zn。像这样, 金属原子的上方向上的四配位〇的个数与位于该〇的下方向上的靠近的金属原子的个数相 等。与此同样,金属原子的下方向的四配位0的个数与位于该0的上方向上的靠近的金属原 子的个数相等。因为〇为四配位,所以位于〇的下方向上的靠近的金属原子的个数和位于〇的 上方向上的靠近的金属原子的个数的总和成为4。因此,在位于一金属原子的上方向上的四 配位0的个数和位于另一金属原子的下方向上的四配位0的个数的总和为4时,具有金属原 子的两种小组可以彼此键合。例如,在六配位金属原子(In或Sn)通过下一半的四配位0键合 时,因为四配位0的个数为3,所以其与五配位金属原子(Ga或In)、四配位金属原子(Zn)中的 任何一种键合。

[0044]具有4、5或6的配位数的金属原子在c轴方向上通过四配位0键合。另外,除此以外, 以使层结构的总电荷成为〇的方式使多个小组组合构成中组。

[0045]图23A示出包含In-Sn-Zn-Ο化合物的层结构的中组的模型图。图23B示出包含三个 中组的大组。另外,图23C示出从c轴方向上观察图23B的层结构时的原子排列。

[0046] 在图23A中,为了容易理解,省略三配位0,只示出四配位0的个数,◦中的数字表示 四配位0的个数。例如,以③表示Sn的上一半及下一半分别具有三个四配位0。与此同样,在 图23A中,以①表示In的上一半及下一半分别具有一个四配位0。与此同样,在图23A中示出: 下一半具有一个四配位〇而上一半具有三个四配位〇的Zn;以及上一半具有一个四配位0而 下一半具有三个四配位〇的Zn。

[0047]在图23A中,包含于In-Sn-Zn-Ο化合物的层结构中的中组具有如下结构:在从上面 按顺序说明时,上一半及下一半分别具有三个四配位0的Sn与上一半及下一半分别具有一 个四配位0的In键合;该In与上一半具有三个四配位0的Zn键合;通过该Zn的下一半的一个 四配位0与上一半及下一半分别具有三个四配位0的In键合;该In与上一半具有一个四配位 〇的包含两个Zn的小组键合;通过该小组的下一半的一个四配位0与上一半及下一半分别具 有三个四配位0的Sn键合。多个上述中组彼此键合而构成大组。

[0048] 这里,三配位0及四配位0的一个键的电荷分别可以被认为是一 0.667及一 0.5。例 如,In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的电荷分别为+ 3、+2以及 + 4。因此,包含Sn的小组的电荷为+ 1。因此,为了形成包含Sn的层结构,需要用来消除电荷 +1的电荷一 1。作为具有电荷一 1的结构,可以举出图22E所示的包含两个Zn的小组。例如, 因为如果对于一个包含Sn的小组有一个包含两个Zn的小组则电荷被消除,而可以使层结构 的总电荷为0。

[0049] 具体而言,通过反复图23B所示的大组来可以得到In-Sn-Zn-Ο化合物的结晶 (In2SnZn3〇8)。注意,可以得到的In-Sn-Zn-Ο化合物的结晶的层结构可以由组成式In2SnZn〇6 (ZnO)m(m是0或自然数)表示。

[0050] 此外,使用 In-Sn-Ga-Zn-〇 化合物、In-Ga-Zn-O 化合物、In-Al-Zn-O 化合物、Sn_Ga_ Zn-〇 化合物、Al-Ga-Zn-O 化合物、Sn-Al-Zn-O 化合物、In-Hf-Zn-0 化合物、In-La-Zn-O 化合 物、In-Ce-Zn-O 化合物、In-Pr-Zn-O 化合物、In-Nd-Zn-〇 化合物、In-Sm-Zn-〇 化合物、In-Eu-Zn-〇 化合物、In-Gd-Zn-〇 化合物、In-Tb-Zn-O 化合物、In-Dy-Zn-0 化合物、Ιη-Ηο-Ζη-Ο 化合 物、In-Er-Zn-Ο 化合物、In-Tm-Zn-Ο 化合物、In-Yb-Zn-Ο 化合物、In-Lu-Zn-Ο 化合物、In-Zn-〇化合物、Sn-Zn-Ο化合物、Al-Ζη-Ο化合物、Zn-Mg-Ο化合物、Sn-Mg-Ο化合物、In-Mg-Ο化合 物、In-Ga-Ο化合物材料等时也同样。

[00511例如,图24A示出包含于In-Ga-Zn-O化合物的层结构中的中组的模型图。

[0052]在图24A中,构成In-Ga-Zn-O化合物的层结构的中组具有如下结构:在从上面按顺 序说明时,上一半和下一半分别具有三个四配位0的In与上一半具有一个四配位的0的Zn键 合;通过该Zn的下一半的三个四配位0与上一半及下一半分别具有一个四配位0的Ga键合; 通过该Ga的下一半的一个四配位0与上一半及下一半分别具有三个四配位0的In键合。多个 上述中组彼此键合而构成大组。

[0053]图24B示出包含三个中组的大组。另外,图24C示出从c轴方向上观察图24B的层结 构时的原子排列。

[0054] 在此,因为In(六配位或五配位)、Zn(四配位)、Ga(五配位)的电荷分别是+3、+2、+ 3,所以包含In、Zn及Ga中的任一个的小组的电荷为0。因此,组合这些小组而成的中组的总 电荷一直为0。

[0055]另外,为了构成In-Ga-Zn-O化合物的层结构,大组不仅能够使用图24A所示的中组 来构成,也可使用In、Ga、Zn的排列同于图24A的排列的中组来构成。

[0056] 具体而言,通过反复图24B所示的大组来可以得到In-Ga-Zn-O化合物的结晶。另 外,获得的In-Ga-Zn-O化合物的层结构可以由组成式InGa03(Zn0)n(n是自然数)表示。

[0057] 在n=1 (InGaZn〇4)时,例如有可能得到图25A所示的结晶结构。另外,在图25A所示 的结晶结构中,如图22B所示,Ga及In采用五配位,而也可以采用以In取代Ga的结构。

[0058] 此外,当n=2(InGaZn2〇5)时,例如有可能具有图25B所示的结晶结构。另外,在图25B 所示的结晶结构中,如图22B所示,Ga及In采用五配位,而也可以采用以In取代Ga的结构。 [0059]另外,优选溅射靶材含有In、Ga及Zn。

[0000 ]例如可以使用如下方法制造派射革E1材。首先,将I n0x原料、Ga〇Y原料及ZnOz原料以 预定比率混合,对混合的材料进行烘焙后将其粉碎,形成In-Ga-Zn-O化合物粉末,将化合物 粉末摊铺到模具进行成形,并在进行烘焙后进行加压处理来形成化合物膜。然后,通过在模 具内的化合物膜上再次摊铺化合物粉末进行成形,并在进行烘焙后进行加压处理增厚化合 物膜。通过进行η次(η为自然数)增厚化合物膜的工序形成化合物膜厚度为2mm以上且20mm 以下的板状化合物,并将板状化合物附着到垫板来形成溅射靶材。另外,X、Y及Z为任意正 数。

[0061]垫板是用来放置溅射靶材的板状构件,使用高导电性及高散热性的金属材料。具 体地,优选使用Cu。但是,有时即使作为垫板使用Cu,冷却能力也还不够。冷却能力不充分的 话,在进行溅射时溅射靶材的上表面温度就会变得极高。为了具有充分的强度及充分的冷 却能力,优选在垫板内形成水路并利用通过水路的冷却水有效地对溅射靶材进行冷却。另 外,重要的是充分提高垫板与溅射靶材之间的紧密性,以提高冷却能力。因此,利用导热性 充分高且低熔点的金属(In等)使垫板与溅射靶材以没有间隙的方式彼此附着十分重要。 [0062]另外,在本说明书中,溅射靶材是指被溅射的材料本身,但是为了方便起见,有时 也将垫板及设置在垫板上的被溅射的材料总称为溅射靶材。

[0063] 将InOx原料、Ga〇Y原料及ZnOz原料以预定比率混合,对混合的材料进行烘焙,可以 得到In-Ga-Zn-Ο化合物的多晶。另外,X、Y及Z为任意正数。由于该多晶从垂直于c轴的方向 看时包括很多层状的结晶结构,因此通过将其粉碎而得到的化合物粉末包含很多平板状晶 粒。将该平板状晶粒摊铺到模具,当进行成形时从外部施加震动,晶粒以平坦的面朝上的方 式排列。然后,通过摊铺得到的化合物粉末进行成形并进行烘焙及加压处理,可以进一步增 加从垂直于c轴的方向看时层状的结晶结构,即在垂直于c轴的方向上重叠的层的比例。可 以重复地进行上述那样的粉碎、成形、烘焙及加压处理,由此可以逐渐地增加从垂直于c轴 的方向看时层状的结晶结构的比例。

[0064]下面,对In-Ga-Zn-Ο化合物包含很多从垂直于c轴的方向看时层状的结晶结构的 情况进行说明。

[0065] 结晶为平衡形时,表面能量小的面的面积变大。同样,表面能量小的面容易发生结 晶分裂。下面示出各个面的表面能量的计算结果。

[0066] 这里,表面能量是指表面结构能量减去结晶结构能量所得的值除以表面积所得的 值。

[0067]在计算中,使用根据密度泛函论的第一原理计算软件的CASTEP,作为赝势使用超 软型,并将截止能量设定为400eV。

[0068]图40至图43示出计算使用的结晶结构和表面结构。另外,在图40至图43所示的表 面结构中,空间的部分表示真空。也就是说,与空间接触的面为表面。另外,虽然上下都有表 面,但是为了方便起见省略了下侧的空间。

[0069]图40所示的表面结构(1)的表面能量是包含In及0的(001)面的表面能量及包含Ga 及0的(001)面的表面能量的平均值。另外,表面结构(2)的表面能量是包含Ga及0的(001)面 的表面能量及包含Zn及0的(001)面的表面能量的平均值。另外,表面结构(3)的表面能量是 包含Zn及0的(001)面的表面能量及包含In及0的(001)面的表面能量的平均值。通过对得到 的表面结构(1)、表面结构(2)及表面结构(3)的表面能量进行联立计算,算出包含In及0的 (001)面的表面能量、包含Ga及0的(001)面的表面能量以及包含Zn及0的(001)面的表面能 量。在本说明书中,为了方便起见,有时将平行于a-b面的面称为(001)面。类似地,有时也对 其他的面((100)面、(10-1)面等)进行类似的记载。

[0070]图41所不的表面结构(4)是表面中混合有Ga和Zn的(001)面,上下都具有同样的表 面。

[0071]另外,图42及图43所示的结构分别是(100)面及(10-1)面。另外,(100)面、(10-1) 面具有多种表面能量。由于(100)面、(10-1)面的最上面的表面包括所有元素,所以这里将 代表性的两个侧面的表面能量的平均值作为各个面的表面能量。另外,表面结构(6)及表面 结构(7)示出不同的表面,为了方便起见,将其分别称为(10-1)面_ &、(10-1)面_13。

[0072]表面结构(1)的表面能量为1.54 J/m2。

[0073]表面结构(2 )的表面能量为1.24 J/m2。

[0074]表面结构(3)的表面能量为1.57J/m2。

[0075] 通过对表面结构(1)、表面结构(2)及表面结构(3)的表面能量进行联立计算,算出 包含In及0的(001)面的表面能量为1.88J/m2。

[0076] 通过对表面结构(1)、表面结构(2)及表面结构(3)的表面能量进行联立计算,算出 包含Ga及0的(001)面的表面能量为1.21J/m2。

[0077] 通过对表面结构(1)、表面结构(2)及表面结构(3)的表面能量进行联立计算,算出 包含Zn及0的(001)面的表面能量为1.26J/m2。

[0078] 表面结构(4)的表面能量为0.35J/m2。

[0079] 表面结构(5)的表面能量为1.64 J/m2。

[0080] 表面结构(6)的表面能量为1.72 J/m2。

[0081] 表面结构(7)的表面能量为1.79 J/m2。

[0082] 根据上述计算结果可知表面结构(4)的表面能量最小。即,垂直于c轴的表面结构 的表面能量最小。

[0083]由此可知In-Ga-Zn-Ο化合物的结晶具有垂直于c轴的表面结构的比例较高。

[0084] 这里,以摩尔数比计,InOx原料、GaOY原料及ZnOz原料的预定比率为2:2:1、8:4:3、 3:1:1、1:1:1、4:2:3或3:1:2〇

[0085] 另外,可以根据制造的溅射靶材适当地改变原料及其混合比率。

[0086] 另外,也可以在将板状化合物附着到垫板之前,以1000°C以上且1500°C以下的温 度对板状化合物进行加热处理。

[0087] 通过使用通过上述工序制造的溅射靶材来进行氧化物半导体膜的成膜,可以制造 可靠性尚的晶体管。

[0088] 可以提供包含具有c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化 物半导体的溅射靶材。

[0089] 通过使用上述溅射靶材,可以形成具有c轴平行于氧化物半导体膜上表面的法向 矢量的结晶区域的氧化物半导体膜,使用该氧化物半导体膜可以制造可靠性高的晶体管。

附图说明

[0090] 图1是示出溅射靶材的制造方法的一个实例的流程图;

[0091] 图2A至2E是示出溅射靶材的制造方法的一个实例的图;

[0092]图3A至3D是示出溅射靶材的制造方法的一个实例的图;

[0093]图4A和4B是示出溅射靶材的制造方法的一个实例的图;

[0094]图5A和5B是示出样品A的根据EBSD的图像的图;

[0095]图6是示出样品A的XRD光谱的图;

[0096]图7A和7B是示出成膜装置的一个实例的俯视图;

[0097]图8是示出成膜室的一个实例的图;

[0098]图9是示出成膜室的一个实例的图;

[0099]图10是示出加热处理室的一个实例的图;

[0100]图11A和11B是示出晶体管的一个实例的俯视图及截面图;

[0101 ]图12A和12B是示出晶体管的一个实例的俯视图及截面图;

[0102] 图13A和13B是示出晶体管的一个实例的俯视图及截面图;

[0103] 图14A和14B是示出晶体管的一个实例的俯视图及截面图;

[0104] 图15A至15C是示出晶体管的一个实例的俯视图及截面图;

[0105] 图16A和16B是示出晶体管的一个实例的俯视图及截面图;

[0106] 图17是示出显示装置的一个实例的电路图;

[0107] 图18A至18C是示出半导体装置的一个实例的截面图、电路图及电特性的图;

[0108] 图19A至19C是示出半导体装置的一个实例的截面图、电路图及电特性的图;

[0109]图20A至20C是示出包含本发明的一个方式的晶体管的CPU的具体实例的框图及其 一部分的电路图;

[0110] 图21A至21C是示出本发明的一个方式的电子设备的一个实例的透视图;

[0111] 图22A至22E是说明有关本发明的一个方式的氧化物半导体的结晶结构的图;

[0112] 图23A至23C是说明有关本发明的一个方式的氧化物半导体的结晶结构的图;

[0113]图24A至24C是说明有关本发明的一个方式的氧化物半导体的结晶结构的图;

[0114] 图25A和25B是说明有关本发明的一个方式的氧化物半导体的结晶结构的图;

[0115] 图26是说明有关本发明的一个方式的氧化物半导体的结晶结构的图;

[0116] 图27是说明根据计算算出的场效应迀移率的Vgs依赖性的图;

[0117]图28A至28C是说明根据计算算出的漏电流Ids及场效应迀移率的Vgs依赖性的图; [0118]图29A至29C是说明根据计算算出的漏电流Ids及场效应迀移率的Vgs依赖性的图; [0119]图30A至30C是说明根据计算算出的漏电流Ids及场效应迀移率的V gs依赖性的图; [0120]图31A和31B是晶体管的一个实例的俯视图及截面图;

[0121] 图32A和32B是示出样品1及样品2的晶体管的Vgs-Ids特性及场效应迀移率的图;

[0122] 图33A和33B是示出样品1的晶体管的BT试验前后的Vgs-Ids特性的图;

[0123] 图34A和34B是示出样品2的晶体管的BT试验前后的Vgs-Ids特性的图;

[0124] 图35A和35B是示出样品2的晶体管的阈值电压与衬底温度的关系及场效应迀移率 与衬底温度的关系的图;

[0125]图36是示出使用氧化物半导体膜的晶体管的断态电流(off-state current)的 图;

[0126] 图37是示出样品4至样品6的XRD光谱的图;

[0127] 图38是示出样品7至样品10的XRD光谱的图;

[0128] 图39是示出样品11至样品16的XRD光谱的图;

[0129] 图40是说明结晶结构及表面结构的图;

[0130] 图41是说明结晶结构及表面结构的图;

[0131] 图42是说明结晶结构及表面结构的图;

[0132] 图43是说明结晶结构及表面结构的图;

[0133] 图44是示出于氩原子碰撞前后的计算结晶结构的图;

[0134] 图45是示出成膜时的压力的图。

具体实施方式

[0135] 下面,参照附图对本发明的实施方式进行详细说明。但是,本发明不限于以下的说 明,所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不 脱离本发明的宗旨及其范围下可以被变换为各种形式。因此,本发明不应该被解释为仅限 定于以下所示的实施方式的记载内容中。注意,当利用附图说明发明结构时,表示相同对象 的附图标记在不同的附图中共同使用。另外,有时使用相同的阴影图案表示相似的部分,而 不特别附加标记。

[0136] 注意,为方便起见,附加了第一、第二等序数词,而其并不表示工序顺序或叠层顺 序。此外,本说明书中的序数不表示特定发明的事项的固有名称。

[0137] 实施方式1

[0138] 在本实施方式中,对包含具有c轴平行于氧化物半导体上表面的法向矢量的结晶 区域的氧化物半导体的溅射靶材的制造方法进行说明。

[0139] 首先,使用图1至图4B示出包含具有c轴平行于氧化物半导体上表面的法向矢量的 结晶区域的氧化物半导体的溅射靶材的制造方法。

[0140] 首先,称量原料(工序S101)。

[0141] 这里,作为溅射靶材的原料准备InOx原料、GaOY原料及ZnOz原料。另外,X、Y及Z为任 意正数,例如,可以将X设定为1.5,γ设定为1.5,Ζ设定为1。当然,上述原料仅为一个实例,为 了获得所希望的化合物可以适当地选择原料。例如,也可以使用ΜΟγ原料代替GaO Y原料。另 外,Μ可以为Sn、Hf或A1。或者,Μ也可以为镧系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、 Tm、Yb或Lu。虽然在本实施方式中示出使用三种原料的实例,但是并不局限于此。例如,本实 施方式也可以应用于使用四种以上原料的情况或使用一种或二种原料的情况。

[0142] 接着,将InOx原料、GaOY原料及ZnOz原料以预定比率混合。

[0143] 作为预定比率,例如可以设定为111(^原料、6&(^原料及211〇 2原料的摩尔数比为2:2: 1、8:4:3、3:1:1、1:1 :1、4:2:3、1:1:2、3 :1:4或3:1:2。通过使用具有该比率的混合材料,可 以易于形成由具有c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物半导体 构成的溅射靶材。另外,当代替Ga0 Y原料使用Μ0γ原料时,也可以设定为InOx原料、Μ0γ原料及 ZnOz原料的摩尔数比为2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、1:1:2、3:1:4或3:1:2。

[0144] 通过对以预定比率混合的Ιη0χ原料、Ga〇Y原料及ZnOz原料进行第一烘焙,形成In-Ga-Ζη-Ο化合物(工序S102)。

[0145] 接着,通过粉碎上述化合物得到化合物粉末5002(工序S103)。

[0146] In-Ga-Zn-Ο化合物包含很多从垂直于c轴的方向看时层状的结晶结构。因此,得到 的化合物粉末5002也包含很多平板状晶粒。

[0147] 在惰性气氛、氧化气氛或减压气氛下,以400 °C以上且1700 °C以下,优选为900 °C以 上且1500°C以下的温度进行第一烘焙。作为第一烘焙的时间,例如可以为3分以上24小时以 下,优选为30分以上17小时以下,更优选为30分以上5小时以下。通过在上述条件下进行第 一烘焙,可以抑制主要反应以外的不需要的反应而降低化合物粉末5002中的杂质浓度,由 此可以易于形成含有具有C轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物 半导体的溅射靶材。

[0148] 另外,也可以改变温度及/或气氛进行多次第一烘焙。例如,可以在第一气氛下以 第一温度保持混合材料后,在第二气氛下以第二温度保持。

[0149] 具体地,优选采用惰性气氛或减压气氛作为第一气氛,采用氧化气氛作为第二气 氛。这是由于在第一气氛下降低混合材料中含有的杂质时有时化合物中产生氧缺损的缘 故。为此,优选利用第二气氛降低化合物中的氧缺损。如后面所述,在氧化物半导体中,氢等 的杂质及氧缺损成为载流子的发生源而导致使用氧化物半导体的晶体管的电特性及可靠 性降低。因此,为了降低氧化物半导体中的杂质及氧缺损,优选降低溅射靶材本身的杂质及 氧缺损。

[0150]接着,如图2A所示将化合物粉末5002摊铺到模具5001进行成形(工序S104)。成形 是指将化合物粉末均匀地摊铺到模具。例如,可以通过将化合物粉末导入模具并从外部施 加振动来进行成形。或者,也可以将化合物粉末导入模具并利用辊等以成为均匀厚度的方 式进行成形。

[0151]通过将含有很多平板状晶粒的化合物粉末5002摊铺到模具5001进行成形,可以使 晶粒以平坦的面朝上的方式排列。因此,通过摊铺获得的化合物粉末进行成形,可以进一步 增加从垂直于c轴的方向看时层状的结晶结构的比例。

[0152]模具5001可以使用上表面形状为矩形或圆形的金属制品或氧化物制品。

[0153]接着,对化合物粉末5002进行第二烘焙(工序S105)。然后,对经过第二烘焙的化合 物粉末5002进行第一加压处理(工序S106)来形成化合物膜5012(参照图2B)。使用与第一烘 焙同样的条件及方法进行第二烘焙即可。通过进行第二烘焙可以提高化合物的结晶性。 [0154]另外,第一加压处理只要能对化合物粉末5002进行压固即可,例如,可以使用与模 具5001由同种材料构成的秤锤等进行第一加压处理。或者,也可以使用压缩空气等利用高 压进行压固。另外,还可以利用已知的技术进行第一加压处理。此外,还可以同时进行第一 加压处理和第二烘焙。

[0155] 还可以在第一加压处理后进行平坦化处理。平坦化处理可以使用化学机械抛光 (CMP:Chemical Mechanical Polishing)处理等。

[0156] 像这样获得的化合物膜5012以高比例地含有c轴平行于化合物膜5012上表面的法 向矢量的结晶区域。

[0157] 接着,确认得到的化合物膜5012的厚度(工序S107)。当化合物膜5012为所希望的 厚度时(形成有板状化合物5032时),进行工序S113将板状化合物5032附着到垫板5003。下 面,对化合物膜5012比所希望的厚度薄时的情况进行说明。注意,垫板使用具有高导电性及 高散热性的金属材料(例如,Cu)。另外,优选在垫板内形成水路并利用通过水路的冷却水对 溅射靶材进行冷却。另外,为了提高垫板与溅射靶材的紧密性,优选利用导热性充分高且低 恪点的金属(In等)无间隙地进行附着。

[0158] 当化合物膜5012比所希望的厚度薄时,如图2C所示地在化合物膜5012上摊铺化合 物粉末5002进行成形(工序S104)。

[0159] 接着,再次对包括模具5001在内的化合物粉末5002及化合物膜5012进行第三烘焙 (工序S105)。然后,对经过第三烘焙的化合物粉末5002及化合物膜5012进行第二加压处理 (工序S106)形成比化合物膜5012厚的化合物膜5022(参照图2D)。由于化合物膜5022是以化 合物膜5012为晶种进行结晶生长而形成的,所以以高比例地具有c轴平行于化合物膜5022 上表面的法向矢量的结晶区域。

[0160]通过进行第三烘焙可以提高化合物粉末及化合物膜的结晶性。使用与第一烘焙同 样的条件及方法进行第三烘焙即可。

[0161]使用与第一加压处理类似的条件及方法进行第二加压处理。与化合物膜5012相 比,通过进行第二加压处理得到的化合物膜5022的结晶的取向性更高。也就是说,以高得多 的比例地具有c轴平行于化合物膜5022上表面的法向矢量的结晶区域。这是因为通过加压 处理平板状晶粒的平坦的面朝上排列的缘故。另外,也可以同时进行第二加压处理和第三 烘焙。

[0162] 再次确认得到的化合物膜5022的厚度(工序S107)。

[0163] 如上所述,可以在提高结晶的取向性的同时渐渐增加化合物膜的厚度。

[0164] 通过重复进行η次(η为自然数)加厚该化合物膜的工序,可以形成所希望的厚度 (t)例如2mm以上且20mm以下,优选为3mm以上且20mm以下的板状化合物5032(参照图2Ε)。

[0165] 然后,还可以进行平坦化处理。

[0166] 接着,如图4A所示地将形成的板状化合物5032附着到垫板5003(工序S113)。另外, 也可以对垫板5003表面设置用作粘合剂的In等的低熔点材料。利用上述方法形成包含具有 c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物半导体的溅射靶材即可。

[0167] 或者,对形成的板状化合物5032进行第四烘焙形成板状化合物5042,并将形成的 板状化合物5042附着到垫板5003(参照图4B)。另外,也可以在垫板5003表面设置用作粘合 剂的In。使用与第一烘焙类似的条件及方法进行第四烘焙即可。利用上述方法形成包含具 有c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物半导体的溅射靶材。

[0168] 类似地,使用图1及图3A至3D,说明利用与工序S101至工序S107不同的工序制造与 板状化合物5032类似的板状化合物5132的方法。

[0169] 另外,由于到工序S102为止的工序相同,所以省略其说明。

[0170]通过粉粹利用工序S102形成的化合物得到化合物粉末。然后,将该化合物粉末、 水、分散剂及粘结剂混合使其浆料化(工序S108 )。

[0171] 接着,将浆料5102倒入覆盖有能够使水分透过的过滤器的模具5101(参照图3A)。 模具5101例如可以使用与模具5001类似的材料并采用底部设置有1个或多个小孔的结构。 通过设置多个小孔可以快速地对浆料进行干燥。

[0172] 然后,通过过滤器和设置于倒入了浆料5102的模具5101底部的1个或多个小孔来 实施吸引(工序S109)。通过对模具5101进行吸引来进行成形,含有很多平板状晶粒的晶粒 的平坦的面朝上排列。

[0173] 接着,对形成的成形体进行干燥而去除粘结剂。优选采用自然干燥,因为通过自然 干燥成形体不易裂开。在干燥后,以300°C以上且700°C以下的温度进行加热处理去除自然 干燥没能去除掉的残留水分,来去除粘结剂。

[0174] 接着,对经过干燥的成形体进行烘焙(工序S110)。使用与第二烘焙(工序S105)类 似的条件及方法进行烘焙即可。

[0175] 接着,如图3B所示地对经过烘焙的成形体进行加压处理形成化合物膜5112(工序 Sill)。形成的化合物膜5112以高比例具有C轴平行于化合物膜5112上表面的法向矢量的结 晶区域。使用与第一加压处理类似的条件及方法进行加压处理。

[0176] 然后,也可以进行平坦化处理。

[0177] 接着,确认形成的化合物膜5112的厚度(工序S112)。当化合物膜5112为所希望的 厚度时(形成有板状化合物5132时),进行工序S113,将板状化合物5132附着到垫板5003。下 面,对化合物膜5112比所希望的厚度薄时的情况进行说明。

[0178] 当化合物膜5112的厚度比所希望的厚度薄时,返回工序S109。通过将利用工序 S109形成的成形体与上述化合物膜5112重叠再次进行烘焙(工序S110)及加压处理(工序 S111 ),可以形成比化合物膜5112厚的化合物膜5122 (参照图3C )。使用与第三烘焙类似的条 件及方法进行烘焙。另外,使用与第二加压处理类似的条件及方法进行加压处理。

[0179] 通过重复进行上述工序可以形成所希望的厚度的板状化合物5132(参照图3D)。 [0180] 然后,也可以进行平坦化处理。

[0181]另外,还可以对形成的板状化合物5132进行与第四烘焙类似的烘焙。

[0182] 将形成的板状化合物5132附着到垫板5003(工序S113)。

[0183] 这里,示出通过以下方式获得的化合物(样品A)的结晶状态。将Ιη203原料、Ga20 3原 料及ZnO原料混合、粉碎、浆料化进行成形,并在干燥、脱脂后在氧气氛下以1400°C的温度进 行烘焙。

[0184] 利用电子背散射衍射(EBSD:Electron Backscatter Diffraction)法对样品A的 表面结晶状态进行评价,图5A示出图像质量图(image quality map),图5B示出反极图颜色 图(inverse pole figure color map)。

[0185] 通过EBSD可知样品A为多晶。另外,虽然没有图示,但根据方位分析可知:各晶粒可 以以InGaZn〇4的衍射电子线(Kikuchi线)图案分布,并且不含有用作原料的In 2〇3原料、Ga2〇3 原料及ZnO原料的晶粒。

[0186] 接着,对样品A进行X线衍射(XRD:X-Ray Diffraction),对结晶状态进行评价。XRD 使用理学公司制造的ATX-G。在如下条件下进行XRD:利用Out-of-plane法进行2Θ/ ω扫描, 扫描范围为5deg.至100deg.,步宽为0.02deg.,扫描速度为3.0deg./分。

[0Ί87]由图6可知,样品A为InGaZnCU结晶,(009)面具有强度比最尚的峰值。即:用作样品 A的化合物以高比例具有c轴平行于化合物上表面的法向矢量的结晶区域。

[0188] 由此可知,通过对本实施方式所示的化合物反复进行粉碎、成形、烘焙及加压处 理,c轴取向性逐渐变强。

[0189] 此外,像这样形成的溅射靶材可以具有高密度。当溅射靶材的密度增高时,可以增 高形成的膜的密度。具体地,可以使溅射靶材的相对密度为90%以上、95%以上或99%以 上。

[0190] 通过上述方法,可以得到包含具有c轴平行于氧化物半导体上表面的法向矢量的 结晶区域的高密度的氧化物半导体的溅射靶材。

[0191] 实施方式2

[0192] 在本实施方式中,对用于进行具有c轴平行于氧化物半导体膜上表面的法向矢量 的结晶区域的氧化物半导体膜的成膜的成膜装置进行说明。

[0193] 首先,使用图7A和7B对成膜时杂质混入少的成膜装置的结构进行说明。

[0194] 图7A示出多室成膜装置。该成膜装置包括:具有三个用于收纳衬底的盒式接口 14 的衬底供应室11、装载闭锁室12a、装载闭锁室12b、传送室13、衬底加热室15、成膜室10a、成 膜室1 〇b以及成膜室1 Oc。衬底供应室11与装载闭锁室12a及装载闭锁室12b连接。装载闭锁 室12a及装载闭锁室12b与传送室13连接。衬底加热室15、成膜室10a、成膜室10b及成膜室 l〇c分别只与传送室13连接。各室的连接部设置有闸阀,由此可以使各室独立地保持为真空 状态。虽然没有进行图示,传送室13具有一个以上的衬底传送自动机。这里,优选衬底加热 室15兼作等离子体处理室。使用单晶片多室成膜装置,能够在处理与处理之间传送衬底而 不暴露于大气,由此可以抑制杂质吸附到衬底上。另外,可以自由地决定成膜、热处理等的 顺序。另外,成膜室、装载闭锁室及衬底加热室的数目不局限于上述数目,可以根据设置空 间或工序适当地决定。

[0195] 使用图8对图7A所示的成膜室(溅射室)内部的排气进行说明。成膜室10具有溅射 靶材32以及支撑溅射靶材的靶材架34。

[0196] 图8所示的成膜室10通过闸阀与传送室13连接,并且传送室13通过闸阀与装载闭 锁室12连接。

[0197] 图8所示的成膜室10通过质量流量控制器60与精制器54连接。注意,虽然可以根据 气体种类的数目设置精制器54及质量流量控制器60,但是为了方便起见只示出一个而省略 其它的。

[0198] 图8所示的成膜室10通过阀与低温栗58a连接。

[0199] 图8所示的传送室13通过阀与低温栗58b连接。

[0200] 图8所示的装载闭锁室12通过阀与真空栗59连接。

[0201]另外,真空栗59例如可以使用干燥栗与机械增压栗串联连接的栗。此时,真空栗59 的机械增压栗分别与成膜室10及传送室13通过阀连接。通过采用该结构,可以在大气压至 低真空(O.lPa至10Pa程度)的情况下使用真空栗59进行排气,而在进行阀切换后低真空至 高真空(1 X l(T4Pa至1 X l(T7Pa)的情况下使用低温栗58a或低温栗58b进行排气。

[0202]类似地,使用图9对图7A所示的成膜室的一个实例的排气进行说明。

[0203 ]图9所示的成膜室10通过闸阀与传送室13连接,传送室13通过闸阀与装载闭锁室 12连接。

[0204]图9所示的成膜室10通过气体加热结构62与质量流量控制器60连接,气体加热结 构62通过质量流量控制器60与精制器54连接。通过气体加热结构62可以将导入成膜室10的 气体加热为40°C以上400°C以下、优选为50°C以上200°C以下。注意,虽然可以根据气体种类 的数目设置气体加热结构62、精制器54及质量流量控制器60,但是为了方便起见只示出一 个而省略其它。

[0205]图9所示的成膜室10通过阀与涡轮分子栗58c连接。另外,涡轮分子栗58c通过阀设 置有作为辅助栗的真空栗59a。真空栗59a可以与真空栗59采用类似的结构。

[0206]另外,图9所示的成膜室10设置有低温冷阱66。

[0207]已知涡轮分子栗58c能够稳定地对大分子进行排气且维修频度低,因此在生产率 上占有优势,但是排氢、排水的能力较低。因此,将低温冷阱66连接于成膜室10,低温冷阱66 对水等的相对来说熔点较高的分子的排气能力强。低温冷阱66的制冷机的温度为100K以 下,优选为80K以下。另外,当低温冷阱66具有多个制冷机时,优选各个制冷机的温度不同, 这样可以有效地进行排气。例如,可以将第一阶段的制冷机的温度设定为ιοοκ以下,将第二 阶段的制冷机的温度设定为20K以下。

[0208]图9所示的传送室13分别与低温栗58d及低温栗58e通过阀连接。当只有1台低温栗 时,在低温栗进行再生时无法进行排气,但是当并联连接2台以上的低温栗时,即使1台进行 再生,也可以利用其它的低温栗进行排气。另外,低温栗的再生是指将积存于低温栗内的分 子排出的处理。当低温栗积存过多分子时其排气能力下降,因此需要定期进行再生。

[0209]图9所示的装载闭锁室12分别与低温栗58f及真空栗59c通过阀连接。

[0210] 真空栗59b分别与成膜室10及传送室13通过阀连接。另外,真空栗59b可以与真空 栗59采用类似的结构。

[0211] 类似地,使用图10对图7A所示的衬底加热室的一个实例的排气进行说明。

[0212] 图10所示的衬底加热室15通过闸阀与传送室13连接。另外,传送室13还通过闸阀 与装载闭锁室12连接,但是省略图示。另外,装载闭锁室12的排气与图9类似。

[0213] 图10所示的衬底加热室15通过质量流量控制器60与精制器54连接。另外,虽然可 以根据气体种类的数目设置精制器54及质量流量控制器60,但是为了方便起见仅示出一个 而对其它的进行省略。

[0214] 图10所示的衬底加热室15通过阀与真空栗59b连接。

[0215] 衬底加热室15也可以具有能够设置多个衬底的台阶。另外,作为衬底加热室15,例 如可以使用电阻发热体等进行加热。或者,还可以使用利用被加热的气体等的介质的热传 导或热福射来进行加热。例如,可以使用GRTA(Gas Rapid Thermal Anneal:气体快速热退 火)装置、LRTA( Lamp Rapid Thermal Anneal:灯快速热退火)装置等的 RTA( Rap id Thermal Anneal:快速热退火)装置。LRTA装置是通过卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠 灯或者高压汞灯等的灯发射的光(电磁波)辐射来加热被处理物的装置。GRTA装置是利用高 温气体进行热处理的装置。气体使用惰性气体。

[0216]另外,成膜室10及衬底加热室15的背压为1 X 10-4Pa以下,优选为3 X 10-5Pa以下, 更优选为lXl〇_5Pa以下。

[0217]另外,在成膜室10及衬底加热室15中,m/z = 18的气体分子的分压为3X10_5Pa以 下,优选为1 X 1 (T5Pa以下,更优选为3 X 1 (T6Pa以下。

[0218]另外,在成膜室10及衬底加热室15中,m/z = 28的气体分子的分压为3X10_5Pa以 下,优选为1 X 1 (T5Pa以下,更优选为3 X 1 (T6Pa以下。

[0219]另外,在成膜室10及衬底加热室15中,m/z = 44的气体分子的分压为3X10-5Pa以 下,优选为1 X 1 (T5Pa以下,更优选为3 X 1 (T6Pa以下。

[0220] 另外,成膜室10及衬底加热室15的泄漏率为3Xl(T6Pa*m3/S以下,优选为1X10- 6Pa.m3/s以下。

[0221] 另外,在成膜室10及衬底加热室15中,m/z = 18的气体分子的泄漏率为IX l(T7Pa· m3/s以下,优选为3 X 10-8Pa.m3/s以下。

[0222] 另外,在成膜室10及衬底加热室15中,m/z = 28的气体分子的泄漏率为IX l(T5Pa· m3/s以下,优选为1 X l(T6Pa·m3/s以下。

[0223] 另外,在成膜室10及衬底加热室15中,m/z = 44的气体分子的泄漏率为3Xl(T6Pa· m3/s以下,优选为1 X l(T6Pa·m3/s以下。

[0224] 另外,全压及分压可以使用质量分析器进行测量。例如,可使用Qulee CGM-051, ULVAC,Inc.制造的四极质量分析器(也称为Q-mass)。另外,泄漏率可以根据利用上述质量 分析器测量出的全压及分压算出。

[0225] 泄漏率由外部泄漏及内部泄漏决定。外部泄漏是指:由于微小的孔或密封不良,气 体从真空系统的外部流入的现象。此外,内部泄漏起因于在真空系统中的阀等隔离物处的 泄漏或从内部构件释放的气体。为了将泄漏率设定为上述数值以下,需要从外部泄漏及内 部泄漏的两个方面采取措施。

[0226] 例如,优选使用金属垫片对处理室的开/关部分进行密封。金属垫片优选使用由氟 化铁、氧化铝或氧化铬等包覆的金属材料。金属垫片的密合性比〇形环高,因此可以降低外 部泄漏。此外,通过利用钝态的被氟化铁、氧化铝、氧化铬等覆盖的金属材料,可以抑制从金 属垫片释放的包含杂质的释放气体,由此可以降低内部泄漏。

[0227] 作为构成成膜装置的构件,使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。 另外,也可以使用上述材料覆盖含有铁、铬及镍等的合金材料。含有铁、铬及镍等的合金材 料具有刚性,耐热且适于加工。在此,通过对表面的凹凸进行抛光处理等缩小表面积,可以 减少释放气体。

[0228] 或者,也可以使用氟化铁、氧化铝、氧化铬等覆盖上述成膜装置的构件。

[0229]优选成膜装置的构件尽量只由金属材料构成,例如当设置由石英等构成的观察窗 (viewing window)等时,为了抑制释放气体,优选表面覆盖有较薄的氟化铁、氧化错或氧化 络等。

[0230] 另外,当在导入成膜气体的成膜室前设置精制器时,将精制器到成膜室的管道的 长度设置为l〇m以下,优选为5m以下,更优选为lm以下。通过将管道的长度设定为10m以下、 5m以下或lm以下,可以对应管道长度减少来自管道的释放气体的影响。

[0231] 另外,成膜气体的管道优选使用内部由氟化铁、氧化铝或氧化铬等覆盖的金属管 道。例如与SUS316L-EP管道相比,上述管道释放的包含杂质的气体的量少,而可以抑制杂质 混入到成膜气体。另外,作为管道的接头,优选使用高性能超小型金属垫片接头(UPG接头)。 此外,通过使用金属材料构成所有管道的材料,与使用树脂等构成所有管道的材料的情况 相比,可以降低所产生的释放气体及外部泄漏的影响,所以是优选的。

[0232] 虽然存在于成膜室的吸附物吸附于内壁等而不影响成膜室的压力,但是其是对成 膜室进行排气时产生的释放气体的主要原因。所以,虽然泄漏率与排气速度不相关,但是使 用排气能力高的栗尽量地使存在于成膜室内的吸附物脱附并预先进行排气是十分重要的。 另外,为了促进吸附物的脱附,也可以对成膜室进行烘烤。通过进行烘烤,可以将吸附物的 脱附速度提高到十倍左右。烘烤处理以l〇〇°C以上450°C以下的温度进行即可。此时,一边将 惰性气体导入成膜室一边去除吸附物,这样可以提高仅通过排气不容易脱附的水等的脱附 速度。另外,通过对导入的惰性气体以与烘烤温度基本相同程度的温度进行加热,可以进一 步提高吸附物的脱附速度。这里,作为惰性气体优选使用稀有气体。另外,根据成膜的膜的 种类,也可以使用氧等代替惰性气体。例如,当进行氧化物的成膜时,有时优选使用作为氧 化物的主要成分的氧。

[0233] 或者,优选通过导入被加热的稀有气体等的惰性气体或被加热的氧气等提高成膜 室内的压力,并在经过一定时间之后再次对成膜室进行排气处理。通过导入被加热的气体 可以使成膜室内的吸附物脱附,由此降低成膜室内的杂质。另外,较有效的是将该处理反复 进行2次以上30次以下,优选为5次以上15次以下。具体地,通过导入温度为40°C以上400°C 以下,优选为50°C以上200 °C以下的惰性气体或氧等来使成膜室内的压力为O.lPa以上 10kPa以下,优选为IPa以上lkPa以下,更优选为5Pa以上lOOPa以下,并将保持压力的期间设 定为1分以上300分以下,优选为5分以上120分以下,即可。然后,对成膜室进行5分以上300 分以下,优选为10分以上120分以下的排气。

[0234]另外,通过进行伪成膜(dummy deposition)也可以进一步提高吸附物的脱附速 度。伪成膜是指通过溅射法等对伪衬底进行成膜以在伪衬底及成膜室内壁沉积膜,由此将 成膜室内的杂质及成膜室内壁的吸附物封闭于膜中。伪衬底优选使用释放气体少的材料, 例如可以使用与后面说明的衬底100相同的材料。通过进行伪成膜可以降低后面形成的膜 中的杂质浓度。另外,可以与烘烤同时进行伪成膜。

[0235] 图7B是与图7A所示的成膜装置结构不同的成膜装置。该成膜装置包括装载闭锁室 22a、衬底加热室25、成膜室20a、成膜室20b以及装载闭锁室22b。装载闭锁室22a与衬底加热 室25连接,衬底加热室25与成膜室20a连接,成膜室20a与成膜室20b连接,成膜室20b与装载 闭锁室22b连接。各室连接部设置有闸阀,可以将各室独立地保持为真空状态。另外,成膜室 20a及成膜室20b与图7A的成膜室10a、成膜室10b及成膜室10c的结构类似。另外,衬底加热 室2 5与图7A的衬底加热室15的结构类似。衬底只沿着图7B所示的箭头的方向传送,衬底的 入口与出口不同。由于图7B的成膜装置与图7A的单晶片多室成膜装置不同,不具有传送室, 由此可以减小占地面积。另外,成膜室、装载闭锁室及衬底加热室的数目不局限于上述数 目,可以根据设置空间、工序适当地进行选择。例如,也可以省略成膜室20b,或者也可以设 置与成膜室20b连接的第二衬底加热室或第三成膜室。

[0236] 通过利用上述成膜装置进行氧化物半导体膜的成膜,可以抑制杂质混入氧化物半 导体膜。并且,通过利用上述成膜装置形成接触于该氧化物半导体膜的膜,可以抑制从接触 于氧化物半导体膜的膜向氧化物半导体膜的杂质混入。

[0237] 接着,对具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区域的氧化物 半导体膜的成膜方法进行说明。

[0238] 使用实施方式1所示的包含具有c轴平行于氧化物半导体上表面的法向矢量的结 晶区域的氧化物半导体的溅射靶材进行氧化物半导体膜的成膜。

[0239] 溅射靶材的表面温度为100°C以下,优选为50°C以下,更优选为室温程度。对应大 面积衬底的溅射装置大多使用大面积的溅射靶材。但是,没有接缝地制造对应大面积的尺 寸的溅射靶材十分困难。在实际制造时,将多个溅射靶材以尽量没有间隙的方式排列成较 大的形状,但是无论怎样总会有微小的间隙。当溅射靶材的表面温度升高时,有时Zn等从该 微小的间隙挥发而导致间隙渐渐变大。当间隙变大时,有时垫板的材料及粘合用材料也被 溅射,这成为导致杂质浓度变高的主要原因。因此,优选充分冷却溅射靶材。

[0240] 具体地,作为垫板使用具有高导电性及高散热性的金属材料(具体来说使用Cu)。 另外,通过在垫板内形成水路并使充分量的冷却水流过水路,可以有效地冷却溅射靶材。这 里,充分的量的冷却水根据溅射靶材的大小而不同,例如当采用直径为300mm的圆形的靶材 时,可以将冷却水量设定为3L/min以上、5L/min以上或10L/min以上。

[0241 ] 这里,利用经典分子动力学计算对一个氩原子碰撞到In-Ga-Zn-Ο化合物(In: Ga: Zn = 1:1:1 [原子数比])结晶时的情况进行评价,图44示出其结果。

[0242] 另外,使用富士通公司制造的Materials Explorer5.0,在温度为300K、时间步长 为O.Olfs、步骤数为1000万回的条件下进行计算。

[0243] 另外,使用2688原子的In-Ga-Zn-Ο化合物的单晶进行计算。另外,使具有300eV能 量的氩原子从平行于该单晶的c轴的方向进行碰撞。另外,图44所示的固定层是以位置不会 发生变动的方式固定的层。另外,图44所示的温度控制层是一直保持恒定温度(300K)的层。 [0 244]图44示出氩原子碰撞前以及氩原子碰撞100ps后的状态。

[0245] 根据图44可知氩原子碰撞100ps后In-Ga-Zn-Ο化合物的结晶沿着a_b面裂开。具体 地,沿着含有Ga与Zn的面裂开。

[0246] 由此可知:当离子碰撞溅射靶材的表面时,从溅射靶材中的结晶区域的a-b面裂 开,平板状的溅射粒子剥离。

[0247] 将衬底加热温度设定为100°C以上600°C以下,优选为150°C以上550°C以下,更优 选为200°C以上500°C以下,并在氧气体气氛下形成氧化物半导体膜。氧化物半导体膜的厚 度形成为lnm以上40nm以下,优选为3nm以上20nm以下。成膜时的衬底加热温度越高,得到的 氧化物半导体膜的杂质浓度越低。另外,由于在被成膜面容易形成溅射粒子的迀移,氧化物 半导体膜中原子排列有序且高密度化而容易形成多晶氧化物半导体膜或CAAC-0S膜。并且, 通过在氧气体气氛下进行成膜,等离子体损伤减轻,另外由于不含有稀有气体等多余的原 子而容易形成多晶氧化物半导体膜或CAAC-0S膜。但是,也可以采用氧气体与稀有气体的混 合气氛,在该情况下将氧气体的比例设定为30体积%以上,优选为50体积%以上,更优选为 80体积%以上。另外,由于氧化物半导体膜越薄晶体管的沟道长度越短,所以可以减少阈值 电压向负方向漂移的现象出现。但是,当氧化物半导体膜过薄时,氧化物半导体膜受到界面 散射的显著影响,因此场效应迀移率可能降低。

[0248] 另外,当溅射靶材含有Zn时,通过在氧气体气氛下进行成膜,等离子体损伤减轻, 由此可以获得不容易发生Zn挥发的膜。

[0249] 在成膜压力为0.8Pa以下,优选为0.4Pa以下,溅射靶材与衬底之间的距离为40mm 以下,优选为25mm以下的条件下进行氧化物半导体膜的成膜。通过在该条件下进行氧化物 半导体膜的成膜,可以降低溅射粒子与其它的溅射粒子、气体分子或离子发生碰撞的频度。 即,可以通过对应成膜压力使溅射靶材与衬底之间的距离小于溅射粒子、气体分子或离子 的平均自由程,可以降低膜中的杂质浓度。

[0250] 例如,在压力为0.4Pa、温度为25°C (绝对温度为298K)下的平均自由程为:氢分子 (¾)为48 · 7_、氦分子(He)为57 · 9_、水分子(H2O)为31 · 3_、乙烧分子(CH4)为13 · 2_、氖分 子(Ne)为42.3mm、氮分子(N2)为23.2mm、一氧化碳分子(C0)为16.0mm、氧分子(〇2)为26.4mm、 氩分子(Ar)为28 · 3mm、二氧化碳分子(C〇2)为10 · 9mm、氣分子(Kr)为13 · 4mm、氣分子(Xe)为 9.6mm。另外,当压力变为2倍时平均自由程变为2分之1,当绝对温度变为2倍时平均自由程 变为2倍。

[0251]平均自由程由压力、温度及分子的直径决定。当压力及温度一定时,分子的直径越 大平均自由程越短。另外,各分子的直径为:H2为0 · 218nm、He为0 · 200nm、H20为0 · 272nm、CH4 为0 · 419nm、Ne为0 · 234nm、N2为0 · 316nm、C0为0 · 380nm、〇2为0 · 296nm、Ar为0 · 286nm、C〇2为 0·460nm、Kr为0·415nm、Xe为0·491nm。

[0252] 因此,分子的直径越大平均自由程越短,并且当被包含于膜中时,由于分子直径大 而会妨碍结晶区域的生长。为此,例如,可以说具有Ar以上的直径的分子容易成为杂质。

[0253] 这里,利用经典分子动力学计算对对In-Ga-Zn-Ο结晶层间添加⑶2时是否能够维 持结晶结构进行了评价。

[0254] 图26是In-Ga-Zn-Ο结晶的示意图,C02被添加到图26的箭头所示的层中。将C02的添 加量设定为与In-Ga-Zn-Ο结晶的所有原子的比率为0.07%(5.19X1019个/cm3)、0.15% (1.04 X 102〇4"/cm3) .22% (1.65 X 102〇4"/cm3) .30% (2.08 X 102〇4"/cm3) .37% (2.60 X 102。个/cm3)、0.44% (3.11 X102。个/cm3)、0· 52% (3.63 X 102。个/cm3)、0· 59% (4.15 ΧΙΟ20 个/cm3)或0 · 67 % (4 · 67 X 102Q个/cm3)。

[0255] 另外,使用富士通公司制造的Materials Explorer5.0,在温度为298K、压力为1气 压、时间步长为〇.2fs、步骤数为500万回的条件下进行计算。

[0256] 其结果,当C02的添加比例为0.07%至0.52%时,保持In-Ga-Zn-Ο结晶,当⑶ 2的添 加比例为0.59 %至0.67 %时,不能保持In-Ga-Zn-Ο结晶。

[0257] 由此可知:为了获得In-Ga-Zn-Ο结晶,需要使⑶2与In-Ga-Zn-Ο结晶所有原子的比 例设置为0.52 %以下或小于0.59 %。

[0258]接着,进行加热处理。加热处理在减压气氛、惰性气氛或氧化气氛下进行。利用加 热处理可以降低氧化物半导体膜中的杂质浓度。

[0259]作为加热处理,优选在减压气氛或惰性气氛下进行加热处理之后,在保持温度的 情况下将气氛切换为氧化气氛再进行加热处理。这是因为如下缘故:当在减压气氛下或惰 性气氛下进行加热处理时,可以减少氧化物半导体膜中的杂质浓度,但是在同时产生氧缺 损。通过在氧化气氛下进行加热处理,可以减少此时产生的氧缺损。

[0260]除了进行成膜时的衬底加热之外,通过在成膜之后对氧化物半导体膜进行加热处 理,可以降低氧化物半导体膜中的杂质浓度。

[0261 ] 具体地,可以使利用二次离子质谱分析(SIMS:Secondary Ion Mass Spectrometry)测量的氧化物半导体膜中的氢浓度在小于5 X 1019atoms/cm3,优选为5 X 1018atoms/cm3以下,更优选为1 X 1018atoms/cm3以下,进一步优选为5 X 1017atoms/cm3以下。

[0262] 另外,可以使利用S頂S测量的氧化物半导体膜中的氮浓度小于5X 1019atoms/cm3, 优选为5X 1018atoms/cm3以下,更优选为1 X 1018atoms/cm3以下,进一步优选为5 X 1017atoms/cm3 以下。

[0263] 另外,可以使利用sms测量的氧化物半导体膜中的碳浓度小于5X1019atomS/cm 3, 优选为5X 1018atoms/cm3以下,更优选为1 X 1018atoms/cm3以下,进一步优选为5 X 1017atoms/cm3 以下。

[0264] 另外,可以使氧化物半导体膜的根据热脱附谱分析法(TDS:Thermal Desorption Spectroscopy)分析的m/z = 2(氢分子等)的气体分子、m/z = 18的气体分子、m/z = 28的气体 分子及m/z = 44的气体分子的释放量分别为IX 1019个/cm3以下,优选为IX 1018个/cm3以下。

[0265] 另外,利用TDS分析测量释放量的方法参照后面说明的氧原子的释放量的测量方 法。

[0266] 这里,对在本实施方式所示的成膜装置的成膜室中进行氧化物半导体膜的成膜时 的各分子的分压进行说明。另外,利用ULVAC,Inc.制造的四极质量分析器Qu 1 ee CGM-051 测量成膜时的全压及分压。

[0267] 在衬底加热温度为150°C、溅射靶材为In-Ga-Zn-Ο化合物靶材(In:Ga:Zn = 1:1:1

[原子数比])、氩为50sccm且氧为50sccm、电力为9kW(AC)、衬底-革E材间距离为150mm的条件 下进行氧化物半导体膜的成膜。

[0268]图45示出成膜开始100 s后的全压、m/z = 2的分压、m/z = 18的分压、m/z = 28的分 压、m/z = 40的分压及m/z = 44的分压。

[0269] 根据图45可知:当使用本实施方式所示的成膜装置时,成膜时的m/z = 2的分压、m/ z = 18 的分压、m/z = 28 的分压及 m/z = 44 的分压分别为1.5X10-4Pa、5X10-5Pa、3X10-5Pa 及 8 X l(T5Pa之小,由此可知成膜时不容易发生杂质的混入。

[0270] 通过使用上述成膜装置可以获得具有c轴平行于氧化物半导体膜上表面的法向矢 量的结晶区域的氧化物半导体膜。由于具有c轴平行于氧化物半导体膜上表面的法向矢量 的结晶区域的氧化物半导体膜具有优良的半导体特性,因此将其用于晶体管时可以获得高 可靠性。

[0271 ]本实施方式可以与其他实施方式适当地组合而实施。

[0272] 实施方式3

[0273] 使用图11A至图16B对使用利用实施方式1所示的溅射靶材及实施方式2所示的成 膜装置形成的氧化物半导体膜的晶体管进行说明。

[0274] 图11A至图14B所示的晶体管由于光刻工序数少而在生产率上占有优势。因而图 11A至图14B所示的晶体管适用于需要晶体管尺寸相对较大的显示装置等。

[0275] 首先,对图11A和11B所示的晶体管的结构进行说明。图11A是晶体管的俯视图。图 11B是对应于图11A所示的点划线A-B的截面图。

[0276] 图11B所示的晶体管包括:衬底100;设置在衬底100上的基底绝缘膜102;设置在基 底绝缘膜102上的氧化物半导体膜106;氧化物半导体膜106上的以至少接触于氧化物半导 体膜106的一部的方式设置的一对电极116;以覆盖氧化物半导体膜106及一对电极116的方 式设置的栅极绝缘膜112;以隔着栅极绝缘膜112与氧化物半导体膜106重叠的方式设置的 栅电极104。

[0277] 这里,氧化物半导体膜106使用实施方式1所示的包含具有c轴平行于氧化物半导 体上表面的法向矢量的结晶区域的氧化物半导体的溅射靶材进行成膜。另外,氧化物半导 体膜106使用实施方式2所示的成膜装置进行成膜。

[0278]将氧化物半导体膜106的厚度设定为lnm以上50nm以下。优选其厚度为3nm以上 20nm以下。尤其是在晶体管的沟道长度为30nm以下且氧化物半导体膜106的厚度为5nm左右 的情况下,可以抑制晶体管的沟道长度变短时阈值电压向负方向漂移的现象出现而具有稳 定的电特性。

[0279] 优选氧化物半导体膜106至少含有In及Zn。另外,优选氧化物半导体膜106除了 In 及Zn之外还含有用来降低晶体管电特性变化的Ga、Sn、Hf或A1。

[0280] 或者,除了 In及Zn之外,氧化物半导体膜106还可以含有用来降低晶体管电特性变 化的选自 1^、〇6、?1'、阳、3111411、6(1、1'13、〇7、!1〇41'、1'111、¥13及1^1中的一种以上的镧系元素。

[0281] 作为氧化物半导体膜106,例如可以使用Ιη-Ζη-0化合物、Sn-Zn-Ο化合物、Al-Zn-0 化合物、Zn-Mg-Ο化合物、Sn-Mg-Ο化合物、In-Mg-Ο化合物、In-Ga-Ο化合物、Ιη-Α1-Ζη-〇化合 物、In-Sn-Zn-Ο 化合物、Sn-Ga-Zn-Ο 化合物、Al-Ga-Ζη-Ο 化合物、Sn-Al-Zn-Ο 化合物、In-Hf-Zn-O 化合物、In-La-Zn-O 化合物、In-Ce-Zn-O 化合物、In-Pr-Zn-O 化合物、In-Nd-Zn-O 化合 物、In-Sm-Zn-O 化合物、In-Eu-Zn-O 化合物、In-Gd-Zn-O 化合物、In-Tb-Zn-O 化合物、In-Dy-Zn-O 化合物、Ιη-Ηο-Ζη-Ο 化合物、In-Er-Zn-O 化合物、In-Tm-Zn-O 化合物、In-Yb-Zn-O 化合 物、In-Lu-Zn-O 化合物、In-Sn-Ga-Zn-O 化合物、In-Hf-Ga-Zn-O 化合物、In-Al-Ga-Zn-O 化合 物、In-Sn-Al-Zn-Ο 化合物、In-Sn-Hf-Zn-Ο 化合物、In-Hf-Al-Zn-Ο 化合物代替 In-Ga-Zn-0 化合物。此时,可以参照实施方式1所示的溅射靶材的制造方法,适当地改变原料来制造溅 射靶材。

[0282] 例如,使用In-Sn-Zn-Ο化合物的晶体管比较易于获得高场效应迀移率。具体地,可 以使晶体管的场效应迀移率为31cm 2/Vs以上、40cm2/Vs以上、60cm2/Vs以上、80cm2/Vs以上 或100cm 2/Vs以上。另外,即使采用In-Sn-Zn-Ο化合物之外的化合物(例如In-Ga-Zn-Ο化合 物),通过降低缺陷密度也可以提高场效应迀移率。

[0283] 当作为氧化物半导体膜106使用Ιη-Ζη-0化合物时,原子数比为In/Zn = 0.5以上且 50以下,优选为In/Zn=l以上且20以下,更优选为In/Zn=l .5以上且15以下。通过将Zn的原 子数比设定为上述范围内,可以提高晶体管的场效应迀移率。这里,化合物的原子数比优选 为当 111:211:0=父:¥:2时,2>1.5父+¥。

[0284] 作为氧化物半导体膜106,可以使用以化学式InM03(Zn0)m(m>0)表示的材料。在 此,Μ表示选自211、6 &^1、111、311、既及(:〇中的一种或多种金属元素。例如,作为1,也可以使用 Ga、Ga 及 A1、Ga 及 Μη 或 Ga 及 Co 等。

[0285] 为了降低晶体管的断态电流,氧化物半导体膜106选择带隙为2.5eV以上,优选为 2.8eV以上,更优选为3. OeV以上的材料。

[0286] 另外,优选氧化物半导体膜106为碱金属及碱土金属等被降低的杂质浓度极低的 氧化物半导体膜。当氧化物半导体膜106具有上述杂质时,因由杂质形成的能级造成带隙内 发生复合而导致晶体管的断态电流增大。

[0287] 另外,作为氧化物半导体膜106中的碱金属浓度,利用SIMS测量的钠浓度为5 X 1016atoms/cm3以下,优选为1 X 1016atoms/cm3以下,更优选为1 X 1015atoms/cm3以下。类似 地,锂浓度为5X 1015atoms/cm3以下,优选为1 X 1015atoms/cm3以下。类似地,钾浓度为5X 1015atoms/cm3以下,优选为1 X 1015atoms/cm3以下。

[0288] 通过使用上述氧化物半导体膜106可以减小晶体管的断态电流。例如,可以使晶体 管的沟道长度为3μπι、沟道宽度为Ιμπι时的断态电流为1 X 10-18Α以下、1 X 10-21Α以下或1 X 10-24Α以下。因此,可以制造具有优良的数据保持特性的耗电量小的存储单元。

[0289] 尽管对衬底100没有太大的限制,但是,衬底100需要至少具有能够承受后面的热 处理程度的耐热性。例如,作为衬底100,也可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石 衬底等。此外,还可以采用使用硅或碳化硅等的单晶半导体衬底或多晶半导体衬底,使用硅 锗等的化合物半导体衬底,SOI (Silicon On Insulator:绝缘体上娃片)衬底等,并且优选 将在上述衬底上设置有半导体元件的衬底作为衬底100。

[0290] 此外,衬底100也可以使用柔性衬底。另外,作为在柔性衬底上设置晶体管的方法, 可以举出如下方法:在不具有柔性的衬底上形成晶体管之后,将晶体管剥离并将该晶体管 转置到柔性衬底的衬底100上。在此情况下,优选在不具有柔性的衬底和晶体管之间设置剥 1¾层。

[0291 ]基底绝缘膜102可以使用选自氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氮化 铝、氧化铪、氧化锆、氧化钇、氧化镧、氧化铯、氧化钽和氧化镁中的一种以上形成的单层或 叠层。

[0292] 优选基底绝缘膜102具有充分的平坦性。具体而言,以平均粗糙度(Ra)成为lnm以 下,优选为〇.3nm以下,更优选为O.lnm以下的方式设置基底绝缘膜102。通过采用上述数值 以下的Ra,易于在氧化物半导体膜106中形成结晶区域。在此,Ra是为了可以应用于面而将 在JIS B0601中定义的中心线平均粗糙度扩大为三维来得到的值,可以将Ra表示为"将从基 准面到指定面的偏差的绝对值平均来得到的值",并且Ra以如下算式1定义。

[0293] 算式 1

Figure CN103124805BD00231

[0295] 另外,在算式1中,So表示测定面(由坐标(11,71)(11,72)(12,71)(12,72)的四个点表 示的四边形的区域)的面积,Z〇表示测定面的平均高度。可以利用原子力显微镜(AFM: Atomic Force Microscope)来对Ra进行评价。

[0296] 氧氮化硅是指在其组成上氧含量多于氮含量的物质,例如,包含50原子%以上且70 原子%以下的氧、0.5原子%以上且15原子%以下的氮、25原子%以上且35原子%以下的硅以及0 原子%以上且10原子%以下的氢的物质。另外,氮氧化硅是指在其组成上氮含量多于氧含量 的物质,例如,包含5原子%以上且30原子%以下的氧、20原子%以上且55原子%以下的氮、25原 子%以上且35原子%以下的硅以及10原子%以上且25原子%以下的氢的物质。注意,上述范围 是使用卢瑟福背散射分析(RBS:Rutherford Backscattering Spectrometry)和氢前方散 射分析(HFS: Hydrogen Forward Scattering Spectrometry)来进行测量时的范围。此外, 构成元素的组成的总计不超过100原子%。

[0297] 此外,基底绝缘膜102优选使用通过加热处理释放氧的绝缘膜。

[0298] "通过加热处理释放氧"是指当利用TDS分析时,换算为氧原子时的氧的释放量为 1 · 0 X 1018atoms/cm3 以上或3 · 0 X 102°atoms/cm3 以上。

[0299] 在此,以下说明利用TDS分析换算为氧原子的氧的释放量的测量方法。

[0300] 进行TDS分析时的气体的释放量与释放气体的离子强度的积分值成比例。因此,可 以根据测量的离子强度的积分值和标准样品的基准值的比率计算出气体的释放量。标准样 品的基准值是指:在包含所定密度的原子的样品中,该原子的密度与相当于该原子的离子 强度的积分值所成的比例。

[0301] 例如,根据作为标准样品的含有既定密度的氢的硅片的TDS分析结果以及绝缘膜 的TDS分析结果,可以通过算式2求出绝缘膜中的氧分子的释放量(N Q2)。这里,假定以通过 TDS分析得到的被检测出为质量数32的气体都来源于氧分子。作为质量数32的气体,有 CH30H,但是CH30H存在的可能性较低,所以这里不考虑。此外,包含作为氧原子的同位素的质 量数17的氧原子及质量数18的氧原子的氧分子也在自然界的存在比率极微量,所以也不考 虑到该氧分子。

[0302] [数2]

Figure CN103124805BD00241

[0304] NH2是将从标准样品脱附的氢分子转化为密度而获得的值。SH2是对标准样品进行 TDS分析而得到的离子强度的积分值。在此,将标准样品的基准值设定为NH2/SH2(3S Q2是对绝 缘膜进行TDS分析而得到的离子强度的积分值。α是在TDS分析中影响到离子强度的系数。关 于算式2的详细说明,可以参照日本专利申请公开平6-275697公报。注意,使用由电子科学 公司制造的热脱附装置EMD-WA1000S/W,并将包含1 X 1016atoms/cm3的氢原子的硅片用作标 准样品,来对上述绝缘膜的氧的释放量进行测量。

[0305]此外,在TDS分析中,氧的一部分作为氧原子被检测出。氧分子与氧原子的比率可 以从氧分子的离子化率算出。另外,因为上述的α包括氧分子的离子化比率,所以通过评估 氧分子的释放量,可以估算出氧原子的释放量。

[0306] 注意,NQ2是氧分子的释放量。换算为氧原子时的释放量是氧分子的释放量的2倍。

[0307] 在上述结构中,作为通过加热处理释放氧的膜也可以是氧过剩的氧化硅(Si〇x(X >2))。在氧过剩的氧化硅(Si〇x(X>2))中,每单位体积中含有的氧原子多于硅原子数的2 倍。每单位体积的硅原子数及氧原子数为通过卢瑟福背散射光谱法而测定的值。

[0308] 通过从基底绝缘膜102对氧化物半导体膜106供应氧,可以降低氧化物半导体膜 106与基底绝缘膜102之间的界面能级密度(interface state density)。由此可以抑制因 晶体管的工作而使载流子在氧化物半导体膜106与基底绝缘膜102之间的界面被俘获,从而 可以获得可靠性高的晶体管。

[0309] 并且,有时因氧化物半导体膜106的氧缺损而产生电荷。一般来说,有时氧化物半 导体膜106中的氧缺损的一部分成为施主,而产生成为载流子的电子。其结果,晶体管的阈 值电压漂移到负方向。因此,通过从基底绝缘膜102对氧化物半导体膜106供应充分的氧,优 选的是使氧化物半导体膜106含有过剩的氧,可以降低导致阈值电压向负方向漂移的氧化 物半导体膜106的氧缺损。

[0310] 过剩氧主要是存在于氧化物半导体膜10 6的晶格之间的氧,其氧浓度为1 X 1016atoms/cm3以上2 X 102Qatoms/cm3以下的范围内。通过将存在于氧化物半导体膜106的晶 格之间的氧的浓度设定为上述范围内,结晶不会发生变形等而不破坏结晶区域,因此是优 选的。

[0311] -对电极116可以使用选自△1、1^、0、(:〇、附、〇1、¥、2广]\1〇、厶8、了3、¥以及这些元素 的氮化物、氧化物及合金中的一种以上形成的单层或叠层。或者,也可以使用至少含有In及 Zn的氧化物或氧氮化物。例如,可以使用In-Ga-Zn-0-Ν化合物等。

[0312] 栅极绝缘膜112可以使用选自与基底绝缘膜102类似的材料形成。

[0313] 栅电极104可以使用选自与一对电极116同样的材料形成。

[0314] 接着,对图12A和12B所不的晶体管的结构进彳丁说明。图12A是晶体管的俯视图。图 12B是对应于图12A所示的点划线A-B的截面图。

[0315] 图12B所示的晶体管包括:衬底100;设置在衬底100上的基底绝缘膜102;设置在基 底绝缘膜102上的一对电极216; -对电极216上的以至少接触于一对电极216及基底绝缘膜 102的一部分的方式设置的氧化物半导体膜206;以覆盖一对电极216及氧化物半导体膜206 的方式设置的栅极绝缘膜212;以隔着栅极绝缘膜212与氧化物半导体膜206重叠的方式设 置的栅电极204。

[0316] 另外,一对电极216、氧化物半导体膜206、栅极绝缘膜212及栅电极204可以分别使 用与一对电极116、氧化物半导体膜106、栅极绝缘膜112及栅电极104类似的方法及类似的 材料形成。

[0317] 接着,对图13A和13B所不的晶体管的结构进彳丁说明。图13A是晶体管的俯视图。图 13B是对应于图13A所示的点划线A-B的截面图。

[0318] 图13B所示的晶体管包括:衬底100;设置在衬底100上的栅电极304;以覆盖栅电极 304的方式设置的栅极绝缘膜312;以隔着栅极绝缘膜312与栅电极304重叠的方式设置的氧 化物半导体膜306;氧化物半导体膜306上的以至少接触于氧化物半导体膜306的一部分的 方式设置的一对电极316;以覆盖氧化物半导体膜306及一对电极316的方式设置的保护绝 缘膜318。

[0319] 另外,一对电极316、氧化物半导体膜306、栅极绝缘膜312及栅电极304可以分别使 用与一对电极116、氧化物半导体膜106、栅极绝缘膜112及栅电极104类似的方法及类似的 材料形成。

[0320]另外,保护绝缘膜318可以使用选自与基底绝缘膜102类似的材料形成。

[0321 ]接着,对图14A和14B所不的晶体管的结构进彳丁说明。图14A是晶体管的俯视图。图 14B是对应于图14A所示的点划线A-B的截面图。

[0322]图14B所示的晶体管包括:衬底100;设置在衬底100上的栅电极304;以覆盖栅电极 304的方式设置的栅极绝缘膜312;设置在栅极绝缘膜312上的一对电极416; -对电极416上 的以至少接触于一对电极416及栅极绝缘膜312的一部分的方式设置的氧化物半导体膜 406;以覆盖一对电极416及氧化物半导体膜406的方式设置的保护绝缘膜418。

[0323]另外,一对电极416、氧化物半导体膜406及保护绝缘膜418可以分别使用与一对电 极116、氧化物半导体膜106及保护绝缘膜318类似的方法及类似的材料形成。

[0324] 虽然图15A至图16B所示的晶体管比图11A至图14B所示的晶体管工序稍微复杂,但 是由于沟道长度短,不容易发生阈值电压向负方向漂移的现象且寄生电容小,因此适用于 要求优良电特性的微型晶体管。

[0325] 接着,对图15A至15C所示的晶体管的结构进行说明。图15A是晶体管的俯视图。图 15B及15C是对应于图15A所示的点划线A-B的截面图。

[0326]图15B所示的晶体管包括:衬底100;设置在衬底100上的基底绝缘膜502;设置在基 底绝缘膜502周围的保护膜520;设置在基底绝缘膜502及保护膜520上的包括高电阻区域 506a及低电阻区域506b的氧化物半导体膜506;设置在氧化物半导体膜506上的栅极绝缘膜 512;以隔着栅极绝缘膜512重叠于氧化物半导体膜506的方式设置的栅电极504;以接触于 栅电极504的侧面的方式设置的侧壁绝缘膜524;氧化物半导体膜506上的以至少接触于氧 化物半导体膜506的一部分的方式设置的一对电极516;以覆盖栅电极504、侧壁绝缘膜524 及一对电极516的方式设置的保护绝缘膜518;以通过设置在保护绝缘膜518中的开口部与 一对电极516接触的方式设置的布线522。

[0327]另外,一对电极516、栅极绝缘膜512、保护绝缘膜518及栅电极504可以分别使用与 一对电极116、栅极绝缘膜112、保护绝缘膜318及栅电极104类似的方法及类似的材料形成。 [0328]另外,可以以如下方法设置氧化物半导体膜506:以栅电极504为掩模,穿过栅极绝 缘膜添加能够降低氧化物半导体膜的电阻值的杂质来形成低电阻区域506b。此时,没有被 添加杂质的区域成为高电阻区域506a。另外,作为杂质可以使用磷、氮或硼等。在添加杂质 后进行用于活性化的在250°C以上650°C以下的温度下的加热处理。另外,与离子掺杂法相 比,优选使用离子注入法进行杂质添加,这是由于使用离子注入法时氧化物半导体膜中的 氢混入少。但是,并不排除离子掺杂法。

[0329]另外,也可以以如下方法设置氧化物半导体膜506:以栅电极504及侧壁绝缘膜524 为掩模,穿过栅极绝缘膜添加能够降低氧化物半导体膜的电阻值的杂质来形成低电阻区域 506b。此时,没有被添加杂质的区域成为高电阻区域506a。具体地,与侧壁绝缘膜524重叠的 区域不是低电阻区域506b而是高电阻区域506a(参照图15C)。

[0330]另外,通过穿过栅极绝缘膜添加杂质,可以降低对氧化物半导体膜添加杂质时产 生的损伤。但是,也可以注入杂质而不穿过栅极绝缘膜地。

[0331] 另外,可以通过对与基底绝缘膜102使用类似的方法及类似的材料形成的绝缘膜 进行加工形成沟槽部分来形成基底绝缘膜502。

[0332] 另外,保护膜520可以通过以填埋设置于基底绝缘膜502中的沟槽部分的方式形成 绝缘膜,然后进行CMP处理来形成。

[0333] 保护膜520可以使用氮氧化娃、氮化娃、氧化铝、氮化铝、氧化铪、氧化错、氧化•乙、 氧化镧、氧化铯、氧化钽及氧化镁中的一种以上形成的单层或叠层。

[0334] 例如,优选保护膜520具有如下性质:即使在250°C以上且450°C以下,优选为150°C 以上且800°C以下的温度范围内进行一个小时的加热处理也不会使氧透过。

[0335] 由于保护膜520具有上述性质,所以通过将保护膜520设置在基底绝缘膜502的周 围,可以抑制因加热处理从基底绝缘膜502释放的氧扩散到晶体管的外部。如此,氧被保持 于基底绝缘膜502中,由此可以防止晶体管的场效应迀移率降低,从而可以降低阈值电压不 均勾并提尚可靠性。

[0336] 但是,也可以采用不设置保护膜520的结构。

[0337] 侧壁绝缘膜524通过在覆盖栅电极504形成绝缘膜之后对该绝缘膜进行蚀刻而形 成。蚀刻使用各向异性高的蚀刻方法。可以通过对绝缘膜进行各向异性高的蚀刻工序以自 对准的方式形成侧壁绝缘膜524。例如,优选使用干蚀刻法。作为用于干蚀刻法的蚀刻气体, 例如可以举出三氟甲烷、八氟环丁烷、四氟化碳等的含氟气体。也可以对蚀刻气体添加稀有 气体或氢。干蚀刻法优选使用对衬底施加高频电压的反应性离子蚀刻法(RIE法)。

[0338] 另外,布线522可以使用选自与栅电极104类似的材料形成。

[0339] 接着,对图16A和16B所不的晶体管的结构进彳丁说明。图16A是晶体管的俯视图。图 16B是对应于图16A所示的点划线A-B的截面图。

[0340]图16B所示的晶体管包括:衬底100;设置在衬底100上的具有沟槽部分的基底绝缘 膜602;设置在基底绝缘膜602的沟槽部分中的一对电极616;设置在基底绝缘膜602及一对 电极616上的包括高电阻区域606a及低电阻区域606b的氧化物半导体膜606;设置在氧化物 半导体膜606上的栅极绝缘膜612;以隔着栅极绝缘膜612重叠于氧化物半导体膜606的方式 设置的栅电极604;以覆盖栅极绝缘膜612及栅电极604的方式设置的保护绝缘膜618;以通 过设置在保护绝缘膜618、栅极绝缘膜612及氧化物半导体膜606中的开口部与一对电极616 接触的方式设置的布线622。

[0341] 另外,栅极绝缘膜612、保护绝缘膜618、氧化物半导体膜606、布线622及栅电极604 可以分别使用与栅极绝缘膜112、保护绝缘膜318、氧化物半导体膜506、布线522及栅电极 104类似的方法及类似的材料形成。

[0342] 另外,可以通过对与基底绝缘膜102使用类似的方法及类似的材料形成的绝缘膜 进行加工形成沟槽部分来形成基底绝缘膜602。

[0343] 另外,一对电极616可以通过以填埋设置于基底绝缘膜602中的沟槽部分的方式形 成导电膜,然后进行CMP处理来形成。

[0344] 下面,使用图27至图30C对晶体管的场效应迀移率进行说明。

[0345] 不仅限于使用氧化物半导体的情况,由于多种原因测量出的晶体管的场效应迀移 率总是比其固有场效应迀移率低。半导体内部的缺陷或半导体与绝缘膜的界面的缺陷是导 致场效应迀移率下降的主要原因。这里,使用Levinson模型,理论性地导出假定半导体内部 不存在缺陷时的场效应迀移率。

[0346] 将晶体管的固有场效应迀移率设定为μ〇,并以算式3示出假定半导体中存在某种 位能障壁(晶界等)时测量到的场效应迀移率μ。

[0347] 算式 3

Figure CN103124805BD00271

[0349] 在此,Ε是位能障壁的高度,k是玻尔兹曼常数,Τ是绝对温度。另外,在Levinson模 式中假定位能障壁的高度E起因于缺陷,并以算式4表示。

[0350] 算式 4

Figure CN103124805BD00272

[0352] 在此,e是元电荷,N是沟道内的单位面积的平均缺陷密度,ε是半导体的介电常数, η是沟道的单位面积的载流子密度,CQX是单位面积的栅极绝缘膜电容,Vgs是栅电压,t是沟 道厚度。另外,当半导体层的厚度为30nm以下时,沟道厚度可以与半导体层的厚度相同。

[0353] 线性区域中的漏电流Ids由算式5表示。

[0354] 算式 5

Figure CN103124805BD00273

[0356] 在此,L是沟道长度,W是沟道宽度,这里L与W都为ΙΟμπι。此外,Vds是漏电压。

[0357] 算式6表示对算式5的两边取对数时的算式。

[0358] 算式 6

Figure CN103124805BD00274

[0360]由于算式6的右边为Vgs的函数,因此根据以ln(Ids/Vgs)为纵轴并以l/V gA横轴绘 制实际测量值得到的图表的直线的斜率可以求出缺陷密度N。即,可以根据晶体管的Vgs-Ids 特性求出半导体中的缺陷密度N。

[0361]半导体中的缺陷密度N取决于半导体成膜时的衬底加热温度。当作为半导体采用 使用In、Sn及Zn的比率为In: Sn: Zn = 1:1:1 [原子数比]的In-Sn-Zn-Ο派射革E材成膜的氧化 物半导体时,氧化物半导体中的缺陷密度N为1 X 1012/cm2左右。

[0362] 当根据上述氧化物半导体中的缺陷密度N利用算式3及算式4进行计算时,本来的 晶体管的场效应迀移率μ〇为120cm2/Vs。由此可知,氧化物半导体中及氧化物半导体与与其 接触的栅极绝缘膜的界面没有缺陷,即理想的晶体管的场效应迀移率μ〇为120cm 2/Vs。但是, 缺陷多的氧化物半导体的晶体管的场效应迀移率μ为30cm2/Vs左右。

[0363] 另外,即使半导体内部没有缺陷,晶体管的传输特性也受沟道和栅极绝缘膜之间 的界面散射的影响。由算式7表示距栅沟道和栅极绝缘膜之间的界面X远的位置上的场效应 迀移率μι。

[0364] 算式 7

Figure CN103124805BD00281

[0366] 这里,D是因栅电极产生的电场强度,Β是常数,1是因界面散射的不利影响而产生 的深度。Β及1可以通过实测晶体管的电特性而求出,根据上述使用氧化物半导体的晶体管 的电特性的实测可以求出B = 4.75X 107cm/s、l = 10nm。可知当D增加,即Vgs变高时,算式7的 第2项也增加,所以场效应迀移率yi降低。

[0367] 图27示出氧化物半导体中及氧化物半导体与与其接触的栅极绝缘膜的界面没有 缺陷,即理想的晶体管的场效应迀移率μ2的计算结果。另外,计算使用Synopsys公司制造的 Sentaurus Device,并且将氧化物半导体的带隙设定为2.8eV、电子亲和力设定为4.7eV、相 对介电常数设定为15、厚度设定为15nm。并且,将栅极的功函数设定为5.5eV,将源极及漏极 的功函数设定为4.6eV。另外,将栅极绝缘膜的厚度设定为100nm,并将相对介电常数设定为 4.1。另外,将沟道长度及沟道宽度分别设定为ΙΟμπι,并将Vd s设定为0.1 V。

[0368] 根据图27可知:在Vgs为IV左右,场效应迀移率μ2具有100cm 2/Vs以上的峰值,但是 当Vgs变高时,界面散射的影响变大而效应迀移率叱降低。

[0369]图28A至图30C示出当对该理想的晶体管进行微型化时的计算结果。另外,计算假 定使用图15A至15C所示的结构的晶体管。

[0370] 这里,将低电阻区域506b的电阻率设定为2Χ10-3Ω cm、栅电极504的宽度设定为 33nm、侧壁绝缘膜524的宽度设定为5nm、沟道宽度设定为40nm。另外,虽然为了方便起见,将 沟道区记载为高电阻区域506a,但是,这里假定沟道区为本征半导体。

[0371 ] 计算使用Synopsys公司制造的Sentaurus Device。图28A至28C示出图15B所示的 结构的晶体管的Ids(实线)及场效应迀移率μ(虚线)的Vgs依赖性。另外,Ids在是将Vds为IV的 情况下计算的,场效应迀移率μ是在Vds为0.1 V的情况下计算的。这里,图28A示出栅极绝缘膜 的厚度为15nm的情况,图28B示出厚度为10nm的情况,图28C示出厚度为5nm的情况。

[0372] 图28A至28C示出:随着栅极绝缘膜变薄,断开状态(这里指Vgs为-3V至0V的范围)的 漏电流Ids降低,而场效应迀移率μ的峰值和导通状态(这里指V gs为0V至3V的范围)的漏电流 Ids没有明显的变化。由图28A至28C可知Vgs为IV左右时Ids超过作为半导体装置的存储器等 所需要的1〇μΑ。

[0373] 类似地对图15C所示的晶体管进行计算。图15C所示的晶体管与图15Β所示的晶体 管的不同之处在于其具有包括高电阻区域507a及低电阻区域507b的氧化物半导体膜507。 具体地,图15C所示的晶体管的氧化物半导体膜507的与侧壁绝缘膜524重叠的区域属于高 电阻区域507a。即,该晶体管的偏置区(offset region)的宽度为侧壁绝缘膜524的宽度。另 外,偏置区的宽度也称为偏置长(offset length)(L〇ff)(参照图15A)。另外,为了方便起见 将Uff的左右设定为相同宽度。

[0374] 图29A至29C示出图15C所示的晶体管的Uf f为5nm时的漏电流Ids (实线)及场效应迀 移率μ(虚线)的Vgs依赖性。另外,Ids是在将Vds为IV的情况下计算的,场效应迀移率μ是在Vds 为〇. IV的情况下计算的。这里,图29A示出栅极绝缘膜的厚度为15nm的情况,图29B示出厚度 为l〇nm的情况,图29C示出厚度为5nm的情况。

[0375] 另外,图30A至30C示出根据图15C所示的晶体管的结构的Uf f为15nm时的晶体管的 漏电流Ids(实线)及场效应迀移率μ(虚线)的Vgs依赖性。另外,Ids是在将Vds为IV的情况下计 算的,场效应迀移率μ是在Vds为0.1 V的情况下计算的。这里,图30A示出栅极绝缘膜的厚度为 15nm的情况,图30B示出厚度为10nm的情况,图30C示出厚度为5nm的情况。

[0376]根据图29A至图30C所示的计算结果可知:其与图28A至28C同样都是随着栅极绝缘 膜变薄,断开状态(这里指Vgs为-3V至0V的范围)的漏电流Ids降低,而场效应迀移率μ的峰值 和导通状态(这里指V gs为0V至3V的范围)的漏电流Ids没有明显的变化。

[0377] 另外,场效应迀移率μ的峰值在图28A至28C中为80cm2/Vs左右,但是在图29A至29C 中为60cm2/Vs左右,而在图30A至30C中为40cm2/Vs左右,由此可知场效应迀移率μ的峰值随 着U ff的增加而降低。此外,断开状态的Ids也具有同样的倾向。另一方面,导通状态的Ids随 着偏置长Uff的增加而减少,但是与断开状态的I ds的降低相比平缓得多。另外,由各计算结 果可知Vgs为IV左右时Ids超过作为半导体装置的存储器等所需要的10μΑ。

[0378] 接着,对使用氧化物半导体的晶体管的电特性进行说明。

[0379]图31Α和31Β是不出制造的晶体管(样品1及样品2)的结构的俯视图及截面图。图 31Α是晶体管的俯视图。另外,图31Β是对应于图31Α的点划线Α-Β的截面图。

[0380]图31B所示的晶体管包括:衬底700;设置在衬底700上的基底绝缘膜702;设置在基 底绝缘膜702上的氧化物半导体膜706;接触于氧化物半导体膜706的一对电极716;设置在 氧化物半导体膜706及一对电极716上的栅极绝缘膜712;以隔着栅极绝缘膜712与氧化物半 导体膜706重叠的方式设置的栅电极704;以覆盖栅极绝缘膜712及栅电极704的方式设置的 层间绝缘膜718;通过设置在层间绝缘膜718中的开口部与一对电极716连接的布线722;以 覆盖层间绝缘膜718及布线722的方式设置的保护绝缘膜728。

[0381]衬底700使用玻璃衬底,基底绝缘膜702使用氧化硅膜,氧化物半导体膜706使用 In-Sn-Zn-Ο膜,一对电极716使用钨膜,栅极绝缘膜712使用氧化硅膜,栅电极704使用氮化 钽膜与钨膜的叠层结构,层间绝缘膜718使用氧氮化硅膜与聚酰亚胺膜的叠层结构,布线 722使用以钛膜、铝膜、钛膜顺序形成的叠层结构,保护绝缘膜728使用聚酰亚胺膜。

[0382] 另外,在图31A所示的结构的晶体管中,将栅电极704与一对电极716重叠的部分的 宽度称为Lov。类似地,将一对电极716的不与氧化物半导体膜706重叠的部分的宽度称为 dff〇

[0383] 以下对图31B所示的结构的晶体管(样品1及样品2)的制造方法进行说明。

[0384]首先,在氩气氛下对衬底700的表面进行等离子体处理。利用溅射装置对衬底700 一侧施加200W(RH的偏压功率进行3分钟等离子体处理。

[0385]接着,在保持真空状态的情况下,形成300nm厚的作为基底绝缘膜702的氧化硅膜。 [0386]在氧气氛下利用溅射装置以1500W(RF)功率形成氧化硅膜。溅射靶材使用石英溅 射靶材。另外,将成膜时的衬底加热温度设定为l〇〇°C。

[0387] 接着,对基底绝缘膜702的上表面进行CMP处理,以使其表面达到Ra = 0.2nm程度来 对其进行平坦化。

[0388]接着,形成15nm厚的作为氧化物半导体膜的In-Sn-Zn-Ο膜。

[0389] In-Sn-Zn-Ο膜利用溅射装置在氩:氧=2:3 [体积比]的混合气氛下以100W(DC)功 率形成。溅射靶材使用In: Sn: Zn = 1:1:1 [原子数比]的In-Sn-Zn-Ο溅射靶材。另外,成膜时 的衬底加热温度为200 °C。

[0390] 接着,在650°C的温度下仅对样品2进行加热处理。作为加热处理,首先在氮气氛下 进行一个小时的加热处理,然后在保持温度的情况下,再在氧气氛下进行一个小时的加热 处理。

[0391 ]接着,通过光刻工序加工氧化物半导体膜来形成氧化物半导体膜706。

[0392]接着,形成50nm厚的钨膜。

[0393]钨膜利用溅射装置在氩气氛下以1000W(DC)功率形成。另外,成膜时的衬底加热温 度为200°C。

[0394] 接着,通过光刻工序对钨膜进行加工由此形成一对电极716。

[0395] 接着,形成作为栅极绝缘膜712的100nm厚的氧化硅膜。另外,氧化硅膜的相对介电 常数为3.8。

[0396]使用与基底绝缘膜702类似的方法形成作为栅极绝缘膜712的氧化硅膜。

[0397] 接着,依次形成15nm厚的氮化钽膜和135nm厚的钨膜。

[0398] 氮化钽膜利用溅射装置在氩:氮= 5:1的混合气氛下以1000W(DC)功率形成。另外, 成膜时不对衬底进行加热。

[0399]钨膜利用溅射装置在氩气氛下以4000W(DC)功率形成。另外,成膜时的衬底加热温 度为200°C。

[0400]接着,通过光刻工序对氮化钽膜及钨膜进行加工来形成栅电极704。

[04011接着,形成300nm厚的成为层间绝缘膜718的氧氮化硅膜。

[0402]成为层间绝缘膜718的氧氮化硅膜利用PCVD装置在甲硅烷:一氧化二氮=1:200的 混合气氛下以35W(RH功率形成。另外,成膜时的衬底加热温度为325°C。

[0403]接着,通过光刻工序对成为层间绝缘膜718的氧氮化硅膜进行加工。

[0404]接着,形成1500nm厚的成为层间绝缘膜718的感光性聚酰亚胺。

[0405]接着,使用在对成为层间绝缘膜718的氧氮化硅膜的光刻工序中使用的光掩模对 成为层间绝缘膜718的感光性聚酰亚胺进行曝光,然后进行显影,并通过进行使感光性聚酰 亚胺膜固化的加热处理形成包括氧氮化硅膜和感光性聚酰亚胺膜的层间绝缘膜718。加热 处理在氮气氛下以300 °C的温度进行。

[0406]接着,依次形成50nm厚的钛膜、100nm厚的铝膜及5nm厚的钛膜。

[0407]两层钛膜都利用溅射装置在氩气氛下以1000W(DC)功率形成。另外,成膜时不对衬 底进行加热。

[0408]铝膜利用溅射装置在氩气氛下以1000W(DC)功率形成。另外,成膜时不对衬底进行 加热。

[0409] 接着,通过光刻工序对钛膜、铝膜及钛膜进行加工形成布线722。

[0410] 接着,形成1500nm厚的作为保护绝缘膜728的感光性聚酰亚胺膜。

[0411] 接着,使用在布线722的光刻工序中使用的光掩模对感光性聚酰亚胺膜进行曝光, 然后进行显影,由此在保护绝缘膜728中形成露出布线722的开口部。

[0412] 接着,进行使感光性聚酰亚胺膜固化的加热处理。作为加热处理,使用与对层间绝 缘膜718所使用的感光性聚酰亚胺膜进行的加热处理同样的方法进行。

[0413] 通过上述工序制造图31B所示的结构的晶体管。

[0414]接着,对图31B所示的结构的晶体管的电特性进行评价。

[0415] 测量图31B所示的结构的晶体管的Vgs-1 ds特性,图3 2A示出样品1的结果,图3 2B示 出样品2的结果。另外,测量所使用的晶体管的沟道长度L为3μηι、沟道宽度W为1 Ομπι、Lo v的一 侧为3μηι (总计6μηι)、dw的一侧为3μηι (总计6μηι)。另外,Vds为10 V。

[0416] 另外,通过比较样品1与样品2可知:通过在形成氧化物半导体膜之后进行加热处 理,晶体管的场效应迀移率变高。发明人等认为这是由于通过加热处理氧化物半导体膜中 的杂质浓度得到降低的缘故。因此可知:通过在形成氧化物半导体膜之后进行加热处理,氧 化物半导体膜中的杂质浓度降低,可以使晶体管的场效应迀移率接近理想的场效应迀移 率。

[0417] 如此,通过在形成氧化物半导体膜之后进行加热处理,氧化物半导体膜中的杂质 浓度降低,由此可以提高晶体管的场效应迀移率。

[0418] 接着,对样品1及样品2进行BT测试。以下对BT测试进行说明。

[0419]首先,在衬底加热温度为25°C且Vds为10V的条件下进行晶体管的¥^1扣特性的测 量。另外,Vds表示漏电压(漏极与源极的电位差)。接着,将衬底加热温度设定为150°C并将 Vds设定为0.1 V。然后,以使施加到栅极绝缘膜的电场强度成为2MV/cm的方式将Vgs设定为 20V,并保持该状态一个小时。接着,将V gs设定为0V。接着,在衬底加热温度为25°C且Vds为 10V的条件下进行晶体管测量。将该测试称为正BT测试。

[0420] 类似地,首先在衬底加热温度为25°C且Vds为10V的条件下进行晶体管的¥@-1<^特 性的测量。接着,将衬底加热温度设定为150°C并将Vds设定为0.1 V。然后,以使施加到栅极绝 缘膜的电场强度成为-2MV/cm的方式将Vgs设定为-20V,并保持该状态一个小时。接着,将V gs 设定为0V。接着,在衬底加热温度为25°C且Vds为10V的条件下进行晶体管的¥@-1<^测量。将 该测试称为负BT测试。

[0421] 图33A示出样品1的正BT测试的结果,图33B示出负BT测试的结果。另外,图34A示出 样品2的正BT测试的结果,图34B示出负BT测试的结果。另外,在附图中为了便于观察BT试验 前后的V gs-Ids特性的变动使用箭头标出。

[0422] 样品1的因正BT测试及负BT测试而发生的阈值电压变动分别为1.80V及-0.42V。另 外,样品2的因正BT测试及负BT测试而发生的阈值电压变动分别为0.79V及0.76V。

[0423] 样品1及样品2的BT测试前后的阈值电压变动都小,由此可知其是可靠性高的晶体 管。

[0424] 接着,对样品2的晶体管的衬底加热温度与电特性的关系进行评价。

[0425] 用于测量的晶体管的沟道长度L为3μηι,沟道宽度W为10ym,Lov的一侧为3μηι(总计6 μLΉ),dW为ΟμLΉ。另外,将Vds设定为10V。此外,在衬底加热温度为-40°c、-25°C、25°C、75°C、125 °(:及150°(:下进行测量。

[0426]另外,图35A不出衬底加热温度与阈值电压的关系,而图35B不出衬底加热温度与 场效应迀移率的关系。

[0427] 根据图35A可知衬底加热温度越高阈值电压越低。另外,其范围为_40°C(0.38V)至 15(TC(-1.08V)〇

[0428] 此外,根据图35B可知衬底加热温度越高场效应迀移率越低。另外,其范围为_40°C (37 · 4cm2/Vs )至 150 Γ (33 · 4cm2/Vs )。

[0429] 由此,可知样品2在上述温度范围内电特性变动较小。

[0430] 可知上面所示的晶体管具有高场效应迀移率并且可靠性高。

[0431] 类似地,对能够用于本发明的一个方式的存储元件的晶体管的沟道宽度中每Ιμπι 的断态电流进行评价。

[0432] 与样品2使用同样的方法制造样品。另外,测量所使用晶体管的L为3ym、W为10cm、 Lov 为 2ym、dw 为 Ομπι。

[0433] 图36示出晶体管的断态电流与测量时的衬底加热温度(绝对温度)的倒数的关系。 在此,为了方便起见,横轴表示测量时的衬底加热温度的倒数乘以1000而得到的数值 (1000/Τ)〇

[0434] 下面对晶体管的断态电流的测量方法进行简单的说明。这里为了方便起见将成为 测量对象的晶体管称为第一晶体管。

[0435] 第一晶体管的漏极与浮动栅极FG连接,浮动栅极FG与第二晶体管的栅极连接。

[0436] 首先,使第一晶体管处于断开状态,接着,对浮动栅极FG施加电荷。另外,第二晶体 管被施加有固定的漏电压。

[0437] 此时,浮动栅极FG的电荷通过第一晶体管渐渐泄漏。当浮动栅极FG的电荷脱离时, 第二晶体管的源极电位发生变化。可以根据该源极电位随时间的变化量估计从第一晶体管 泄漏的电荷量,由此测量断态电流。

[0438] 根据图36可知,所制造的晶体管在测量时的衬底加热温度为85°C时的沟道宽度1μ m 中的断态电流为 2Χ 10-21Α/μηι(2ζΑ/μηι)。

[0439] 由此可知所制造的晶体管的断态电流极小。

[0440] 如上所述,通过使用具有c轴平行于氧化物半导体膜上表面的法向矢量的结晶区 域的氧化物半导体膜,可以获得具有高可靠性的晶体管。

[0441 ]此外,可以获得电特性优良的晶体管。

[0442] 本实施方式可以与其他实施方式所记载的结构适当地组合而实施。

[0443] 实施方式4

[0444] 在本实施方式中,说明使用实施方式3所示的晶体管来制造的液晶显示装置。注 意,虽然在本实施方式中说明将根据本发明的一个方式的晶体管用于液晶显示装置的实 例,但是不局限于此。例如,所属技术领域的技术人员可以很容易想到将根据本发明的一个 方式的晶体管用于EL(Electroluminescence:电致发光)显不装置。

[0445] 图17示出主动矩阵驱动方式的液晶显示装置的电路图。液晶显示装置具有源极线 SL_1至源极线SL_a、栅极线GLj至栅极线GL_b以及多个像素2200。像素2200具有晶体管 2230、电容器2220以及液晶元件2210。液晶显示装置的像素部包含配置为矩阵的这种像素 2200。注意,当仅表示源极线或者栅极线时,描述为源极线SL或者栅极线GL。

[0446] 作为晶体管2230,可以使用实施方式3所示的晶体管。通过使用根据本发明的一个 方式的晶体管,可以获得显示质量高且可靠性高的显示装置。

[0447] 栅极线GL与晶体管2230的栅极连接,源极线SL与晶体管2230的源极连接,并且晶 体管2230的漏极分别与电容器2220的一方的电容电极及液晶元件2210的一方的像素电极 连接。电容器2220的另一方的电容电极及液晶元件2210的另一方的像素电极与公共电极连 接。另外,公共电极可以使用与栅极线GL同一个层和同一材料形成。

[0448]另外,栅极线GL与栅极驱动电路连接。栅极驱动电路可以包含实施方式3所示的晶 体管。

[0449] 另外,源极线SL与源极驱动电路连接。源极驱动电路可以包含实施方式3所示的晶 体管。

[0450] 另外,栅极驱动电路和源极驱动电路中的一方或双方可以在另行形成的衬底上形 成,并且利用⑶G(Chip On Glass:玻璃覆晶封装)法、引线接合法、TAB(Tape Automated Bond i ng:带式自动接合)法等的方法连接。

[0451] 此外,由于晶体管容易因静电等而损坏,所以优选设置保护电路。保护电路优选使 用非线性元件构成。

[0452] 当对栅极线GL施加晶体管2230的阈值电压以上的电位时,从源极线SL供应的电荷 成为晶体管2230的漏电流并作为电荷储存在电容器2220中。在对一个行进行充电之后,该 行中的晶体管2230都成为断开状态而不被施加来自源极线SL的电压,但是通过储存在电容 器2220中的电荷可以维持所需要的电压。然后,对下一行的电容器2220进行充电。如此,进 行1行至b行的充电。

[0453]由于晶体管2230是断态电流小的晶体管,所以保持在电容器2220中的电荷不容易 失去,并可以减小电容器2220的电容,所以可以降低充电所需要的耗电量。

[0454]如上所述,通过使用根据本发明的一个方式的晶体管,可以获得显示质量高且可 靠性尚的液晶显不装置。

[0455] 本实施方式可以与其他实施方式适当地组合而实施。

[0456] 实施方式5

[0457] 在本实施方式中,对使用实施方式3所示的晶体管制造为半导体装置的存储器的 实例进行说明。

[0458] 作为易失性存储器的典型实例,可以举出通过选择构成存储元件的晶体管对电容 器储存电荷来储存信息的DRAM(Dynamic Random Access Memory:动态随机存取存储器)、 使用触发器等电路保持存储内容的SRAM(Static Random Access Memory:静态随机存取存 储器)。

[0459] 可以将实施方式3所示的晶体管用于包含在存储器中的晶体管的一部分。

[0460] 例如,参照图18A至18C对使用实施方式3所示的晶体管的存储元件的实例进行说 明。

[0461 ]图18A示出为存储元件的存储单元的截面图。晶体管3340包括:衬底3100;设置在 衬底3100上的基底绝缘膜3102;设置在基底绝缘膜3102周围的保护膜3120;设置在基底绝 缘膜3102及保护膜3120上的包括高电阻区域3106a及低电阻区域3106b的氧化物半导体膜 3106;设置在氧化物半导体膜3106上的栅极绝缘膜3112;以隔着栅极绝缘膜3112与氧化物 半导体膜3106重叠的方式设置的栅电极3104;接触于栅电极3104的侧面的侧壁绝缘膜 3124;至少接触于氧化物半导体膜3106的一对电极3116。

[0462] 这里,衬底3100、基底绝缘膜3102、保护膜3120、氧化物半导体膜3106、栅极绝缘膜 3112、栅电极3104、侧壁绝缘膜3124及一对电极3116可以分别使用与衬底100、基底绝缘膜 502、保护膜520、氧化物半导体膜506、栅极绝缘膜512、栅电极504、侧壁绝缘膜524及一对电 极516类似的方法及类似的材料形成。

[0463] 另外,晶体管3340包括覆盖晶体管3340而设置的层间绝缘膜3328及设置在层间绝 缘膜3328上的电极3326。包括一对电极3116中的一方、层间绝缘膜3328及电极3326的电容 器3330。另外,虽然在附图中示出平行平板型电容器,但是为了增大容量也可以使用叠层型 或沟槽型的电容器。层间绝缘膜3328可以选择与保护绝缘膜518类似的材料形成。另外,电 极3326可以选择与一对电极516类似的材料形成。

[0464] 并且,晶体管3340包括:覆盖层间绝缘膜3328和电极3326而设置的层间绝缘膜 3118;以及通过设置在层间绝缘膜3118及层间绝缘膜3328中的开口部与一对电极3116中的 另一方连接的布线3122。另外,虽然未图示,但是还可以包括以覆盖层间绝缘膜3118及布线 3122的方式设置的保护膜。通过设置该保护膜,可以降低由于层间绝缘膜3118的表面传导 而产生的微小泄漏电流,而可以降低晶体管的断态电流。布线3122可以使用与布线522类似 的方法及材料形成。

[0465] 图18B是对应于图18A所示的存储单元的电路图。存储单元具有位线BL、字线WL、放 大器SAmp、晶体管Tr及电容器C。另外,晶体管Tr相当于晶体管3340,电容器C相当于电容器 3330〇

[0466]已知电容器所保持的电位根据晶体管Tr的断态电流如图18C所示那样随着时间逐 渐地降低。当初从Vo充电至Vi的电位随着时间的推移降低到读出datal的极限的VA。将该期 间称为保持期间1'_1。即,当使用2级存储单元(two-level memory cell)时,需要在保持期 间1'_1中进行刷新工作。

[0467] 这里,通过使用晶体管3340作为晶体管Tr,由于可以使晶体管Tr断态电流极小,所 以可以延长保持期间T_l。即,由于可以加长刷新工作的间隔,由此可以降低存储单元的耗 电量。另外,由于晶体管Tr的可靠性高,由此可以获得可靠性高的存储单元。

[0468] 如实施方式3所示,当使用断态电流为1 X 10_18A以下、1 X 10_21A以下或1 X 10_24A以 下的晶体管构成存储单元时,可以使刷新工作的间隔为数十秒至数十年。

[0469] 如上所述,利用根据本发明的一个方式的晶体管可以获得可靠性高且耗电量小的 存储元件。

[0470] 接着,参照图19A至19C对使用实施方式3所示的晶体管的存储元件的其它的实例 进行说明。

[0471 ]图19A示出为存储元件的存储单元的截面图。晶体管3350包括:衬底3100;设置在 衬底3100上的基底绝缘膜3382;设置在基底绝缘膜3382上的包括第一电阻区域3384a、第二 电阻区域3384b及第三电阻区域3384c的半导体膜3384;设置在半导体膜3384上的栅极绝缘 膜3386;以隔着栅极绝缘膜3386重叠于第一电阻区域3384a的方式设置的栅电极3392;接触 于栅电极3392的侧面的侧壁绝缘膜3394。在半导体膜3384中,按电阻从大到小排列依次为 第一电阻区域3384a、第二电阻区域3384b、第三电阻区域3384c。另外,在第一电阻区域 3384a中,当栅电极3392被施加晶体管3350的阈值电压以上的电压时形成有沟道。虽然没有 图示,也可以设置与第三电阻区域3384c接触的一对电极。

[0472]作为晶体管3350,既可以采用使用氧化物半导体膜以外的半导体膜,例如,多晶硅 膜、单晶硅膜、多晶锗膜、单晶锗膜等的包括第14族元素的半导体膜的晶体管,也可以采用 使用实施方式3所示的氧化物半导体膜的晶体管。

[0473]另外,以接触于晶体管3350的方式设置有层间绝缘膜3396。另外,由于层间绝缘膜 3396还是晶体管3340的形成面,因此尽量使层间绝缘膜3396的上表面平坦。具体地,优选层 间绝缘膜3396的上表面的Ra为lnm以下,更优选为0.3nm以下,进一步优选为0· lnm以下。 [0474]层间绝缘膜3396可以采用单层或叠层,优选接触于氧化物半导体膜3106的层为通 过加热处理释放氧的绝缘膜。

[0475] 层间绝缘膜3396上设置有晶体管3340。晶体管3340所具有的一对电极3116中的一 方与晶体管3350所具有的栅电极3392连接。另外,电容器3330包含电极3326以及晶体管 3340所具有的一对电极3116中的一方和层间绝缘膜3328。另外,虽然附图中示出平行平板 型的电容器,但是为了增大容量也可以使用叠层型或沟槽型的电容器。

[0476] 图19B是对应于图19A所示的存储单元的电路图。存储单元具有:晶体管Tr_l;与晶 体管Tr_l的栅极连接的栅极线GL_1;与晶体管Tr_l的源极连接的源极线SL_1;晶体管Tr_2; 与晶体管Tr_2的源极连接的源极线SL_2;与晶体管Tr_2的漏极连接的漏极线DL_2;电容器 C;与电容器C的一端连接的电容线CL;以及与电容器C的另一端、晶体管Tr_l的漏极及晶体 管Tr_2的栅极连接的浮动栅极FG。另外,晶体管Tr_l相当于晶体管3340,晶体管Tr_2相当于 晶体管3350,电容器C相当于电容器3330。

[0477] 另外,上述存储元件利用根据浮动栅极FG的电位的电位晶体管Tr_2的表观阈值 (apparent threshold value)的变化。例如,图19C是说明电容布线CL的电位Va与流过晶体 管Tr_2的漏极电流Ids_2的关系的图。

[0478] 这里,浮动栅极FG可以通过晶体管Tr_l调整电位。例如,将源极线SL_1的电位设定 为VDD。此时,通过将栅极线GL_1的电位设定为大于或等于Tr_l的阈值电压V th加 VDD所得的 电位,可以将浮动栅极FG的电位设定为高(HIGH)。另外,通过将栅极线GLj的电位设定为 Tr_l的阈值电位Vth以下,可以将浮动栅极FG的电位设定为低(LOW)。

[0479] 由此,可以得到FG =低时所示的Va-Ids_2曲线或FG =高时所示的Va-Ids_2曲线。 艮P,FG =低时,Va = 0V时漏极电流Ids_2较小,所以成为数据0;而在FG =高时,Va = 0V时漏极 电流Ids_2较大,所以成为数据1。如此,可以存储数据。

[0480]这里,通过使用晶体管3340作为晶体管Tr_l,可以使该晶体管Tr_l的断态电流极 小,由此可以抑制储存于图19B所示的浮动栅极FG的电荷无意地通过晶体管Tr_l泄漏。因此 可以长期保持数据。另外,由于晶体管Tr_l的场效应迀移率高,由此可以使存储元件高速工 作。

[0481] 如上所述,通过将根据本发明的一个方式的晶体管用于存储元件的至少一部分, 可以获得可靠性高、耗电量小且能够高速工作的半导体装置。

[0482] 本实施方式可以与其他的实施方式组合使用。

[0483] 实施方式6

[0484] 可以将实施方式3所示的晶体管及实施方式5所示的半导体装置至少用于CPU的一 部分来形成CPU(Central Processing Unit:中央处理器)。

[0485] 图20A是示出CPU的具体结构的框图。图20A所示的CPU在衬底1190上包括:算术逻 辑单元(ALU:Arithmetic logic unit)1191 ;ALU控制器1192;指令解码器1193;中断控制器 1194;时序控制器1195;寄存器1196;寄存器控制器1197;总线接口(总线I/FH198;可改写 的R0M1199;以及ROM接口(ROM I/FH189。作为衬底1190,使用半导体衬底、SOI衬底及玻璃 衬底等。R0M1199和ROM接口 1189可以设置在另一芯片上。当然,图20A所示的CPU只是将其结 构简化而示出的一个实例,并且实际上的CPU根据其用途具有多种结构。

[0486] 通过总线接口 1198输入到CPU的指令输入到指令解码器1193且被进行解码之后, 输入到ALU控制器1192、中断控制器1194、寄存器控制器1197和时序控制器1195。

[0487] 根据被解码的指令,ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控 制器1195进行各种控制。具体地说,ALU控制器1192产生用来控制ALU1191的工作的信号。另 外,当CHJ在执行程序时,中断控制器1194根据其优先度或屏蔽状态而判断来自外部的输 入/输出装置或外围电路的中断要求,且处理该要求。寄存器控制器1197产生寄存器1196的 地址,并根据CPU的状态进行从寄存器1196的读出或对寄存器1196的写入。

[0488] 另外,时序控制器1195产生控制ALU1191、ALU控制器1192、指令解码器1193、中断 控制器1194以及寄存器控制器1197的工作时序的信号。例如,时序控制器1195具备根据基 准时钟信号CLK1产生内部时钟信号CLK2的内部时钟产生部,将时钟信号CLK2供应到上述各 种电路。

[0489] 在图20A所示的CPU中,在寄存器1196中设置有实施方式5的半导体装置。

[0490] 在图20A所示的CPU中,寄存器控制器1197根据来自ALU1191的指示,进行寄存器 1196中的保持工作的选择。也就是说,在寄存器1196所具有的半导体装置中,选择利用相转 换元件进行数据的保持还是利用电容器进行数据的保持。当利用相转换元件进行数据的保 持时,进行对寄存器1196中的半导体装置的电源电压的供应。当利用电容器进行数据保持 时,进行对电容器的数据改写,而可以停止对寄存器1196内的半导体装置的电源电压的供 应。

[0491]如图20B或图20C所示那样,通过在半导体装置群与被供应有电源电位VDD或电源 电位VSS的节点之间设置开关元件,可以停止电源电压的提供。以下说明图20B及图20C的电 路。

[0492]在图20B及图20C中示出存储电路的结构的一个实例,其中控制对半导体装置的电 源电位的供应的开关元件包括将氧化物半导体用作活性层的晶体管。

[0493]图20B所示的存储器装置包括开关元件1141以及具有多个半导体装置1142的半导 体装置群1143。具体地说,各半导体装置1142可以使用实施方式5所示的半导体装置。通过 开关元件1141,高电平的电源电位VDD供应到半导体装置群1143所具有的各半导体装置 1142。并且,信号IN的电位和低电平的电源电位VSS的电位供应到半导体装置群1143所具有 的各半导体装置1142。

[0494]在图20B中,作为开关元件1141可以使用实施方式3所示的晶体管。该晶体管的开 关受控于供应到其栅电极的信号SigA。

[0495]此外,在图20B中,示出开关元件1141只有一个晶体管的结构,但是不局限于此,也 可以具有多个晶体管。当开关元件1141具有多个用作开关元件的晶体管时,既可以将上述 多个晶体管并联,又可以将上述多个晶体管串联,还可以组合并联和串联。

[0496]另外,图20C示出存储装置的一个实例,其中通过开关元件1141低电平的电源电位 VSS供应到半导体装置群1143所具有的各半导体装置1142。通过开关元件1141可以控制对 半导体装置群1143所具有的各半导体装置1142的低电平的电源电位VSS的供应。

[0497] 在半导体装置群与被施加电源电位VDD或电源电位VSS的节点之间设置开关元件, 当暂时停止CPU的工作,停止电源电压的供应时也可以保持数据,且可以降低耗电量。具体 地说,例如,在个人计算机的使用者停止对键盘等输入装置输入信息的期间中也可以停止 CPU的工作,由此可以降低耗电量。

[0498] 另外,通过使用实施方式3所示的晶体管及实施方式5所示的半导体装置,可以获 得低耗电量的能够高速工作的CPU。

[0499] 在此,以CPU为例进行了说明,但是也可以应用于DSP(Digital Signal Processor:数字信号处理器)、定制LSI、FPGA(Field Programmable Gate Array:现场可编 程门阵列)等的LSI。

[0500] 本实施方式可以与其他的实施方式组合使用。

[0501 ]实施方式7

[0502]在本实施方式中对可以使用实施方式3至实施方式6所示的半导体装置的电子设 备的实例进行说明。

[0503]图21A是便携式信息终端。该便携式信息终端具有框体4300、按钮4301、麦克风 4302、显示部4303、扬声器4304以及照相机4305,并可以具有作为便携式电话机的功能。 [0504] 图21B是显示器。该显示器具有框体4310以及显示部4311。

[0505]图21C是数字静态照相机。该数字静态照相机具有框体4320、按钮4321、麦克风 4322以及显示部4323。

[0506]通过使用根据本发明的一个方式的半导体装置,可以提供质量良好的电子设备。

[0507] 本实施方式可以与其他实施方式适当地组合而实施。

[0508] 实施例1

[0509] 本实施例中使用XRD对氧化物半导体膜的结晶状态进行评价。

[0510] 另外,在本实施例中,所有样品的氧化物半导体膜都使用实施方式1所示的包含具 有c轴平行于氧化物半导体上表面的法向矢量的结晶区域的氧化物半导体的溅射靶材,并 利用实施方式2所示的成膜装置通过溅射法进行成膜。

[0511] 首先,对由于成为基底的膜的平坦性的氧化物半导体膜的结晶性的不同进行评 价。下面示出样品的制造方法。

[0512] 作为样品4,在硅片上利用溅射法形成300nm厚的氧化硅膜。氧化硅膜的上表面的 Ra为0·9nm〇

[0513] 作为样品5,在硅片上利用溅射法形成300nm厚的氧化硅膜,并利用CMP处理对上表 面进行平坦化。进行了平坦化处理的氧化硅膜的上表面的Ra为0.2nm。

[0514]作为样品6,在娃片上形成300nm厚的热氧化膜。热氧化膜的上表面的Ra为0.2nm〇 [0515]接着,在样品4至样品6上利用溅射法形成100nm厚的In-Ga-Zn-Ο化合物膜。另外, 使用In: Ga: Zn= 1:1:1 [原子数比]的In-Ga-Zn-Ο化合物溅射靶材,在功率为0.5kW(DC)、氧 气体为45sCCm、压力为0.4Pa、衬底加热温度为250°C的条件下进行成膜。

[0516] 图37是示出样品4至样品6的XRD光谱的图。XRD使用Bruker AXS公司制造的X线衍 射装置D8 ADVANCE并利用Out-of-Plane法进行测量。

[0517] 根据图37可知:与样品4相比,样品5及样品6的2Θ = 30°附近的表示结晶性的峰强 度大。即,成为基底的膜的平坦性高,由此可知形成的氧化物半导体膜的结晶性高。

[0518] 接着,对由于成膜时的衬底加热温度的氧化物半导体膜的结晶性的不同进行评 价。下面示出样品的制造方法。

[0519]各样品通过在玻璃衬底上利用派射法形成200nm厚的In-Ga-Zn-Ο化合物膜而形 成。另外,使用In:Ga: Zn=l: 1:1 [原子数比]的In-Ga-Zn-Ο化合物溅射靶材,并在功率为5kW (0〇,氩气体为508〇〇11及氧气体为508(^111,压力为0.6?&,衬底加热温度为室温(样品7)、120 °C(样品8)、150°C(样品9)及170°C(样品10)的条件下进行成膜。

[0520] 图38是示出样品7至样品10的XRD光谱的图。XRD使用Bruker AXS公司制造的X线衍 射装置D8 ADVANCE并利用Out-of-Plane法进行测量。

[0521]根据图38可知:在2Θ = 30°附近的表示结晶性的峰强度按由大到小的顺序排列依 次为样品10、样品9、样品8、样品7。即,成膜时的衬底加热温度高,由此可知形成的氧化物半 导体膜的结晶性高。

[0522]接着,对由于成膜时的氧气体的比例的氧化物半导体膜的结晶性的不同进行评 价。下面示出样品的制造方法。

[0523]各样品通过在玻璃衬底上利用派射法形成200nm厚的In-Ga-Zn-Ο化合物膜而形 成。另外,使用In: Ga: Zn = 1:1:1 [原子数比]的In-Ga-Zn-Ο化合物溅射靶材,并在功率为5kW (DC),氧气体比例(氧气体流量除以氧气体流量及氩气体流量的总合)为10 % (样品11)、 20% (样品12)、30% (样品13)、50% (样品14)、70% (样品15)、100% (只使用氧、样品16),压 力为0.6Pa,衬底加热温度为170°C的条件下形成。

[0524] 图39是示出样品11至样品16的XRD光谱的图XRD使用Bruker AXS公司制造的X线 衍射装置D8 ADVANCE并利用Out-of-Plane法进行测量

[0525] 根据图39可知:按样品16、样品15、样品14、样品13、样品12、样品11的顺序表不结 晶性的峰强度增大。即,成膜时的氧气体的比例高,由此可知形成的氧化物半导体膜的结晶 性高。

[0526] 通过本实施例可知:成为基底的膜的平坦性越高、成膜时的衬底加热温度越高、成 膜时的氧气体的比例越高,形成的氧化物半导体膜的结晶性越高。

[0527] 符号说明

[0528] 10成膜室

[0529] 10a成膜室

[0530] 10b成膜室

[0531] 10c成膜室

[0532] 11衬底供应室

[0533] 12装载闭锁室

[0534] 12a装载闭锁室

[0535] 12b装载闭锁室

[0536] 13传送室

[0537] 14盒式接口

[0538] 15衬底加热室

[0539] 20a成膜室

[0540] 20b成膜室

[0541 ] 22a装载闭锁室

[0542] 22b装载闭锁室

[0543] 25衬底加热室

[0544] 32溅射靶材

[0545] 34靶材架

[0546] 54精制器

[0547] 58a低温栗

[0548] 58b低温栗

[0549] 58c涡轮分子栗

[0550] 58d低温栗

[0551 ] 58e低温栗

[0552] 58f低温栗

[0553] 59真空栗

[0554] 59a真空栗

[0555] 59b真空栗

[0556] 59c真空栗

[0557] 60质量流量控制器

[0558] 62气体加热结构

[0559] 66低温冷阱

[0560] 100 衬底

[0561] 102基底绝缘膜

[0562] 104栅电极

[0563] 106氧化物半导体膜

[0564] 112栅极绝缘膜

[0565] 116 一对电极

[0566] 204栅电极

[0567] 206氧化物半导体膜

[0568] 212栅极绝缘膜

[0569] 216 一对电极

[0570] 304栅电极

[0571] 306氧化物半导体膜

[0572] 312栅极绝缘膜

[0573] 316 一对电极

[0574] 318保护绝缘膜

[0575] 406氧化物半导体膜

[0576] 416 一对电极

[0577] 418保护绝缘膜

[0578] 502基底绝缘膜

[0579] 504栅电极

[0580] 506氧化物半导体膜

[0581 ] 506a高电阻区域

[0582] 506b低电阻区域

[0583] 507氧化物半导体膜

[0584] 507a高电阻区域

[0585] 507b低电阻区域

[0586] 512栅极绝缘膜

[0587] 516 一对电极

[0588] 518保护绝缘膜

[0589] 520保护膜

[0590] 522 布线

[0591] 524侧壁绝缘膜

[0592] 602基底绝缘膜

[0593] 604栅电极

[0594] 606氧化物半导体膜

[0595] 606a高电阻区域

[0596] 606b低电阻区域

[0597] 612栅极绝缘膜

[0598] 616 一对电极

[0599] 618保护绝缘膜

[0600] 622 布线

[0601 ] 700 衬底

[0602] 702基底绝缘膜

[0603] 704栅电极

[0604] 706氧化物半导体膜

[0605] 712栅极绝缘膜

[0606] 716 -对电极

[0607] 718层间绝缘膜

[0608] 722 布线

[0609] 728保护绝缘膜

[0610] 1141开关元件

[0611] 1142半导体装置

[0612] 1143半导体装置群

[0613] 1189 ROM接口

[0614] 1190 衬底

[0615] 1191 ALU

[0616] 1192 ALU控制器

[0617] 1193指令解码器

[0618] 1194中断控制器

[0619] 1195时序控制器

[0620] 1196 寄存器

[0621] 1197寄存器控制器

[0622] 1198 总线接口

[0623] 1199 ROM

[0624] 2200 像素

[0625] 2210液晶元件

[0626] 2220 电容器

[0627] 2230 晶体管

[0628] 3100 衬底

[0629] 3102基底绝缘膜

[0630] 3104 栅电极

[0631] 3106氧化物半导体膜

[0632] 3106a高电阻区域

[0633] 3106b低电阻区域

[0634] 3112栅极绝缘膜

[0635] 3116 -对电极

[0636] 3118层间绝缘膜

[0637] 3120 保护膜

[0638] 3122 布线

[0639] 3124侧壁绝缘膜

[0640] 3326 电极

[0641 ] 3328层间绝缘膜

[0642] 3330 电容器

[0643] 3340 晶体管

[0644 ] 3350 晶体管

[0645] 3382基底绝缘膜

[0646] 3384半导体膜

[0647] 3384a第一电阻区域

[0648] 3384b第二电阻区域

[0649] 3384c第三电阻区域

[0650] 3386栅极绝缘膜

[0651 ] 3392 栅电极

[0652] 3394侧壁绝缘膜

[0653] 3396层间绝缘膜

[0654] 4300 框体

[0655] 4301 按钮

[0656] 4302 麦克风

[0657] 4303 显示部

[0658] 4304 扬声器

[0659] 4305 照相机

[0660] 4310 框体

[0661] 4311 显示部

[0662] 4320 框体

[0663] 4321 按钮

[0664] 4322 麦克风

[0665] 4323 显示部

[0666] 5001 模具

[0667] 5002化合物粉末

[0668] 5012化合物膜

[0669] 5022化合物膜

[0670] 5032板状化合物

[0671] 5042板状化合物

[0672] 5101 模具

[0673] 5102 浆料

[0674] 5112化合物膜

[0675] 5122化合物膜

[0676] 5132板状化合物。

[0677] 本申请基于2011年6月8日向日本专利局提交的日本专利申请第2011-128750号和 2011年12月15日向日本专利局提交的日本专利申请第2011-274954号,通过参考将其整体 引入本文中。

Claims (1)

1. 一种溅射靶材,包括: 氧化物半导体材料,该氧化物半导体材料具有C轴的方向平行于所述氧化物半导体材 料的上表面的法向矢量的结晶性, 其中所述溅射靶材的平行于该溅射靶材的上表面的各个面包括所述C轴的所述方向平 行于所述上表面的法向矢量的结晶区域,并且 其中所述氧化物半导体材料含有In、Ga及Zn。
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