TW274634B - - Google Patents

Download PDF

Info

Publication number
TW274634B
TW274634B TW083105018A TW83105018A TW274634B TW 274634 B TW274634 B TW 274634B TW 083105018 A TW083105018 A TW 083105018A TW 83105018 A TW83105018 A TW 83105018A TW 274634 B TW274634 B TW 274634B
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
channel
crystal
silicon
crystallization
Prior art date
Application number
TW083105018A
Other languages
English (en)
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Application granted granted Critical
Publication of TW274634B publication Critical patent/TW274634B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686Pulsed laser beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Description

A7 B7 274634 五、發明説明(1 ) 發明背景 發明領域 ----------------IT (請先閲讀背面之注意事項再填寫本頁) 本發明相關於具有設置在絕緣基體例如玻璃之上的 TFT(薄膜電晶體)的半導體裝置,及製造半導體裝置 的方法。 相關技術的討論 以具有形成在由玻璃或類似者所製成的絕緣基體上的 tft的半導體而言,已知的有活性液晶顯示裝e,感像 器及類似者,這些使用TFT以驅動像素。 經濟部中央橾準局員工消費合作社印製 薄膜矽半導體通常被使用於這些裝置中的TFT。薄 膜的半導體大致分成非晶矽半導體(a_s i )型式及結 晶矽半導體型式。非晶矽半導體最常被使用,因爲製造溫 度低,可相當容易地以流相方法製造,且有足夠的大量生 產力。但是,非晶矽半導體的物理性質劣於結晶矽半導體 ,例如導電性或類似者,所以有强烈的需求要建立一種方 法用來製造由結晶矽半導體所形成的TFT,以達成在未 來獲得較高速率特性的目的。以結晶矽半導體而言,已知 有非單晶結晶矽半導體例如多晶矽,微晶矽,含有晶體成 份的非晶矽,具有在晶體性質與非晶性質之間的中間狀態 的非晶矽,及類似者。在下文中,具有這些晶體性質的非 單晶結晶矽半導體被稱爲結晶矽。 以獲得具有這些晶體性質的薄膜矽半導體的方法而言 ,已知的有下列方法。 本紙張尺度逍用中國國家橾準(CNS ) A4规格(210X297公犛)-4 * 83. 3. 10,000 A7 274634 B7 五、發明説明(2 ) (1) 結晶膜直接形成於膜形成之時。 --------{ 滅-- (請先閲讀背面之注意事項再填寫本頁) (2) 雷射照明的能量被施加於先前已形成的非晶半 導雔膜以提供晶體性質。 (3) 熱能被施加於先前已形成的非晶半導體膜以提 供晶體性質。 經濟部中央梂準局男工消費合作社印裝 但是,在方法(1)中,在整個的基體的上表面上均 勻形成具有優良的半導體物理性質的膜有技術上的困難。 另外,因爲膜的形成溫度高,亦即6 0 0 °C或更高,所以 有不能使用便宜的玻璃基體的花费問題。於方法(2 )中 ,在例如現今最通用的準分子雷射的情況,有通過料量低 的問題,因爲雷射光束的輻射面積小。另外,雷射光束的 穩定性不足以均勻地處理大面積基體的整個上表面,因而 此方法似乎是下個世代的技術。在方法(3 )中,有利之 處爲此方法比起方法(1)及(2)較能應付基體的大面 積。但是,需要6 0 0 °C或更高的高溫成爲加熱溫度,而 將使用的較便宜的玻璃基體列入考慮,必須再降低加熱溫 度。特別是現行液晶顯示元件發展至大螢幕,而因此必須 使用同樣大規模的玻璃基體。當使用此種大規模玻璃基體 時,所發生的嚴重問題爲在半導體製造必要的加熱過程中 ,基體的收縮及應變造成配罩或類似者精確度的退化。特 別是,在現今最通用的7 0 5 9玻璃的情況,應變點的溫 度度5 9 3 °C,因而傳統的熱晶化法造成基體大大的變形 。此外,在溫度問題之外,因爲現行製法需要數十小時或 更多的加熱時間以供晶化,所以也有需要縮短加熱時間。 83. 3. !〇,〇〇〇 本紙張尺度適用中國國家標準(CNS ) Α4洗格(210Χ297公聲)-5 * 274634 A7 B7 五、發明説明(3 ) 發明概說 本發明是爲了去除上述的問題而產生,且本發明的目 的爲在藉著藉加熱而晶化非晶矽所形成的薄膜的方法的應 用而製造結晶矽半導體所形成的薄膜的方法中,提供降低 晶化所需溫度及減少晶化所需時間的方法。以本發明的方 法所準備的結晶矽半導體所具有的物理性質不低於傳統的 方法所準備的結晶矽半導體所具有的物理性質,且甚至可 適用於TF T的活性層區域。 發明人在上述的以C V D方法或噴濺塗覆法形成非晶 矽半導體膜以藉著加熱晶化如此形成之膜的方法中已操作 以下的實驗,且思考實驗的結果。 首先,在玻璃基體上形成非晶矽膜以藉著加熱晶化該 膜的機構被硏究。結果,已觀察到晶體的生長從玻璃基體 與非晶矽之間的介面開始,然後當晶體的生長具有一定程 度的厚度時,晶體的生長發展成圓柱的形狀而垂直於基體 的前表面。 經濟部中央標準局貞工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 上述現象被認爲是由於玻璃基體與非晶矽膜之間的介 面中有形成晶體生長的基礎的結晶核(形成晶體生長的基 礎的來源)存在及晶體從核開始生長的事實所造成。此種 結晶核被認爲是存在於基體的表面上或是玻璃表面的結晶 成份上的少許不純的金屬元素(氧化矽的結晶成份被認爲 存在於稱爲晶化玻璃的玻璃基體的表面上)。 因此,晶化的溫度被認爲可藉著更多地引入結晶核而 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公羹)—6 - 83.3.10,000 經濟部中央標準局貝工消費合作社印装 274634 A7 B7 五、發明説明(4 ) 降低,而爲了確定此效果,少許的其他金屬被形成於基本 上,然後非晶矽的薄膜形成於其上。然後,操作以加熱爲 方法的晶化實驗。結果,證實在基《上形成數個金屬的情 況,晶化的溫度被降低,且預期到在有外來物質成爲結晶 核處發生晶髏的生長。因此,一組數個雜質金屬可降低溫 度的機構已更詳細地被硏究。 晶化可分成兩個階段,亦即初始的核的產生及從核的 晶體生長。初始的核的產生速率之觀察是藉著對時間的測 量直到細小晶體在給定溫度發生於點圚型中。在任何形成 上述雜質金屬的薄膜的情況該時間均減少,而確定了當結 晶核被引入時晶化的溫度降低的效果。另外,在核的產生 之後晶體顆粒的生長在改變加熱時間的同時被硏究。結果 ,雖然在預期之外,但是觀察到甚至是核產生之後的晶體 生長速率在形成於某種金屬的膜之上的非晶矽薄膜的晶化 中也顯著的增加。此超過任何的預期。此機構稍後會詳加 敘述。 在任何情況,可確定的是,於在含有少許某種金屬的 膜上形成非晶矽構成的薄膜且然後藉著加熱使之晶化的具 有上述兩種效果的情況中,可在5 8 0 °C或更低的溫度及 以大約4小時獲得傳統上不被預期可得的充分的晶體性質 Ο 以具有此種效果的雜質金靥的實施例而言,有銦、錫 、銻、鍺、鉈、鉛、鉍、及鋅。這些雜質金屬在族或週期 上接近矽,且易與矽形成化合物。同時它們通常爲相對低 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)-7 ~ 83.3. 10,000 ί- 威-- (請先閲讀背面之注意事項再填寫本頁) 、νβ 274634 at _- B7__ 五、發明説明(5 ) 熔點的物質,而以下在說明軎中它們被稱爲·^低熔點物質 "。同時,除了那些元素之外,實驗結果顯示鑭系元素具 有降低溫度的效果。鑭系元素被使用成爲氫吸收合金且通 常對氫有高度的活性。在此說明害中,它們被稱爲、催化 金屬〃。另外,根據發明人所知,在第III,第IV及第V族 元素中具有上述物質性的物質理論上可被使用成爲上述的 催化金屬。亦即,可被使用的有第III族元素的B、A 1 、
Ga、I n、T1 、Sc、Y及鑭系,第IV族元素的C、 Ge、Sn、Pb、Ti 、Zr、及Hf ,和第V族元素 的N、P、As、Sb、Bi、V、Nb、及Ta。上述 的銦(In)、錫(Sn)、銻(Sb)、鍺(Ge)、 鉈(T1)、鉛(Sb)、鉍(Bi)、及鋅(Zn)較 有用於獲得顯著的效果。同時,雖然鋅屬於第II族元素, 但是因爲具有低熔點而可被使用成爲上述的低熔點金靥。 經濟部中央橾準局員工消費合作社印製 f 威------.订 (請先閱讀背面之注意事項再填寫本頁) 典型成爲低熔點金屬物質的錫如何提供上述效果的例 子將敘述於下。在由藉電漿C V D法在未承受任何處理的 基體(Corning 7059)上,亦即在上面未形成有由少量的 錫所構成的薄膜的基體上形成的非晶矽所構成的薄膜在氮 氣環境被加熱而晶化的情況中,如果加熱溫度爲6 0 0 °C ,則需要10小時或更長的加熱時間。但是,在使用由形 成在上面已形成有由少量的錫所構成的薄膜的基體上的非 晶矽所構成的薄膜的情況中,加熱大約一小時可獲得相同 的晶化狀態。此時,晶化的判斷是藉著使用拉曼光譜。只 從此事實即明白顯示錫的效果非常大。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公藿)· 8 _ 83. 3.10,000 A7 274634 ____B7 __ 五、發明説明(6 ) (請先聞讀背面之注意事項再填寫本頁) 從以上的敘述可了解,在由非晶矽所構成的薄膜形成 在由少量的低熔點金屬或少董的催化金屬所構成的在基體 上的薄膜之上的情況中,可減少晶化所需的時間及溫度。 在假設此處理被使用於製造T F T的情況下,將會有更詳 細的敘述。雖然稍後會敘述,但是即使低熔點金屬的薄膜 形成於非晶矽之上而非在金屬上形成非晶矽,仍可獏得相 同的效果,並且此相同於在離子植入的情況。因此,在下 文於說明書中,連績的這些處理被稱爲〜加入少量的低熔 點金靥#及'^加入少量的催化金屬'。也可在形成由非晶 矽所構成的薄膜時加入這些金屬。 經濟部中央標隼局員工消费合作社印装 首先,加入低熔點金靥的方法會被敘述。當中顯明少 量的低熔點金屬的加入之達成可藉著在基體上形成由少量 的低熔點金屬所構成的薄膜而然後在此薄膜上形成由非晶 矽所構成的膜的方法,或是藉著預先形成非晶矽膜而然後 在此膜上形成少置的低熔點金屬的薄膜,因爲兩種方法均 同樣有溫度降低效果,且膜的形成方法可藉著噴濺塗覆法 或蒸汽沈積法以便不受限於特定的方法。但是,當在基體 上形成由少量的低熔點金屬所構成的薄膜時,在基體上形 成氧化矽的薄膜而然後再形成少量的低熔點金屬的薄膜有 顯著的效果,而非直接在由7 0 5 9玻璃所製成的基體上 形成少量的低熔點金屬的薄膜。上述的理由可被認爲是對 於此情況中之在低溫的晶化,使矽與低熔點金屬直接接觸 很重要,而在7 0 5 9玻璃的情況中,除了矽之外的成份 阻礙矽與低熔點金靥的接觸或反應。完全相同的加入方法 83. 3. 10,000 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐)-9 _ 經濟部中央標準局男工消费合作社印製 274634 A7 _ B7 五、發明説明(7 ) 可應用於加入催化金屬。 以加入少置的物質的方法而言,即使是在藉著離子植 入加入少量物質取代形成與非晶矽的上方或下方部份接觸 的薄膜的情況,也確實有大致相同的效果。以低熔點金屬 的量而言,例如,當加入的錫的置爲1 X 1 〇15原子/ -C m3或更多時,確定可降低溫度。但是,當加入量爲 1 X 1 021原子/ cm3或更多時,拉曼光譜的峰値形狀 清楚地不同於矽簡單物質的峰値形狀。因此,此顯示眞正 可使用的加入量在1 X 1 0 15原子/ cm3到5 X 1 0 19 原子/cm3的範園內。並且也須將加入量限制於從1 X 1 015原子/ cm3到1X1 019原子/ cm3,這是鑒於 加入量是被使用於T F T的活性層而成爲半導體物質性的 事實。 然後,當加入少童的低熔點金屬時假定的晶化機構會 首先被敘述。 如上所述,在未加入催化金屬用於低溫晶化的情況中 ,核從結晶核例如基體或類似者的界面隨機地發生,且晶 體從這些核同樣地隨機地生長。曾發現取決於製造方法而 獲得晶體相對地定向於(110)或(111),且觀察 到晶體於整個薄膜大約均匀的生長。 爲了確定此機構,以DSC (差示掃描量熱計)實施 分析。以電漿C V D法形成在基體上的非晶矽薄膜被置於 樣品容器中於安裝在基體上的情況,然後容器中的溫度以 給定的速率上升。結果,在大約7 0 0 °C觀察到明確的加 本紙張尺度適用中國國家標準(CNS ) A4坑格(210X297公舞)-1〇 - 83. 3. 10,000 --------ί ------IT------4 (請先閲讀背面之注意Ϋ項再填寫本頁) A7 274634 B7 五、發明説明() 8 熱峰値,並且也觀察到晶化。當溫度的上升速率有變化時 ,此溫度自然地移位。例如,當速率爲1 0°C/分鐘時, 晶化開始於7 0 0 . 9 °C。然後,在三個不同的溫度上升 速率分別做測量,且在產生初始核後以Ozawa法獲得晶體 生長的活化能。結果,獲得的値約爲3. 04eV。當由 配合理論曲線而獲得反應速率方程式的結果時,證實晶化 機構可藉著無秩序的核產生及其生長模型而有最佳的解釋 ,且確認了核是從結晶核例如基體的界面等隨機地產生而 晶體從核生長的此種模型的適當性。 對加入低熔點金屬的情況也實施如上所述的完全相同 的測量,在此例中加入爲少量的錫。結果,當溫度以 1 〇°C/分鐘的速率上升時,晶化開始於6 2 5 . 5 °C, 而從道些連績的測量所獲得的結晶生長的活化能爲2 . 3 e V。如此,數字顯示有助於結晶的生長。 晶化開始溫度的降低原因被相當簡單地認定爲是如上 所述的外來物質的影響結果。但是,造成依據晶化生長的 活化能而使溫度降低的原因爲何?發明人對此考慮下列原 因〇 非晶矽的晶化中的速率決定過程一般認爲是矽原子的 自我擴散。如果此爲事實,則最好使擴散速率更高。但是 ,在從非晶矽晶化的情況中,必須被認定成是從具有非常 高黏性的未稀釋溶液晶化,與晶體從水溶液或類似者的晶 化不同。因此,因爲結晶部份與其周邊之間的密度差非常 小,所以原子不易於被移動。在此種情況下,爲賦予原子 本紙張尺度適用中國國家梯準(CNS ) A4規格(2丨0 X 297公釐) II ^ 裝 i I 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局只工消費合作社印裝 11 經濟部中央標準局只工消费合作社印裝 A7 B7 五、發明説明(9 ) 移動性,可考慮下列三種方法。 1.改變非晶膜的黏性以提供矽原子易於移動的情況 0 2 .引入大量的缺陷,乏餍或類似者以提供矽原子易 於移動的情況。 3.施加庫侖力或類似者以改變晶化的驅動力。 道三個方法並非彼此獨立,而是被認爲取決於加入的 物質種類這些方法中的兩個或三個方法會同時被滿足。 此情況中加入的低熔點金屬物質被認爲幾乎滿足上述 的方法1。同樣,以第III及V族物質而言,被預期有正或 負的乏層或類似者形成以滿足電中性的原則,因此被認爲 滿足上述的方法2。同樣的,第III及V族物質藉著由這些 物質所造成的能階的產生而使費米(Fermi)能階移位, 且在非晶部份與晶體部份之間的移位置不同的情況(一般 而言,移位量被認爲是受非晶部份中間間隔的能階的影響 而變成不同),被認爲可產生由移位置之不同所造成的顆 動力,因而使晶化的溫度可被降低。在第III及V族物質被 同時加入的情況中溫度很難被降低的事實成爲支持此機構 的結果。 然後,加入催化金屬的情況中的晶化機構會被敘述。 類似的在此情況中,以經由D S C測童而測定晶體生 長的活化能的結果而言,發現能量被降低至大約2 . 1 e V,且易於晶化。下述機構被認爲是此結果的原因。 如上所述,這些^催化金屬#對氫具有非常髙的反應 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) --------^ -裝------訂-----...,1線 (請先閱讀背面之注意事項再填寫本頁) -12 - 274634 A7 B7 經濟部中央揉準局員工消費合作社印製 五、發明説明(ίο ) 性。因此,可預期催化金屬會優先連接於與矽連接的氫而 產生大量的懸掛鍵。大量的懸掛鍵被認爲對於賦予原子移 動性滿足上述的方法2。同時,乏厝或類似者的產生被認 爲是由矽與鑭系之間的負電性的差異所造成以滿足電中性 的原則。即使不是此種情況,也需要鑭系有電性上的極大 改變。於此種情況中,假設以费米能階的移動產生驅動力 有可能性。 其次,藉著加入少量的上述的低熔點金屬或催化金屬 而獲得的結晶矽膜的晶體形式會被敘述。因爲兩種情況展 現幾乎相同的結晶形狀,所以似乎是由矽原子的易於移動 所造成。 加入的金屬(低熔點金屬及催化金屬)在晶化溫度或 更低擴散於非常廣的區域。此事實由SIMS (次級離子 質譜法)確認。然後,即使在擴散區域也有晶化溫度降低 的結果。同時,已證實直接加入區域的晶體形式不同於周 邊區域的晶體形式。亦即,已確定在直接加入區域中晶體 生長於垂直於基體的方向,而在周邊的擴散區域中晶體生 長於水平於基體的方向。此被假設是由晶體起始的核產生 的差異造成。亦即,相信在直接加入部份中,這些外來物 質進入晶體核內,從晶體核晶體以圓柱的形式生長,而在 周邊擴散區域中,晶體核爲如上所述的生長於縱向的直接 加入部份,且横向生長因爲從晶體核開始生長而必然地發 生。下文在此說明睿中,於橫向從用於低溫晶化的催化金 屬的直接加入區域延伸至周邊區域的晶體生長區域被稱爲 本A伕尺度適用中國國家標準(CNS ) A4規格(210X297公藿)-13 - ~ 83.3.10,000 --------ί ά------IT------- ^ (請先閲讀背面之注意事項再填寫本頁) A7 _ B7 五、發明説明(11 ) '横向生長#區域。 然後,在使用上述金屬的情況中,少置加入部份及其 附近的横向生長部份的電特性會被敘述,於此例子中使用 的是屬於低熔點金屬的銦。以少置加入部份的電特性而言 ,導電性與未加入金屬的膜的導電性相同,亦即與在大約 6 0 0 °C晶化數十小時而獏得的膜的導電性相同。同時, 以從導電性的溫度依附關係而獲得的活化能的結果而言, 在加入錫的量爲如上所述的1 017原子/ cm3至1 〇18 原子/cm3的情況,未觀察到銦(I n )的能階所造成 的活動行爲。亦即,從此實驗被認爲結晶矽膜如果有上述 的密度則可被使用成爲T F Τ的活性層。 經濟部中央榡準局員工消費合作社印裳 相反的,橫向生長部份的導電性比少量直接加入部份 的導電性高一位數或更多,以具有晶化的矽半導體而言此 爲不尋常高的値。此被認爲是由於因爲電流的路線方向與 晶體的橫向生長方向一致而使存在於電子在電極之間通過 所經過的空間中的晶粒界面減少或幾乎不存在的事實所造 成。此事實與透射電子束顯微相片一致並無矛盾。亦即, 可認爲因爲載子沿著以針狀或園柱的形式生長的晶體的晶 粒界面移動,所以可達成載子易於移動的狀態。在橫向生 長區域中的I η的密度爲I η被直接加入的區域中的1/ 1 0。此有用於再利用結晶矽膜而無I η的影響。 如今在最後將上述的不同特性列入考慮,金屬的應用 於T F Τ的方法將被敘述。使用T F Τ來驅動像素的活性 矩陣型液晶顯示元件被假設成爲T F Τ的應用領域。 83. 3. 10,000 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準(CNS ) Α4说格(210Χ297公糠)-14 * 經濟部中央榡準局貝工消費合作杜印震 274634 at ____ B7 五、發明説明(l2 ) 如上所述,在最近的大螢幕活性矩陣型液晶顯示元件 中,限制玻璃基體的收縮很重要。使用加入少置金屬催化 劑以在低溫晶化的方法,可在與玻璃的應變點比較令人滿 意的低溫使晶化產生,此特別可取。根據本發明,傅統上 由非晶矽構成的部份在加入少量的低熔點金屬或催化金屬 後於5 0 0到5 5 0 °C被晶化大約4小時,因而使此部份 容易地爲結晶矽取代。自然,有需要相應地修改設計規則 或類似者。但是,傳統的裝置及製法被認爲足可利用,導 致很大的有利處。 另外,根據本發明,使用於像素的TFT及形成用於 周邊電路的激發器的T F T可藉著使用取決於各別特性的 晶體形式而被分開製造,且在本發明對活性型液晶顯示元 件的應用中有許多更特別的優點。使用於像素的T F T不 需太多的移動性,而寧可具有減少斷路狀態電流的大優點 0 因爲以上理由,少量的低熔點金靥或催化金屬被加入 於應該進入使用於像素的TF T內的區域,使得晶體生長 於橫向,造成大量的晶粒界面可被形成於通道方向的結果 ,因而降低斷路狀態電流。相反的,鑒於TFT對工作站 等的應用,形成用於周邊電路的激發器的TFT需要非常 高的移動性。因此,在應用本發明的情況中,少量的低熔 點金屬或催化金屬被加入於靠近形成用於周邊電路的激發 器的TFT的區域,且晶體被允許從金屬加入部份於一方 向生長。晶體生長的方向與通道中電流的路線方向一致, 本紙張尺度適用中國國家標準(CNS ) Α4说格(210Χ297公舞)-15 - 83. 3. 10,000 (請先閱讀背面之注意事項再填寫本頁) 裝 、νβ A7 月,P日 絛正.'''is?-/ ____ _._B7 五、發明説明(13 ) 因而製造具有非常高移動率的TFT。 用於參考,圖4中顯示的爲在使用N i成爲催化金屬 而獲得結晶矽膜的例子中,以S I MS硏究晶化後N i澳 度的例子。從圇4可明顯看出在晶髋生長於平行於基髗的 方向的部份(横向生長)中的N i澳度低於N i被直接加 入(電漿處理)的區域中的N i澳度◊同時,標有— S i #的資料爲未有N i加入的情形,此數値被了解成爲 背景。相似地,於本發明中,可獲得具有基本上與圇4的 資料相同傾向的資料。因此,使用晶體於平行於基體的方 向生長的區域被認爲很有用。 如果矽膜晶化之實施是使用第III族元素,則因爲第III 族元素在晶化後存留於膜中,所以可獲得具有p —型導電 性的結晶矽膜。相似的,如果矽膜晶化之操作是使用第V 族元素,則可獲得具有η —型導電性的結晶矽膜。以上具 有一種導電型式的結晶矽膜的導電性可藉著在晶化時引入 的所加入的第II及第IV族元素的量而被控制。還有,導電 型式及導電性可藉著加入提供一種導電性型式的外來物質 而被控制。 另外,例如在第ΙΠ族元素I η被選擇性地引入证域 1 0 0 (圖1Α)內,且之後非晶矽膜1 0 4被形成於其 上使得晶化藉著加熱在5 5 0 °C進行4小時的情況中,晶 體生長從區域1 0 0於平行於基體的方向產生。此時,因 爲當晶體生長時I η被擴散,所以I η元索存在於晶化發 生的區域內。因爲密度約爲2X1 017到2X1 〇19原子 本紙張尺度適用中國國家棣準(CNS ) Α4規格(210Χ297公釐) --------.裝------訂-----— 涨 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榡準局只工消費合作社印裝 -16 - 274634 A7 B7 五、發明説明(14) /cm3 ,所以此區域晶化且也成爲p —型。p+BE域或 P-區域可藉著根據引子I η或晶化的量選擇擴散區域而 獲得。然後,藉使用此區域而形成TFT,而可獲得具有 P +型式或P 型式的通道形成區域的TFT。同樣的, 於使第V族元素S b取代上述的I η的情況中,可獲得具 有η —型式或η —型式的通道形成Ε域的TFT。如此, T F T的臨限電壓可藉著設定通道形成面域的導電型式爲 P —型式或n_型式而被控制。 於本發明中,如上所述的少量的低熔點金屬或催化金 屬被使用來促進矽半導體的晶化。晶化從金屬被加入的區 域以一維的方式進行於與基體平行的方向。本發明之特徵 爲此種被晶化的區域於電子裝®的使用。 更特別的,當絕緣閘極場效電晶體藉著此區域的結晶 薄膜矽半導體的使用而形成時,移動載子的方向大致與矽 膜的晶體在其通道形成區域內生長的方向一致,因而可獲 得具有髙移動率的TFT。另外,晶髋生長於平行於基體 的方向的結晶矽膜的使用有用於承受二極體及電晶體的稹 體化。另外,電容,電阻或類似者可在同一基體上稹體化 。還有,它們的構成可使用不昂貴的玻璃基體,此爲本發 明的另一特徴。 在使用薄膜矽半導髏的半導體中,晶體以針狀或圓柱 的形式生長於膜平面的方向的結晶矽膜的晶體生長方向大 致與移動載子的方向一致,使得載子可沿著晶髏晶粒界面 移動,因而可以高移動率移動載子。 -17 - I I ^-裝 I I I 訂 J·^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局K工消资合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 274634 A7 B7_ 五、發明説明(15 ) 圖式的簡單說明 合併及構成此說明書的一部份的相關Μ式說明本發明 的實施例,且與說明書一起用來解釋本發明的目的,優點 及原理。於圚式中, 圖1 Α至1 D顯示根據本發明的製造半導體裝置的方 法: 圖2顯示根锋本發明的半導體裝置的輪廓; 圚3 A至3 D顯示根據本發明的製造半導體裝置的方 法; 圖4顯示結晶矽膜內金屬元素的密度; 圖5 A顯示本發明的薄膜型絕緣閘極場效電晶體的概 略剖面圖: 圚5 B及5 C顯示根據本發明的實施例的晶體生長方 向與源極一汲極方向之間的關係。 較佳實施例的詳細敘述 本發明的實施例將參考相關圖式敘述如下。 於以下敘述的寅施例中,顯示的例子爲第III族元素的 I η,第V族元素的Sb及第IV族元素的S η被少置的加 入以晶化矽膜。但是,在使用這些族的其他元索或Ζ η的 情況,下列的實施例也可被同樣的應用。同時,於此情況 中,可調整加入少置這些元素的量,使得在晶化後的砂膜 中的密度成爲2 X 1 0 17至2 X 1 〇 19Cm—3。 -18 - ---^--------^ -裝------訂-----.,,,1線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標华局κ工消费合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 274634 A7 A / B7 ___ 五、發明説明(i6) (第一個實施例) 第一個實施例顯示形成電路的例子’其中使用在玻璃 基體上的結晶矽膜的P -通道TFT (下文稱爲、 PTFT,)與η —通道TFT (下文稱爲'"NTFT’ )組合,以便彼此互補。此實施例的結構可被使用於活性 液晶顯示元件中像素電極及周邊激發器電路的開關元件’ 感像器及其他積體電路。 圓1A至1D爲顯示根據本發明的此實施例製造半導 體裝置的過程的剖面圖。於圖1 ( a )中,由氧化矽構成 的具有2 Ο Ο Ο A厚度的基底膜1 〇 2藉噴濺塗覆形成於 基體(Corning 7059)之上。然後,由金靥掩模,氧化矽 膜或類似者形成的掩摸1 0 3形成於基底膜1 〇 2之上。 基底膜1 0 2於區域1 0 0以狹縫的形式從掩模1 0 3暴 露。亦即,當圇1 A顯示的狀態從頂面加以觀察時,基底 膜(1 0 2 )以狹縫的形式暴露,而膜1 0 2的其他部份 則被掩模1 0 3覆蓋。 經濟部中央樣準局員工消費合作社印裝 --------1 ·裝------訂 (請先閲讀背面之注意事項再填寫本頁) 在提供掩模1 0 3後,具有5到2 0 0A的厚度例如 2 0 A厚的I η的薄膜被選擇性地以蒸汽沈積法形成於區 域1 0 0內(未顯示)。事實上,形成具有2 0Α之均勻 厚度的I η膜有困難,且厚度也難以精確地測量。但是, 厚度可以蒸汽沈稹源的減少量爲基礎概略地計算。此過程 之實施是因爲少量的第III族元素I η被引入用以晶化會被 形成在I η被引入區域的非晶矽膜。 本ϋ尺度適用中關家揉準(CNS )八4驗(210\297公着)-19 - 83. 3. !〇,〇〇〇 經濟部中央橾準局員工消費合作社印裝 A7 __B7 五、發明説明(Π ) 然後,於圖1B中,具有5 0 0至1 5 Ο 0A之厚度 例如1 0 0 0A厚的本質(I 一型)非晶矽膜1 〇 4藉著 電漿CVD法形成在氧化矽膜i 〇 2之上。然後,非晶矽 膜1 0 4在氫還原空氣環境(氫的分壓以〇 . 1到1大氣 Μ較佳)或鈍氣環境(空氣壓力)中於5 5 0 X被退火4 小時而晶化。此時,在上面有Iη的薄膜被選擇性地形成 的區域1 0 0中,結晶矽1 〇 4於垂直於基體1 0 1的方 向晶化。於區域1 0 0以外的區域中,如圖1 Β中的箭頭 1 0 5所示,晶體生長從區域1 〇 〇於橫向(平行於基髏 的方向)發生。例如,當I η被引入圖2中以參考數字 1 0 0代表的區域中時,晶體生長如箭頭1 〇 5所示一維 地產生。晶髏生長是以針狀或圓柱的形式產生。 然後,在如上述的以加熱退火之後再以燈加熱而退火 及促進晶化,以便獏得更細小的結晶矽膜。此退火是藉 1. 2pm的紅外線實施。退化時間在5分鐘以內。紅外 線被有效地吸入矽內以便獲得對矽膜品質之改進的重大效 果。另一方面,因爲紅外線難以被玻璃基體吸收,所以能 置被選擇性地加於矽而提供玻璃基體不會被同樣的加熱的 意義。以使用於由於燈加熱的退火的光線而言,可使用鎢 鹵素燈光線(波長爲0 . 5//m到3 . 5ym)或類似者 。細小的結晶矽膜可藉著由於燈加熱的退火而獲得。同時 ,退火之實施可藉著使用雷射光束取代上述的燈加熱。藉 燈加熱的退火具有改進晶化的優點,更特別的是可顯著的 去除膜中的缺陷。 本紙浪尺度適用中國國家標準(CNS ) A4規格.(2!0X297公舞)~~- 20 - 83.3. 1〇,〇〇〇 I — I I I I I —•裝 I 訂 (請先閲讀背面之注意事項再填寫本頁) 274634 A7 B7 五、發明説明(18 ) 於使用雷射光束取代燈的情況中,適用的有K r F準 分子雷射(波長:248nm)或XeCj準分子雷射( 波長:308nm)。 以上述過程的結果而言,非晶矽膜被晶化以獲得結晶 矽膜1 0 4。然後,圖型化被完成以界定可形成TFT的 源極,汲極及通道區域的活性區域。在此實施例中,因爲 晶體生長被發現於平行於基體的方向大約4 0 // m或更多 的範圍,所以各別活性層的長度(於源極/汲極方向的長 度)被設定爲4 0 pm。在此情況中,通道中心與I η被 引入的位置之間的距離爲大約2 0 ,且活性層(特別 是通道形成區域)中I η的密度可藉著設定此距離而被選 定。 經濟部中央標準局貝工消費合作社印製 隨後,如圖1C所示,具有1 ο ο 0Α之厚度的氧化 矽膜1 0 6藉噴濺塗覆法形成於結晶矽膜1 0 4之上成爲 閘極絕緣膜。於噴濺塗覆中,氧化矽被使用成爲目標,爲 噴濺塗覆時基體溫度爲2 0 0到4 0 0 °C,例如爲3 5 0 °c,且噴濺塗覆的環境氣體爲氧及氬,而氬/氧的比率爲 0至0 . 5 ,例如0 . 1或更少。 在此過程之後,再次實施使用上述的燈加熱的退火。 此可改進包含氧化矽膜的閘極絕緣膜1 0 6與結晶矽膜 1 0 4之間的界面特性。自然地,即使藉著此燈退火也可 再改進結晶矽膜1 0 4的結晶性質。如眾所熟知的,改進 閘極絕緣膜與絕緣閘極場效電晶體的通道形成區域(於圖 1 C中,參考數字1 1 2及1 1 5代表形成通道形成區域 83. 3. 10,000 (請先閲讀背面之注意事項再填寫本頁) 本紙伕尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-21 - 274634 A7 B7____ 五、發明説明(19 ) 的結晶矽膜部份)之間的界面特性很重要,更詳細的說, 儘可能的減少區域內的缺陷及能階很重要。因此,在形成 閘極絕綠膜1 0 6之後實施由於燈加熱的退火可獏得極大 的效果。同時,退火之實施可藉著雷射光束的照射以取代 燈加熱。 之後,具有6 0 0 0到8 Ο Ο Ο A之厚度例如 6 0 〇 〇A厚的鋁膜(含有〇 . 1到2%的矽)藉著噴濺 塗覆法形成於閘極絕緣膜1 〇 6之上。然後,如圖1C所 示,閘電極1 0 7及1 0 9藉著噴濺塗覆法形成於閘極絕 緣膜1 0 6之上。另外,鋁電極的表面承受陽極氧化以在 鋁電極上形成氧化層1 0 8及1 1 0。陽極氧化是在含有 1到5 %的酒石酸的乙二醇溶液中實施。所獲得的氧化層 1 0 8及1 1 0的厚度爲2 Ο Ο 0A。因爲氧化層1 〇 8 及110成爲形成於稍後所敘述的離子摻雜程序中的偏移 閘極逼域的厚度,所以偏移閘極蓝域的長度可藉上述的陽 極氧化程序而決定。自然地,閘電極可爲主要含有矽的物 質,具有矽及金靥的矽化物的物質,主要含有金屬的物質 ,或是具有矽及金屬的叠片的結構。 然後,賦予活性區域(構成源極/汲極及通道)一種 導電型式的雜質藉著離子摻雜法(離子植入)被加入。於 此摻雜過程中,雜質(磷及硼)以閘電極1 〇 7及其周邊 上的氧化層1 0 8 ,閘電極1 0 9及其周邊上的氧化層 1 1 0爲掩模而被植入。以摻雜氣體而言,使用的有鱗( PH3 )及乙硼烷(B2H6),且使用前者之加速電壓爲 未紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公费)-22 - (請先閱讀背面之注意事項再填寫本頁) .裝------11-------- 經濟部中央標準局員工消费合作社印裝 83. 3. 10,000 A7 274634 B7 五、發明説明(2〇) (請先閲讀背面之注意事項再填寫本頁) 6 0到9 0 kV,例如爲8 0 kV,而使用後者之加速電 壓爲4 0到8 OkV,例如爲6 5kV。劑量爲 1X1 015 到 8X1 015cm-2,例如磷爲 2X1 015 cm—2而硼爲5 X 1 0 15cm—2。在摻雜時,以光抗蝕劑 覆蓋一區域以選擇性地摻雜各別元素。結果,分別形成η 0型雜質區域114及116及ρ—型雜質區域111及 1 1 3,因而分別形成Ρ —通道TFT (PTFT)的區 域及n_通道TFT (NTFT)的區域。 經濟部中央橾準局員工消費合作社印裝 之後,藉著雷射光束的照射實施退火。以雷射光束, 而言,使用的有Kr F準分子雷射(波長爲2 4 8 nm且 脈衝宽度爲2 On sec),但是也可使用不同種類的雷 射。雷射光束的照射條件爲能量密度爲2 0 〇到4 0 0 m J / c rrf,例如爲2 5 0 m J / c πί,且照射2到1 0 次,例如每處照射兩次。當以雷射光束照射時,將基體加 熱至大約2 0 0到4 5 0 °C很有用。於雷射退火過程中, 因爲I η已被擴散於已預先晶化的區域中,所以重新晶化 易於藉雷射光束的照射而進行,使用已摻雜有賦予ρ —型 的雜質的雜質區域111及113與已摻雜有賦予η—型 的雜質的雜質區域114及116可易於被活化。 以退火源極/汲極區域的方法而言,使用上述的燈加 熱的退火方法很有效。因爲燈加熱(例如使用1. 2vm 的紅外線)如上所述的選擇性的加熱矽,所以在此實施例 的過程中需要之處可有效避免玻璃基體被加熱。 其次,具有6 0 0 0A之厚度的氧化矽膜1 1 8藉著 83. 3. 10,000 本紙张尺度適用中國國家標準(CNS ) A4規格(210X297公教)-23 經濟部中央梂準局員工消費合作社印製 A7 ____B7 五、發明説明(21 ) 電漿CVD法形成成爲中間層絕緣體,且然後在氧化矽膜 118中形成接觸孔,因而以導電材料例如由氮化鈦及鋁 構成的多層膜形成氰極/布線1 1 7,1 2 0,及1 1 9 。最後,在1 a tm的氫氣環境中於3 5 0 °C退火3 0分 鐘,因而完成包括互補TFTs的半導體電路(圖1 D) 0 上述的電路是由具有互補的P TF T及NT F T對的 CMO S結構構成。可選擇地,兩個TFT s可在上述程 序中同時被製造,然後在其中心切割以同時產生彼此獨立 的兩個TFT s。 圖2顯示圖1 D的半導體裝置從頂面觀察的輪廓。圖 2中之參考數字相應於圖1A至1D的參考數字。如圖2 所示,晶化的方向,亦即晶體生長的方向以箭頭1 0 5表 示。此方向表示源極/汲極菡域的輪廓的方向(連接源極 區域與汲極區域之間的線的方向),且在此結構中,當 TF T操作時,載子沿著在源極與汲極之間以針狀或園柱 形式生長的晶體移動。亦即,載子沿著針狀或圓柱形式的 晶體的晶粒界面的輪廓移動。因此,可減少載子移動時所 受的阻抗,因而可獲得具有高移動率的TFT。 在此實施例中,以引入I η的方法而言,薄膜(因其 極端的薄,所以難以觀察成爲膜)被選擇性地形成在位於 非晶矽膜1 0 4之下的基底膜1 0 2之上,且從該部份實 施晶體生長的方法被應用。不然,可在非晶矽膜1 〇 4形 成後,再選擇性地形成I η薄膜。亦即,可使晶體生長從 本紙浪尺度適用中國國家標準(CNS ) Α4规格(210Χ297公律)~- 24 - 83. 3.10,000 --------f 威------1T (請先閱讀背面之注意事項再填寫本頁) 274634 A7 B7 經濟部中夬揉準局員工消費合作社印製 五、發明説明(22 ) 非晶矽膜的上表面,或從非晶矽膜的下表面產生。以引入 I η的方法而言,可利用電漿處理,I n離子植入,或是 當形成要被晶化的矽膜時加入少量I η的方法。 (第二個實施例) 第二個實施例顯示的例子爲,在活性液晶顯示裝置中 ,η —通道TFTs被提供於各別像素成爲切換元件。下 文中會敘述一個像素,但是實際上大量的像素(一般而言 ,數十萬個)以相同的結構形成。當然,n —通道型式之 外也可使用p —通道型式。同時,η —通道TFT也可不 形成於液晶顯示裝置的像素部份而是在周邊電路部份。另 外,η-通道TFT可被使用於感像器或其他積體電路。 亦即,如果與薄膜電晶體一起使用,其用途特別未受限制 〇 另外,在此實施例中,In被使用成爲用於晶化的少 量元素,被晶化的矽膜成爲P— _型,因而控制形成的η 一通道TFT的特性。如果使用Sb取代I η ,則通道形 成區域成爲η —-型。另外,其導電性之決定可根據少量 元素的引入量,離元素被引入的位置的距離,及晶化情形 (擴散程度被改變)。 根據本發明製造半導體裝置的方法的略圇顯示於圖 3 Α至3 D中。於此實施例中,使用玻璃基體(厚度爲 1 . lmn,3 0 0X4 0 Omm)成爲基體 2 0 1。首先, 具有2 0 0 0 A之厚度的基底膜2 0 2 (氧化矽)藉喷濺 本紙浪尺度適用中國國家標準(CNS ) A4規格(210父297公_ ) - 25 " 83. 3. 10,000 --------f -裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 年Z月 日巧正 B7 經濟部中央標率局只工消资合作社印製 五、 發明説明 〔23 ) — 1 | 塗 覆 法 形 成 於 基 體 2 0 1 之 上 〇 其 後 9 爲 選 擇 性 地 引 入 1 I I η 9 藉 金 屬 掩模 9 氧 化 矽 膜 9 光 抗 蝕 劑 或 類 似 者 形 成 掩 1 I 模 2 0 3 〇 然 後 5 藉 蒸 汽 沈 稹 法 形 成 I η 薄 膜 Ο I η 膜 具 請 1 1 1 有 5 到 2 0 0 A 的 厚 度 9 例 如 2 0 A 〇 以 此 種 方 式 9 少 量 先 閱 讀 1 I I η 被 選 擇 性 地 引 入 Μ 域 2 0 4 內 用 來 晶 化 矽 膜 〇 背 之 1 1 然 後 > 如 圖 3 B 所 示 9 具 有 1 0 0 0 A 之 厚 度 的 非 晶 注 意 事 1 1 矽 膜 2 0 5 藉 L P C V D 法 或 電 漿 C V D 法 形 成 9 之 後 且 項 再 填 在 4 0 0 °C 承 受 脫 氫 1 小 時 9 藉 熱 退 火 使 非 晶 矽 膜 2 0 5 寫 本 裝 | 被 晶 化 Ο 此 退 火 過 程 是 在 氫 還 原 氣 髏環 境 中 於 5 5 0 °C 實 頁 ___· 1 1 施 例 4 小 時 ( 氫 的 分 壓 以 0 1 到 1 大 氣 壓 較 佳 ) Ο 熱 退 1 1 火 過 程 也 可 在 鈍 氣 環 境 例 如 氣或 類 似 者 之 中 實 施 Ο 1 1 於 退 火 過 程 中 > 因 爲 I η 膜 形 成 於 非 晶 矽 膜 2 0 5 之 訂 | 下 的 部 份 區 域 ( 區 域 2 0 4 ) 內 晶 化 從 此 區 域 開 始 Ο 在 1 | 區 域 2 0 4 內 晶 化 垂 直 於 基 體 進 行 而 在 矽 膜 2 0 4 的 其 他 1 1 I 區 域 內 晶 化 橫 向 於 基 rndk 體 進 行 9 如 圖 3 B 中 的 箭 頭 所 代 表 Ο I 然 後 > 藉 與 第 一 個 實 施 例 中 同 樣 的 燈 加 熱 而 實 施 退 火 9 因 球 1 而 改 進 矽 膜 的 結 晶 性 質 ( 致 密 化 ) 0 1 1 以 此 種 方 法 , 可 獲 得 由 結 晶 矽 構 成 的 半 導 體 膜 2 0 5 1 I 〇 隨 後 > 上 述 的 半 導 體 膜 2 0 5 被 圖 型 化 以 形 成 島 型 的 半 1 I 導 體 曲 域 ( T F T 的 活 性 層 ) 0 此 時 形 成 通 道 形 成 區 域 1 1 2 0 9 的 部 份 與 I η 被 引 入 的 區 域 2 0 4 之 間 的 距 離 被 適 1 1 當 地 設 定 9 以 決 定 I η 在 通 道 形 成 區 域 2 0 9 中 的 澳 度 Ο 1 1 亦 即 如 果 距 離 長 則 可 減 少 I η 在 通 道 形 成 區 域 2 0 9 1 1 中 的 澳 度 , 而 如 果 距 離 短 , 則 可 提 髙 I η 在 通 道 形 成 區 域 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -26 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(24 ) 中的澳度。自然在此情況,必須是矽膜2 0 5被晶化的面 域。 另外,由氧化矽構成的閘極絕緣膜2 0 6 (厚度爲
7 0 0到1 2 Ο 0A,典型爲1 Ο Ο 0A)藉電漿CVD 法在氧氣環境中以四乙氧基矽烷(TEOS )的原料形成 。基體溫度爲4 0 0 °C,以2 0 0到3 5 0 °C較佳,以防 止玻璃基體的收縮或觌曲。然後,如同第一個實施例,實 施1到5分鐘的藉紅外線的照射而操作的燈加熱,因而改 進半導體膜2 0 5與閘極絕緣膜2 0 6之間的介面特性。 其次,主要含有矽的膜藉已知的CVD法形成,然後 且被圖型化以形成閘電極2 0 7。然後,經由離子植入以 磷爲η —型雜質加以摻雜,因而以自動對正的方式相關於 閘電極形成源極區域2 0 8,通道形成區域2 0 9及汲極 面域2 1 0。然後,以K r F雷射光束照射以改進因離子 植入而退化的矽膜的結晶矽質。雷射光束的能量密度爲 2 5 0到3 0 OmJ/crrfcTF'T的源極/汲極的薄片 電阻爲3 0 0到8 0 0 Ω / c rrf。相似地,在此過程中, 可使用紅外線的燈加熱以取代所使用的雷射光束。 然後,以氧化矽形成中間層絕緣體211 ,且由 I TO在中間層絕緣體2 1 1上形成像素電極2 1 2。然 後,接觸孔形成於中間層絕緣體2 1 1內使得鉻/鋁多層 膜形成於源極/汲極區域內以形成電極2 1 3及2 1 4, 且一電極213也連接於ITO 212。最後,在氫氣 環境中於2 0 0到3 0 0 °C實施退火2小時,因而完成矽 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公考)-27 - 83. 3. 10,000 -- (請先閱讀背面之注意事項再填寫本頁) *•11 i 經濟部中央標準局員工消費合作社印製 274634 A7 _____B7_ 五、發明説明(25 ) 的脫氫。以此種方法,完成TF T。於此過程中在其他像 素區域同時形成許多TFT s。 在此實施例所準備的TFT中,因爲晶體生長於載子 流動方向的結晶矽膜被使用成爲構成源極區域,通道形成 區域及汲極區域的活性層,所以載子並不越過晶體的晶粒 界面,亦即載子移動於平行於晶體的晶粒界面的方向,因 而獲得具有高載子移動率的T F T。 圖5A及5 B顯示此結構。亦即,圖5A爲TFT的 概略剖面圚而圖5 B爲具有源極,汲極及通道區域的半導 體島217的概略平面圖。特別是,圖5B顯示晶體生長 方向與通道電流沿著流動的源極-汲極方向之間的關係。 參考數字215顯示每個矽晶體横向延伸於一個方向。參 考數字216顯示晶體間的晶粒界面。由圖可見,源極, 汲極及通道區域之安排使得源極-汲極方向大致與矽晶體 均勻延伸的方向一致。據此,晶粒界面216不會對通過 通道區域的電流有有害的影響。 (第三個實施例) 第三個實施例顯示的例子爲在第二個實施例的T F T 中,源極及汲極設置的方向垂直於晶體生長的方向。亦即 ,在此例子中載子移動的方向垂直於晶體生長的方向,使 得載子之移動横向於針狀或圓柱形狀的晶體的晶粒界面。 圇5 C顯示此情況的概略說明圖。亦即,圇5 C顯示具有 源極,汲極及通道區域的半導體島217的平面圖。源極 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公舞)-28 - 83. 3. 10,000 ----------------IT------ί Μ (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 A7 _ B7_ 五、發明説明(26 ) 與汲極區域之間的方向安排方式使得若干矽晶髏延伸於垂 直於源極_汲極方向的方向。參考數字216代表晶粒界 面。應注意圖5 B及5 C只是用來說明晶體生長方向及源 極一汲極方向之間的關係,並非意欲顯示晶體的實際尺寸 或形狀。 以此種結構,可使源極與汲極之間有高電阻。這是因 爲載子必須移動以便橫向於以針狀或圓柱形式生長的晶體 的晶粒界面。爲了解本發明的結構,只需要在顯示於第二 個實施例的結構中考慮TFT應該被設置的方向。 藉著使用此實施例,可製造具有有較低漏流的像素 TFTs的活性矩陣型液晶裝置。亦即,在一 LCD裝置 中,在顯示部份內預備的用來切換每個像素的TFT s不 須具有如此高的移動率但必須使漏流減至最小,漏流即爲 TFT在其斷路狀態時的電流。爲此,源極及汲極區域的 方向設計方式使得電流越過形成在T F T的通道區域內的 晶粒界面。因此,不像先前的實施例,此實施例之設計爲 晶化進行的方向垂直於TFT內電流流動方向。另一方面 ,使用先前實施例的TFT形成顯示裝置的周邊電路很有 用,因爲周邊電路窬要具有高移動率的TFTs。 (第四實施例) 第四個實施例的主題爲在第二個實施例所顯示的結構 中,TFT設置的方向(於此實施例中,方向是藉著連接 源極與汲極區域之間的線而定義,亦即TFT之方向的決 本&張尺度適用中國國家標準(〇奶)八4規格(210父297公尊)-29 - 83.3.10,000 ----------------IT (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 83.3. 10,000 A7 B7 五、發明説明(27 ) 定是藉載子流動的方向)是藉結晶矽膜相關於基體表面的 晶體生長方向及所需角度而設定,因此而選擇TFT的特 性0 如上所述,在載子移動於晶體生長之方向的情況,因 爲載子沿著晶體的晶粒界面移動,所以可改進其移動率。 另一方面,在載子移動於垂直於晶體生長之方向的情況, 因爲載子必須越過大量晶粒界面,所以載子的移動率退化 Ο 因此,載子的移動率可藉這兩個方向間的選擇而被控 制,亦即,藉著設定在晶體生長方向與移動載子的方向之 間定義的從0到9 0度的範園內的角度而控制載子的移動 率。換句話說,可藉著設定晶體生長方向與移動載子的方 向之間的角度而控制源極區域與汲極區域之間的電阻。自 然地,此結構可應用於第一個實施例。於此情況,如圖2 所示之加入少量I η的縫形區域1 0 0旋轉於〇到9 0度 的範園,且定義在以箭頭1 0 5所代表的晶體生長方向與 連接源極及汲極區域的線之間的角度被選定於從〇到9 0 度的範圍內。於是,當此角度接近0度時,移動率變大, 因而提供可減低源極與汲極之間的電阻的結構。當角度接 近9 0度時,移動率小,且源極與汲極之間的馑阻變大, 亦即通道形成區域的電阻變大。 (第五個實施例) 第五個實施例顯示的例子爲在根據顯示於圖3 Α至 本紙伕尺度適用中國國家標準(CNS ) A4規格(210X297公藿)~30 - f 裝 訂 (請先閲讀背面之注意事項再填寫本頁) 274634 at B7 _ 五、發明説明(28 )β 3 D的第二個實施例的製造半導體裝置的方法中,I η的 薄膜形成於基底膜2 0 2的整個上表面之上,使得晶體的 生長在矽膜的整個上表面發展於垂直於基髏的方向。 TFT的製造方式使得薄膜形成在基底膜2 0 2的整個上 表面之上而不須提供掩模2 0 3,且之後在晶化過程之前 如第二實施例中所敘述的形成非晶矽膜2 0 5。 根據此實施例的TFT的輪廓的剖面圖與圖3 D中所 示的並無不同,但是在形成源極及汲極ffi域2 0 8及 2 1 0和通道形成區域2 0 9的活性層中,以針狀或圓柱 形式生長的晶體的生長方向垂直於基體2 0 1 。爲此,在 源極逝域(2 0 8或2 1 0)與汲極區域(2 1 0或 2 0 8 )之間移動的載子之移動橫向於針狀或圓柱形狀的 晶體的晶粒界面。據此,所得的TF T在源極與汲極之間 具有稍高的氰阻。雖然此種TFT具有1 0 0 cni/ Vs 或較低的移動率,但是其斷路狀態的電流小,使得其型式 最適於用於液晶顯示元件的像素用來保持電荷的T F T。 經濟部中央標準局員工消費合作社印掣 (請先閲讀背面之注意事項再填寫本頁) 但是,因爲很難對此實施例的TFT控制活性層內的 I η密度,所以產生產率或可靠度的問題。這些問題可藉 使用可控制引入的I η量的方法(例如,離子植入法)而 去除。 (第六個實施例) 在第六個實施例所顯示的例子中,使用來藉加熱晶化 矽膜的第III族或第V族元素之外的矽離子被注入以再促進 本紙张尺度適用中國國家棣準(CNS ) Α4规格(210Χ297公羹)~「31 - 83.3. 10,000 A7 B7 五、發明説明(29 ) 晶化。根據此實施例的製造半導體裝置的方法將會參考圖 1敘述於下。至於未特別給定的敘述,在各別製造過程中 的製造條件或是膜的厚度與第一個實施例中描述的相同。 首先,基底膜(氧化矽膜)形成在玻璃基體1 0 1之 上,且掩模1 0 3也形成在基底膜之上以便選擇性地在暴 露區域1 0 0之上形成I η的薄膜,而I n爲用於晶化的 催化金雇。然後,移去掩模1 0 3,且藉電漿CVD法形 成非單晶結晶矽膜,在此情況爲非晶矽膜1 0 4。隨後, 藉離子植入將第IV族元素中的矽注入非晶矽膜1 〇 4的整 個上表面。此時,投射範圍設定在基體側於矽膜1 0 4與 基底膜1 0 2之間的界面附近。離子植入的加速電壓爲 6 OkV,且劑量爲2X1 015cm_2。結果,基體(包 括基底膜)與非晶矽膜1 0 4之間的界面附近中央地完全 地改變成非晶物質,使得改變成晶化核的發生儘可能地被 去除。 經濟部中央標準局員工消費合作社印製 使用S i離子是因爲S ί離子是對矽爲電中性的雜質 。S i離子的劑量可爲5 X 1 0 14到5 X 1 0 16離子 c m ' 2 ° 然後,藉著在5 5 0 °C加熱4小時而使非晶矽膜 1 0 4晶化。此時,晶體生長從區域1 0 0發展於如箭頭 1 0 5所表示的平行於基體的方向。晶體生長是以針狀或 圃柱的形式。當晶體生長時,因爲主要存在於基體與非晶 矽膜之間的界面上的成爲晶體生長的核的晶體成份(即使 在非晶矽膜內仍存在有某種程度的晶體成份)如上所述的 83. 3. 10,000 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公褒)-32 - 274634 at B7 五、發明説明(30 ) 藉注入矽離子而被去除,所以從區域1 0 0發展於平行於 基體的方向的晶體生長不會被從在矽膜1 0 4與基底膜 1 0 2之間的界面發展的晶《生長阻礙,因而可以優異的 定向實施晶體生長,亦即實施生長方向一致對齊的晶體生 長。 在較佳的過程中,如第一個實施例中所敘述的形成 PTFT及NTFT以完成互補的TFT電路。在如同在 此實施例中的具有優異的定向的晶體矽膜中,當TFT之 形成使得晶髏生長的方向幾乎與載子移動的方向一致時, 載子沿著晶體的晶粒界面移動,導致一種載子移動時不受 晶體的晶粒界面影響的結構。亦即,可實施高速率的操作 Ο 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 在此實施例中,可獲得具有改進的結晶性質及高移動 率的TFT。此被認爲是因爲在從第III族元素I η被引入 的區域於平行於基體的方向的晶體生長中,因爲防止晶體 生長及促進在垂直於基體的方向的晶體生長的晶體成份已 預先被完全去除,在平行於基體的方向的晶體生長儍先發 展。容許晶體以圃柱形式生長於垂直於基體的方向的晶體 核所存在的在基體與矽膜之間的界面附近被完全改變成非 晶物質被認爲特別有效。 (第七個實施例) 在第七個實施例所顯示的例子中,在活性液晶顯示裝 置內,藉經由在顯示於第一個及第二個實施例的製造方法 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210X297公寒:)-33 _ 83. 3.10,000 274634 a7 _ B7 五、發明説明(31 ) 中加入少量的第ΠΙ族或第V族元素而被晶化的τ F T構成 周邊激發器電路,且藉使用已知之非晶矽者構成設置於像 素部份的TFT s。 (請先閲讀背面之注意事項再填寫本頁) 如一般所知,在活性液晶顯示元件中,構成周邊激發 器電路部份的TFT具有高移動率(1 0 0 cm*/ Vs或 更高)且需要爲可容許大量的通路狀態電流流動的TFT 。但是,設置於像素部份的TFT須要具有相對小的移動 率(大約1 0 crrf/ Vs )以防止由斷路狀態電流及用來 保持電荷的光照射所造成的故障。 周邊電路部份是由第一個或第二個實施例中敘述的 T F T構成,而像素部份是由使用已知的非晶矽膜的 TFT (a — S i TFT)形成,所得的結果在某種程 度上滿足要求。但是,仍存有使用非晶矽膜的T F T所具 有的移動率爲1 crrf / Vs或更低的問題。 (第八個實施例) 經濟部中央橾準局員工消费合作社印製 第八個實施例爲第七個實施例的再發展,在其顯示的 例子中,構成周邊電路部份的TFTs是由顯示於第一個 及第二個實施例中的具有1 0 0 crrf/ Vs或更高的移動 率的半導體層構成,而構成像素部份的TFT s是由顯示 於第五個實施例中的T F T構成。
顯示於第五個實施例的T F T之構成方式爲晶體生長 於垂直於基體的方向,使用晶體的晶粒界面垂直於載子的 流動,因而載子越過大董的晶體的晶粒界面。此種TFT 本紙乐尺度適用中國國家揉準(CNS ) A4規格(210X297公瘴)-34 _ 83. 3. 10,000 經濟部中央揉準局員工消費合作社印製 Μ _ Β7 _ 五、發明説明(32 ) 的移動率被降低,因爲載子的移動爲晶體的晶粒界面所阻 礙。但是,因爲斷路狀態電流被降低,所以電荷保持比率 提高以便適合於用於像素的TFT。 在此實施例中,如果構成周邊氰路部份的TFT的移 動率要再提高,可在核區域實施顯示於第七個實施例中的 中性元素的離子植入。 (第九個實施例) 在第九個資施例顯示的例子中,第IV族的元素S η被 使用成爲少量元素用來促進第一個或第二個實施例中的晶 化。Sn之外可使用C,Ge及Pb。在此實施例中, S η藉蒸汽沈積以薄膜的方式被引入,如同在第一個及第 二個實施例中。S η的離子可被注入非晶矽膜,使得S η 被直接引入矽膜中。 如上所述,根據本發明,當設置在基體上且具有晶體 生長於平行於基體表面的方向的結晶性質的非晶矽半導體 膜被使用於TFT時,在TFT內移動的載子的流動方向 與晶體生長的方向一致,因而可提供載子沿著(平行於) 以針狀或園柱的形式生長的晶體的晶粒界面移動的結構, 結果可獲得具有高移動率的TFT。另外,因爲TFT可 在例如6 0 0 °C或更低的低溫形成,所以可使用不昂貴的 玻璃基體成爲基體。 還有,可分開地製造具有須要在移動率的TFT。具 體上, 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐)-35 - 83, 3. 10,000 --------!^------ΐτ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(33 ) 1 ) TFT之製造是藉著使用晶體生長於平行於基體 的方向的結晶矽膜,使得載子沿著晶體的晶粒界面移動。 2 ) TFT之製造是藉著使用晶體生長於平行於基腾 的方向的結晶矽膜,使得載子越過晶體的晶粒界面。 3 ) TFT被製造於晶體生長於垂直於基體的方向的 區域中。 4)用於晶化的元素被部份地引入以選擇性地形成結 晶矽膜,此結晶矽膜被用以將TFT的特定部份改變成髙 移動率的T F T。 特別是,因爲在用於晶化的元素被引入的區域以外的 面域內的結晶矽膜具有一維的定向。所以使用該區域可獲 得具有高移動率的TFT。 以上所提出的對本發明的較佳實施例的敘述是爲了說 明及描述。並非是包羅無遺的或是限制本發明即完全爲所 揭示的形式,從上述敎導的觀點或本發明的實際運用均可 得到修正及變化。實施例的選擇及敘述是爲了解釋本發明 的原理及其實際應用,以使熟知此技術者可利用本發明於 不同的實施例中且適合於特別的使用有不同的修正。本發 明的範圍是由附加的申請專利範圍及其等效者定義之。 本紙涑尺度適用中國國家標準(CNS ) A4規格(210X297公烽)-36 - 83.3. 10,000 n m 1^1 m - - I— - -- *-- is - - - -11 - - ί I - - Τ» U3. 、v5 (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

  1. Α8 Β8 C8 D8 u i—— ·— 夂、申請專利範圍 附件一: 第83 1 05 0 1 8號專利申請案 中文申請專利範園修正本 (請先閲讀背面之注意事Js填寫本頁) 民國84年8月修正 1.一種用於活性矩陣液晶裝置的半導體裝置,具有 形成在一絕緣表面上且包含矽的半導體層,該半導體層包 括至少源極,汲極,及通道區域,其中該半導體層具有於 大致上平行於該絕緣表面的方向完全延伸通過該通道區域 的結晶結構,且其中該半導體層至少部份摻雜有可促進矽 的晶化的晶化促進物質,該物質是從由A 1 ,G a,I η ,T1 ,Sc,Y,鑭系元素,C,Ge,Sn,Pb, Ti ,Zr,Hf ,N,As,Sb,Bi ,V,Nb 及 T a所組成的族群中選擇。 2 .如申請專利範圍第1項的半導體裝置,其中在該 半導體層內的該物質的濃度在2 X 1 0 17到2 X 1 0 19原 子/ c m 3的範圍內。 1 經濟部中央標準局貝工消費合作社印製 3 . —種用於活性矩陣液晶裝置的半導體裝置,具有 形成在一絕緣表面上的包含矽的半導體層成爲該半導體裝 置的活性面域,其中該半導體層具有結晶結構且至少部份 摻雜有可促進該半導體層的晶化的晶化促進物質,該物質 是從由111,511,.3 13,〇6,1'1,?13,81及 Ζη所組成的族群中選擇。 4 .如申請專利範園第3項的半導髏裝置,其中在該 半導«層內的該物質的澳度在2 X 1 0 17到2 X 1 0 19原 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) A8 B8 C8 D8 274634 六、申請專利範圍 子/cm3的範圍內。 5 種用於活性矩陣液晶裝置的半導髖裝β,包括 (請先閱讀背面之注意事^,填寫本頁) 具有絕緣表面的基體,及 形成在該絕緣表面上的至少兩個絕緣閘極場效電晶髓 該 電 晶 體 的 每 一 個 均 包 括 至 少 一 個 包 含 矽 的 結 晶 通 道 域 9 摻 雜 有 可 促 進 矽 的 晶 化 的 物 質 9 該 物 質 是 從 由 B , A 1 G a 9 I η > T I , S C 9 Y 9 鑭 系 元 素 C 9 G e 5 S η y P b y T i Z r 9 Η f 9 N > P y - A S S b B i 1 V y N b 9 Z η 及 T a 所 組 成 的 族 群 中 選 其中該電晶體之一的結晶通道區域內,晶體生長方向 與其通道長度對齊,而另一個該電晶體的結晶通道區域內 ,晶®生長方向不與其通道長度對齊。 6 .如申請專利範圍第5項的半導體裝置,g中在另 一個電晶體的通道區域內的晶體生長方向大致垂直於货通 道長度。 經濟部中央標準局負工消費合作社印製 7 .如申請專利範圍第5項的半導體裝置,其中要在 該通道區域內通過的電流是沿著每個m晶體內的該通道長 度。 8 .如申請專利範圍第5項的半導體裝置,其中在該 半導髏層內的該物質的澳度在2 X 1 0 17到2 X 1 0 19原 子/cm3的範圍內。 9 . 一種用於活性矩陣液晶裝B的半導體裝置,包括 本紙張尺度適用中國國家梯準(CNS ) A4規格(210 X 297公釐) 六、申請專利範圍 具 有 絕 緣 表 面 的 基 體 » 及 形 成 在 該 絕 緣 表 面 上 的 至 少 — 個 絕 緣 閘 極 場 效 電 晶 體 該 電 晶 髏 包 括 至 少 個 包 含 矽 的 結 晶 通 道 Έ 域 9 摻 雜 有 可 促 進 矽 的 晶 化 的 物 質 3 該 物 質 是 從 由 B 9 A 1 9 G a 9 I η > T 1 9 S C 9 Υ 9 鑭 系 元 素 9 C 9 G e , S η t P b > T ί 9 Ζ Γ 9 Η { 9 N 9 P A S > S b 9 Β ί , V 9 N b ♦ Ζ η 及 Τ a 所 組 成 的 族 群 中 選 擇 > 其中在該通道证域內的晶體生長方向與其通道·長度對 齊。 1〇 .如申請專利範圍第9項的半導體裝置,其中在 該半導體層內的該物質的澳度在2X1 017到2X1 〇19 (請先閱讀背面之注意事:"·填寫本頁) 經濟部中央標準局貝工消費合作社印製 原 子 / C m 3 的 範 圍 內 0 1 1 • 一 種 用 於 活 性 矩 陣 液 晶 裝 置 的 半 導 體 裝 S 包 括 • 1 具 有 絕 緣 表 面 的 基 體 : 及 1 形 成 在 該 絕 緣 表 面 上 的 至 少 一 個 絕 緣 閘 極 場 效 電 晶 體 , 該 電 晶 體 包 括 至 少 -- 個 包 含 矽 的 結 晶 通 道 區 域 摻 雜 有 可 促 進 矽 的 晶 化 的 物 質 9 該 物 質 是 從 由 B A 1 9 G a 9 I η 9 T 1 ’ S C 9 Y 9 鑭 系 元 素 C 9 G e 9 S η > P b 9 T i 9 Z r 9 H f 9 N , P A S 9 S b 9 Β i y V ♦ N b > Z η 及 T a 所 組 成 的 族 群 中 選 擇 > 其 中 在 該 通 道 區 域 內 的 晶 體 生 長 方 向 大 致 垂 直 於 其 通 道長度。 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 274634 C8 D8 經濟部中央標準局貝工消費合作社印製 六、 申請專利範圍 1 I 1 2 • 如 丰 請 專 利 範 園 第 1 1 項 的 半 導 體 裝 置 9 其 中 1 1 在 該 半 導 體 層 內 的 該 物 質 的 濃 度 在 2 X 1 0 1 7 到 1 1 2 X 1 0 1 S 丨原 子 / C m 3的範圍內 0 -N 1 I 請 1 | 1 3 • 如 串 請 專 利 範 園 第 9 項 或 第 1 1 項 的 半 導 體 裝 先 閱 1 I 置 讀 1 t > 其 中 電 流 在 該 通 道 區 域 內 的 流 動 沿 著 該 通 道 長 度 0 背 1¾ 1 I 之 1 1 4 • 如 丰 請 專 利 範 圍 第 1 1 項 的 半 導 體 裝 置 9 其 中 意 1 I 該 m 晶 體 形 成 在 玻 璃 基 體 上 〇 事 1一 1 1 1 5 • —- 種 用 於 活 性 矩 陣 顯 示 裝 的 絕 緣 閘 極 場 效 髦 填 % 本 裝 晶 體 > 包 括 - 頁 、"WX 1 1 形 成 在 —. 基 體 的 絕 緣 表 面 上 的 包 含 矽 的 通 道 半 導 體 層 1 1 1 > 源 極 及 汲 極 9 該 通 道 半 導 體 層 介 於 其 間 1 訂 I 與 該 通 道 半 導 體 層 相 鄰 設 置 且 直 接 接 觸 的 閘 極 絕 緣 層 1 1 | » 及 1 1 相 鄰 於 該 通 道 半 導 體 層 設 置 用 以 該 閘 極 絕 緣 層 1 置 於 其 1 1 間 的 閘 電 極 9 ,1 泳 1 其 中 該 通 道 半 導 體 層 具 有 結 晶 結 構 且 摻 雜 有 可 促 進 矽 \ 1 1 的 晶 化 的 元 素 , 該 元 素 是 從 由 A 1 > G a 9 I η , T 1 y 1 I S C , Y ΛΜΗ 彌 系 元 素 , C , G e 9 S η , P b 9 T i 9 1 I Z r 9 Η f > N A S 9 S b » B ί 9 V 9 N b 9 Z η 及 1 1 I T a 所 組 成 的 族 群 中 選 擇 〇 1 1 1 6 • 如 丰 請 專 利 範 園 第 1 5 項 的 絕 緣 閘 極 場 效 電 晶 1 1 髏 > 其 中 在 該 通 道 半 導 體 厝 內 的 該 元 素 的 澳 度 在 1 1 2 X 1 0 1 7 到 2 X 1 0 1 9 原 子 / C ΤΤ1 3的範園內。 1 1 本紙張尺度適用中國國家標準(CNS ) M規格(210X 297公釐) 274634 as B8 C8 D8 經濟部中央樣準局員工消費合作社印策 六、 申請專利範圍 1 1 1 7 ♦ 一 種 用 於活 性 矩 陣 顯 示 裝 置 的 絕 緣 閘 極 場 效 電 1 1 晶 體 9 包 括 • 1 1 包 含 矽 的 通 道 半 導 體 層 ✓-s. 1 1 請 1 1 源 極 及 汲 極 9 該 通 道 半 導 體 層 介 於 其 間 ; 先 閱 1 1 讀 1 1 與 該 通 道 半 導 髏 層 相 鄰 設 置 且 直 接接 觸 的 閘 極 絕 緣 層 背 1 1 之 1 » 及 注 意 1 1 事 1 相 鄰 於 該 通 道 半 導 體 層 設 置 且 以 該 閘 極絕 緣 層 置 於 其 ! 填 間 的 閘 電 極 J 本 裝 I 其 中 該 通 道 半 導 體 層 摻 雜 有 可 促 進 矽 的 晶 >(匕 的-元 素 9 頁 1 1 該 元 素 是 從 由 B > A 1 9 G a 9 I η , T 1 9 S C Y 9 1 1 鑭 系 元 素 9 C , G e 9 S Π 9 P b 9 T 1 9 Z r , Η f ) 1 1 N , P A S 9 S b , B V Ν b Z η 及 T a 所 組 訂 1 成 的 族 群 中 選 擇 5 且 該 通 道 半 導 體 層 包 括 延 伸 於 與 其 通 道 1 1 I 長 度 平 行 的 方 向 上 的 晶 體 0 1 1 J 1 8 如 丰 請 專 利 範 園 第 1 7 項 的 絕 緣 閘 極 場 1 效 電 晶 1 1 體 1 其 中 在 該 通 道 半 導 體 層 內 的 該 元 素 的 濃 度 在 妹 1 2 X 1 0 1 7 到 2 X 1 9 1 9 原 子 / C m 3的範園內< ί 1 I 1 9 • — 種 用 於 活 性 矩 陣 顯 示 裝 置 的 絕 緣 閘 極 場 效 電 1 I 晶 體 9 包 括 • 1 1 包 含 矽 的 通 道 半 導 體 層 1 1 1 源 極 及 汲 極 f 該 通 道 半 導 體 層 介 於 其 間 參 1 1 與 該 通 道 半 導 體 層 相 鄰 設 置 且 直 接 接 觸 的 閘 極 絕 緣 層 1 1 • 1 及 1 I 相 鄰 於 該 通 道 半 導 體 m 設 置 且 以 該 閘 極 絕 緣 層 置 於 其 1 1 1 本紙張尺度適用中國國家梯準(CNS ) A4規格(2I0X 297公釐) 274634 C8 D8 經濟部中央標準局貞工消費合作社印製 六、 申請專利範圍 1 I 間 的 閘 電 極 » 1 1 其 中 該 通 道 半 導 體 層 摻 雜 有 可 促進矽 的 晶 化 的 元 素 , 1 1 該 元 素 是 從 由 Β 9 A 1 9 G a 9 I η 9 T 1 9 S C > Y 9 I I 請 1 1 鑭 系 元 素 9 C 9 G e S η 9 Ρ b 9 T 1 > Z r > Η f 9 kj 閱 1 1 讀 1 I N , Ρ 9 A S 9 S b 9 B i 9 V 9 Ν b 9 Z η 及 τ a 所 組 背 1 I 之 1 成 的 族 群 中 選 擇 9 且 該 通 道 半 導 髏 層 包 括 延 伸 於 與 其 通 道 意 1 Ψ 1 長 度 垂 直 的 方 向 上 的 晶 體 〇 JIL 1 2 0 • 如 丰 請 專 利 範 園 第 1 9 項 的 絕 緣 閘 極 場 效 電 晶 填 % 本 裝 體 9 其 中 在 該 通 道 半 導 體 層 內 的 該 元 素 的 濃 度 在 i '•w·· 1 1 2 X 1 0 1 7 到 2 X 1 0 1 9 原 子 / C m 3的範圍內 5 1 1 2 1 — 種 半 導 體 裝 置 , 包 括 1 1 具 有 絕 緣 表 面 的 基 體 : 訂 I 形 成 在 該 絕 緣 表 面 上 的 P — 通 道 型 絕 緣 閘 極 場 效 電 晶 1 1 I 體 及 1 1 形 成 在 該 絕 緣 表 面 上 且 以 互 補 形 狀 連 接 於 該 P 一 通 道 ! 1 電 晶 髏 的 η 一 通 道 型 絕 緣 閘 極 場 效 電 晶 體 9 Λ :-,卜 1 其 中 該 電 晶 體 的 每 一 個 均 具 有 結 晶 通 道 半 導 體 層 9 摻 1 1 雜 有 可 促 進 該 半 導 體 層 的 晶 化 的 元 素 9 該 元 素 是 從 由 A 1 1 I , G a 9 I η 9 Τ 1 J S C 9 Υ 9 鑭 系 元 素 9 C G e 9 1 1 I S η 9 P b $ Τ i 9 Z r y Η f 9 N A S 9 S b 9 Β i 1 1 > V 9 N b 9 Ζ η 及 T a 所 組 成 的 族 群 中 選 擇 9 且 1 1 其 中 該 電 晶 體 的 該 通 道 半 導 體 層 均 包 括 延 伸 於 與 其 通 1 1 道 長 度 平 行 的 方 向 上 的 矽 晶 體 〇 1 I 2 2 • 一 種 製 造 用 於 活 性 矩 陣 液 晶 裝 置 的 半 導 髏 裝 置 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A8 B8 C8 ___ D8 六、申請專利範圍 的方法,包括之步騄爲: 在一表面上形成包含矽的非單晶結晶半導體層: 將從由A1 ,Ga, In,Tl ,Sc,Y,緬系元 As,Sb,Β ί ,V,Nb,Zn及Ta所組成的族群 中選擇的可促進矽的晶化的元素引入該半導體層的至少一 部份內; 在該引入之後,熱晶化該半導體層;及 在該晶化之後,在該半導體層的一部份內形晈該半導 體裝置的活性面域; 其中半導體層的該部份包括延伸於大致平行於該裝置_ 的電流要通過的方向的方向上的晶體。 2 3 .如申請專利範圍第2 2項的方法,其中該晶體 爲圃柱或針狀的形式。 2 4 .如申請專利範圍第2 2項的方法,其中在該通 I 道半導體層內的該元素的澳度在2 X 1 〇 17到2 X 1 π 19 原子/ cm 3的範圍內。 經濟部中央標準局男工消費合作社印製 I - - 1^1 1^1 In - -II >^^1*Rm 1^1 - - - In ^!ψ U3. 、va (請先閱讀背面之注意事氣填寫本頁) 2 5 . —種製造用於活性矩陣液晶裝置的半導體裝置 的方法,包括之步驟爲: 在一表面上形成非單晶結晶矽半導體層: 將從由A1 ,Ga, In,Tl ,Sc,Y,鑭系元 素,C,Ge,Sn,Pb,Ti,2;r,Hf,N, As,Sb,Bi ,V,Nb,Zn及Ta所組成的族群 中選擇的可促進矽的晶化的元索引入該半導體層的至少一 本紙張尺度適用中國國家標準(CNS〉A4規格(210Χ297公釐) 蛵濟部中央棣準局貝工消費合作社印製 274634 B8 C8 D8 六、申請專利範圍 部份內; 在 該 引 入 之 後 9 熱 晶 化 該 半 導 髏 層 • * 在 該 熱 晶 化 之 後 藉 使 用 光 線 再 晶 化 該 半 導 體 層 : 及 在 該 再 晶 化 之 後 在 該 半 導 體 層 的 一 部 份 內 形 成 該 半 導 體 裝 置 的 活 性 區 域 f 其 中 半 導 體 層 的 該 部 份 包 括 延 伸 於 大 致 平 行 於 該 裝 置 的 電 流 要 通 過 的 方 向 的 方 向 上 的 晶 體 0 2 6 • 如 丰 請 專 利 範 園 第 2 5 項 的 方 法 其 中 該 晶 體 爲 園 柱 或 針 狀 的 形 式 Ο * 2 7 • 如 丰 請 專 利 範 圍 第 2 5 項 的 方 法 其 中 在 該 通 道 半 導 體 層 內 的 該 元 索 的 濃 度 在 2 X 1 0 17 到 2 X 1 0 1 9 原 子 / C m 3的範園內£ > 2 8 • 如 申 請 專 利 範 圍 第 2 5 項 的 方 法 , 其 中 該 光 線 是 從 燈 射 出 0 2 9 • 如 串 請 專 利 範 園 第 2 5 項 的 方 法 9 其 中 1 該 光 線 爲 雷 射 光 線 0 3 0 • — 種 製 造 用 於 活 性 矩 陣 液 晶 裝 e 的 半 導 體 裝 置 的 方 法 , 包 括 之 步 願 爲 • 在 表 面 上 形 成 包 含 矽 的 非 單 晶 結 晶 半 導 體 層 * 將 從 由 B > A 1 9 G a 9 I η > T 1 j S C 9 Y > 鑭 系 元 素 9 C ) G e 9 S η 9 P b > Τ 1 » Z r » Η f N > P A S 9 S b > B i 9 V 9 Ν b Z η 及 T a 所 組 成 的 族 群 中 選 擇 的 可 促 進 矽 的 晶 化 的 元 素 引 入 該 半 導 體 層 的 至少一部份內: (請先閲讀背面之注意事項埃寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A8 B8 C8 D8 __ 夂、申請專利範圍 在該引入之後,熱晶化該半導髏層:及 在該半導體層的一部份內形成該半導體裝置的活性面 域: 其中半導體層的該部份包括延伸於大致垂直於該裝置 的電流要通過的方向的方向上的晶髏° 3 1 .如申請專利範圍第3 0項的方法,其中該晶體 爲圓柱或針狀的形式。 3 2 .如申請專利範園第3 0項的方法,其中在該通 道半導體層內的該元素的濃度在2 X 1 〇 17到2 0 1S 原子/ c m3的範圍內。 3 3 . —種製造用於活性矩陣液晶裝置的半導體裝置 的方法,包括之步驟爲: 在一表面上形成非單晶結晶矽半導體層; 將從由A1 ,Ga, In,Tl ,Sc,Y,鑭系元 素,C,Ge,Sn,Pb,Ti,Zr,Hf,N, i 經濟部中央標準局員工消费合作社印製 ^^^^1 tm i Hat m —^^1« n^i —Bl^i ^^^^1 TJ (請先閱讀背面之注意事¾%寫本頁) As,Sb,Bi ,V,Nb,Zn及Ta所組成的嫉群 中選擇的可促進矽的晶化的元素引入該半導體層的至少一 部份內; 在該引入之後,熱晶化該半導體層: 在該熱晶化之後藉使用光線再晶化該半導體層:及 在該半導體層的一部份內形成該半導體裝置的活性區 域; 其中半導體層的該部份包括延伸於大致垂直於該裝置 的《流要通過的方向的方向上的晶體。 本紙張又度適用中國國家標準(CNS ) A4現格(210X297公釐) A8 B8 C8 D8 274634 申請專利範圍 3 4 .如申請專利範園第3 3項的方法,其中該晶體 爲園柱或針狀的形式。 3 5 .如申請專利範圍第3 3項的方法,其中在該通 道半導體層內的該元素的濃度在2 X 1 〇 到2 X 1 〇 I9 原子/ c m 3的範園內。 3 6 .如申請專利範圍第3 3項的方法,其中該光線 是從燈射出。 3 7 .如申請專利範圍第3 4項的方法,其中該光線 爲雷射光線。 (請先閣讀背面之注意事項¾寫本頁) 、-° Γ 經濟部中央標準局負工消費合作社印製 本紙張尺度逋用中國國家樣率(CNS ) A4说格(210X 297公釐) 10
TW083105018A 1993-06-12 1994-06-01 TW274634B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16611593A JP3450376B2 (ja) 1993-06-12 1993-06-12 半導体装置の作製方法

Publications (1)

Publication Number Publication Date
TW274634B true TW274634B (zh) 1996-04-21

Family

ID=15825309

Family Applications (1)

Application Number Title Priority Date Filing Date
TW083105018A TW274634B (zh) 1993-06-12 1994-06-01

Country Status (5)

Country Link
US (3) US5808321A (zh)
JP (1) JP3450376B2 (zh)
KR (2) KR100291969B1 (zh)
CN (4) CN100399125C (zh)
TW (1) TW274634B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194254B1 (en) 1993-08-27 2001-02-27 Semiconductor Energy Laboratories Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709907B1 (en) * 1992-02-25 2004-03-23 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
KR100355938B1 (ko) 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US6090646A (en) 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6713330B1 (en) 1993-06-22 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US6730549B1 (en) 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JPH0730125A (ja) * 1993-07-07 1995-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3221473B2 (ja) 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6974763B1 (en) 1994-04-13 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Method of forming semiconductor device by crystallizing amorphous silicon and forming crystallization promoting material in the same chamber
KR100279217B1 (ko) * 1994-04-13 2001-02-01 야마자끼 순페이 반도체 장치 형성 방법, 결정성 반도체 막 형성 방법, 박막 트랜지스터 형성 방법 및 반도체 장치 제조 방법
JPH0869967A (ja) 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH08153879A (ja) * 1994-11-26 1996-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR0144643B1 (ko) * 1994-12-28 1998-08-17 심상철 금속흡착법에 의한 다결정 규소박막의 제조방법
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JPH08330226A (ja) * 1995-05-31 1996-12-13 Semiconductor Energy Lab Co Ltd 半導体の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6180439B1 (en) 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6063654A (en) * 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
US6100562A (en) * 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
WO1997037768A1 (en) * 1996-04-10 1997-10-16 The Penn State Research Foundation MODIFYING SOLID CRYSTALLIZATION KINETICS FOR A-Si FILMS
US5792700A (en) * 1996-05-31 1998-08-11 Micron Technology, Inc. Semiconductor processing method for providing large grain polysilicon films
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
US6011275A (en) * 1996-12-30 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3645387B2 (ja) * 1996-12-30 2005-05-11 株式会社半導体エネルギー研究所 半導体回路
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JP3844561B2 (ja) 1997-06-10 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6501094B1 (en) * 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JPH11145056A (ja) * 1997-11-07 1999-05-28 Sony Corp 半導体材料
JPH11204434A (ja) * 1998-01-12 1999-07-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4489201B2 (ja) * 1998-02-18 2010-06-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6482684B1 (en) 1998-03-27 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a TFT with Ge seeded amorphous Si layer
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
US6451637B1 (en) * 1998-07-10 2002-09-17 L.G. Philips Lcd Co., Ltd. Method of forming a polycrystalline silicon film
US6582996B1 (en) * 1998-07-13 2003-06-24 Fujitsu Limited Semiconductor thin film forming method
US7153729B1 (en) * 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7294535B1 (en) 1998-07-15 2007-11-13 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7282398B2 (en) * 1998-07-17 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device and method of fabricating the same
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP2000058839A (ja) 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2000174282A (ja) 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
KR100333276B1 (ko) * 1999-05-20 2002-04-24 구본준, 론 위라하디락사 액정표시장치의 tft 및 그 제조방법
WO2001002902A1 (en) * 1999-07-02 2001-01-11 Three-Five Systems, Inc. Methods and apparatus for a display compatible with a wide range of liquid crystal materials
KR100303142B1 (ko) 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
US6472232B1 (en) 2000-02-22 2002-10-29 International Business Machines Corporation Semiconductor temperature monitor
US6953716B2 (en) * 2000-05-01 2005-10-11 The Hong Kong University Of Science And Technology Polysilicon material and semiconductor devices formed therefrom
US6954747B1 (en) * 2000-11-14 2005-10-11 Microsoft Corporation Methods for comparing versions of a program
US6770518B2 (en) * 2001-01-29 2004-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
SG114529A1 (en) * 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
SG114530A1 (en) 2001-02-28 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
JP2002270507A (ja) * 2001-03-14 2002-09-20 Hitachi Cable Ltd 結晶シリコン層の形成方法および結晶シリコン半導体装置
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7253032B2 (en) * 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003078141A (ja) * 2001-09-05 2003-03-14 Sharp Corp 半導体装置及びその製造方法と携帯電子機器
JP4141138B2 (ja) * 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
CN100365827C (zh) * 2002-03-25 2008-01-30 株式会社液晶先端技术开发中心 薄膜晶体管、电路装置及液晶显示器
JP4329312B2 (ja) * 2002-07-02 2009-09-09 株式会社日立製作所 薄膜半導体装置、その製造方法及び画像表示装置
JP3890270B2 (ja) * 2002-07-19 2007-03-07 Nec液晶テクノロジー株式会社 薄膜トランジスタの製造方法
KR100534577B1 (ko) * 2002-11-05 2005-12-07 삼성에스디아이 주식회사 특성이 우수한 디스플레이 디바이스
JP2004172331A (ja) * 2002-11-20 2004-06-17 Ushio Inc 電気伝導性制御方法
JP4059095B2 (ja) * 2003-02-07 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、電気光学装置、電子機器
KR100496297B1 (ko) * 2003-03-06 2005-06-17 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 평판표시장치
KR100496300B1 (ko) * 2003-04-02 2005-06-17 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 평판표시장치
TWI233689B (en) * 2003-04-14 2005-06-01 Samsung Electronics Co Ltd Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same
JP2005123571A (ja) * 2003-09-22 2005-05-12 Sanyo Electric Co Ltd トランジスタ基板、表示装置及びそれらの製造方法
US7964925B2 (en) * 2006-10-13 2011-06-21 Hewlett-Packard Development Company, L.P. Photodiode module and apparatus including multiple photodiode modules
JP4869564B2 (ja) * 2003-11-28 2012-02-08 新日本無線株式会社 窒化物半導体装置及びその製造方法
US8314420B2 (en) * 2004-03-12 2012-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device with multiple component oxide channel
CN1691277B (zh) * 2004-03-26 2010-05-26 株式会社半导体能源研究所 用于制造半导体器件的方法
US7847301B2 (en) * 2004-12-08 2010-12-07 Agilent Technologies, Inc. Electronic microcircuit having internal light enhancement
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7507648B2 (en) * 2005-06-30 2009-03-24 Ramesh Kakkad Methods of fabricating crystalline silicon film and thin film transistors
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
WO2007110940A1 (ja) * 2006-03-29 2007-10-04 Fujitsu Limited 半導体装置及びその製造方法
US7449377B2 (en) 2006-05-30 2008-11-11 Chunghwa Picture Tubes, Ltd. Method of fabricating poly silicon layer
CN101423907B (zh) * 2007-10-29 2010-12-22 北京有色金属与稀土应用研究所 锡锗砷合金及其制备方法和应用
US20090124065A1 (en) * 2007-11-13 2009-05-14 Varian Semiconductor Equipment Associates, Inc. Particle beam assisted modification of thin film materials
US20090174676A1 (en) 2008-01-04 2009-07-09 Apple Inc. Motion component dominance factors for motion locking of touch sensor data
CN101236905B (zh) * 2008-03-05 2010-10-13 浙江大学 一种在CdZnTe衬底上制备Ⅳ-Ⅵ族半导体单晶薄膜的方法
CN101748307B (zh) * 2008-12-19 2012-07-25 北京有色金属与稀土应用研究所 金砷合金材料及其制备方法
KR20120073727A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
JP6083783B2 (ja) * 2012-06-12 2017-02-22 猛英 白土 半導体装置及びその製造方法
CN103594419B (zh) * 2012-08-16 2018-02-13 中国科学院微电子研究所 半导体器件制造方法
US9336723B2 (en) 2013-02-13 2016-05-10 Apple Inc. In-cell touch for LED
KR101984443B1 (ko) 2013-12-13 2019-05-30 애플 인크. 자기-정전용량성 터치 센서를 위한 통합된 터치 및 디스플레이 아키텍처
KR101507381B1 (ko) * 2014-02-26 2015-03-30 주식회사 유진테크 폴리실리콘 막의 성막 방법
WO2015178920A1 (en) * 2014-05-22 2015-11-26 Onamp Research Llc Panel bootstrapping architectures for in-cell self-capacitance
US10705658B2 (en) 2014-09-22 2020-07-07 Apple Inc. Ungrounded user signal compensation for pixelated self-capacitance touch sensor panel
US10712867B2 (en) 2014-10-27 2020-07-14 Apple Inc. Pixelated self-capacitance water rejection
CN107209602B (zh) 2015-02-02 2020-05-26 苹果公司 柔性自电容和互电容触摸感测系统架构
CN109564485B (zh) 2016-07-29 2022-04-01 苹果公司 具有多电源域芯片配置的触摸传感器面板
CN106298460B (zh) * 2016-10-18 2018-08-28 中国工程物理研究院激光聚变研究中心 基于表面温度精确测定的GaAs衬底氧化膜脱附方法及其表面平整化方法
US11157109B1 (en) 2019-09-06 2021-10-26 Apple Inc. Touch sensing with water rejection
US11662867B1 (en) 2020-05-30 2023-05-30 Apple Inc. Hover detection on a touch sensor panel

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE28385E (en) 1968-03-20 1975-04-08 Method of treating semiconductor devices
US3556880A (en) 1968-04-11 1971-01-19 Rca Corp Method of treating semiconductor devices to improve lifetime
US3783049A (en) 1971-03-31 1974-01-01 Trw Inc Method of platinum diffusion
DE2508802A1 (de) * 1975-02-28 1976-09-09 Siemens Ag Verfahren zum abscheiden von elementarem silicium
US4231809A (en) 1979-05-25 1980-11-04 Bell Telephone Laboratories, Incorporated Method of removing impurity metals from semiconductor devices
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS61102628A (ja) * 1984-10-25 1986-05-21 Sony Corp 液晶表示装置
GB8504725D0 (en) * 1985-02-23 1985-03-27 Standard Telephones Cables Ltd Integrated circuits
JPH0732123B2 (ja) 1985-11-20 1995-04-10 日本電気株式会社 半導体装置用基板の製造方法
US4868014A (en) * 1986-01-14 1989-09-19 Canon Kabushiki Kaisha Method for forming thin film multi-layer structure member
US4755865A (en) * 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPS63221678A (ja) 1987-03-10 1988-09-14 Sharp Corp 薄膜トランジスタの製造方法
JPS641273A (en) 1987-06-23 1989-01-05 Nec Corp Manufacture of polycrystalline silicon thin film transistor
US5225355A (en) 1988-02-26 1993-07-06 Fujitsu Limited Gettering treatment process
JPH02140915A (ja) * 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
JPH02224326A (ja) 1989-02-27 1990-09-06 Fuji Electric Co Ltd 半導体装置の製造方法
EP0390608B1 (en) 1989-03-31 1999-06-09 Canon Kabushiki Kaisha Method for forming semiconductor thin-film and resulting semiconductor thin-film
JPH02260524A (ja) 1989-03-31 1990-10-23 Canon Inc 結晶性半導体膜及びその形成方法
US5242507A (en) * 1989-04-05 1993-09-07 Boston University Impurity-induced seeding of polycrystalline semiconductors
US5075259A (en) 1989-08-22 1991-12-24 Motorola, Inc. Method for forming semiconductor contacts by electroless plating
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JPH03257818A (ja) * 1990-03-07 1991-11-18 Seiko Epson Corp 半導体装置の製造方法
US5252507A (en) * 1990-03-30 1993-10-12 Tactical Fabs, Inc. Very high density wafer scale device architecture
JPH03291972A (ja) * 1990-04-09 1991-12-24 Ricoh Co Ltd Mos型薄膜トランジスタ
US5318919A (en) * 1990-07-31 1994-06-07 Sanyo Electric Co., Ltd. Manufacturing method of thin film transistor
JPH0491425A (ja) 1990-08-02 1992-03-24 Fujitsu Ltd 半導体装置の製造方法
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH04139728A (ja) * 1990-10-01 1992-05-13 Canon Inc 多結晶電界効果トランジスタの製造方法
JP3103385B2 (ja) * 1991-01-25 2000-10-30 株式会社東芝 ポリシリコン薄膜半導体装置
US5298455A (en) * 1991-01-30 1994-03-29 Tdk Corporation Method for producing a non-single crystal semiconductor device
GB9114018D0 (en) 1991-06-28 1991-08-14 Philips Electronic Associated Thin-film transistor manufacture
JPH0541519A (ja) * 1991-08-06 1993-02-19 Fuji Xerox Co Ltd 薄膜トランジスタおよびその製造方法
JPH0567635A (ja) * 1991-09-09 1993-03-19 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5244819A (en) 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
JPH05211116A (ja) 1991-11-19 1993-08-20 Nec Corp 結晶化方法
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US5288662A (en) 1992-06-15 1994-02-22 Air Products And Chemicals, Inc. Low ozone depleting organic chlorides for use during silicon oxidation and furnace tube cleaning
US5300187A (en) 1992-09-03 1994-04-05 Motorola, Inc. Method of removing contaminants
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5491107A (en) * 1993-01-21 1996-02-13 Micron Technology, Inc. Semiconductor processing method for providing large grain polysilicon films
JP3662263B2 (ja) 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JPH06349735A (ja) 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3291972B2 (ja) * 1995-05-16 2002-06-17 ソニー株式会社 液晶表示装置およびその製造方法
US5893949A (en) 1995-12-26 1999-04-13 Xerox Corporation Solid phase epitaxial crystallization of amorphous silicon films on insulating substrates
JP3725266B2 (ja) 1996-11-07 2005-12-07 株式会社半導体エネルギー研究所 配線形成方法
JP4282778B2 (ja) 1997-08-05 2009-06-24 株式会社半導体エネルギー研究所 半導体装置
JPH11233788A (ja) 1998-02-09 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194254B1 (en) 1993-08-27 2001-02-27 Semiconductor Energy Laboratories Co., Ltd. Semiconductor device and method for manufacturing the same
US6482686B1 (en) 1993-08-27 2002-11-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US7045819B2 (en) 1993-08-27 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7410849B2 (en) 1993-08-27 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7875508B2 (en) 1993-08-27 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8133770B2 (en) 1993-08-27 2012-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP3450376B2 (ja) 2003-09-22
US5923997A (en) 1999-07-13
CN1149682C (zh) 2004-05-12
CN1101169A (zh) 1995-04-05
KR100291969B1 (ko) 2001-10-24
CN1360338A (zh) 2002-07-24
CN1645198A (zh) 2005-07-27
KR100420230B1 (ko) 2004-03-03
CN1360349A (zh) 2002-07-24
CN100399125C (zh) 2008-07-02
JPH06349734A (ja) 1994-12-22
CN1197164C (zh) 2005-04-13
US6376860B1 (en) 2002-04-23
CN1078387C (zh) 2002-01-23
US5808321A (en) 1998-09-15

Similar Documents

Publication Publication Date Title
TW274634B (zh)
TW260805B (zh)
CN100379023C (zh) 使用单畴区的半导体器件
TW267257B (en) Semiconductor device and method thereof
TW280943B (zh)
TW278220B (zh)
US5932893A (en) Semiconductor device having doped polycrystalline layer
TW295703B (zh)
KR0183063B1 (ko) 반도체장치 및 그 제조방법
TW272319B (zh)
CN100388636C (zh) 半导体薄膜及其制造方法以及半导体器件及其制造方法
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
KR20040041074A (ko) 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법
KR0180573B1 (ko) 반도체 장치 및 그 제작방법
JP3768260B2 (ja) トランスファゲイト回路
JP4360798B2 (ja) 半導体膜およびその製造方法、ならびに半導体装置、その製造方法および半導体製造装置
US8816437B2 (en) Semiconductor device and method for manufacturing same
KR100860008B1 (ko) 디렉셔널 결정화 방법을 이용한 평판 디스플레이 소자와그의 제조방법, 반도체 소자와 그의 제조방법
JP3672799B2 (ja) 半導体装置の作製方法
JP3626073B2 (ja) 半導体装置作製方法
JP3207637B2 (ja) 半導体装置及びその作製方法
JP3949682B2 (ja) 半導体装置の作製方法
JP3918068B2 (ja) 半導体装置及びその作製方法
JP3999233B2 (ja) 薄膜トランジスタの作製方法
JP3664742B2 (ja) 薄膜トランジスタの作製方法

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent