JP2005123571A - トランジスタ基板、表示装置及びそれらの製造方法 - Google Patents

トランジスタ基板、表示装置及びそれらの製造方法 Download PDF

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Abstract

【課題】従来のレーザアニール法により結晶化された多結晶シリコンは、移動度が等方性を有するので、画素内に移動度が異なるトランジスタを配置する場合に、一方のトランジスタサイズを他方のトランジスタサイズと比較して極端に大きくしなければならなかった。このため、トランジスタが占める面積が大きくなり、開口率を下げていた。
【解決手段】横方向に結晶させた多結晶シリコンをトランジスタの半導体層として用いる。この多結晶シリコンの移動度は異方性を有するので、一方のトランジスタの導電方向と他方のトランジスタの導電方向を異ならせることによって、同層の半導体層を用いながらも移動度の異なるトランジスタを得ることができる。
【選択図】 図１

Description

本発明は、複数のトランジスタを用いたトランジスタ基板、表示装置及びそれらの製造方法に関する。
近年、ＥＬ（Electro Luminescence）素子を用いたＥＬ表示装置が、新しい表示装置として注目されている。特に、画素を選択するスイッチング用薄膜トランジスタ（Ｓ−ＴＦＴ）と、そのスイッチングトランジスタの出力に応じてＥＬ素子を駆動するための電力を供給する駆動用薄膜トランジスタ（Ｄ−ＴＦＴ）を各画素内に有するアクティブマトリクス型のＥＬ表示装置は、より高精細な画像を表示することができる。
図１２は、一般的なＥＬ表示装置の概略図である。複数のゲート信号線１５１、ドレイン信号線１５２ならびに電源線１５３とが配置され、これらの信号線及び電源線に囲まれた画素がマトリクス状に形成されている。その画素内にＳ−ＴＦＴ１１０、Ｄ−ＴＦＴ１２０及び補助容量Ｓｃが配置されている。
図１３は、従来のＥＬ表示装置の一画素を示す平面図である。直列に接続される２つのＳ−ＴＦＴ１１０、及び保持容量電極線１５４ならびに保持容量電極１５５の一部が、ＥＬ素子の発光が視認される発光領域Eとゲート電極１１４の間に配置されている。２つのＳ−ＴＦＴ１１０のゲート電極１１４が、ゲート信号線１５１にそれぞれ接続されている。ドレイン信号線１５２側のＳ−ＴＦＴ１１０のドレイン領域１１２ｄが、ドレイン信号線１５２に接続されている。ドレイン信号線１５２にチャネル領域１１２ｃを介して接続されているＳ−ＴＦＴ１１０のソース領域１１２ｓが、保持容量電極線１５４との間で容量をなす保持容量電極１５５に接続されている。さらに、Ｓ−ＴＦＴ１１０のソース領域１１２ｓが、Ｄ−ＴＦＴ１２０のゲート電極１２４に接続されている。Ｄ−ＴＦＴ１２０のソース領域１２２ｓが、電源線１５３に接続されている。また、Ｄ−ＴＦＴ１２０のドレイン領域１２２ｄが、ドレイン電極１２６を介してＥＬ素子の画素電極１６１に接続されている。また、保持容量電極線１５４は、Ｓ−ＴＦＴ１１０のソース領域１１２ｓに接続された保持容量電極１５５を兼ねた半導体層１１２に対向するように形成されている。これにより、保持容量電極線１５４と保持容量電極１５５との間で電荷を蓄積して保持容量Ｓｃを成している。
図１４は、図１３のＢ−Ｂ’断面図である。基板１３０上に、絶縁膜１１１及び多結晶シリコンや微結晶シリコン（非単結晶シリコン）層からなる半導体層１２２が形成され、その上にゲート絶縁膜１１３及びゲート電極１２４が形成されている。なお、半導体層１２２には、ドレイン領域１２２ｄ、ソース領域１２２ｓ及びその間に位置するチャネル長Ｌｄ０のチャネル領域１２２ｃが設けられている。さらに、ソース領域１２２ｓ及びドレイン領域１２２ｄに対応する位置にそれぞれコンタクトホールを有する層間絶縁膜１１５が形成されている。このコンタクトホールを通して、金属からなるドレイン電極１２６と、駆動電源線１５３に接続されたソース電極１２８と、が配置されている。その上に、表面を平坦にするための有機樹脂からなり、ドレイン電極に対応する位置にコンタクトホールを有する平坦化膜１１７が積層されている。そのコンタクトホールを通して、ドレイン電極１２６に接続した画素電極１６１、ホール輸送層１６２と発光層１６３と電子輸送層１６４との３層からなる発光素子層１６５、対向電極１６６がこの順に形成されている。ここで、ホール輸送層１６２と画素電極１６１の間には、絶縁樹脂からなる第２平坦化膜１６７が積層形成されており、画素電極１６１上に設けられる開口部によって、画素電極１６１が露出する領域を制限している。
特開２００２−１５７０２９号公報（主に図１０、図１１）
以上に述べたＥＬ表示装置においては、Ｓ−ＴＦＴ及びＤ−ＴＦＴという互いに異なる役割を担うTFTが必要とされる。このように２種類またはそれ以上のTFTを必要とするトランジスタ基板または表示装置においては、例えば電流供給能力など各TFTに求められる特性も異なる。
しかしながら、従来のTFTの半導体層を一様に結晶化すると、粒径平均がほぼ等しい、つまり、移動度が等しい非単結晶シリコンとなる。このような非単結晶シリコンを用いたTFTにおいて、TFTサイズ（チャネル幅、チャネル長）を共通にすると、当然ながら全てのTFTの移動度が等しくなる。従って、例えば特性の異なる複数のTFTを形成するために一方のTFTのみチャネル長を極端に長くすることにより、他方のTFTと比べて故意に駆動能力を落としたり、一方のTFTサイズを大きくすることによって他方のTFTより駆動能力を上げる必要があった。そのため、不必要にTFTが肥大化し、スペースを有効に使うことができなかった。
また、ＥＬ素子等の電流駆動型の発光素子は、電流が流れるほど劣化する傾向を示す。つまり、このような発光素子の長寿命化という観点において必要以上の電流を流すことは好ましくない。そこで図１２に示したように、ＥＬ素子に必要最小限の電流を供給するために、Ｄ−ＴＦＴ１２０のチャネル長Ｌｄ０をＳ−ＴＦＴ１１０のチャネル長と比較して極端に長くすることによってＤ−ＴＦＴ１２０に流れる電流を制限する必要がある。しかしながら、Ｄ−ＴＦＴ１２０のチャネル長Ｌｄ０を長くすると、上述のようにスペースの利用効率が低くなる。限られたスペースにTFT等のコンポーネントを配置する必要のある表示装置においては、表示領域のうち視認可能な領域として利用できる面積割合、つまり開口率が低くなるため、輝度や透過率の低下を招いていた。
そこで、本発明は以上の点を鑑みてなされ、以下のような特徴を有する。
請求項１に係る発明は、第１の方向に延在する第１のチャネル領域を有する第１のトランジスタと、第１の方向と交差する第２の方向に延在する第２のチャネル領域を有する第２のトランジスタを含むトランジスタ基板において、
第１及び第２のチャネル領域は同層の半導体層からなり、半導体層は、第１の方向における移動度と第２の方向における移動度が異なることを特徴とする。
請求項４に係る発明は、第１及び第２のチャネル領域は同層の半導体層からなり、半導体層は、第１の方向における粒界の数と第２の方向における粒界の数が異なることを特徴とする。
請求項７に記載の発明は、第１及び第２のチャネル領域は同層の半導体層からなり、半導体層は、第１の方向における平均結晶長と第２の方向における平均結晶長が異なることを特徴とする。
請求項１０に係る発明は、アクティブマトリクス型の表示装置において、
第１及び第２のチャネル領域は同層の半導体層からなり、半導体層の第１の方向における移動度が第２の方向における移動度より大きいことを特徴とする。
請求項１２に係る発明は、第１及び第２のチャネル領域は同層の半導体層からなり、半導体層の第１の方向における粒界の数が、第２の方向における粒界の数よりも少ないことを特徴とする。
請求項１４に係る発明は、第１及び第２のチャネル領域は同層の半導体層からなり、半導体層の第１の方向における平均結晶長が、第２の方向における平均結晶長よりも長いことを特徴とする。
請求項１７に係る発明は、第1のトランジスタ、第2のトランジスタ及び画素電極を有し、第1のトランジスタからの出力に応じて、前記第2のトランジスタを介して前記画素電極に電流が供給される表示装置の製造方法において、基板上に非晶質シリコンを積層する第1の工程と、 少なくとも前記第2のトランジスタのチャネル領域となる領域を覆い、第1のトランジスタのチャネルとなる領域を露出するキャップ膜を形成する第2の工程と、前記非晶質シリコンにレーザ照射をすることにより、前記非晶質シリコンを結晶化し、前記第1及び第2のトランジスタの半導体層となる非単結晶シリコンを形成する第3の工程と、を有し、前記第3の工程において、前記第2のトランジスタのチャネル領域は、前記キャップ膜を介して前記レーザ照射が行われることを特徴とする。
請求項２０に係る発明は、 基板上に第1のトランジスタ及び第2のトランジスタを有するトランジスタ基板の製造方法において、基板上に非晶質シリコンを積層する第1の工程と、少なくとも前記第2のトランジスタのチャネル領域となる領域を覆い、第1のトランジスタのチャネルとなる領域を露出するキャップ膜を形成する第2の工程と、前記非晶質シリコンにレーザ照射をすることにより、前記非晶質シリコンを結晶化し、前記第1及び第2のトランジスタの半導体層となる非単結晶シリコンを形成する第3の工程と、を有し、前記第3の工程において、前記第2のトランジスタのチャネル領域は、前記キャップ膜を介して前記レーザ照射が行われることを特徴とする。
請求項２３に記載の発明は、第1トランジスタ及び第2のトランジスタと、前記第2のトランジスタのソース領域に接続されている第1の信号線と、前記第2のトランジスタのドレイン領域に接続されている画素電極とを有し、前記第1のトランジスタのソース領域が前記第2のトランジスタのゲート電極に接続され、前記第1のトランジスタ出力に応じて、前記第1の信号線からの信号を前記第2のトランジスタを介して前記画素電極に供給する表示装置において、前記第1及び第2のチャネル領域の上には絶縁膜が共通に配置され、前記第2のトランジスタのチャネル領域と前記絶縁膜の間にキャップ膜が配置され前記第1のトランジスタのチャネル領域を構成する半導体層の粒径と前記第2のトランジスタのチャネル領域を構成する半導体層との粒径が異なることを特徴とする。
請求項２７に記載の発明は、基板上に第1のトランジスタ及び第2のトランジスタを有するトランジスタ基板において、前記第1及び第2のチャネル領域の上には絶縁膜が共通に配置され、前記第2のトランジスタのチャネル領域と前記絶縁膜の間にキャップ膜が配置され、前記第1のトランジスタのチャネル領域を構成する半導体層の粒径と前記第2のトランジスタのチャネル領域を構成する半導体層との粒径が異なることを特徴とする。
請求項１、４及び７の発明によれば、移動度に異方性を有する結晶状態にある物質をトランジスタの半導体層に用いることにより、同層の半導体層を用いつつも異なる移動度を有する複数種のトランジスタを１つのトランジスタ基板中に形成することができる。従って、移動度が異なる複数のトランジスタを必要とするトランジスタ基板において、極端に各トランジスタのサイズを異ならせる必要がないので、スペースを有効利用することができる。ゆえに、トランジスタを形成する領域を小さくでき、トランジスタ基板全体も小型化・高精細化が可能となる。
請求項１０、１２及び１４の発明によれば、移動度に異方性を有する結晶状態にある物質をトランジスタの半導体層に用いることにより、同層の半導体層を用いながらも異なる移動度を有する複数種のトランジスタを形成することができる。これにより、極端に各トランジスタのサイズを異ならせる必要がないので、スペースを有効利用することができ、高精細化が可能となる。特に、トランジスタが形成されている側から発光を視認する表示装置の場合は、発光領域として利用できる面積を大きくすることができ、いわゆる開口率を飛躍的に向上させることができる。
請求項２０及び２７の発明によれば、第２のＴＦＴのチャネル領域上に設けられるキャップ膜の存在により、第１及び第２のTFTの半導体層を一様に結晶化しても、第２のTFTのチャネル領域の非単結晶シリコンの粒径を第１のTFTのチャネル領域の非単結晶シリコンの粒径と異ならせることができる。ゆえに、同層の半導体層を用いながらも異なる異動度を有する複数種のTFTを１つの装置内に形成することができる。さらに、キャップ膜の存在により、チャネル領域とゲート電極の間の絶縁膜の厚みを異ならせることができるので、キャップ膜があるＴＦＴとないＴＦＴとで電流供給能力を意図的に変えることもできる。従って、電流供給能力が異なる複数のTFTを必要とする装置において、極端に各TFTのサイズを異ならせる必要がないので、スペースを有効利用することができる。ゆえに、トランジスタを形成する領域を小さくでき、トランジスタ基板全体も小型化・高精細化が可能となる。
請求項１７及び２３の発明によれば、上記請求項２０及び２８で述べた効果に加えて、TFTが形成されている側から発光を視認する表示装置の場合、開口率を飛躍的に向上させることができるため輝度や透過率を向上することができる。
以下、本発明の実施形態について説明する。
図１は、本発明の第１の実施の形態であるＥＬ表示装置の一画素を示す平面図である。以下、図１を用いてＥＬ表示装置の一画素の平面構造について説明する。なお、ＥＬ表示装置の概念図は図６と共通のものを用いることができる。
まず、ゲート信号線５１が水平方向に、ドレイン信号線５２及び複数の電源線５３が垂直方向に配置されている。直列に接続される２つのＳ−ＴＦＴ１０、及び保持容量電極線５４ならびに保持容量電極５５の一部が、ＥＬ素子の発光が視認される発光領域Eとゲート信号線５１の間に配置されている。
スイッチング素子である２つのＳ−ＴＦＴ１０のゲート電極１４が、ゲート信号線５１にそれぞれ接続されている。ゲート電極１４に覆われている半導体層１２の一部の領域はチャネル領域１２ｃとなり、各チャネル領域１２ｃを挟むようにしてソース領域１２ｓ及びドレイン領域１２ｄが配置されている。つまり、Ｓ−ＴＦＴ１０は図示されているＡの方向が導電方向となり、Ａ方向におけるチャネル領域１２ｃの長さがチャネル長Ｌｓとなる。また、ドレイン信号線５２に近い方のソース領域１２ｓはドレイン電極１６を介してドレイン信号線５２に接続されている。ドレイン信号線５２にチャネル領域１２ｃを介して接続されているＳ−ＴＦＴ１０のソース領域１２ｓは、保持容量電極５５に接続され、さらにコンタクトパッド１９を介して駆動用素子であるＤ−ＴＦＴ２０のゲート電極２４に接続されている。
Ｄ−ＴＦＴ２０の半導体層２２のうち、ゲート電極２４に覆われている領域がチャネル領域２２ｃとなり、このチャネル領域２２ｃを挟むようにしてソース領域２２ｓ及びドレイン領域２２ｄが配置されている。つまり、Ｄ−ＴＦＴ２０は図示されているＢの方向が導電方向となり、Ｂ方向におけるチャネル領域２２ｃの長さがチャネル長Ｌｄとなる。また、このソース領域２２ｓはソース電極２７を介して電源線５３に接続されており、ドレイン領域２２ｄはドレイン電極２６を介して有機ＥＬ素子の画素電極６１に接続されている。
保持容量電極線５４は、ゲート絶縁膜１３を介して、Ｓ−ＴＦＴ１０のソース領域１２ｓに接続された保持容量電極５５を兼ねた半導体層１２に対向するように形成されている。これにより、保持容量電極線５４と保持容量電極５５との間で電荷を蓄積して容量を成している。この容量は、Ｄ−ＴＦＴ２０のゲート電極２４に印加される電圧を保持する保持容量Ｓｃとなる。
本発明の特徴は、移動度が異方性を有する物質をトランジスタの半導体層とし、複数のトランジスタを異なる導電方向に配置することにより、同層の半導体層を用いながらも互いに異なる移動度を有するトランジスタが形成・配置されることにある。
このような移動度が異方性を有する物質として横方向に結晶を成長させたｐ−Ｓｉが考えられる。以下、このようなｐ−Ｓｉについて説明する。
図２は、第１のＴＦＴ１０及び第２のＴＦＴ２０の半導体層となるｐ−Ｓｉの結晶化状態を示す模式図である。図中に示された線は結晶と結晶の界面、つまり粒界を示している。粒界がＡ方向に長くＢ方向に短いという方向性をもって存在していることから、このｐ−Ｓｉは成長方向に異方性を有する横方向成長結晶であることがわかる。また、Ｓ−ＴＦＴ１０の導電方向であるＡ方向は、図中に示したように、結晶の長手方向、即ち粒界をまたぐ回数（粒界の数）が少ない方向に設定されている。一方、Ｄ−ＴＦＴ２０の導電方向であるＢ方向は、結晶の短手方向、即ち粒界の数が多い方向に設定されており、本実施の形態ではＡ方向に垂直である。
粒界の数が多いほどＴＦＴの移動度μは小さいので、Ｂ方向の粒界の数をＡ方向の粒界の数よりも意図的に多くすることによって、Ｂ方向に導電方向を有する第２のＴＦＴ２０の移動度μｄをＡ方向に導電方向を有する第１のＴＦＴ１０の移動度μｓよりも小さくすることができる。さらに、Ｌｓ＝Ｌｄであっても、各チャネル幅が極端に異ならなければμｓ＞μｄの関係を得ることができる。また、例えば、同じ導電方向に複数の第１のＴＦＴ１０を形成しても半導体層１２の導電方向において粒界をまたぐ回数が異なることがある。この場合、粒界の数の平均を取り、この平均が第２のＴＦＴ２０の粒界の数（第２のＴＦＴ基板側２０も複数ある場合は粒界の数の平均）よりも小さくなるようすれば良い。このとき、半導体層を含めたトランジスタの製造ばらつきを全体として小さくするためには、同じ種類のＴＦＴを全て同じ導電方向に配置することが好ましい。
一般的に、ＴＦＴの半導体層の導電方向の移動度をμ、ＴＦＴのチャネル幅をW及びチャネル長をＬとした場合、ＴＦＴに流れる電流Ｉとの関係は、以下のように表される。
（式１） Ｉ ∝ μ・W／Ｌ
この関係から、第２のＴＦＴ２０に従来のＴＦＴと同じ値の電流を流すには、移動度μｓが従来のＴＦＴの移動度μ０より変化した分（μｓ/μ０）、第２のＴＦＴのチャネル長Ｌｄ（Ｌｄ＝Ｌｄ０・μｓ/μ０）を変更すればよい。つまり、図２で示したような横方向成長結晶を用い、移動度が遅くなる方向にＢ方向を配置してμｓ＜μ０という関係を作ることにより、チャネル長Ｌｄを短くすることができる。
ここで、本発明に含まれるトランジスタの半導体層として用いる、横方向成長させたｐ−Ｓｉを形成する方法としては、以下の方法等が考えられる。
（１）ＣＬＣ（CW−Laser Lateral Crystallization）法
ＣＬＣ法とは、非晶質シリコンにＤＰＳＳ（Diode−Pumped Solid State）レーザを照射しレーザのスキャン方向に結晶を成長させる方法である。この方法によれば、レーザをスキャンすする速度を制御することによってスキャン方向の結晶長をより長くすることができる。
（２）ＳＥＬＡＸ（Selectively Enlarging Laser X’tallization）法
ＳＥＬＡＸ法とは、非晶質シリコンにエキシマレーザを照射して小粒径の多結晶シリコンを形成した後に、固体のパルスレーザを照射することによって、そのスキャン方向を長手方向とする多結晶シリコンを形成する方法である。
（３）ＳＬＳ（Sequential Lateral Solidification）法
ＳＬＳ法とは、非晶質シリコンにライン状のエキシマレーザを照射し、そのレーザの両短辺方向に横方向に長い結晶を成長させ、次にレーザ照射したときに成長する結晶とが少しずつ重なるようにすることによって、継続的に結晶を形成する方法である。（１）や（２）では低出力な固体レーザを用いるのに対し、ＳＬＳ法では固体レーザよりも出力が高いエキシマレーザを照射するため有用な手段であるといえる。
以上の方法等であれば、基板全面に対して一様にレーザを照射しても移動度に異方性がある半導体層を得ることができる。そして、粒界の数が少ない方向と第１のＴＦＴ１０の導電方向であるＡ方向とが平行になるように第１のＴＦＴ１０を配置し、そのＡ方向と第２のＴＦＴ２０の導電方向であるＢ方向とが垂直になるように第２のＴＦＴ２０を配置する。これにより、同層の半導体層を用いながらも移動度の異なるトランジスタを備えたＥＬ表示装置を得ることができる。より好ましい形態としては、粒界の数が最も少ない方向にＡ方向を配置し、粒界の数が最も多くなる方向にＢ方向を配置する。この形態によれば、大きな移動度が求められるトランジスタであるＳ−ＴＦＴ１０の移動度を最大にすることができ、且つ、小さな移動度で良いＤ−ＴＦＴ２０の移動度を最小にすることができるので、Ｓ−ＴＦＴ１０及びＤ−ＴＦＴ２０のトランジスタサイズを共に最小に形成することができる。
本実施の形態においては、上述のＳＬＳ法を用いることによって、従来の移動度が９０〜１００ｃm２/ＶｓであったＴＦＴを、上述のＡ方向に配置した場合は１００〜２５０ｃm２/Ｖｓ、Ｂ方向に配置した場合は４０〜８０ｃm２/Ｖｓにすることができた。すなわち、μｓ＝（約２.５〜６）×μｄという関係を得ることができた。従来のＳ−ＴＦＴとＤ−ＴＦＴのチャネル長の関係はＬｄ０＝（約３〜４）×Ｌｓ０であったから、上述の式１より、従来のＳ−ＴＦＴ及びＤ−ＴＦＴに流れる電流Ｉｓ０及びＩｄ０の関係は、Ｉｄ０＝（約１/４〜１/３）×Ｉｓ０となる。従って、従来と同じ電流供給能力を有するＳ−ＴＦＴ及びＤ−ＴＦＴを形成する場合、Ｓ−ＴＦＴを従来と同じトランジスタサイズにすると、Ｄ−ＴＦＴは従来のチャネル長の１/６〜１/２.５の長さで実現される。ゆえに、従来のＤ−ＴＦＴが占有していた領域を１/６〜１/２.５に縮小することができるので、差分を発光領域に使用することにより開口率を増加させることができる。
なお、本発明は第１の実施の形態に限らず、例えばＡ方向とＢ方向とが垂直に交わっていなくても良く、Ａ方向におけるＴＦＴの移動度とＢ方向におけるＴＦＴの移動度の相対関係が逆であっても良い。つまり、Ａ方向とＢ方向とが異なっていれば良い。さらに、Ａ方向を配置する基準として、粒界の数でなく結晶の長さであっても良い。結晶の長手方向は半導体層全体としてある方向性を有しているが、結晶の長さは各結晶によって異なる。この場合、Ａ方向における結晶の平均の長さ（平均結晶長）がＢ方向における平均結晶長よりも長くなるように配置することにより、前述の第１の実施の形態と同様なＥＬ表示装置を得ることができる。なお、この場合においても、各方向における平均結晶長の相対関係は第１の実施の形態に限らない。
図３（ａ）は、図１のＸ−Ｘ断面であり、スイッチング用のトップゲート型ＴＦＴであるＳ−ＴＦＴ１０とそのソース領域１２ｓに接続する保持容量Ｓｃの構造を示す図である。以下、図３を用いてこの断面構造について説明する。
基板３０上に、例えばＳｉＮ膜及びＳｉO２膜からなる絶縁膜１１が積層されている。その上に、上述の方法などにより横方向成長させたｐ−Ｓｉ層からなる半導体層１２が形成されており、同じｐ−Ｓｉ層からなる保持容量電極５５に接続されている。半導体層１２には、ドレイン領域１２ｄ、ソース領域１２ｓ及びその間に位置するチャネル長Ｌｓのチャネル領域１２ｃが設けられている。さらに、その半導体層１２及び保持容量電極５５を覆うようにしてＳｉＯ２膜及びＳｉＮ膜からなるゲート絶縁膜１３が積層されている。その上に、クロム（Ｃｒ）、モリブデン（Ｍｏ）等の高融点金属からなるゲート電極１４及び保持容量電極線５４が形成されている。ゲート電極１４は、チャネル領域１２ｃをまたぐようにして設けられており、保持容量電極線５４は、保持容量電極５５に対向するように設けられている。さらに、ゲート電極１４及びゲート絶縁膜１３上の全面に、ＳｉＯ２膜、ＳｉＮ膜及びＳｉＯ２膜からなる層間絶縁膜１５が形成されている。この層間絶縁膜１５のドレイン領域１２ｄに対応する位置に形成したコンタクトホールを通してＡＬ等の金属からなるドレイン電極１６が設けられ、さらに全面に、有機樹脂からなり表面を平坦にする平坦化膜１７が形成されている。
図３（ｂ）は、図１のＹ−Ｙ断面であり、有機ＥＬ素子の駆動用のトップゲート型ＴＦＴであるＴＦＴ２０の構造を示す図である。以下、図３（ｂ）を用いてこの断面構造について説明する。
基板３０上に、例えばＳｉＮ膜及びＳｉＯ２膜からなる絶縁膜１１が積層されている。その上に、Ｓ−ＴＦＴ１０の半導体層１２と同層のｐ−Ｓｉ膜からなる半導体層２２が形成されている。なお、半導体層２２には、ドレイン領域２２ｄ、ソース領域２２ｓ及びその間に位置するチャネル長Ｌｄのチャネル領域２２ｃが設けられている。さらに、その半導体層２２を覆うようにしてＳｉＯ２膜及びＳｉＮ膜からなるゲート絶縁膜１３が積層されている。その上に、チャネル領域２２ｃをまたぐようにしてＣr、Mo等の高融点金属からなるゲート電極２４が形成されている。さらに、ゲート電極２４及びゲート絶縁膜１３上の全面に、ＳｉＯ２膜、ＳｉＮ膜及びＳｉＯ２膜からなる層間絶縁膜１５が形成されている。この層間絶縁膜１５のソース領域２２ｓ及びドレイン領域２２ｄに対応する位置にそれぞれ形成したコンタクトホールを通して、金属からなるドレイン電極２６と、駆動電源線５３に接続されたソース電極２７とが配置されている。さらに、表面を平坦にするための有機樹脂からなる平坦化膜１７が積層され、その平坦化膜１７を貫通し、ドレイン電極２６に接続したＩＴＯ（Indium Tin Oxide）等の透明材料からなる画素電極６１が平坦化膜１７上に形成されている。次いで、画素電極６１上に、ホール輸送層６２と、発光層６３と、電子輸送層６４との３層からなる発光素子層６５が積層形成され、さらにこの発光素子層６５を覆うようにして、アルミニウム合金などからなる対向電極６６が形成されている。この画素電極６１から対向電極６６によりＥＬ素子６０が形成されている。ここで、ホール輸送層６２と画素電極６１の間には、絶縁樹脂からなる第２平坦化膜６７が積層形成されており、画素電極６１上に設けられる開口部によって、画素電極６１が露出する領域を制限している。つまり、図１の発光領域Eは第２平坦化膜６７の開口部分によって定義される。
次に、本発明の第２の実施例であるＥＬ表示装置について説明する。図４は、実施例２のＥＬ表示装置の平面図である。図１と共通の層・構造には図１と同じ番号を付し、共通の構造の説明を省略する。
ゲート信号線５１の一部をゲート電極１４とし、半導体層１２の一部をコの字状にすることによってゲート電極１４と重畳させる領域をつくり、チャネル領域１２ｃを形成している。さらに、Ｄ−ＴＦＴ２０の半導体層２２を図１とは垂直になる方向に配置している。図示されたＳ−ＴＦＴ１０及びＤ−ＴＦＴ２０の導電方向Ａ’及びＢ ’は、先に述べたＡ及びＢ方向と図面上では逆の関係になっているが、半導体層を結晶化させるためのレーザ等のスキャン方向を変更することにより、図１のＡ及びＢ方向と同じ関係にすることができる。
続いて、本発明の第３の実施例であるＥＬ表示装置について説明する。図５は、実施例３のＥＬ表示装置の平面図である。本実施の形態においては、画素内にＳ−ＴＦＴ及びＤ−ＴＦＴ２０をそれぞれ２つずつ配置するような構造である。この構造によれば、Ｄ−ＴＦＴ２０を複数配置することによってＤ−ＴＦＴ２０の製造ばらつきを軽減させることができる。ゆえに、ＴＦＴの製造ばらつきが大きい場合に有効な構造である。
なお、本発明は、以上に述べた表示装置という概念に限られるものではなく、さらに広くトランジスタ基板にも適用することができる。例えば、速い動作や応答速度が必要とされるデジタルインターフェースや交流回路などの導電方向を、例えば図２のＡ方向のように粒界の数が少ない方向に配置し、容量やリークが問題となる抵抗目的のトランジスタなどの導電方向を、例えば図２のＢ方向のように粒界の数が多い方向に配置することによって、目的に合致するトランジスタを共通の導電層を用いて形成することができる。または、特性の近いトランジスタを同じ導電方向に配置すれば、トランジスタのサイズを多少異ならせることによって特性に差を設けることもできる。
図６は、本発明の第４の実施例であるＥＬ表示装置の一画素を示す平面図である。また、図７は、図６のＡ−Ａ断面であり、Ｓ−ＴＦＴ１０及びＤ−ＴＦＴ２０の構造を示す図である。図１及び図２と共通の層・構造には同じ番号を付し、共通の構造の説明を省略する。
本実施例は、上述の実施例と異なり、Ｄ−ＴＦＴ２０のチャネル領域２２ｃの上にＳｉＯ２膜からなるキャップ膜２８が形成されている。このキャップ膜２８がチャネル領域２２ｃとゲート絶縁膜の間に介在していることによって、後述する結晶化工程において、チャネル領域２２ｃの半導体層に到達するエネルギーが低減される。つまり、チャネル領域２２ｃの半導体層の結晶化が抑制されるので、その結晶粒径は他の領域と比べて小さくなる。粒径が小さければ必然的に粒界が多くなるので移動度が小さくなる。このようにして、チャネル領域２２ｃの半導体層の結晶粒径を小さくして移動度を低減することができるので、Ｄ−ＴＦＴ２０から供給される電流をより小さくすることができる。
また、キャップ膜２８の存在により、チャネル領域２２ｃとゲート電極２４との間にある絶縁膜の膜厚が、チャネル領域１２ｃとゲート電極１４との間にある絶縁膜の膜厚よりも厚くなる。ここで、ＴＦＴの半導体層の導電方向の移動度をμ、ＴＦＴのチャネル幅をＷ、チャネル長をＬ、チャネルからゲート電極までの絶縁膜の膜厚をｄ、絶縁膜の誘電率をεとした場合、ＴＦＴが供給できる電流Ｉとの関係は以下のように表される。
（式２）Ｉ ∝ μ・（ε／ｄ）・（Ｗ／Ｌ）
つまり、式２によれば、絶縁膜の膜厚ｄが大きいほどＴＦＴが供給する電流が小さくなるため、キャップ膜２８の厚み分Ｄ−ＴＦＴ２０の方が供給する電流Iが小さくなる。ゆえに、キャップ膜２８は半導体層の移動度を低減させ、さらに絶縁膜の膜厚を変えることによって電流供給能力をより低減させることができる。
次に、本実施例のEL表示装置の製造方法を図１０（ａ）〜（ｅ）に沿って説明する。
図１０（a）は、その第1の工程を示す図である。まず、基板30上にSiN膜及びSiO2膜からなる絶縁膜11を積層し、その上に非晶質シリコン（a-Si）膜を積層する。次に、a-Si膜上に、例えばSiO2膜のような絶縁膜からなるキャップ膜材料をCVD（Chemical Vapor Deposition）法やスピンコート法等により80nm積層する。続いて、後にD-TFT20のチャネル領域22cとなる領域上にあるキャップ膜材料を残すように、フォトリソグラフィ法などによりキャップ膜28を形成する。なお、キャップ膜材料としては、SiO2やSiNに限らず、その他の絶縁膜やこれらの組み合わせが考えられるが、SiO2は半導体層との相性が良いため、少なくともSiO2が半導体層と接触する構成とすることが好ましく、より好ましくは製造工程の簡略化の観点から、SiO2単層とする。
図１０（b）は、その第2の工程を示す図である。まず、キャップ膜28が形成された領域も含め、a-Si膜全面にエキシマレーザ等のレーザで一様にアニールすることにより、a-Si膜を結晶化させる。なお、結晶化の際、キャップ膜28が形成されている領域は、キャップ膜28によってエキシマレーザのエネルギーが一部吸収される。従って、キャップ膜28に覆われた領域（チャネル領域２２ｃ）にあるa-Si膜に到達するレーザエネルギーが減少するため、結晶化のときにその領域の半導体層だけ、他の領域よりも結晶粒径が小さくなる。具体的には、チャネル領域22cの結晶粒径は0.2μm程度、それ以外の領域の結晶粒径は0.3〜0.4μm程度であった。これはレーザのビーム強度を約540ｍJにしてレーザアニールした時の結果である。なお、キャップ膜28の膜厚を増加させたり、結晶化条件を最適化したりすることにより、半導体層の結晶粒径を微結晶レベル（0.01〜0.05μm程度）にすることも可能である。
図１０（c）は、その第3の工程を示す図である。まず、パターニングによってS-TFT10及びD-TFT20の半導体層12及び22を形成する。次に、絶縁膜11、半導体層12及び22、ならびにキャップ膜28の上からSiO2膜及びSiN膜からなるゲート絶縁膜13を積層する。続いて、ゲート絶縁膜13上にCr、Mo等の高融点金属をスパッタ法等によって積層し、チャネル領域12c及び22cを覆うようにパターニングし、ゲート電極14及び24を形成する。さらに、S-TFT10のゲート電極14に覆われている領域以外の領域にリン等のN型の不純物イオンを注入する。これによって、ソース領域12s及びドレイン領域12dが形成され、その間の領域がチャネル領域12cとなる。また、D-TFT20のゲート電極24に覆われている領域以外の領域にホウ素等のP型のイオンを注入する。これによって、ソース領域22s及びドレイン領域22sが形成され、その間の領域がチャネル領域22cとなる。以上の工程により、基板上にTFTを形成したTFT基板が形成される。
図１０（d）は、その第4の工程を示す図である。まず、ゲート絶縁膜13ならびにゲート電極14及び24の上からSiO2膜、SiN膜及びSiO2膜からなる層間絶縁膜15を積層し、層間絶縁膜15のドレイン領域12d、22d及びソース領域22sに対応する領域にそれぞれコンタクトホールを形成する。これらの各コンタクトホールを通してAl等の金属をスパッタ法によって層間絶縁膜全面に積層し、所望の形状にパターニングすることによって、ドレイン電極16、26及びソース電極27を形成する。
図１０（e）は、その第5の工程を示す図である。まず、層間絶縁膜15、ドレイン電極16、26及びソース電極27の上から平坦化膜17を積層し、平坦化膜17のドレイン電極26に対応する領域にコンタクトホールを形成する。このコンタクトホールを通して平坦化膜全面にITO等の透明電極材料をスパッタ法などにより積層し、画素毎で独立するようにパターニングすることによって、画素電極61を形成する。次に、平坦化膜17及び画素電極61の上から感光性の有機樹脂材料をスピンコート法などによって積層し、露光・現像によって第2平坦化膜67を形成する。これにより、発光領域Eに対応する形状と位置に、第2平坦化膜67の開口部が形成され、その開口部には画素電極61が露出する。続いて、露出した画素電極61を覆うようにして平坦化膜67上にホール輸送層62、発光層63及び電子輸送層64を基板全面にそれぞれ蒸着する。以上より形成された3層からなる発光素子層65上に対向電極66を蒸着する。
なお、本実施例における製造方法は、以上の方法に限られるものではない。例えば、a-Si膜をパターニングしてから結晶化しても良いし、ゲート電極14及び24を形成した後に半導体層12及び14を形成するいわゆるボトムゲート型にも適用可能である。また、結晶化する際のアブレーション等の不具合を解消するために、結晶化の前に脱水素工程を設けてもよい。
また、結晶化工程後にキャップ膜28を除去する工程を設けても良い。この時、製造されたEL表示装置のS-TFT10及びD-TFT20のゲート絶縁膜は、共にゲート絶縁膜13のみとなるのでその誘電率はほぼ等しくなる。ゆえに、各チャネル領域を形成する非単結晶シリコンの結晶粒径の違い、すなわち移動度の違いのみによってD-TFT20が供給する電流が小さくなる。この方法は、キャップ膜の膜厚制御が困難である場合に特に有効であり、結晶粒径を制御するためのパラメータを減らすことができるので、制御しやすくなるという利点がある。
また、本実施例では、キャップ膜の膜厚及びレーザのエネルギー強度を制御することによって、キャップ膜の下層にある半導体層の結晶粒径を制御することができる。以下、図８及び図９を用いて、非単結晶シリコンの粒径の制御について説明する。
図８はキャップ膜を膜厚80nmで形成した領域と形成しなかった領域におけるレーザのエネルギー強度と半導体層の結晶粒径の関係を示したものである。この図から、キャップ膜を形成しない場合は、エネルギー強度が上がると、ある地点から急激に粒径が大きくなり始めるが、キャップ膜28を形成した場合は、エネルギー強度が上がると徐々に粒径が大きくなる。ゆえに、あるエネルギー強度（I０）以上ではキャップ膜を形成した領域の粒径を小さくすることができる。
図９は、キャップ膜の膜厚を変化させたときのレーザのエネルギー強度と非単結晶シリコンの結晶粒径の関係を示したものである。この図から、キャップ膜を厚くするほど、同じエネルギー強度のレーザを照射した時に得られる粒径が小さくなることがわかる。本実施例では、キャップ膜を形成しない領域（例えばS-TFT10）に求められる移動度を満足するような結晶粒径となる通常の結晶化条件で得られる非単結晶シリコン粒径よりも、キャップ膜を形成したチャネル領域の非単結晶シリコン粒径を小さくしなければならない。よって、レーザ強度が540ｍJのレーザを用いる場合は70nm以上、誤差等を考慮すると80nm以上のキャップ膜を積層形成することが好ましい。さらに、0.05μm以下の微結晶レベルの半導体層を得る場合には100nm以上のキャップ膜を積層形成することが好ましい。
続いて、本発明の第５の実施例のEL表示装置について説明する。図１１は、実施例５に係るEL表示装置の平面図である。本実施例においては、画素内にS-TFTを2つ、D-TFT20を1つ配置するような構造である。この構造によれば、D-TFT20を1つしか配置しないので、実施例1よりも開口率をより向上させることができる。本実施例では、D-TFT20のチャネル領域22cを微結晶レベルとすることが好ましい。このとき、300nm程度の結晶粒径の場合と比較して、微結晶レベルの方が結晶性のばらつきが小さくなるので、それに伴ってトランジスタ特性のばらつきも小さくなる。このため、上述のようにキャップ膜28の膜厚を100nmとした。
なお、本発明は、本実施例に限らず、少なくともD-TFT20のチャネル領域22c上にキャップ膜を設け、S-TFT10のチャネル領域12c上に設けなければ良い。従って、D-TFT20の半導体層22の上部全体のみにキャップ膜を形成しても良いし、それ以外の領域に形成しても良い。
以上の実施例では、画素内にＳ−ＴＦＴ１０を２つ、Ｄ−ＴＦＴ２０を１つまたは２つ有するＥＬ表示装置を例示したが、本発明はこれに限らず、Ｓ−ＴＦＴ１０及びＤ−ＴＦＴ２０をそれぞれいくつ配置しても構わない。ただし、同種のトランジスタは製造ばらつきの観点から導電方向を平行に配置することが望ましい。さらに、発光層からの光がＴＦＴ基板側を通して裏面側へ出力されるボトムエミッション型のＥＬ表示装置に限らず、発光層からの光をＴＦＴ基板表面側から出力するトップエミッション型のＥＬ表示装置にも適用できる。また、本発明はＥＬ素子以外の電流駆動型の発光素子を用いる表示装置、または１つの画素領域に役割の異なる複数のトランジスタを必要とする表示装置であっても良い。さらに、互いに特性の異なるトランジスタを３個以上必要とする表示装置の場合、互いに異なる３方向以上に各トランジスタの導電方向を配置しても良いし、キャップ膜の膜厚を異ならせて形成してもよい。
実施例１のＥＬ表示装置の画素領域を示す平面図である。 移動度に異方性を有する半導体層の表面の模式図である。 （ａ）図１のＸ−Ｘ断面図である。（ｂ）図１のＹ−Ｙ断面図である。 実施例２のＥＬ表示装置の平面図である。 実施例３のＥＬ表示装置の平面図である。 実施例４のEL表示装置の画素領域を示す平面図である。 図６のA-A’断面図である。 キャップ膜の有無による結晶化エネルギー強度と結晶粒径の相関図である。 キャップ膜の膜厚による結晶化エネルギー強度と結晶粒径の相関図である。 （ａ）〜（ｅ）図７の工程別A-A’断面図である。 実施例５のEL表示装置の平面図である。 一般的なEL表示装置の概略図である。 従来のEL表示装置の画素領域を示す断面図である。 図１３のB-B’断面図である
符号の説明
１０、２０ ＴＦＴ
１１、１３、１５、２１、２３、２５ 絶縁膜
１２、２２ 半導体層
１２ｃ、２２ｃ チャネル領域
１４、２４ ゲート電極
１６、２６ ドレイン電極
１７、６７ 平坦化膜
１９ コンタクトパッド
２７ ソース電極
２８ キャップ膜
５１ ゲート信号線
５２ ドレイン信号線
５３ 電源線
５４ 保持容量電極線
６１ 画素電極
６２ ホール輸送層
６３ 発光層
６４ 電子輸送層
６６ 陰極

Claims (30)

  1. 第１の方向に延在する第１のチャネル領域を有する第１のトランジスタと、前記第１の方向と交差する第２の方向に延在する第２のチャネル領域を有する第２のトランジスタを含むトランジスタ基板において、
    前記第１及び第２のチャネル領域は同層の半導体層からなり、
    前記半導体層は、前記第１の方向における移動度と前記第２の方向における移動度が異なることを特徴とするトランジスタ基板。
  2. 前記第１のトランジスタのソース領域又はドレイン領域は、前記第２のトランジスタのゲートに接続され、
    前記半導体層の前記第１の方向における移動度は、前記第２の方向における移動度よりも大きいことを特徴とする請求項１に記載のトランジスタ基板。
  3. 前記第１の方向は、前記半導体層の移動度が最も大きくなる方向であり、前記第２の方向は、前記第１の方向と垂直に交差することを特徴とする請求項２に記載のトランジスタ基板。
  4. 第１の方向に延在する第１のチャネル領域を有する第１のトランジスタと、前記第１の方向と交差する第２の方向に延在する第２のチャネル領域を有する第２のトランジスタを含むトランジスタ基板において、
    前記第１及び第２のチャネル領域は同層の半導体層からなり、
    前記半導体層は、前記第１の方向における粒界の数と前記第２の方向における粒界の数が異なることを特徴とするトランジスタ基板。
  5. 前記第１のトランジスタのソース領域又はドレイン領域は、前記第２のトランジスタのゲートに接続され、
    前記半導体層の前記第１の方向における粒界の数は、前記第２の方向における粒界の数よりも少ないことを特徴とする請求項４に記載のトランジスタ基板。
  6. 前記第１の方向は、前記粒界の数が最も少なくなる方向であり、前記第２の方向は、前記第１の方向と垂直に交差することを特徴とする請求項５に記載のトランジスタ基板。
  7. 第１の方向に延在する第１のチャネル領域を有する第１のトランジスタと、前記第１の方向と交差する第２の方向に延在する第２のチャネル領域を有する第２のトランジスタを含むトランジスタ基板において、
    前記第１及び第２のチャネル領域は同層の半導体層からなり、
    前記半導体層は、前記第１の方向における平均結晶長と前記第２の方向における平均結晶長が異なることを特徴とするトランジスタ基板。
  8. 前記第１のトランジスタのソース領域又はドレイン領域は、前記第２のトランジスタのゲートに接続され、
    前記半導体層の前記第１の方向における平均結晶長は、前記第２の方向における平均結晶長よりも長いことを特徴とする請求項７に記載のトランジスタ基板。
  9. 前記第１の方向は、前記平均結晶長が最も長くなる方向であり、前記第２の方向は、前記第１の方向と垂直に交差することを特徴とする請求項８に記載のトランジスタ基板。
  10. 表示素子と、第１の信号線と、前記第１の信号線と交わる第２の信号線と、第３の信号線と、
    第１の方向を導電方向とする第１のチャネル領域、及び第１のソース領域ならびにドレイン領域を有する第１のトランジスタと、
    前記第１の方向と交差する第２の方向を導電方向とする第２のチャネル領域、及び第２のソース領域ならびにドレイン領域を有する第２のトランジスタと、を有し、
    前記第１のトランジスタのゲートは前記第１の信号線に接続され、前記第１のソース領域ならびにドレイン領域の一方は前記第２の信号線に接続され、前記第１のソース領域ならびにドレイン領域の他方は第２のトランジスタのゲートに接続され、
    前記第２のソース領域ならびにドレイン領域の一方は前記第３の信号線に接続され、前記第２のソース領域ならびにドレイン領域の他方は前記表示素子に接続される表示装置において、
    前記第１及び第２のチャネル領域は同層の半導体層からなり、
    前記半導体層の前記第１の方向における移動度が前記第２の方向における移動度より大きいことを特徴とする表示装置。
  11. 前記第１のトランジスタのソース領域又はドレイン領域は、前記第２のトランジスタのゲートに接続され、
    前記半導体層の前記第１の方向における移動度は、前記第２の方向における移動度よりも大きいことを特徴とする請求項１０に記載の表示装置。
  12. 表示素子と、第１の信号線と、前記第１の信号線と交わる第２の信号線と、第３の信号線と、
    第１の方向を導電方向とする第１のチャネル領域、及び第１のソース領域ならびにドレイン領域を有する第１のトランジスタと、
    前記第１の方向と交差する第２の方向を導電方向とする第２のチャネル領域、及び第２のソース領域ならびにドレイン領域を有する第２のトランジスタと、を有し、
    前記第１のトランジスタのゲートは前記ゲート線に接続され、前記第１のソース領域ならびにドレイン領域の一方は前記第１の信号線に接続され、前記第１のソース領域ならびにドレイン領域の他方は第２のトランジスタのゲートに接続され、
    前記第１のソース領域ならびにドレイン領域の一方は前記第３の信号線に接続され、前記第１のソース領域ならびにドレイン領域の他方は前記表示素子に接続される表示装置において、
    前記第１及び第２のチャネル領域は同層の半導体層からなり、
    前記半導体層の前記第１の方向における粒界の数が、前記第２の方向における粒界の数よりも少ないことを特徴とする表示装置。
  13. 前記第１の方向は、前記粒界の数が最も少なくなる方向であり、前記第２の方向は、前記第１の方向と垂直に交差することを特徴とする請求項１２に記載の表示装置。
  14. 表示素子と、第１の信号線と、前記第１の信号線と交わる第２の信号線と、第３の信号線と、
    第１の方向を導電方向とする第１のチャネル領域、及び第１のソース領域ならびにドレイン領域を有する第１のトランジスタと、
    前記第１の方向と交差する第２の方向を導電方向とする第２のチャネル領域、及び第２のソース領域ならびにドレイン領域を有する第２のトランジスタと、を有し、
    前記第１のトランジスタのゲートは前記ゲート線に接続され、前記第１のソース領域ならびにドレイン領域の一方は前記第１の信号線に接続され、前記第１のソース領域ならびにドレイン領域の他方は第２のトランジスタのゲートに接続され、
    前記第１のソース領域ならびにドレイン領域の一方は前記第３の信号線に接続され、前記第１のソース領域ならびにドレイン領域の他方は前記表示素子に接続される表示装置において、
    前記第１及び第２のチャネル領域は同層の半導体層からなり、前記半導体層の前記第１の方向における平均結晶長が、前記第２の方向における平均結晶長よりも長いことを特徴とする表示装置。
  15. 前記第１の方向は、前記平均結晶長が最も長くなる方向であり、前記第２の方向は、前記第１の方向と垂直に交差することを特徴とする請求項１４に記載の表示装置。
  16. 前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項１０から請求項１５のいずれかに記載の表示装置。
  17. 第1のトランジスタ、第2のトランジスタ及び画素電極を有し、
    第1のトランジスタからの出力に応じて、前記第2のトランジスタを介して前記画素電極に電流が供給される表示装置の製造方法において、
    基板上に非晶質シリコンを積層する第1の工程と、
    少なくとも前記第2のトランジスタのチャネル領域となる領域を覆い、第1のトランジスタのチャネルとなる領域を露出するキャップ膜を形成する第2の工程と、
    前記非晶質シリコンにレーザ照射をすることにより、前記非晶質シリコンを結晶化する第3の工程と、を有し、
    前記第3の工程において、前記第2のトランジスタのチャネル領域に前記キャップ膜を介して前記レーザ照射が行われることを特徴とする表示装置の製造方法。
  18. 前記第3の工程の後に、前記キャップ膜を除去する第4の工程をさらに有することを特徴とする請求項１７に記載の表示装置の製造方法。
  19. 前記キャップ膜は酸化シリコンからなることを特徴とする請求項１７または請求項１８に記載の表示装置の製造方法。
  20. 基板上に第1のトランジスタ及び第2のトランジスタを有するトランジスタ基板の製造方法において、
    基板上に非晶質シリコンを積層する第1の工程と、
    少なくとも前記第2のトランジスタのチャネル領域となる領域を覆い、第1のトランジスタのチャネルとなる領域を露出するキャップ膜を形成する第2の工程と、
    前記非晶質シリコンにレーザ照射をすることにより、前記非晶質シリコンを結晶化する第3の工程と、を有し、
    前記第3の工程において、前記第2のトランジスタのチャネル領域に前記キャップ膜を介して前記レーザ照射が行われることを特徴とするトランジスタ基板の製造方法。
  21. 前記第3の工程の後に、前記キャップ膜を除去する第4の工程をさらに有することを特徴とする請求項２０に記載のトランジスタ基板の製造方法。
  22. 前記キャップ膜は、酸化シリコンからなることを特徴とする請求項２０または２１に記載のトランジスタ基板の製造方法。
  23. 第1トランジスタ及び第2のトランジスタと、
    前記第2のトランジスタのソース領域に接続されている第1の信号線と、
    前記第2のトランジスタのドレイン領域に接続されている画素電極とを有し、
    前記第1のトランジスタのソース領域が前記第2のトランジスタのゲート電極に接続され、
    前記第1のトランジスタ出力に応じて、前記第1の信号線からの信号を前記第2のトランジスタを介して前記画素電極に供給する表示装置において、
    前記第1及び第2のチャネル領域の上には絶縁膜が共通に配置され、
    前記第2のトランジスタのチャネル領域と前記絶縁膜の間にキャップ膜が配置され
    前記第1のトランジスタのチャネル領域を構成する半導体層の粒径と前記第2のトランジスタのチャネル領域を構成する半導体層との粒径が異なることを特徴とする表示装置。
  24. 前記キャップ膜の膜厚が80nm以上であることを特徴とする請求項２３に記載の表示装置。
  25. 前記キャップ膜の膜厚が100nm以上であることを特徴とする請求項２３に記載の表示装置。
  26. 前記キャップ膜は酸化シリコンからなることを特徴とする請求項２３から請求項２５のいずれかに記載の表示装置。
  27. 基板上に第1のトランジスタ及び第2のトランジスタを有するトランジスタ基板において、
    前記第1及び第2のチャネル領域の上には絶縁膜が共通に配置され、
    前記第2のトランジスタのチャネル領域と前記絶縁膜の間にキャップ膜が配置され、
    前記第1のトランジスタのチャネル領域を構成する半導体層の粒径と前記第2のトランジスタのチャネル領域を構成する半導体層との粒径が異なることを特徴とするトランジスタ基板。
  28. 前記キャップ膜の膜厚が80nm以上であることを特徴とする請求項２７に記載のトランジスタ基板。
  29. 前記キャップ膜の膜厚が100nm以上であることを特徴とする請求項２７に記載のトランジスタ基板。
  30. 前記キャップ膜は酸化シリコンからなることを特徴とする請求項２７から請求項２９のいずれかに記載のトランジスタ基板。
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