TW200822374A - Cylindrical channel charge trapping devices with effectively high coupling ratios - Google Patents

Cylindrical channel charge trapping devices with effectively high coupling ratios Download PDF

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Description

20082^374rW3276pA v 九、發明說明： 【發明所屬之技術領域】 本發明大致上為有關於一種非揮發性（nQn-V〇lat i le) η己k、衣置’且特別疋有關於一種快閃記憶體（f 1 ash memory ) 單元及快閃記憶裝置之製造。 【先前技術】 快閃記憶體技術包括儲存電荷於場效電晶體（f i e 1 d _ effect transistor)通道和閘極之間的記憶胞。所儲存 的笔何影響電晶體的臨界（threshold)電壓，且此一由於 所儲存電荷所造成臨界電壓改變係可對指令資料產生靈 破的反應。 浮動閘極記憶胞係為一種為人熟知且廣為使用的電 荷儲存記憶胞（charge storage memory cell)。在一浮，動 閘極記憶胞中，——穿隧介電層係於半導體通道上形成，一 镰傳導材料的浮動閘極如多晶矽係於此穿隧介電層上形 ^ > ^^-#a^^t^(inter_p〇ly άί0ΐ6〇Λ.；)#^ 此浮動閘極上形成以使此浮動閘極與字元線（w〇rd une) 或此記憶胞的控制閘極絕緣。一浮動閘極記憶胞的基本離 型為一介於控制閘極及浮動閘極之間的第一電容器，及一 介於此浮動閘極及此通道之間的第二電容器。耦合比 (Coupling rati〇)係基於電容分壓器公式叩 tivider formula)的概念’此電容分壓器公式則用以決定 藉由施加在控制閘極及通道之間的電壓所產生耦合至此 6 200822374… ——送麵〇/儿- /W3276PA V 一 浮動閘極的電壓。裝置一般設計成在控制閘極與浮動閘趣 間之電容大於在浮動閘極與通道之間的電容，其方法則是 藉由設計材料及相對於控制閘極與通道下浮動閘極的面 積。例如，使用τ形（T-shape)或u形（u-shape)的方式製 做洋動閘極，其導致了一在控制閘極與浮動閘極間之面積 大於在浮動閘極與通道之間的面積，且因此使介於浮動= 及控制閘極間產生一較大之電容。這導致搞合至此浮動; 極的電壓更大，且提升跨越此穿隨氧化層（tu脈）〇叫二 的電場，並增加了程式化/抹除的效率。隨著記憶胞的 錢各記彳t體之間的輯逐_小，雖減技術己相當 ，’料技術㈣為鄰近的料_的干擾而開始產 一二種記憶胞係基於在通道及場效電晶體之間㈣ 二憶胞使用了—介電電荷捕捉結構。此種 月匕中，一介電電荷捕捉結構係 *、、，人而& ％
此-穿隧介電層係將此介電電；牙隧，1 I日上，及 及—頂介電層係形成於此介結構與通道絕緣；从 ;荷捕捉結構與字元線或閘極 人所知之裝置為矽氧氮氧矽晶胞 /、有戈矛丨且為 3 ==“1ΐ1：ί“Χ1^山⑽誦S cell)及 其他使用非傳導電荷捕捉結構# 最近被提出以解料動閘極干=何捕捉記憶胞技術，在 在^以下的關鍵尺寸下;f的問題。並且他們預測可 捕披層係不具導電性，因而=良用好。然而，因為此電荷 +通用於一系列的浮動閘裝置 7 200822374TW3職 V電容模型。因此，增加控制閘 不如同在浮動閑裝置内一捕捉結構的面積並 說，當無電荷被誘陷於介加麵合比。更確切地 電層中及於頂介電層之電捕捉結構中時’於穿隨介 =的】何·記憶胞，夕氧氣氧娜_:) /抹除轉缺藉自目前的浮動閑極技 術没計耦合比來改善。'J征议 ^亟而有—介電電荷捕捉記憶胞，其當無電荷誘 ^何捕捉結構時，以-偏壓（bias v〇ltage)加於通 U極間時’可使於通道與底介電層（b〇t_ ^electric)間之介面處的電場強度大於傳導層與頂介 %層間之介面處的電場強度。 【發明内容】 一本發明係關於一非揮發性記憶體裝置。更特別是_於 I種^電電荷捕捉記憶胞，其中當以—給定偏壓加於通道 二層間而無電荷誘陷於電荷捕捉結構時，可使於穿蜂 介電層内的電場強度大於頂介電層内的電場強度。因而導 式化/抹除效率的增加。於此所述之記憶胞係具有/ W包電荷捕捉結構，例如矽氧氮氧矽型或者是能隙工程改 良石夕氧氮氧矽型（bandgap-engineered SONOS，BE-SONOS) 的記憶胞。 有鏗於此’本發明於此更提出一種記憶胞，包括一游 極區及_、汲極區，且此源極區及汲極區係以一半導體通道 8
：W3276PA 200822374 f分隔’此半導體通道區具有—通道表面，而此通道表面 匕括-圓柱形區。記憶胞更包括一第—介電結構(底介電 層^係位士於此通道表—面上，一介電電荷捕捉結構係位於此 十二電結構上，—第二介f結構01介電層）储於於此介 琶笔荷捕捉結構上，以及一傳導層具有-傳導表面，且此 傳導表面具有一圓柱形區，而此圓柱形區係位於第二介電 ^構上。傳導表面置於介電電荷捕捉結構及通道區之通道 =而定義出一記憶胞’其中此記憶胞係以通道表面上之 —及介電電荷捕捉結構内的電荷控制此通道。一由通道 2=積/1組成之面積仏以及—由位於於此通道表面 方=傳¥表面且由此傳導表面之面積所組成之面積 而二積A1及面積人2係由結構所定義，其中面積仏與 積A1之比值係大於或等於12，且可至大約l 8或更大 二:f米尺寸結構下，上述各項會因影響材料面積 =度之製程限制而產生之各種變動。當以一給定偏壓加 傳導層間而無電荷誘陷於電荷捕捉結構時，於通 U底，丨電層(bott⑽dielectric)間之介面處，此—面 ，A2與面積A1之比值呈現建立一較大電場強度，且此電 场強度大於傳導層與頂介電層間之介面處的電場強度。$ :二、見轭例中，記憶胞包括一半導體鰭片（衍幻結 ’、此半導體通這區域係位於此半導體鳍片結構之 ^貫施例中’此通道表面之第―圓柱形區係具有 平均半役5且此一平均半徑係小於介於通道表面與傳導 9
200822374雙6PA 表面間之結構之有效氧化層（effective 〇x;[de thickness)。在某些實施例中，此第一介電結構包括二氧 化矽。在某些實施例中，此第一介電結構係包括一能隙工 程牙隧位P早結構（bandgap engineered tunneling barrier structure)。在某些實施例中，此能隙工程穿隧位障結構 包括複數層，例如包括一第一二氧化矽層，一位於此第一 二氧化矽層上之氮化矽層，及一位於此氮化矽層上之一第 =二氧化矽層。在某些實例施中，此第二介電結構包括二 氧化矽，或其他包括高介電值材料（high-KdieieetFic〇， 例如氧^或氧化金屬氧化物。在某些實施例中，頂傳導 層包括多晶石夕、石夕化物（silicide)和/或金屬。、 夕一一Γί11電路記憶裝置’其包括以上述方式進行製作 之早兀者亦於下文描述之。 丁衣邗 於此所迷之用以製造記憶胞之方法包括 雜物於一半導辦其&卜报士、 ^ #由佈值# -且祕及—&極區。形成 ，、有i逼表面之一半導體通道區， 源極區及該沒極區，此通道區具有一通道夺7區分隔該 具有一面積 人百I、表面，通道表面 積A1。形成-弟-介電結構以做 . 的穿隨介電層。於第-介電結構上形成-介電 構。於介電電荷捕捉結構上形成—第二介電=何捕捉、、、。 導層’此傳導層具有-傳導表面，傳導表面2形成一傳 A2’且此面積八2包括一位於第二介電-有一面積 藉此使得傳導表面疊置於介電電荷捕捉結構=柱，區。 卫且更稭此使面積A2與面積A1之比值大於等 200822374圆· ， 於1.2，或在某些實施中為大約等於2或更大之比值。 在某些實施例中，此製造方法包括形成複數個記憶 胞。 為讓本發明之上述内容能更明顯易懂，下文特舉一較 佳實施例，並配合所附圖式，作詳細說明如下。 本發明之其他方面及優點可從檢閱以下之圖示、詳細 實施方式及申請範圍清楚明白了解。 【實施方式】 本發明所提供之各實施例係配合圖式1〜16做一詳細 說明。 第1圖繪示依照習知之矽氧氮氧矽型記憶胞的基本 結構。此記憶胞係於半導體基板100上形成，且此半導體 基板100内係以一第一摻雜區101做為源極區及一第二摻 雜區102做為汲極區。記憶胞之通道係為介於源極區101 ⑩ 及汲極區102間之基板100之區域。傳導層103係於一多 層結構之上方形成，此多層結構係包括一第一介電層 104、一介電電荷捕捉結構105及一第二介電層106。於第 1圖所標示尺寸L 一般所指為通道之長度L，因電流係於 源極區101及没極區10 2之間流動。如第1圖所示之平面 型裝置，電荷捕捉結構係於通道之上方堆疊成一平坦表 面。由於第1圖所示之截面係取自閘極長度方向，因此介 於源極區101及汲極區102之通道之表面係為平坦之表 11
：W3276PA 200822374 面。而且，沿此平面型裝置之閘極寬声 裝置之截面係亦為實質上平坦之表面:三所取之此平面 誘陷於介電電荷捕捉結構1G5内，於此於此並無電荷 内之電場107將具有與於第二介電屌 第’丨包層104 同之強度。 9 106内之電場108相 基於此所述之介電電荷捕捉技 及製造此裝置之方法敘述如τ，輕 置 電荷捕捉結構時，於—或多俩道區 ^ %何誘陷於 傳導層間施以—給定之偏壓，使於it❹及極區及 構間之介面處電場強度大於傳導表面心二二二士介電結 之介面處電場強度。因此，此裝置可：7::構間 有效，，閘 _ 合比（_c_llng^；^R有—=’， =增加或減少於電荷捕捉結構内所= 何I ’導致裝置於程式化及抹除上的 ^ 所提及，裝置係基於一具有介電 社接σ同於此 恕娃η, β %何捕捉結構之記憶胞夕 Ξβε:Γ氧氮氧石夕軸 自H「 )裝置’此介電電荷捕捉結構係包括〜 ^原極區錢極區之—通道區，此通道區係具有一 -介面係包括一圓柱形區而此通道表面係與第 娃电、、、°構接觸。於此所述之裝置係包括-於第一介= —^電!荷捕捉結構及—位於此介”荷捕捉^ 弟—介電結構。於此所述之裝置更包括一傳 二，此-傳導層亦包括一位於第二介電結構上之一圓挺 …且此傳導表面係疊置於介電電荷捕捉結構及通道表） 12 200822374
二连《狐· iW3276PA ’ 面，藉此使傳導表面之面積A2與通道表面之面積A1之比 值係大於或等於1.2且包括大約1.8或更大之數值範圍。 此一面積A2與面積A1之比值表現出當以一給定偏壓加於 通道與傳導層間而無電荷誘陷於電荷捕捉結構時5於通道 表面與第一介電層間之介面處建立一較大電場強度，且此 電場強度大於傳導表面與第二介電層間之介面處的電場 強度。 此處所提及之通道表面係大致上以與電荷捕捉結構 • 交互作用之通道表面之長度與寬度所定義。此通道寬度可 以一通道表面之截面所定義，且此通道表面係指沿裝置之 通道寬度方向所取之一截面。藉此使通道表面截面沿裝置 之通道長度方向延伸以定義出通道表面之面積。通道表面 截面係藉由裝置之結構所定義並包括至少一些介於通道 區與第一介電結構間之介面。 此處所提及之傳導表面係大致上以與電荷捕捉結構 交互作用之傳導表面之長度與寬度所定義。此傳導表面之 ® 寬度可以一傳導表面之截面所定義，而此傳導表面係指沿 裝置之通道寬度方向所取之一截面。藉此使傳導表面截面 沿裝置之通道長度方向延伸以定義出傳導表面之面積。傳 導表面截面係藉由裝置之結構所定義並包括至少一些介 於傳導層與第二介電結構間之介面。 此處所提及之圓柱形區具有一曲率（curvature)，且 此曲率可以表示成一表面之曲率，且此表面係由一條線沿 一固定直線平行移動（例如一環形表面之軸線）所描繪出 13
W3276PA 200822374 之輪廓’此固定直線係朝I置之長度方向延伸，並與— 定之曲線相交（例如一類似環形之曲線或環形表面）。在每 際之裝置上，此固定曲線可以近似是環形，或是其他能^ 生上述之”有效輕合比”功效之形狀。當然，在實 應用上’此” ϋ定曲線’’不必是-環形且相對此固定直 平行移動之”線”不必為一直線。 第2圖緣示依照根據本發明之一實施例之一介電電 荷捕捉記憶胞之截面剖視圖，且係為沿通道寬度方向所 取之一截面。於第2圖所示之此實施例中，通道區2〇〇 = 有一通道表面201，一介電電荷捕捉結構2〇3係位於一第 :介電結構202之上，-第二介電結構2〇4係位於介 二ΓίΓ^2ί)3之上’及一傳導層2(35係具有一傳導表面 置於此介電tit電結構綱之上，此傳導表面2G6係叠 所一夕二书也何捕捉結構2〇3及通道表面2〇1。於第一 H 所不之實施例φ A乐一圖 之戴面之^源極區及汲極區係分別位於第2圖所示 藉此通道表面t下錄於第2圖所示之截面之平面之上， 道2〇0自源極P 1之長度及傳導表^ 206之長度係為沿通 道區可以是^域極區之距離。在某些實施例中，此通 部以形成—潘主狀物’且此柱狀物係具有—N+型摻雜之基 狀物之中段；t區’一 P型或卜型摻雜之通道區位於此柱 狀物係具有Lt並以介電電荷捕捉結構203圍繞，且此柱 於第2。+型播雜之頂部以形成一彡及極區。 與第—介電纟^^所不之此貫施例中，介電電荷捕捉結構203 ^誇201間之界面並不轉向離開通道區2〇〇， 14 200822374 Γ^3276ΡΑ 因此通道表面截面係為通道區2〇〇鱼 八 之界面且為具有平均半徑207之一環形二η=2〇2間 貫施例中，傳導層2G5與第二介電結構2 =所示之 轉向離開通道區2GG，因此傳導表面截^ 1面並不 第二介畲纟士媸> 田 聚面為傳導層205盥 形。^結構204間之界面且為具有平均半徑咖之—環 於弟2圖所示之實施例中’傳導.而 i曾本；〇λι 、表面206之面積鱼幻
逼表面201之比值係等於平均半栌 貝'、又 I 丁 j千仏207與平均半徑208 ^ 比值，此比值為一大於或等於〗？ π八、4寻& i· 2之數值且範圍包括大乡 i· 8或更大之數值。 於第2圖所示之實施例中，於通道區2〇〇與傳導層 2〇5間之偏壓導致產生一電場，此電場於傳導表面2〇6處 之電場強度係小於通道表面201之電殤強度。於第2圖所 示之實施例及基於高斯定律（Gauss，s law)，
El二R2/Rl*E2，以及
El-Vg/[ln(R2/Rl)Rl] 其中Rl為通道表面201之平均平徑207，R2為傳導 表面206之平均半徑208，El為通道表面201處之電場強 度’ E 2為傳導表面2 0 6處之電場強度’ V g係施於通道區 200與傳導層205間之偏壓，In係為自然對數數學函數， 且+EOT，其中EOT係為通道表面2〇1與傳導表面206 15
W3276PA 200822374 « 間之結構之有效氧化厚度， 厚度，且此實際厚度係藉由 實際厚度，此處此結構之介 電常數而言。 其中有效氧化厚度係為一實際 此結構之介電常數所量測得之 電常數係相對於二氧化石夕之介
若此半㈣使其相對於有效氧化厚度EOT相對地 小，、則E1遠大於E2。這可導致經由第一介電結構之 知式化/抹除效率達到非常高之效率，因此時經由第二介 電結構204的非期望之電荷漏失受到抑制。 例如，若R1大約為2〇nm，且R1係為等於通道表面 2〇1與傳導表面206之結構之Ε〇τ，因此R2=RHE〇T=2>(cR1， 且R2/R1=2(對環形之圓柱形表面，面積之比值亦大約為 2)，E1 = 2*E2，且 El = l· 44*Vg/E0T，E2=0· mVg/EOT。故 於通道表面201之電場El係為相近的平面裝置之電場之 L 44倍，此時於傳導表面206之電場E2係為相近之平面 驶置之電場之0· 77倍。在R2/R1值係大約為2之實施例 中，其傳導表面之面積A2與通道表面之面積A1之比值係 於一例如大約1 · 8至2. 2之範圍内。 弟3圖繪示依照根據本發明之另一實施例之一介電 電荷捕捉記憶胞之剖視圖，且此剖視圖係沿通道寬度方向 货所取之一截面。本實施例係具有位於絕緣基板上之〜半 導體通道體（semiconductor channel body)，此半導趙通 道體係具有一半圓形之截面。於第3圖所示之實施例中， 通道區300包括一通道表面301、位於通道表面301上之 苐一介電結構302、位於第一介電結構302上之介電電荷 16
rW3276PA 200822374 捕捉結構303、位於介電電荷捕捉結構3〇3上之第二介電 結構304,以及一位於第二介電結構3〇4上之傳導層3〇5， 且此傳導層305具有一傳導表面3〇6。傳導表面3〇6係疊 置於介電電街捕捉結構3〇3及通道表面301。於第3圖所 示之實施例，源極區及汲極區係分別位於第3圖所示之戴 面之平面之下，以及第3圖所示之截面之平面之上，藉此 通道表面301之長度及傳導表面306之長度係沿通道區 3〇〇自源極區至汲極區之距離。於第3圖所示之實施例中， 電荷捕捉結構係具有一底表面309，此底表面3〇9係具有 折角309a及折角309b，且電荷捕捉結構303與第一介電 、、、。構302間之界面處於折角309a及折角309b處轉向離開 通道區300。於第3圖所示之實施例中，通道區包括一底 表面307，底表面307係於一虛線之下，而此虛線係由連 接電荷捕捉底表面折角309a及折角309b所構成。這導致 通道區300邊緣之區域315及區域317更進一步地並相較 於通道區300之主要部分遠離介電電荷捕捉結構3〇3。於 第3圖所示之實施例中，於傳導層305與第二介電結構3〇4 間之界面包括折角310及折角311，且此界面處於折角31〇 及折角311轉向離開通道區300。 於第3圖所示之實施例中，介電電荷捕捉結構3〇3與 第一介電結構302間之界面處於折角309a及折角309b處 轉向離開通道表面300，因此通道表面截面係具有—平均 半經312，且此平均半徑312係位於一虛線之下，而此虛 線係由連接折角309a及折角309b所構成。於第3圖所示 17 2008223 74ΊΨ3276?Α .之實施例中，於傳導層305與第二介電結構305於折角31〇 及折角311處轉向離開，因此傳導表面3〇6係為一具有平 均平徑313之弧形且此孤形自折角31 〇延伸至折角311， 藉此傳導表面306之面積與通道表面301之面積之比值係 為一大於或等於1· 2之數值且包括大約1· 8或更大之數值 範圍，如同上文所述。 於第3圖所示之實施例，施於通道區300與傳導層 305間之偏壓導致產生一電場，此電場於傳導表面之 • 電場強度係小於通道表面301之電場強度。當以一偏壓施 加於傳導層與源極區或汲極區其中之一或兩者之間之情 況時，亦同樣發生類似之電場分佈。 第4圖繪示依照本發明之又另一實施例之剖視圖，且 係沿通道寬度方向W所取之一截面。於第4圖所示之實施 例中，通道區4〇〇包括一通道表面4〇1、位於通道表面4〇1 第一介電結構402、位於第一介電結構4〇2上之介電 • ^荷結構403、位於介電電荷結構403上之第二介電結構 以及一位於第二介電結構404上之傳導層405，且此 八405具有一傳導表面4〇6。傳導表面4〇6係疊置於 告=兒荷捕捉結構403及通道表面4〇1。於第4圖所示之 ^知例，源極區及祕區係分別位於第4圖所示之截面之 ^面之下’以及第4圖所示之截面之平面之上，藉此通道 ^面4〇1之長度及傳導表面4〇6之長度係沿通道區4⑽自 =極區至汲極區之距離。於第4圖所示之實施例中，恭、 捕捉結構403係具有-底表面，此底表面彻係$
20082_2J74_6PA ‘ 折角409a及折角409b，且電荷捕捉結構403與第一介電 結構40 2間之界面處於折角40 9a及折角40 9b處轉向離開 通道區400。於第4圖所示之實施例中，通道區包括—底 表面407，此底表面407係於一虛線之上，而此虛線係由 連接電荷捕捉底表面折角409a及折角409b所構成。這導 致通道區40 0邊緣餘下之區域415及區域417與介電電 捕捉結構403接近，此導致對通道臨界電壓（Channei threshold voltage)的更佳控制。於第4圖所示之實施例 • 中，於傳導層405與第二介電結構404間之界面包括折角 410及折角411，且此界面處於折角410及折角411轉向 離開通道區400 〇 於第4圖所示之實施例中，沿通道寬度方向所取之通 道表面401之一截面係具有一平均半徑412。於第4圖所 示之實施例中，傳導表面406之一截面係為一具有平均平 徑413之弧形且此弧形自折角410延伸至折角411，藉此 傳導表面406之面積與通道表面4〇1之面積之比值係為一 鲁 大於或專於1 · 2之數值且範圍包括大約1 · 8或更大之婁文 值，如同上文所述。 於第4圖所示之實施例中，於通道區4〇〇與傳導層 405間之一偏壓導致產生一電場，此電場於傳導表面4〇6 之電場強度係小於於通道表面4〇1之電場強度。 第5圖繪示依照本發明之另一實施例之剖視圖，且係 沿通道寬度方向W所取之一截面。於第5圖所示之實施例 中，通迢區500包括一通道表面5〇1、位於通道表面 19 200822374
-逆刪3/几- TW3276PA 上之第-介電結構5G2、位於第—介電結構5Q2上杂 電荷結構503、位於介電電荷結構5〇3上之第二: 504，以及一位於第二介電結構5〇4上之傳導層5〇5二 傳導層505具有-傳導表面5〇6。傳導表面⑽係叠置於 介電電荷捕捉結構503及通道表面5〇1。於第5圖所示之 實施例，通道區500係位於一鰭狀半導體區之上，且/此鰭 狀半導體區（fin-shaped semiconduct〇r regi〇n)係具有曰 側邊507及側邊508。於某些實施例中，此鰭狀半導體區 係隨著半導體基板連續地形成（因此是結構相連的 (body tied))，且^己憶胞亦形成於此半導體基板上。於第 5一圖所示之實施例，源極區及汲極區係分別位於第5圖所 示之截面之平面之下，以及第5圖所示之截面之平面之 上，藉此通道表面501之長度及傳導表面5〇6之長度係沿 通道區500自源極區至汲極區之距離。於第5圖所示之實 施例中’電荷捕捉結構503係具有一底表面509，此底表 _ 面509係具有折角509a及折角509b，且電荷捕捉結構503 與第一介電結構502間之界面處於折角509a及折角509b 處轉向喊開通道區500。於第5圖所示之實施例中，於傳 導層505與第二介電結構504間之界面包括折角510及折 角511 ’且此界面處於折角510及折角511轉向離開通道 區 500 〇 於苐5圖所示之實施例中，此鰭片之侧邊5 0 7及側邊 508係位於一虛線之下，且此虛線係連接折角509a及折角 509b所構成，因此通道表面5〇1之一截面係具有一平均半 20
fW3276PA 200822374 徑512之弧形且位於此虛線之上。於第5圖所示之實施例 中，傳導表® 506之-截面係為一具有平均平徑513之弧 形且此孤形延伸自折角51〇至折角511，藉此傳導表面咖 之面積與通道表面501之面積之比值係為一大於或等於 1.2之數值且範圍包括大約或更大之數值，如同上文 _ 一於第5圖所示之實施例中，於通道區5〇〇與傳導層 ⑩之—偏壓導致產生—電場，此電場於傳導表面5⑽ 龟每強度係小於於通道表面501之電場強度。 况、、第6圖繪示依照本發明之另一實施例之剖視圖，且係 通逼見度方向W所取之一截面。於第6圖所示之實施例 上，道區600包括一通道表面6〇1、位於通道表面6〇1 泰^^一介電結構6〇2、位於第一介電結構602上之介電 結構603、位於介電電荷結構603上之第二介電結構 傳導Γ及一位於第二介電結構6〇4上之傳導層6〇5，且此 • 介㊉=605具有一傳導表面6〇6。傳導表面6〇6係疊置於 ，^ %何捕捉結構6⑽及通道表面6 〇 1。於第6圖所示之 狀丰匆，通道區6〇〇係位於一鰭狀半導體區之上，且此鰭 導體區係具有侧邊6〇7及侧邊608。於第6圖所示之 只知例，源極區及汲極區係分別位於第6圖所示之截面之 平面> τ 夺下’以及第6圖所示之截面之平面之上，藉此通道 ^ 6〇1之長度及傳導表面606之長度係沿通道區600自 源极p ^， 、μ至>及極區之距離。於第6圖所示之實施例中，電荷 捕捉綠構603係具有一底表面609，此底表面609係具有 21
W3276PA 200822374, 折角609a及折角6〇9b，且電荷捕捉結構β〇3與第一介電 結構602間之界面處於折角6〇9a及折角6〇9b處轉向離開 通道區600。於第β圖所示之實施例中，於傳導層605與 第一介電結構604間之界面包括折角610及折角βΐΐ，且 此界面處於折角61〇及折角611轉向離開通道區600。 於第6圖所示之實施例中，此鰭片之侧邊607及側邊 608係位於一虛線之上，且此虛線係連接折角6〇如及折角 609b所構成，因此通道表面6⑽之一截面係為一具有一平 _ 均半徑612之弧形與部份之侧邊6〇7、側邊608的結合。 於第6圖所示之實施例中，傳導表面606之一截面係為一 具有平均平徑613之弧形且此弧形延伸自折角610至折角 已11，並包括一平均半徑613之弧形，藉此傳導表面6〇6 之面積與通道表面601之面積之比值係為一大於或等於 1·2之數值且範圍包括大約ι·8或更大之數值，如同上文 所述。 於實施例中所述之第一介電結構可包括，例如二氧化 • 石夕或一能隙工程穿隧位障結構。此處所提及之能隙工程穿 隧位障結構係提供一調變穿隧位障（modulated tunneling barrier)” ，當電荷滯留（charge retention) 於電荷捕捉層時，此調變穿隧位障於低電場下抑制直接穿 隧（direct tunneling) ’另一方面由於在穿隨位障結構材 料之電洞穿隧位障高度（hole tunneling barrier height) 之能帶偏移（band offset)影響，而允許於高電場下具有 高效之電洞穿隧抹除（hole tunneling erase)。能隙工程 22
；W3276PA 200822374 ，，，之—例示包括—底介 -小於底介電層電層’且此中介電層具有 古声m二ί 位障高度之—電洞穿暖位障 =又+ * ”電層’且此頂介電層具有—大於中介恭 牙隧位障高度之-電洞穿隧位障高度。當存在兔 場f，經由-能以程穿隨位障結構之電洞穿 流接6近麵611吨。町邮）將較佳地與單層之電洞穿隨電 声，二?::^:]中’此能隙工程穿隧轉結構包括複數 :此稷數層例如包括一第一二氧化石夕層，位於此第— 减石夕層之—氮切層，以及位於此氮切層之-第二Γ :化矽層。於某些較佳之實施例中’係為三層之能隙工： 續位障結構，包括二氧化石夕或類似材料之第—層係具 :小於或等於大約2QA(AngstnDms)的厚度。於某些實施例 ，此厚度係為小於或等於大約15A。於某些實施例令， 5厚度係為介於大約5至·。於某純佳之實_中， 能=工程㈣位障結構係為三層，包括氮切或類似材料 1第一層係具有一小於或等於大約20A的厚度，此厚度更 =地為介於大約1〇至2〇A。於第二介電層之厚度大於第一 J兒層之厚度之實施例中，發現藉由降低克服第三介電層 之位障高度所需之電場強度可達到提升效能的功效。於^ 些車父佳之實施例中，能隙工程穿隧位障結構係為三層，包 括二氧化矽或類似材料之第三層係具有一小於或等於大 約30A的厚度，此厚度較佳地為介於大約15至3〇a。 23
W3276PA 200822374 根據本發明之實施例之能隙工程穿隧位障結構可以 多種方法製造。任何己知或尚在發展中且應用於此提之合 適材料以形成材料層之方法可應用於沉積或形成於此所 提及諸層。合適之方法包括，例如，熱生長方法（thermal growth method)及化學氣相沉積（chemicai vapor deposition)。例如，可以使用任何傳統的氧化方法任意 次及化學氣相沉積來形成一第一二氧化矽層或氮氧矽/匕 物（silicon oxynitride)，此氧化方法包括但不限於熱氧 •化（让ermal oxida1:ion)、自由基氧化（radical oxidation， ISSG)及龟桌氧化 / 氮化（piasma oxidation/ nitridation)。接著可藉由化學氣相沉積程序，或可選擇 地以過重氧氣或氣氣的電聚氮化形成氮化碎之一中間 層。於某些實施例中，可例如藉由氧化或化學氣相沉積形 成包含氧化物之第三層。 材料、製程及能隙工程穿隧位障結構之特性的額外資 訊揭露於：案號為60/640, 229，案名為Non-Volatile ® Memory Devices and Methods of Manufacturing and Operating the Same，2005年1月3日建檔之臨時美國專 利申請案。案號為60/647, 012，案名為Non-Volatile Memory Devices and Array and Methods of Manufacturing and Operating the Same，2005 年 1 月 27 日建檔之臨時 美國專利申請案。案號為60/689, 231，案名為 Non-Volatile Memory Having Gates Comprising Electron Injection Suppressing Materials，2005 年 6 月 10 日建 24
200822374_6PA 一檔之臨時美國專利申請案。案號為60/689, 314，案名為 Non-Volatile Memory Devices and Array and Methods of
Manufacturing and Operating the Same ， 2005 年 6 月 10曰建檔之臨時美國專利申請案。以及案號為 1 1/324, 540，案名為 Non-Volatile Cells，Memory Arrays
Including the Same and Methods of Operating Cells and Arrays ’ 2006年1月3日建檔之非臨時美國專利申請案。 上述各文件之全部内容係合併於此做為參考。 • 包括氧化矽之第二介電結構可例如藉由轉換介電電 荷捕捉結構之一部分為氧化矽來形成，且此介電電荷捕捉 結構係包括氮化矽。於一範例中，一熱轉化程序^“㈣“ conversion process)可提供一高密度或高濃度之界面陷 阱（interfacial traps)’且此界面陷阱係可提升記憶裝 置之捕捉效率（trapping efficiency)。例如，氮化物^ 熱轉化可於1000°C時完成，此時閘流率（gate fl〇wrate》 係為 H2:02=1000:400〇sccm(Standard Cubic Centim^ •Minute)。 於實施例中所提及之介電電荷捕捉結構可包括，例 如，氮化矽（silicon nitride)、氮氧化矽（Si〇N)、氧 化給（馳）、氧化!g (Al2〇3)、介電嵌入式奈米粒子捕捉 材料（cUelectric embedded 職〇_卿仏16 trappi% material )或其他非傳導性電荷捕捉材料 (職-conductive charge trapping 。於包括 -氮化㈣於介電電荷捕捉結構之實施例中，此層之厚度 25 ΓΨ3276ΡΑ 200822374 :較佳蘭域5GA，以及為刻良好電荷捕捉效能 層之厚度係更較佳地為介於大約嫩及观之間。對盆 =^而5 ’此厚度較佳地為足啸供相同電荷捕捉致能 於實施例中所提及之第二介電結構係包括，例如二氧 石夕、二乳她、或其他絕緣介電材料。於某些較佳實 j中’此第二介電材料係包括—二氧化石夕層，且此層具有 • μ大於大約5〇A的厚度，為於阻擔在電荷捕捉結構與傳導 …之穿隧上相良好效能，此厚度更較佳地為介於大約 與大約1織之間。對其他材料而言，此厚度係較佳地 為足以提供相等之效能之厚度。 ▲於實施例中所提及之傳導層可包括，例如n型或 摻雜之^晶矽，高工作函數金屬（w〇rk functi〇n)例如鉑 (Pt)、氮化鈕（TaN)、矽化物，或其他傳導材料。 …第7圖繪示依照本發明之一實施例之一記憶胞於通 _ ，表面（第7圖中以”底氧化電場（bott⑽oxide f ield)，， 払不）及傳導表面（第7圖中以，，頂氧化電場（ΐ〇ρ oxide fleld)標示）之電場強度之模擬，此記憶胞具有18麵之 且傳導層與通道間之偏壓為15V。第7圖中縱軸表示 毛場強度’單位為MV/cm，横軸以對數座標表示通道表面 之圓柱形區之曲率半徑（radius 〇f curvafure)Rl。第7 圖凊楚表示當R1減少，於通道表面之電場強度增加，但 於傳導表面之電場強度卻減少。 第8圖繪示根據一實施例之記憶胞，正偏壓型福勒〜 26
2008223 74TW3276PA §右德漢穿隧（傳導層至通道區具有正偏壓之福勒—諾揀漢穿 隧，+ F N )程式化時間對不同之此記憶胞之通道表面:圓^柱 形區之曲率半#R1之模擬。第8圖之縱軸係為記憶胞之 臨界電壓之變化，橫軸係以對數表示程式化時間，單位為 秒。第8圖清楚表示出㈣減少，程式化速度顯著地增 加。 第9圖繪示根據一實施例之具有能隙工程穿隧位障 結構的記憶胞，負偏壓型福勒一諾德漢穿隧（傳導層至通道 • 區具有負偏壓之福勒一諾德漢穿隧）（Fowler—Nordheim tunneling with negative conductive layer to channel region bias voltage，-FN)程式化時間對不同之此記情 胞之通道表面之圓柱形區之曲率半徑R1之模擬。第9圖 之縱轴係為3己丨$胞之界電壓之變化’橫轴係以對數表干 程式化時間，單位為秒。第9圖清楚表示出當減少， 抹除速度增加且抹除飽和值（erase saturati〇n)減少。另丨 外’特別是在多晶矽閘極裝置（polysilicon gate deviee> ® 中’抹除收斂值（eraseconvergent)Vt可減至更低，因為 於傳導層至通道區具有負偏壓之福勒一諾德漢穿隨期間，間 電子（gate electron)的注入亦同樣地減少。 第10圖至第15圖繪示製造記憶體陣列之一實施例之 流程圖。此記憶體陣列應用於此所提及之介電電荷捕捉記 憶胞。第10圖緣示於一半導體基板1002形成硬遮蔽層帶 (hard mask layer strip)1000 及 1001，以及進行蚀刻以 於半導體基板1002產生相對厚的鰭片1〇〇3及ι0〇4。於此 27
200822374獅 6PA —實施例中’硬遮蔽層帶1000及1001包括氮化矽且半導體 基板1002包括矽。蝕刻之步驟可應用例如淺溝隔離 (shallow trench isolation)技術或類似的技術達成。 第11圖繪示將第10圖晴示之結構以—氧化步驟處 理。此氧化步驟去除鰭片的一部分且導致銬 1006具有一次黃光微影構形（sub—llth〇graSphic)的寬 度。因此氧化步驟而產生之氧化侵蝕作用於銬片 1006與硬遮蔽層帶1000及ι001之間的界面發生較為快 ^速，導致鰭片1005及1006頂端成為圓頂且於鰭片1〇05 及1006的頂端形成圓柱形區1〇〇7及1〇〇8。 接著，如第12圖所示，第U圖所繪示之結構以介電 材料填充，於本實施例中此一介電材料包括二氧化矽。此 結構之填充步驟可使用例如高密度電漿（high densi忭 p 1 asma，HDP)二氧化矽沈積接續以化學機械研磨 (chemical mechanical polishing，CMP)處理。然後，如 弟13圖所不’移去硬遮廢層帶。 ❿ 然後，如第14圖所示，進行蝕刻以使鰭片1〇〇5及 1006頂端至少露出圓柱形區1〇〇7及1〇〇8。蝕刻之步驟可 例如使用濕式飿刻（wet etch)方式以一緩慢速率移一 化石夕填充物達成。接著，如第15圖所示，於如 不之結構上形成一第一介電結構1009。於第一介泰1回繪 1009上形成一介電捕捉結構1〇1〇。以及於介電電I、4儀 構1〇1〇上形成一第二介電結構1〇11。然後，形成二補麵 層並加以圖案化以形成字元線。在字元線間之鳍片二傳導 28
2〇〇822J74W3276PA 位置製造接點（contact)。接著，以使用一般為本領域所 熟知如層間介電膜（interlayer dielectric film)及金屬 化（metallization)程序完成裝置。 第16圖繪示為一積體電路之簡單示意圖，且此積體 電路係使用於此所提及記憶胞之陣列。積體電路包 括記憶體陣列1600，且係於一半導體基板上使用於此所提 及之非揮發性記憶胞以執行此記憶體陣列1600。陣列16〇〇 之記憶胞可以並聯（paral lel)、串勝（series)或虛擬接地 • (virtual ground)陣列之型式互相連接。列解碼器16〇1 (Row decoder)係耦接至複數個字元線16〇2，且此字元線 1602於記憶體陣列16〇0内係沿列方向排列。於此所述之 記憶體可裝配成NAND陣列、M0R陣列或其他型式之陣列锋 構。行解碼器1603 (Column decoder)係耗接至複數個位 元線，且此位元線1602於記憶體陣列16〇〇内係沿行方向 排列。位址可措由匯流排16〇 5 (bus)提供至行解碼器16〇3 及列解碼器1601。於方塊1606中的感測放大器（Sense 鲁 m)及賓料輸入結構（data-in structure)係藉由 資料匯流排1607 (data bus)耦接至行解碼器16〇3。資料 可藉資料輸入線1611 (data-in line)由積體電路165〇上 的輸入/輸出埠，或由其他積體電路165〇内部或外部之 貝料來源端（data source)提供至方塊16〇6中的資料輸入 結構。資料可藉資料輸出線1615 (data%ut i ' 放大器提供至積體電路165。上的輪入/輪出璋= 至其他積體電路1650内部或外部之資料目標端（他 29
rW3276PA 200822374 destination)。偏壓配置狀態器 1609 (Bias arrangement state machine)控制偏壓配置提供電壓1608 (bias arrangement supply voltage)的應用程序，例如用以抹 除驗證電壓（erase verify voltage)以及程式驗證電壓 (program verify voltage)的應用程序，以及控制裎式 化、抹除以及讀取記憶胞的配置’例如伴隨著帶對帶電流 (band-to-band current)之配置。正偏壓型福勒_諾德漢穿 隧（+M tunneling)係包括一正電壓施加於閘極與通道之 間，或者施加於閘極與源極及汲極二者或二者之一間，而 此正電壓足以誘導電子經由穿隧介電層結構穿隧至電荷 捕捉結構。藉由此正偏壓型福勒〜諾德漢穿隧福勒一諾德漢 穿隧（+FN turme 1 i ng)改寫偏壓配置狀態器以應用於程^'式' 化的偏壓配置。使用圓柱形通道或類似單元結構'(二^ structure) ’相對於平面形之通道裴置，正偏^型福 諾德漢穿騎需的電壓可再降低1偏壓型福勒^ 隧係包括-負電壓施加於閘極與通道之間，或者施加： 極與源極政極二者或二者之―間，而此負㈣足以^ 電洞經由㈣介電層結構雜至電荷捕捉結構。= 壓型褐勒-雜漢穿後改寫減配置狀態器以應用日^ 的偏壓配置。使用圓柱形通道或麵 ^ 、抹除 而抑夕福、蓄狀罢々 ^ 1 乂早凡、、、口構，相對於平 ㈣之核裝置，負偏翻福勒1 千 再降低。 义r/T而的電壓可 此陣列可與具有其他模組， (processors)，其他記憶體陣列、可I地理器 私式化邏輯
FW3276PA 200822374 (programmable l〇gic)及專用邏輯（dedlcated 1〇以0 等 模組之積體電路結合。 及 本 雖然本發明已以較佳實施例揭露如上，然其為一說明 之用途而並非用以隊定本發明。於此所提及之製造步 結構並非涵蓋完整之《I路之所有 發明可結合各種為本顯料 驛心私。 識 電路製造技術來實行。各種潤另或正在發展中之積體 者可立即思及，且此些網飾及及更動本領域具通常知 之精神 及以下所申請之專利保讀 動並不背離本發明 圍内 2008223 74rW327, -——rW3276pi\ 【圖式簡單說明】 結構第1崎示習知技術之-錢氮_型記體胞基本 記憶胞第之 狀-實施㈣介”荷捕捉 、見度方向之一剖面圖。 示根據本發明之 例 ，己憶^之通道寬度方向之一剖面圖。 ^何捕捉 第4圖繪示根據本發明之一杏 、、凡八 記憶胞之通道寬度方向之-剖面μ丨电電荷捕捉 第5圖繪示根據本發明之—實施例沿介電泰 記憶胞之通道寬度方向之-剖面圖。 "何捕捉 第6圖緣示根據本發明之一實施例沿 記憶胞之通道寬度方向之一剖面圖。 ％何捕捉 第7圖緣示根據本發明之一實施例於 表面及通道表面之電場強度之模擬。4之傳導 第8目_根據林日狀—實刻記憶 面之圓柱形區之曲率之不同值對正偏壓型福勒 隧程式化時間之模擬。 。右儒漢牙 第Θ圖繪示根據本發明之一實施例具有〜 穿隧位障結構之記憶胞之通道表面之圓柱形區之曲之 不同值對負偏壓型福勒一諾德漢穿隧抹除時間之模擬;。之 第10圖繪示根據本發明之一實施例之製造'—圮情體 陣列方法之-步驟，包括於半導體基板上形戍—硬遮ς層 及蝕以形成相對厚的半導體基板之鰭片。 曰 32
；W3276PA 200822374 * 第11圖繪示根據本發明之一實施例之製造一記憶體 陣列方法之一步驟，包括暴露如第10圖所示之結構於一 氧化步驟之下，其消耗鰭片之一部分並導致鰭片具有一黃 光微影構形寬度。 第12圖繪示根據本發明之一實施例之製造一記憶體 陣列方法之一步驟，包括以介電材料填充如第11圖所示 之結構。 第13圖繪示根據本發明之一實施例之製造一記憶體 ⑩ 陣列方法之一步驟，包括移去如第12圖所示之結構之硬 遮蔽層帶。 第14圖繪示根據本發明之一實施例之製造一記憶體 陣列方法之一步驟，包括蝕刻如第13圖所示之結構以露 出鰭片之頂端之圓柱形區。 第.15圖繪示根據本發明之一實施例之製造一記憶體 陣列方法之一步驟，包括於如第14圖所示之結構上形成 第一介電層，於第一介電層上形成介電電荷捕捉結構，於 鲁 介電電荷捕捉結構上形成第二介電層。 第16圖繪示根據本發明之一實施例之一具有電荷捕 捉記憶胞及控制電路之積體電路之示意圖。 【主要元件符號說明】 101 ·源極區 10 2 :没極區 106 :第二介電層 33
200822^3 74TW3276PA • 200、300、400、500、600 :通道區 201、301、401、501、601 ··通道表面 104、 202、302、402、502、602、1009 :第一介電結 構 105、 203、303、403、503、603、1010 :介電電荷捕 捉結構 204、304、404、504、604、1011 :第二介電結構 103、205、305、405、505、605 :傳導層 ❿ 206、306、406、506、606 ·•傳導表面 207 :通道表面截面之平均半徑 208 :傳導表面截面之平均半徑 307、407 ··底表 面（通道區） 309、409、509、609 :底表面（電荷捕捉結構） 309a、309b、4Q9a、409b、509a、509b、609a、609b : 底表面折角 315、317、415、417 :邊緣之區域 鲁 507、508、607、608 :側邊 1000、1001 :硬遮蔽層帶 1002:半導體基板 1003、1004、1005、1〇〇6 :鰭片 1007、1008 :圓柱形區 1600:記憶體陣列 1601:列解碼器 1602 :字元線 34
200822374rW3276PA * 1603 :行解碼器 1604 :位元線 16 0 5 :匯流排 16 0 6 :方塊 1607:資料匯流排 1608 :偏壓配置提供電壓 16 0 9 ·•偏壓配置狀態器 1611 :資料輸入線 • 1615 :資料輸出線 1650 :積體電路 35

Claims (1)

  1. 200822374, 'W3276PA 十、申請專利範圍： 1 · 一記憶胞，包括： 一半導體通道區（semiconductor channel region)， 具有一通道表面（channel surface)，該通道表面具有一 面積A1，該面積A1包括一第一圓柱形區； 一第〜介電結構位於該通道表面上； 一介電電荷捕捉結構位於該第一介電結構上； •第〜電結構位於該介電電荷捕捉結構 (dielectrlc charge trapping structure)Ji ； =細具有-傳導㈣，該料表面具有一面積 區〜面積,2包括位於該第二介電結構上之一第二圓柱 遠面積A2與該面積“之比值係大於或等於1.2。 料」。申請範圍第1項所述之記憶胞，其中該面積A2 與該面積μ之比值係大於或等於18。 面之^爸如申請範圍第1項所述之記憶胞，其中該通道表 狀。〜圓柱形區沿該通道寬度方向之-截面係為環 面之^^申賴圍第3項所述之記憶胞，其中該傳導表 狀。以〜圓柱形區沿該通道寬度方向之—截面係為環 之兮=申請範圍第1項所述之記憶胞，其中該通道表面 产=Γ圓柱形區沿該通迢寬度方向之-截面為小於360 度之一弧形。 〇明fen第5項所述之記憶胞，其中該傳導表面 36 TW3276PA 200822374 之該第二圓柱形區沿該通道寬度方向之一截面為小於360 度之一弧形。 7. 如申請範圍第1項所述之記憶胞，更包括： 該介電電荷捕捉結構具有一第一底表面； 該通道區具有一第二底表面； 該一第一底表面沿該通道寬度方向之一截面係包括 一第一角落及一第二角落，該第一底表面係於該第一角落 及該第二角落轉向離開該通道區域； φ 沿該通道寬度方向之該一第二底表面之一截面係包 括一第一實線；以及 連接該第一角落及該第二角落之一第二虛線，藉此該 第一實線係低於該第二虛線之水平。 8. 如申請範圍第1項所述之記憶胞，更包括： 該介電電荷捕捉結構具有一第一底表面； 該通道區具有一第二底表面； 沿該通道寬度方向之該一第一底表面之一截面係包 鲁括一第一角落及一第二角落，該第一底表面係於該第一角 落及該第二角落轉向離開該通道區域； 沿該通道寬度方向之該一第二底表面之一截面係包 括一第一實線；以及 連接該第一角落及該第二角落之一第二虛線，藉此該 第一實線係高於該第二虛線之水平。 9. 如申請範圍第1項所述之記憶胞，更包括一半導體 縛片結構’其中該半導體通道區係位於該半導體籍片結構 37 200822374 ^ 二s編弧.[W3276PA 之上。 瓜如申請範圍第i項所述之記㈣ 道表面及該料表面之縣_財-倾氧化^ (effete QXlde thlckness)，且該通道表面之該又第一 0柱形區⑽有-小於該妓氡切紅平均抑。 U·如申請範圍第1項所述之記憶胞，其中該^第-介 電結構係包括二氧化矽(silic〇n ―)。 12.如申請範圍第1項所述之記憶胞，其中該第-介 電層具有n程穿齡障結構（bandgap eng ineered tunneling barrier structure)。 。13·、,如申凊範圍第12項所述之記憶胞，其中該能隙 工程穿隨位障結構包括： 〜-第-介電層，該第一介電層具有一電洞穿随位障高 又〔〇le tunneling barrier height); 古一：第二介電層位於該第一介電層上，該第二介電層具 一人屯/同牙隧位障㊉度，該電洞穿隨位障高度係小於該第 一 >M電層之一電洞穿隧位障高度；以及 古一Γ第三介電層位於該第二介電層上，該第三介電層具 1 =穿陡位障高度’該電洞穿隨位障高度係大於該第 一；丨-电層之一電洞穿隧位障高度。 入乂4. >申請範圍第13項所述之記憶胞，其中該第-括4切，該第"介電層包减伙（仙咖 tride)，及該第三介電層包括二氧化矽。 38 1 5.如申請範圍第13項所述之記憶胞，其中該第一 rW3276PA 200822374 介電層係具有小於或等於2〇A之一厚度。 16·如申請範圍第13項所述之記憶胞，其中該介電 電荷捕捉結構係具有介於大約40至大約100A之一厚度。 17·如申請範圍第13項所述之記憶胞，其中該介電 電荷捕捉結構係具有大約4〇人之一厚度。 18·如申請範圍第13項所述之記憶胞，其中該第一 介電層係具有介於大約5至大約20A之一厚度。 19 ·如申明範圍第13項所述之記憶胞，其中該第— 介電層係具有小於或等於15A之一厚度。 其中該第 20·如申請範圍第13項所述之記憶胞 介電層係具有小於或等於20A之一厚度。 人币21·如申請範圍第13項所述之記憶胞，其中該第二 電層係具有介於大約10至大約20A之一厚度。 22·如申請範圍第13項所述之記憶胞，其中今 介電層係具有小於鱗於3GA之—厚度。 ^二 介如中請範圍第13項所述之記憶胞，其中該第三 私日係具有介於大約15至大約3〇Α之一厚度。 24.如申請範圍第13項所述之記憶胞， 一 介電結構料有介於大約4Q至大約舰之弟— 提结構係:=1項所述之記憶胞’其中該介電捕 電二項所述之記憶胞’其中該第二介 27.如申請範圍第1項所述之記憶胞，其中該傳導層 39 TW3276PA 200822374 (conductive layer)係包括多晶石夕（polysi 1 icon) 〇 28. —種用製造記憶胞之方法，該方法包括： 形成一半導體通道區，該半導體通道區具有一通道表 面，該通道表面具有一面積A1，該面積A1包括一第一圓 柱形區， 於該通道表面上形成一第一介電結構； 於該第一介電結構上形成一介電電荷捕捉結構； 於該介電電荷捕捉結構上形成一第二介電結構；以及 • 形成一傳導層，該傳導層具有一面積A2，該面積A2 包括於該第二介電結構上之一第二圓柱形區，使得該面積 A2與該面積A1之該比值大於或等於L 2。 29. 如申請範圍第28項所述之方法，包括製造一記 憶體陣列（memory array )之一步驟，製造該記憶體陣列之 該步驟包括形成複數個記憶胞。 30. 如申請範圍第28項所述之方法，其中該通道表 面之該第一圓柱形區沿該通道寬度方向之一截面係為環 •狀。 31. 如申請範圍第30項所述之方法，其中該傳導表 面之該第二圓柱形區沿該通道寬度方向之一截面係為環 狀。 32. 如申請範圍第28項所述之方法，其中該通道表 面之該第一圓柱形區沿該通道寬度方向之一截面係為一 小於360之弧形。 200822]74一 4 33.如申請範圍第32項所述之方法，其中該傳導表 面之該第二圓柱形區沿該通道寬度方向之一截面係為一 小於360之弧形。 34. 如申請範圍第28項所述之方法，其中該第一介 電結構包括二氧化矽。 35. 如申請範圍第28項所述之方法，其中該第一介 電層具有一能隙工程穿隧位障結構。 36. 如申請範圍第35項所述之方法，其中形成該第 馨 ^~介電結構之該步驟包括· 形成一第一介電層，該第一介電層具有一電洞穿隧位 障高度及小於大約20Α之一厚度； 於該第一介電層上形成一第二介電層，該第二介電層 具有一電洞穿隧位障高度，該電洞穿隧位障高度係小於該 第一介電層之一電洞穿隧位障高度，及小於大約20Α之一 厚度；以及 於該第二介電層上形成一第三介電層，該第三介電層 • 具有一電洞穿隧位障高度，該電洞穿隧位障高度係大於該 第二介電層之一電洞穿隧位障高度，及小於大約25Α之一 厚度。 37. 如申請範圍第36項所述之方法，其中該第一介 電層具有介於大約5至大約20Α之一厚度。 38. 如申請範圍第36項所述之方法，其中該第二介 電層具有大於該第一介電層之一厚度。 39. 如申請範圍第36項所述之方法，其中該第三介 41 fW3276PA 200822374 • 電層具有大約10至大約30A之一厚度。 40. 如申請範圍第28項所述之方法，其中該介電電 荷捕捉結構包括氮化矽。 41. 如申請範圍第28項所述之方法，其中該第二介 電結構包括二氧化矽。 42. 如申請範圍第28項所述之方法，其中該傳導層 包括多晶石夕。 43. 如申請範圍第28項所述之方法，其中介於該通 φ 道表面及該傳導表面之該結構係具有一有效氧化厚度 (effective oxide thickness)，且該通道表面之該第一 圓柱形區係具有一小於該有效氧化厚度之平均半徑。 44. 一種製造記憶胞之方法，該方法包括： 於一半導體基板之表面形成一硬遮蔽層（hard mask layer) ·， 蝕刻該硬遮蔽層及該半導體基板以定義出一半導體 材料之鰭片（fin)及暴露出鄰近於該鰭片之該半導體基板 • 之表面，其中該硬遮蔽層係留置於該鰭片上； 形成一通道表面，該通道表面具有一面積A2’該面積 A2包括於該鰭片之一第一圓柱形表面，該第一圓柱形表面 係藉由氧化該鰭片之一部分所形成； 移除該硬遮蔽層； 钱刻以露出該鰭片之該通道表面； 於該通道表面上形成一第一介電結構； 於該第一介電結構上形成一介電電荷捕捉結構； 42 W3276PA 200822374 於該介電電荷捕捉結構上形成—第二 形成-傳導層’該傳導層具有—面㈣，'^積 fr第f介電結構上之—第二圓柱形區，以使^專1 積㈣該面心:==通道表面’使得該面 _ 領W之該比值大於或等於h 2 ;以及 、及極Ϊ由：：半導體基板植入摻雜物形成-源極區及-通道㈣=:=隔該源極區及•極區’且該 記憶4體5陣==第 形成複數個該記=:衣^亥記憶體陣列之該步驟係包括 ,46.如申請範圍第44項所述之方法， 道表面及該傳導夺％ 中"於該通 (咐eCtlVe ^ 该結構係具有—有效氧化厚度 rective 0Xlde thicknes 又 圓柱形區係具有—小於々μ〜顧逼表面之該第-錄j於5亥有效乳化厚度之平均半徑。 —種記憶裝置，包括： 基板^㈣包括複數個記憶胞，且轉列係位於—半導體 該些記憶胞包括一半導體通道區， 面積A1包括一第一圓社报 ^ 面積A1，該 道表面上，—介W捕一弟一介電結構位於該通 -第二介何捕捉結構位於該第—介電結構上， u冓位於該介電電荷捕捉 有一傳導表面，該傳導身$ g + 傳導層具 括於該第二介電積A2,該面積仏包 構上之一弟二圓柱形區，該傳導表面係 43 W3276PA 200822374' 疊置於該介電電荷捕捉結及該通道區之該通道表面，且該 面積與該面積A1之比值係大於或等於1. 2 ;以及 一偏壓配置狀態器（bias arrangement state machine)，該偏壓配置狀態器係應用偏壓配置於該些記憶 胞以進行程式化（programm i ng )及應用偏壓配置於該些記 憶胞以進行抹除（erasing)，其中用以程式化之該偏壓配 置係包括-正電壓’該傳導層及至少一該通道區間
    該正電壓，以使該祕區及贿極區足以料電子、穿= elWt_ellng)通過該介電結構進 ^ 中用以抹除之該偏壓配置包括-負== V曰及至〃。亥通運區間係具有該負電壓，以使兮广專 ，極區足以誘導電洞穿暖通過該：進=區 電電荷捕捉結構。 、、Q構進入戎介
    44
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