CN103178064A

CN103178064A - 具有非捕捉型开关晶体管的存储器装置及其制造方法

Info

Publication number: CN103178064A
Application number: CN2011104377516A
Authority: CN
Inventors: 陈士弘; 吕函庭; 施彦豪
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-12-23
Filing date: 2011-12-23
Publication date: 2013-06-26
Anticipated expiration: 2031-12-23
Also published as: CN103178064B

Abstract

本发明公开了一种具有非捕捉型开关晶体管的存储器装置及其制造方法。该制造方法包含：首先形成一介电材料多层叠层于多个半导体长条上，接着曝露位于开关晶体管区的多层叠层；显影曝露位于开关晶体管区的多层叠层以形成不同于介电电荷捕捉结构的栅极介电结构；而后形成多条字线与选择线；介电电荷捕捉存储单元的三维阵列包含由存储单元排列而成的多个与非门串列所构成的多个叠层；多个开关晶体管被耦接至与非门串列，该多个开关晶体管包含多个栅极介电结构，其中栅极介电结构不同于介电电荷捕捉结构。

Description

具有非捕捉型开关晶体管的存储器装置及其制造方法

技术领域

本发明是有关于闪存技术，尤其是关于一种具有非捕捉型开关晶体管的存储器装置及其制造方法。

背景技术

闪存为一种非易失性集成电路存储器技术。传统的闪存是使用浮动栅极存储单元。然而随着存储器装置的密度增加，浮动栅极存储单元彼此间越来越靠近，相邻二浮动栅极其所储存的电荷间的接口即成为一项问题，并限制了基于浮动栅极存储单元的闪存其密度继续增加。使用于闪存的另一种存储单元可被称为电荷捕捉存储单元，是以一种介电电荷捕捉结构取代浮动栅极。电荷捕捉存储单元使用介电材料以储存电荷，因此不具有如同浮动栅极技术的存储单元间接口。

一种典型的电荷捕捉快闪存储单元是由场效应晶体管结构(FET)构成，具有以一通道分隔的源极与漏极，以及以电荷储存结构与该通道分隔的栅极，其中电荷储存结构包含一介电层、一电荷储存层与一阻挡介电层。早期传统的电荷捕捉存储器因其设计被称为SONOS装置，根据SONOS设计，源极、漏极与通道是形成于一硅衬底(S)上，介电层以氧化硅(O)为材料形成，电荷储存层以氮化硅(N)为材料形成，阻挡介电层以氧化硅(O)为材料形成，而栅极包括多晶硅(S)。

虽然也存在及(AND)架构等其他各类架构，使用于闪存装置的通常是反及(NAND)或反或(NOR)架构。NAND架构是由于数据储存应用方面的高密度与高速而盛行；而NOR架构则较适用于重视随机存取的应用，例如编码的储存。在一NAND架构，具有开关晶体管的存储单元排列于NAND串行中，而包括串联存储单元的NAND串行是用以将串行连接至例如位线与共同源极线。开关晶体管通常作为串行选择晶体管与接地选择晶体管的总称，可由与存储单元串行串联的一FET晶体管组成，并具有位于相对应的串行选择线(SSL)或接地选择线(GSL)内的栅极；SSL与GSL是与存储器阵列的字线平行排列。开关晶体管也可用于其他种架构中，作为存储单元的选择区块。

在包含三维阵列的高密度电荷捕捉存储单元中，尽管有时具有较宽的通道或有其他类型的调整，开关晶体管是实质上使用与存储单元相同的FET结构。如此一来，这些开关晶体管于栅极介电层内具有电荷捕捉结构。在制造此型电荷捕捉存储器装置时，电荷可累积于开关晶体管的栅极介电层，并导致跨越装置整体的开关晶体管临界值有一广泛分布。此一情形将对装置造成许多人们所不希望发生的影响。

因此，希望能提供一种新的存储器技术，适用于电荷捕捉存储器装置的开关晶体管，并包含以一NAND架构排列的装置。

发明内容

一实施例是有关一种存储器装置，包括一三维存储单元阵列。该三维存储单元阵列包含有一介电电荷捕捉结构，并具有多个开关晶体管，该多个开关晶体管包含不同于介电电荷捕捉结构的栅极介电结构。在某些例子中，栅极介电结构包含经修改的介电电荷捕捉结构，所做的修改为减低或消除介电电荷捕捉结构捕捉电荷的能力。

另一实施例是有关一三维反及(NAND)架构阵列，包含环绕型栅极开关晶体管。

又一实施例是有关制造方法，可用以形成本发明中所述存储器阵列的栅极介电结构，存储器阵列包含三维NAND架构阵列。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1是一三维NAND架构电荷捕捉存储器装置的基本结构的透视图。

图2是一三维NAND架构电荷捕捉存储器装置的简单示意图。

图3是根据现有技艺实施例所绘制的一NAND串行的简单剖面图，其中电荷捕捉结构是作为串行选择晶体管与接地选择晶体管的栅极介电层。

图4是一NAND串行的简单剖面图，该NAND串行具有根据本说明书一实施例所绘示的串行选择晶体管及接地选择晶体管。

图5是一NAND串行的串行选择端的简单剖面图，该串行选择端位于根据本说明书另一实施例所绘示的串行选择晶体管与接地选择晶体管内。

图6是一NAND串行的串行选择端的简单剖面图，该串行选择端位于根据本说明书再一实施例所绘示的串行选择晶体管与接地选择晶体管内。

图7是一NAND串行的串行选择端的简单剖面图，该串行选择端位于根据本说明书又一实施例所绘示的串行选择晶体管与接地选择晶体管内。

图8是一三维NAND闪存结构的透视图，包含由平行于Y轴且排列于多个脊形叠层中的半导体长条所构成的多个平面、位于半导体长条侧表面的一电荷捕捉存储器层以及排列于脊形叠层之上并具有与脊形叠层共形的底面的多条字线。

图9是沿X-Z平面将图8所示结构剖开所得的存储单元剖面图。

图10是沿X-Y平面将图8所示结构剖开所得的存储单元剖面图。

图11描绘制造如图1所示存储器装置的工艺的第一步骤。

图12描绘制造如图1所示存储器装置的工艺的第二步骤。

图13描绘制造如图1所示存储器装置的工艺的第三步骤。

图14描绘制造如图1所示存储器装置的工艺的第四步骤。

图15描绘制造如图1所示存储器装置的工艺的第五步骤。

图16描绘制造如图1所示存储器装置的工艺的第六步骤。

图17描绘制造如图1所示存储器装置的工艺的第七步骤。

图18描绘制造如图1所示存储器装置的工艺的第八步骤。

图19描绘制造如图1所示存储器装置的工艺的第九步骤。

图20至图23描绘制造如图1所示存储器装置的工艺的替代步骤，是用以制造环绕型栅极开关晶体管。

图24是一包含三维NAND闪存阵列的集成电路的示意图，NAND闪存阵列串行上的开关晶体管具有经修改的栅极介电层。

【主要元件符号说明】

10：衬底

11、12、13、407′、409′、411′、413′、811、812、813、814：半导体长条

15：区域

16、99、230：共同源极线

17、18、160、161、162、202、203、204、205、206、207、460-1、460-2、510、511、816、817、962：字线

19、159、201、461、512：接地选择线

20：串行选择栅极

21、22、23、24、25、818、819：硅化物层

26、27：源极选择线

28、29：接触结构

30：介电电荷捕捉结构

31、32、197、198、257、258、268、278、288、490、501：栅极介电层

70、71、72、73、74、75、76、77、78、80、82、84：存储单元

85、88、89：串行选择晶体管

90、91、92、93、94、95：接地选择晶体管

100：半导体本体

106、107、108、208：串行选择线

211、219：接触区

212、213、214、215、216、217、218：端点

231：位线

315：多层电荷捕捉结构

397、837：隧穿层

398：电荷捕捉层

399：阻挡层

404：半导体芯片

405：绝缘层

406、408、410、412、414、810：绝缘层

407、409、411、413：半导体层

430：掩模区块

450-1、450-2、450-3：脊形叠层

500a、500b、500c、500d：环绕型栅极介电层

815：存储材料层

820：沟道

821、822、823、824：绝缘材料

825、826：电荷捕捉有源区

828、829、830：源极/漏极区

838：电荷储存层

839：介电阻挡层

960：NAND闪存阵列

961：列译码器

963：页缓冲器

964：总体位线

965：总线

966：行译码器

967：数据总线

968：区块

969：状态机

973：线路

974：其他电路

975：集成电路

BL(1)、BL(2)、BL(3)：位线层状结构

BL、BLN、BLN-1：位线

BOE DIP to remove oxide：缓冲氧化物浸蚀工艺以移除氧化物

CS：共源

CSL：共同源极线

e-current：电子流

GSL：接地选择线

Memory Array Region：存储阵列区

P：P型

P+：P+型

Source Line：源极线

SSL、SSLn、SSLn+1、SSLn-1：串行选择线

S SL/GSL Region No trapping layer/with Surrounding Gate：无捕捉层而具有环绕型栅极的串行选择线/接地选择线区

SSL/GSL Region：串行选择线/接地选择线区

WL、WL1、WL32、WLn、WLn+1、WLn-1：字线

具体实施方式

本发明实施例将配合所附图式图1至图24进行详述。

图1是基于Lue等人(Lue et al.，“A Highly Scalable 8-Layer 3DVertical-Gate(VG)TFT NAND Flash Using Junction-Free Buried Channel(通道)BE-SONOS Device，”2010Symposium on VLSI Technology Digest ofTechnical Papers，pages 131-132(Symposium held in June 2010))所述的存储器而绘制出的三维存储器(3D memory)简图，其中介电填料于图中省略，以清楚显露该三维存储器的结构。图1所示的结构包括于一反及(NAND)架构中具有多个介电电荷捕捉结构(dielectric charge trapping structure)30的一个三维存储单元阵列(3D array ofmemory cells)，其中NAND架构包含由存储单元排列而成的NAND串行所构成的多个叠层。图1所示的结构并包含耦接至NAND串行的多个开关晶体管(switch transistor)，该多个开关晶体管包含栅极介电层31及32，且栅极介电层31及32不同于存储单元中的介电电荷捕捉结构。

图1的三维存储单元阵列包含多个位于衬底10上由半导体长条(semiconductor strip)11、12、13形成的叠层，该多个半导体长条被排列以为NAND串行中的串联存储单元提供半导体本体。在此一架构中，一存储单元区块各层内的半导体长条11、12、13是于区域15内相连接，形成可用以译码存储单元的一单层位线层状结构BL(1)、BL(2)、BL(3)。连接位线层状结构BL(1)、BL(2)、BL(3)与位于上方的总体位线(global bit line，未示于图中)的接触结构未绘示于图中，此一接触结构可实施于一图案化金属层。

多条字线17、18是正交排列于该多个叠层之上，如此即在叠层中的半导体长条11、12、13的表面与字线表面交点处形成多个接口区域，并由该多个接口区域建立一三维阵列。字线17、18可使用多晶硅为材料，是将多晶硅共形沉积(conformally deposit)至叠层上，并图案化该多个多晶硅以定义字线。一硅化物层22、23可形成于该多个图案化的多晶硅的顶部，硅化物例如是硅化钨。在图1中，二个字线结构以元件符号WL1及WL32代表，其中元件符号WL32的使用是指示：通常在一个NAND串行中，可使用一个较大的数字(例如32)作为字线的编号。介电电荷捕捉结构30例如是一ONO或ONONO多层结构，是沉积于字线与半导体长条间之接口区域，以形成结构中的存储单元。介电电荷捕捉结构30可为覆盖于存储单元上的一毯覆层(blanket layer)，或为一图案层。在这样的配置下，源极/漏极的离子注入可为于字线间形成，但在某些实施例中可能不采用这样的源极/漏极离子注入。

此一实施例中，一接地选择晶体管(ground select transistor，于接地选择线19中具有一栅极)位于各NAND串行的第一端，而一串行选择晶体管(string select transistor，具有一串行选择栅极20)位于各NAND串行的第二端。接地选择晶体管被运作以耦接半导体长条11、12、13至一源极侧偏压结构(source side bias structure)，此一实施例中该源极侧偏压结构是由共同源极线(common source line)16所提供。串行选择晶体管被运作以耦接半导体长条11、12、13至位于区域15的一接触区，以连接至漏极侧偏压结构(drain side bias structure)，例如为所述的总体位线。在此例中，一接地选择线19正交排列于叠层之上且与字线17、18平行，并作为接地选择晶体管的栅极导体，是提供以响应一单一信号而将存储器区块内的所有脊形叠层(ridge)连接至源极侧偏压结构。一硅化物层21可形成于接地选择线19之上。

此外，在本例中，串行选择栅极20包括每次绕过单一脊形叠层的一元件。可独立寻址的串行选择栅极20被建立以选择存储器区块内的各行。一硅化物层24、25可形成于串行选择栅极20的顶部。串行选择晶体管从而形成于半导体长条脊形叠层中各串行的端。串行选择栅极20是通过接触结构28、29耦接至位于上方的源极选择线26、27，使得个别选择存储器区块中各脊形叠层得以进行。

译码结构使得以下的选择动作得以进行：使用一字线WL1-WL32选择存储单元的一X-Z平面、使用例如BL(1)、BL(2)等的一位线层状结构选择存储单元的一X-Y平面，以及使用串行选择线SSLn选择存储单元的一Y-Z平面；以此定位所选择的NAND串行中的个别存储单元。

接地选择晶体管的栅极介电层32不同于存储单元中的介电电荷捕捉结构30。同样地，串行选择晶体管的栅极介电层31也不同于存储单元中的介电电荷捕捉结构30。栅极介电层31及32可包括一结构，是通过调整位于开关晶体管区内的介电电荷捕捉结构，移除介电电荷捕捉结构中用以捕捉电荷的电容、或使该多个电容容量降低而得到该结构。

图2为一电路的示意图，绘示各自具有九个介电电荷捕捉存储单元的二个存储平面，以一NAND配置方式排列。描绘于图2的电路代表一存储器方块或区块内的配置，可包含许多平面及字线。这样的电路可用于例如在图1所示的结构或其他各类结构中。二个由存储单元构成的平面是通过字线WLn-1、WLn、WLn+1来存取。

存储单元所构成的第一存储平面包含：在一半导体长条的NAND串行中的存储单元70、71、72，在另一半导体长条的NAND串行中的存储单元73、74、75，以及在又一半导体长条的NAND串行中的存储单元76、77、78。存储单元所构成的第二存储平面，在此例中是对应于存储器方块的底面，且包含排列于NAND串行中的存储单元(例如存储单元80、82、84)，存储单元在第二存储平面中的排列方式类似于在第一存储平面的排列方式。各NAND串行于其一端分别连接至接地选择晶体管90-95，并通过接地选择晶体管90-95连接至一共同源极线(CSL)99。

如图2所示，字线161作为字线WLn，于叠层间纵向延伸，以使字线161于沟道内的接口区域耦接至存储单元(第一平面的存储单元71、74、77及第二平面的存储单元80、82、84)，沟道是存在于所有平面中的半导体长条间。

在其他实施例中，位于相邻的叠层中的存储单元串行可以两个方向交互排列，其中一方向为自位线终端指向源极线终端的方向，另一方向为自源极线终端指向位线终端的方向。

位线层状结构及总体位线BLN、BLN-1的末端终止于存储单元串行处，邻接串行选择装置。例如在存储平面的顶部，位线BLN终止于具有串行选择晶体管85、88及89的存储单元串行。

在这样的配置下，串行选择晶体管85、88及89被连接于个别的NAND串行及串行选择线SSLn-1、SSLn、SSLn+1间。串行选择线106、107、108被连接至各NAND串行中的串行选择晶体管的栅极。

接地选择晶体管90-95是排列于各NAND串行的另一端。该多个接地选择晶体管将串行耦合至共同源极线99。

在此例中，接地选择线(GSL)159被耦接至接地选择晶体管90-95的栅极，并可以类似于字线160、161、162的形态存在。串行选择晶体管及接地选择晶体管可使用包括有经修改的介电电荷捕捉叠层的一栅极介电层，如图2中所示开关晶体管及存储单元的符号的不同。此外，开关晶体管的通道的长度及宽度可依设计者的想法调整以向晶体管提供开关功能。

图3绘示现有技艺中所使用的一NAND串行的剖面，该NAND串行是由多个介电电荷捕捉快闪存储单元串联排列而成。NAND快闪存储的一种实施技术是使用能隙工程SONOS(bandgap engineered SONOS，简称BE-SONOS)电荷捕捉技术，如本说明书参考文献中Lue的专利技术(美国专利第7315474号)所述。NAND串行可以各种方法配置，包含鳍式场效晶体管(finFET)技术、浅沟道隔离(shallow trench isolation technology)技术、垂直NAND技术及薄膜存储单元(thin film cell)技术等等。例如Kim等人于「非易失性存储器装置及其制造与运作方法」(欧洲专利申请案公开号2048709)中提出的垂直NAND结构专利技术。

请参照图3，存储单元是形成于一半导体本体100中。对于位在半导体芯片较深处的n型阱内的n型通道(n-channel)存储单元，半导体本体100可为一绝缘p型阱。或者可使用一绝缘层或其他形式隔绝半导体本体100。某些实施例中，半导体本体为n型半导体，则采用p型通道(p-channel)存储单元。

多个存储单元排列于沿位线方向延伸并与字线正交的串行中。字线202-207延伸跨越若干平行排列的NAND串行。端点212-218可选择性地由半导体本体100中的n型区域形成(为了n型通道装置)，并作为存储单元的源极/漏极区域。一第一开关是通过在接地选择线(GSL)201具有一栅极的一MOS晶体管而形成，并连接于对应第一条字线202的存储单元与以半导体本体100的n型区域形成的接触区211间。接触区211被连接至共源(CS)线230。一第二开关是通过在串行选择线(SSL)208具有一栅极的一MOS晶体管而形成，并连接于对应最后一条字线207的存储单元与以半导体本体100的n型区域形成的接触区219间。接触区219被连接至一位线(BL)231。图3描绘的实施例中，第一及第二开关为MOS晶体管，并具有由多层结构形成的栅极介电层197及198；形成栅极介电层197、198的多层结构与存储单元中电荷捕捉结构所使用的多层结构相同。

为求简便，在图3的串行上仅绘示6个存储单元作为代表。通常一个NAND串行可包括串联排列的16个、32个或更多个存储单元。对应于字线202-207的存储单元具有位于字线与半导体本体100的通道区域间的介电电荷捕捉结构。此外，NAND快闪结构的实施例目前已发展出无端点(junction-free)结构，意味着图3中端点213-217以及端点212与218两者任一可自结构中省略。

图4描绘类似于图3所示的NAND串行，并具有与图3的元件相同的元件符号。在图4中，串行选择晶体管的栅极介电层258与接地选择晶体管的栅极介电层257是不同于存储单元所使用的电荷捕捉结构。此例中，可通过一介电电荷捕捉结构形成步骤制造栅极介电层257、258，其中该介电电荷捕捉结构是由一介电阻挡层(blocking dielectric layer)、电荷捕捉层(charge trapping layer)与隧穿层(tunneling layer)所组成，例如是SONOS型的氧化硅/氮化硅/氧化硅(ONO)结构。介电电荷捕捉结构可沉积于一位于存储区阵列上的毯覆式沉积层。介电电荷捕捉结构沉积后，一图案化掩模被用以显露出栅极介电层257、258的开关晶体管区。而后上层部分(阻挡层(blocking layer)及电荷捕捉层，例如是ONO结构的氧化层及氮化层)被移除，留下较接近底部的隧穿层；隧穿层通常包括一硅氧化物或氮氧化硅层。接着，整体结构被暴露于一氧化气体中，以增加隧穿层的氧化层的厚度，并消耗部分的半导体本体而生成氧化硅，以形成较厚的栅极介电层。此一结构形态增进串行选择晶体管与接地选择晶体管处理较高电压的能力，并避免会造成装置的临界值分布不均的电荷捕捉情形。

图5描绘类似于图3所示的NAND串行其串行选择端，且具有与图3的元件相同的元件符号。在图5中，串行选择晶体管的栅极介电层268及任选的接地选择晶体管的栅极介电层(未示于图中)包括有经修改的介电电荷捕捉结构，介电电荷捕捉结构因经过修改而与存储单元所使用的电荷捕捉结构不同。此例中，可通过一介电电荷捕捉结构形成步骤制造栅极介电层268，其中该介电电荷捕捉结构是由一介电阻挡层、电荷捕捉层与隧穿层所组成，例如是SONOS型的氧化硅/氮化硅/氧化硅(ONO)结构。介电电荷捕捉结构可沉积于一位于存储区阵列上的毯覆式沉积层。介电电荷捕捉结构沉积后，一图案化掩模被用以显露出栅极介电层268的开关晶体管区。而后上层部分(阻挡层，例如是ONO结构顶部的氧化层)被移除，留下电荷捕捉层及较接近底部的隧穿层；电荷捕捉层可包括约5～8纳米厚的氮化硅，隧穿层通常包括一硅氧化物或氮氧化硅层。由于顶部的阻挡层被移除，此一经过修改的结构无法保留足以对整体装置造成影响的电荷量。造成装置的临界值分布不均的电荷捕捉情形因此被避免。

图6描绘类似于图3所示的NAND串行其串行选择端，且具有与图3的元件相同的元件符号。在图6中，串行选择晶体管的栅极介电层278及任选的接地选择晶体管的栅极介电层(未示于图中)包括有经修改的介电电荷捕捉结构，介电电荷捕捉结构因经过修改而与存储单元所使用的电荷捕捉结构不同。此例中，可通过一介电电荷捕捉结构形成步骤制造栅极介电层278，其中该介电电荷捕捉结构是由一介电层、电荷捕捉层与隧穿层所组成，例如是SONOS型的氧化硅/氮化硅/氧化硅(ONO)结构。介电电荷捕捉结构可沉积于一位于存储区阵列上的毯覆式沉积层。介电电荷捕捉结构沉积后，一图案化掩模被用以显露出栅极介电层278的开关晶体管区。而后上层部分(阻挡层，例如是ONO结构顶部的氧化层)被移除，留下电荷捕捉层及较接近底部的隧穿层；电荷捕捉层可包括约5～8纳米厚的氮化硅，隧穿层通常包括一硅氧化物或氮氧化硅层。此外，部分的电荷捕捉层被移除，以减少该层厚度。在氮化硅电荷捕捉层的例子中，倾向于使电荷捕捉层的厚度降低至小于3纳米。由于阻挡层被移除，且电荷捕捉层的厚度降低，此一经过修改的结构无法保留足以对整体装置造成影响的电荷量。造成装置的临界值分布不均的电荷捕捉情形因此被避免。

图7描绘类似于图3所示的NAND串行其串行选择端，且具有与图3的元件相同的元件符号。在图7中，串行选择晶体管的栅极介电层288及任选的接地选择晶体管的栅极介电层(未示于图中)包括有经修改的介电电荷捕捉结构，介电电荷捕捉结构因经过修改而与存储单元所使用的电荷捕捉结构不同。此例中，可通过一介电电荷捕捉结构形成步骤制造栅极介电层288，其中该介电电荷捕捉结构是由一介电层、电荷捕捉层与隧穿层所组成，例如是SONOS型的氧化硅/氮化硅/氧化硅(ONO)结构。介电电荷捕捉结构可沉积于一位于存储区阵列上的毯覆式沉积层。介电电荷捕捉结构沉积后，一图案化掩模被用以显露出栅极介电层288的开关晶体管区。而后上层部分(阻挡层，例如是ONO结构顶部的氧化层)被移除，留下电荷捕捉层及较接近底部的隧穿层；电荷捕捉层可包括约5～8纳米厚的氮化硅，隧穿层通常包括一硅氧化物或氮氧化硅层。此外，全部或几乎全部的电荷捕捉层被移除。由于电荷捕捉层被移除，此一经过修改的结构无法保留足以对整体装置造成影响的电荷量。造成装置的临界值分布不均的电荷捕捉情形因此被避免。如同在图4的相关讨论所提到的，某些实施例中的隧穿氧化层非常薄，其厚度大约只有3纳米或者更低。因此可再进一步地处理，增加隧穿氧化层的厚度，以提升高电压状况下的性能。此外，可额外沉积不会捕捉足以造成影响的电荷量的介电材料，以增加栅极介电层的厚度。

若使用一氧化步骤以增厚栅极介电层288，则部分的硅衬底可被消耗掉。在一通常被采用的通过氧化并暴露硅层(silicon layer)以形成氧化物的工艺中，硅层被消耗以使厚度比d2/d1约为55/45，其中厚度d2为氧化层超过硅层初始电平处的厚度，厚度d1为氧化层低于硅层初始电平处的厚度。通过对于图7所示于一开始时具有一薄隧穿氧化层于其上的结构施加一氧化步骤，可形成一厚度比d2/d1大于55/45的较厚的氧化层。此一结果对于薄膜晶体管的实施例与以下的三维实施例而言相当重要。

在其他实施例中，可以一BE-SONOS多层隧穿层取代隧穿氧化层，详细情形如下所述。电荷捕捉结构的修改可使用类似于所述的方法，包含仅移除阻挡层，移除阻挡层并全部或部分氧化厚度较厚的电荷捕捉氮化层、移除阻挡层及全部的电荷捕捉层而留下多层隧穿层，以及暴露并氧化多层隧穿层以使较薄的氮化硅层转变为一氧化层、或使氧扩散至衬底、或者两者一并发生。

图8至图10描绘存储器阵列的一实施例，其中开关晶体管(未示于图中)可采用经过修改的栅极介电层。图8是一三维电荷捕捉存储器阵列的一2×2部分的透视图，填料是于图中省略以显示该三维阵列的构成部分，该构成部分包括半导体长条叠层及与其正交的字线。图8的三维阵列仅绘示出两层结构作为代表，然而三维阵列可包含有许多层。如图5所示，存储器阵列是形成于一集成电路衬底上，并具有位于底层半导体或其他结构(未示于图中)之上的一绝缘层810。存储器阵列包含多个叠层(图中是绘示2个)，是由半导体长条811、812、813、814与分隔该多个半导体长条的绝缘材料821、822、823、824所构成。该多个叠层为沿着图标的Y轴方向延伸的脊形叠层，因此半导体长条811-814可被配置作为存储单元串行。半导体长条811及813可作为一第一存储平面的存储单元串行，半导体长条812及814可作为一第二存储平面的存储单元串行。

位于第一叠层中半导体长条811与812间的绝缘材料821以及位于第二叠层中半导体长条813与814间的绝缘材料823是具有大约为40纳米或更厚的一有效氧化层厚度(effective oxide thickness，简称为EOT)，EOT为根据二氧化硅的介电常数与所选绝缘材料的介电常数的比值而定的一标准化绝缘材料厚度。所述的「大约为40纳米」说明在制造此类型结构时存在大约10％的标准偏差。绝缘材料的厚度为此一结构中相邻存储单元间的还原接口的关键。在某些实施例中，绝缘材料的EOT可小至30纳米而仍提供层与层间足够的绝缘。

在此例中，例如是介电电荷捕捉结构的存储材料层815是涂布(coat)于多个半导体长条叠层。多条字线816、817正交排列于多个半导体长条叠层之上。字线816、817具有与半导体长条叠层共形的表面，且填充该多个叠层所定义出的沟道(例如沟道820)，并定义一由位于叠层中的半导体长条811-814的侧表面与字线816、817的交点构成的接口区域多层阵列。一硅化物层(例如硅化钨、硅化钴、硅化钛层)818、819可形成于字线816、817的顶部。

因此可形成由配置于NAND快闪阵列中的SONOS型存储单元所构成的一三维阵列。源极、漏极与通道是形成于硅(S)半导体长条811-814中，存储材料层815包含可由氧化硅(O)形成的一隧穿层837、可由氮化硅(N)形成的一电荷储存层838以及可由氧化硅(O)形成的一介电阻挡层839。存储单元的栅极包括字线816、817的多晶硅(S)。

半导体长条811-814可为p型半导体材料。字线816、817可为具有与半导体长条811-814相同或不同的导电型(例如p+型)的半导体材料。例如半导体长条811-814可使用p型多晶硅或p型磊晶单晶硅作为材料，而字线816、817可使用相对重掺杂的p+型多晶硅作为材料。

或者，半导体长条811-814可为n型半导体材料。字线816、817可为具有与半导体长条811-814相同或不同的导电型(例如p+型)的半导体材料。此一n型半导体长条布局造成潜通道空乏型的电荷捕捉存储单元。举例而言，半导体长条811-814可使用n型多晶硅或n型外延单晶硅作为材料，而字线816、817可使用相对重掺杂的p+型多晶硅作为材料。n型半导体长条的掺杂浓度通常约为每立方厘米10¹⁸个，可用的实施例中该浓度的范围可能在每立方厘米10¹⁷～10¹⁹个。n型半导体长条的使用特别有利于无端点型实施例，可增加沿NAND串行方向的导电性，从而允许更高的读取电流。

如此，具有电荷储存结构并包括场效应晶体管的存储单元是形成于该交点构成的三维阵列。半导体长条及字线的宽度所使用的尺寸约为25纳米，此外，脊形叠层彼此间的距离也约为25纳米，具有数十层(例如32层)的装置在单一芯片中可达兆位(10¹²bit)的容量。

存储材料层815可包括其他电荷储存结构。举例而言，可使用包含一隧穿层837的能隙工程SONOS(BE-SONOS)电荷储存结构，其中隧穿层837包含由在偏压为零的情况下形成一倒U形价带的材料所组成的复合结构。在一实施例中，该复合结构隧穿介电层包含一被称为空穴隧穿层(holetunneling layer)的第一层、一被称为能带偏移层(band offset layer)的第二层以及一被称为隔离层(isolation layer)的第三层。在此实施例中，存储材料层815的空穴隧穿层包括位于半导体长条侧表面的二氧化硅，是以例如临场蒸气产生技术(in-situ steam generation，ISSG)而形成，临场蒸气产生技术是通过沉积氧化氮而后退火(post deposition NO anneal)或通过于沉积过程将NO添加至周围环境中的选择性氮化作用(optional nitridation)。组成为二氧化硅的第一层具有小于20埃的厚度，该厚度较佳的为15埃或者更低。在具代表性的实施例中，此一厚度可为10埃或12埃。

本实施例中，能带偏移层其组成包括位于隧穿层上的氮化硅，以例如低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)形成，是使用例如二氯硅烷(dichlorosilane，DCS)及氨(NH₃)为前趋物于680℃进行LPCVD。或者在一替代工艺中，该能带偏移层包括氮氧化硅，是以类似方法使用一氧化二氮(N₂O)前趋物制成。氮化硅能带偏移层的厚度小于30埃，且较佳的为25埃或者更低。

本实施例中，隔离层其组成包括位于氮化硅能带偏移层上是二氧化硅，以例如LPCVD或高温氧化物(high temperature oxide HTO)沉积形成。二氧化硅隔离层的厚度小于35埃，且较佳的为25埃或者更低。此一三层结构隧穿层啊导致一倒U形价带能级。

位于第一位置的价带能级，如此而为足以使通过半导体本体与该第一位置接口间薄区的空穴隧穿产生的一电场，并足以提高位于第一位置之后的价带能级至一可有效消除位于第一位置后的复合隧穿介电层(compositetunneling dielectric)的空穴隧穿势垒(hole tunneling barrier)的程度。此一结构于具有三层结构的隧穿介电层建立一倒U形价带能级，并使电场得以辅助空穴隧穿高速进行，且同使在缺乏电场或因其他运作目的而使电场减小的状况下有效地避免通过复合隧穿介电层的电荷泄漏；所述因其他运作目的而使电场减小的状况例如是自存储单元读取数据，或者写入相邻的存储单元。

在一代表装置中，存储材料层815包含一能隙工程复合隧穿介电层，该复合隧穿介电层包括一大于2纳米厚的二氧化硅层、一小于3纳米厚的氮化硅层及一小于4纳米厚的二氧化硅层。在一实施例中，复合隧穿介电层由一超薄氧化硅层(以下以O1层表示，厚度例如小于或等于15埃)、一超薄氮化硅层(以下以N1层表示，厚度例如小于或等于30埃)及另一超薄氧化硅层(以下以O2层表示，厚度例如小于或等于35埃)组成，使得价带能级于自该半导体本体接口算起距离小于或等于15埃的一偏离区处提高约2.6电子伏特(eV)。O2层是通过具有较低价带能级(具有较高的空穴隧穿势垒)与较高导电带能级的一区域，于一第二偏离区(例如自接口算起距离约30～45埃)将N1层与电荷捕捉层分离。由于第二偏离区距离接口较远，足以产生空穴隧穿的电场提高位于第二偏离区位置之后的价带能级至一可有效消除空穴隧穿势垒的程度。因此，O2层未对辅助空穴隧穿的电场产生明显的干扰，而同时改善能隙工程复合隧穿介电层在电场较小的状况下的电荷泄漏。

在此实施例中，存储材料层815的电荷捕捉层包括厚度大于5纳米的氮化硅，例如包含7纳米厚的氮化硅，在此实施例中是例如以LPCVD形成。也可采用其他电荷捕捉材料与结构，包含例如氮氧化硅(siliconoxynitride，SixO_yN_z)、富含硅的氮化物(silicon-rich nitride)、富含硅的氧化物(silicon-rich oxide)，以及包含嵌入式纳米粒子的捕捉层等等。

在此实施例中，存储材料层815的阻挡介电层包括厚度大于5纳米的二氧化硅，例如在此实施例中包含9纳米厚的二氧化硅，且可以一蒸气氧化炉工艺(wet furnace oxidation process)将氮化物湿式转换(wet conversion)而形成。其他实施例可采用以HTO沉积或LPCVD形成的二氧化硅。其他阻挡介电材料可包含具有高介电系数的材料(high-κmaterial)，例如氧化铝。

在一代表实施例中，空穴隧穿层可为1.3纳米厚的二氧化硅，能带偏移层可为20埃的氮化硅，隔离层可为2.5纳米厚的二氧化硅，电荷捕捉层可为7纳米厚的氮化硅，而阻挡介电层可为9纳米厚的氧化硅。栅极材料为用于字线816、817中的p+型多晶硅，其功函数(work function)约为5.1电子伏特。

图9绘示将图8中形成于字线816与半导体长条814界面处的电荷捕捉存储单元沿X-Z平面剖开所得的剖面图。电荷捕捉有源区(active chargetrapping region)825、826是形成于半导体长条814的两侧并位于字线816与半导体长条814间。在此所述的实施例中，各个存储单元皆为具有电荷捕捉有源区825、826的双栅极场效应晶体管，其中电荷捕捉有源区825、826分别位于半导体长条814的两侧。图9中以虚线箭头表示电子流，是沿p型半导体长条的方向流动至感应放大器，并可通过感应放大器对于该电子流的测量而指示所选存储单元的状态。

图10绘示将图8中形成于字线816、817与半导体长条814界面处的电荷捕捉存储单元沿X-Y平面剖开所得的剖面图。图10中并描绘出沿着半导体长条814流动的电子流。位于字线816与字线817间的源极/漏极区828、829、830可为无端点形式，不需对源极与漏极进行掺杂以使其具有与位在字线下的通道相反的导电型。在无端点型实施例中，电荷捕捉场效应晶体管可具有一p型通道结构。在某些实施例中，定义字线后，也可以自对准注入方式(self-aligned implant)对源极与漏极进行掺杂。

在一替代实施例中，可在无端点型布局中使用轻掺杂(lightly dope)的n型半导体本体作为半导体长条811-814，如此导致形成空乏型运作的潜通道场效应晶体管，且电荷捕捉存储单元会自然转变至具有较低的临界值分布。

图11至图19是描绘用以制造上述的三维存储器阵列的一基本步骤流程，该阵列包含开关晶体管的栅极介电层，且开关晶体管包括经修改的电荷捕捉结构。图11中绘示由交替沉积的绝缘层406、408、410、412、414及半导体层407、409、411、413所构成的一结构，其中半导体层411、413的形成是将掺杂型半导体例如沉积于一衬底阵列区的毯覆式沉积层，此例中的衬底包括位于下方的绝缘层405以及半导体芯片404。根据制作流程的不同，半导体层407、409、411、413的制造可使用沉积或生长的n型或p型多晶硅或单晶硅。层间绝缘层406、408、410、412、414的制造可使用例如二氧化硅、其他种氧化硅或氮化硅。在此所述的半导体层与绝缘层可利用各种方式来形成，包含本发明所属领域中具有通常知识者所熟知的LPCVD工艺。

图12绘示经过一第一光刻图案化(lithographic patterning)步骤的结果，该步骤是用以定义多个由作为局部位线的半导体长条形成的脊形叠层450-1、450-2、450-3。在图12中，半导体长条是由半导体层407、409、411、413的材料而形成，通过绝缘层406、408、412、414彼此分离，并以绝缘层406与衬底(404、405)分开。具有一定深度及高深宽比(aspect ratio)的沟道可于叠层间形成并支持许多层，该沟道的形成是使用采用一碳硬掩模(carbon hard mask)及活性离子刻蚀(reactive ion etching)的光刻工艺(lithography based processes)。

图13绘示沉积多层电荷捕捉结构(multilayer charge trappingstructure)315的毯覆式沉积层的结果；如前文所述，多层电荷捕捉结构315包含一隧穿层397、一电荷捕捉层398及一阻挡层399。如图13所示，隧穿层397、电荷捕捉层398及阻挡层399是以一共形毯覆形式沉积于半导体长条脊形叠层450-1、450-2、450-3之上。隧穿层397、电荷捕捉层398及阻挡层399可包括如所述的一BE-SONOS电荷捕捉结构，该BE-SONOS电荷捕捉结构中的隧穿层(如397)是由一多层隧穿结构组成。

图14描绘于图13所示的结构中施加并图案化光刻胶填料(photoresistfill)后的情形，是形成一用以保护位于存储单元上的多层电荷捕捉结构315的掩模区块(mask block)430，以在形成开关晶体管的栅极介电层的工艺中保护多层电荷捕捉结构315不被改变。

图14提供所述结构的一简化透视图，其中掩模区块430暴露位于多层电荷捕捉结构315的开关晶体管区；该开关晶体管区将被修改，以于例如图1中所示的串行选择线SSL及接地选择线GSL处的开关晶体管形成栅极介电层。虽然在图15中，开口是延伸至半导体长条末端；但在一较佳实施例中，是以更严谨的方式将开口限制于开关晶体管区，且该开口包括正交于半导体层407、409、411、413内的半导体长条的沟道以于后续工艺形成接地选择线，并包括配合栅极结构布局的开口以利于形成类似图1所示实施例中的串行选择晶体管。

图15描绘由工艺下一步骤所得的结构，是在多层电荷捕捉结构315的顶层阻挡层399自掩模区块430所暴露的区域移除之后。在阻挡层399为氧化硅的实施例中，阻挡层399的移除可例如使用缓冲氧化物浸蚀工艺(buffered oxide etch(BOE)dip process)。

图16描绘由工艺的下一步骤所形成的结构，是在掩模区块430移除之后。在掩模区块包括一光刻胶掩模的实施例中，光刻胶掩模的移除可使用一光刻胶剥离工艺(photoresist strip process)。所得到的结构包括半导体长条形成的脊形叠层450-1、450-2、450-3，于存储单元区(即半导体长条407，409，411，413的侧壁)具有介电电荷捕捉结构，且在串行选择线与接地选择线的开关晶体管处的介电电荷捕捉结构的顶层被移除，暴露出中间层电荷捕捉层398(本例中为氮化物)。由此一结构，可完成半导体长条中串行选择线与接地选择线的开关晶体管处的栅极介电层，例如像在图4至图7相关讨论部分所述的一般。

图17描绘经由工艺中下一步骤所得的结构，是在电荷捕捉层398自串行选择线与接地选择线的开关晶体管处移除，暴露出底层隧穿层397(如氧化物隧穿层、或BE-SONOS的ONO结构的隧穿层)之后。其中电荷捕捉层398包括一氮化硅层，该氮化硅层例如可使用热磷酸浸蚀(hotphosphoric acid dip)移除，此一方法对于氮化硅的移除具有高度选择性，而不会刻蚀氧化硅。此一步骤留下存储单元区的多层(介电)电荷捕捉结构315，而于串行选择线与接地选择线的开关晶体管处只留下底部隧穿层397。

图18是描绘所述结构在经过一与多层电荷捕捉结构315相关的工艺后的结果。如上所述，多层电荷捕捉结构315的位于开关晶体管栅极介电层的暴露部分是被移除，并经修改以形成覆于半导体层407、409、411、413内半导体长条的侧壁的栅极介电层490。所做的修改可为各种工艺的任一者，例如在所述图4至图7相关讨论部分所描述的工艺。如图16所示，存储单元区的多层电荷捕捉结构315是维持原状未被修改。此例中采用一工艺以增加隧穿层397的厚度，通过对于隧穿层氧化物施加一热氧化工艺(thermal oxidation process)，使得半导体长条侧壁的硅转化为氧化硅，以生成更厚的栅极介电层490。如此一来，此处所述的实施例中，在串行选择线与接地选择线的开关晶体管处的栅极介电层，即具有超过硅层初始电平处的厚度d2，d2为成长的氧化层与隧穿层的厚度的总合，以及低于硅层初始电平处的厚度d1，以使厚度比d2/d1大于55/45。如上所述，对于隧穿层氧化物施加一氧化工艺可使一相对厚的栅极介电层形成，同时转化半导体长条中的硅。或者，可采用一化学气相沉积(CVD)或原子层沉积(ALD)工艺，以增加隧穿层的厚度，并形成栅极介电层490。对于具有较小间距(pitch)的实施例而言，可能较倾向使用CVD或ALD两者任一工艺，以保留半导体长条中的硅，因需要半导体长条中的硅来为开关晶体管提供通往局部位线结构的通道与连接。

图19绘示对于所述结构施加一高深宽比填充步骤(high aspect ratio fillstep)的结果；高深宽比填充步骤是沉积并图案化例如可为n型或p形掺杂的多晶硅的导电材料，n型或p形掺杂的多晶硅是用以作为字线及选择线。高深宽比沉积技术例如为所述的以LPCVD方法沉积多晶硅，如图17所示，是被用以完全填充位于脊形叠层间的沟道，甚至可完全填充例如宽度约只有10纳米且具有高深宽比的非常狭窄的沟道。一光刻图案化步骤可被用以为三维存储器阵列定义多条字线460-1、460-2及接地选择线461。字线460-1、460-2及接地选择线461可具有相同或不同的宽度。在此一步骤中，由串行选择线(未示于图中)所控制的栅极结构(如图1中，串行选择栅极20的结构)也可被定义。光刻图案化步骤是使用单一掩模以形成阵列之临界尺寸，刻蚀位于字线间具有高深宽比之沟道，而不刻蚀通过脊形叠层。可使用一刻蚀工艺刻蚀多晶硅，其对于位在氧化硅或氮化硅上的多晶硅具有高度选择性。因此可使用替代的刻蚀工艺，以相同的掩模刻蚀通过半导体层及绝缘层，并终止于位于衬底上的底部绝缘层405或接近底部绝缘层405处。

一任选的工艺步骤包含形成硬掩模(hard mask)于多条字线之上，以及形成硬掩模于栅极结构上。硬掩模的形成可使用一相对厚而得以阻挡离子注入工艺的氮化硅(或其他材料)层。形成硬掩模后，可采用一离子注入以增加半导体长条与阶梯结构(stairstep structure)的掺杂浓度，从而降低沿着半导体长条的电流路径的电阻。通过使用受控制的注入能量，可使离子注入深入至半导体长条底部以及位于其上叠层中的半导体长条。在某些实施例中，硅化物可被用于字线及接地选择线，以增加结构的导电性。

随后移除硬掩模，暴露出栅极结构上的字线上表面。在层间介电质(interlayer dielectric)形成于阵列顶部之上后，形成多个介层窗，而例如以钨填充形成的接触栓塞是形成于该多个介层窗内并延伸至栅极结构的上表面。覆于上方的金属线是被图案化以连接并作为串行选择线及总体位线。

图20至图23描绘图11图19所示工艺的一变化形式的步骤，可被用以于一三维阵列形成环绕型栅极开关晶体管(surrounding gate switchtransistor)。此一工艺是可进行前文所述工艺至图17的步骤，该图为移除多层电荷捕捉结构于串行选择线与接地选择线的开关晶体管处的阻挡层399及电荷捕捉层398后的结果。图20绘示经过将介电材料长条406、408、410、412、414(本例中为氧化硅)自位于脊形叠层450-1、450-2、450-3中的多晶硅半导体长条407、409、411、413之间串行选择线与接地选择线的开关晶体管处移除，而于存储单元区留下完整的介电材料长条406、408、410、412、414的步骤后，所呈现的结构。在介电材料长条406、408、410、412、414为氧化硅，介电电荷捕捉结构中的阻挡层399包括氧化硅、中间层包括氮化硅而隧穿层包括氧化硅的例子中，这样的结构可通过施加缓冲氧化物(氟化氢)浸蚀来完成，此一方法对于氧化硅的移除具有高度选择性。在多层介电电荷捕捉结构包括一多层隧穿层的例子中，例如是BE-SONOS型结构的状况下，可能还需要一个额外的步骤来移除那些无法以使用移除介电长条的刻蚀方式除去的材料。在自结构中移除介电材料长条后，半导体长条407、409、411、413悬浮跨越位于串行选择线与接地选择线的开关晶体管处的开口，该多个半导体长条407、409、411、413的表面于各方向皆暴露于外。

图21绘示所述结构于一形成环绕型栅极介电层(例如500a、500b、500c、500d)的步骤后的结果；环绕型栅极介电层(500a、500b、500c、500d)是形成于串行选择线与接地选择线的开关晶体管处半导体长条407、409、411、413暴露于外的表面。为达此目的，可采用一会消耗半导体长条407、409、411、413的硅的热氧化工艺。对于具有较小间距的实施例而言，较倾向使用CVD或ALD工艺。为配合特定的实施例，也可采用除氧化硅之外的其他种栅极介电材料，例如氧化铝或具有高介电系数的介电材料。此一步骤也会于存储单元区的介电电荷捕捉结构的电荷捕捉层398上形成一栅极介电层501，栅极介电层501可作为介电电荷捕捉结构的阻挡层。或者，使用适合的掩模技术与沉积技术，亦可采用一不同于环绕型栅极介电层所用材料的材料作为阻挡介电材料。

图22描绘由工艺中接下来的步骤所形成的结构。其以类似于填充半导体长条407、409、411、413上的环绕型栅极介电层(500a、500b、500c、500d)的间隙(gap)的方法，于所述结构施加例如包括多晶硅的一导电填料(conductive fill)并图案化，以形成字线510及511、接地选择线512及串行选择线栅极结构(未示于图中)，从而形成环绕型栅极晶体管后。在导电填料包括多晶硅的实施例中，可于导电填料上形成一硅化物层(未示于图中)。

图23提供图22结构的剖面图，是脊形叠层405-3沿接地选择线开关晶体管(GSL swich)部分的剖面，以显示存储阵列区中的存储单元结构。如图所示，接地选择线开关晶体管具有环绕型栅极结构，而存储单元是于半导体长条407’、409’、411’及413’的侧壁上包括多层电荷捕捉结构(397、398、399)。

根据图20图23调整的工艺是一种形成存储器装置的方法，该存储器装置包括一三维存储单元阵列以及多个开关晶体管，其中三维存储单元阵列是于NAND串行的叠层包括具有介电电荷捕捉结构的双栅极薄膜晶体管(double-gate thin film transistor)，而开关晶体管被耦接至该多个包括有环绕型栅极晶体管的NAND串行。

环绕型栅极晶体管可增加开关于运作时的导电性、减少功率消耗，并提高速度。在配置形成NAND闪存的例子中，对于需要依赖未被选取的串行的自我升压(self-boosting)以抑制程序扰动(program disturb)的程序，例如增幅步阶脉波程序(incremental step pulse programming)，串行选择线与接地选择线环绕型栅极晶体管可增进程序运算的效率。为了能具有好的自我升压效率，低的泄漏电流(leakage current)相当重要。此处叙述的环绕型栅极实施例，提供了具有非常低的泄漏电流的串行选择线/接地选择线开关晶体管。举例而言，环绕型栅极晶体管可帮助减少次临界摆荡(sub-thresholdswing，SS)，从而降低泄漏。

图24是包含一NAND闪存阵列960的一集成电路975的简单方块图，其中NAND闪存阵列960的开关晶体管具有不同于电荷捕捉结构的栅极介电层。某些实施例中，NAND闪存阵列960可包含多层存储单元。一列译码器961被耦接至沿NAND闪存阵列960的列排列的多条字线962。行译码器966在此例中通过数据总线967，被耦接至一组页缓冲器963。总体位线964被耦接至沿NAND闪存阵列960的行排列的局部位线(未示于图中)。地址是由总线965提供至行译码器966与列译码器961。数据是通过可用于数据输入的线路973自集成电路的其他电路974(包含例如输入/输出端口)提供，其他电路974例如为一通用处理器(general-purposeprocessor)或特殊目的应用电路(special purpose application circuitry)，或提供NAND闪存阵列960所支持的单芯片系统功能(system-on-a-chipfunctionality)的多个模块的组合。数据系通过线路973提供至输入/输出端口或其他位于集成电路975内部或外部的数据目的地。

一控制器，在本例中为一状态机969，是提供信号以控制偏压配置供应电压的应用以执行在此所述的各种作业(operation)，偏压配置供应电压是由位于区块968的一或多个电压供应器所产生或提供。这些作业包含擦除、写入以及阶层的读取，阶层的读取是伴随不同的读取偏压状态(readbias condition)以读取NAND闪存阵列960的各层。该控制器亦可为本发明所属领域中具有通常知识者所熟知的特殊目的逻辑电路(special-purposelogic circuitry)。在一替代实施例中，控制器包括一通用处理器，通用处理器可于同一集成电路中并执行一计算机程序以控制装置的作业。在另一替代实施例中，特殊目的逻辑电路与通用处理器的组合可用以作为控制器。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种存储器装置，包括：

一三维存储单元阵列，包含多个介电电荷捕捉结构，该三维存储单元阵列包含由存储单元排列而成的多个与非门串列(NAND strings)所构成的多个叠层；以及

多个开关晶体管，被耦接至该多个与非门串列，该多个开关晶体管包含多个栅极介电结构，其中该多个栅极介电结构不同于该多个介电电荷捕捉结构。

2.根据权利要求1所述的存储器装置，其中该多个开关晶体管包含多个串行选择晶体管及多个接地选择晶体管，该多个串行选择晶体管设置于该多个与非门串列的一端，该多个接地选择晶体管耦接至该多个与非门串列的另一端。

3.根据权利要求1所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含该隧穿层与部分或全部的该电荷捕捉层，但不包含该阻挡层。

4.根据权利要求1所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含该隧穿层与含有完全或部分氧化的该电荷捕捉层的一层，但不包含该阻挡层。

5.根据权利要求1所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含该隧穿层，但不包含该电荷捕捉层与该阻挡层。

6.根据权利要求1所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含于该隧穿层存在的情况下进行氧化所得的一氧化层，但不包含该电荷捕捉层与该阻挡层，如此氧化层超过开关晶体管的隧道的初始电平处的厚度d2与氧化层低于该初始电平处的厚度d1的厚度比d2/d1大于55/45。

7.根据权利要求1所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含由硅氧化物或氮氧化硅组成的一层。

8.根据权利要求1所述的存储器装置，其中该多个介电电荷捕捉结构于相对应的半导体长条与字线间具有一第一厚度，且该多个栅极介电结构于相对应的半导体长条与选择线间具有一第二厚度，该第二厚度小于该第一厚度。

9.根据权利要求1所述的存储器装置，其中该多个开关晶体管包括多个环绕型栅极晶体管。

10.根据权利要求1所述的存储器装置，其中该多个栅极介电结构的材料环绕位于该多个叠层中的多个半导体长条；且其中至少有一选择线填充于位在该多个叠层中的该多个半导体长条间。

11.一种存储器装置，包括：

多个叠层，是由半导体长条构成，该多个叠层为脊形(ridge-shaped)，且包含被绝缘材料分隔于多层中不同层的至少二个半导体长条，该多个叠层具有一第一端与一第二端；

多条字线，位于该多个叠层之上且与该多个叠层正交排列，以使该多个叠层表面与该多个字线表面的交点处形成多个接口区域，该多个接口区域建立一三维阵列；

多个介电电荷捕捉结构，包含位于该多个接口区域的多个介电层，该多个介电电荷捕捉结构建立一三维存储单元阵列，通过该多个半导体长条及该多个字线可存取该三维存储单元阵列；

多个源极侧偏压结构与多个漏极侧偏压结构，包含邻接该多个叠层而配置的多个半导体；

至少一选择线，位于该多个叠层之上与该多个叠层正交排列，该选择线是配置于该多个字线间或该多个字线与该第一端或该第二端其中一者间，且多个栅极介电结构配置于该选择线与位于该多个叠层中的该多个半导体长条间，以使多个开关晶体管建立于该多个源极侧偏压结构的半导体或漏极侧偏压结构的半导体中任一者以及该多个半导体长条间；

其中该多个栅极介电结构不同于该多个介电电荷捕捉结构。

12.根据权利要求11所述的存储器装置，其中该至少一选择线包含位于该第一端的第一选择线以及位于该第二端的第二选择线，且该多个栅极介电结构被配置于该第一选择线、该第二选择线与位于该多个叠层中的该多个半导体长条间，以使多个开关晶体管建立于该多个源极侧偏压结构的半导体与该多个半导体长条间，或该多个漏极侧偏压结构的半导体与该多个半导体长条间。

13.根据权利要求11所述的存储器装置，其中该多个漏极侧偏压结构的半导体包括多条位线，该多个源极侧偏压结构的半导体包括多条共同源极线。

14.根据权利要求11所述的存储器装置，该多个漏极侧偏压结构的半导体包括多条位线，该多个源极侧偏压结构的半导体包括多条位线。

15.根据权利要求11所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含该隧穿层与部分或全部的该电荷捕捉层，但不包含该阻挡层。

16.根据权利要求11所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含该隧穿层与含有完全或部分氧化的该电荷捕捉层的一层，但不包含该阻挡层。

17.根据权利要求11所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含该隧穿层，但不包含该电荷捕捉层与该阻挡层。

18.根据权利要求11所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含于该隧穿层存在的情况下进行氧化所得的一氧化层，但不包含该电荷捕捉层与该阻挡层，如此氧化层超过开关晶体管的隧道的初始电平处的厚度d2与氧化层低于该初始电平处的厚度d1的厚度比d2/d1大于55/45。

19.根据权利要求11所述的存储器装置，其中该多个介电电荷捕捉结构包括一隧穿层、一电荷捕捉层及一阻挡层，且该多个栅极介电结构包含由硅氧化物或氮氧化硅组成的一层。

20.根据权利要求11所述的存储器装置，其中该多个介电电荷捕捉结构于相对应的该多个半导体长条与该多个字线间具有一第一厚度，且该多个栅极介电结构于相对应的该多个半导体长条与该选择线间具有一第二厚度，该第二厚度小于该第一厚度。

21.根据权利要求11所述的存储器装置，其中该多个栅极介电结构的材料环绕位于该多个叠层中的多个半导体长条；且其中所述的至少一选择线填充于位在该多个叠层中的该多个半导体长条间。

22.一种制造一存储器阵列的方法，包括：

形成多个半导体长条，该多个半导体长条各具有一第一端与一第二端；

于该多个半导体长条上形成多个介电材料的多层叠层；

于该多个介电材料的多层叠层上形成一掩模，该掩模于对应的半导体长条的开关晶体管区曝露出该多个多层叠层；

显影曝露于该多个开关晶体管区的该多个多层叠层，以形成不同于介电电荷捕捉结构的多个栅极介电结构；

移除该掩模；

形成位于该多个半导体长条上且与该多个半导体长条正交排列的多条字线，该多个字线具有与位于该多个半导体长条上的该多个多层叠层共形(conformal)的表面；以及

形成位于该多个半导体长条上且与该多个半导体长条正交排列的一选择线，该选择线具有与位于该多个半导体长条上的该多个栅极介电结构共形的表面。

23.根据权利要求22所述的方法，其中该多个多层叠层包括一隧穿层、一电荷捕捉层及一阻挡层，且所述的显影包含移除该阻挡层。

24.根据权利要求22所述的方法，其中该多个多层叠层包括一隧穿层、一电荷捕捉层及一阻挡层，且所述的显影包含移除该阻挡层及部分的该电荷捕捉层。

25.根据权利要求22所述的方法，其中该多个多层叠层包括一隧穿层、一电荷捕捉层及一阻挡层，且所述的显影包含移除该阻挡层以及氧化该电荷捕捉层。

26.根据权利要求22所述的方法，其中该多个多层叠层包括一隧穿层、一电荷捕捉层及一阻挡层，且所述的显影包含移除该阻挡层及该电荷捕捉层。

27.根据权利要求22所述的方法，其中该多个多层叠层包括一隧穿层、一电荷捕捉层及一阻挡层，且所述的显影包含移除该阻挡层与该电荷捕捉层以及氧化该隧穿层。

28.根据权利要求22所述的方法，其中所述的显影包含移除该多个多层叠层以及形成一栅极介电层。

29.根据权利要求22所述的方法，其中所述的显影包含移除该多个多层叠层以及通过氧化该多个半导体长条的半导体材料而形成一栅极介电层。

30.根据权利要求22所述的方法，其中所述的形成多个半导体长条包含：

形成一叠层，该叠层是由交错的半导体材料层与绝缘材料层所构成；以及

刻蚀该叠层以形成由半导体长条所构成的多个叠层，该多个叠层为脊形，且包含被绝缘材料分隔于多层中不同层的至少二个半导体长条。

31.根据权利要求30所述的方法，其中所述的显影包含移除位于该多个开关晶体管区的该多个叠层中该多个半导体长条间的绝缘材料，以及在该多个半导体长条中形成环绕该多个半导体长条的一栅极介电材料；且其中所述的选择线填充于该多个叠层中的该多个半导体长条间。

32.一种存储器装置，包括：

一存储单元阵列，包含多个介电电荷捕捉结构；以及

多个开关晶体管，位于该存储单元阵列中，该多个开关晶体管包含多个栅极介电结构，该多个栅极介电结构包括多个经修改的介电电荷捕捉结构。

33.一种存储器装置，包括：

一三维存储单元阵列，包括多个双栅极薄膜晶体管，该多个双栅极薄膜晶体管具有介电电荷捕捉结构，该三维存储单元阵列包含由存储单元排列而成的多个与非门串列所构成的多个叠层；以及

多个开关晶体管，被耦接至该多个与非门串列，该多个开关晶体管包括多个环绕型栅极晶体管。