KR20220127381A - 외부 레지스턴스를 공유하는 반도체 장치의 메모리 디바이스들을 식별하기 위한 장치 및 방법 - Google Patents

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Abstract

외부 레지스턴스를 공유하는 반도체 장치의 메모리 디바이스들을 식별하기 위한 장치들 및 방법들이 개시된다. 반도체 장치의 메모리 디바이스는 식별 모드로 설정될 수 있으며, 공통 통신 채널에 결합되는 다른 메모리 디바이스들에 식별 요청을 제공할 수 있다. 공통 통신 채널에 결합되는 메모리 디바이스들은 예를 들어, 메모리 디바이스들의 각자의 프로그램 가능 종단 컴포넌트의 캘리브레이션을 위해, 외부 레지스턴스를 공유할 수 있다. 식별 요청을 수신하는 메모리 디바이스들은 어느 메모리 디바이스들이 설정된 식별 모드를 갖는 메모리 디바이스와 외부 레지스턴스를 공유하는지를 결정하기 위해 판독될 수 있는 각자의 식별 플래그를 설정한다.

Description

외부 레지스턴스를 공유하는 반도체 장치의 메모리 디바이스들을 식별하기 위한 장치 및 방법{APPARATUSES AND METHODS FOR IDENTIFYING MEMORY DEVICES OF A SEMICONDUCTOR DEVICE SHARING AN EXTERNAL RESISTANCE}
마이크로컴퓨터, 메모리, 게이트 어레이와 같은 반도체 장치는 그 중에서도 버스, 보드에 형성된 전송 라인 등을 통해 다른 장치로 데이터를 전송하기 위한 입력/출력 핀 및 출력 회로를 포함한다. 데이터 전송을 담당하는 반도체 장치 내의 회로는 예를 들어, 출력 버퍼 및 드라이버를 포함한다. 최적의 전송이 되도록 하기 위해서는, 전송 장치의 임피던스가 전송 네트워크 및 수신 장치의 임피던스와 정합되어야 한다.
전자 장치의 동작 속도가 증가함에 따라, 전송된 신호의 스윙(swing)이 감소한다. 그러나, 전송된 신호의 신호 스윙 폭이 감소함에 따라, 외부 노이즈의 부정적인 영향이 증가한다. 외부 노이즈는 인터페이스에서 임피던스 부정합이 있는 경우 출력 신호의 반사 특성에 영향을 미칠 수 있다. 임피던스 부정합은 그 중에서도 외부 노이즈에 의해 발생되거나, 또는 전원 전압, 온도 및 프로세스 변화에 따른 노이즈로 인해 발생된다. 임피던스 부정합이 발생할 경우, 데이터의 전송 속도가 감소되고, 반도체 장치로부터의 데이터가 왜곡될 수 있다. 따라서, 반도체 장치가 왜곡된 데이터를 수신하는 경우, 셋업/홀드 실패 또는 수신된 데이터의 판독 오류로 인해 문제들이 발생될 수 있다.
외부 레지스턴스를 공유하는 반도체 장치의 메모리 디바이스들을 식별하기 위한 장치들 및 방법들이 본원에 개시된다. 봉 개시의 실시예에 따른 예시적인 장치는, 커맨드들 및 어드레스들을 제공할 수 있으며, 데이터를 더 제공 및 수신할 수 있는 시스템 메모리 컨트롤러; 커맨드-어드레스 버스; 데이터 버스; 및 시스템 메모리 컨트롤러로부터 커맨드들 및 어드레스들을 수신하도록 커맨드-어드레스 버스에 결합되고, 데이터를 제공 및 수신하도록 데이터 버스에 더 결합된 반도체 메모리를 포함한다. 반도체 메모리는, 제1 외부 레지스턴스에 결합될 수 있는 제1 단자에 결합된 제1 메모리 디바이스 그룹으로서, 제1 메모리 디바이스 그룹은 제1 통신 채널에 더 결합되되, 제1 메모리 디바이스 그룹의 각 메모리 디바이스는 제1 통신 채널에서 수신된 식별 요청에 응답하여 각자의 식별 플래그를 설정할 수 있는, 상기 제1 메모리 디바이스 그룹; 및 제2 외부 레지스턴스에 결합될 수 있는 제2 단자에 결합된 제2 메모리 디바이스 그룹으로서, 제2 메모리 디바이스 그룹은 제2 통신 채널에 더 결합되되, 제2 메모리 디바이스 그룹의 각 메모리 디바이스는 제2 통신 채널에서 수신된 식별 요청에 응답하여 각자의 식별 플래그를 설정할 수 있다.
본 개시의 실시예에 따른 다른 예시적인 장치는, 제1 단자; 및 제1 단자에 결합되고 제1 통신 채널에 더 결합된 제1 복수의 메모리 디바이스들을 포함한다. 제1 복수의 메모리 디바이스들의 각 메모리 디바이스는, 데이터를 저장할 수 있는 메모리 셀 어레이; 임피던스를 포함하는 프로그램 가능 종단 컴포넌트; 제1 통신 채널 및 프로그램 가능 종단 컴포넌트에 결합되고 제1 단자에 더 결합된 임피던스 컨트롤러로서, 임피던스 컨트롤러는 프로그램 가능 종단 컴포넌트의 임피던스의 캘리브레이션(calibration)을 제어할 수 있는, 상기 임피던스 컨트롤러; 및 커맨드들을 수신하고 커맨드들에 대응되는 동작들을 수행하도록 제어 신호들을 제공할 수 있는 커맨드 디코더로서, 커맨드 디코더는 식별 모드의 설정에 응답하여 식별 요청을 상기 제1 통신 채널에 제공하도록 임피던스 컨트롤러를 더 제어할 수 있고 메모리 디바이스가 제1 통신 채널로부터 식별 요청을 수신하는 것에 응답하여 식별 플래그를 더 설정할 수 있는, 상기 커맨드 디코더를 포함한다.
본 개시의 실시예에 따른 예시적인 방법은, 복수의 메모리 디바이스들 중 타겟 메모리 디바이스의 식별 모드를 설정하는 단계; 및 복수의 메모리 디바이스들 중 타겟 메모리 디바이스의 식별 모드를 설정하는 것에 응답하여 복수의 메모리 디바이스들 중 어느 메모리 디바이스들이 각자의 식별 플래그를 설정했는지를 결정하기 위해 복수의 메모리 디바이스들의 각자의 식별 플래그들을 확인하는 단계를 포함한다.
본 개시의 실시예에 따른 또 다른 예시적인 방법은, 복수의 메모리 디바이스들 중 타겟 메모리 디바이스의 식별 모드를 나타내는 제1 신호를 전송하는 단계; 복수의 메모리 디바이스들의 각자의 식별 플래그들을 나타내는 하나 이상의 제2 신호들을 수신하는 단계; 및 하나 이상의 제2 신호들을 수신하는 것에 적어도 부분적으로 기초하여, 복수의 메모리 디바이스들 중 어느 메모리 디바이스들이 제1 신호에 응답하여 각자의 식별 플래그를 설정했는지를 결정하는 단계를 포함한다.
본 개시의 실시예에 따른 또 다른 예시적인 방법은, 식별 모드가 설정되는 것에 응답하여 식별 요청을 복수의 메모리 디바이스들에 제공하는 단계; 식별 플래그를 설정하는 단계; 및 식별 요청을 수신하는 것에 응답하여 식별 플래그의 상태를 제공하는 단계를 포함한다.
본 개시의 실시예에 따른 또 다른 예시적인 방법은, 복수의 메모리 디바이스들에 결합된 통신 채널에서 식별 요청을 수신하는 단계; 식별 요청에 응답하여 식별 플래그를 설정하는 단계; 및 식별 요청을 수신하는 것에 응답하여 식별 플래그의 상태를 제공하는 단계를 포함한다.
도 1은 본 개시의 실시예에 따른 시스템의 블록도이다.
도 2는 본 개시의 실시예에 따른 반도체 장치의 블록도이다.
도 3은 본 개시의 실시예에 따른 메모리 디바이스의 블록도이다.
도 4는 본 개시의 실시예에 따른 임피던스 캘리브레이션 및 임피던스 설정들과 관련된 다양한 설정들 및 플래그들을 포함하는 모드 레지스터의 도면이다.
도 5는 본 개시의 실시예에 따른 반도체 장치의 ZQ 그룹들 각각에 포함된 외부 레지스턴스 및 메모리 디바이스들을 공유하는 (ZQ) 메모리 디바이스 그룹들을 식별하기 위한 흐름도이다.
도 6은 본 개시의 실시예에 따라 반도체 장치의 모든 ZQ 그룹들이 식별되었는지를 결정하는 흐름도이다.
도 7은 본 개시의 실시예에 따른 메모리 디바이스에 대한 ZQ ID 모드 동작의 흐름도이다.
도 8은 본 개시의 실시예에 따른 메모리 디바이스에 대한 ZQ ID 요청 동작의 흐름도이다.
임피던스 부정합으로 인해 발생하는 이러한 이슈들을 완화하기 위해, 메모리 디바이스들은 조정 가능 온-다이(on-die) 종단 및 조정 가능 출력 드라이버 임피던스를 제공하는 데 사용될 수 있는 프로그램 가능 종단 컴포넌트들을 포함할 수 있다. 온-다이 종단은 예를 들어, 신호들(예: 커맨드, 데이터 등)이 메모리 디바이스들에 제공될 때, 임피던스 부정합을 줄이도록 조정될 수 있다. 프로그램 가능 종단 컴포넌트들은 동작 조건들이 변경될 때 조정될 수 있는 임피던스 값들을 갖는다. 일부 구현예들에서, 프로그램 가능 종단 컴포넌트들은 외부 레지스턴스에 결합되는 회로 노드에서 수행된 전압 측정에 기초할 수 있는 알려진 임피던스로 교정(calibrated)된다.
프로그램 가능 종단 컴포넌트들의 캘리브레이션은 일반적으로 메모리 디바이스에 제공되는 메모리 커맨드(memory command)에 응답하여 발생하는데, 예를 들어, 전원이 켜질 때, 메모리 디바이스가 리셋될 때, 메모리 디바이스 동작을 위한 주파수 설정 포인트를 변경할 때, 또는 캘리브레이션 과정을 개시해야 할 때마다 발생한다. 캘리브레이션 과정의 개시 후 시간 기간이 경과한 후에, 다른 메모리 커맨드가 캘리브레이션 과정 동안 결정된 파라미터들을 적용하여 그에 따라 프로그램 가능 종단 컴포넌트들을 설정하도록 메모리 디바이스에 제공된다.
일부 경우, 제한된 수의 외부 연결들이 외부 레지스턴스에 결합하는데 사용될 수 있다. 이러한 외부 연결들은 캘리브레이션 목적으로 연결을 사용하는 다수의 장치들 간에 공유될 수 있다. 그러나, 이는 메모리의 다수의 장치들 중 각각의 외부 연결들을 공유하는 메모리 컨트롤러와 같은 메모리 외부의 장치들에는 명백하지 않을 수 있다. 이와 같이, 메모리 외부의 장치들은 메모리의 어느 장치들이 캘리브레이션 동작들에 대한 커맨드들을 전송하는지를 결정할 수 없을 수 있다. 이를 해결하기 위해 본원에 설명된 바와 같이, 반도체 장치의 메모리 디바이스는 식별 모드로 설정될 수 있으며, 식별 요청을 공통 통신 채널에 결합되는 다른 메모리 디바이스들에 제공할 수 있다.
도 1은 본 개시의 실시예에 따른 시스템(100)의 블록도이다. 시스템(100)은 시스템 메모리 컨트롤러(110) 및 시스템 메모리(120)를 포함한다. 시스템 메모리 컨트롤러(110) 및 시스템 메모리(120)는 커맨드-어드레스 버스(130) 및 데이터 버스(140)를 통해 서로 통신할 수 있다. 시스템 메모리 컨트롤러(110)는 예를 들어, 데이터를 저장하고 데이터를 제공하기 위해, 커맨드-어드레스 버스(130)를 통해 커맨드 및 커맨드와 관련된 메모리 어드레스를 발행함으로써 시스템 메모리(120)를 제어할 수 있다. 데이터는 시스템 메모리 컨트롤러(110)에 의해 시스템 메모리(120)로 기록 커맨드를 발행하고 저장될 시스템 메모리(120)에 데이터 버스(140) 상의 기록 데이터를 제공함으로써 저장될 수 있다. 데이터는 시스템 메모리(120)로 판독 커맨드를 발행함으로써 시스템 메모리 컨트롤러(110)에 제공될 수 있는데, 이는 데이터 버스(140) 상의 요청된 판독 데이터를 시스템 메모리 컨트롤러(110)에 제공한다.
시스템 메모리(120)는 요청 시 데이터를 저장하고 데이터를 제공하도록 액세스될 수 있는 다수의 반도체 장치들을 포함할 수 있다. 시스템 메모리 컨트롤러(110)는 각각이 시스템 메모리(120)의 각 부분과 통신하고 액세스하는 다수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 메모리 컨트롤러는 시스템 메모리(120)의 반도체 장치들의 메모리 디바이스들과 관련된 정보를 저장하는 메모리 디바이스 정보 저장소(memory device information storage)를 더 포함할 수 있다.
도 2는 본 개시의 실시예에 따른 반도체 장치(200)의 블록도이다. 반도체 장치(200)는 SRAM나 DRAM과 같은 휘발성 메모리, 또는 플래시 메모리나 강유전체(ferroelectric) 메모리와 같은 비휘발성 메모리일 수 있다. 일 실시예에서, LPDDR5(Low Power Double Data Rate 5)와 같은, DDR(Double Data Rate) 메모리. 반도체(200)는 본 개시의 일부 실시예들에서 도 1의 시스템 메모리(120)에 포함될 수 있다.
반도체 장치(200)는 하나 이상의 다른 반도체 다이들에 배열될 수 있는 복수의 개별 메모리 디바이스들(204)을 포함하며, 다양한 개별 메모리 디바이스들(204)을 포함하고 상호 연결하는 패키지를 더 포함한다. 패키지는 패키지의 내부에 배열된 콘택 패드들(contact pads)에 결합되는 복수의 외부 핀들을 제공할 수 있다. 핀들 및 패드들은 메모리 디바이스들(204)과 반도체 장치(200)가 결합되는 대형 시스템 사이와 같은 전기적 연결들을 제공할 수 있다. 반도체 장치(200)는 대형 시스템이 메모리 디바이스들(204)과 통신하는 메모리 버스들을 포함할 수 있다. 예를 들어, 반도체 장치(200)는 메모리 버스들을 통해 반도체 장치(200)와 커맨드, 어드레스 및 데이터를 통신하도록 구성되는 하나 이상의 메모리 컨트롤러들과 연관될 수 있다. 각 메모리 컨트롤러는 반도체 장치(200)의 하나 이상의 개별 메모리 디바이스들(204)에 메모리 컨트롤러를 결합하는 각자의 메모리 버스를 통해 통신할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 메모리 컨트롤러(MC0)는 제1 메모리 디바이스 그룹(204)과 통신할 수 있으며, 메모리 컨트롤러(MC1)는 각자의 메모리 버스들을 통해 제2 메모리 디바이스 그룹(204)과 통신할 수 있다. 메모리 컨트롤러들(MC0 및 MC1)은 본 개시의 일부 실시예들의 시스템 메모리 컨트롤러(예를 들어, 도 1의 시스템 메모리 컨트롤러(110))에 포함될 수 있다. 메모리 컨트롤러들(MC0 및 MC1)은 본 개시의 다른 실시예들에서는 개별 시스템 메모리 컨트롤러들에 포함될 수 있거나, 또는 메모리 컨트롤러에 포함되지 않을 수 있다.
각 메모리 버스는 반도체 장치(200)에 커맨드들 및 어드레스들을 제공하는 커맨드-어드레스 버스(208)을 포함할 수 있으며, 데이터가 제공되는 데이터 버스(210)를 더 포함할 수 있다. 각 메모리 버스는 메모리 디바이스들(204) 중 하나가 공통 메모리 버스를 통해 데이터를 송신하거나 수신할 수 있도록 선택적으로 어써트(asserted)될 수 있는 칩 선택 라인들(도시되지 않음)을 추가로 포함할 수 있다. 메모리 디바이스들(204)은 복수의 다른 방식들로 구성될 수 있으며, 그에 따라 칩 선택 라인들은 메모리 디바이스들(204)의 선택을 제어하도록 구성된다. 예를 들어, 본 개시의 일부 실시예들에서, 둘 이상의 메모리 디바이스들(204)은 공통 칩 선택 라인에 결합되는 반면, 본 개시의 다른 실시예들에서는, 각 메모리 디바이스(204)가 각자의 칩 선택 라인들에 결합된다. 본 개시의 일부 실시예들은 공통 칩 선택 라인을 갖는 다른 메모리 디바이스들(204)과 결합하여 각자의 칩 선택 라인들을 갖는 메모리 디바이스들(204)을 포함할 수 있다. 개별 칩 선택 라인들과 공통 어드레스, 데이터 및 제어 라인들의 조합을 통해, 대형 시스템은 반도체 장치(200)와 통신하고 이를 제어할 수 있다.
반도체 장치(200)는 또한 ZQ 단자들(222 및 224)로 지칭될 수 있는 제1 및 제2 내부 단자들을 포함할 수 있다. 제1 외부 레지스턴스(RZQ0)는 ZQ 단자(222)에 결합될 수 있으며, 제2 외부 레지스턴스(RZQ1)는 ZQ 단자(224)에 결합될 수 있다. 임피던스 캘리브레이션을 위해 제1 외부 레지스턴스(RZQ0)를 공유하도록 ZQ 단자(222)에 결합된 메모리 디바이스들(204)은 제1 (ZQ) 그룹(232)을 나타낸다. 임피던스 캘리브레이션을 위해 제2 외부 레지스턴스(RZQ1)를 공유하도록 ZQ 단자(224)에 결합된 메모리 디바이스들(204)은 제2 (ZQ) 그룹(234)을 나타낸다. 제1 ZQ 그룹의 메모리 디바이스들(204)은 단일 ZQ 리소스(즉, 외부 레지스턴스(RZQ0))를 공유하고, 제2 ZQ 그룹의 메모리 디바이스들은 단일 ZQ 리소스(즉, 외부 레지스턴스(RZQ1))를 공유한다. 제1 ZQ 그룹(232)의 메모리 디바이스들(204)은 메모리 디바이스들(204)이 서로 통신하는 통신 채널(242)에 결합된다. 마찬가지로, 제2 ZQ 그룹(234)의 메모리 디바이스들은 메모리 디바이스들(204)이 서로 통신하는 통신 채널(244)에 결합된다. 예를 들어, ZQ 그룹의 메모리 디바이스들(204) 중 하나에 의해 제공된 정보 또는 요청은 동일한 ZQ 그룹의 다른 메모리 디바이스들(204)에 의해 수신된다.
하나의 외부 레지스턴스(RZQ)를 공유하는 메모리 그룹의 다수의 메모리 디바이스들(204)로 인해, 제 1 및 제 2 메모리 두 디바이스들(104)이 각자의 캘리브레이션 동작들을 동시에 수행하는 경우 경합이 발생할 수 있다. 그 결과, 메모리 디바이스들(204)은 캘리브레이션 동작 동안 외부 저항(RZQ)의 사용을 위해 중재할 필요가 있을 수 있다. 예를 들어, 제1 ZQ 그룹(232)의 반도체 장치(204)는 캘리브레이션 동작 동안 외부 레지스턴스(RZQ0)의 사용을 위해 중재하고 캘리브레이션 동작을 개시하기 전에 외부 레지스턴스(RZQ0)에 대한 제어를 획득할 필요가 있을 수 있다. 마찬가지로, 제2 ZQ 그룹(234)의 반도체 장치(204)는 캘리브레이션 동작 동안 외부 레지스턴스(RZQ1)의 사용을 위해 중재하고 캘리브레이션 동작을 개시하기 전에 외부 레지스턴스(RZQ1)에 대한 제어를 획득할 필요가 있을 수 있다.
도 2는 반도체 장치(200)에 포함된 두 개의 ZQ 그룹들을 도시한다. 본 개시의 다른 실시예들에서, 반도체 장치는 더 적거나 더 많은 ZQ 그룹들을 포함할 수 있다. 추가로, 본 개시의 일부 실시예들에서, 반도체 장치의 각각의 ZQ 그룹들은 동일한 수의 메모리 디바이스들을 포함할 수 있는 반면, 본 개시의 다른 실시예들에서는, 둘 이상의 ZQ 그룹들은 서로 다른 수의 메모리 디바이스들을 가질 수 있다.
도 3은 본 개시의 실시예에 따른 메모리 디바이스(300)의 블록도이다. 본 개시의 일부 실시예들에서, 메모리 디바이스(300)는 메모리 디바이스들(204)로서 반도체 장치에 포함될 수 있다.
메모리 디바이스(300)는 메모리 버스로부터 커맨드를 수신하고 처리하는 커맨드 디코더(310)를 포함한다. 커맨드 디코더(310)는 메모리 디바이스(300)에 의해 실행될 수 있는 다양한 동작들에 대응되는 복수의 커맨드들을 인식하도록 구성될 수 있다. 예를 들어, 커맨드 디코더(310)는 판독 또는 기록 커맨드를 수신하고 디코딩할 수 있다. 판독 또는 기록 커맨드는 일반적으로 메모리 디바이스(300)가 메모리 어레이(314)의 하나 이상의 메모리 셀들로 또는 그들로부터 데이터를 판독 또는 기록하도록 지시한다. 대응되는 판독 또는 기록 동작을 수행 시, 커맨드 디코더(310)는 메모리 어레이(314)로부터 데이터를 판독하고 메모리 어레이에 데이터를 기록하기 위한 내부 제어 신호들을 제공할 수 있다. 로우(row) 및 컬럼(column) 어드레스 신호들을 어드레스 버스를 통해 메모리 디바이스(300)의 어드레스 래치(address latch)에 제공될 수 있다. 어드레스 래치는 그런 다음 개별 컬럼 어드레스 및 개별 로우 어드레스를 제공할 수 있다. 어드레스 래치는 로우 및 컬럼 어드레스들을 각각 로우 어드레스 디코더(318) 및 컬럼 어드레스 디코더(322)에 제공할 수 있다. 로우 어드레스 디코더(318)는 수신된 로우 어드레스들에 대응되는 어레이(314) 내의 메모리 셀들의 각 로우들을 활성화시키는 신호 라인 드라이버들을 포함할 수 있다. 컬럼 어드레스 디코더(322)는 각자의 컬럼 어드레스들에 대응되는 어레이(314)를 통해 연장되는 신호 라인들을 선택할 수 있다. 수신된 컬럼 어드레스에 대응되는 선택된 신호 라인 또는 라인들은 판독/기록 회로에 결합되어 판독 데이터를 입력-출력 데이터 경로(330)를 통해 출력 데이터 버퍼(326)에 전달할 수 있다. 기록 데이터는 입력 데이터 버퍼(334) 및 메모리 어레이 판독/기록 회로를 통해 메모리 어레이(314)에 제공될 수 있다. 클록 생성기(도시되지 않음)는 입력 클록 신호에 응답하는 내부 클록 신호를 제공할 수 있다. 내부 클록 신호는 메모리, 예를 들어 출력 데이터 버퍼(326) 및 입력 데이터 버퍼(334)의 회로들에 의해 사용될 수 있다.
캘리브레이션 동작들은 예를 들어, 시스템 메모리 컨트롤러로부터의 커맨드에 의해 개시될 수 있다. 캘리브레이션 동작들은 예를 들어, 전력이 메모리 디바이스(300)에 처음 제공될 때 및/또는 메모리 디바이스(300)에 대한 동작 조건의 변경이 있을 때 발생하는 파워-온 시퀀스의 일부로서 자동으로 개시될 수 있다.
캘리브레이션 커맨드는 일반적으로 메모리 디바이스(300)가 ODT(On Die Termination) 이라고 하는 프로그램 가능 종단 컴포넌트(338) 및 출력 버퍼(326) 각각의 임피던스를 교정할 수 있도록 발행된다. 알려진 바와 같이, ODT 회로는 정합 임피던스를 제공하도록 조정될 수 있다. 도 3에서, 프로그램 가능 종단 컴포넌트(338)는 출력 버퍼(326)와 독립적으로 도시된다. 그러나, 출력 버퍼가 출력 버퍼의 일부로서 프로그램 가능 종단 컴포넌트(338)을 포함하는 것이 또한 가능하다. 이 경우, ODT 동작은 출력 버퍼(326)의 적어도 일부에 의해 수행된다. 수신 시, 커맨드 디코더(310)는 캘리브레이션 커맨드를 디코딩하고, 제어 신호들을 임피던스 컨트롤러(340)에 제공하며, 이 임피던스 컨트롤러는 일반적으로 프로그램 가능 종단 컴포넌트(338) 및 출력 버퍼(326)의 임피던스들을 조정하도록 동작한다. 각각의 프로그램 가능 종단 컴포넌트(338) 및 출력 버퍼(326)은 일반적으로 임피던스 컨트롤러(340)에 의해 인에이블되거나 디스에이블되도록 제어되는 풀-업(pull-up) 및 풀-다운(pull-down) 트랜지스터 그룹을 포함한다. 임피던스 컨트롤러(340)는 출력 버퍼(326)의 임피던스가 데이터 버스의 임피던스와 정합하도록 풀-업 및 풀-다운 트랜지스터들을 온 또는 오프될 수 있도록 인에이블/디스에이블시킨다. 이러한 방식으로, 임피던스 부정합으로 인한 신호 반사가 방지된다.
임피던스 컨트롤러(340)는 프로그램 가능 종단 컴포넌트(338)의 임피던스 캘리브레이션에 사용되는 외부 레지스턴스(RZQ)에 결합될 수 있다. 임피던스 컨트롤러(340)는 통신 채널에도 결합된다. 앞서 설명된 바와 같이, ZQ 그룹의 메모리 디바이스들은 예를 들어 제공 및 수신 정보 및/또는 요청을 서로 통신하기 위한 통신 채널에 결합될 수 있다. 임피던스 컨트롤러(340)는 캘리브레이션 회로(342) 및 중재 회로(346)을 포함한다.
캘리브레이션 회로(342)는 일반적으로 ZQ 단자에서의 전압을 측정하고 그 전압을 사용하여 프로그램 가능한 종단 컴포넌트(338) 및 출력 버퍼(326)의 임피던스를 조정함으로써 동작한다. 전류가 캘리브레이션 동작의 일부로서 외부 레지스턴스(RZQ)로부터 제공될 때, 전류는 캘리브레이션 회로(342)에 의해 수신될 수 있다. 외부 레지스턴스(RZQ)의 임피던스는 프로그램 가능 종단 컴포넌트(338) 및 출력 버퍼(326) 각각이 그에 결합된 데이터 버스에 제공하는 임피던스를 나타낼 수 있다. 프로그램 가능 종단 컴포넌트(338) 및 출력 버퍼(326) 각각의 임피던스는 다양한 동작 조건이 변경됨에 따라 변할 수 있다. 예를 들어, 메모리 디바이스(300)의 동작 동안 발생하는 온도 변화는 이러한 임피던스들의 변화로 이어질 수 있다.
캘리브레이션 회로(342)는 조건들의 변경에 관계없이 임피던스가 기본적으로 안정적인 외부 레지스턴스(RZQ)의 임피던스를 측정함으로써, 현재 동작 조건들에 대응되는 임피던스 측정을 수행한다. 그런 다음, 이 임피던스 측정은 현재 동작 조건들과 일치하도록 프로그램 가능 종단 컴포넌트(338) 및 출력 버퍼(326) 각각의 임피던스 값을 설정하는 데 사용될 수 있다. 예를 들어, 캘리브레이션 회로(342)는 ZQ 단자에서의 전압을 측정하고 그 전압을 내부 기준 전압과 비교할 수 있다. 비교 결과를 출력하는 비교기의 동작을 통해 비교가 이루어질 수 있다. 그런 다음, 비교 결과는 ZQ 핀의 전압이 기준 전압에 더 가까워지도록 ZQ 단자에서의 전압을 올리거나(step up) 내리는(step down) 데 사용될 수 있다. 이 비교 과정은 임피던스를 적절하게 조정하기 위해 프로그램 가능한 종단 컴포넌트(338) 및 출력 버퍼(326)와 관련된 다양한 풀 다운 및 풀 업 트랜지스터들을 인에이블/디스에이블시키는 데 사용될 수 있는 제어 코드를 생성한다. 이 과정은 일반적으로 출력 버퍼(326) 임피던스를 외부 레지스턴스(RZQ)로 표시되는 외부 임피던스와 정합시키도록 동작한다.
중재 회로(346)는, 예를 들어, 캘리브레이션 동작을 위해 ZQ 그룹의 메모리 디바이스들 사이에서 공유되는 외부 레지스턴스(RZQ)의 제어를 위해 중재한다. 중재 회로(346)는 임피던스 캘리브레이션 동안 외부 레지스턴스(RZQ)에 대한 경합을 피하기 위해 중재 방식을 적용할 수 있다.
메모리 디바이스(300)는 모드 레지스터(mode register)(316)를 더 포함한다. 모드 레지스터(316)는 정보의 이진수(비트)와 같은 정보를 저장하도록 프로그래밍될 수 있는 레지스터들을 포함할 수 있다. 모드 레지스터(316)의 정보는 예를 들어, 시스템 메모리 컨트롤러에 의해 커맨드 디코더(310)에 제공된 커맨드들을 통해 기록(written) 또는 판독(read)될 수 있다. 다양한 메모리 설정들 및 옵션들은 모드 레지스터(316)의 사용을 통해 설정될 수 있다. 모드 레지스터들(316)의 비트들은 다른 설정들 및 옵션들에 대응될 수 있다. 모드 레지스터(316)의 비트들은 모드 레지스터 기록 동작을 통해 프로그래밍될 수 있으며, 이는 모드 레지스터 기록 커맨드가 예를 들어, 메모리 시스템 컨트롤러로부터 메모리 디바이스(300)로 제공될 때 수행된다. 모드 레지스터(316)는 또한 메모리 디바이스(300)의 상태 또는 설정들에 대한 정보를 제공할 수 있다. 메모리 디바이스(300)는 상태 또는 설정에 대응되는 모드 레지스터(316)의 비트 또는 비트들을 프로그래밍할 수 있다. 비트(들) 값은 상태 또는 설정을 나타낼 수 있다. 모드 레지스터(316)의 비트들은 모드 레지스터 판독 동작을 통해 판독될 수 있으며, 이는 모드 레지스터 판독 커맨드가 예를 들어, 메모리 시스템 컨트롤러로부터 메모리 디바이스(300)로 제공될 때 수행된다. 메모리 디바이스(300)는 메모리 시스템 컨트롤러에 의해 수신될 수 있는 출력 데이터로서 판독되는 모드 레지스터(316)의 비트들을 제공한다. 메모리 디바이스(300)에 의해 제공되는 모드 레지스터 비트들의 값에 기초하여, 메모리 디바이스(300)의 상태 및/또는 설정들이 메모리 시스템 컨트롤러에 제공된다.
도 4는 본 개시의 실시예에 따른 임피던스 캘리브레이션 및 임피던스 설정들과 관련된 다양한 설정들 및 플래그들을 포함하는 모드 레지스터(400)의 도면이다. 모드 레지스터(400)는 오퍼랜드(operands) OP[7:0]에 대응되는 비트들을 포함하는 8 비트 레지스터이다. 모드 레지스터(400)의 비트들은 특정 설정 또는 플래그로 지정된다. 예를 들어, 오퍼랜드 OP[0]는 ZQ 리셋으로 지정되고; 오퍼랜드 OP[1]은 ZQ 중지로 지정되고; 오퍼랜드 OP[4:2]는 ZQ 간격으로 지정되고; 오퍼랜드 OP[5]는 ZQ ID 모드로 지정되고; 오퍼랜드 OP[6]은 ZQ 마스터로 지정되고; 오퍼랜드 OP[7]은 ZQ ID 플래그로 지정된다. 오퍼랜드 OP[6:0]은 예를 들어, 시스템 메모리 컨트롤러에 의해 개시된 모드 레지스터 기록 동작을 통해 설정될 수 있으며, 오퍼랜드 OP[7]은 예를 들어, ZQ ID 모드가 설정될 때 또는 ZQ ID 요청이 메모리 디바이스에 의해 수신될 때 메모리 디바이스에 의해 설정될 수 있다.
오퍼랜드 OP[0]의 ZQ 리셋은 메모리 디바이스의 임피던스가 ZQ 캘리브레이션 동작 동안 결정된 ZQ 코드에 따라 설정될 때 정상 ZQ 동작을 설정하기 위해 디폴트 값 "0"을 갖거나, 또는 ZQ 코드를 디폴트 설정으로 리셋하기 위해 "1"로 설정될 수 있다. 오퍼랜드 OP[1]의 ZQ 중지는 ZQ 캘리브레이션의 정상 작동을 설정하기 위해 디폴트 값 "0"을 갖거나, 또는 ZQ 캘리브레이션 동작을 중지시키기 위해 "1"로 설정될 수 있다. 오퍼랜드 OP[4:2]의 ZQ 간격은 서로 다른 값들이 캘리브레이션 동작을 위한 ZQ 캘리브레이션 간격 시간에 대응되는 3 비트 값으로 설정될 수 있다. 오퍼랜드 OP[5]의 ZQ ID 모드는 정상 ZQ 작동을 설정하기 위해 디폴트 값 "0"을 갖거나, 식별 모드 ZQ ID 동작 모드를 설정하기 위해 "1"로 설정될 수 있다. 하기에 더 상세히 설명되는 바와 같이, ZQ ID 동작 모드는 ZQ 그룹의 메모리 디바이스가 동일한 ZQ 그룹의 다른 메모리 디바이스들로 식별 ZQ ID 요청을 제공하여 각자의 ZQ ID 플래그를 설정하게 한다. 그 결과, ZQ 그룹의 모든 메모리 디바이스들은 각자의 식별 플래그 ZQ ID 플래그를 설정한다. 오퍼랜드 OP[6]의 ZQ 마스터는 메모리 디바이스가 ZQ 마스터가 아님을 나타내기 위해 디폴트 값 "0"을 갖거나, 또는 메모리 디바이스를 ZQ 그룹의 마스터로 지정하기 위해 "1"로 설정될 수 있다. 오퍼랜드 OP[7]의 식별 플래그 ZQ ID 플래그는 정상 동작을 위해 디폴트 값 "0"을 갖거나, 또는 ZQ ID 모드에서 설정되거나 동일한 ZQ 그룹의 다른 메모리 디바이스로부터 ZQ ID 요청을 수신하는 것에 응답하여 메모리 디바이스에 의해 "1"로 설정될 수 있다.
하기에 더 상세하게 설명되는 바와 같이, 오퍼랜드 OP[7:5]의 ZQ ID 모드, ZQ 마스터 및 ZQ ID 플래그는 메모리의 ZQ 그룹들을 식별하고 ZQ 그룹들 각각의 특정 메모리 디바이스(들)를 식별하고, ZQ 그룹의 다이(die)를 ZQ 마스터로 설정하는 데 사용될 수 있다. 도 4의 모드 레지스터(400)는 임피던스 캘리브레이션 및 설정들과 관련된 특정 설정들 및 플래그들을 특정 배열(arrangement)로 포함하는 것으로 설명되었다. 그러나, 임피던스 캘리브레이션 및 설정들과 비트들의 배열은 본 개시의 다른 실시예들에서는 다를 수 있다. 본 개시의 범위는 도 4를 참조하여 도시되고 설명된 특정 세부 사항으로 제한되지 않는다.
앞서 설명된 바와 같이, 다수의 메모리 디바이스들을 포함하는 반도체 장치는 서로 다른 각자의 메모리 디바이스 그룹들이 결합되는 하나 이상의 ZQ 단자들을 가질 수 있다. 각 ZQ 단자는 임피던스 캘리브레이션을 위해 ZQ 단자에 결합되는 다수의 메모리 디바이스들에 의해 공유되는 외부 레지스턴스(RZQ)에 결합될 수 있다. 임피던스 캘리브레이션을 위해 외부 레지스턴스(RZQ)를 공유하기 위해 공통 ZQ 단자에 결합되는 메모리 디바이스들을 ZQ 그룹이라고 할 수 있다. 각 ZQ 그룹은 ZQ 마스트로 지정되는 메모리 디바이스를 포함한다. ZQ 그룹의 ZQ 마스터는 ZQ 캘리브레이션 커맨드들을 수신하고 ZQ 캘리브레이션을 수행하기 위해 ZQ 그룹의 메모리 디바이스들과 통신할 수 있다. ZQ 캘리브레이션을 위해 ZQ 그룹의 메모리 디바이스들에 의한 공유된 외부 레지스턴스(RZQ)의 사용은 ZQ 마스터에 의해 중재될 수 있다. 예를 들어, 본 개시의 일부 실시예들에서, ZQ 마스터의 임피던스 컨트롤러는 통신 채널(예: 도 2의 통신 채널(242))을 통해 ZQ 그룹의 다른 메모리 디바이스들과 통신하여 보든 메모리 디바이스들이 교정될 때까지 순차적으로 ZQ 캘리브레이션을 수행하도록 다른 메모리 디바이스들을 제어할 수 있으므로, 외부 레지스턴스(RZQ)의 사용에 대한 경합을 피할 수 있다. 다른 실시예들에서, ZQ 마스터는 외부 레지스턴스(RZQ)의 사용을 위한 경합 없이 ZQ 캘리브레이션을 완료하기 위해 다른 방식으로 ZQ 캘리브레이션을 수행하도록 ZQ 그룹의 메모리 디바이스들을 제어할 수 있다.
ZQ 그룹의 ZQ 마스터 메모리 디바이스는 ZQ 그룹의 메모리 디바이스들에 결합된 시스템 메모리 컨트롤러에 의해 지정될 수 있다. 본 개시의 일부 실시예들에서, ZQ 그룹의 메모리 디바이스는 ZQ 마스터 설정에 대응되는 모드 레지스터의 비트(들)을 프로그래밍(예를 들어, 도 4를 참조하면, 모드 레지스터(400)의 ZQ 마스터를 "1"로 설정)함으로써 ZQ 마스터로 지정된다. 예를 들어, 메모리 디바이스에 대한 디폴트 설정으로서, ZQ 마스트 설정에 대응되는 모드 레지스터 비트(들)은 메모리 디바이스가 ZQ 마스터가 아님을 나타내는 값을 갖는다(예를 들어, 모드 레지스터 비트(들)에 대해 디폴트 "0"을 갖는다). 따라서, 메모리 디바이스들이 개시(예를 들어, 파워 업, 리셋 등)될 때, ZQ 그룹의 메모리 디바이스들 중 어느 것도 ZQ 마스터로 지정되지 않는다. 시스템 메모리 컨트롤러는 ZQ 마스터 설정에 대응되는 모드 레지스터 비트(들)이 ZQ 마스터임을 나타내는 값을 갖도록 프로그래밍(예를 들어, 대응되는 모드 레지스터 비트(들)을 "1" 값을 갖도록 프로그래밍) 하기 위해 모드 레지스터 기록 커맨드를 ZQ 그룹의 메모리 디바이스들 중 선택된 하나로 발행(예를 들어, 전송, 전달 등)할 수 있다.
일단 프로그래밍되면, 선택된 메모리 디바이스는 ZQ 마스터로 지정되며, 예를 들어, ZQ 그룹에 대한 ZQ 캘리브레이션 커맨드들을 수신하고 그에 따라 ZQ 캘리브레이션을 수행하도록 ZQ 그룹의 다른 메모리 디바이스들과 통신함으로써 역할을 한다.
앞서 설명된 바와 같이, 반도체 장치는 다수의 메모리 디바이스들을 포함할 수 있다. 반도체 장치에 결합된 시스템 메모리 컨트롤러들 중 하나 이상은 반도체 장치의 메모리 디바이스들을 식별하기 위해 다이 열거 동작(die enumeration operation)을 수행한다. 시스템 메모리 컨트롤러들은 예를 들어, 시스템 메모리 컨트롤러 및/또는 반도체 장치의 파워 업 및/또는 리셋 시와 같이, 시스템 메모리 컨트롤러 및/또는 반도체 장치가 개시될 때 다이 열거를 수행한다. 반도체 장치의 메모리 디바이스들의 열거 후, 시스템 메모리 컨트롤러는 메모리 디바이스들의 식별과 관련된 메모리 디바이스 정보, 예를 들어 반도체 장치 내 메모리 디바이스들의 수, 메모리 디바이스들 각각에 대한 고유 식별 값 등을 저장할 수 있다. 메모리 디바이스 정보는 시스템 메모리 컨트롤러에 포함된 저장소에 저장될 수 있다. 일부 실시예들에서, 메모리 디바이스 정보는 메모리 맵(memory map)의 포맷으로 저장될 수 있다. 예를 들어, 메모리 맵은 메모리 디바이스들 각각에 대해 관련될 수 있는 임의의 추가 정보와 함께 반도체 장치 내 식별된 모든 메모리 디바이스들을 목록화할 수 있다. 저장된 정보의 유형뿐만 아니라, 메모리 디바이스 정보를 저장하기 위한 다른 포맷들은 본 개시의 범위를 벗어나지 않으면서 서로 다를 수 있다.
시스템 메모리 컨트롤러는 다이 열거 동작, 예를 들어 메모리 디바이스들의 수를 식별하는 것을 통해 반도체 장치의 메모리 디바이스들에 대한 메모리 디바이스 정보를 획득할 수 있지만, ZQ 그룹들로의 메모리 디바이스들의 배열은 시스템 메모리 컨트롤러에는 명백하지 않을 수 있다. 이와 같이, 시스템 메모리 컨트롤러는 어느 메모리 디바이스들을 ZQ 마스터들로 지정할지를 결정할 수 없을 수 있다.
도 5는 본 개시의 실시예에 따른 반도체 장치의 ZQ 그룹들 및 ZQ 그룹들 각각에 포함된 메모리 디바이스들을 식별하기 위한 흐름도이다. 시스템 메모리 컨트롤러는 흐름도를 따라 예를 들어, 시동(startup) 및/또는 리셋 루틴의 일부로서 ZQ 그룹들 및 ZQ 그룹들 각각에 포함된 메모리 디바이스들을 식별할 수 있다.
510 전에, 시스템 메모리 컨트롤러가 반도체 장치의 각 메모리 디바이스를 식별하도록 반도체 장치의 메모리 디바이스들이 열거되었다. 그러나, 시스템 메모리 컨트롤러는 반도체 장치의 ZQ 그룹들 또는 ZQ 그룹들 각각에 포함된 메모리 디바이스들을 식별하지 않았다.
510에서, 시스템 메모리 컨트롤러는 반도체 장치의 타겟 메모리 디바이스에 대한 식별 모드(예: ZQ ID 모드)를 설정한다. 본 개시의 일부 실시예들에서, ZQ ID 모드는 모드 레지스터를 통해 설정(예를 들어, 모드 레지스터(400)의 오퍼랜드 OP[5]의 ZQ ID 모드를 "1"로 설정)될 수 있다. 시스템 메모리 컨트롤러는 모드 레지스터의 대응되는 오퍼랜드에 "1"이 기록되도록 모드 레지스터 기록 커맨드를 발행(예를 들어, 그 명령을 나타내는 신호들을 전송, 전달 등)할 수 있다. 타겟 메모리 디바이스는 반도체 장치의 메모리 디바이스들 중 어느 하나일 수 있다. 그러나, 효율성을 위해, 타겟 메모리 디바이스는 그 시점까지 이미 식별된 임의의 ZQ 그룹에 포함된 것으로 아직 식별되지 않은 반도체 장치의 메모리 디바이스일 수 있다. 타겟 메모리 디바이스에 대한 ZQ ID 모드의 설정 후, 시스템 메모리 컨트롤러는 다른 동작들을 수행할 수 있다. 타겟 메모리 디바이스 및 타겟 메모리 디바이스와 동일한 ZQ 그룹의 다른 메모리 디바이스들은 520으로 도시된 바와 같이, 각자의 식별 플래그(예를 들어, ZQ ID 플래그)를 설정한다. 그 결과, 한 ZQ 그룹의 모든 메모리 디바이스들은 각자의 ZQ ID 플래그들을 설정한다. 본 개시의 일부 실시예들에서, 메모리 디바이스의 ZQ ID 플래그는 모드 레지스터의 비트(들)로 표현될 수 있다. ZQ ID 플래그는 ZQ ID 플래그에 대응되는 모드 레지스터 비트(들)에 대한 값(예를 들어, "1" 값)을 프로그래밍(예를 들어, 모드 레지스터(400)의 오퍼랜드 OP[7]의 ZQ ID 플래그를 "1"로 설정)하는 메모리 디바이스에 의해 설정될 수 있다.
530에서, 시스템 메모리 컨트롤러는 반도체 장치의 메모리 디바이스들의 ZQ ID 플래그들을 확인한다. 설정된 ZQ ID 플래그를 갖는 이러한 메모리 디바이스들은 동일한 ZQ 그룹에 포함되는 것으로 식별된다. 시스템 메모리 컨트롤러는 식별된 ZQ 그룹에 포함된 메모리 디바이스들을 기록하기 위해 저장된 메모리 정보(예: 메모리 맵)를 업데이트할 수 있다. ZQ ID 플래그가 모드 레지스터 비트(들)로 표현되는 본 개시의 실시예들에서, 시스템 메모리 컨트롤러는 모드 레지스터 판독 동작을 사용하여 메모리 디바이스들의 ZQ ID 플래그들을 확인할 수 있다. 시스템 메모리 컨트롤러는 ZQ ID 플래그에 대응되는 조작 코드(opcode)의 데이터를 판독하도록 모드 레지스터 판독 커맨드를 확인되는 메모리 디바이스들 각각에 발행(예를 들어 모드 레지스터 판독 커맨드를 나타내는 신호들을 전송, 전달 등)할 수 있다. 모드 레지스터 판독 커맨드들에 응답하여, 메모리 디바이스들은 ZQ ID 플래그의 값을 시스템 메모리 컨트롤러에 제공(예를 들어, 전송, 전달 등)한다. 설정된 ZQ ID 플래그를 갖는(예를 들어, 모드 레지스터 판독 커맨드에 응답하는 대응되는 모드 레지스터 비트에 대해 "1"을 제공) 이러한 메모리 디바이스들은 동일한 ZQ 그룹에 포함되는 것으로 식별된다. 설정되지 않은 ZQ ID 플래그를 갖는(예를 들어, 모드 레지스터 판독 커맨드에 응답하는 대응되는 모드 레지스터 비트에 대해 "0"을 제공) 이러한 메모리 디바이스들은 해당 ZQ 그룹에 포함되지 않는 것으로 식별된다.
540에서, 시스템 메모리 컨트롤러는 반도체 장치에 대한 모든 ZQ 그룹들이 식별되었는지를 결정한다.
반도체 장치의 모든 ZQ 그룹들은 예를 들어, 반도체 장치의 모든 메모리 디바이스들이 ZQ 그룹과 연관되는 것으로 식별될 때 식별되었다. 반도체 장치의 모든 ZQ 그룹들이 식별된 경우, 반도체 장치의 ZQ 그룹들을 식별하는 프로세스가 완료된다. 그러나, 반도체 장치의 모든 ZQ 그룹들이 식별되지 않은 경우, 시스템 메모리 컨트롤러는 반도체 장치의 다른 타겟 메모리 디바이스(예를 들어, 아직 ZQ 그룹과 관련하여 식별되지 않은 메모리 디바이스)에 대한 ZQ ID 모드를 설정하기 위해 510으로 돌아가 흐름도를 반복한다.
도 6은 본 개시의 실시예에 따라 반도체 장치의 모든 ZQ 그룹들이 식별되었는지를 결정하는 흐름도이다. 앞서 설명된 바와 같이, 시스템 메모리 컨트롤러는 확인되는 메모리 디바이스들에 대한 ZQ ID 플래그들의 상태를 결정한다. 예를 들어, 본 개시의 일부 실시예들에서, 메모리 디바이스들의 ZQ ID 플래그는 메모리 디바이스들로 모드 레지스터 판독을 발행(예를 들어, 모드 레지스터 판독을 나타내는 신호들을 전송, 전달 등)함으로써 확인될 수 있다. 시스템 메모리 컨트롤러가 메모리 디바이스들의 ZQ ID 플래그들을 확인함에 따라, 시스템 메모리 컨트롤러는 식별된 ZQ 그룹들 및 식별된 ZQ 그룹들에 포함된 특정 메모리 디바이스들을 나타내는 저장된 메모리 디바이스 정보를 업데이트한다. 앞서 설명된 바와 같이, 메모리 디바이스 정보는 반도체 장치의 메모리 디바이스들의 수, 각 메모리 디바이스에 대한 고유 식별 값 등을 포함할 수 있다. 또한 앞서 설명된 바와 같이, 메모리 디바이스 정보는 본 개시의 일부 실시예들에서 메모리 맵 포맷으로 저장될 수 있다. 메모리 디바이스 정보를 저장하기 위한 다른 기술들이 본 개시의 다른 실시예들에서 사용될 수 있다.
610에서, 시스템 메모리 컨트롤러는 저장된 메모리 디바이스 정보에 액세스하여 ZQ 그룹과 아직 연관되지 않은 메모리 디바이스들을 확인한다. 620에서, 시스템 메모리 컨트롤러는 메모리 디바이스 정보가 반도체 장치의 모든 메모리 디바이스들이 ZQ 그룹과 연관되는 것은 아님을 나타내는지 여부를 결정하며, 이는 반도체 장치의 나머지 메모리 디바이스들에 대해 적어도 하나의 추가 ZQ 그룹이 있음을 나타낸다. 결과적으로, 630에서, 반도체 장치의 ZQ 그룹들의 식별이 계속된다(예를 들어, 도 5의 흐름도를 따른다). 반대로, 시스템 메모리 컨트롤러가 메모리 디바이스 정보가 반도체 장치의 모든 메모리 디바이스들이 ZQ 그룹과 연관된 것으로 식별한다고 결정하는 경우, 640에서, 반도체 장치의 모든 ZQ 그룹들이 식별되었다.
도 7은 본 개시의 실시예에 따른 메모리 디바이스에 대한 ZQ ID 모드 동작의 흐름도이다. ZQ ID 모드 동작은, 예를 들어, ZQ ID 모드가 시스템 메모리 제어기에 의해 설정되는 것에 응답하여, 반도체 장치의 ZQ 그룹들을 식별하는 시스템 메모리 컨트롤러에 의해 타겟팅되는 메모리 디바이스에 의해 수행될 수 있다.
710에서, 타겟 메모리 디바이스는 ZQ ID 모드가 설정되었는지를 결정한다. 본 개시의 일부 실시예들에서, ZQ ID 모드는 예를 들어, 시스템 메모리 컨트롤러에 의해, 모드 레지스터에서 설정(예를 들어, 모드 레지스터(400)의 오퍼랜드 OP[5]의 ZQ ID 모드를 "1"로 설정)된다. 시스템 메모리 컨트롤러는 타겟 메모리 디바이스에 모드 레지스터 기록 커맨드를 발행하고, ZQ ID 모드에 대응되는 비트(들)를 프로그래밍하여 모드를 설정한다. 타겟 메모리 디바이스는 시스템 메모리 컨트롤러에 의해 모드 레지스터에서 대응되는 비트(들)의 프로그래밍에 따라 ZQ ID 모드의 설정을 결정한다.
720에서, 타겟 메모리 디바이스는 ZQ ID 모드가 설정되었다는 결정에 응답하여 ZQ ID 모드로 진입하고, 730에서 식별 요청(예를 들어, ZQ ID 요청)을 동일한 ZQ 그룹의 다른 메모리 디바이스들에 제공(예를 들어, 식별 요청을 나타내는 신호들을 전송, 전달 등)한다. ZQ ID 요청은 ZQ 그룹의 모든 메모리 디바이스들이 결합되는 통신 채널(예를 들어, 도 2의 통신 채널(242))상의 다른 메모리 디바이스들에 제공될 수 있다. 타겟 메모리 디바이스와 동일한 ZQ 그룹의 다른 메모리 디바이스들에 의한 본 개시의 실시예에 따른 응답은 도 8을 참조하여 설명될 것이다.
동일한 ZQ 그룹 내의 다른 메모리 디바이스들에 ZQ ID 요청을 제공하는 것과 함께, 740에서 타겟 메모리 디바이스는 그 ZQ ID 플래그를 설정한다. 본 개시의 일부 실시예들에서, ZQ ID 플래그는 모드 레지스터의 비트(들)(예를 들어, 모드 레지스터(400)의 오퍼랜드 OP[7]의 ZQ ID 플래그를 "1"로 설정)로 표현된다. ZQ ID 플래그는 타겟 메모리 디바이스에 의해 대응되는 모드 레지스터 비트(들)의 값을 "설정" 값, 예를 들어, "1" 값으로 변경함으로써 설정된다. ZQ ID 플래그를 나타내는 모드 레지스터 비트(들)의 값은 모드 레지스터 판독 커맨드를 타겟 메모리 디바이스로 발행하는 시스템 메모리 컨트롤러에 의해 판독될 수 있다.
도 8은 본 개시의 실시예에 따른 메모리 디바이스에 대한 ZQ ID 요청 동작의 흐름도이다. ZQ ID 요청 동작은 ZQ ID 요청을 수신한 메모리 디바이스에 의해 수행될 수 있다.
810에서, 메모리 디바이스는 ZQ ID 요청을 수신한다. ZQ ID 요청은 통신 채널(예를 들어, 도 2의 통신 채널(242))에서 수신될 수 있다. 앞서 설명된 바와 같이, ZQ 그룹의 메모리 디바이스들은 통신 채널에 결합된다. ZQ ID 요청은 예를 들어, ZQ ID 모드가 설정된 동일한 ZQ 그룹의 다른 메모리 디바이스(예를 들어, 타겟 메모리 디바이스)에 의해 제공되었을 수 있다. 820에서, ZQ ID 요청을 수신한 메모리 디바이스는 ZQ ID 플래그를 설정한다. 앞서 설명된 바와 같이, 본 개시의 일부 실시예들에서, ZQ ID 플래그는 모드 레지스터의 비트(들)로 표현되며, ZQ ID 플래그는 대응되는 모드 레지스터 비트(들)의 값을 "설정" 값, 예를 들어 "1" 값으로 프로그래밍(예를 들어, 모드 레지스터(400)의 오퍼랜드 OP[7]의 ZQ ID 플래그를 "1"로 설정)함으로써 설정될 수 있다.
일반적으로, 시스템 메모리 컨트롤러에 의해 타겟 메모리 디바이스의 ZQ ID 모드의 설정에 따라, 시스템 메모리 컨트롤러는 반도체 장치의 메모리 디바이스들의 ZQ ID 플래그들을 쿼리(query)하여 어느 메모리 디바이스들이 타겟 메모리 디바이스와 동일한 ZQ 그룹에 있는지를 식별할 수 있다. 특히, 설정된 ZQ ID 플래그(예를 들어, 대응되는 모드 레지스터 비트(들)에 대한 "1" 값)를 갖는 모든 메모리 디바이스들은 타겟 메모리 디바이스와 동일한 ZQ 그룹에 포함된다. 반대로, 설정되지 않은 ZQ ID 플래그(예를 들어, 대응되는 모드 레지스터 비트(들)에 대한 "0" 값)를 갖는 모든 메모리 디바이스들은 타겟 메모리 디바이스의 ZQ 그룹에 포함되지 않는다. 시스템 메모리 컨트롤러는 ZQ 그룹에 포함된 메모리 디바이스들을 기록하기 위해 저장된 메모리 디바이스 정보를 업데이트할 수 있다. 시스템 메모리 컨트롤러는 예를 들어, 반도체 장치의 모든 메모리 디바이스들의 ZQ ID 플래그를 확인할 수 있다. 다른 예에서, 시스템 메모리 컨트롤러는 아직 ZQ 그룹과 연관되지 않은 메모리 디바이스들의 ZQ ID 플래그를 확인할 수 있다.
반도체 장치의 ZQ 그룹들의 식별 및 각각의 ZQ 그룹들과 관련된 메모리 디바이스들의 식별에 따라, 각각의 ZQ 그룹의 메모리 디바이스는 예를 들어 시스템 메모리 컨트롤러에 의해 각자의 ZQ 그룹에 대한 ZQ 마스터로 지정될 수 있다. 앞서 설명된 바와 같이, 각 ZQ 그룹은 ZQ 마스터로 지정되는 메모리 디바이스를 가질 수 있다. ZQ 그룹의 ZQ 마스터는 ZQ 캘리브레이션 커맨드를 수신하고 ZQ 캘리브레이션을 위해 ZQ 그룹의 메모리 디바이스들 사이에서 공유된 외부 레지스턴스(RZQ)의 사용을 중재하는 것과 같이, ZQ 캘리브레이션을 수행하도록 ZQ 그룹의 메모리 디바이스와 통신할 수 있다.
본 개시의 일부 실시예들에서, ZQ 그룹의 메모리 디바이스는 특정 메모리 디바이스의 모드 레지스터의 대응되는 비트(들)을 설정함으로써 ZQ 마스터로 지정될 수 있다. ZQ 마스터 설정에 대응되는 비트(들)를 설정하기 위해 모드 레지스터 기록 커맨드가 메모리 디바이스에 발행될 수 있다. 예를 들어, 도 4의 모드 레지스터(400)를 참조하면, OP[6]의 ZQ 마스터는 메모리 디바이스를 ZQ 마스터로 지정하기 위해 "1"로 설정될 수 있다. 그런 다음, 반도체 장치의 ZQ 그룹들 각각의 메모리 디바이스는 각자의 ZQ 그룹에 대한 ZQ 마스터로 지정될 수 있다.
설명된 실시예들의 충분한 이해를 제공하기 위해 특정 세부 사항들이 상기에 설명되어 있다. 그러나, 실시예들이 이러한 특정 세부 사항없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 첨부된 도면들과 관련하여 본원의 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용될 수 있는 "예시적인(exemplary)" 및 "예시적인(example)"라는 용어들은 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 추가로, "결합한다(couples)" 및 "결합된(coupled)"과 같은 용어들은 두 구성 요소들이 직접 또는 간접적으로 전기적으로 결합될 수 있음을 의미한다. 간접적으로 결합된 것은 2개의 구성 요소들이 하나 이상의 중간 구성 요소들을 통해 결합됨을 의미할 수 있다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
본원에 설명된 정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 커맨드들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.
본원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한하는 것은 아니나, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 또는 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치들, 또는 인스트럭션들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다.
또한, 어떠한 연결도 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오, 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 상기의 조합들은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
다른 예들 및 구현예들은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 위에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 기능들의 일부가 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다.
또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는(or)"(예를 들어, "~ 중 적어도 하나(at least one of)" 또는 "~ 중 하나 이상(one or more of)"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, A, B 또는 C 중 적어도 하나가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미하는 포괄적인 리스트(즉, A 및 B 및 C)를 나타낸다. 또한, 본원에 사용된 바와 같은, "~에 기초하는(based on)"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여" 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본원에 사용된 바와 같이, "~에 기초하는"이라는 문구는 "~에 적어도 부분적으로 기초하는(based at least in part on)" 이라는 문구와 동일한 방식으로 해석되어야 한다.
전술한 것으로부터, 특정 실시예들이 예시의 목적으로 본원에 설명되었지만, 청구된 기술의 범위를 유지하면서 다양한 변형들이 이루어질 수 있음이 이해될 것이다. 본원의 설명은 당업자가 본 개시를 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (40)

  1. 방법에 있어서,
    커맨드에 응답하여 종단 임피던스(ZQ)와 연관된 캘리브레이션이 발생하는 모드에서 하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지를 동작시키는 단계;
    상기 패키지 내의 어느 DRAM 다이 또는 다이들이 ZQ 마스터로 지정되는지를 결정하는 단계; 및
    ZQ 캘리브레이션 커맨드를 상기 패키지 내의 상기 ZQ 마스터 DRAM 다이 또는 다이들에 발행하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들의 모드 레지스터의 오퍼랜드 6(OP[6])을 판독하는 단계를 더 포함하고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]을 판독하는 것에 적어도 부분적으로 기초하여 결정되는, 방법.
  3. 제2항에 있어서, 상기 모드 레지스터는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 방법.
  4. 제3항에 있어서,
    OP[6]에서 로직 값 0을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터가 아니라고 결정하는 단계를 더 포함하는, 방법.
  5. 제3항에 있어서,
    OP[6]에서 로직 값 1을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터라고 결정하는 단계를 더 포함하는, 방법.
  6. 제3항에 있어서, OP[6]의 값은 상기 DRAM 다이 중 하나가 ZQ 마스터가 아님을 나타내도록 디폴트 값 0을 갖거나, 상기 DRAM 다이가 ZQ 마스터임을 나타내도록 값 1로 설정되는, 방법.
  7. 장치에 있어서,
    커맨드에 응답하여 종단 임피던스(ZQ)와 연관된 캘리브레이션이 발생하는 모드에서 하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지를 동작시키도록 구성된 메모리 컨트롤러로서, 상기 메모리 컨트롤러는 상기 패키지 내의 어느 DRAM 다이 또는 다이들이 ZQ 마스터로 지정되는지를 결정하고, ZQ 캘리브레이션 커맨드를 상기 패키지 내의 상기 ZQ 마스터 DRAM 다이 또는 다이들에 발행하도록 더 구성되는, 장치.
  8. 제7항에 있어서, 상기 메모리 컨트롤러는 상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들의 모드 레지스터의 오퍼랜드 6(OP[6])을 판독하도록 더 구성되고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]을 판독하는 것에 적어도 부분적으로 기초하여 결정되는, 장치.
  9. 제8항에 있어서, 상기 메모리 컨트롤러는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하는 모드 레지스터를 판독하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 장치.
  10. 제8항에 있어서, 상기 메모리 컨트롤러는 OP[6]에서 로직 값 0을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터가 아니라고 결정하도록 더 구성되는, 장치.
  11. 제8항에 있어서, 상기 메모리 컨트롤러는 OP[6]에서 로직 값 1을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터라고 결정하도록 더 구성되는, 장치.
  12. 제8항에 있어서, 상기 메모리 컨트롤러에 의해 판독된 OP[6]의 값은 상기 DRAM 다이 중 하나가 ZQ 마스터가 아님을 나타내도록 디폴트 값 0을 갖거나, 상기 DRAM 다이가 ZQ 마스터임을 나타내도록 값 1을 갖는, 장치.
  13. 방법에 있어서,
    ZQ 마스터로 지정된 DRAM 다이 또는 다이들을 포함하는 하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지에서, 커맨드에 응답하여 종단 임피던스(ZQ)와 연관된 캘리브레이션이 발생하는 모드에서 동작하는 단계; 및
    상기 패키지 내의 상기 ZQ 마스터 DRAM 다이 또는 다이들에서만 ZQ 캘리브레이션 커맨드를 수신하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들의 모드 레지스터의 오퍼랜드 6(OP[6])에서 정보를 저장하는 단계를 더 포함하고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]에 적어도 부분적으로 기초하여 식별되는, 방법.
  15. 제14항에 있어서, 상기 모드 레지스터는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 방법.
  16. 제14항에 있어서, 상기 ZQ 마스터로 지정되지 않은 상기 DRAM 다이 또는 다이들은 OP[6]에 저장된 로직 값 0에 적어도 부분적으로 기초하는, 방법.
  17. 제15항에 있어서, 상기 DRAM 다이 또는 다이들은 OP[6]에 저장된 로직 값 1에 적어도 부분적으로 기초하여 상기 ZQ 마스터로 지정되는, 방법.
  18. 장치에 있어서,
    ZQ 마스터로 지정된 DRAM 다이 또는 다이들을 포함하는 하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지를 포함하고, 상기 패키지는 커맨드에 응답하여 종단 임피던스(ZQ)와 연관된 캘리브레이션이 발생하는 모드에서 동작하도록 구성되고, 상기 패키지 내의 상기 ZQ 마스터 DRAM 다이 또는 다이들에서만 ZQ 캘리브레이션 커맨드를 수신하도록 더 구성된, 장치.
  19. 제18항에 있어서, 상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들은 오퍼랜드 6(OP[6])에서 값을 저장하도록 구성된 모드 레지스터를 포함하고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]에 적어도 부분적으로 기초하여 식별되는, 장치.
  20. 제19항에 있어서, 상기 모드 레지스터는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 장치.
  21. 방법에 있어서,
    하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지 내의 어느 DRAM 다이 또는 다이들이 종단 임피던스(ZQ) 마스터로 지정되는지를 결정하는 단계; 및
    상기 패키지 내의 ZQ 마스터로 지정된 DRAM 다이 또는 다이들에 ZQ 캘리브레이션 커맨드를 발행하는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 상기 방법은, 커맨드에 응답하여 ZQ와 연관된 캘리브레이션이 발생하는 모드에서 상기 패키지가 동작될 때 수행되는, 방법.
  23. 제22항에 있어서, 상기 커맨드는 상기 ZQ 캘리브레이션 커맨드를 포함하는, 방법.
  24. 제21항에 있어서,
    상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들의 모드 레지스터의 오퍼랜드 6(OP[6])을 판독하는 단계를 더 포함하고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]을 판독하는 것에 적어도 부분적으로 기초하여 결정되는, 방법.
  25. 제24항에 있어서, 상기 모드 레지스터는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 방법.
  26. 제25항에 있어서,
    OP[6]에서 로직 값 0을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터가 아니라고 결정하는 단계를 더 포함하는, 방법.
  27. 제25항에 있어서,
    OP[6]에서 로직 값 1을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터라고 결정하는 단계를 더 포함하는, 방법.
  28. 제25항에 있어서, OP[6]의 값은 상기 DRAM 다이 중 하나가 ZQ 마스터가 아님을 나타내도록 디폴트 값 0을 갖거나, 상기 DRAM 다이가 ZQ 마스터임을 나타내도록 값 1로 설정되는, 방법.
  29. 장치에 있어서,
    하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지 내의 어느 DRAM 다이 또는 다이들이 종단 임피던스(ZQ) 마스터로 지정되는지를 결정하고;
    상기 패키지 내의 ZQ 마스터로 지정된 DRAM 다이 또는 다이들에 ZQ 캘리브레이션 커맨드를 발행하도록 구성된 메모리 컨트롤러를 포함하는, 장치.
  30. 제29항에 있어서, 상기 메모리 컨트롤러는 상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들의 모드 레지스터의 오퍼랜드 6(OP[6])을 판독하도록 더 구성되고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]을 판독하는 것에 적어도 부분적으로 기초하여 결정되는, 장치.
  31. 제30항에 있어서, 상기 메모리 컨트롤러는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하는 모드 레지스터를 판독하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 장치.
  32. 제30항에 있어서, 상기 메모리 컨트롤러는 OP[6]에서 로직 값 0을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터가 아니라고 결정하도록 더 구성되는, 장치.
  33. 제30항에 있어서, 상기 메모리 컨트롤러는 OP[6]에서 로직 값 1을 판독하는 것에 적어도 부분적으로 기초하여 상기 DRAM 다이 또는 다이들이 상기 ZQ 마스터라고 결정하도록 더 구성되는, 장치.
  34. 제30항에 있어서, 상기 메모리 컨트롤러에 의해 판독된 OP[6]의 값은 상기 DRAM 다이 중 하나가 ZQ 마스터가 아님을 나타내도록 디폴트 값 0을 갖거나, 상기 DRAM 다이가 ZQ 마스터임을 나타내도록 값 1을 갖는, 장치.
  35. 제29항에 있어서, 상기 메모리 컨트롤러는, 커맨드에 응답하여 ZQ와 연관된 캘리브레이션이 발생하는 모드에서 상기 패키지를 동작시키도록 더 구성되는, 장치.
  36. 방법에 있어서,
    커맨드에 응답하여 종단 임피던스(ZQ)와 연관된 캘리브레이션이 발생하는 모드에서 동작하는 단계; 및
    하나 이상의 동적 랜덤 액세스 메모리(DRAM) 다이들을 포함하는 패키지 내의 ZQ 마스터로 지정된 DRAM 다이 또는 다이들에서 ZQ 캘리브레이션 커맨드를 수신하는 단계를 포함하는, 방법.
  37. 제36항에 있어서,
    상기 패키지 내의 하나 이상의 DRAM 다이 또는 다이들의 모드 레지스터의 오퍼랜드 6(OP[6])에서 정보를 저장하는 단계를 더 포함하고, 상기 ZQ 마스터로 지정된 DRAM 다이 또는 다이들은 상기 모드 레지스터의 OP[6]에 적어도 부분적으로 기초하여 식별되는, 방법.
  38. 제37항에 있어서, 상기 모드 레지스터는 오퍼랜드 7 내지 0(OP[7:0])에 대응되는 여덟(8) 비트들을 포함하고, OP[6]은 ZQ 마스터의 표시를 포함하는, 방법.
  39. 제37항에 있어서, 상기 ZQ 마스터로 지정되지 않은 DRAM 다이 또는 다이들은 OP[6]에 저장된 로직 값 0에 적어도 부분적으로 기초하는, 방법.
  40. 제37항에 있어서, 상기 DRAM 다이 또는 다이들은 OP[6]에 저장된 로직 값 1에 적어도 부분적으로 기초하여 상기 ZQ 마스터로 지정되는, 방법.
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