CN117497019A - 用于识别半导体装置的共享外部电阻的存储器装置的设备及方法 - Google Patents

用于识别半导体装置的共享外部电阻的存储器装置的设备及方法 Download PDF

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Abstract

本发明涉及用于识别半导体装置的共享外部电阻的存储器装置的设备及方法。半导体装置的存储器装置可设定于识别模式，且将识别请求提供到耦合到共同通信通道的其它存储器装置。耦合到所述共同通信通道的所述存储器装置可共享例如用于校准所述存储器装置的相应可编程终端组件的外部电阻。接收所述识别请求的所述存储器装置设定相应识别标志，所述相应识别标志可被读取以确定哪些存储器装置与具有所设定的所述识别模式的所述存储器装置共享外部电阻。

Description

用于识别半导体装置的共享外部电阻的存储器装置的设备及 方法
分案申请信息
本申请是申请日为2018年7月18日、申请号为201880071443.6、发明名称为“用于识别半导体装置的共享外部电阻的存储器装置的设备及方法”的发明专利申请的分案申请。
技术领域
本发明大体上涉及半导体装置领域，且特别涉及用于识别半导体装置的共享外部电阻的存储器装置的设备及方法。
背景技术
例如微计算机、存储器、门阵列及其它装置的半导体装置包含输入/输出引脚及用于经由总线、形成于板上的传输线等将数据传输到其它装置的输出电路。半导体装置内负责传输数据的电路包含例如输出缓冲区及驱动器。为具有最佳传输，传输装置的阻抗应匹配传输网络及接收装置的阻抗。
随着电子装置的操作速度增大，所传输信号的摆动减小。然而，随着所传输信号的信号摆动宽度减小，外部噪声的不利影响增大。如果在界面处存在阻抗失配，则外部噪声会影响输出信号的反射特性。阻抗失配尤其由外部噪声或供电电压上的噪声、温度及工艺变化造成。如果出现阻抗失配，则数据的传输速度减小，且来自半导体装置的数据可能变得失真。因此，在其中半导体装置接收失真数据的情况下，在读取所接收数据时可能由于设置/保持故障或错误而造成问题。
发明内容
本文中公开用于识别半导体装置的共享外部电阻的存储器装置的设备及方法。根据本公开的实施例的实例设备可包含：系统存储器控制器，其可提供命令及地址，且可进一步提供且接收数据；命令-地址总线；数据总线；以及半导体存储器，其耦合到所述命令-地址总线以从所述系统存储器控制器接收命令及地址且进一步耦合到所述数据总线以提供且接收数据。所述半导体存储器可包含：第一存储器装置群组，其耦合到可耦合到第一外部电阻的第一端子，且所述第一存储器装置群组进一步耦合到第一通信通道，其中所述第一存储器装置群组中的每一存储器装置可响应于在所述第一通信通道上接收的识别请求而设定相应识别标志；以及第二存储器装置群组，其耦合到可耦合到第二外部电阻的第二端子，且所述第二存储器装置群组进一步耦合到第二通信通道，其中所述第二存储器装置群组中的每一存储器装置可响应于在所述第二通信通道上接收的识别请求而设定相应识别标志。
根据本公开的实施例的另一实例设备可包含：第一端子；以及第一多个存储器装置，其耦合到所述第一端子且进一步耦合到第一通信通道。所述第一多个存储器装置中的每一存储器装置可包含：存储器单元阵列，其可存储数据；可编程终端组件，其包含阻抗；阻抗控制器，其耦合到所述第一通信通道及所述可编程终端组件且进一步耦合到所述第一端子，其中所述阻抗控制器可控制所述可编程终端组件的所述阻抗的校准；以及命令解码器，其可接收命令且提供控制信号以执行对应于所述命令的操作，其中所述命令解码器可进一步控制所述阻抗控制器以响应于识别模式的设定而将识别请求提供到所述第一通信通道，且可进一步响应于所述存储器装置从所述第一通信通道接收到所述识别请求而设定识别标志。
根据本公开的实施例的实例方法可包含以下步骤：设定多个存储器装置中的目标存储器装置的识别模式；以及检查所述多个存储器装置的相应识别标志以确定所述多个存储器装置中的哪些存储器装置已响应于设定所述多个存储器装置中的所述目标存储器装置的所述识别模式而设定所述相应识别标志。
根据本公开的实施例的另一实例方法可包含以下步骤：传输指示多个存储器装置中的目标存储器装置的识别模式的第一信号；接收指示所述多个存储器装置的相应识别标志的一或多个第二信号；以及至少部分地基于接收到所述一或多个第二信号而确定所述多个存储器装置中的哪些存储器装置已响应于第一信号而设定所述相应识别标志。
根据本公开的实施例的另一实例方法可包含以下步骤：响应于设定识别模式而将识别请求提供到多个存储器装置；设定识别标志；以及响应于接收到识别请求而提供所述识别标志的状态。
根据本公开的实施例的另一实例方法可包含以下步骤：在耦合到多个存储器装置的通信通道上接收识别请求；响应于所述识别请求而设定识别标志；以及响应于接收到识别请求而提供所述识别标志的状态。
附图说明
图1是根据本公开的实施例的系统的框图。
图2是根据本公开的实施例的半导体装置的框图。
图3是根据本公开的实施例的存储器装置的框图。
图4是根据本公开的实施例的模式寄存器的图，其包含与阻抗校准及阻抗设定相关的各种设定及标志。
图5是根据本公开的实施例的用于识别存储器装置的共享外部电阻的(ZQ)群组及包含于半导体装置的ZQ群组中的每一者中的存储器装置的流程图。
图6是根据本公开的实施例的确定是否已识别半导体装置的所有ZQ群组的流程图。
图7是根据本公开的实施例的用于存储器装置的ZQ ID模式操作的流程图。
图8是根据本公开的实施例的用于存储器装置的ZQ ID请求操作的流程图。
具体实施方式
为了缓解由于发生阻抗失配而发生的这些问题，存储器装置可包含可用以提供可调整片内终结器及可调整输出驱动器阻抗的可编程终端组件。举例来说，在将信号(例如，命令、数据，等)提供到存储器装置时，可调整片内终结器以减小阻抗失配。可编程终端组件具有的阻抗值可随操作条件改变而加以调整。在一些实施方案中，可编程终端组件校准到已知阻抗，其可基于在耦合到外部电阻的电路节点上进行的电压测量。
可编程终端组件的校准通常响应于存储器命令而发生，所述存储器命令例如在通电、存储器装置复位、改变存储器装置操作的频率设定点或每当需要起始校准过程时提供到存储器装置。在起始校准过程之后的一定时间周期之后，将另一存储器命令提供到存储器装置以应用在校准过程期间确定的参数来相应地设定可编程终端组件。
在一些情况下，有限数目的外部连接可用于耦合到外部电阻。这些外部连接可在使用连接用于校准目的的多个装置之间共享。然而，存储器的多个装置中的哪些共享外部连接中的每一者对于例如系统存储器控制器等在存储器外部的装置可能并不明显。由此，在存储器外部的装置可能不能够确定存储器中的哪些装置发送用于校准操作的命令。为解决此且如本文所描述，半导体装置的存储器装置可设定于识别模式，且将识别请求提供到耦合到共同通信通道的其它存储器装置。
图1是根据本发明的实施例的系统100的框图。系统100包含系统存储器控制器110及系统存储器120。系统存储器控制器110与系统存储器120可经由命令-地址总线130及数据总线140彼此通信。系统存储器控制器110可通过经由命令-地址总线130发布命令及与命令相关联的存储器地址而控制系统存储器120，以例如存储数据及提供数据。可通过将写入命令发布到系统存储器120且将写入数据在数据总线140上提供到系统存储器120以待存储来由系统存储器控制器110存储数据。可通过将读取命令发布到系统存储器120来将数据提供到系统存储器控制器110，所述系统存储器将所请求读取数据在数据总线140上提供到系统存储器控制器110。
系统存储器120可包含可被存取以存储数据且在被请求时提供数据的多个半导体装置。系统存储器控制器110可包含多个存储器控制器，每一存储器控制器与系统存储器120的相应部分通信且可存取所述部分。系统存储器控制器可进一步包含用于存储与系统存储器120的半导体装置的存储器装置相关的信息的存储器装置信息存储装置。
图2是根据本公开的实施例的半导体装置200的框图。半导体装置200可为例如SRAM或DRAM等易失性存储器，或例如快闪存储器或铁电存储器等非易失性存储器。在一个实施例中，双数据速率(DDR)存储器，例如低功率双数据速率5(LPDDR5)存储器。在本公开的一些实施例中，半导体200可包含于图1的系统存储器120中。
半导体装置200包含可布置在一或多个不同半导体裸片上的多个个别存储器装置204，且进一步包含容纳且互连各个个别存储器装置204封装。所述封装可提供多个外部引脚，其耦合到布置于封装内部的接触垫。引脚及垫可提供例如存储器装置204与半导体装置200耦合到的较大系统之间的电连接。半导体装置200可包含较大系统借以与存储器装置204通信的存储器总线。举例来说，半导体装置200可与一或多个存储器控制器相关联，所述一或多个存储器控制器经配置以经由存储器总线与半导体装置200就命令、地址及数据进行通信。每一存储器控制器可跨越将存储器控制器耦合到半导体装置200的一或多个个别存储器装置204的相应存储器总线进行通信。举例来说，如图2中所示，存储器控制器MC0可与存储器装置204的第一群组通信，且存储器控制器MC1可跨越相应存储器总线与存储器装置204的第二群组通信。在本公开的一些实施例中，存储器控制器MC0及MC1可包含于系统存储器控制器(例如，图1的系统存储器控制器110)中。在本公开的其它实施例中，存储器控制器MC0及MC1可包含于单独的系统存储器控制器中，或不包含在存储器控制器中。
每一存储器总线可包含将命令及地址提供到半导体装置200的命令-地址总线208，且可进一步包含借以提供数据的数据总线210。每一存储器总线可另外包含芯片选择线(未展示)，所述芯片选择线可被选择性地断言以使得存储器装置204中的一个能够跨越共同存储器总线发送或接收数据。存储器装置204可以多个不同方式配置，且芯片选择线相应地配置以控制存储器装置204的选择。举例来说，在本公开的一些实施例中，两个或更多个存储器装置204耦合到共同芯片选择线，而在本公开的其它实施例中，每一存储器装置204耦合到相应芯片选择线。本公开的一些实施例包含的存储器装置204可具有与具有共同芯片选择线的其它存储器装置204组合的相应芯片选择线。经由组合个别芯片选择线与共同地址、数据及控制线，较大系统可与半导体装置200通信且控制所述半导体装置。
半导体装置200还可包含可称为ZQ端子222及224的第一内部端子及第二内部端子。第一外部电阻RZQ0可耦合到ZQ端子222，且第二外部电阻RZQ1可耦合到ZQ端子224。耦合到ZQ端子222以共享用于阻抗校准的第一外部电阻RZQ0的存储器装置204表示第一(ZQ)群组232。耦合到ZQ端子224以共享用于阻抗校准的第二外部电阻RZQ1的存储器装置204表示第二(ZQ)群组234。第一ZQ群组的存储器装置204共享单一ZQ资源(即，外部电阻RZQ0)，且第二ZQ群组的存储器装置共享单一ZQ资源(即，外部电阻RZQ1)。第一ZQ群组232的存储器装置204耦合到存储器装置204借以彼此通信的通信通道242。类似地，第二ZQ群组234的存储器装置204耦合到存储器装置204借以彼此通信的通信通道244。举例来说，由ZQ群组的存储器装置204中的一个提供的信息或请求由同一ZQ群组的其它存储器装置204接收。
由于存储器群组的多个存储器装置204共享一个外部电阻RZQ，因此在第一及第二存储器装置104两者并行地执行相应校准操作的情况下，可能发生竞争。结果，存储器装置204可能需要仲裁以在校准操作期间使用外部电阻RZQ。举例来说，第一ZQ群组232的半导体装置204可能需要仲裁以在校准操作期间使用外部电阻RZQ0，且在起始校准操作之前获得对外部电阻RZQ0的控制。同样，第二ZQ群组234的半导体装置204可能需要仲裁以在校准操作期间使用外部电阻RZQ1，且在起始校准操作之前获得对外部电阻RZQ1的控制。
图2展示如包含于半导体装置200中的两个ZQ群组。在本公开的其它实施例中，半导体装置可包含较少或较多ZQ群组。此外，在本公开的一些实施例中，半导体装置的ZQ群组中的每一者可包含相同数目的存储器装置，而在本公开的其它实施例中，两个或更多个ZQ群组可具有不同数目的存储器装置。
图3是根据本公开的实施例的存储器装置300的框图。在本公开的一些实施例中，如同存储器装置204，存储器装置300可包含于半导体装置200中。
存储器装置300包含接收且处理来自存储器总线的命令的命令解码器310。命令解码器310可经配置以辨识对应于可由存储器装置300执行的各种操作的多个命令。举例来说，命令解码器310可接收且解码读取或写入命令。读取或写入命令通常指导存储器装置300从存储器阵列314中的一或多个存储器单元读取数据或将数据写入到所述一或多个存储器单元。在执行对应读取或写入操作时，命令解码器310可提供内部控制信号以从存储器阵列314读取数据且将数据写入到所述存储器阵列。可经由地址总线将行及列地址信号提供到存储器装置300中的地址锁存器。地址锁存器可接着提供单独列地址及单独行地址。地址锁存器可将行地址与列地址分别提供到行地址解码器318与列地址解码器322。行地址解码器318可包含信号线驱动器，所述信号线驱动器启动阵列314中对应于所接收行地址的相应存储器单元行。列地址解码器322可选择延伸穿过对应于相应列地址的阵列314的信号线。对应于所接收列地址的一或多个所选信号线可耦合到读取/写入电路以经由输入-输出数据路径330将读取数据提供到输出数据缓冲区326。写入数据可经由输入数据缓冲区334及存储器阵列读取/写入电路而提供到存储器阵列314。时钟产生器(未展示)可响应于输入时钟信号而提供内部时钟信号。内部时钟信号可由存储器的电路(例如，输出数据缓冲区326及输入数据缓冲区334)使用。
可通过例如来自系统存储器控制器的命令来起始校准操作。校准操作可自动地引发，例如作为在初次将电力提供到存储器装置300时及/或在存储器装置300的操作条件存在改变时发生的通电序列的部分。
通常发布校准命令以致使存储器装置300校准可编程终端组件338(有时称为片内终结器(ODT))及输出缓冲区326中的每一者的阻抗。如所已知，可调整ODT电路以提供匹配的阻抗。在图3中，独立于输出缓冲区326描绘可编程终端组件338。然而，也有可能输出缓冲区包含可编程终端组件338作为输出缓冲区的一部分。在此情况下，ODT操作由输出缓冲区326的至少一部分执行。在接收到时，命令解码器310解码校准命令，且将控制信号提供到阻抗控制器340，所述阻抗控制器通常操作以调整可编程终端组件338及输出缓冲区326的阻抗。可编程终端组件338及输出缓冲区326中的每一者通常包含由阻抗控制器340控制为启用或停用的上拉及下拉晶体管的群组。阻抗控制器340启用/禁用上拉晶体管及下拉晶体管以使得输出缓存器326的阻抗匹配数据总线的阻抗。以此方式，由阻抗失配导致的信号反射得以避免。
阻抗控制器340可耦合到用于校准可编程终端组件338的阻抗的外部电阻RZQ。阻抗控制器340还耦合到通信通道。如先前所描述，ZQ群组的存储器装置可耦合到通信通道以彼此通信，从而例如提供及接收信息及/或请求。阻抗控制器340包含校准电路342及仲裁电路346。
校准电路342通常通过测量ZQ端子处的电压并使用所述电压来调整可编程终端组件338及输出缓冲区326的阻抗来操作。在作为校准操作的部分而从外部电阻RZQ提供电流时，电流可由校准电路342接收。外部电阻RZQ的阻抗可表示可编程终端组件338及输出缓冲区326中的每一者提供到其耦合到的数据总线的阻抗。可编程终端组件338及输出缓冲区326中的每一者的阻抗可随各种操作条件改变而变化。举例来说，在存储器装置300的操作期间发生的温度变化可导致这些阻抗的变化。
通过测量外部电阻RZQ(其阻抗基本上稳定而无关于条件的改变)的阻抗，校准电路342进行对应于当前操作条件的阻抗测量。此阻抗测量可接着用来设定可编程终端组件338及输出缓冲区326中的每一者的阻抗值，使得其匹配当前操作条件。举例来说，校准电路342可测量ZQ端子处的电压，且将所述电压与内部参考电压进行比较。可经由比较器的操作进行此比较，所述比较器输出比较结果。所述比较结果可接着用来使ZQ端子处的电压步升或步降，以便使ZQ引脚的电压更接近于参考电压。此比较过程产生控制码，所述控制码可用以启用/停用与可编程终端组件338及输出缓冲区326相关联的各种下拉及上拉晶体管以恰当地调整阻抗。此过程通常操作以使输出缓冲区326的阻抗与由外部电阻RZQ表示的外部阻抗匹配。
仲裁电路346例如针对校准操作仲裁对在ZQ群组的存储器装置之间共享的外部电阻RZQ的控制。仲裁电路346可应用仲裁方案以避免在阻抗校准期间竞争外部电阻RZQ。
存储器装置300进一步包含模式寄存器316。模式寄存器316可包含可经编程以存储信息(例如信息的二进制数字(位))的寄存器。可例如经由例如通过系统存储器控制器提供所述命令解码器310的命令来写入或读取模式寄存器316的信息。可通过使用模式寄存器316设定各种存储器装置设定及选项。模式寄存器316的位可对应于不同设定及选项。可经由模式寄存器写入操作来编程模式寄存器316的位元，所述模式寄存器写入操作在模式寄存器写入命令例如从存储器系统控制器提供到存储器装置300时执行。模式寄存器316还可提供关于存储器装置300的状态或设定的信息。存储器装置300可编程对应于状态或设定的模式寄存器316的一或多个位。所述一或多个位的值可指示状态或设定。可经由模式寄存器读取操作读取模式寄存器316的位，所述模式寄存器读取操作在模式寄存器读取命令例如从存储器系统控制器提供到存储器装置300时执行。存储器装置300提供的模式寄存器316的位作为可由存储器系统控制器接收的输出数据而读取。基于由存储器装置300提供的模式寄存器位的值，存储器装置300的状态及/或设定提供到存储器系统控制器。
图4是根据本公开的实施例的模式寄存器400的图，其包含与阻抗校准及阻抗设定相关的各种设定及标志。模式寄存器400为8位寄存器，其包含对应于操作数OP[7:0]的位。模式寄存器400的位指定为特定设定或标志。举例来说，操作数OP[0]指定为ZQ复位；操作数OP[1]指定为ZQ停止；操作数OP[4:2]指定为ZQ间隔；操作数OP[5]指定为ZQ ID模式；操作数OP[6]指定为ZQ主装置；且操作数OP[7]指定为ZQ ID标志。可例如经由通过系统存储器控制器起始的模式寄存器写入操作来设定操作数OP[6:0]，且可由存储器装置设定操作数OP[7]，例如在设定ZQ ID模式时或在由存储器装置接收到ZQ ID请求时。
操作数OP[0]的ZQ复位具有默认值“0”以在根据在ZQ校准操作期间确定的ZQ码设定存储器装置的阻抗时设定正常ZQ操作，或可设定为“1”以使ZQ码复位到默认设定。操作数OP[1]的ZQ停止具有默认值“0”以设定ZQ校准的正常操作或可设定为“1”以阻止ZQ校准操作。操作数OP[4:2]的ZQ间隔可设定为三位值，其中不同值对应于校准操作的ZQ校准间隔时间。操作数OP[5]的ZQ ID模式具有默认值“0”以设定正常ZQ操作，或可设定为“1”以设定操作的识别模式ZQ ID模式。如将在下文更详细地描述，操作的ZQ ID模式致使ZQ群组的存储器装置将识别ZQ ID请求提供到同一ZQ群组的其它存储器装置以设定相应ZQ ID标志。结果，ZQ群组的所有存储器装置设定相应识别标志ZQ ID标志。操作数OP[6]的ZQ主装置具有默认值“0”以指示存储器装置不为ZQ主装置，或可设定为“1”以将存储器装置指定为ZQ群组的主装置。操作数OP[7]的识别标志ZQ ID标志具有默认值“0”以用于正常操作，或可由存储器装置响应于被设定于ZQ ID模式或从同一ZQ群组中的另一存储器装置接收到ZQ ID请求而设定为“1”。
如将在下文更详细地描述，操作数OP[7:5]的ZQ ID模式、ZQ主装置及ZQ ID标志可用以识别存储器的ZQ群组并识别ZQ群组中的每一者中的特定存储器装置，且将ZQ群组的裸片设定为ZQ主装置。图4的模式寄存器400已描述为包含与阻抗校准及设定相关且处于特定布置的特定设定及标志。然而，阻抗校准及设定以及位的布置在本公开的其它实施例中可不同。本公开的范围不限于参考图4展示及描述的特定详情。
如先前所描述，包含多个存储器装置的半导体装置可具有存储器装置的不同对应群组耦合到的一或多个ZQ端子。每一ZQ端子可耦合到用于阻抗校准的由耦合到ZQ端子的多个存储器装置共享的外部电阻RZQ。耦合到共同ZQ端子以共享用于阻抗校准的外部电阻RZQ的存储器装置可称为ZQ群组。每一ZQ群组包含指定为ZQ主装置的存储器装置。ZQ群组的ZQ主装置可接收ZQ校准命令，且与ZQ群组的存储器装置通信以执行ZQ校准。由ZQ群组的存储器装置对用于ZQ校准的共享外部电阻RZQ的使用可由ZQ主装置仲裁。举例来说，在本公开的一些实施例中，ZQ主装置的阻抗控制器可经由通信通道(例如，图2的通信通道242)与ZQ群组的其它存储器装置通信，以控制其它存储器装置来依序执行ZQ校准，直到所有存储器装置均被校准为止，由此避免竞争对外部电阻RZQ的使用。在其它实施例中，ZQ主装置可控制ZQ群组的存储器装置以另一方式执行ZQ校准，以便完成ZQ校准而无需竞争对外部电阻RZQ的使用。
ZQ群组的ZQ主存储器装置可由耦合到ZQ群组的存储器装置的系统存储器控制器指定。在本公开的一些实施例中，通过编程模式寄存器的对应于ZQ主装置设定的位(例如，参考图4，将模式寄存器400的ZQ主装置设定为“1”)来将ZQ群组的存储器装置指定为ZQ主装置。举例来说，作为存储器装置的默认设定，对应于ZQ主装置设定的模式寄存器位具有的值指示存储器装置不为ZQ主装置(例如，对于模式寄存器位具有默认“0”值)。因此，在初始化(例如，通电、复位，等)存储器装置时，ZQ群组的存储器装置无一者被指定为ZQ主装置。系统存储器控制器可将模式寄存器写入命令发布(例如，传输、发送，等)到ZQ群组的存储器装置中的一个所选者以编程对应于ZQ主装置设定的模式寄存器位，使其具有的值指示其为ZQ主装置(例如，编程对应模式寄存器位以具有“1”值)。
一旦经编程，所选存储器装置就被指定为ZQ主装置且起到ZQ主装置的作用，例如通过接收ZQ群组的ZQ校准命令且相应地与ZQ群组的其它存储器装置通信以执行ZQ校准。
如先前所描述，半导体装置可包含多个存储器装置。耦合到半导体装置的系统存储器控制器中的一或多者执行裸片枚举操作以识别半导体装置的存储器装置。举例来说，在系统存储器控制器及/或半导体装置初始化时，例如在系统存储器控制器及/或半导体装置通电及/或复位时，系统存储器控制器执行裸片枚举。在半导体装置的存储器装置的枚举之后，系统存储器控制器可存储与存储器装置的识别相关的存储器装置信息，例如半导体装置中的存储器装置的数目、存储器装置中的每一者的唯一识别值，等。存储器装置信息可存储在包含于系统存储器控制器中的存储装置中。在一些实施例中，存储器装置信息可以存储器映像格式存储。举例来说，存储影像可列举在半导体装置中识别出的所有存储器装置以及可与存储器装置中的每一者相关的任何额外信息。在不脱离本公开的范围的情况下，用于存储存储器装置信息的其它格式以及所存储的信息的类型可不同。
尽管系统存储器控制器可经由裸片枚举操作(例如识别存储器装置的数目)获得关于半导体装置的存储器装置的存储器装置信息，但存储器装置在ZQ群组中的布置对于系统存储器控制器可能并不明显。由此，系统存储器控制器可能无法确定将哪些存储器装置指为如ZQ主装置。
图5是根据本公开的实施例的用于识别ZQ群组及半导体装置的包含于所述ZQ群组中的每一者中的存储器装置的流程图。系统存储器控制器可遵循所述流程图来例如作为起动及/或复位例程的部分识别ZQ群组及包含于ZQ群组中的每一者中的存储器装置。
在510之前，已枚举半导体装置的存储器装置，以使得系统存储器控制器已识别半导体装置的每一存储器装置。然而，系统存储器控制器尚未识别半导体装置的ZQ群组或包含于ZQ群组中的每一者中的存储器装置。
在510处，系统存储器控制器设定用于半导体装置的目标存储器装置的识别模式(例如，ZQ ID模式)。在本公开的一些实施例中，可经由模式寄存器设定ZQ ID模式(例如，将模式寄存器400的操作数OP[5]的ZQ ID模式设定为“1”)。系统存储器控制器可发布(例如，传输、发送等表示模式寄存器写入命令的信号)模式寄存器写入命令以使“1”写入到模式寄存器的对应操作数。目标存储器装置可为半导体装置的任何存储器装置。然而，出于效率起见，目标存储器装置可为半导体装置的尚未被识别为包含于到那时已经识别出的任何ZQ群组中的存储器装置。在设定用于目标存储器装置的ZQ ID模式之后，系统存储器控制器可执行其它操作。目标存储器装置及与目标存储器装置在同一ZQ群组中的其它存储器装置设定相应识别标志(例如，ZQ ID标志)，如由520所示。结果，一个ZQ群组的所有存储器装置设定其相应ZQ ID标志。在本公开的一些实施例中，存储器装置的ZQ ID标志可由模式寄存器的位表示。ZQ ID标志可通过存储器装置编程对应于ZQ ID标志的模式寄存器位的值(例如，“1”值)(例如，将模式寄存器400的操作数OP[7]的ZQ ID标志设定为“1”)来设定。
在530处，系统存储器控制器检查半导体装置的存储器装置的ZQ ID标志。具有一组ZQ ID标志的那些存储器装置被识别为包含于同一ZQ群组中。系统存储器控制器可更新所存储的存储器装置信息(例如，存储器影像)以记录包含于所识别ZQ群组中的存储器装置。在其中ZQ ID标志由模式寄存器位表示的本公开实施例中，系统存储器控制器可使用模式寄存器读取操作检查存储器装置的ZQ ID标志。系统存储器控制器可将模式寄存器读取命令发布到所检查的存储器装置中的每一者(例如，传输、发送等表示模式寄存器读取命令的信号)以读取对应于ZQ ID标志的操作码的数据。响应于模式寄存器读取命令，存储器装置将ZQ ID标志的值提供(例如，传输、发送，等)到系统存储器控制器。具有一组ZQ ID标志(例如，响应于模式寄存器读取命令而为对应模式寄存器位提供“1”)的那些存储器装置被识别为包含于同一ZQ群组中。具有的ZQ ID标志未经设定(例如，响应于模式寄存器读取命令而为对应模式寄存器位提供“0”)的那些存储器装置被识别为不包含于ZQ群组中。
在540处，系统存储器控制器确定是否已识别半导体装置的所有ZQ群组。
举例来说，在半导体装置的所有存储器装置已被识别为与ZQ群组相关联时，已识别半导体装置的所有ZQ群组。如果已识别半导体装置的所有ZQ群组，则完成用于识别半导体装置的ZQ群组的过程。然而，如果尚未识别出半导体装置的所有ZQ群组，则系统存储器控制器返回到510以设定半导体装置的另一目标存储器装置(例如，尚未被识别为与ZQ群组相关联的存储器装置)的ZQ ID模式以重复所述流程图。
图6是根据本公开的实施例的确定是否已识别半导体装置的所有ZQ群组的流程图。如先前所描述，系统存储器控制器确定用于所检查的存储器装置的ZQ ID标志的状态。举例来说，在本公开的一些实施例中，可通过将模式寄存器读取命令发布(例如，传输、发送等表示模式寄存器读取命令的信号)到存储器装置来检查存储器装置的ZQ ID标志。在系统存储器控制器检查存储器装置的ZQ ID标志时，系统存储器控制器更新展示所识别ZQ群组及包含于所识别ZQ群组中的特定存储器装置的所存储存储器装置信息。如先前所描述，存储器装置信息可包含半导体装置中的存储器装置的数目、每一存储器装置的唯一识别值，等。还如先前所描述，在本公开的一些实施例中，存储器装置信息可以存储器影像格式存储。在本公开的其它实施例中可使用用于存储存储器装置信息的其它技术。
在610处，系统存储器控制器存取所存储的存储器装置信息以检查尚未与ZQ群组相关联的任何存储器装置。在620处，系统存储器控制器确定存储器装置信息是否指示并非半导体装置的所有存储器装置与ZQ群组相关联，其指示存在用于半导体装置中的其余存储器装置的至少一个额外ZQ群组。因此，在630处，继续识别半导体装置的ZQ群组(例如，遵循图5的流程图)。相反，如果系统存储器控制器确定存储器装置信息将半导体装置的每一存储器装置识别为与ZQ群组相关联，则在640处，已识别半导体装置的所有ZQ群组。
图7是根据本公开的实施例的用于存储器装置的ZQ ID模式操作的流程图。ZQ ID模式操作可由已由识别半导体装置的ZQ群组的系统存储器控制器定为目标的存储器装置执行，例如响应于由系统存储器控制器设定ZQ ID模式而执行。
在710处，目标存储器装置确定是否已设定ZQ ID模式。在本公开的一些实施例中，例如由系统存储器控制器在模式寄存器中设定ZQ ID模式(例如，将模式寄存器400的操作数OP[5]的ZQ ID模式设定为“1”)。系统存储器控制器将模式寄存器写入命令发布到目标存储器装置，且编程对应于ZQ ID模式的位以设定所述模式。目标存储器装置在系统存储器控制器编程模式寄存器中的对应位之后确定ZQ ID模式的设定。
在720处，目标存储器装置响应于确定已设定ZQ ID模式而进入ZQ ID模式，且在730处，将识别请求(例如，ZQ ID请求)提供(例如，传输、发送等表示识别请求的信号)到同一ZQ群组中的其它存储器装置。ZQ ID请求可在ZQ群组的所有存储器装置耦合到的通信通道(例如，图2的通信通道242)上提供到其它存储器装置。将参考图8描述由与目标存储器装置在同一ZQ群组中的其它存储器装置作出的根据本公开的实施例的响应。
随着将ZQ ID请求提供到同一ZQ群组中的其它存储器装置，在740处，目标存储器装置设定其ZQ ID标志。在本公开的一些实施例中，ZQ ID标志由模式寄存器的位表示(例如，将模式寄存器400的操作数OP[7]的ZQ ID标志设定为“1”)。ZQ ID标志由目标存储器装置通过将对应模式寄存器位的值改变为“设定”值(例如，“1”值)来加以设定。表示ZQ ID标志的模式寄存器位的值可由将模式寄存器读取命令发布到目标存储器装置的系统存储器控制器读取。
图8是根据本公开的实施例的用于存储器装置的ZQ ID请求操作的流程图。ZQ ID请求操作可由已接收ZQ ID请求的存储器装置执行。
在810处，存储器装置接收ZQ ID请求。ZQ ID请求可在通信通道(例如，图2的通信通道242)上接收。如先前所描述，ZQ群组的存储器装置耦合到通信通道。ZQ ID请求可能已例如由已设定ZQ ID模式的同一ZQ群组的另一存储器装置(例如，目标存储器装置)提供。在820处，接收ZQ ID请求的存储器装置设定其ZQ ID标志。如先前所描述，在本公开的一些实施例中，ZQ ID标志由模式寄存器的位表示，且ZQ ID标志可通过将对应模式寄存器位的值编程为“设定”值(例如“1”值)(例如，将模式寄存器400的操作数OP[7]的ZQ ID标志设定为“1”)来加以设定。
通常，在由系统存储器控制器设定目标存储器装置的ZQ ID模式之后，系统存储器控制器可查询半导体装置的存储器装置的ZQ ID标志以识别哪些存储器装置与目标存储器装置处于同一ZQ群组中。明确地说，具有一组ZQ ID标志(例如，用于对应模式寄存器位的“1”值)的所有存储器装置包含于与目标存储器装置相同的ZQ群组中。相反，未设定ZQ ID标志(例如，用于对应模式寄存器位的“0”值)的所有存储器装置不包含在目标存储器装置的ZQ群组中。系统存储器控制器可更新所存储的存储器装置信息以记录包含于ZQ群组中的存储器装置。系统存储器控制器可检查例如半导体装置的所有存储器装置的ZQ ID标志。在另一实例中，系统存储器控制器可检查尚未与ZQ群组相关联的存储器装置的ZQ ID标志。
在识别半导体装置的ZQ群组且识别与ZQ群组中的每一者相关联的存储器装置之后，每一ZQ群组的存储器装置可例如由系统存储器控制器指定为用于相应ZQ群组的ZQ主装置。如先前所描述，每一ZQ群组可具有指定为ZQ主装置的存储器装置。ZQ群组的ZQ主装置可接收ZQ校准命令，且与ZQ群组的存储器装置通信以执行ZQ校准，例如仲裁ZQ群组的存储器装置对用于ZQ校准的共享外部电阻RZQ的使用。
在本公开的一些实施例中，ZQ群组的存储器装置可通过设定特定存储器装置的模式寄存器的对应位而被指定为ZQ主装置。模式寄存器写入命令可发布到存储器装置以设定对应于ZQ主装置设定的位。举例来说，参考图4的模式寄存器400，OP[6]的ZQ主装置可设定为“1”以将存储器装置指定为ZQ主装置。半导体装置的ZQ群组中的每一者的存储器装置可接着被指定为用于相应ZQ群组的ZQ主装置。
上文阐述某些细节以提供对所描述的实施例的充分理解。然而，所属领域的技术人员将清楚，可以在无这些各种特定细节的情况下实践实施例。本文结合附图阐述的实施方式描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。如本文中可使用的术语“示范性”和“实例”是指“充当实例、例子或说明”且并非为“优选的”或“比其它实例有利”。另外，例如“耦合(couples及coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图的形式展示众所周知的结构和装置以便避免混淆所描述实例的概念。
可使用多种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，则可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可以是可由通用或专用计算机存取的任何可供使用的媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、或光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。
而且，可适当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，那么所述同轴电缆、光纤电缆、双绞线、数字订户线(digitalsubscriber line，DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。以上各者的组合也包含在计算机可读媒体的范围内。
其它实例和实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。
而且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
从前述内容应了解，虽然在本文中已出于说明的目的描述具体实施例，但在保持于所主张的技术的范围内的情况下可做出各种修改。提供本文描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本公开的范围。因此，本公开不限于本文描述的实例和设计，而是被赋予与本文公开的原理和新颖特征一致的最宽范围。

Claims (37)

1.一种方法，其包括：
读取封装中的一或多个动态随机存取存储器DRAM裸片或裸片的模式寄存器的操作数6OP[6]；
确定所述封装中的所述DRAM裸片或裸片中的哪一者被指定为终端阻抗ZQ主装置，其中至少部分基于读取所述模式寄存器的OP[6]来确定所述DRAM裸片或裸片被指定为ZQ主装置；以及
将ZQ校准命令发布到所述封装中被指定为ZQ主装置的所述DRAM裸片或裸片。
2.根据权利要求1所述的方法，其中当所述封装在如下模式中操作时执行所述方法：与ZQ相关联的校准响应于命令而发生。
3.根据权利要求2所述的方法，其中所述命令包括所述ZQ校准命令。
4.根据权利要求1所述的方法，其中所述模式寄存器包括对应于操作数7到0OP[7:0]的八(8)个位，且OP[6]包括ZQ主装置的指示。
5.根据权利要求4所述的方法，其进一步包括：
至少部分基于OP[6]处读取到逻辑值0而确定所述DRAM裸片或裸片不是所述ZQ主装置。
6.根据权利要求4所述的方法，其进一步包括：
至少部分基于OP[6]处读取到逻辑值1而确定所述DRAM裸片或裸片是所述ZQ主装置。
7.根据权利要求4所述的方法，其中OP[6]的值具有默认值0以指示所述DRAM裸片中的一者不是ZQ主装置，或默认值被设置为1以指示所述DRAM裸片是ZQ主装置。
8.一种设备，其包括：
存储器控制器，其经配置以确定包括一或多个动态随机存取存储器DRAM裸片的封装中的DRAM裸片或裸片中的哪一者被指定为终端阻抗ZQ主装置，读取所述封装中的一或多个DRAM裸片或裸片的模式寄存器的操作数6OP[6]，其中至少部分基于读取所述模式寄存器的OP[6]来确定所述DRAM裸片或裸片被指定为ZQ主装置，以及将ZQ校准命令发布到所述封装中被指定为ZQ主装置的所述DRAM裸片或裸片。
9.根据权利要求8所述的设备，其中所述存储器控制器读取包括对应于操作数7到0OP[7:0]的八(8)个位的模式寄存器，且OP[6]包括ZQ主装置的指示。
10.根据权利要求8所述的设备，其中所述存储器控制器进一步经配置以至少部分基于在OP[6]处读取到逻辑值0而确定所述DRAM裸片或裸片不是所述ZQ主装置。
11.根据权利要求8所述的设备，其中所述存储器控制器进一步经配置以至少部分基于在OP[6]处读取到逻辑值1而确定所述DRAM裸片或裸片是所述ZQ主装置。
12.根据权利要求8所述的设备，其中通过所述存储器控制器读取到的OP[6]的值具有默认值0以指示所述DRAM裸片中的一者不是ZQ主装置，或具有默认值1以指示所述DRAM裸片是ZQ主装置。
13.根据权利要求8所述的设备，其中所述存储器控制器进一步经配置以在如下模式中操作所述封装：与ZQ相关联的校准响应于命令而发生。
14.一种方法，其包括：
在响应于命令而发生与终端阻抗ZQ相关联的校准的模式中操作；
在包括一或多个动态随机存取存储器DRAM裸片的封装中的被指定为ZQ主装置的DRAM裸片或裸片处接收ZQ校准命令；以及
将信息存储在所述封装中一或多个DRAM裸片或裸片的模式寄存器的操作数6OP[6]处，其中至少部分基于所述模式寄存器的OP[6]而识别被指定为ZQ主装置的所述DRAM裸片或裸片。
15.根据权利要求14所述的方法，其中所述模式寄存器包括对应于操作数7到0OP[7:0]的八(8)个位，且OP[6]包括ZQ主装置的指示。
16.根据权利要求14所述的方法，其中所述DRAM裸片或裸片至少部分基于存储在OP[6]处的逻辑值0而未被指定为所述ZQ主装置。
17.根据权利要求14所述的方法，其中所述DRAM裸片或裸片至少部分基于存储在OP[6]处的逻辑值1而被指定为所述ZQ主装置。
18.一种设备，其包括：
动态随机存取存储器DRAM装置，其经配置以被耦合到共享外部电阻以校准终端阻抗ZQ，其中所述DRAM装置包括模式寄存器，所述模式寄存器经配置以存储操作数，且其中所述操作数的值被配置以指示所述DRAM装置的ZQ主装置指定。
19.根据权利要求18所述的设备，其中所述操作数的所述值为0指示所述DRAM装置不是ZQ主装置或所述操作数的所述值为1指示所述DRAM装置是所述ZQ主装置。
20.根据权利要求18所述的设备，其中所述操作数是操作数OP[6]。
21.根据权利要求18所述的设备，其中所述DRAM装置经配置以执行响应于命令的所述终端阻抗的所述校准。
22.根据权利要求18所述的设备，其中所述模式寄存器包括对应于操作数7到0OP[7:0]的八(8)个位。
23.根据权利要求18所述的设备，其中所述DRAM装置经配置以提供响应于模式寄存器读取命令的所述操作数的所述值。
24.根据权利要求18所述的设备，其中所述DRAM装置经配置以在多个DRAM装置之间仲裁所述共享外部电阻的使用。
25.一种方法，其包括：
在耦合到共享外部电阻的动态随机存取存储器DRAM装置处接收模式寄存器读取命令；以及
响应于所述模式寄存器读取命令，提供所述DRAM装置的模式寄存器的操作数的值，其中所述操作数的所述值指示所述DRAM装置的终端阻抗ZQ主装置指定。
26.根据权利要求25所述的方法，其中所述操作数的所述值为0指示所述DRAM装置不是ZQ主装置或所述操作数的所述值为1指示所述DRAM装置是所述ZQ主装置。
27.根据权利要求25所述的方法，其中所述操作数是操作数OP[6]。
28.根据权利要求25所述的方法，其进一步包括：
通过所述DRAM装置的校准电路执行响应于命令的ZQ校准操作。
29.根据权利要求28所述的方法，其进一步包括：
通过所述DRAM装置的所述校准电路在多个DRAM装置之间仲裁所述共享外部电阻的使用，以执行所述ZQ校准操作。
30.根据权利要求25所述的方法，其中所述模式寄存器包括对应于操作数7到0OP[7:0]的八(8)个位。
31.一种设备，其包括
封装，其包括多个动态随机存取存储器DRAM裸片，所述封装包含指定的DRAM裸片或裸片，其中所述指定的DRAM裸片或裸片包括模式寄存器，所述模式寄存器经配置以存储指示所述指定的DRAM裸片的操作数。
32.根据权利要求31所述的设备，其中所述操作数是0指示所述多个DRAM裸片中的DRAM裸片不是所述指定的DRAM裸片或所述操作数是1指示所述DRAM裸片是所述指定的DRAM。
33.根据权利要求31所述的设备，其中所述操作数是操作数OP[6]。
34.根据权利要求31所述的设备，其中所述多个DRAM裸片经配置以执行响应于通过所述指定的DRAM裸片接收到的命令的终端阻抗的校准。
35.根据权利要求31所述的设备，其中所述模式寄存器包括对应于操作数7到0OP[7:0]的八(8)个位。
36.根据权利要求31所述的设备，其中所述多个DRAM裸片经配置以响应于模式寄存器命令而提供所述操作数。
37.根据权利要求31所述的设备，其中所述指定的DRAM裸片或裸片经配置以在所述多个DRAM裸片之间仲裁共享外部电阻的使用。
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WO (1) WO2019089102A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10529390B1 (en) 2018-11-30 2020-01-07 Micron Technology, Inc. Reduction of ZQ calibration time
JP7406895B2 (ja) * 2019-10-23 2023-12-28 キヤノン株式会社 情報処理装置および情報処理装置の制御方法
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
KR20220022407A (ko) * 2020-08-18 2022-02-25 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
WO2022204911A1 (en) * 2021-03-30 2022-10-06 Yangtze Memory Technologies Co., Ltd. Memory device with embedded firmware repairing mechanism

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2494010B1 (fr) 1980-11-07 1986-09-19 Thomson Csf Mat Tel Dispositif d'arbitration decentralisee de plusieurs unites de traitement d'un systeme multiprocesseur
US4745548A (en) 1984-02-17 1988-05-17 American Telephone And Telegraph Company, At&T Bell Laboratories Decentralized bus arbitration using distributed arbiters having circuitry for latching lockout signals gated from higher priority arbiters
JPH01261025A (ja) 1988-04-12 1989-10-18 Mitsubishi Electric Corp クロック発生回路
US4986183A (en) 1989-10-24 1991-01-22 Atlas Powder Company Method and apparatus for calibration of electronic delay detonation circuits
US5254883A (en) 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
DE69434903T2 (de) 1993-11-29 2007-04-26 Fujitsu Ltd., Kawasaki Elektronisches System zum Abschluss von Busleitungen
US5894238A (en) 1997-01-28 1999-04-13 Chien; Pien Output buffer with static and transient pull-up and pull-down drivers
JP3579856B2 (ja) 1997-07-08 2004-10-20 株式会社日立製作所 半導体集積回路システム
US6442644B1 (en) 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
US6094075A (en) 1997-08-29 2000-07-25 Rambus Incorporated Current control technique
US6091300A (en) 1997-10-20 2000-07-18 Lucent Technologies, Inc. Method and apparatus for adjusting the input common mode voltage of a differential amplifier
US6262625B1 (en) 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
JP2000049583A (ja) 1998-07-27 2000-02-18 Hitachi Ltd 出力回路
US7239198B1 (en) 1998-12-14 2007-07-03 Ati International Srl Single gate oxide differential receiver and method
US6377117B2 (en) 1999-07-27 2002-04-23 Conexant Systems, Inc. Method and system for efficiently transmitting energy from an RF device
JP3515025B2 (ja) 1999-09-22 2004-04-05 株式会社東芝 半導体装置
JP3975629B2 (ja) 1999-12-16 2007-09-12 ソニー株式会社 画像復号装置及び画像復号方法
US6661860B1 (en) 2000-01-04 2003-12-09 Massachusetts Institute Of Technology Multiple arbiter jitter estimation system and related techniques
KR100375986B1 (ko) 2000-11-27 2003-03-15 삼성전자주식회사 프로그래머블 임피던스 제어회로
DE20101605U1 (de) 2001-01-31 2002-06-13 Ic Haus Gmbh Vorrichtung zum Bereitstellen eines Eingangssignals für eine ausgangsseitig fehlangepasste Leitung
DE10107386C1 (de) 2001-02-16 2002-08-22 Infineon Technologies Ag Schaltungsanordnung mit Temperaturschutz und Verfahren
US6779123B2 (en) 2001-02-28 2004-08-17 Intel Corporation Calibrating return time for resynchronizing data demodulated from a master slave bus
US6509778B2 (en) 2001-03-15 2003-01-21 International Business Machines Corporation BIST circuit for variable impedance system
TW520518B (en) 2001-11-16 2003-02-11 Via Tech Inc Circuit having self-compensation terminal resistor
US6836144B1 (en) 2001-12-10 2004-12-28 Altera Corporation Programmable series on-chip termination impedance and impedance matching
KR100446292B1 (ko) 2001-12-22 2004-09-01 삼성전자주식회사 능동 종단저항값 교정회로와 이를 구비하는 메모리 칩과능동 종단저항 교정방법
KR100487526B1 (ko) 2002-05-22 2005-05-03 삼성전자주식회사 반도체 장치
US6807650B2 (en) 2002-06-03 2004-10-19 International Business Machines Corporation DDR-II driver impedance adjustment control algorithm and interface circuits
KR100465759B1 (ko) 2002-06-14 2005-01-13 삼성전자주식회사 반도체 장치
US6965529B2 (en) 2002-06-21 2005-11-15 Intel Coproration Memory bus termination
KR100495660B1 (ko) 2002-07-05 2005-06-16 삼성전자주식회사 온-다이 종결 회로를 구비한 반도체 집적 회로 장치
DE10245536B4 (de) 2002-09-30 2005-02-03 Infineon Technologies Ag Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz
US6885959B2 (en) 2002-10-29 2005-04-26 Intel Corporation Circuit and method for calibrating DRAM pullup Ron to pulldown Ron
US6967500B1 (en) 2002-11-27 2005-11-22 Lattice Semiconductor Corporation Electronic circuit with on-chip programmable terminations
US6949949B2 (en) 2002-12-17 2005-09-27 Ip-First, Llc Apparatus and method for adjusting the impedance of an output driver
US6832177B2 (en) 2002-12-27 2004-12-14 Intel Corporation Method of addressing individual memory devices on a memory module
KR100506976B1 (ko) 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
US7129738B2 (en) 2003-03-04 2006-10-31 Micron Technology, Inc. Method and apparatus for calibrating driver impedance
US6836170B2 (en) 2003-04-17 2004-12-28 Kabushiki Kaisha Toshiba Impedance trimming circuit
US6873543B2 (en) 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
JP4201128B2 (ja) 2003-07-15 2008-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
KR100583636B1 (ko) 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
JP4086757B2 (ja) 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
JP4290537B2 (ja) 2003-11-26 2009-07-08 株式会社ルネサステクノロジ 半導体装置
KR100541557B1 (ko) 2004-04-13 2006-01-10 삼성전자주식회사 메모리 모듈 및 이 모듈의 반도체 메모리 장치의 임피던스교정 방법
US7138824B1 (en) 2004-05-10 2006-11-21 Actel Corporation Integrated multi-function analog circuit including voltage, current, and temperature monitor and gate-driver circuit blocks
KR100610007B1 (ko) 2004-06-14 2006-08-08 삼성전자주식회사 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법
JP4159553B2 (ja) 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
KR100575006B1 (ko) 2005-04-12 2006-04-28 삼성전자주식회사 Ｏｃｄ 회로와 ｏｄｔ 회로를 제어할 수 있는 반도체 장치및 제어 방법
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US7432731B2 (en) 2005-06-30 2008-10-07 Intel Corporation Method and apparatus to calibrate DRAM on resistance (Ron) and on-die termination (ODT) values over process, voltage and temperature (PVT) variations
US7535250B2 (en) 2005-08-22 2009-05-19 Micron Technology, Inc. Output impedance calibration circuit with multiple output driver models
KR100744039B1 (ko) 2005-09-27 2007-07-30 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US7451053B2 (en) 2005-09-29 2008-11-11 Hynix Semiconductor Inc. On die thermal sensor of semiconductor memory device and method thereof
KR100805696B1 (ko) 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
US7626416B2 (en) 2005-12-12 2009-12-01 Micron Technology, Inc. Method and apparatus for high resolution ZQ calibration
KR100656470B1 (ko) 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
KR20070088845A (ko) 2006-02-27 2007-08-30 삼성전자주식회사 메모리 모듈 및 메모리 모듈에 포함되는 반도체디바이스들의 임피던스 교정방법
JP5065618B2 (ja) * 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール
KR100879747B1 (ko) 2006-06-30 2009-01-21 주식회사 하이닉스반도체 데이터 입출력드라이버의 임피던스를 조정할 수 있는반도체 장치
KR100870427B1 (ko) 2006-08-24 2008-11-26 주식회사 하이닉스반도체 온 다이 터미네이션 장치.
US7557603B2 (en) 2006-08-29 2009-07-07 Micron Technology, Inc. Method and apparatus for output driver calibration, and memory devices and system embodying same
JP2008072460A (ja) 2006-09-14 2008-03-27 Renesas Technology Corp 半導体装置およびインピーダンス調整方法
US7443193B1 (en) 2006-12-30 2008-10-28 Altera Corporation Techniques for providing calibrated parallel on-chip termination impedance
US20080198666A1 (en) 2007-02-20 2008-08-21 Aaron Nygren Semiconductor device including adjustable driver output impedances
JP5495477B2 (ja) 2007-04-23 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 出力インピーダンス調節回路を備えた半導体装置及び出力インピーダンスの試験方法
US7646213B2 (en) 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
KR100902104B1 (ko) 2007-06-08 2009-06-09 주식회사 하이닉스반도체 반도체 메모리장치
US20090009212A1 (en) 2007-07-02 2009-01-08 Martin Brox Calibration system and method
JP4939327B2 (ja) 2007-07-10 2012-05-23 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール
JP4480745B2 (ja) 2007-08-09 2010-06-16 株式会社ルネサステクノロジ 半導体集積回路のテスト方法
US7733118B2 (en) 2008-03-06 2010-06-08 Micron Technology, Inc. Devices and methods for driving a signal off an integrated circuit
JP2009237678A (ja) 2008-03-26 2009-10-15 Fujitsu Microelectronics Ltd メモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイス
CN101552660B (zh) 2008-04-01 2012-06-27 中国移动通信集团公司 对流媒体数据进行重传、播放的方法、装置及通信系统
JP2010166299A (ja) 2009-01-15 2010-07-29 Elpida Memory Inc キャリブレーション回路及びキャリブレーション方法
US8949520B2 (en) 2009-01-22 2015-02-03 Rambus Inc. Maintenance operations in a DRAM
CN101552606B (zh) 2009-04-29 2011-03-09 西安理工大学 基于芯片内建时钟晶振的智能自校准芯片及自校准方法
KR101046242B1 (ko) 2009-06-30 2011-07-04 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
KR20110013704A (ko) 2009-08-03 2011-02-10 삼성전자주식회사 Ｚｑ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법
JP2011081893A (ja) 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
JP2011101143A (ja) 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置及びそのシステムとキャリブレーション方法
KR101024244B1 (ko) 2009-11-30 2011-03-29 주식회사 하이닉스반도체 임피던스 조절 장치
US7973553B1 (en) 2010-03-11 2011-07-05 Altera Corporation Techniques for on-chip termination
KR101138834B1 (ko) 2010-05-25 2012-05-10 에스케이하이닉스 주식회사 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치, 터미네이션 임피던스 값 설정방법
KR101168337B1 (ko) 2010-07-08 2012-07-24 에스케이하이닉스 주식회사 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법
KR101694804B1 (ko) 2010-08-16 2017-01-11 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP2012049838A (ja) 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法
KR101806817B1 (ko) 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8298168B2 (en) 2011-01-27 2012-10-30 Medtronic Xomed, Inc. Adjustment for hydrocephalus shunt valve
KR20120087662A (ko) 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 반도체 장치와 이를 위한 임피던스 조정 회로
JP6084764B2 (ja) 2011-02-22 2017-02-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013021528A (ja) 2011-07-12 2013-01-31 Elpida Memory Inc 半導体装置、及び出力バッファのインピーダンスを調整する方法
US9104547B2 (en) * 2011-08-03 2015-08-11 Micron Technology, Inc. Wear leveling for a memory device
US9711189B1 (en) 2011-08-12 2017-07-18 Altera Corporation On-die input reference voltage with self-calibrating duty cycle correction
JP2013081079A (ja) 2011-10-04 2013-05-02 Elpida Memory Inc 半導体装置
JP2013085078A (ja) 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
JP2013085126A (ja) * 2011-10-11 2013-05-09 Elpida Memory Inc 半導体装置
JP2013090100A (ja) * 2011-10-17 2013-05-13 Elpida Memory Inc 半導体装置
KR101839881B1 (ko) 2011-11-08 2018-03-20 에스케이하이닉스 주식회사 임피던스 조절회로 및 이를 포함하는 반도체 장치
KR101858578B1 (ko) * 2011-12-21 2018-05-18 에스케이하이닉스 주식회사 이종 칩들을 포함하는 반도체 패키지 및 이를 포함하는 메모리 시스템
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US8766663B2 (en) 2012-06-18 2014-07-01 International Business Machines Corporation Implementing linearly weighted thermal coded I/O driver output stage calibration
KR101997079B1 (ko) 2012-07-26 2019-07-08 삼성전자주식회사 가변 저항 메모리를 포함하는 저장 장치 및 그것의 동작 방법
KR102047930B1 (ko) 2012-12-17 2019-11-22 에스케이하이닉스 주식회사 임피던스 조정 기능을 갖는 적층형 반도체 회로
US9437257B2 (en) 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method
KR102089613B1 (ko) 2013-01-02 2020-03-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9142272B2 (en) 2013-03-15 2015-09-22 International Business Machines Corporation Dual asynchronous and synchronous memory system
JP2015023308A (ja) 2013-07-16 2015-02-02 マイクロン テクノロジー， インク． 半導体装置、及び出力回路のインピーダンス調整方法
JP2015032325A (ja) 2013-07-31 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
US9779039B2 (en) 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
KR102083005B1 (ko) 2013-10-31 2020-02-28 삼성전자주식회사 종단 저항을 보정하는 반도체 메모리 장치 및 그것의 종단 저항 보정 방법
KR20150091893A (ko) 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 시스템
US9293176B2 (en) 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
KR102126716B1 (ko) 2014-03-21 2020-06-25 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
JP2015216513A (ja) 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
JP2015219936A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
WO2015179068A1 (en) 2014-05-21 2015-11-26 Micron Technology, Inc. Device having multiple channels with calibration circuit shared by multiple channels
KR20150142426A (ko) 2014-06-12 2015-12-22 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 메모리들을 포함하는 반도체 장치
JP2016018430A (ja) * 2014-07-09 2016-02-01 ソニー株式会社 メモリ管理装置
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
KR20160006482A (ko) 2014-07-09 2016-01-19 에스케이하이닉스 주식회사 반도체 장치
US9269404B1 (en) 2014-08-07 2016-02-23 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
KR102260369B1 (ko) * 2014-10-28 2021-06-03 에스케이하이닉스 주식회사 보정 회로 및 이를 포함하는 보정 장치
KR20160068394A (ko) 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치
KR102226370B1 (ko) 2015-01-13 2021-03-15 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
US10025685B2 (en) 2015-03-27 2018-07-17 Intel Corporation Impedance compensation based on detecting sensor data
US10025747B2 (en) 2015-05-07 2018-07-17 Samsung Electronics Co., Ltd. I/O channel scrambling/ECC disassociated communication protocol
KR20160138627A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 임피던스 조절 회로 및 방법
US9531382B1 (en) 2015-09-01 2016-12-27 Sandisk Technologies Llc Search for impedance calibration
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US9665462B2 (en) 2015-10-14 2017-05-30 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
KR20170064777A (ko) 2015-12-02 2017-06-12 삼성전자주식회사 Ｚｑ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치
KR102529968B1 (ko) 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9767921B1 (en) 2016-12-30 2017-09-19 Micron Technology, Inc. Timing based arbiter systems and circuits for ZQ calibration
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR20190017112A (ko) 2017-08-10 2019-02-20 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10147721B1 (en) 2017-12-20 2018-12-04 Advanced Micro Devices, Inc. Method and apparatus for dynamic calibration of on-die-precision-resistors
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
KR102649322B1 (ko) 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
US10504571B1 (en) * 2018-10-04 2019-12-10 Microa Technology, Inc. Apparatus with a calibration mechanism
US10880123B1 (en) 2019-06-12 2020-12-29 Cisco Technology, Inc. Segmentation within a broadcast domain in ethernet VPN
US11720719B2 (en) 2019-10-01 2023-08-08 Micron Technology, Inc. Apparatuses and methods for signal encryption in high bandwidth memory
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration

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