KR20180003647A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20180003647A
KR20180003647A KR20177037836A KR20177037836A KR20180003647A KR 20180003647 A KR20180003647 A KR 20180003647A KR 20177037836 A KR20177037836 A KR 20177037836A KR 20177037836 A KR20177037836 A KR 20177037836A KR 20180003647 A KR20180003647 A KR 20180003647A
Authority
KR
Grant status
Application
Patent type
Prior art keywords
layer
oxide semiconductor
semiconductor layer
film
oxide
Prior art date
Application number
KR20177037836A
Other languages
Korean (ko)
Inventor
미유키 호소바
준이치로 사카타
히로키 오하라
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02551Group 12/16 materials
    • H01L21/02554Oxides
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67115Apparatus for thermal treatment mainly by radiation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1335Structural association of optical devices, e.g. polarisers, reflectors or illuminating devices, with the cell
    • G02F1/133528Polarisers
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1339Gaskets; Spacers, also spacers with conducting properties; Sealing of the cell
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/134309Electrodes characterised by their geometrical arrangement
    • G02F1/134336Matrix
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/167Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on electrophoresis
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F2001/133302Constructional arrangements; Manufacturing methods rigid substrate, e.g. inorganic
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1335Structural association of optical devices, e.g. polarisers, reflectors or illuminating devices, with the cell
    • G02F1/133528Polarisers
    • G02F2001/133531Special arrangement of polariser or analyser axes
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0286Details of a shift registers arranged for use in a driving circuit
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/08Details of timing specific for flat panels, other than clock recovery
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3674Details of drivers for scan electrodes
    • G09G3/3677Details of drivers for scan electrodes suitable for active matrices only
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/28Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part
    • H01L27/32Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part with components specially adapted for light emission, e.g. flat-panel displays using organic light-emitting diodes [OLED]
    • H01L27/3241Matrix-type displays
    • H01L27/3244Active matrix displays
    • H01L27/326Active matrix displays special geometry or disposition of pixel-elements
    • H01L27/3262Active matrix displays special geometry or disposition of pixel-elements of TFT

Abstract

본 발명의 목적은 산화물 반도체가 이용되는, 안정한 전기적 특성을 갖는 반도체 장치를 제공하는 것이다. An object of the present invention is to provide a semiconductor device which has stable electrical properties, which is an oxide semiconductor used. 산화물 반도체층은 탈수화 또는 탈수소화 처리를 위해, 질소 분위기 또는 희가스(예를 들면, 아르곤 또는 헬륨)와 같은 불활성 기체 분위기하 또는 감압하에서의 가열 처리가 수행되고, 산소 공급 처리를 위해, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각 단계를 거친다. The oxide semiconductor layer to the dehydration or dehydrogenation treatment, a nitrogen atmosphere or a rare gas (e.g., argon or helium), and a heat treatment is carried out under such an inert gas atmosphere or under reduced pressure, to the oxygen supply process, an oxygen atmosphere, under an oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere, subjected to a cooling step. 따라서, 산화물 반도체층은 고순도화되어, i형의 산화물 반도체층이 형성된다. Therefore, the oxide semiconductor layer is highly purified, is formed in the oxide semiconductor layer of the i-type. 산화물 반도체층을 갖는 박막 트랜지스터를 포함하는 반도체 장치가 제작된다. A semiconductor device including a thin film transistor having an oxide semiconductor layer is manufactured.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE} The manufacturing method of a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 산화물 반도체를 포함하는 반도체 장치 및 반도체 장치를 제작하기 위한 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device including an oxide semiconductor.

본 명세서에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다. In this specification, a semiconductor device generally refers to a device which can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용해서 박막 트랜지스터(TFT)를 형성하기 위한 기술이 주목받고 있다. By using a semiconductor thin film formed over a substrate having an insulating surface it has been noted a technique for forming a thin film transistor (TFT). 박막 트랜지스터는 액정 텔레비전으로 대표되는 표시 장치에 이용된다. A thin film transistor is used for the display typified by a liquid crystal television apparatus. 박막 트랜지스터에 적용가능한 반도체 박막에 대한 재료로서 실리콘계 반도체 재료가 알려져 있다. A silicon-based semiconductor material known as a material for a semiconductor thin film as possible applied to a thin film transistor. 다른 재료로서, 산화물 반도체가 주목받고 있다. As another material, an oxide semiconductor has received attention.

산화물 반도체의 재료로서는, 산화아연 또는 산화 아연을 그 성분으로 함유하는 재료가 알려져 있다. As a material of the oxide semiconductor, it is known a material containing zinc oxide or zinc oxide as the component. 또한, 전자 캐리어 농도가 10 18 /cm 3 미만인 비정질 산화물(산화물 반도체)을 이용하여 형성된 박막 트랜지스터가 개시되어 있다(특허 문헌 1 내지 3 참조). There is also, disclosed is a thin film transistor formed by using the electron carrier concentration is 10 18 / cm 3 less than the amorphous oxides (Oxide Semiconductor) (see Patent Documents 1 to 3).

일본 공개 특허 출원 2006-165527호 공보 Japanese Laid-open Patent Application 2006-165527 discloses 일본 공개 특허 출원 2006-165528호 공보 Japanese Laid-open Patent Application 2006-165528 discloses 일본 공개 특허 출원 2006-165529호 공보 Japanese Laid-open Patent Application 2006-165529 discloses

그러나, 산화물 반도체 내의 화학양론적 조성으로부터의 차이가 박막 형성 공정에서 발생한다. However, the difference from stoichiometry in the oxide semiconductor is generated in the thin film forming process. 예를 들면, 산소의 과부족으로 인해 산화물 반도체의 전기 전도도가 변한다. For example, due to excess or deficiency of oxygen changes the electrical conductivity of the oxide semiconductor. 또한, 박막 형성 중에 산화물 반도체에 혼입하는 수소나 수분이 OH(산소-수소) 결합을 형성해서 전자 공여체로서의 역할을 하고, 이는 전기 전도도를 변화시키는 요인이다. Further, the hydrogen or water mixed in the oxide semiconductor in the thin film forming OH - to form a bond (oxygen-hydrogen), and serves as an electron donor, which is a factor of changing the electrical conductivity. 또한, OH 결합은 극성 분자이므로, 이는 산화물 반도체를 이용하여 제작되는 박막 트랜지스터와 같은 능동 디바이스의 특성 변동의 요인으로서의 역할을 한다. In addition, OH bond is because a polar molecule, which serves as a factor of variation in characteristics of active devices such as thin film transistor manufactured using an oxide semiconductor.

이러한 문제의 관점에서, 본 발명의 실시형태의 목적은, 산화물 반도체가 이용되는, 안정된 전기적 특성을 갖는 반도체 장치를 제공하는 것이다. In view of this problem, it is an object of embodiments of the present invention to provide a semiconductor device, an oxide semiconductor having stable electrical properties, are used.

산화물 반도체층을 포함하는 박막 트랜지스터의 전기적 특성의 변동을 억제하기 위해서, 변동을 유발하는 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 칭함)과 같은 불순물이 산화물 반도체층으로부터 의도적으로 제거된다. In order to suppress the variation in the electric characteristics of the thin film transistor including an oxide semiconductor layer, the impurities such as hydrogen which causes a variation, water, a hydroxyl group or a hydride (also referred to as hydrogen-containing compound) is intentionally removed from the oxide semiconductor layer. 또한, 불순물 제거 공정에서 감소되고 산화물 반도체의 주성분인 산소가 공급된다. Furthermore, the decrease in the impurity removal process is supplied with the main component of the oxygen of the oxide semiconductor. 따라서, 산화물 반도체층이 고순도화되어, 전기적으로 i형(진성)인 산화물 반도체층이 얻어진다. Therefore, the oxide semiconductor layer is a high purity, and is electrically obtained an oxide semiconductor layer The i-type (intrinsic).

따라서, 산화물 반도체 중의 수소는 가능한 적은 것이 바람직하다. Accordingly, the hydrogen in the oxide semiconductor is preferably small as possible. 산화물 반도체에 함유되는 수소의 농도는 바람직하게는 1×10 16 /cm 3 이하로 설정되어, 산화물 반도체에 함유되는 수소가 가능한 한 제로에 근접하게 제거된다. The concentration of hydrogen contained in the oxide semiconductor is preferably 1 × 10 16 / cm 3 is set to be no greater than is removed proximate to a zero hydrogen is available to be contained in the oxide semiconductor.

또한, 고순도 산화물 반도체 중의 캐리어 개수는 매우 적으며(제로에 근접), 캐리어 농도는 1×10 14 /cm 3 미만, 바람직하게는 1×10 12 /cm 3 미만, 더욱 바람직하게는 1×10 11 /cm 3 이하이다. Further, the carrier number of the highly purified oxide semiconductor was very low (close to zero), the carrier concentration of 1 × 10 14 / cm 3, preferably less than 1 × 10 12 / cm 3 or less, more preferably 1 × 10 11 a / cm 3 or less. 산화물 반도체 중의 캐리어 개수가 매우 적기 때문에, 박막 트랜지스터에서는, 오프 상태 전류가 감소될 수 있다. Because the oxide is very small number of carriers in the semiconductor, a thin film transistor, the off-state current can be reduced. 오프 상태 전류량이 적을수록 더 바람직하다. Off-state current is the less is more preferable. 오프 상태 전류(리크 전류라고도 칭함)는, -1V 내지 -10V 사이의 소정의 게이트 전압을 인가했을 경우의 박막 트랜지스터의 소스와 드레인 사이에 흐르는 전류이다. Off-state current (also referred to as a leakage current) is a current flowing between the source and the drain of the transistor of the case by applying a voltage of a predetermined gate voltage between -1V to -10V. 본 명세서에 개시되는 산화물 반도체를 포함하는 박막 트랜지스터의 채널 폭(w) 1㎛ 당 전류값이 100aA/㎛ 이하, 바람직하게는 10aA/㎛ 이하, 더욱 바람직하게는 1aA/㎛ 이하이다. To the channel width of the thin-film transistor (w) including the oxide semiconductor is disclosed in the specification, the current value per 1㎛ 100aA / ㎛ or less, preferably 10aA / ㎛ or less, and more preferably not more than 1aA / ㎛. 또한, 박막 트랜지스터가 pn 접합을 갖지 않고, 핫 캐리어에 의해 열화되지 않으므로, 박막 트랜지스터의 전기적 특성이 pn 접합과 열화에 의해 영향을 받지 않는다. In addition, the thin film transistor does not have a pn junction, is not deteriorated by hot carriers, the electrical characteristics of the TFT are not affected by a pn junction and degradation.

상술한 수소의 농도 범위는, 2차 이온 질량 분석(SIMS: secondary ion mass spectrometry) 또는 SIMS의 데이터에 기초해서 얻어질 수 있다. Concentration range of the above-mentioned hydrogen, secondary ion mass analysis: can be obtained on the basis of the data of (SIMS secondary ion mass spectrometry) or SIMS. 또한, 캐리어 농도는 홀(Hall) 효과 측정에 의해 측정될 수 있다. Further, the carrier concentration can be measured by Hall (Hall) effect measurement. 홀 효과 측정에 이용되는 기기의 일례로서, 비저항/홀 측정 시스템 ResiTest 8310(TOYO Corporation 제작)을 들 수 있다. As an example of the device used in the Hall effect measurements, there may be mentioned the specific resistance / hole measuring system ResiTest 8310 (TOYO Corporation made). 비저항/홀 측정 시스템 ResiTest8310으로, 자기장의 방향과 크기가 일정한 주기로 변화되고, 그와 동기해서 샘플에서 발생되는 홀 기전압만이 검출되어 AC(교류) 홀 측정이 수행될 수 있다. The resistivity / hole ResiTest8310 measurement system, and a change in a constant cycle direction and magnitude of the magnetic field, is in synchronization with the Hall electromotive voltage only and the detection occurring in a sample may be AC ​​(alternating current) Hall measurements performed. 낮은 이동도와 높은 저항율을 갖는 재료의 경우에도, 홀 기전압을 검출할 수 있다. In the case of a material having a high resistivity help low movement, it is possible to detect the Hall electromotive voltage.

산화물 반도체막에 존재하는 수분과 같은 불순물 외에도, 게이트 절연층 내에 존재하는 수분과 같은 불순물과, 이와 접촉하여 제공되는 상부 및 하부 막들과 산화물 반도체막의 계면에 있는 불순물이 감소된다. In addition to the impurities, such as moisture present in the oxide semiconductor film, and the impurity such as moisture existing in the gate insulating layer, in contact the upper and lower films and the oxide impurity on the surface of the semiconductor film which is provided is reduced.

수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체막을 형성한 후, 산화물 반도체막이 노출된 상태에서, 질소 분위기 또는 희가스(예를 들어, 아르곤 또는 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃에서 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행한다. In order to reduce impurities such as hydrogen, water, a hydroxyl group or a hydride, oxide after forming the semiconductor film on the oxide semiconductor film is exposed, and an inert gas atmosphere such as a nitrogen atmosphere or a rare gas (e.g., argon or helium) carried out, or under reduced pressure, 200 ℃ to 700 ℃, preferably from 350 to 700 ℃ ℃, preferably heat-treated at 450 ℃ to 700 ℃ than (dehydration or heat treatment for dehydrogenation). 따라서, 산화물 반도체막에 함유된 수분을 저감시킨다. Thus, thereby reducing the moisture contained in the oxide semiconductor film. 다음으로, 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어)(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하) 분위기 내에서 서냉(slow cooling)이 수행된다. Next, an oxygen atmosphere, oxygen and nitrogen, or air (second dry air) (preferably a dew point of -40 ℃ or less, and more preferably not more than -50 ℃) slow cooling in the atmosphere (slow cooling) is performed.

탈수화 또는 탈수소화 처리로서, 질소 분위기 또는 불활성 기체 분위기하 또는 감압하에서의 가열 처리가 수행되어 산화물 반도체막 내에 함유된 수분이 저감된다. As dehydration or dehydrogenation treatment, a heat treatment is carried out under a nitrogen atmosphere or an inert gas atmosphere or under reduced pressure is reduced the moisture contained in the oxide semiconductor film. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어)(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각이 산화물 반도체막에 대해 수행된다. Then, the oxygen supply as a process, an oxygen atmosphere, oxygen and nitrogen, or air (second air-dried) cooled under an atmosphere (preferably having a dew point of below -40 ℃ dew point or less, more preferably -50 ℃) It is performed on the oxide semiconductor film. 이렇게 얻어진 산화물 반도체막을 이용하여, 박막 트랜지스터의 전기 특성이 향상된다. Using this oxide semiconductor film is obtained, thus improving the electrical characteristics of the thin film transistor. 또한, 양산될 수 있는, 고성능의 박막 트랜지스터가 달성될 수 있다. In addition, that can be mass-production, a high performance thin film transistor may be achieved.

질소 분위기하에서 복수의 시료에 온도 램프(ramp)가 인가된다. The temperature ramp (ramp) to the plurality of samples in a nitrogen atmosphere is applied. 이러한 복수의 시료는 온도 탈리 분석(TDS: Thermal Desorption Spectroscopy) 장치로 측정되었다. A plurality of sample such a temperature desorption analysis: was determined to be (TDS Thermal Desorption Spectroscopy) equipment. 측정한 결과를 도 4, 도 5, 도 6 및 도 7에 나타낸다. From the measurements 4, 5, 6 and 7 is shown in Fig.

온도 탈리 분석 장치는, 시료를 고진공에서 가열하여 그 온도가 승온될 때 시료로부터 탈리 및 발생되는 가스 성분을 4중극 질량 분석계로 검출 및 식별하기 위해 이용되므로, 시료의 표면 및 내부로부터 탈리하는 가스 및 분자를 관찰할 수 있다. Temperature desorption analysis apparatus, by heating the sample in a high vacuum, so that the temperature is detected and used to identify a desorption and gas components generated from the sample when the temperature is raised to a quadrupole mass spectrometer, to desorbed from the surface and in the interior of the sample gas, and It can be observed for the molecule. ESCO Ltd.에 의해 제작된 온도 탈리 분석 장치(제품명:EMD-WA1000S)를 이용하여, 측정은, 승온은 약 10℃/분; The temperature desorption spectrometer (product name: EMD-WA1000S) manufactured by ESCO Ltd. using, to measure the temperature increase of about 10 ℃ / min; 측정 개시시의 압력은 1×10 -8 (Pa); Pressure at the time of start of measurement is 1 × 10 -8 (Pa); 측정 중 압력은 약 1×10 -7 (Pa)의 진공도인 조건 하에서 수행되었다. Measurement of pressure was carried out under vacuum conditions of about 1 × 10 -7 (Pa).

도 37은, 글래스 기판만을 포함하는 시료(비교 시료)와, 글래스 기판 위에 스퍼터링법에 의해 두께 50nm의 In-Ga-Zn-O계 막이 성막된 시료(시료 1) 사이에 비교한 TDS의 결과를 나타내는 그래프이다. 37 is the results of the TDS compared between samples containing only the glass substrate (comparative samples), and a having a thickness of 50nm by a sputtering method over a glass substrate In-Ga-Zn-O-based film deposition sample (Sample 1) It is a graph showing. 도 37은 H 2 O를 측정하여 얻어진 결과를 나타낸다. Figure 37 shows the results obtained by measuring the H 2 O. In-Ga-Zn-O계 막으로부터 수분(H 2 O)과 같은 불순물의 탈리는 300℃ 부근의 피크로부터 확인할 수 있다. Elimination of impurities, such as water (H 2 O) from the In-Ga-Zn-O based film can be obtained from the peak in the vicinity of 300 ℃.

비교는 이하의 시료에 대해 수행되었다: 글래스 기판 위로 스퍼터링법에 의해 두께 50nm의 In-Ga-Zn-O계 막이 성막된 시료(시료 1); The comparison was made of the following samples: a thickness of 50nm by a sputtering method over a glass substrate-based In-Ga-Zn-O film deposition sample (Sample 1); 시료 1의 구성물이 질소 분위기하에서의 가열 온도 350℃로 해서 1시간의 가열 처리를 받은 시료(시료 2); The composition of the sample 1 that has been heat-treated for one hour by a heating temperature of 350 ℃ under a nitrogen atmosphere, the sample (sample 2); 시료 1의 구성물이 질소 분위기하에서의 가열 온도를 375℃로 해서 1시간의 가열 처리를 받은 시료(시료 3); The composition of the sample 1 that has been heat-treated for one hour by a heating temperature under a nitrogen atmosphere at 375 ℃ sample (sample 3); 시료 1의 구성물이 질소 분위기하에서의 가열 온도를 400℃로 해서 1시간의 가열 처리를 받은 시료(시료 4); The composition of the sample 1 that has been heat-treated for one hour by a heating temperature under a nitrogen atmosphere at 400 ℃ sample (sample 4); 시료 1의 구성물이 질소 분위기하에서 가열 온도를 425℃로 해서 1시간의 가열 처리를 받은 시료(시료 5); The composition of the sample 1 that has been heat-treated for one hour by a heating temperature in a nitrogen atmosphere to 425 ℃ sample (sample 5); 및 시료 1의 구성물이 질소 분위기하에서 가열 온도를 450℃로 해서 1시간의 가열 처리를 받은 시료(시료 6). And the composition of the sample 1 that has been heat-treated for one hour by a heating temperature in a nitrogen atmosphere to 450 ℃ sample (sample 6).

도 4는 H 2 O의 TDS 결과를 나타낸다. Figure 4 shows the result of TDS H 2 O. 도 5는 OH에 대한 TDS 결과를 나타낸다. Figure 5 shows the result of TDS for the OH. 도 6은 H에 대한 TDS 결과를 나타낸다. Figure 6 shows the result of TDS for the H. 도 7은 O에 대한 TDS 결과를 나타낸다. Figure 7 shows the results of the TDS O. 또한, 상술한 가열 처리의 조건하에서, 질소 분위기 중의 산소 농도는 20ppm 이하이다. Further, under the conditions of the above heat treatment, the oxygen concentration in the nitrogen atmosphere is more than 20ppm.

도 4, 도 5 및 도 6에 나타낸 결과로부터, 질소 분위기에서의 가열 온도가 높을수록, In-Ga-Zn-O계 막으로부터 탈리되는 수분(H 2 O), OH, H와 같은 불순물의 양이 저감되는 것을 알았다. From Figure 4, the results shown in Figs. 5 and 6, the amount of impurities such as the higher the heating temperature in a nitrogen atmosphere, and the In-Ga-Zn-O water (H 2 O) is eliminated from the system layer, OH, H It found that this is reduced.

또한, 도 7에 나타낸 바와 같이, 질소 분위기에서의 가열 처리에 의해 산소의 피크도 감소된다. In addition, as shown in Figure 7, it is also reduced peak of oxygen by heat treatment in a nitrogen atmosphere.

이상의 결과는, In-Ga-Zn-O계 막의 가열 처리를 행함으로써, 주로 수분이 방출되는 것을 나타낸다. By above results, the line-Ga-Zn-O-based In the film the heat treatment, it indicates that mainly moisture is released. 즉, 가열 처리는 In-Ga-Zn-O계 막으로부터 주로 수분(H 2 O)의 탈리를 유발시킨다. That is, the heat treatment is thus mainly caused the desorption of water (H 2 O) from the In-Ga-Zn-O-based film. 도 5에서 나타내는 H, 도 6에서 나타내는 OH 및 도 7에서 나타내는 O의 TDS의 측정값은 물 분자의 분해에 의해 얻어진 물질에 의해 영향을 받는다. Also measure the TDS of the O shown in Figure 7 represent OH and at H, Figure 6 represents 5 is influenced by the material obtained by the decomposition of water molecules.

질소 분위기하에서 수행된 가열 처리와, 산소 분위기하에서 수행된 냉각에 의해 얻어진 시료 7이 TDS 측정된다. And the heat treatment carried out under a nitrogen atmosphere, the sample 7 obtained by the cooling carried out in the oxygen atmosphere is measured TDS. 글래스 기판 위로, In-Ga-Zn-O계의 산화물 반도체 성막용 타깃(In:Ga:Zn=1:1:1 [원자비])을 이용하여, 기판과 타깃 사이의 거리를 60mm, 압력이 0.4Pa, RF 전원이 0.5kW인 조건하에서 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하에서 두께 50nm의 In-Ga-Zn-O계 막이 형성된다. Back glass substrate, In-Ga-Zn-O-based oxide target for semiconductor film deposition in (In: Ga: Zn = 1: 1: 1 [atomic ratio]) using, the distance to 60mm, the pressure between the substrate and the target 0.4Pa, argon and oxygen under the conditions of RF power is 0.5kW (argon: oxygen = 30sccm: 15sccm) 50nm-based film in-Ga-Zn-O with a thickness of an atmosphere is formed. 이렇게 얻어진 막의 온도는 질소 분위기하에서, 1시간 30분 동안 승온되고, 그 막은 450℃로 1시간 가열된다. The thus obtained film temperature under a nitrogen atmosphere, and the temperature was raised for 1 hour 30 minutes, and heated for one hour in the membrane 450 ℃. 그 후, 산소 분위기 하에서 그 막이 약 5시간 냉각된다. After that under the oxygen atmosphere, the film is cooled for about 5 hours. 이렇게 시료 7을 형성한다. Thus forms a sample 7. 한편, 그 막과 마찬가지의 방식으로 성막되고, 질소 분위기하에서 가열한 후, 산소 분위기하가 아니라 질소 분위기하에서 냉각된다. On the other hand, it is deposited in a manner similar to that of the film, and then heated in a nitrogen atmosphere, rather than to the oxygen atmosphere is cooled in a nitrogen atmosphere. 따라서, 시료 8이 형성되었다. Thus, a sample 8 was formed.

도 44a는 시료 7의 산소(O)에 대한 TDS 결과를 나타내고, 도 44b는 시료 8의 산소(O)에 대한 TDS 결과를 나타낸다. Figure 44a represents the TDS results for oxygen (O) of the sample 7, FIG. 44b represents the TDS results for oxygen (O) of the sample 8. 도 44a에서 산소 분위기하에서 냉각되는 시료 7의 산소의 피크는 도 44b에서 산소 분위기하에서 냉각되지 않는 시료 8의 산소의 피크보다 더 높다. FIG sample is cooled under an oxygen atmosphere at 44a of the seven oxygen peak is higher than the peak of the oxygen of the sample 8 is not cooled under an oxygen atmosphere in FIG. 44b. 이러한 결과로부터, 시료 7의 막에 산소가 공급된 것을 확인할 수 있다. From these results, it can be seen in the film sample 7 that the oxygen is supplied.

도 44a 및 도 44b는, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 산화물 반도체층을 냉각함으로써, 산화물 반도체층에 산소가 공급될 수 있어, 산소 배출로 인한 산소 결손이 채워질 수 있다는 것을 나타낸다. By cooling the oxide semiconductor layer under Fig. 44a and Fig 44b, the oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of -40 ℃ dew point or less, more preferably -50 ℃) atmosphere, an oxide can be oxygen is supplied to the semiconductor layer, it shows that the oxygen deficiency caused by oxygen discharged can be filled. 따라서, 전기적으로 i형(진성)인 고순도 산화물 반도체층이 얻어질 수 있다. Therefore, there is an electrically highly purified oxide semiconductor layer The i-type (intrinsic) may be obtained.

본 명세서에서는, 질소 분위기, 또는 희가스(예를 들어, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 가열 처리가 탈수화 또는 탈수소화를 위한 가열 처리로 칭해진다. In the present specification, it referred to a heat treatment under an inert gas atmosphere or reduced pressure such as a nitrogen atmosphere or a rare gas (e.g., argon, helium) by heat treatment for dehydration or dehydrogenation. 본 명세서에서는, 편의를 위해, 탈수화 또는 탈수소화는 H 2 의 탈리만을 지칭하는 것이 아니라 H, OH 등의 탈리도 지칭한다. In this specification, for convenience, and dehydration or dehydrogenation also refers to elimination is such as not to refer to only elimination of the H 2 H, OH.

산화물 반도체층에 탈수화 또는 탈수소화를 위한 가열 처리가 행해져서, 산화물 반도체층이 산소 결핍형으로서 변화되어, n형(n - 형, n + 형 등) 산화물 반도체층이 얻어진다. Haejyeoseo the heat treatment for dehydration or dehydrogenation line in the oxide semiconductor layer, the oxide semiconductor layer is changed as an oxygen-deficient type, n-type - a (n-type, n + type, etc.), an oxide semiconductor layer can be obtained. 그 후, 얻어진 산화물 반도체층은 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각됨으로써 산화물 반도체층에 산소가 공급된다. Then, the oxide semiconductor layer thus obtained oxygen in the oxide semiconductor layer by being cooled under an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere It is supplied. 따라서 산화물 반도체층이 고순도화되어, i형 산화물 반도체층이 얻어진다. Therefore, the oxide semiconductor layer is a high purity, can be obtained i-type oxide semiconductor layer. 이렇게 얻어진 i형 산화물 반도체층의 사용으로, 우수한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 갖는 반도체 장치가 제작 및 제공될 수 있다. In this i-type semiconductor layer using the oxide thus obtained, a semiconductor device having a highly reliable thin film transistor having excellent electric characteristics can be manufactured and provided.

본 명세서에서 개시되는 본 발명의 구성의 일 실시형태에 따르면, 게이트 전극층 및 게이트 전극층을 덮는 게이트 절연층이 형성되고; According to one embodiment of the composition of the invention disclosed herein, a gate insulating layer covering the gate electrode and a gate electrode layer is formed; 게이트 전극층 및 게이트 절연층이 감압으로 유지된 처리실에 도입되고, 처리실로부터 잔류 수분을 동시에 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입함으로써, 처리실에 장착된 금속 산화물 타깃을 이용해서 게이트 절연층 위에 산화물 반도체층이 형성되고, 산화물 반도체층에 대해 질소 분위기 또는 희가스 분위기하에서의 가열 처리에 의해 탈수화 또는 탈수소화가 수행된 후, 산소 분위기하에서의 냉각 처리에 의해 산소가 산화물 반도체층에 공급되고; A gate electrode layer and a gate insulating layer is introduced into a holding chamber to a reduced pressure, with the removal of residual moisture from the processing chamber at the same time the introduction of the sputtering gas is hydrogen and the water is removed, using a metal oxide target mounted in the treatment chamber a gate insulating layer on the the oxide semiconductor layer is formed after the oxide for the semiconductor layer of dehydration or dehydrogenation performed upset by heat treatment under a nitrogen atmosphere or a rare gas atmosphere, the oxygen by a cooling treatment under an oxygen atmosphere is supplied to the oxide semiconductor layer; 탈수화 또는 탈수소화 처리되고 산소가 공급된 산화물 반도체층 위에 소스 전극층 및 드레인 전극층이 형성되고; Dehydration or dehydrogenation treatment and the oxygen is supplied to the oxide semiconductor layer over the source electrode layer and a drain electrode layer is formed; 게이트 절연층, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 스퍼터링법에 의해 절연층이 형성된다. An insulating layer is formed by a gate insulating layer, an oxide semiconductor layer, a sputtering method over a source electrode and a drain electrode layer.

본 명세서에서 개시하는 본 발명의 구성의 일 실시형태에 따르면, 게이트 전극층 및 게이트 전극층을 덮는 게이트 절연층이 그 위에 형성된 후, 게이트 전극층 및 게이트 절연층을 감압 상태로 유지된 처리실에 도입하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 처리실 내에 장착된 금속 산화물의 타깃을 이용해서 게이트 절연층 상에 산화물 반도체층을 형성하고, 산화물 반도체층을 질소 분위기, 또는 희가스 분위기하에서의 가열 처리에 의해 탈수화 또는 탈수소화한 후, 산소 및 질소, 또는 노점 -40℃ 이하의 대기분위기하에서의 냉각 처리에 의해 산소를 공급하고, 탈수화 또는 탈수소화시켜, 산소를 공급한 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 게이트 절연층, 산화물 반도 According to one embodiment of the composition of the invention disclosed in this specification, after the gate electrode layer is a gate insulating layer covering and a gate electrode layer formed thereon, introducing the gate electrode layer and the gate insulating layer in the processing chamber maintained at a reduced pressure, and the treatment chamber and removing in the residual water introducing a sputtering gas is hydrogen and the water is removed and, by using a target of a metal oxide mounted in the treatment chamber and on the gate insulation layer to form an oxide semiconductor layer, the oxide semiconductor layer a nitrogen atmosphere or a rare gas after digestion dehydration, or dehydration by a heat treatment under the atmosphere, a supply of oxygen by a cooling treatment under oxygen and nitrogen, or an air atmosphere dew point of less than -40 ℃, which was digested dehydration or dehydration, oxygen oxide semiconductor and forming a source electrode and a drain electrode layer over the layer, a gate insulating layer, the oxide semiconductor 체층, 소스 전극층, 및 드레인 전극층 위에 스퍼터링법에 의해 절연층을 형성한다. Layer to form an insulating layer by sputtering over the source electrode layer and a drain electrode layer.

반도체 장치의 제작 방법에 있어서, 산화물 반도체층, 또는 절연층은, 크라이오 펌프와 같은 흡착형의 진공 펌프를 이용해서 배기해서 불순물 농도가 저감된 성막실(처리실) 내에서 성막하는 것이 바람직하다. In the manufacturing method of the semiconductor device, the oxide semiconductor layer, or the insulating layer, it is preferable that the film formation in the cryopump with the impurity concentration reduced the deposition chamber to an exhaust using a vacuum pump of the absorption type, such as the (treatment chamber). 흡착형의 진공 펌프로서는, 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. As the vacuum pump of the absorption type, for example, a cryopump, an ion pump, it is preferable to use the titanium standing decimation pump assembly. 흡착형의 진공 펌프는, 산화물 반도체층 또는 절연층에 포함되는 수소, 물, 수산기 또는 수소화물의 양을 저감시키도록 기능한다. Vacuum pumps of the absorption type, the oxide functions to reduce the amount of hydrogen, water, a hydroxyl group or a hydride contained in the semiconductor layer or the insulating layer.

산화물 반도체층 또는 절연층을 성막할 때에 이용하는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이, 불순물 농도 레벨이 "ppm" 또는 "ppb" 단위로 표현되는 정도까지 감소된 고순도 가스를 이용하는 것이 바람직하다. As a sputtering gas used when forming the oxide semiconductor layer or the insulating layer, hydrogen, water, impurities such as a hydroxyl group or a hydride, a reduction of high purity gas up to the impurity concentration level, expressed by "ppm" or "ppb" unit to use is desirable.

또한, 반도체 장치의 제작 방법에 있어서, 산화물 반도체막을 성막하기 위한 타깃으로서, 산화아연을 주성분으로서 포함하는 타깃을 이용할 수 있다. Further, in the manufacturing method of the semiconductor device, the oxide as a target for film formation of a semiconductor film, it is possible to use a target containing zinc oxide as a main component. 대안적으로, 타깃으로서, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물을 이용할 수 있다. Alternatively, as a target, it is possible to use a metal oxide containing indium, gallium, and zinc.

본 발명의 특징은, 산화물 반도체층에 대하여, 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 탈수화 또는 탈수소화 처리를 위한 가열 처리가 행해지고, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 산소 공급 처리를 위한 냉각 공정이 행해지는 것이다. Feature of the present invention, with respect to the oxide semiconductor layer, a nitrogen atmosphere or a rare gas (e.g., argon, helium), and subjected to heat treatment for dehydration or dehydrogenation treatment in an inert gas atmosphere or reduced pressure, such as, oxygen to a cooling process for the oxygen supply process it is carried out in an atmosphere, oxygen and nitrogen, or air (having preferably a dew point of below -40 ℃ dew point or less, more preferably -50 ℃) atmosphere.

탈수화 또는 탈수소화 처리 및 산소 공급 처리에서, 산화물 반도체층(및 기판)의 온도 상태는, 승온 상태, 항온 상태, 강온 상태이다. In the dehydration or dehydrogenation treatment and the oxygen supply process, the temperature state of the oxide semiconductor layer (and the substrate) is a raised state, the regular temperature condition, the temperature decrease condition. 질소 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체로부터 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐)로 가스(분위기)가 이하의 타이밍 중 임의의 타이밍에서 전환될 수 있다: 산화물 반도체층의 온도가 항온 상태인 시간, 산화물 반도체층의 강온이 개시되는 시간, 및 산화물 반도체층의 온도가 강온 상태인 시간. (Having preferably a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) nitrogen or a rare gas (e.g., argon, helium) and oxygen as the inert atmosphere, oxygen or nitrogen from the gas, or air in a gas (air) can be switched at any timing during the following timing: the temperature of the oxide semiconductor layer constant temperature conditions of time, an oxide of time that the start of temperature reduction of the semiconductor layer, and an oxide, the temperature of the semiconductor layer of temperature reduction state time.

이러한 구성으로, 적어도 하나의 문제점을 해결할 수 있다. With this configuration, it is possible to solve at least one problem.

본 명세서에서 이용하는 산화물 반도체막으로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O막이나, 3원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O계나, 2원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막이나, In-O막, Sn-O막, Zn-O막 등의 산화물 반도체막을 이용할 수 있다. As the oxide semiconductor film used in the present specification, quaternary metal oxides of In-Sn-Ga-Zn-O film, or ternary metal oxides of In-Ga-Zn-O film, In-Sn-Zn-O film, In -Al-Zn-O film, Sn-Ga-Zn-O film, Al-Ga-Zn-O film, Al-Sn-Zn-O based or, binary metal oxide of in-Zn-O film, Sn-Zn oxides such as -O film, Al-Zn-O film, Zn-Mg-O film, Sn-Mg-O film, in-Mg-O film or, in-O film, Sn-O film, Zn-O film semiconductor film may be used. 또한, 상기 산화물 반도체막에 SiO 2 를 포함할 수 있다. In addition, it may include SiO 2 in the oxide semiconductor film.

또한, 산화물 반도체막은, InMO 3 (ZnO) m (m>0)로 표기되는 박막을 이용할 수 있다. In addition, it is possible to use a thin film that is referred to as an oxide semiconductor film, InMO 3 (ZnO) m ( m> 0). 여기에서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. Here, M is and represents one or more metal elements selected from Ga, Al, Mn and Co. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등일 수 있다. For example, as M, and the like Ga, Ga and Al, Ga and Mn, Ga and Co, or. 구조식이 InMO 3 (ZnO) m (m>0)로 표기되는 산화물 반도체막에서, M으로서 적어도 Ga가 포함되는 구조의 산화물 반도체를, 상술한 In-Ga-Zn-O 산화물 반도체라 칭하고, 그 박막을 In-Ga-Zn-O막이라도 칭한다. Structure is InMO 3 (ZnO) m (m > 0) in the oxide semiconductor film is referred to as, an oxide semiconductor of the structure comprising at least Ga as M, referred to as an oxide semiconductor described above In-Ga-ZnO, the thin film It refers to any film In-Ga-Zn-O.

박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대해 동일한 기판 위에 구동 회로 보호용 회로를 설치하는 것이 바람직하다. The thin film transistor is preferable to provide a drive circuit a protective circuit on the same substrate for a gate line or a source line because it is easy to be broken by static electricity. 보호 회로는 산화물 반도체를 포함하는 비선형 소자로 구성하는 것이 바람직하다. The protective circuit is preferably formed as a non-linear element including an oxide semiconductor.

게이트 절연층 및 산화물 반도체막이 대기에 접촉하지 않게 연속적으로 처리(연속 처리, 인시츄(in situ) 공정, 연속 성막이라고도 칭함)될 수 있다. A gate insulating layer and an oxide semiconductor film is continuously treated with the air does not come into contact may be (a continuous process, in-situ (also referred to as in situ) process, a continuous film formation). 대기에 접촉하지 않게 연속 처리함으로써, 게이트 절연층과 산화물 반도체막 사이의 계면이, 물이나 하이드로 카본과 같은 대기 성분이나 대기 중에 부유하는 불순물에 오염되지 않고 형성될 수 있다. By successive treatments do not come into contact with the air, the interface between the gate insulating layer and the oxide semiconductor film can be formed without being contaminated by impurities suspended in the air or air components, such as water or hydrocarbons. 따라서, 박막 트랜지스터 특성의 변동을 저감시킬 수 있다. Therefore, it is possible to reduce the variation of the TFT characteristics.

또한, 본 명세서에서 "연속 처리"는, PCVD법 또는 스퍼터링법으로 행하는 제 1 처리 공정으로부터 PCVD법 또는 스퍼터링법으로 행하는 제 2 처리 공정까지의 프로세스 중, 피처리 기판이 놓여 있는 분위기가 대기와 같은 오염 분위기에 접촉하지 않고, 항상 진공 중에서 제어되고, 불활성 가스 분위기(질소 분위기 또는 희가스 분위기), 산소 가스, 산소 및 질소를 포함하는 가스(예를 들면 N 2 O 가스), 또는 초건조 에어(바람직하게는 노점이 -40℃ 이하, 더욱 바람직하게는 -50℃ 이하의 노점을 가짐)로 제어되어 있는 것을 말한다. Further, "a continuous process" in the present specification, PCVD method, or of the sputtering process of claim to the second processing step of performing from a first treatment step by PCVD or sputtering process is performed, the target substrate is placed in the atmosphere, such as air, which without contact with the contaminated atmosphere, always controlled in a vacuum, inert gas atmosphere (a nitrogen atmosphere or a rare gas atmosphere), oxygen gas, oxygen, and nitrogen gas (e.g. N 2 O gas) containing the, or the second drying air (preferably it refers to a dew point of which is controlled by having a dew point of less than -40 ℃, more preferably from -50 ℃). 연속 처리를 행함으로써, 청정화된 피처리 기판의 수분 등의 재부착을 회피해서 성막될 수 있다. By carrying out the continuous process, to avoid the re-adhesion of moisture or the like in the cleaning a substrate to be processed can be deposited.

동일 챔버내에서 제 1 처리 공정으로부터 제 2 처리 공정까지의 프로세스를 행하는 것은 본 명세서에 있어서의 연속 처리의 범위에 있는 것으로 한다. It performs a process of the first to the second treatment step from the first treatment step in the same chamber to be in the range of the continuous process of the present specification.

또한, 다른 챔버에서 제 1 처리 공정으로부터 제 2 처리 공정까지의 프로세스를 행할 경우, 제 1 처리 공정을 끝낸 후, 수소, 수분, 수산기 또는 수소화물 등의 불순물을 포함하는 대기에 접촉하지 않고 챔버 사이에 기판을 반송해서 제 2 처리를 실시하는 것도 본 명세서에 있어서의 연속 처리의 범위에 있는 것으로 한다. Further, in the case from the first treatment step in different chambers perform the process to the second process, after finishing the first treatment process, hydrogen, between without contact with air containing impurities such as water, a hydroxyl group or a hydride chamber to also to transport the substrate subjected to the second treatment should be in the range of the continuous process of the present specification.

또한, 제 1 처리 공정과 제 2 처리 공정의 사이에, 기판 반송 공정, 얼라인먼트 공정, 서냉 공정, 또는 제 2 공정에 필요한 온도로 하기 위해서 기판을 가열 또는 냉각하는 공정 등도, 본 명세서에 있어서의 연속 처리의 범위에 있는 것으로 한다. In addition, the first treatment step and the second between the treatment step, the substrate transfer step, an alignment process, a slow cooling step, or continuously in the present specification also a step of heating or cooling the substrate to a temperature necessary for the second step It should be in the range of the treatment.

하지만, 세정 공정, 습식 에칭, 또는 레지스트 형성 공정과 같은 액체가 이용되는 공정이 제 1 처리 공정과 제 2 처리 공정의 사이에 있을 경우, 본 명세서에서의 연속 처리의 범위 내에 있지 않은 것으로 한다. However, if the process in which a liquid such as a cleaning step, wet etching, or resist formation step used is between the first processing step and second processing step, that is not within range of a continuous process in the present specification.

안정된 전기 특성을 갖는 박막 트랜지스터를 제공할 수 있다. It is possible to provide a thin film transistor having stable electric characteristics. 또한, 우수한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. In addition, it is possible to provide a semiconductor device having a thin film transistor having excellent electrical characteristics and high reliability.

도 1a 내지 도 1d는 본 발명의 일 실시형태의 제작 공정을 나타내는 단면도. Figure 1a to 1d are cross-sectional views showing a manufacturing step of one embodiment of the present invention.
도 2a 및 도 2b는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. Figures 2a and 2b is a sectional view showing a semiconductor device according to an embodiment of the present invention.
도 3은 본 발명의 일 실시형태에 이용하는 전기로의 단면도. Figure 3 is a cross-sectional view of an electric furnace used in one embodiment of the present invention.
도 4는 TDS 측정 결과를 나타내는 그래프. Figure 4 is a graph showing the TDS measurements.
도 5는 TDS 측정 결과를 나타내는 그래프. 5 is a graph showing the TDS measurements.
도 6은 TDS 측정 결과를 나타내는 그래프. Figure 6 is a graph showing the TDS measurements.
도 7은 TDS 측정 결과를 나타내는 그래프. 7 is a graph showing the TDS measurements.
도 8a 내지 도 8d는 본 발명의 일 실시형태의 제작 공정을 나타내는 단면도. FIG. 8a through FIG. 8d is a sectional view showing a manufacturing step of one embodiment of the present invention.
도 9a 및 도 9b는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. Figures 9a and 9b is a sectional view showing a semiconductor device according to an embodiment of the present invention.
도 10a 내지 도 10d는 본 발명의 일 실시형태의 제작 공정을 나타내는 단면도. Figure 10a to Figure 10d is a sectional view showing a manufacturing step of one embodiment of the present invention.
도 11a 내지 도 11c는 본 발명의 일 실시형태의 제작 공정을 나타내는 단면도. Figure 11a to Figure 11c is a sectional view showing a manufacturing step of one embodiment of the present invention.
도 12는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. Figure 12 is a view for explaining a semiconductor device according to an embodiment of the present invention.
도 13a1, 도 13a2, 도 13b1 및 도 13b2는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. FIG 13a1, 13a2 is also, Figure 13b1 and 13b2 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
도 14는 반도체 장치를 설명하는 도면. 14 is a view for explaining the semiconductor device.
도 15a 내지 도 15c는 반도체 장치를 설명하는 도면. Figure 15a to Figure 15c is a sectional view showing a semiconductor device.
도 16a 및 도 16b는 반도체 장치를 설명하는 도면. Figure 16a and 16b is a sectional view showing a semiconductor device.
도 17은 반도체 장치의 화소의 등가 회로도. 17 is an equivalent circuit diagram of a pixel of a semiconductor device.
도 18a 내지 도 18c는 반도체 장치를 설명하는 도면. Figure 18a to Figure 18c is a sectional view showing a semiconductor device.
도 19a 및 도 19b는 반도체 장치를 설명하는 블록도. Figure 19a and Figure 19b is a block diagram for explaining the semiconductor device.
도 20a 및 도 20b는 신호선 구동 회로의 구성을 설명하는 도면. Figure 20a and Figure 20b is a view illustrating a configuration of a signal line driver circuit.
도 21a 내지 도 21d는 시프트 레지스터의 구성을 나타내는 회로도. Figure 21a to Figure 21d is a circuit diagram showing a configuration of a shift register.
도 22a 및 도 22b는 시프트 레지스터의 동작을 설명하는 회로도 및 타이밍 차트. Figure 22a and Figure 22b are a circuit diagram and a timing chart for explaining the operation of the shift register.
도 23은 반도체 장치를 설명하는 도면. 23 is a view for explaining the semiconductor device.
도 24는 박막 트랜지스터의 전기 특성의 평가 결과를 나타내는 그래프. 24 is a graph showing the results of the evaluation of the electric characteristics of the thin film transistor.
도 25는 반도체 장치를 설명하는 도면. 25 is a view for explaining the semiconductor device.
도 26은 전자 기기를 나타내는 도면. 26 is a view showing an electronic apparatus.
도 27은 전자 기기를 나타내는 도면. 27 is a view showing an electronic apparatus.
도 28a 및 도 28b는 전자 기기를 나타내는 도면. Figure 28a and Figure 28b is a view showing an electronic apparatus.
도 29a 및 도 29b는 전자 기기를 나타내는 도면. Figure 29a and Figure 29b is a view showing an electronic apparatus.
도 30a 및 도 30b는 전자 기기를 나타내는 도면. Figure 30a and Figure 30b is a view showing an electronic apparatus.
도 31a 내지 도 31d는 본 발명의 일 실시형태의 제작 공정을 설명하는 단면도. Figure 31a to Figure 31d are cross sectional views illustrating manufacturing steps of an embodiment of the present invention.
도 32는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. 32 is a view for explaining the semiconductor device according to an embodiment of the present invention.
도 33은 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. 33 is a view for explaining the semiconductor device according to an embodiment of the present invention.
도 34a 내지 도 34c는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. Figure 34a to Figure 34c is a sectional view showing a semiconductor device according to an embodiment of the present invention.
도 35a 및 도 35b는 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. Figure 35a and Figure 35b is a sectional view showing a semiconductor device according to an embodiment of the present invention.
도 36은 본 발명의 일 실시형태의 반도체 장치를 설명하는 도면. 36 is a view for explaining a semiconductor device according to an embodiment of the present invention.
도 37은 TDS 측정 결과를 나타내는 그래프. 37 is a graph showing the TDS measurements.
도 38은 본 발명의 일 실시형태에 이용되는 열처리 장치를 설명하는 도면. 38 is a view for explaining a heat treatment apparatus used in one embodiment of the present invention.
도 39는 본 발명의 일 실시형태에 이용되는 열처리 장치를 설명하는 도면. 39 is a view for explaining a heat treatment apparatus used in one embodiment of the present invention.
도 40은 산화물 반도체가 이용되는 역스태거형의 박막 트랜지스터의 종단면도. Figure 40 is a longitudinal sectional view of the transistor of the inverted stagger type where the oxide semiconductor used.
도 41은 도 40에 나타내는 AA' 단면에 따른 에너지 밴드도(개략도). 41 is a view showing an energy band according to the AA 'cross section shown in Fig. 40 (schematic diagram).
도 42a는 게이트(GE1)에 플러스의 전위(+V G )가 인가된 상태를 나타내는 도면이고, 도 42b는 게이트(GE1)에 마이너스의 전위(-V G )가 인가된 상태를 나타내는 도면. Figure 42a is a diagram showing the state of an applied electric potential (+ V G) plus the gate (GE1), Figure 42b is a view showing a state of an applied potential of the negative (-V G) to the gate (GE1).
도 43은 진공 준위와 금속의 일함수(φM) 사이의 관계와, 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 나타내는 에너지 밴드도. 43 is a view showing an energy band showing the relationship between the relationship and the electron affinity of the vacuum level and an oxide semiconductor (χ) between the vacuum level and the work function of metal (φM).
도 44a 및 도 44b는 TDS 측정 결과를 나타내는 그래프. Figure 44a and Figure 44b is a graph showing the TDS measurements.

이하에서는, 본 발명의 실시형태에 대해서 도면을 참조해서 상세하게 설명한다. Hereinafter, it will be explained in reference to the drawings an embodiment of the present invention to details. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 사상 및 범위를 벗어나지 않고 본 명세서에 개시된 모드와 상세 사항이 다양한 방식으로 변경될 수 있다는 것이 본 기술 분야의 당업자에게 용이하게 이해될 것이다. However, the invention will be that the present invention is not limited to the following description, the mode and the details described herein without departing from the spirit and scope of the present invention may be varied in a number of ways easily understood by those skilled in the art . 따라서, 본 발명은 실시형태의 기재 내용에 한정되는 것으로 해석되지 않는다. Accordingly, the invention is not construed as being limited to the described content of the embodiment.

(실시형태 1) (Embodiment 1)

반도체 장치 및 반도체 장치의 제작 방법을 도 1a 내지 도 1d, 도 2a 및 도 2b를 참조하여 설명한다. Will be described with the manufacturing method of a semiconductor device and a semiconductor device, see Fig. 1a to 1d, Figure 2a and 2b.

도 2a는 반도체 장치에 포함되는 박막 트랜지스터(470)의 평면도이며, 도 2b는 도 2a의 선 C1-C2에 따라 취한 단면도이다. Figure 2a is a plan view of the thin film transistor 470 included in a semiconductor device, Figure 2b is a cross-sectional view taken along line C1-C2 in Fig. 2a. 박막 트랜지스터(470)는 역스태거형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위로, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. A thin film transistor 470 is a thin film transistor of a reverse stagger type, over a substrate 400, a substrate having an insulating surface, a gate electrode layer 401, a gate insulating layer 402, the oxide semiconductor layer 403, a source electrode (405a ) and a drain electrode layer (405b). 박막 트랜지스터(470)는 산화물 반도체층(403)에 접하는 절연층(407)으로 덮여진다. A thin film transistor 470 is covered with an insulating layer 407 in contact with the oxide semiconductor layer 403. 절연층(407) 위로 보호 절연층(499)이 적층된다. An insulating layer 407 over the protective insulation layer 499 is deposited.

박막 트랜지스터(470)의 전기적 특성 변동을 억제하기 위해서, 변동을 야기하는 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 칭함)과 같은 불순물이 산화물 반도체층으로부터 의도적으로 제거된다. In order to suppress the electrical characteristic variation of the TFT 470, the impurities such as hydrogen, water, a hydroxyl group or a hydride to cause variation (also referred to as hydrogen-containing compound) is intentionally removed from the oxide semiconductor layer. 또한, 불순물 제거 공정에서 감소되고 산화물 반도체의 주성분인 산소가 공급된다. Furthermore, the decrease in the impurity removal process is supplied with the main component of the oxygen of the oxide semiconductor. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체층이 얻어진다. Therefore, in the electrically highly purified oxide semiconductor layer The i-type (intrinsic) is obtained. 이러한 방식으로, 산화물 반도체층(403)이 형성된다. In this manner, the oxide semiconductor layer 403 is formed.

따라서, 산화물 반도체층(403) 중의 수소는 가능한 한 적을수록 바람직하다. Accordingly, the hydrogen in the oxide semiconductor layer 403 is preferably included a small as possible. 산화물 반도체층(403)에 포함되는 수소 농도는 바람직하게는 1×10 16 /cm 3 이하로 설정되어, 산화물 반도체층(403)에 함유되는 수소가 가능한 한 제로에 근접하게 제거된다. Concentration of hydrogen contained in the oxide semiconductor layer 403 is preferably 1 × 10 16 / cm 3 is set to be no greater than is removed proximate to a zero hydrogen is available to be contained in the oxide semiconductor layer 403.

또한, 고순도 산화물 반도체층(403)의 캐리어 개수는 매우 적고(제로에 근접함), 캐리어 농도는 1×10 14 /cm 3 미만, 바람직하게는 1×10 12 /cm 3 미만, 더욱 바람직하게는 1×10 11 /cm 3 이하이다. Further, the carrier number of highly purified oxide semiconductor layer 403 is extremely small (also close to zero), is the carrier concentration is 1 × 10 14 / cm 3, preferably less than 1 × 10 12 / cm 3 or less, more preferably 1 is a × 10 11 / cm 3 or less. 산화물 반도체층(403)의 캐리어 개수가 매우 적기 때문에, 박막 트랜지스터(470)에서는, 오프 상태 전류가 감소될 수 있다. Since the carrier number of the oxide semiconductor layer 403 is very low, the thin film transistor 470, the off-state current can be reduced. 오프 상태 전류의 양이 적을수록 더 바람직하다. The amount of off-state current The less is more preferable. 박막 트랜지스터(470)의 채널 폭(w)에서 1㎛ 당 전류값이 100aA/㎛ 이하이고, 바람직하게는 10aA/㎛ 이하, 더욱 바람직하게는 1aA/㎛ 이하이다. And in the channel width (w) of the thin film transistor 470, a current value per 1㎛ 100aA / ㎛ or less, preferably 10aA / ㎛ or less, and more preferably not more than 1aA / ㎛. 또한, 박막 트랜지스터(470)는 pn 접합을 가지지 않고, 핫 캐리어에 의해 열화되지 않으므로, 박막 트랜지스터(470)의 전기적 특성이 pn 접합 및 열화로 인해 영향을 받지 않는다. In addition, the thin film transistor 470 is not having a pn junction, is not deteriorated by hot carriers, the electrical characteristics of the thin film transistor 470 is not affected because of a pn junction caused.

수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체층을 형성한 후, 산화물 반도체층이 노출된 상태에서 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃에서 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 행해진다. Hydrogen, water, a hydroxyl group or in order to reduce impurities such as a hydride, after forming the oxide semiconductor layer, the oxide semiconductor layer is a nitrogen atmosphere or a rare gas in the exposed state (for example, argon, helium) with inert gas such as the atmosphere, or heat treatment at 200 ℃ to 700 ℃, preferably from 350 to 700 ℃ ℃, preferably from 450 to 700 ℃ ℃ more under reduced pressure (dehydration or heat treatment for dehydrogenation) is carried out. 산화물 반도체층에 함유된 수분이 저감된다. The moisture contained in the oxide semiconductor layer is reduced. 다음으로, 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어)(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각이 수행된다. Next, the cooling is carried out in the oxygen atmosphere, oxygen and nitrogen, or air (second dry air) (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere.

탈수화 또는 탈수소화 처리로서, 질소 분위기, 또는 불활성 기체 분위기, 또는 감압하에서의 가열 처리에 의해 막에 함유된 수분이 저감된다. As dehydration or dehydrogenation treatment, the water content is reduced to the film by a heat treatment under a nitrogen atmosphere, or an inert gas atmosphere or reduced pressure. 그 후, 산소 공급을 위한 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어)(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각이 수행된다. Under that as then, processing for the supply of oxygen, an oxygen atmosphere, oxygen and nitrogen, or air (second dry air) (preferably having a dew point of the dew point below -40 ℃ or less, more preferably -50 ℃) atmosphere the cooling is carried out. 이렇게 얻어진 산화물 반도체층(403)을 이용하여, 박막 트랜지스터(470)의 전기 특성이 향상된다. In this way use of the obtained oxide semiconductor layer 403, thereby improving the electrical characteristics of the thin film transistor 470. 또한, 양산될 수 있는 고성능의 박막 트랜지스터가 얻어질 수 있다. In addition, a high-performance thin film transistor which can be mass-production can be obtained.

또한, 산화물 반도체층(403) 내 뿐만 아니라, 게이트 절연층(402) 내 및 접하게 설치되는 상부 및 하부 막들과 산화물 반도체층(403) 사이의 계면, 구체적으로는 게이트 절연층(402)과 산화물 반도체층(403) 사이의 계면 및 절연층(407)과 산화물 반도체층(403) 사이의 계면에 존재하는 수분과 같은 불순물이 저감된다. Further, the oxide, as well as the semiconductor layer 403, a gate insulating layer (402) within and in contact interface between which is installed the upper and lower films and the oxide semiconductor layer 403, specifically, the gate insulating layer 402 and the oxide semiconductor the impurities such as moisture existing in the interface between the layer 403 and the interface between the insulating layer 407 and the oxide semiconductor layer 403 between is reduced.

따라서, 게이트 절연층(402) 및 절연층(407)의 성막시에 수소, 수산기 및 수분이 가능한 한 적게 포함되도록 수소 또는 수분과 같은 불순물이 탈리되어 배기되는 것이 바람직하다. Therefore, at the time of film formation of the gate insulating layer 402 and insulating layer 407, impurities such as hydrogen or water such that the hydrogen, the hydroxyl group and moisture contained as little as possible is eliminated it is preferable that the exhaust gas. 또한, 기판(400)에 흡착되는 수소 또는 수분과 같은 불순물이 탈리 및 배기되도록, 게이트 절연층(402), 산화물 반도체층(403) 및 절연층(407)의 성막 전에 예비 가열을 행하는 것이 바람직하다. Further, it is preferable to perform the preheating of impurities such as hydrogen or water adsorbed on the substrate 400 so that the desorption and exhaust, prior to the film formation of the gate insulating layer 402, the oxide semiconductor layer 403 and the insulating layer 407 .

채널 형성 영역을 포함하는 산화물 반도체층(403)은 반도체 특성을 갖는 산화물 재료를 이용하여 형성되는 것이 바람직하다. The oxide semiconductor layer 403 including the channel formation region is preferably formed using an oxide material having semiconductor characteristics. 산화물 반도체층으로서는, 이하의 산화물 반도체막들 중 임의의 것이 사용될 수 있다: 4원계 금속 산화물인 In-Sn-Ga-Zn-O막; As the oxide semiconductor layer, the following oxides can be used any of the semiconductor film: quaternary metal oxides of In-Sn-Ga-Zn-O film; 3원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막; Ternary metal oxides of In-Ga-Zn-O film, the In-Sn-Zn-O film, the In-Al-Zn-O film, a Sn-Ga-Zn-O film, Al-Ga-Zn-O film, Al-Zn-O film-Sn; 2원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막 또는 In-Mg-O막; Binary metal oxide of In-Zn-O film, Sn-Zn-O film, Al-Zn-O film, Zn-Mg-O film, Sn-Mg-O-Mg-O film layer, or In; In-O막; In-O film; Sn-O막; Sn-O film; Zn-O막 등이 사용될 수 있다. Such as Zn-O film may be used. 산화물 반도체막은 SiO 2 을 포함할 수 있다. An oxide semiconductor film may include SiO 2.

산화물 반도체층으로서, InMO 3 (ZnO) m (m>0)으로 표기되는 박막을 이용할 수 있다. Oxide as a semiconductor layer, it is possible to use a thin film represented by InMO 3 (ZnO) m (m > 0). 여기에서, M은, Ga, Al, Mn 또는 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. Here, M is and represents one or more metal elements selected from Ga, Al, Mn or Co. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. For example, M may be a Ga, Ga and Al, Ga and Mn, Ga and Co. 그 조성식이 InMO 3 (ZnO) m (m>0)로 표기되는 산화물 반도체막에서, M으로서 적어도 Ga가 포함되는 산화물 반도체막이 상술한 In-Ga-Zn-O 산화물 반도체라 칭해지고, 그 박막이 In-Ga-Zn-O막이라 또한 칭해진다. The formula becomes the InMO 3 (ZnO) m (m > 0) in the oxide semiconductor film is referred to as, at least the oxide semiconductor film is referred to as an In-Ga-ZnO oxide semiconductor described above that contain Ga as M, the thin film is as Ga-Zn-O film-In addition, it is referred to.

도 40은, 산화물 반도체를 이용한 백 게이트 전극을 갖는 듀얼 게이트형의 박막 트랜지스터의 종단면도이다. 40 is a longitudinal cross-sectional view of the transistor of the dual gate type also having a back gate electrode using an oxide semiconductor. 게이트 전극(GE1) 위로 게이트 절연막(GI)을 사이에 개재하여 산화물 반도체층(OS)이 설치되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 설치된다. The top gate electrode (GE1) is interposed between the gate insulating film (GI) oxide semiconductor layer (OS) is provided, that is disposed over the source electrode (S) and a drain electrode (D). 소스 전극(S) 및 드레인 전극(D)을 덮도록 절연층이 설치된다. An insulating layer is provided so as to cover the source electrode (S) and a drain electrode (D). 절연층 위에 게이트 전극(GE1)과 중첩하는 영역에 백 게이트 전극(GE2)이 설치된다. Insulating layer back gate electrode (GE2) in a region overlapping with the gate electrode (GE1) is provided over this.

도 41은, 도 40에 나타낸 AA' 단면에 따른 에너지 밴드도(개략도)를 나타낸다. Figure 41 shows a (schematic view) showing an energy band according to the AA 'cross section shown in Figure 40. 도 41에서 검은 도트(●)는 전자를 나타내고, 흰 원은 정공을 나타낸다. Black dots in Fig. 41 (●) represents the electron, a white circle indicates a hole. 도 41은 드레인 전극에 플러스의 전압(V D >0)이 인가되고, 게이트 전극에 전압이 인가되지 않을 경우(V G =0)(파선으로 나타냄)와, 드레인 전극에 플러스의 전압(V D >0)이 인가되고, 게이트 전극에 플러스의 전압(V G >0)이 인가되는 경우(실선으로 나타냄)를 나타낸다. Figure 41 is a voltage (V D> 0) of the positive applied to the drain electrode, when voltage is not applied to the gate electrode (V G = 0) (indicated by a broken line), and a voltage of the positive to the drain electrode (V D > 0) is applied, it shows a case in which the voltage of the positive electrode to the gate (V G> 0) is applied (indicated by the solid line). 게이트 전극에 전압을 인가하지 않는 경우에는 높은 포텐셜 장벽 때문에 전극으로부터 산화물 반도체측에 캐리어(전자)가 주입되지 않고, 이는 전류가 흐르지 않는 오프 상태로 귀결된다. If no voltage is applied to the gate electrode without the carriers (electrons) to the oxide semiconductor electrode side from the injection due to the high potential barrier, which results in an off state and no current flows. 반대로, 게이트에 플러스의 전압이 인가되면 포텐셜 장벽이 저하되어, 전류가 흐르는 온 상태로 귀결된다. In contrast, when the gate voltage is applied to the plus the potential barrier is lowered, resulting in an on state in which a current flows.

도 42a 및 42b는, 도 40에 나타낸 BB' 단면에 따른 에너지 밴드도(개략도)이다. Figure 42a and 42b, is also an energy band (schematic view) of the BB 'cross section shown in Figure 40. 도 42a는, 게이트 전극(GE1)에 플러스의 전위(+V G )가 인가된 상태, 즉 박막 트랜지스터가 소스 전극과 드레인 전극 사이에 캐리어(전자)가 흐르는 온 상태에 있는 상태를 나타내고 있다. Figure 42a is, the potential of the positive to the gate electrode (GE1) (+ V G) is applied to the state, that is a thin film transistor showing a state in the on-state flowing a carrier (e) between the source electrode and the drain electrode. 도 42b는, 게이트 전극(GE1)에 마이너스의 전위(-V G )가 인가된 상태, 즉 박막 트랜지스터가 오프 상태(소수 캐리어는 흐르지 않는 상태)인 상태를 나타낸다. Figure 42b is a gate electrode (GE1), the potential of the negative (-V G) to the applying state, i.e. the state of thin film transistors OFF indicates a state (minority carrier does not flow state).

도 43은, 진공 준위와 금속의 일함수(φ M ) 사이의 관계와, 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 나타낸다. Figure 43 shows a relationship between a vacuum level and the work function of the metal (φ M) related to, the electron affinity of the vacuum level and an oxide semiconductor (χ) between.

상온에 있어서, 금속 중의 전자는 축퇴되고, 페르미(Fermi) 준위는 전도대 내에 위치한다. In the room temperature, electrons are degenerate in the metal, the Fermi (Fermi) level is located within the conduction band. 종래의 산화물 반도체는 n형이며, 그 페르미 준위(E F )는, 밴드갭 중앙의 진성 페르미 준위(E i )로부터 떨어져서, 전도대에 더욱 근접하게 위치하고 있다. The conventional oxide semiconductor is n-type, the Fermi level (E F), the center of the bandgap the intrinsic Fermi level away from (E i), is located more closely to the conduction band. 또한, 산화물 반도체에 있어서 수소의 일부는 도너이고 산화물 반도체를 n형 반도체화시키는 하나의 요인인 것이 알려져 있다. In addition, a portion of the hydrogen donor is known that in an oxide semiconductor n-type semiconductor solidifying a factor in the oxide semiconductor.

반대로, 본 발명에 따른 산화물 반도체는, n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화하는 것에 의해 얻어진 진성(i형) 또는 실질적으로 진성인 산화물 반도체막이다. On the other hand, an oxide semiconductor according to the present invention, n-type to remove the impurities in the hydrogen from the oxide semiconductor, and so that they do not contain all of the impurities other than the main component of the oxide semiconductor highly purified as an intrinsic (i-type) or substantially intrinsic, obtained by the the oxide is a semiconductor film. 즉, 본 발명에 따른 산화물 반도체는 불순물을 첨가하는 것이 아니라 수소, 물, 수산기 또는 수소화물과 같은 불순물을 가능한 한 제거함으로써 얻어진 고순도화된 진성 산화물 반도체막에 가까운 산화물 반도체막 또는 고순도화된 진성(i형) 산화물 반도체막이다. That is, an oxide semiconductor according to the present invention, the rather than addition of the impurities hydrogen, water, a hydroxyl group or a hydride, and an oxide semiconductor film or a high-purity close to the highly purified intrinsic oxide semiconductor film obtained by removing as much as possible the same impurity Chemistry intrinsic ( i-type) is an oxide semiconductor film. 이러한 방식으로, 페르미 준위(E F )는 진성 페르미 준위(Ei)와 같은 준위에 있을 수 있다. In this manner, the Fermi level (E F) may be in the same level as the intrinsic Fermi level (Ei).

그 밴드갭(E g )이 3.15eV인 경우에 산화물 반도체의 전자 친화력(χ)은 4.3eV라 한다. Electron affinity (χ) of the oxide semiconductor in the case that the band gap (E g) is 3.15eV is referred to 4.3eV. 소스 전극 및 드레인 전극에 함유되는 티타늄(Ti)의 일함수는, 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. The work function of titanium (Ti) contained in the source and drain electrodes is substantially the same as the electron affinity (χ) of the oxide semiconductor. 이 경우, 금속 및 산화물 반도체 사이의 계면에, 전자에 대한 쇼트키형 장벽은 형성되지 않는다. In this case, the interface between the metal and the oxide semiconductor is not formed is a short key type barrier for electrons.

이 경우에, 전자는, 도 42a에서 나타낸 바와 같이, 게이트 절연막과 고순도 산화물 반도체 사이의 계면에서 산화물 반도체측의 에너지적으로 안정된 최저부를 따라 이동한다. In this case, the electrons are moved along, as shown in Figure 42a, at the interface between the gate insulating film and the highly purified oxide semiconductor oxide semiconductor side as the lowest portion of the energetically stable.

도 42b에서, 게이트 전극(GE1)에 마이너스의 전위가 인가되면, 소수 캐리어인 정공의 개수는 실질적으로 제로이기 때문에; In Figure 42b, when applying a potential of the negative electrode to the gate (GE1), the number of the minority carriers are holes since substantially zero; 전류값은 가능한 한 제로에 근접한 값이 된다. Current value becomes a value close to a zero as possible.

예를 들면, 박막 트랜지스터가 채널 폭 W가 1×10 4 ㎛, 채널 길이가 3㎛인 채널을 갖는 경우에도, 오프 상태 전류가 10 -13 A 이하이며, 0.1V/dec.(게이트 절연막 두께: 100nm)의 서브임계값(subthreshold value)(S 값)이 얻어질 수 있다. For example, the thin film transistor is the channel width W is 1 × 10 4 ㎛, even when the channel length of the channel having a 3㎛, the off-state current is less than 10 -13 A, 0.1V / dec (gate insulating film thickness: the sub-threshold value (subthreshold value) (S value) of 100nm) can be obtained.

상술한 바와 같이, 산화물 반도체의 주성분 이외의 불순물이 가능한 한 적게 포함되도록 산화물 반도체가 고순도화되어, 박막 트랜지스터의 양호한 동작이 달성될 수 있다. As described above, the oxide semiconductor is highly purified so that it contains as few impurities other than the main component of the oxide semiconductor as possible, the good operation of a thin film transistor can be achieved.

박막 트랜지스터(470)로서 단일 게이트 박막 트랜지스터를 이용하여 설명되었지만, 필요에 따라 채널 형성 영역을 복수개 갖는 멀티 게이트 박막 트랜지스터가 형성될 수 있다. A thin film transistor 470 has been described using a single-gate thin film transistor, a multi-gate thin film transistor having a plurality of channel formation regions may be formed as needed.

본 실시형태에서는, 산화물 반도체층(403)으로서, In-Ga-Zn-O를 포함하는 반도체막을 이용한다. In this embodiment, an oxide is used as a semiconductor layer 403, a semiconductor film containing In-Ga-Zn-O.

도 1a 내지 도 1d는, 도 2a 및 도 2b에 나타내는 박막 트랜지스터(470)의 제작 공정을 나타내는 단면도이다. Figure 1a to 1d are cross-sectional views showing the manufacturing steps of the thin film transistor 470 shown in Fig. 2a and 2b.

도 1a에 있어서, 절연 표면을 갖는 기판인 기판(400) 위로 게이트 전극층(401)을 설치한다. In Figure 1a, the top substrate 400, a substrate having an insulating surface and install the gate electrode layer 401. The 형성된 게이트 전극층의 단부는, 그 위에 적층되는 게이트 절연층과의 피복성이 향상될 수 있으므로 테이퍼 형상을 갖는다. End of the gate electrode layer is formed, and has a tapered shape, because the coverage of the gate insulating layer to be stacked thereon can be improved. 또한, 레지스트 마스크가 잉크젯법으로 형성될 수도 있다. In addition, a resist mask may be formed by the inkjet method. 레지스트 마스크를 잉크젯법으로 형성하는 것은 포토마스크를 필요로 하지 않으므로, 제작 비용을 절감할 수 있다. The formation of a resist mask by the inkjet method does not require a photomask, it is possible to reduce the manufacturing cost.

절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 특별한 제한은 없지만, 적어도 후에 수행되는 가열 처리에 견디기에 충분한 내열성을 갖고 있는 것이 필요하다. There is no specific limitation on the substrate that can be used as a substrate 400 having an insulating surface, but, it is necessary to have sufficient heat resistance to withstand the heat treatment is performed after at least. 예를 들어, 바륨보로실리케이트 글래스, 알루미노보로실리케이트 글래스 등을 이용하여 형성된 글래스 기판을 이용할 수 있다. For example, it is possible to use a glass substrate formed by using a silicate glass such as silicate glass, aluminosilicate novo as barium beam.

글래스 기판이 사용되고, 후에 수행되는 가열 처리의 온도가 높을 경우에는, 그 변형점(strain point)이 730℃ 이상인 글래스 기판을 이용하는 것이 바람직하다. If higher the temperature of the heat treatment is carried out a glass substrate is used, and after, it is preferable to use the glass substrate than the strain point (strain point) is 730 ℃. 글래스 기판으로서, 예를 들면, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 바륨보로실리케이트 글래스와 같은 글래스 재료가 이용된다. As a glass substrate, for example, aluminosilicate glass, a glass material such as silicate glass, silicate glass, barium aluminum beam by Novo is used. 또한, 산화붕소와 비교해서 산화바륨(BaO)을 많이 함유시키는 것으로, 보다 실용적인 내열 글래스 기판이 얻어진다. Further, as compared with that of boron oxide containing a large amount of barium oxide (BaO), to obtain a more practical heat-resistant glass substrate. 이 때문에, B 2 O 3 보다 BaO의 양이 많도록 B 2 O 3 Accordingly, B 2 O 3 so that many more the amount of BaO B 2 O 3 및 BaO를 함유하는 글래스 기판을 이용하는 것이 바람직하다. And it is preferred to use a glass substrate containing BaO.

또한, 상술한 글래스 기판으로서, 세라믹 기판, 석영 기판 또는 사파이어 기판과 같은 절연체를 이용하여 형성된 기판을 이용할 수 있다. Further, as the above-described glass substrate, it is possible to use a substrate formed using an insulator such as a ceramic substrate, a quartz substrate or a sapphire substrate. 대안적으로, 결정화된 글래스 등을 이용할 수 있다. Alternatively, crystallized glass or the like can be used. 또한 대안적으로, 플라스틱 기판 등도 적절히 이용할 수 있다. Also, alternatively, it can be appropriately used also plastic substrates.

하지막으로서의 역할을 하는 절연막이 기판(400)과 게이트 전극층(401) 사이에 설치될 수 있다. Not an insulating film which serves as a film may be provided between the substrate 400 and the gate electrode layer 401. The 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 및 산화질화실리콘막 중 하나 이상을 이용하여 단일층 구조 또는 적층 구조로 형성될 수 있다. No film, has a function of preventing diffusion of impurity elements from the substrate 400, a single-layer structure or a stacked structure using a silicon nitride film, a silicon oxide film, a nitrided silicon oxide film, and one or more of the silicon oxynitride film It may be formed from a.

게이트 전극층(401)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐과 같은 금속 재료 또는 이들 재료 중 임의의 것을 주성분으로 포함하는 합금 재료를 이용하여 단층 또는 적층으로 형성할 수 있다. The gate electrode layer 401, molybdenum, be formed from titanium, chromium, tantalum, tungsten, aluminum, copper, neodymium, metallic materials, such as scandium or a single layer or a laminate using the alloy material containing as a main component any that of these materials can.

예를 들면, 게이트 전극층(401)의 2층의 구조로서, 이하의 구조가 바람직하다: 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 몰리브덴층을 적층한 2층 구조, 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 및 질화티타늄층과 몰리브덴층의 2층 구조. For example, as the structure of the second layer of the gate electrode layer 401, the following structure is preferable: on the aluminum layer, a molybdenum layer is by laminating a molybdenum layer on the stacked two-layer structure, the copper layer two-layer structure, on the copper layer a titanium nitride layer or a tantalum nitride layer stacked two-layer structure, and a two-layer structure of a titanium nitride layer and a molybdenum layer. 3층의 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조가 바람직하다. As the structure of three layers, a laminated structure of a tungsten layer or a tungsten nitride layer, an alloy of aluminum and silicon or aluminum and the titanium of the alloy layer, and a titanium nitride layer or a titanium layer is preferable. 또한, 투광성을 갖는 도전막을 이용해서 게이트 전극층을 형성할 수 있다. In addition, it is possible to form the gate electrode layer by using a conductive film having a light transmitting property. 투광성을 갖는 도전막의 예로서는, 투광성 도전성 산화물 등을 들 수 있다. Examples conductive film having a light transmitting property, there may be mentioned a light transmitting conductive oxide and the like.

다음으로, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다. Next, a gate electrode layer 401, the gate insulating layer 402 is over.

게이트 절연층(402)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 및 산화하프늄층 중 임의의 것을 단층 구조 또는 적층 구조로 형성할 수 있다. A gate insulating layer 402, for example by plasma CVD or sputtering, the silicon layer, silicon nitride oxide, silicon nitride, nitrided silicon oxide layer, an aluminum layer, an aluminum nitride layer, oxynitride layer of aluminum oxide, nitride oxide any of the aluminum layer, and the hafnium oxide layer can be formed of a single layer structure or a lamination structure. 게이트 절연층(402) 중에 수소가 다량으로 함유되지 않도록 하는 것이 바람직하다. The gate insulation layer 402 is desirable to ensure that the hydrogen is not contained in a large amount. 스퍼터링법에 의해 산화실리콘막을 성막하는 경우에는, 타깃으로서 실리콘 타깃 또는 석영 타깃을 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용한다. When the silicon oxide film is formed by the sputtering method, the target, and using silicon or quartz target as a target and uses a mixture gas of oxygen or oxygen and argon as a sputtering gas.

게이트 절연층(402)은, 게이트 전극층(401)측으로부터 질화실리콘층과 산화실리콘층을 적층한 구조를 가질 수도 있다. A gate insulating layer 402 may have a laminated structure of the silicon nitride layer and the silicon oxide layer from the gate electrode layer 401 side. 예를 들면, 제 1 게이트 절연층으로서 스퍼터링법에 의해 두께 50nm 이상 200nm 이하의 질화실리콘층(SiN y (y>0))을 형성하고, 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 두께 5nm 이상 300nm 이하의 산화실리콘층(SiO x (x>0))을 적층하여, 두께 100nm의 게이트 절연층이 형성된다. For example, the silicon nitride layer of 50nm over 200nm or less thickness by a sputtering method as a first gate insulating layer (SiN y (y> 0) ) in the formation, and the thickness as a second gate insulating layer on the first gate insulating layer 5nm by laminating a silicon layer (SiO x (x> 0) ) oxide of at least 300nm or less, it is formed with a gate insulation layer of 100nm thickness. 게이트 절연층(402)의 두께는, 박막 트랜지스터에 요구되는 특성에 따라 적절히 설정될 수 있으며, 대략 350nm 내지 400nm일 수 있다. The thickness of the gate insulating layer 402 may be appropriately set in accordance with the properties required for the thin film transistor, and may be about 350nm to about 400nm.

또한, 게이트 절연층(402), 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 적게 포함되도록, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극층(401)이 형성된 기판(400), 또는 게이트 절연층(402)까지 적층된 기판(400)이 예비 가열되어, 기판(400)에 부착된 수소 및 수분과 같은 불순물이 탈리되어 배기되는 것이 바람직하다. The gate insulating layer 402, the oxide as a pretreatment of hydrogen, hydroxyl and one, so that it contains less film-forming water is possible in the semiconductor film, from the preheating chamber of the sputter equipment is the gate electrode layer 401. The substrate 400 is formed, or a gate insulating layer of the substrate 400 is stacked to 402, it is pre-heated, the impurities such as hydrogen and moisture adhered to the substrate 400 to be eliminated is the exhaust is preferred. 또한, 배기 수단으로서, 크라이오 펌프가 예비 가열실에 설치되는 것이 바람직하다. Further, as the exhaust means, the cryo pump is preferably provided in the preheating chamber. 또한, 이 예비 가열 처리는 몇몇 경우에 생략할 수도 있다. Moreover, the preliminary heating process may be omitted in some cases. 또한, 이 예비 가열은, 절연층(407)의 성막 전에, 소스 전극층(405a) 및 드레인 전극층(405b)까지 적층된 기판(400)에도 마찬가지로 행할 수 있다. In addition, the pre-heated, before the deposition of the insulating layer 407 can be performed similarly in the source electrode (405a) and a drain electrode layer are laminated to the substrate (405b) (400).

다음으로, 게이트 절연층(402) 위에, 두께 2nm 이상 200nm 이하의 산화물 반도체막을 형성한다. Next, on the gate insulating layer 402, to form an oxide semiconductor film with a thickness of 2nm or less than 200nm.

또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링에 의해 게이트 절연층(402)의 표면의 먼지를 제거하는 것이 바람직하다. Also, before the oxide semiconductor film is deposited by sputtering, it is preferred to introduce the argon gas to remove the dust from the surface of the gate insulation layer 402 by the reverse-sputtering for generating plasma. 역 스퍼터링은, 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용해서 전압을 인가해서 기판 부근에 플라즈마가 생성되어 표면을 개질하는 방법을 지칭한다. Reverse sputtering, without applying voltage to a target side, using a RF power to the substrate side in an argon atmosphere by applying a voltage to the plasma is generated in the vicinity of the substrate refers to a method for modifying the surface. 또한, 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다. Further, instead of the argon atmosphere, it is possible to use a nitrogen atmosphere, a helium atmosphere, an oxygen atmosphere or the like.

산화물 반도체막은 스퍼터링법에 의해 성막된다. Oxide is formed by the semiconductor film sputtering. 산화물 반도체막으로서 이하의 산화물 반도체막 중 임의의 것이 이용될 수 있다: 4원계 금속 산화물인 In-Sn-Ga-Zn-O막; Oxide is any of the following oxide semiconductor film as a semiconductor film may be used: quaternary metal oxides of In-Sn-Ga-Zn-O film; 3원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O계; Ternary metal oxides of In-Ga-Zn-O film, the In-Sn-Zn-O film, the In-Al-Zn-O film, a Sn-Ga-Zn-O film, Al-Ga-Zn-O film, Al-Zn-O-based-Sn; 이원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막; Binary metal oxide of In-Zn-O film, Sn-Zn-O film, Al-Zn-O film, Zn-Mg-O film, Sn-Mg-O film, In-Mg-O film; In-O막; In-O film; Sn-O막; Sn-O film; Zn-O막 등. Zn-O film and the like. 본 실시형태에서는, 산화물 반도체막을 In-Ga-Zn-O계의 산화물 반도체 성막용 타깃을 이용해서 스퍼터링법에 의해 성막한다. In the present embodiment, by using an oxide semiconductor film-Ga-Zn-O-based In the oxide target for the deposition of the semiconductor is deposited by sputtering. 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 스퍼터링법에 의해 형성될 수 있다. An oxide semiconductor film, a rare gas (typically argon) atmosphere, an oxygen atmosphere or a rare gas may be formed by a sputtering method under (typically argon) and oxygen atmosphere. 스퍼터링법을 이용할 경우, SiO 2 를 2중량% 이상 10중량% 이하 포함하는 타깃이 성막에 이용될 수 있다. When using a sputtering method, a target containing not more than 2 wt.% SiO 2 more than 10% by weight it can be used for film formation.

산화물 반도체막을 성막할 때에 이용되는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 단위 "ppm" 또는 "ppb"로 불순물 농도 레벨이 나타내어지는 정도까지 감소된 고순도 가스를 이용하는 것이 바람직하다. Oxide sputtering gas used when film forming a semiconductor film, it is preferable to use the hydrogen, impurities such as water, a hydroxyl group or a hydride, the unit "ppm" or a high-purity gas reduced to the extent that the impurity concentration level indicated by the "ppb" .

산화물 반도체막을 스퍼터링법으로 형성하기 위한 타깃으로서, 산화아연을 주성분으로 함유하는 금속 산화물의 타깃을 이용할 수 있다. As a target for forming the oxide semiconductor film by a sputtering method, it is possible to use a target of a metal oxide containing as a main component of zinc oxide. 금속 산화물의 타깃의 다른 예로서는, In, Ga, 및 Zn을 함유하는 산화물 반도체 성막용 타깃(조성비로서, In 2 O 3 :Ga 2 O 3 :ZnO=1:1:1 [몰비], In:Ga:Zn=1:1:0.5 [원자비])을 이용할 수 있다. Examples other of the metal oxide target, In, Ga, and an oxide semiconductor film-forming target (compositional ratio for containing Zn, In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 1 [ molar ratio], In: Ga : Zn = 1: 1: 0.5 may be used [atomic ratio]). In, Ga, 및 Zn을 함유하는 산화물 반도체 성막용 타깃으로서, In:Ga:Zn=1:1:1 [원자비] 또는 In:Ga:Zn=1:1:2 [원자비]의 조성비를 갖는 타깃을 이용할 수 있다. An oxide target for a semiconductor film formation containing In, Ga, and Zn, In: Ga: Zn = 1: 1: The composition ratio of 2 [atomic ratio]: 1 [atomic ratio] or In: Ga: Zn = 1: 1 a target which may be used. 산화물 반도체 성막용 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. The filling factor of the oxide target for semiconductor film deposition is at least 90% up to 100%, preferably 95% or more to 99.9% or less. 충전율이 높은 산화물 반도체 성막용 타깃을 이용함으로써, 성막된 산화물 반도체막은 치밀한 막으로 된다. By using the charge rate is high oxide semiconductor target for film formation, and as the film forming the oxide semiconductor film is a dense film.

감압 상태로 유지된 처리실 내에 기판이 유지되고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 설정한다. The substrate is held within a processing chamber maintained at a reduced pressure, and the substrate temperature being above 100 ℃ below 600 ℃, preferably not more than 400 ℃ than 200 ℃. 기판을 가열하면서 성막하는 것에 의해, 성막된 산화물 반도체막에 함유되는 불순물 농도를 저감시킬 수 있다. By deposition while heating the substrate, it is possible to reduce the impurity concentration contained in the formed oxide semiconductor film. 또한, 스퍼터링에 의한 손상이 경감될 수 있다. In addition, a damage due to sputtering can be reduced. 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타깃으로서 이용하여 기판(400) 위에 산화물 반도체막을 성막한다. With the removal of the residual water within the chamber introducing a sputtering gas is hydrogen and the water is removed, and by using a metal oxide as a target and the film forming the oxide semiconductor film on the substrate 400. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. In order to remove the residual water in the treatment chamber, it is preferred to use a vacuum pump of the absorption type. 예를 들면, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. For example, it is preferable to use the cryopump, ion pump, or a titanium standing decimation pump assembly. 또한, 배기 수단은 콜드 트랩에 제공된 터보 펌프일 수 있다. Also, the exhaust means may be a turbo pump is provided in the cold trap. 크라이오 펌프를 이용해서 배기된 성막실로부터, 예를 들면, 수소 원자, 물(H 2 O)과 같은 수소 원자를 함유하는 화합물(보다 바람직하게는, 탄소 원자도 함유하는 화합물) 등이 배기되어; From to exhaust the deposition chamber using a cryopump, for example, (preferably, a compound that also contains a carbon atom more) such as is exhaust compound containing hydrogen atoms such as hydrogen, water (H 2 O) .; 성막실에서 성막된 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다. It is possible to reduce the concentration of impurities contained in the oxide semiconductor film formed in the deposition chamber.

산화물 반도체막을 성막하는 경우, (산화물 반도체막을 성막하는 처리실은 물론 포함하고) 산화물 반도체막에 접하는 막, 및 산화물 반도체막의 성막 전후의 공정에 있어서, 처리실 내에 잔류하는 수분이 불순물로서 혼입되는 것을 방지하도록, 크라이오 펌프와 같은 배기 수단을 이용하는 것이 바람직하다. In the oxide when depositing the semiconductor film, the film, and an oxide process before and after the semiconductor film formation in contact with the (oxide semiconductor processing chamber, as well as containing and depositing a film), an oxide semiconductor film, so as to prevent the water remaining in the processing chamber to be incorporated as an impurity , it is preferable to use the exhaust means, such as a cryopump.

성막 조건의 일례로서, 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량비율 100%) 분위기하의 조건을 들 수 있다. As an example of the film forming conditions, there may be mentioned the distance to 100mm, pressure 0.6Pa, a direct current (DC) power 0.5kW, under conditions of oxygen (oxygen flow rate ratio of 100%) of the atmosphere between the substrate and target. 펄스 직류(DC) 전원을 이용하면, 분말형 물질(입자 또는 먼지라고도 칭함)이 경감될 수 있고, 막두께가 균일하게 될 수 있으므로 바람직하다. With a pulse direct current (DC) power, and the powdery material (also referred to as particles or dust) can be reduced, it is preferable because the film thickness can be made uniform. 산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하의 두께이다. Preferably an oxide semiconductor film is a thickness of 30nm or less than 5nm. 적절한 두께는 이용되는 산화물 반도체 재료에 따르므로, 두께는 재료에 따라서 적절히 결정될 수 있다. Since the proper thickness to follow the oxide semiconductor material is used, the thickness may be appropriately determined depending on the material.

스퍼터링법의 예들은 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법, DC 스퍼터링법, 및 펄스 방식으로 바이어스를 부여하는 펄스 DC 스퍼터링법을 포함한다. Examples of a sputtering method include an RF sputtering method using a high frequency power source, a DC sputtering method, DC pulse sputtering method and a pulse that gives a bias to a sputtering power supply for. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다. RF sputtering method is mainly used in the case of forming the insulating film, DC sputtering method is used mainly in the case of forming a metal film.

또한, 재료가 다른 타깃을 복수개 설치할 수 있는 다원 스퍼터링 장치도 있다. There is also a multi sputtering apparatus that can install a plurality of different target materials. 다원 스퍼터링 장치는, 동일 챔버에서 다른 재료의 막을 형성 및 적층할 수 있거나, 동일 챔버에서 복수 종류의 재료의 막이 동시에 방전되어 성막될 수도 있다. Multi sputtering apparatus, or may be formed and stacked in the same chamber, a film of other material, is a film of plural kinds of the material discharged at the same time in the same chamber may be deposited.

대안적으로, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 이용될 수 있다. Alternatively, a sputtering device using an ECR sputtering method using a plasma was generated by using a sputtering apparatus or a microwave without using glow discharge using a magnetron sputtering apparatus comprising a magnet within the chamber may be used.

또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 서로 화학 반응시켜 그들의 화합물 박막을 형성하는 반응성 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법이 이용될 수 있다. Further, as a film formation method using a sputtering method, a reactive sputtering method, which were reacted with each other chemicals to the target substance and a sputtering gas component during the film formation to form their compound thin film or the bias sputtering method of applying a voltage to the substrate during deposition it can be used .

다음으로, 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(430)으로 가공한다(도 1a 참조). Next, processing by, the oxide semiconductor layer 430 of the island-shaped oxide semiconductor film by a photolithography process (see FIG. 1a). 섬 형상의 산화물 반도체층(430)을 형성하기 위한 레지스트 마스크를 잉크젯법을 이용하여 형성할 수 있다. A resist mask for forming the oxide semiconductor layer 430 in an island shape can be formed by an ink-jet process. 레지스트 마스크를 잉크젯법으로 형성하는 것은 포토마스크를 필요로 하지 않으므로 제작 비용을 절감할 수 있다. The formation of a resist mask by the inkjet method does not require a photomask, it is possible to reduce the manufacturing cost.

또한, 산화물 반도체막의 에칭은, 습식 에칭에 한정되지 않고 건식 에칭일 수도 있다. Further, the oxide semiconductor film is etched, and may be dry etching, without being limited to wet etching.

원하는 형상으로 재료가 에칭될 수 있도록, 재료에 따른 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다. So that the material in the desired shape can be etched, and appropriately adjusting the etching conditions (etching solution, etching time, temperature, etc.) of the material.

게이트 절연층(402)에 콘택트 홀을 형성하는 경우, 그 공정은 산화물 반도체층(430)의 형성시에 행할 수 있다. Forming a contact hole in the gate insulating layer 402, the step can be carried out in the formation of the oxide semiconductor layer 430.

다음으로, 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체층(430)에 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 200℃ 내지 700℃(또는, 기판의 변형점), 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리이며, 제 1 가열 처리라고도 칭함)를 행한다. Next, hydrogen, moisture, in order to reduce impurities such as a hydroxyl group or a hydride, a nitrogen atmosphere, the oxide semiconductor layer 430, or a noble gas (e.g., argon, helium) with the inert gas atmosphere, or a reduced pressure under the same 200 ℃ to 700 ℃ (or, the strain point of the substrate), preferably from preferably heat-treated in 450 ℃ to 700 ℃ than 350 ℃ to 700 ℃, (a heat treatment for dehydration or dehydrogenation, the first heat It performs a process also called). 따라서, 산화물 반도체층에 함유된 수분을 저감시킨다. Thus, thereby reducing the moisture contained in the oxide semiconductor layer.

다음으로, 산화물 반도체층을 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각한다. Next, the cooling of the oxide semiconductor layer in an oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of below -40 ℃ dew point or less, more preferably -50 ℃) atmosphere. 이러한 방식으로, 고순도화된 i형(진성) 산화물 반도체층이 얻어진다. In this way, the highly purified i-type (intrinsic) oxide semiconductor layer can be obtained. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체막이 얻어진다. Thus, it is obtained in the electrically highly purified oxide semiconductor film of i-type (intrinsic). 이러한 방식으로, 산화물 반도체층(403)을 형성한다(도 1b 참조). And in this way, formation of the oxide semiconductor layer 403 (see Fig. 1b).

제 1 원리 계산에 의해 산화물 반도체(IGZO) 표면에 대한 산소의 흡착 에너지가 계산된다. The adsorption energy of oxygen is calculated on the oxide semiconductor (IGZO) surface by the first principle calculation. 또한, 제 1 원리 계산을 위해 Accelrys Software Inc.에서 제작된 제 1 원리 계산 소프트웨어인 CASTEP를 이용했다. Moreover, the said use of the first principle calculation software manufactured by Accelrys Software Inc. CASTEP for first principles calculations. 흡착 에너지(E ad )는, O 2 과 IGZO의 내부 에너지(E(O 2 )+E(IGZO))의 합으로부터 O 2 가 흡착된 IGZO의 내부에너지를 감산함으로써 결정되며, 즉, 흡착 에너지(E ad )는 E ad =(E(O 2 )+E(IGZO))-E(O 2 가 흡착한 IGZO)로 정의된다. Adsorption energy (E ad) is, O 2, and the internal energy of IGZO (E (O 2) + E (IGZO)) is determined by subtracting the internal energy of the O IGZO 2 was adsorbed from the sum of, that is, absorption of energy ( E ad) is E ad = (E (O 2 ) + E (IGZO)) - is defined as E (O IGZO) a divalent adsorption. 계산의 결과는, 산소의 흡착은 발열 반응이며, 그 발열 에너지는 1.46eV인 것을 나타낸다. Results of the calculation, the absorption of oxygen is an exothermic reaction, the heat energy represents that the 1.46eV.

수소 분자가 존재하면, 산소 분자와 수소 분자 사이의 산화 반응, 즉 "2H 2 +O 2 ->2H 2 O"로 표현되는 산화 반응이 탈수화 또는 탈수소화를 위한 가열 처리에 의해 발생할 수 있다. When the molecular hydrogen is present, the oxidation reaction between oxygen molecules and hydrogen molecules, that is - there oxidation reaction expressed by "2H 2 + O 2> 2H 2 O" is caused by the heat treatment for dehydration or dehydrogenation. 산소의 흡착에 의해 얻어진 에너지가 산화 반응에 이용되어, 산화 반응이 발생하면, H 2 는 IGZO에서 나올 수 없고 IGZO 내에 남을 수 있다. The energy obtained by the adsorption of oxygen is used for oxidation reaction, when the oxidation reaction occurs, H 2 can not get out of IGZO can be left in the IGZO. 따라서, IGZO에 대하여 충분한 탈수화 또는 탈수소화 처리를 행할 수 없다. Therefore, it can not perform a sufficient dehydration or dehydrogenation process on the IGZO.

따라서, 물을 생성하는 반응을 방지하기 위해, 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 행함으로써 산화물 반도체층의 탈수화 또는 탈수소화 처리를 행하고, 산소, 또는 대기(바람직하게는 노점 -40℃ 이하, 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각하고, 산화물 반도체의 주성분인 산소를 공급함으로써, 전기적으로 i형인 고순도화된 산화물 반도체층이 이와 같은 절차를 통해 형성되는 것이 바람직하다. Therefore, in order to prevent a reaction to produce water, nitrogen, or rare gas (e.g., argon, helium), and dehydration of the oxide semiconductor layer by performing the heating treatment under such an inert gas atmosphere or reduced pressure screen or dehydrogenation process is performed, oxygen, or air (having preferably a dew point of below -40 ℃ dew point or lower, preferably -50 ℃) by cooling in an atmosphere, and supplies the main component of the oxygen of the oxide semiconductor, electrically highly purified type i this localized oxide semiconductor layer may be formed through this procedure.

본 실시형태에서는, 가열 처리 장치의 일종인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에서 450℃에서 1시간의 가열 처리를 행하고, 산소 분위기하에서 냉각을 행한다. In this embodiment, subjected to a heat treatment of one hour at 450 ℃ in a nitrogen atmosphere with respect to the introduction of the substrate into an electric furnace which is a kind of heat treatment apparatus, and the oxide semiconductor layer is carried out the cooling under an oxygen atmosphere.

본 발명의 특징은 산화물 반도체층에 대하여, 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 탈수화 또는 탈수소화 처리를 위한 가열 처리를 행하고, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 산소를 공급하기 위한 냉각 공정을 행하는 것이다. Feature of the present invention with respect to the oxide semiconductor layer, a nitrogen atmosphere or a rare gas (e.g., argon, helium), and subjected to heat treatment for dehydration or dehydrogenation treatment in an inert gas atmosphere or reduced pressure, such as, an oxygen atmosphere, , oxygen and nitrogen, or air is performed a cooling step for supplying oxygen under (preferably having a dew point of the dew point below -40 ℃ or less, more preferably -50 ℃) atmosphere.

탈수화 또는 탈수소화 처리 및 산소 공급 처리에서, 산화물 반도체층(및 기판)의 온도 상태는, 승온 상태, 항온 상태, 강온 상태이다. In the dehydration or dehydrogenation treatment and the oxygen supply process, the temperature state of the oxide semiconductor layer (and the substrate) is a raised state, the regular temperature condition, the temperature decrease condition. 질소, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체로부터 산소, 산소 및 질소, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐)로의 가스(분위기)의 전환은 이하의 타이밍 중 임의의 것에서 전환될 수 있다: 산화물 반도체층의 온도가 일정 상태인 시간, 산화물 반도체층의 온도 하강이 개시되는 시간, 및 산화물 반도체층의 온도가 하강 상태인 시간. Nitrogen, or a noble gas to (e.g., argon, helium) and oxygen, oxygen and nitrogen, or air (preferably at a dew point and more preferably less than -40 ℃, having a dew point of less than -50 ℃) from the inert gas such as conversion of the gas (atmosphere), can be converted from any of the following timings: the temperature of the time the temperature of the oxide semiconductor layer which is a starting temperature fall of the time, the oxide semiconductor layer a certain state, and the oxide semiconductor layer falling state of time.

또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체와 같은 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 포함할 수 있다. The heat treatment apparatus is not limited to the electric furnace, by heat conduction or heat radiation from a heating element such as a resistance heating element, it may comprise a device for heating an object to be treated. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치와 같은 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. For example, it is possible to use an RTA (Rapid Thermal Anneal) device, such as a GRTA (Gas Rapid Thermal Anneal) device or LRTA (Lamp Rapid Thermal Anneal) device. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. LRTA apparatus is an apparatus for heating a halogen lamp, a metal halide lamp, a xenon arc lamp, carbon arc lamp, to be treated by radiation of light (electromagnetic wave) emitted from a lamp such as a high pressure sodium lamp or high pressure mercury lamp. GRTA 장치는 고온의 가스를 이용해서 가열 처리하는 장치이다. GRTA apparatus is an apparatus for heat treatment using a gas at a high temperature. 기체로서, 아르곤과 같은 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. As a gas, a rare gas, or an inert gas that does not react with the object to be treated by the heat treatment, such as nitrogen, such as argon, it is used.

예를 들면, 탈수화 또는 탈수소화를 위한 가열 처리는, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시키고, 거기에서 몇분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스로부터 빼내는 GRTA를 채용할 수 있다. For example, the dehydration or heating treatment for dehydrogenation is, move the substrate in an inert gas heated to a high temperature of 650 ℃ to 700 ℃ and, after heating for a few minutes there, the inert heated to a high temperature by moving the substrate It may employ a GRTA taking out from the gas. GRTA를 이용하면, 단시간에 고온 가열 처리를 달성할 수 있다. With GRTA, it can achieve high-temperature heat treatment in a short time.

또한, 탈수화 또는 탈수소화 처리를 위한 가열 처리에서, 질소, 또는 헬륨, 네온, 아르곤과 같은 불활성 기체에, 수소, 수분, 수산기 또는 수소화물과 같은 불순물이 함유되지 않는 것이 바람직하다. It is also preferable that in the heat treatment for dehydration or dehydrogenation treatment, nitrogen, or helium, neon, in an inert gas such as argon, that the impurities, such as hydrogen, water, a hydroxyl group or a hydride-free. 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 아르곤과 같은 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. Nitrogen being introduced into the heat treatment device, or helium, neon, the purity of a rare gas such as argon, 6N (99.9999%) or higher, preferably 7N (99.99999%) or higher (that is, 1ppm an impurity concentration lower, preferably 0.1 to the ppm or less) it is preferred.

여기에서, 산화물 반도체층(430)의 가열 처리의 일 형태로서, 전기로(601)를 이용한 가열 방법에 대해 도 3을 참조하여 설명한다. Here, as an oxide in the form of heat treatment of the semiconductor layer 430 will be described with reference to Figure 3 for a heating method using an electric (601).

도 3은, 전기로(601)의 개략도이다. 3 is a schematic view of the electric furnace (601). 챔버(602)의 외측에는 히터(603)가 설치되어 있고, 챔버(602)를 가열한다. Outside of the chamber 602 had a heater 603 is installed, to heat the chamber 602. 챔버(602) 내에는, 기판(604)을 탑재하는 발열체(605)가 설치되어 있다. Into the chamber 602, a heating element 605 is provided for mounting a substrate (604). 챔버(602)로/로부터 기판(604)이 반입/반출된다. Substrate 604 from a / the chamber 602 are carry in / out. 또한, 챔버(602)에는 가스 공급 수단(606) 및 배기 수단(607)이 설치되어 있다. In addition, the chamber 602 has a gas supply means 606 and the exhaust means 607 is provided. 가스 공급 수단(606)에 의해, 챔버(602)에 가스를 도입한다. By the gas supply means 606, and introduces the gas in the chamber 602. 배기 수단(607)은 챔버(602) 내를 배기하거나 챔버(602) 내를 감압한다. Exhaust means 607 is evacuated or reduced pressure in the chamber 602 to the chamber 602. 또한, 전기로(601)의 승온 특성은 0.1℃/min 이상 20℃/min 이하로 설정하는 것이 바람직하다. Also, it is preferable that temperature increase characteristic of the electric furnace (601) is set to not more than 0.1 ℃ / min over 20 ℃ / min. 전기로(601)의 강온 특성은 0.1℃/min 이상 15℃/min 이하로 설정하는 것이 바람직하다. The temperature decrease characteristic of the electric furnace (601) is preferably set in a range from 0.1 ℃ / min 15 ℃ / min.

가스 공급 수단(606)은, 가스 공급원(611a), 가스 공급원(611b), 압력 조정 밸브(612a), 압력 조정 밸브(612b), 정제기(613a), 정제기(613b), 매스 플로우 컨트롤러(614a), 매스 플로우 컨트롤러(614b), 스톱 밸브(615a) 및 스톱 밸브(615b)를 갖는다. Gas supply means 606, a gas source (611a), a gas source (611b), the pressure control valve (612a), the pressure control valve (612b), a purifier (613a), a purifier (613b), a mass flow controller (614a) and it has a mass flow controller (614b), a stop valve (615a) and the stop valve (615b). 본 실시형태에서는, 가스 공급원(611a, 611b)과 챔버(602) 사이에 정제기(613a, 613b)를 설치하는 것이 바람직하다. In this embodiment, it is preferable to provide a purifier (613a, 613b) between the gas source (611a, 611b) and the chamber (602). 정제기(613a) 및 정제기(613b)로, 가스 공급원(611a) 및 가스 공급원(611b)으로부터 챔버(602) 내에 도입되는 가스에서, 수소, 수분, 수산기 또는 수소화물과 같은 불순물이 정제기(613a) 및 정제기(613b)에 의해 제거되어, 챔버(602) 내로 수소, 수분, 수산기 또는 수소화물과 같은 불순물의 침입이 억제될 수 있다. A purifier (613a) and a purifier (613b), the gas source (611a) and the gas source in the gas introduced into the chamber 602 from (611b), the impurities such as hydrogen, water, a hydroxyl group or a hydride purifier (613a) and is removed by the purifier (613b), there is infiltration of impurities, such as hydrogen, water, a hydroxyl group or a hydride can be suppressed into the chamber 602. the

본 실시형태에서는, 가스 공급원(611a) 및 가스 공급원(611b)으로부터, 질소 또는 희가스를 챔버(602)에 도입하여, 챔버 내를 질소 또는 희가스 분위기로 설정한다. In the present embodiment, by introducing nitrogen or inert gas in the chamber 602 from a gas source (611a) and a gas source (611b),, it sets in the chamber with nitrogen or a noble gas atmosphere. 200℃ 내지 700℃(또는, 기판(604)의 변형점), 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃로 가열된 챔버(602)에 있어서, 기판(604) 위에 형성된 산화물 반도체층(430)을 가열함으로써, 산화물 반도체층(430)이 탈수화 또는 탈수소화될 수 있다. 200 ℃ to 700 ℃ in the (or a strain point of the substrate 604), preferably preferably from the chamber 602 and heated to 450 ℃ to 700 ℃ than 350 ℃ to 700 ℃,, on a substrate (604) by heating the formed oxide semiconductor layer 430, the oxide semiconductor layer 430 can be digested dehydration or dehydration.

대안적으로, 배기 수단에 의해 감압된 챔버(602)에 있어서, 200℃ 내지 700℃(또는 기판(604)의 변형점), 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃로 가열된다. Alternatively, in the chamber 602 reduced pressure by the exhaust means, 200 ℃ to 700 ℃ (or transformation point of the substrate 604), preferably from preferably from 450 ℃ to 700 than 350 ℃ to 700 ℃, It is heated to ℃. 이러한 챔버(602)에서, 기판(604) 위에 형성된 산화물 반도체층(430)을 가열함으로써, 산화물 반도체층(430)이 탈수화 또는 탈수소화될 수 있다. In this chamber 602, by heating the oxide semiconductor layer 430 formed on the substrate 604, the oxide semiconductor layer 430 can be digested dehydration or dehydration.

다음으로, 가스 공급원(611a)으로부터, 질소 또는 희가스를 챔버(602)에 도입하는 것을 멈추고, 히터를 오프 상태로 한다. Next, to stop the introduction of nitrogen or a rare gas from a gas source (611a) into the chamber 602, and the heater in the off state. 다음으로, 가스 공급원(611b)으로부터 산소, 또는 산소 및 질소 양자를 챔버(602) 내에 도입하고, 가열 장치의 챔버(602)를 서서히 냉각한다. Next, the introduction of oxygen, or both oxygen and nitrogen from a gas source (611b) into the chamber (602), and then slowly cooling the chamber 602 of the heating device. 즉, 챔버(602) 내를 산소 분위기로 설정해서 기판(604)을 서서히 냉각한다. That is, by setting the inside of the chamber 602 in an oxygen atmosphere and gradually cooling the substrate 604. 여기에서는, 가스 공급원(611b)으로부터 챔버(602) 내에 도입하는 산소가 물 및 수소와 같은 불순물을 함유하지 않는 것이 바람직하다. In this case, it is preferred that the oxygen being introduced into the chamber 602 from a gas source (611b) which does not contain impurities such as water and hydrogen. 또한, 가스 공급원(611b)으로부터 챔버(602) 내에 도입하는 산소의 순도를 6N(99.9999%) 이하, 바람직하게는 7N(99.99999%)(즉, 산소 중의 불순물 농도를 1ppm, 바람직하게는 0.1ppm) 이하로 하는 것이 바람직하다. Further, the purity of the oxygen 6N (99.9999%) or less, preferably 7N (99.99999%) (that is, the impurity concentration of the oxygen is 0.1ppm to 1ppm, preferably) it is introduced into the chamber 602 from a gas source (611b) not more than is desirable.

산소 분위기, 또는 산소 및 질소 분위기 대신에, 대기 분위기하에서 산화물 반도체층에 대해 냉각을 행할 수 있지만, 챔버(602) 내에 도입되는 대기에는, 물, 수소와 같은 불순물이 함유되지 않는 것이 바람직하며, 바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 갖는 초건조 에어가 사용된다. Instead of an oxygen atmosphere, or an oxygen and a nitrogen atmosphere, the oxide can be carried out at a cooling for the semiconductor layer, the air to be introduced into the chamber 602, it is desirable impurities, such as water, hydrogen is not contained, preferably under an air atmosphere Advantageously the dew point -40 ℃ or less, more preferably dry air having a dew point of below -50 ℃ seconds is used.

탈수화 또는 탈수소화하기 위해서 산화물 반도체층이 가열되고, 가열된 산화물 반도체층이 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각된다. Dehydration or the oxide semiconductor layer is heated in order to digest the dehydration, the heated oxide semiconductor layer is an oxygen atmosphere, oxygen and nitrogen, or air (preferably a dew point of -40 ℃ or less, more preferably a dew point of below -50 ℃ having a) is cooled in an atmosphere. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체층이 얻어진다. Therefore, in the electrically highly purified oxide semiconductor layer The i-type (intrinsic) is obtained. 이러한 방식으로, 산화물 반도체층(403)이 형성될 수 있다. In this way, the oxide semiconductor layer 403 can be formed.

또한, 챔버(602)를 가열하기 위한 히터를 오프하는 타이밍은, 질소 또는 희가스와, 산소 분위기, 산소 및 질소 분위기, 또는 대기 분위기 사이에서 전환하는 타이밍과 동일할 수 있다. In addition, the timing for turning off the heater for heating the chamber 602, may be equal to the timing of switching between a nitrogen or rare gas and an oxygen atmosphere, oxygen and nitrogen, or an air atmosphere. 전환이 탈수화 또는 탈수소화 처리 후에 행해지는 한, 히터를 오프하는 타이밍보다, 질소 또는 희가스와, 산소 분위기, 산소 및 질소 분위기, 또는 대기 분위기 사이에서 전환하는 타이밍이 빠를 수도 있고 느릴 수도 있다. After switching the dehydration or dehydrogenation treatment is carried out by, than the timing for turning off the heater, it may be faster and the slower the timing of switching between a nitrogen or rare gas and an oxygen atmosphere, oxygen and nitrogen, or an air atmosphere.

그 결과, 나중에 완성되는 박막 트랜지스터의 신뢰성을 높일 수 있다. As a result, it is possible to improve the reliability of the thin film transistor to be completed later.

또한, 감압하에서 가열 처리를 행하는 경우에는, 가열 처리 후에 챔버(602)에 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어) 분위기가 도입될 수 있고, 압력이 대기압으로 되돌아가서, 냉각이 행해질 수 있다. In addition, in the case of performing the heat treatment under reduced pressure is, after the heat treatment and the atmosphere chamber 602 in an oxygen atmosphere, oxygen and nitrogen, or air (second dry air) can be introduced, the pressure returns to the atmospheric pressure, cooling the It can be done.

또한, 가스 공급원(611b)으로부터 산소를 챔버(602)에 도입할 때, 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소의 한쪽 또는 양쪽을 챔버(602) 내에 도입할 수 있다. In addition, it can be introduced into the gas source to introduce oxygen from (611b) to the chamber (602), helium, neon, or argon as a rare gas or chamber 602 to one or both of such nitrogen.

가열 장치가 멀티 챔버 구조를 갖는 경우, 가열 처리와 냉각 처리를 다른 챔버에서 행할 수 있다. When the heating device having a multi-chamber structure, it is possible to perform the heat treatment and cooling process in the other chamber. 대표적으로는, 질소 또는 희가스로 충전되고, 200℃ 내지 700℃(또는 기판(604)의 변형점), 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃로 가열된 제 1 챔버에 있어서, 기판 위의 산화물 반도체층을 가열한다. Typically, it filled with nitrogen or a noble gas, 200 ℃ to (the strain point of the substrate or (604)) 700 ℃, preferably from 350 ℃ to 700 ℃, more preferably the first heated to 450 ℃ to 700 ℃ in the chamber, to heat the oxide semiconductor layer on the substrate. 다음으로, 질소 또는 희가스가 도입된 반송실을 거쳐, 산소, 산소 및 질소, 또는 대기(초건조 에어)로 충전된 제 2 챔버에, 가열 처리된 기판을 이동시키고, 냉각 처리를 행한다. Next, after the introduction of the transfer chamber is nitrogen or a noble gas, a second chamber filled with oxygen, oxygen and nitrogen, or air (second dry air), and moving the heated substrate, the cooling process is carried out. 이상의 공정에 의해, 스루풋을 향상시킬 수 있다. Through the above process, it is possible to improve the throughput.

또한, 산화물 반도체층의 탈수화 또는 탈수소화 처리를 위한 가열 처리 및 산소 공급 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. In addition, an oxide heat-treated and oxygen-supply treatment for dehydration or dehydrogenation treatment on the semiconductor layer may be performed on the oxide semiconductor film prior to processing into the oxide semiconductor layer in an island shape. 그 경우에는, 탈수화 또는 탈수소화 처리를 위한 가열 처리, 및 산소 공급 처리 후에, 처리 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다. In this case, after the heat treatment, and an oxygen supply treatment for dehydration or dehydrogenation process, taking out the substrate from the processing device, and it performs a photolithography process.

산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 갖는 가열 처리는, 이하의 타이밍 중 어느 것에서 수행될 수 있다: 산화물 반도체층 성막 후; Oxide dehydration, heat treatment has the effect of the dehydrogenation in the semiconductor layer may be performed in any of the following timings: after the oxide semiconductor layer film forming; 산화물 반도체층 위에 소스 전극 및 드레인 전극을 적층시킨 후. After stacking a source electrode and a drain electrode over the oxide semiconductor layer.

또한, 게이트 절연층(402)에 콘택트 홀을 형성하는 경우, 그 공정은 산화물 반도체층(430)에 탈수화 또는 탈수소화 처리를 행하기 전에 행할 수도 있고, 행한 후에 행할 수도 있다. In the case of forming a contact hole in the gate insulating layer 402, the process may be performed prior to the dehydration or dehydrogenation treatment on the oxide semiconductor layer 430 may be performed after performing.

다음으로, 게이트 절연층(402) 및 산화물 반도체층(403) 위에, 소스 전극층 및 드레인 전극층(소스 전극층과 드레인 전극층과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다. Next, on the gate insulating layer 402 and the oxide semiconductor layer 403, to form a conductive film in which a source electrode and a drain electrode (including a wiring formed in the same layer as the source electrode layer and a drain electrode layer). 도전막을 스퍼터링법이나 진공 증착법으로 형성할 수 있다. A conductive film can be formed by sputtering or vacuum vapor deposition. 소스 전극층 및 드레인 전극층(소스 전극층과 드레인 전극층과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 함유하는 합금, 상술한 원소 중 임의의 것을 함유하는 합금막 등을 들 수 있다. As the conductive film, the material having a source electrode and a drain electrode (including a wiring formed in the same layer as the source electrode layer and a drain electrode layer), an element selected from Al, Cr, Cu, Ta, Ti, Mo, W, or the above-mentioned element of the alloy, the aforementioned element including the components, and the like alloy film containing any of the. 또한, Al 또는 Cu와 같은 금속층의 한쪽 또는 양쪽에 Cr, Ta, Ti, Mo, W와 같은 내화성 금속층(refractory metal)을 적층시킬 수 있다. In addition, it is possible to laminate a refractory metal (refractory metal) such as Cr on one or both of the metal layer such as Al or Cu, Ta, Ti, Mo, W. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y와 같은 Al막에 발생되는 힐록(hillock)이나 위스커(whisker)의 발생을 방지하는 원소가 첨가되어 있는 Al 재료를 이용될 수 있어 내열성을 향상시킨다. In addition, be used for Al material which is an element for preventing the generation of a hillock (hillock) and whiskers (whisker) is generated in the Al film, such as Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y is added it can improve the heat resistance.

도전막은, 단층 구조를 가질 수도 있고 2층 이상의 적층 구조일 수도 있다. Conductive film may have a single layer structure and may be a two or more layer laminated structure. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 알루미늄막과, 티타늄막이 그 순서대로 적층되는 3층 구조 등을 들 수 있다. Examples of the aluminum film is a single layer structure containing silicon, a two-layer laminated film on a titanium aluminum film structure, a titanium film, an aluminum film and a titanium film is a three-layer structure laminated in that order.

대안적으로, 소스 전극층 및 드레인 전극층(소스 전극층 및 드레인 전극층과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막이 도전성의 금속 산화물을 이용하여 형성될 수 있다. Alternatively, a conductive film having a source electrode and a drain electrode (including a wiring formed in the same layer as the source electrode layer and a drain electrode layer) can be formed using a conductive metal oxide. 도전성의 금속 산화물로서, 산화인듐(In 2 O 3 ), 산화주석(SnO 2 ), 산화아연(ZnO), 산화인듐산화주석합금(In 2 O 3 -SnO 2 , ITO라 약칭함), 산화인듐산화아연합금(In 2 O 3 -ZnO) 또는 실리콘 또는 산화실리콘을 함유하는 상기 금속 산화물 재료를 이용할 수 있다. As the metal oxide of the electrically conductive, indium oxide (In 2 O 3), tin oxide (SnO 2), zinc (ZnO), indium tin oxide alloy oxide (hereinafter abbreviated as In 2 O 3 -SnO 2, ITO ), indium oxide can be used wherein the metal oxide material containing zinc oxide alloy (In 2 O 3 -ZnO), or a silicon or silicon oxide.

도전막 성막 후에 가열 처리를 행할 경우에는, 이 가열 처리에 견디는 내열성을 도전막이 갖는 것이 바람직하다. When the conductive film to a heat treatment carried out after the film formation, it is desirable to have a heat resistance to withstand the heat treatment, the conductive film.

포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성한다. Picture to form a resist mask on the conductive film by a lithographic process. 선택적으로 에칭을 행해서 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다. By performing selective etching to form a source electrode layer (405a) and the drain electrode layer (405b). 그 후, 레지스트 마스크를 제거한다(도 1c 참조). Thereafter, it is removing the resist masks (see Fig. 1c).

포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광에는, 자외선, KrF 레이저광이나 ArF 레이저광을 이용한다. The exposure of a resist mask formed in the photolithography step, the use of ultraviolet light, KrF laser or ArF laser light. 산화물 반도체층(403) 위에 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격 폭에 따라 후에 형성되는 박막 트랜지스터의 채널 길이 L이 결정된다. Oxide is the channel length L of the thin film transistor to be formed later in accordance with the gap width between the lower end of the lower end and a drain electrode layer of the source electrode which are adjacent to each other on the semiconductor layer 403 is decided. 또한, 채널 길이 L이 25nm 미만인 경우에 노광을 행할 경우에는, 수 nm 내지 수십 nm의 극도로 파장이 짧은 초자외선이 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광에 사용된다. In addition, the channel length is L is used for the exposure at the time of forming a resist mask in the case of performing the exposure for less than 25nm, the number of the second short wavelength ultraviolet rays to the extreme nm to several tens nm photolithography process. 초자외선에 의한 노광은, 해상도가 높고 초점 심도가 크다. Exposed by the second ultraviolet light, the depth of focus is larger high resolution. 따라서, 후에 형성되는 박막 트랜지스터의 채널 길이 L을 10nm 이상 1000nm 이하로 설정할 수 있다. Therefore, it is possible to set the channel length L of the thin film transistor to be formed later to 10nm or less than 1000nm. 따라서, 회로의 동작 속도를 증가시킬 수 있고, 또한 오프 상태 전류가 상당히 작으므로, 저전력 소비를 달성할 수 있다. Therefore, it is possible to increase the operating speed of the circuit, and therefore fairly small off-state current, it is possible to achieve low power consumption.

또한, 도전막의 에칭시에, 산화물 반도체층(403)은 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. Further, when the conductive film is etched, the oxide semiconductor layer 403 is not removed properly adjusted for each material and etching conditions.

본 실시형태에서는, 도전막으로서 Ti막을 이용하고; In the present embodiment, using a Ti film as the conductive film; 산화물 반도체층(403)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고; The oxide semiconductor layer 403 is used, and the oxide semiconductor In-Ga-Zn-O; 에칭액으로서 암모니아 과수(31중량% 과산화수소수: 28중량% 암모니아수: 물=5:2:2)을 이용한다. Ammonia, hydrogen peroxide as an etching solution (31% by weight hydrogen peroxide solution: 28 wt% aqueous ammonia: water = 5: 2: 2) uses.

또한, 포토리소그래피 공정에서는, 몇몇 경우에, 산화물 반도체층(403)의 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 형성될 수 있다. In the photolithography process, in some cases, the oxide is etched part of the semiconductor layer 403, an oxide semiconductor layer having a groove (recess) may be formed. 또한, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 데 이용되는 레지스트 마스크를 잉크젯법으로 형성할 수 있다. Further, the resist mask used to form the source electrode layer (405a) and the drain electrode layer (405b) can be formed by the inkjet method. 레지스트 마스크를 잉크젯법으로 형성하는 것은 포토마스크를 필요로 하지 않으므로, 제작 비용을 절감할 수 있다. The formation of a resist mask by the inkjet method does not require a photomask, it is possible to reduce the manufacturing cost.

또한, 산화물 반도체층과 소스 전극층 및 드레인 전극층의 사이에, 산화물 도전층을 형성할 수 있다. Further, between the oxide semiconductor layer and the source electrode layers and drain electrode layers, it is possible to form the conductive oxide layer. 산화물 도전층과 소스 전극층 및 드레인 전극층을 형성하기 위한 금속층은, 연속적으로 형성될 수 있다. A metal layer for forming the conductive oxide layer and the source electrode layers and drain electrode layers can be formed continuously. 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다. Oxide conductive layer can function as a source region and a drain region.

소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 설치함으로써, 소스 영역 및 드레인 영역이 더 낮은 저항을 가질 수 있고, 트랜지스터가 고속 동작할 수 있다. As a source region and a drain region, by providing the oxide conductive layer between the oxide semiconductor layer and the source electrode and the drain electrode layer, and the source region and the drain region can have lower resistance and the transistor can be high-speed operation.

또한, 포토리소그래피 공정에서 이용하는 포토마스크의 수 및 포토리소그래피 공정의 수를 감소시키기 위해서, 광이 투과되어 복수의 강도를 갖는 노광 마스크인 다계조 마스크를 이용하여 에칭 공정을 행할 수 있다. Further, in order to reduce the number of the number of photomasks used in the photolithography process and the photolithography process, the light is transmitted through an etching process can be carried out using an exposure mask is the gray scale mask having a plurality of strength. 다계조 마스크를 이용해서 형성된 레지스트 마스크는 복수의 두께를 갖고, 에칭에 의해 추가적으로 형상을 변형할 수 있으므로, 다른 패턴으로 가공하는 복수의 에칭 공정에 레지스트 마스크가 이용될 수 있다. The resist mask is formed using a gray scale mask has a plurality of thickness, since it is possible to further modify the shape by etching, the resist mask may be used for a plurality of etching processes for processing into different patterns. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. Therefore, it is possible to by the tone mask is a sheet of, forming a resist mask corresponding to at least two different patterns or more kinds. 따라서, 노광 마스크의 수를 감소시킬 수 있어, 대응하는 포토리소그래피 공정의 수도 감소시킬 수 있으므로, 공정의 간략화가 실현될 수 있다. Accordingly, it is possible to reduce the number of the exposure mask, it is possible to reduce also the corresponding photolithography step, a simplification of the process can be realized.

N 2 O, N 2 또는 Ar과 같은 가스를 이용한 플라즈마 처리를 행하여 산화물 반도체층의 노출된 부분의 표면에 흡착된 물을 제거할 수 있다. Subjected to a plasma treatment using a gas such as N 2 O, N 2 or Ar it is possible to remove the adsorbed water on the surface of the exposed portion of the oxide semiconductor layer. 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행할 수도 있다. It may be using a mixture gas of oxygen and argon perform the plasma treatment.

다음으로, 산화물 반도체층(403)의 일부에 접하여 보호 절연막으로서의 역할을 하는 절연층(407)을 형성한다. Next, the oxide to form the insulating layer 407 for serving as a protective insulating film serves in contact with a portion of the semiconductor layer 403.

절연층(407)은, 적어도 1nm의 두께로 해서 스퍼터링법과 같이, 절연층(407)에 물 또는 수소와 같은 불순물을 혼입시키지 않는 방법을 적절히 이용해서 형성할 수 있다. Insulating layer 407 can be formed by appropriately using the at least by a thickness of 1nm as a sputtering method and a method that does not incorporate an impurity, such as water or hydrogen in the insulating layer 407. 절연층(407)에 수소가 포함되면, 산화물 반도체층에의 수소의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 발생되어, 산화물 반도체층의 백 채널이 저저항화(n형 도전성을 가짐)되어, 기생 채널이 형성될 수 있다. When the insulating layer 407 include a hydrogen, an oxide intrusion of hydrogen in the semiconductor layer, or extraction of oxygen in the oxide semiconductor layers by the hydrogen is caused, the back channel of the oxide semiconductor layer with low resistance (n-type conductivity has been), a parasitic channel can be formed. 따라서, 절연층(407)이 가능한 한 수소를 적게 포함하도록, 수소가 이용되지 않는 성막 방법이 채용되는 것이 중요하다. Thus, to include the less a hydrogen insulating layer 407, it is important that this film formation method using hydrogen is not employed.

본 실시형태에서는, 절연층(407)으로서 두께 200nm의 산화실리콘막을 스퍼터링법을 이용해서 성막한다. In the present embodiment, the film formation using a sputtering method, a silicon oxide film with a thickness of 200nm as an insulating layer 407. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다. The substrate temperature during the film formation, can be less than 300 ℃ above room temperature, in the present embodiment is a 100 ℃. 산화실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. Film formation by sputtering, the silicon oxide film can be performed under a rare gas (typically argon) atmosphere, an oxygen atmosphere or a rare gas (typically argon) and oxygen atmosphere. 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 이용할 수 있다. As a target may be used a silicon oxide target or a silicon target. 예를 들면, 실리콘 타깃을 이용하여, 산소 및 질소 분위기하에서 스퍼터링법에 의해 산화실리콘을 형성할 수 있다. For example, using a silicon target, it is possible to form a silicon oxide by a sputtering method under an oxygen and nitrogen atmosphere. 절연층(407)으로서는, 수분, 수소 이온, OH - 와 같은 불순물을 함유하지 않는 무기 절연막을 이용한다. Insulating layer 407, as moisture, a hydrogen ion, OH - use an inorganic insulating film which does not contain such impurities as. 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 이용한다. Typically it is used in the film such as silicon oxide, silicon nitride oxide film, an aluminum film, or an oxidized aluminum nitride oxide film.

이 경우에, 처리실 내의 잔류 수분을 제거하면서 절연층(407)을 성막하는 것이 바람직하다. In this case, it is preferable that the film formation of the insulating layer 407 while removing the residual water in the treatment chamber. 이는, 산화물 반도체층(403) 및 절연층(407)에 수소, 수산기 또는 수분이 함유되는 것을 방지하기 위해서이다. This is in order to prevent the hydrogen, a hydroxyl group or water contained in the oxide semiconductor layer 403 and insulating layer 407. The

처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. In order to remove the residual water in the treatment chamber, it is preferred to use a vacuum pump of the absorption type. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. For example, a cryopump, an ion pump, it is preferable to use the titanium standing decimation pump assembly. 또한, 배기 수단은 콜드 트랩이 설치된 터보 펌프일 수 있다. Also, the exhaust means may be a turbo pump a cold trap is installed. 크라이오 펌프를 이용해서 배기가 수행된 성막실로부터, 수소 원자나, 물(H 2 O)과 같이 수소 원자를 함유하는 화합물 등이 배기되므로, 성막실에서 성막된 절연층(407)에 함유되는 불순물의 농도를 저감시킬 수 있다. Cry it from the film forming chamber exhaust is performed using the five pumps, hydrogen atoms, water, so the like compounds containing hydrogen atoms such as (H 2 O) exhaust, contained in the insulating layer 407, film formation in the deposition chamber it is possible to reduce the concentration of impurities.

절연층(407)을 성막할 때에 이용되는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 불순물 농도 레벨이 "ppm" 또는 "ppb" 단위로 나타내어지는 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다. As the sputtering gas used when forming the insulating layer 407, a high purity gas to remove the impurities such as hydrogen, water, a hydroxyl group or a hydride, the impurity concentration level to the extent indicated by the "ppm" or "ppb" unit to use is desirable.

다음으로, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(제 2 가열 처리)(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행할 수 있다. Next, it is possible under an inert gas atmosphere, or an oxygen gas atmosphere to carry out heat treatment (second heat treatment) (preferably at least 200 ℃ 400 ℃ or less, for instance less than 250 ℃ 350 ℃). 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. For example, 250 ℃ Under nitrogen, a heat treatment is carried out for one hour. 이 가열 처리는, 산화물 반도체층의 일부(채널 형성 영역)가 절연층(407)에 접한 상태에서 가열된다. This heat treatment, part of the oxide semiconductor layer (channel formation region) is heated while in contact with the insulating layer 407.

이상의 공정을 거치는 것에 의해, 탈수화 또는 탈수소화 처리로서, 질소 분위기하, 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 행하고, 막 내의 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시킨 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각된 산화물 반도체층(403)을 포함하는 박막 트랜지스터(470)가 형성된다. Then by going through the above processes, dehydration or dehydration as a digestion process, the nitrogen atmosphere, or an inert gas atmosphere, or heat treatment under reduced pressure, and reducing the impurities such as hydrogen, water, a hydroxyl group, or hydride in the film , as the oxygen supply process, an oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of not higher than the dew point of -50 ℃ -40 ℃ or less, more preferably) it cooled under an atmosphere oxide semiconductor layer 403 the thin film transistor 470 is formed including.

절연층으로서 결함을 많이 포함하는 산화실리콘층을 이용하면, 산화실리콘층 형성 후의 가열 처리에 의해 산화물 반도체층 중에 함유되는 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 절연층으로 확산시켜, 산화물 반도체층 중의 불순물을 더욱 저감시킬 수 있다. By using a silicon oxide layer containing a large amount of defect as the insulating layer, by diffusion of impurities such as hydrogen, water, a hydroxyl group or a hydride contained in the oxide semiconductor layer by a heat treatment after forming a silicon oxide layer as an insulating layer, the oxide semiconductor it is possible to further reduce the impurities in the layer.

절연층(407) 위에 보호 절연층이 형성될 수 있다. Insulation has to be protected to form an insulating layer over layer 407. 예를 들면, RF 스퍼터링법을 이용해서 질화실리콘막을 형성한다. For example, to form a silicon nitride film by using a RF sputtering method. RF 스퍼터링법은 양산성이 높기 때문에, 보호 절연층의 성막 방법으로서 바람직하게 이용된다. RF sputtering is preferably used as a film formation method, the protective insulating layer because of its high mass productivity. 보호 절연층으로서, 수분, 수소 이온, 및 OH - 와 같은 불순물을 포함하지 않고, 이들 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등을 이용한다. As the protective insulating layer, moisture, hydrogen ions, and OH - and does not include such impurities, these impurities using an inorganic insulating film which blocks the intrusion from the outside, and a silicon nitride film, an aluminum nitride film, a nitrided silicon oxide film, It uses such as an aluminum nitride oxide film. 본 실시형태에서는, 보호 절연층으로서 보호 절연층(499)을 질화실리콘막을 이용해서 형성한다(도 1d 참조). In the present embodiment, the protective insulating layer 499 as a protective insulating layer is formed using a silicon nitride film (see Fig. 1d).

본 실시형태에서는, 보호 절연층(499)으로서, 절연층(407)까지 적층된 기판(400)을 100℃∼400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입해 실리콘 반도체의 타깃을 이용해서 질화실리콘막을 성막한다. In this embodiment, as the protective insulating layer 499, the insulating layer and heating the laminated substrate 400 to 407 at a temperature of 100 ℃ ~400 ℃, sputtering gas containing high purity nitrogen, hydrogen, and water was removed by introducing, using a target of a silicon semiconductor is deposited over the silicon nitride film. 이 경우에, 절연층(407)과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(499)을 성막하는 것이 바람직하다. In this case, similarly to the insulating layer 407, with the removal of the residual water within the treatment chamber is preferred to forming the protective insulating layer (499).

보호 절연층의 형성 후, 대기 중에서, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하로 가열 처리를 추가적으로 행할 수 있다. From after formation of the protective insulating layer, air, may be additionally carried out a heat treatment in a range from more than 100 ℃ below 200 ℃, 1 hour and 30 hours. 이 가열 처리는 일정한 가열 온도에서 행해질 수 있다. The heat treatment may be performed at a constant heating temperature. 대안적으로, 실온으로부터, 100℃ 내지 200℃의 온도로 가열 온도가 승온된 후에 실온으로 강온하는 가열 온도에서의 변화가 복수회 반복적으로 수행될 수 있다. Alternatively, a change in the heating temperature to temperature decrease to room temperature after being from room temperature, the heating temperature was raised to a temperature of 100 ℃ to 200 ℃ can be carried out in a plurality of times repeatedly. 또한, 이 가열 처리를, 절연층의 형성 전에, 감압하에서 행할 수 있다. Furthermore, it can be carried out under reduced pressure to a heat treatment, before the formation of the insulating layer. 감압하에서, 가열 처리 시간을 단축할 수 있다. Under reduced pressure, it is possible to shorten the heat treatment time.

산화물 반도체층에 탈수화 또는 탈수소화를 위한 가열 처리를 행함으로써 산화물 반도체층을 산소 결핍형으로서 변화시켜, n형(n - 형, n +1 형 등) 산화물 반도체층이 얻어진다. Oxide by carrying out a heat treatment for dehydration or dehydrogenation in the semiconductor layer by changing the oxide semiconductor layer as an oxygen-deficient type, n-type (n - type, n-type, such as +1) is obtained oxide semiconductor layer. 그 후, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각함으로써 산화물 반도체층에 산소를 공급한다. Then, an oxygen atmosphere, oxygen and nitrogen, or air and supplies oxygen to the oxide semiconductor layer by cooling under (preferably having a dew point of the dew point below -40 ℃ or less, more preferably -50 ℃) atmosphere. 따라서, 산화물 반도체층이 고순도화되어 i형 산화물 반도체층이 얻어진다. Therefore, the oxide semiconductor layer is high purity can be obtained i-type oxide semiconductor layer. 이렇게 얻어진 i형 산화물 반도체층을 이용하여, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 갖는 반도체 장치를 제작하고, 제공할 수 있다. So by using the i-type oxide semiconductor layer thus obtained to prepare a semiconductor device having a good electric high reliability having a thin film transistor characteristics can be provided.

(실시형태 2) (Embodiment 2)

반도체 장치 및 반도체 장치의 제작 방법을 도 8a 내지 도 8d 및 도 9a 및 도 9b를 참조하여 설명한다. It will be described with the manufacturing method of a semiconductor device and a semiconductor device with reference to FIG. 8a through FIG. 8d and Figures 9a and 9b. 실시형태 1에 기재된 것과 동일 부분 또는 동일한 기능을 갖는 부분은, 실시형태 1에 기재된 것과 마찬가지로 행할 수 있고, 실시형태 1의 공정과 동일한 공정도 실시형태 1에 기재된 것과 동일한 방식으로 수행될 수 있으므로, 반복 설명은 생략한다. Because embodiments as portions having the same components or the same functions described in Embodiment 1 is carried out can be carried out similarly to that described in the first embodiment, can be carried out carried out same process as the process of Embodiment 1 also in the same manner as described in the first embodiment, repeated description is omitted.

도 9a는 반도체 장치에 포함되는 박막 트랜지스터(460)의 평면도이며, 도 9b는 도 9a의 선 D1-D2에 따른 단면도이다. Figure 9a is a plan view of the thin film transistor 460 included in a semiconductor device, and FIG. 9b is a cross-sectional view taken along line D1-D2 of Figure 9a. 박막 트랜지스터(460)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(450) 위에, 게이트 전극층(451), 게이트 절연층(452), 소스 전극층 또는 드레인 전극층(455a, 455b) 및 산화물 반도체층(453)을 포함한다. A thin film transistor 460 is a bottom and the transistor of the gate type, over a substrate 450, a substrate having an insulating surface, a gate electrode layer 451, a gate insulating layer 452, a source electrode layer or a drain electrode layer (455a, 455b) and oxide comprises a semiconductor layer (453). 또한, 박막 트랜지스터(460)는 산화물 반도체층(453)에 접하는 절연층(457)으로 덮여진다. In addition, the thin film transistor 460 is covered with an insulating layer 457 in contact with the oxide semiconductor layer 453. 산화물 반도체층(453)으로는 In-Ga-Zn-O계 막을 이용한다. The oxide semiconductor layer 453 is used in a film-based In-Ga-Zn-O.

박막 트랜지스터(460)에서, 박막 트랜지스터(460)를 포함하는 영역 전반에 있어서 게이트 절연층(452)이 존재하고, 게이트 전극층(451)이 절연 표면을 갖는 기판인 기판(450)과 게이트 절연층(452) 사이에 설치되어 있다. In the thin film transistor 460, the thin film transistor 460, a gate insulating layer 452 exists in the entire region, and an insulated gate electrode layer 451 is a substrate 450, a substrate having an insulating surface with the gate layer including the ( It is provided between the 452). 게이트 절연층(452) 위에 소스 전극층 또는 드레인 전극층(455a, 455b)이 설치되어 있다. It is provided a gate insulating layer 452 over the source electrode layer or a drain electrode layer (455a, 455b). 그리고, 게이트 절연층(452) 및 소스 전극층 또는 드레인 전극층(455a, 455b) 위에 산화물 반도체층(453)이 설치되어 있다. And, the gate insulating layer 452 and the source electrode or the drain electrode layer (455a, 455b), the oxide semiconductor layer 453 is provided over. 본 실시형태에서는, 소스 전극층 또는 드레인 전극층(455a, 455b)은 산화물 반도체층(453)의 외주보다 외측에 연장하고 있다. In this embodiment, the source electrode layer or a drain electrode layer (455a, 455b) are extended on the outside with respect to the outer circumference of the oxide semiconductor layer 453.

박막 트랜지스터(460)의 전기적 특성 변동을 억제하기 위해서, 변동을 야기하는 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 칭함)과 같은 불순물이 산화물 반도체층으로부터 의도적으로 제거된다. In order to suppress the electrical characteristic variation of the TFT 460, the impurities such as hydrogen, water, a hydroxyl group or a hydride to cause variation (also referred to as hydrogen-containing compound) is intentionally removed from the oxide semiconductor layer. 또한, 불순물의 제거 공정에서 감소되는 산화물 반도체의 주성분인 산소가 공급된다. In addition, the oxygen of the main component of the oxide semiconductor is reduced in the impurity removal process is provided. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체층이 얻어진다. Therefore, in the electrically highly purified oxide semiconductor layer The i-type (intrinsic) is obtained. 이러한 방식으로, 산화물 반도체층(453)이 형성된다. In this manner, the oxide semiconductor layer 453 is formed.

따라서, 산화물 반도체층(453) 중의 수소는 가능한 적을수록 바람직하다. Accordingly, the hydrogen in the oxide semiconductor layer 453 is preferably the less as possible. 산화물 반도체층(453)에 포함되는 수소 농도는 바람직하게는 1×10 16 /cm 3 이하여서, 산화물 반도체층(453)에 함유되는 수소는 가능한 한 제로에 근접되도록 제거된다. Concentration of hydrogen contained in the oxide semiconductor layer 453 is yeoseo preferably not more than 1 × 10 16 / cm 3, hydrogen contained in the oxide semiconductor layer 453 is removed so close to the zero potential.

또한, 고순도화된 산화물 반도체층(453) 중의 캐리어 개수는 매우 적어(제로에 근접함), 캐리어 농도는 1×10 14 /cm 3 미만, 바람직하게는 1×10 12 /cm 3 미만, 더욱 바람직하게는 1×10 11 /cm 3 이하이다. Further, the carrier number of the highly purified oxide semiconductor layer 453 (also close to zero) is very small, a carrier concentration of 1 × 10 14 / cm 3, preferably less than 1 × 10 12 / cm 3 or less, more preferably it is 1 × 10 11 / cm 3 or less. 산화물 반도체층(453) 중에 캐리어 수가 매우 적기 때문에, 박막 트랜지스터(460)에서는, 오프 상태 전류를 적게 할 수 있다. Since the oxide semiconductor layer 453, the number of carriers is very low in the thin film transistor 460, it is possible to reduce the OFF-state current. 오프 상태 전류는 적을수록 바람직하다. Off-state current is preferably fewer. 박막 트랜지스터(460)의 채널 폭(w) 1㎛ 당 전류값이 100aA/㎛, 바람직하게는 10aA/㎛, 더욱 바람직하게는 1aA/㎛이다. The thin film channel width (w) is 100aA / ㎛ current value per 1㎛ of the transistor 460, preferably 10aA / ㎛, more preferably 1aA / ㎛. 또한, 박막 트랜지스터(460)는 pn 접합이 없고, 핫 캐리어에 의해 열화되지 않으므로, 박막 트랜지스터(460)의 전기적 특성이 pn 접합과 이러한 열화에 의해 영향을 받지 않는다. In addition, the thin film transistor 460 has no pn junction, is not deteriorated by hot carriers, the electrical characteristics of the thin film transistor 460 is not affected by the pn-junction and this deterioration.

수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체층을 형성한 후, 산화물 반도체층이 노출된 상태에서 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행한다. Hydrogen, water, a hydroxyl group or in order to reduce impurities such as a hydride, after forming the oxide semiconductor layer, the oxide semiconductor layer is a nitrogen atmosphere or a rare gas in the exposed state (for example, argon, helium) with inert gas such as It performs the atmosphere, or 200 ℃ to 700 ℃ under reduced pressure, preferably, preferably the heat treatment of 450 ℃ to 700 ℃ than 350 ℃ to 700 ℃, (dehydration or heat treatment for dehydrogenation). 따라서, 산화물 반도체층에 함유된 수분을 저감시킨다. Thus, thereby reducing the moisture contained in the oxide semiconductor layer. 다음으로, 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어)(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각이 수행된다. Next, the cooling is carried out in the oxygen atmosphere, oxygen and nitrogen, or air (second dry air) (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere.

탈수화 또는 탈수소화 처리로서, 질소 분위기, 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리에 의해 막 내의 함유 수분을 저감시킨다. As dehydration or dehydrogenation treatment, thereby reducing the moisture content in the film by a heat treatment under a nitrogen atmosphere, or an inert gas atmosphere, or under reduced pressure. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각이 수행된다. Then, as the oxygen supply process, it is cooled under an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere is performed. 이렇게 얻어진 산화물 반도체층(453)을 이용하여, 박막 트랜지스터(460)의 전기 특성을 향상시킨다. In this way use of the obtained oxide semiconductor layer 453, thereby improving the electrical properties of the thin film transistor 460. The 또한, 양산성을 갖는 고성능의 박막 트랜지스터를 실현할 수 있다. In addition, it is possible to realize a high performance thin film transistor having a mass productivity.

또한, 산화물 반도체층(453)내 뿐만 아니라, 게이트 절연층(452) 내, 및 접해서 설치되는 상부 및 하부막과 산화물 반도체층(453)의 계면, 구체적으로는 게이트 절연층(452)과 산화물 반도체층(453) 사이의 계면, 및 절연층(457)과 산화물 반도체층(453) 사이의 계면에 존재하는 수분과 같은 불순물을 저감시킨다. Further, the oxide, as well as the semiconductor layer 453, a gate insulating layer 452 within, and in contact to the upper and lower layer are installed as an oxide interface between the semiconductor layer 453, specifically, the gate insulating layer 452 and the oxide impurities such as moisture existing in the interface between the interface between the semiconductor layer 453, and an insulating layer 457 and the oxide semiconductor layer 453, thereby reducing.

도 8a 내지 도 8d는, 도 9a 및 도 9b에 나타내는 박막 트랜지스터(460)의 제작 공정을 나타내는 단면도이다. Figures 8a through 8d are cross-sectional views showing the manufacturing steps of the thin film transistor 460 shown in Fig. 9a and 9b.

절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451)을 설치한다. Over the substrate 450, a substrate having an insulating surface and install the gate electrode layer 451. 하지막으로서의 역할을 하는 절연막을 기판(450)과 게이트 전극층(451) 사이에 설치할 수 있다. It not may be provided an insulation film which serves as a film between the substrate 450 and the gate electrode 451. 게이트 전극층(451)은 실시형태 1에서 설명한 게이트 전극층(401)의 재료와 마찬가지의 재료를 이용하여 형성할 수 있다. The gate electrode layer 451 can be formed by using a material the same material as the gate electrode layer 401 described in the first embodiment.

게이트 전극층(451) 위에 게이트 절연층(452)을 형성한다. Over the gate electrode layer 451 to form a gate insulating layer (452). 게이트 절연층(452)은, 실시형태 1에 설명한 게이트 절연층(402)과 마찬가지로 형성할 수 있다. A gate insulating layer 452 can be formed, as in the gate insulating layer 402 described in the first embodiment.

게이트 절연층(452) 위에 도전막을 형성하고, 포토리소그래피 공정에 의해 섬 형상의 소스 전극층 또는 드레인 전극층(455a, 455b)으로 가공한다(도 8a 참조). Be processed into a gate insulating layer 452, the source electrode layer or a drain electrode layer (455a, 455b) of an island shape by a conductive film is formed over, and the photolithography process (see FIG. 8a). 소스 전극층 또는 드레인 전극층(455a, 455b)은 실시형태 1에 설명한 소스 전극층(405a) 및 드레인 전극층(405b)과 마찬가지로 형성할 수 있다. A source electrode layer or a drain electrode layer (455a, 455b) may be formed in the same manner as the source electrode layer (405a) and the drain electrode layer (405b) as described in the first embodiment.

다음으로, 게이트 절연층(452) 및 소스 전극층 또는 드레인 전극층(455a, 455b) 위에 산화물 반도체막을 형성한다. Next, a gate insulating layer is formed over the oxide semiconductor film 452 and the source electrode or the drain electrode layer (455a, 455b). 본 실시형태에서는, 산화물 반도체막이 In-Ga-Zn-O계의 산화물 반도체 성막용 타깃을 이용해서 스퍼터링법에 의해 성막된다. In this embodiment, the oxide semiconductor film by using a target for an oxide semiconductor film-forming system of the In-Ga-Zn-O is deposited by sputtering. 산화물 반도체막은 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(483)으로 패터닝된다(도 8b 참조). An oxide semiconductor film is patterned into a photolithographic process the oxide semiconductor layer 483 in an island shape by a (see Fig. 8b).

이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체막을 성막하는 것이 바람직하다. In this case, it is preferable that the film forming the oxide semiconductor film, removing the residual moisture in the chamber. 이는, 산화물 반도체막에 수소, 수산기 또는 수분이 포함되는 것을 방지하기 위해서이다. This is to prevent the contained hydrogen, hydroxyl or water, the oxide semiconductor film.

처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. In order to remove the residual water in the treatment chamber, it is preferred to use a vacuum pump of the absorption type. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. For example, a cryopump, an ion pump, it is preferable to use the titanium standing decimation pump assembly. 배기 수단은 콜드 트랩이 설치된 터보 펌프일 수 있다. Exhaust means may be a turbo pump a cold trap is installed. 크라이오 펌프를 이용해서 배기된 성막실로부터, 수소 원자나, 물(H 2 O)과 같은 수소 원자를 포함하는 화합물 등이 배기되므로, 성막실에서 성막된 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다. From to exhaust the deposition chamber using a cryopump, hydrogen atoms, since such a compound containing a hydrogen atom such as water (H 2 O) exhaust, the concentration of impurities contained in the oxide semiconductor film formed in the deposition chamber It can be reduced.

산화물 반도체막을, 성막할 때에 이용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 불순물 농도 레벨이 "ppm" 또는 "ppb" 단위로 표현되는 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다. As the sputtering gas using an oxide semiconductor film, when the film formation, the impurities such as hydrogen, water, a hydroxyl group or a hydride, the impurity concentration level is preferred to use highly purified gas removed to the extent represented by the "ppm" or "ppb" unit Do.

다음으로, 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체층(483)에 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리를 행한다. Next, hydrogen, moisture, in order to reduce impurities such as a hydroxyl group or a hydride, a nitrogen atmosphere, the oxide semiconductor layer 483, or a noble gas (e.g., argon, helium) with the inert gas atmosphere, or a reduced pressure under the same it is more preferably 350 ℃ to 700 ℃, 200 ℃ to 700 ℃, preferably carries out a heat treatment of 450 ℃ to 700 ℃. 따라서, 산화물 반도체층의 함유 수분을 저감시킨다. Thus, thereby reducing the moisture content of the oxide semiconductor layer.

다음으로, 가열된 산화물 반도체층을 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각한다. Next, the cooling of the heated oxide semiconductor layer in an oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of below -40 ℃ dew point or less, more preferably -50 ℃) atmosphere. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체층을 얻는다. Thus, the electrically to obtain a highly purified oxide semiconductor layer of i-type (intrinsic). 이러한 방식으로 산화물 반도체층(453)을 형성한다(도 8c 참조). To form the oxide semiconductor layer 453 in this manner (see FIG. 8c).

본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에서 450℃에서 1시간의 가열 처리를 행하고, 산소 분위기하에서 냉각을 행한다. In this embodiment, subjected to a heat treatment of one hour at 450 ℃ in a nitrogen atmosphere with respect to the introduction of a substrate into one of an electric furnace of a heat treatment apparatus, and the oxide semiconductor layer is carried out the cooling under an oxygen atmosphere.

본 발명의 특징은 산화물 반도체층에 대하여, 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 탈수화 또는 탈수소화 처리를 위한 가열 처리를 행하고, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 산소를 공급하기 위한 냉각 공정을 행하는 것이다. Feature of the present invention with respect to the oxide semiconductor layer, a nitrogen atmosphere or a rare gas (e.g., argon, helium), and subjected to heat treatment for dehydration or dehydrogenation treatment in an inert gas atmosphere or reduced pressure, such as, an oxygen atmosphere, , oxygen and nitrogen, or air is performed a cooling step for supplying oxygen under (preferably having a dew point of the dew point below -40 ℃ or less, more preferably -50 ℃) atmosphere.

탈수화 또는 탈수소화 처리 및 산소 공급 처리에서, 산화물 반도체층(및 기판)의 온도 상태는 승온 상태, 항온 상태 및 강온 상태이다. In the dehydration or dehydrogenation treatment and the oxygen supply process, the temperature state of the oxide semiconductor layer (and the substrate) is the elevated temperature, a constant temperature condition and the temperature decrease condition. 질소, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체로부터 산소, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐)에의 가스(분위기)는 이하의 타이밍 중 어느 것에서 전환될 수 있다: 산화물 반도체층의 온도가 항온 상태인 시간, 산화물 반도체층의 강온이 개시되는 시간, 및 산화물 반도체층의 온도가 강온 상태에 있는 시간. Nitrogen, or rare gas (e.g., argon, helium), and (having a dew point of preferably from -40 ℃ or less, more preferably a dew point of less than -50 ℃) inert gas such as oxygen from oxygen and nitrogen, or air may be by gas (air) is converted in any of the following timings: the time the temperature of the oxide semiconductor layer has a constant temperature state, the time, the oxide of time that the start of temperature reduction of the semiconductor layer, and an oxide the temperature of the semiconductor layer in the temperature decreasing condition .

다음으로, 산화물 반도체층(453)에 접하여 보호 절연막으로서의 역할을 하는 절연층(457)을 형성한다. Next, an insulating layer 457 serving as a protective insulating film in contact with the oxide semiconductor layer 453.

절연층(457)은, 적어도 1nm의 두께로 해서 스퍼터링법과 같이, 절연층(457)에 물 또는 수소와 같은 불순물을 혼입되지 않는 방법을 적절히 이용해서 형성할 수 있다. Insulating layer 457 can be formed by appropriately using the at least by a thickness of 1nm as a sputtering method and a method that is not mixed with impurities, such as water or hydrogen in the insulating layer 457. 절연층(457)에 수소가 함유되면, 그 수소의 산화물 반도체층에의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 유발되어, 산화물 반도체층의 백 채널을 저저항화(n형 도전성을 가짐)시켜, 기생 채널이 형성될 수 있다. When the hydrogen contained in the insulating layer 457, the hydrogen of the intrusion of the oxide semiconductor layer, or is causing the extraction of oxygen in the oxide semiconductor layer by hydrogen, a back channel of the oxide semiconductor layer low resistance (n-type conductivity by having a), a parasitic channel can be formed. 따라서, 절연층(457)이 가능한 한 수소를 적게 함유하도록 형성하기 위하여, 수소가 사용되지 않는 성막 방법을 채용하는 것이 중요하다. Therefore, in order to form so that it contains less hydrogen insulating layer 457 is possible, it is important to adopt a film forming method that hydrogen is not used.

본 실시형태에서는, 절연층(457)으로서 두께 200nm의 산화실리콘막을 스퍼터링법에 의해 성막한다. In the present embodiment, the film formation by an insulating layer (457) sputtering a silicon oxide film having a thickness of 200nm as a. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃로 한다. The substrate temperature during the film formation, can be equal to or less than 300 ℃ above room temperature, in the present embodiment is a 100 ℃. 산화실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. Film formation by sputtering, the silicon oxide film can be performed under a rare gas (typically argon) atmosphere, an oxygen atmosphere or a rare gas (typically argon) and oxygen atmosphere. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 이용할 수 있다. In addition, it is possible to use a silicon oxide target or a silicon target as a target. 예를 들면, 실리콘 타깃을 이용하여, 산소 및 질소 분위기하에서 스퍼터링법에 의해 산화실리콘을 형성할 수 있다. For example, using a silicon target, it is possible to form a silicon oxide by a sputtering method under an oxygen and nitrogen atmosphere. 절연층(457)으로서, 수분, 수소 이온, OH - 와 같은 불순물을 함유하지 않는 무기 절연막을 이용한다. Isolated as a layer 457, moisture, hydrogen ions, OH - use an inorganic insulating film which does not contain such impurities as. 대표적으로는, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막 등을 이용한다. Typically, the use of the silicon oxide film, a silicon nitride oxide film, aluminum oxide film, an aluminum nitride oxide film or the like.

이 경우에, 처리실 내의 잔류 수분을 제거하면서 절연층(457)을 성막하는 것이 바람직하다. In this case, it is preferable that the film formation of the insulating layer 457 while removing the residual water in the treatment chamber. 이는, 산화물 반도체층(453) 및 절연층(457)에 수소, 수산기 또는 수분이 함유되는 것을 방지하기 위해서이다. This is in order to prevent the hydrogen, a hydroxyl group or water contained in the oxide semiconductor layer 453 and the insulating layer 457.

처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. In order to remove the residual water in the treatment chamber, it is preferred to use a vacuum pump of the absorption type. 예를 들면, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. For example, it is preferable to use the cryopump, ion pump, or a titanium standing decimation pump assembly. 또한, 배기 수단은 콜드 트랩이 설치된 터보 펌프일 수 있다. Also, the exhaust means may be a turbo pump a cold trap is installed. 크라이오 펌프를 이용해서 배기된 성막실로부터, 수소 원자나, 물(H 2 O)과 같은 수소 원자를 포함하는 화합물 등이 배기되어, 성막실에서 성막된 절연층(457)에 함유되는 불순물의 농도를 저감시킬 수 있다. From to exhaust the deposition chamber using a cryopump, a hydrogen atom or an impurity contained in the water is such as compounds containing hydrogen atoms such as (H 2 O) evacuated, the film forming in the film forming chamber insulating layer 457 it is possible to reduce the concentration.

절연층(457)을 성막할 때에 이용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 불순물 농도가 "ppm" 또는 "ppb" 단위로 나타내어지는 레벨까지 감소되는 고순도 가스를 이용하는 것이 바람직하다. As the sputtering gas used when forming the insulating layer 457, to use a high-purity gas impurities such as hydrogen, water, a hydroxyl group or a hydride, and the impurity concentration is reduced to a level indicated by the "ppm" or "ppb" unit desirable.

다음으로, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(제 2 가열 처리)(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행할 수 있다. Next, it is possible under an inert gas atmosphere, or an oxygen gas atmosphere to carry out heat treatment (second heat treatment) (preferably at least 200 ℃ 400 ℃ or less, for instance less than 250 ℃ 350 ℃). 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. For example, 250 ℃ Under nitrogen, a heat treatment is carried out for one hour. 이 가열 처리에서, 산화물 반도체층이 절연층(457)에 접한 상태에서 가열된다. In this heat treatment, the oxide semiconductor layer is heated while in contact with the insulating layer 457.

이상의 공정을 거치는 것에 의해, 탈수화 또는 탈수소화 처리로서, 질소 분위기하, 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 행하고, 막 내의 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시킨 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각된 산화물 반도체층(453)을 포함하는 박막 트랜지스터(460)가 형성된다(도 8d 참조). Then by going through the above processes, dehydration or dehydration as a digestion process, the nitrogen atmosphere, or an inert gas atmosphere, or heat treatment under reduced pressure, and reducing the impurities such as hydrogen, water, a hydroxyl group, or hydride in the film , as the oxygen supply process, an oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of not higher than the dew point of -50 ℃ -40 ℃ or less, more preferably) it cooled under an atmosphere oxide semiconductor layer 453 the thin film transistor 460 includes is formed (see FIG. 8d).

절연층(457) 위에 보호 절연층을 형성할 수 있다. On the insulating layer 457 can be formed in the protective insulation layer. 예를 들면, RF 스퍼터링법에 의해 질화실리콘막을 형성한다. For example, to form a silicon nitride film by RF sputtering. RF 스퍼터링법은, 높은 양산성을 허용하므로, 보호 절연층의 성막 방법으로서 이용하는 것이 바람직하다. RF sputtering method, it allows a high mass productivity, it is preferable to use as the film forming method of the protective insulating layer. 보호 절연층으로서, 수분, 수소 이온, OH - 와 같은 불순물을 함유하지 않고, 이들 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등을 이용한다. As the protective insulating layer, a moisture, a hydrogen ion, OH - without containing impurities such as these impurities using an inorganic insulating film which blocks the intrusion from the outside, and a silicon nitride film, an aluminum nitride film, a silicon film, silicon nitride oxide, nitride It uses the aluminum oxide film and the like.

절연층(457)의 형성 후(또는 보호 절연층의 형성 후), 대기 중에서, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하의 가열 처리를 추가로 행할 수 있다. After forming the insulating layer 457 (or after formation of the protective insulating layer), in the atmosphere, it can be carried out in addition to heat treatment in a range from less than 100 ℃ 200 ℃, 1 hour and 30 hours. 이 가열 처리는 일정한 가열 온도에서 행해질 수 있다. The heat treatment may be performed at a constant heating temperature. 대안적으로, 실온으로부터, 100℃ 내지 200℃의 가열 온도로 승온되고, 그 후에 실온으로 강온하는 가열 온도의 변화가 복수회 반복하여 수행될 수 있다. Alternatively, the temperature is raised to the heating temperature of 100 ℃ to 200 ℃ from room temperature, there is then the change in the heating temperature to temperature decrease to room temperature can be carried out repeatedly a plurality of times. 또한, 이 가열 처리를, 절연층의 형성 전에, 감압하에서 행할 수 있다. Furthermore, it can be carried out under reduced pressure to a heat treatment, before the formation of the insulating layer. 감압하에서는, 가열 시간을 단축할 수 있다. Under reduced pressure, it is possible to reduce the heating time.

산화물 반도체층에 탈수화 또는 탈수소화를 위한 가열 처리를 행함으로써, 산화물 반도체층이 산소 결핍형으로서 변화되어, n형(n - 형, n + 형 등) 산화물 반도체층이 얻어진다. Oxide by carrying out a heat treatment for dehydration or dehydrogenation in the semiconductor layer, the oxide semiconductor layer is changed as an oxygen-deficient type, n-type - a (n-type, n + type, etc.), an oxide semiconductor layer can be obtained. 이렇게 얻어진 산화물 반도체층은 그 후, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각됨으로써 산화물 반도체층에 산소를 공급한다. The thus obtained oxide semiconductor layer is cooled under Then, an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere, whereby the oxide semiconductor layer the oxygen supply. 따라서, 산화물 반도체층이 고순도화되어, i형 산화물 반도체층이 얻어진다. Therefore, the oxide is a high purity semiconductor layer, the i-type oxide semiconductor layer can be obtained. 이렇게 얻어진 i형 산화물 반도체층을 이용하여, 우수한 전기적 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다. So by using the i-type oxide semiconductor layer thus obtained and the reliability having excellent electrical characteristics can be provided a semiconductor device including a thin film transistor high.

본 실시형태는 실시형태 1과 자유롭게 조합될 수 있다. This embodiment can be freely combined with Embodiment 1.

(실시형태 3) (Embodiment 3)

본 실시형태에서는, 채널 스톱형의 박막 트랜지스터의 일례에 대해 도 34a, 도 34b 및 도 34c를 이용하여 설명한다. In the present embodiment, it will be described with reference to Fig. 34a, Fig. 34b and 34c for example of the transistor of the channel-stop type. 도 34c는 박막 트랜지스터의 상면도의 일례이며, Z1-Z2의 쇄선에 따른 단면도가 도 34b에 대응한다. Figure 34c is an example of a top view of a thin film transistor, and a cross-sectional view taken along the chain line Z1-Z2 of corresponding to Fig. 34b. 실시형태 1에 설명된 것과 동일 부분 또는 동일 기능을 갖는 부분은 제 1 실시에에 기재된 것과 마찬가지로 행해질 수 있으며, 또한 실시형태 1의 공정과 동일한 공정도 실시형태 1에 설명된 것과 마찬가지로 행해질 수 있으므로, 반복 설명은 생략한다. Embodiment described in Embodiment 1 that the same portions or portions having the same function can be performed similarly to that can be done similarly to that described in the first embodiment, also described in the process of Embodiment 1 The same process of the first embodiment, repeated description is omitted.

도 34a에 있어서, 기판(1400) 위에 게이트 전극층(1401)을 형성한다. In Figure 34a, a gate electrode layer 1401 on the substrate 1400. 다음으로, 게이트 전극층(1401)을 덮는 게이트 절연층(1402) 위에, 산화물 반도체층을 형성한다. Next, on the gate insulating layer 1402 which covers the gate electrode layer 1401, to form the oxide semiconductor layer.

본 실시형태에서는, 산화물 반도체층(1403)으로서 스퍼터링법에 의해 형성된 Sn-Zn-O계의 산화물 반도체를 이용한다. In this embodiment, the oxide used for the oxide semiconductor of the Sn-Zn-O is formed by a sputtering method as a type semiconductor layer 1403.

산화물 반도체막의 성막 직후, 또는 산화물 반도체막의 섬 형상으로의 가공 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행한다. Oxide is performed a heat treatment for dehydration or dehydrogenation after processing of the semiconductor film immediately after deposition, or an oxide semiconductor film island shape.

수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체층이 노출된 상태에서 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행한다. In order to reduce impurities such as hydrogen, water, a hydroxyl group, or hydride, an oxide semiconductor layer is a nitrogen in the exposed atmosphere or a rare gas and an inert gas atmosphere, such as (for example, argon, helium), or a low pressure 200 ℃ under to 700 ℃, preferably particularly preferably more than 350 ℃ to 700 ℃, carries out a heat treatment of 450 ℃ to 700 ℃ (dehydration or heat treatment for dehydrogenation). 따라서, 산화물 반도체막의 함유 수분을 저감시킨다. Thus, the reduction in the oxide semiconductor film containing water. 다음으로, 산소 분위기, 산소 및 질소 분위기, 또는 대기(초건조 에어)(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각을 수행한다. Next, perform the cooling in an oxygen atmosphere, oxygen and nitrogen, or air (second dry air) (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체막이 얻어진다. Thus, it is obtained in the electrically highly purified oxide semiconductor film of i-type (intrinsic). 이러한 방식으로, 산화물 반도체층(1403)을 형성한다(도 34a 참조). And in this way, formation of the oxide semiconductor layer 1403 (see Fig. 34a).

탈수화 또는 탈수소화 처리로서, 질소 분위기, 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 행하여, 막 내의 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시킨다. As dehydration or dehydrogenation treatment, subjected to heat treatment under a nitrogen atmosphere, or an inert gas atmosphere, or under reduced pressure, thereby reducing the impurities, such as hydrogen, water, a hydroxyl group, or hydride in the film. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각이 수행된다. Then, as the oxygen supply process, it is cooled under an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere is performed. 이렇게 얻어진 산화물 반도체층을 이용하여, 박막 트랜지스터의 전기 특성을 향상시킨다. In this way use of the obtained oxide semiconductor layer, thereby improving the electrical properties of the thin film transistor. 또한, 양산성이 있고 고성능인 박막 트랜지스터를 실현한다. In addition, the mass productivity and to realize a high performance thin film transistors.

다음으로, 산화물 반도체층(1403)에 접하여 채널 보호층(1418)을 설치한다. Next, the oxide and install the channel protective layer 1418 in contact with the semiconductor layer 1403. 산화물 반도체층(1403) 위의 채널 보호층(1418)은, 후에 소스 영역 또는 드레인 영역 형성 공정시에 있어서의 손상(예를 들면, 에칭시의 플라즈마나 에칭액에 의한 두께 감소)을 방지할 수 있다. The oxide semiconductor layer 1403, a channel protection layer (1418) above, after the damage at the time of the source region or the drain region forming step can be prevented (for example, a reduction in the thickness due to plasma or an etchant in etching) . 따라서 박막 트랜지스터(1430)의 신뢰성을 향상시킬 수 있다. Therefore, it is possible to improve the reliability of the thin film transistor 1430.

또한, 탈수화 또는 탈수소화 후에, 대기에 접촉하지 않고 연속적으로 채널 보호층(1418)을 형성할 수 있다. Further, the dehydration or dehydrogenation after screen can be formed without contact with the air continuously to the channel protective layer 1418. 대기에 접촉하지 않는 연속적인 성막은, 물이나 하이드로카본과 같은 대기 성분이나 대기 중에 부유하는 불순물 원소에 의해 오염되지 않고 적층된 층들 사이의 계면을 얻는 것을 가능하게 한다. Continuous deposition that does not come into contact with the atmosphere, makes it possible not contaminated by the impurity elements floating in air or air components, such as water or a hydrocarbon to obtain an interface between the stacked layers. 따라서, 박막 트랜지스터의 특성의 변동을 저감시킬 수 있다. Therefore, it is possible to reduce the variations in the characteristics of the thin film transistor.

채널 보호층(1418)은, (산화실리콘, 산화질화실리콘, 질화산화실리콘과 같은) 산화물 절연 재료를 이용하여 형성될 수 있다. Channel protective layer 1418 can be formed using (such as silicon oxide, silicon oxynitride, silicon nitride oxide), an oxide insulating material. 채널 보호층(1418)을 형성하는 방법으로서는, 스퍼터링법을 이용할 수 있다. As a method of forming the channel protective layer 1418, it is possible to use the sputtering method. 채널 보호층(1418)은 성막 후에 에칭에 의해 가공된다. Channel protective layer 1418 is processed by etching after film formation. 본 실시형태에서는, 스퍼터링법에 의해 산화실리콘막을 형성하고, 그 후, 포토리소그래피에 의해 마스크를 이용해서 에칭됨으로써 채널 보호층(1418)을 형성한다. In this embodiment, by a sputtering method to form a silicon oxide film, and thereafter, using the mask by photolithography to form a channel protective layer 1418 by being etched.

다음으로, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 소스 전극층(1405a) 및 드레인 전극층(1405b)을 형성해서, 박막 트랜지스터(1430)를 제작한다(도 34b 참조). To form the following, a channel protective layer 1418 and the oxide semiconductor layer 1403 above the source electrode (1405a) and a drain electrode (1405b), to produce a thin film transistor 1430 (see Fig. 34b). 소스 전극층(1405a) 및 드레인 전극층(1405b)은, 실시형태 1에서 설명한 소스 전극층(405a) 및 드레인 전극층(405b)과 마찬가지로 형성할 수 있다. A source electrode (1405a) and a drain electrode layer (1405b) may be formed, as with the source electrode layer (405a) and the drain electrode layer (405b) described in the first embodiment.

또한, 채널 보호층(1418)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에 있어서 박막 트랜지스터(1430)에 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행한다. Further, after forming the channel protective layer 1418, and it performs a heat treatment (preferably at least 150 ℃ ℃ less than 350) in the thin film transistor 1430 in an atmosphere of nitrogen, or air atmosphere (in the air). 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. For example, 250 ℃ Under nitrogen, a heat treatment is carried out for one hour. 이러한 가열 처리에서, 산화물 반도체층(1403)이 채널 보호층(1418)에 접한 상태에서 가열되고, 박막 트랜지스터(1430)의 전기적 특성의 변동을 경감시킬 수 있다. In this heat treatment, the oxide semiconductor layer 1403 is heated while in contact with the channel protective layer 1418, it is possible to reduce the variation in the electric characteristics of the thin film transistor 1430. 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)는, 채널 보호층(1418)의 형성 후에 수행되는 한, 그 타이밍에 특별히 한정되지 않는다. Heat treatment (preferably at least 150 ℃ ℃ less than 350), the one that is performed after the formation of the channel protective layer 1418 is not particularly limited to this timing. 가열 처리가 평탄화막으로서 기능하는 절연층을 형성할 때의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 같은 다른 공정으로서의 역할도 하면, 공정 수를 증가시키지 않는다. If also serves as another process such as heat treatment for heating the low-resistance screen, or a transparent conductive film for forming the insulating layer to a heat treatment functions as a flattening film, it does not increase the number of steps.

산화물 반도체층에 탈수화 또는 탈수소화를 위한 가열 처리를 행함으로써 산화물 반도체층이 산소 결핍형으로 변형되어, n형(n - 형, n + 형 등) 산화물 반도체층이 얻어진다. Oxide by carrying out a heat treatment for dehydration or dehydrogenation of the oxide semiconductor layer to the semiconductor layer is deformed in an oxygen-deficient type, n-type - a (n-type, such as, n + type) oxide semiconductor layer can be obtained. 그 후, 얻어진 산화물 반도체층은 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각되어, 산화물 반도체층에 산소를 공급한다. Then, the oxide semiconductor layer thus obtained is cooled under an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere, the oxide semiconductor layer the oxygen supply. 따라서, 산화물 반도체층이 고순도화되어 i형 산화물 반도체층이 얻어진다. Therefore, the oxide semiconductor layer is high purity can be obtained i-type oxide semiconductor layer. 이렇게 얻어진 i형 산화물 반도체층을 이용하여, 우수한 전기 특성을 갖고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치가 제작 및 제공될 수 있다. So by using the i-type oxide semiconductor layer thus obtained, a semiconductor device that has excellent electric properties including a highly reliable thin film transistor it can be manufactured and provided.

본 실시형태는, 다른 실시형태에 설명한 구성 중 임의의 것과 적절히 조합해서 실현될 수 있다. This embodiment can be realized by appropriately combining those of any of the configurations described in the other embodiments.

(실시형태 4) (Embodiment 4)

박막 트랜지스터를 포함하는 반도체 장치의 제작 공정에 대해서, 도 10a 내지 도 10d, 도 11a 내지 도 11c, 도 12, 도 13a1, 도 13a2, 도 13b1 및 도 13b2를 참조하여 설명한다. For the manufacturing steps of the semiconductor device including the thin film transistor, Figure 10a to Figure 10d, Figure 11a to Figure 11c, 12, 13a1, 13a2 will be described with reference to, Figure 13b1 and 13b2.

도 10a에 있어서, 투광성을 갖는 기판(100)으로서, 바륨보로실리케이트 글래스나 알루미노보로실리케이트 글래스 등의 글래스 기판을 이용할 수 있다. In Figure 10a, a substrate 100 having a light transmitting property, it is possible to use a glass substrate such as silicate glass as a barium aluminosilicate or a silicate glass as a beam Novo.

다음으로, 도전층을 기판(100) 전체면 위에 형성한 후, 제 1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성한다. Next, after forming a conductive layer on the entire surface of the substrate 100, performing a first photolithography step to form a resist mask. 그 후, 에칭에 의해 불필요한 부분을 제거해서 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108) 및 제 1 단자(121))을 형성한다. Then, removing unnecessary portions by etching to form wirings and electrodes (a gate electrode layer 101, the gate wiring, a capacitor wiring 108 and the first terminal 121, including a). 이 때, 적어도 게이트 전극층(101)의 단부가 테이퍼 형상을 갖도록 에칭이 수행된다. At this time, the etching is performed at least the end portion of the gate electrode layer 101 to have a tapered shape.

게이트 전극층(101)을 포함하는 게이트 배선과, 용량 배선(108), 단자부의 제 1 단자(121)는, 실시형태 1에서 설명한 게이트 전극층(401)에 이용되는 동일한 재료를 사용하여 적절히 형성될 수 있다. Gate line and including a gate electrode layer 101, the capacitor wiring 108, the first terminal 121 of the terminal portion, using the same material used in the gate electrode layer 401 described in Embodiment Mode 1 can be appropriately formed have. 게이트 전극층(101)을 내열성 도전성 재료를 이용하여 형성하는 경우에는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), 스칸듐(Sc)으로부터 선택된 원소, 전술한 원소 중 임의의 것을 성분으로 함유하는 합금, 전술한 원소를 조합하여 함유하는 합금, 또는 전술한 원소 중 임의의 것을 성분으로 함유하는 질화물 중 임의의 것이 사용될 수 있다. In the case where the gate electrode layer 101 is formed using a heat conductive material, and titanium (Ti), tantalum (Ta), tungsten (W), molybdenum (Mo), chromium (Cr), Nd (neodymium), scandium (Sc ) may be used any of a nitride containing the element selected, an optional component of the alloy, or the above-described element including a combination of an alloy, the aforementioned element including the components of any of the above-mentioned elements from.

다음으로, 게이트 전극층(101)의 전체면 위에 게이트 절연층(102)을 형성한다. Next, a gate insulating layer 102 over the entire surface of the gate electrode layer (101).

예를 들면, 게이트 절연층(102)으로서, 스퍼터링법에 의해 산화규소막이 100nm의 두께로 형성된다. For example, as the gate insulating layer 102, the oxide silicon film is formed by sputtering to a thickness of 100nm. 물론, 게이트 절연층(102)은 이러한 산화규소막에 한정되는 것이 아니고, 산화질화규소막, 질화규소막, 산화알루미늄막, 산화하프늄막과 같은 다른 절연막을 이용하여, 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. Of course, the gate insulating layer 102 is not limited to such a silicon oxide film, a silicon nitride oxide film, a silicon nitride film, an aluminum film, with the other insulating film such as a hafnium oxide film, it is formed to have a single layer structure or a lamination structure oxide can.

다음으로, 게이트 절연층(102) 위에, 2nm 이상 200nm 이하의 두께의 산화물 반도체막을 형성한다. Next, on the gate insulating layer 102, to form an oxide semiconductor film having a thickness of 2nm or less than 200nm. 본 실시형태에서는, 산화물 반도체막이 In-Ga-Zn-O계의 산화물 반도체 성막용 타깃을 이용해서 스퍼터링법에 의해 성막된다. In this embodiment, the oxide semiconductor film by using a target for an oxide semiconductor film-forming system of the In-Ga-Zn-O is deposited by sputtering.

이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체막을 성막하는 것이 바람직하다. In this case, it is preferable that the film forming the oxide semiconductor film, removing the residual moisture in the chamber. 이는, 산화물 반도체막에 수소, 수산기 또는 수분이 함유되는 것을 방지하기 위해서이다. This is in order to prevent the hydrogen, a hydroxyl group or water contained in the oxide semiconductor film.

처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. In order to remove the residual water in the treatment chamber, it is preferred to use a vacuum pump of the absorption type. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. For example, a cryopump, an ion pump, it is preferable to use the titanium standing decimation pump assembly. 배기 수단은 콜드 트랩이 설치된 터보 펌프일 수 있다. Exhaust means may be a turbo pump a cold trap is installed. 크라이오 펌프를 이용해서 배기된 성막실로부터, 수소 원자나, 물(H 2 O)과 같은 수소 원자를 포함하는 화합물 등이 배기되므로, 성막실에서 성막된 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다. From to exhaust the deposition chamber using a cryopump, hydrogen atoms, since such a compound containing a hydrogen atom such as water (H 2 O) exhaust, the concentration of impurities contained in the oxide semiconductor film formed in the deposition chamber It can be reduced.

산화물 반도체막을 성막할 때에 이용되는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 불순물 농도 레벨이 "ppm" 또는 "ppb" 단위로 표현되는 정도까지 감소된 고순도 가스를 이용하는 것이 바람직하다. As a sputtering gas for use when the film forming the oxide semiconductor film, preferably of impurities such as hydrogen, water, a hydroxyl group or a hydride, using a high-purity gas reduced to the extent that the impurity concentration level, expressed by "ppm" or "ppb" unit Do.

다음으로, 산화물 반도체막을 제 2 포토리소그래피 공정에서 섬 형상의 산화물 반도체층(133)으로 가공한다. Next, the processing by the second photolithography process, the oxide semiconductor film is an oxide semiconductor layer 133 in an island shape. 예를 들면 인산과 아세트산과 질산을 섞은 용액을 이용한 습식 에칭에 의해, 불필요한 부분을 제거해서 산화물 반도체층(133)을 형성한다(도 10a 참조). For example, by wet etching using a mixture of phosphoric acid and acetic acid and nitric acid solution, to remove an unnecessary portion to form the oxide semiconductor layer 133 (see Fig. 10a). 또한, 여기에서의 에칭은 습식 에칭에 한정되지 않고 건식 에칭도 수행할 수 있다. Further, the etching herein can be carried out also dry etching is not limited to wet etching.

건식 에칭에 이용되는 에칭 가스로서는, 염소 함유 가스(염소(Cl 2 ), 염화붕소(BCl 3 ), 염화규소(SiCl 4 ), 사염화탄소(CCl 4 )와 같은 염소계 가스)가 바람직하게 이용된다. As the etching gas used for dry etching, a chlorine-containing gas (chlorine (Cl 2), boron chloride (BCl 3), silicon chloride (SiCl 4), carbon tetrachloride (chlorine-based gas such as CCl 4)) is preferably used.

대안적으로, 건식 에칭에 이용되는 에칭 가스로서, 불소 함유 가스(사불화탄소(CF 4 ), 육불화유황(SF 6 ), 삼불화질소(NF 3 ) 또는 트리플루오로메탄(CHF 3 )와 같은 불소계 가스), 브롬화수소(HBr), 산소(O 2 ), 이들 가스 중 임의의 것에 헬륨(He)이나 아르곤(Ar)과 같은 희가스가 첨가된 가스 등을 이용할 수 있다. Alternatively, such as an etching gas used for dry etching, the fluorine-containing gas (carbon tetrafluoride (CF 4), hexafluoride, sulfur (SF 6), nitrogen trifluoride (NF 3), or trifluoromethane (CHF 3) to fluorine-based gas), can be used for hydrogen bromide (HBr), oxygen (O 2), rare gases have been added gas such as random as helium (He) or argon (Ar) gas or the like of these.

건식 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법 및 ICP(Inductively Coupled Plasma) 에칭법 등을 이용할 수 있다. As the dry etching method, a parallel can be used, such as flat-type RIE (Reactive Ion Etching) method and ICP (Inductively Coupled Plasma) etching method. 원하는 형상으로 막을 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다. To etch a film into a desired shape, and suitably adjusting the etching conditions (the amount of power applied to a coiled electrode, the amount of power applied to the electrode of the substrate side, the substrate side electrode temperature, etc.).

습식 에칭에 이용되는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액, 암모니아 과수(31중량% 과산화수소수: 28중량% 암모니아수: 물=5:2:2) 등을 이용할 수 있다. As the etchant used in wet etching, a mixture of phosphoric acid and acetic acid and nitric acid, ammonia, hydrogen peroxide (31% by weight hydrogen peroxide solution: 28 wt% aqueous ammonia: water = 5: 2: 2) or the like can be used. 또한,ITO07N(KANTO CHEMICAL CO., INC 제작)도 이용할 수 있다. Further, it is possible also to use ITO07N (KANTO CHEMICAL CO., INC production).

습식 에칭 후의 사용된 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. The etching solution used after the wet etching is removed by cleaning together with the etched material. 에칭액과 에칭된 재료를 포함하는 폐액은 정제될 수 있고, 재료가 재사용될 수 있다. Waste liquid including the etchant and the etched material may be purified, the material may be re-used. 에칭 후의 폐액으로부터 산화물 반도체층에 함유되는 인듐과 같은 재료를 회수해서 재이용하면, 자원을 효과적으로 이용할 수 있고 비용이 절감될 수 있다. If reused by recovering the material, such as indium oxide to be contained in the semiconductor layer from the waste liquid after the etching, it is possible to effectively use the resources can be cost effective.

원하는 형상으로 재료가 에칭될 수 있도록, 재료에 따른 에칭 조건(에칭액, 에칭 시간, 온도와 같은)을 적절히 조절한다. So that the material can be etched into a desired shape, and suitably adjusting the etching conditions (etching solution, etching time, such as temperature) of the material.

다음으로, 수소, 수분, 수산기 또는 수소화물과 같은 불순물을 저감시키기 위해서, 산화물 반도체층(133)에 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서의 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행한다. Next, hydrogen, moisture, in order to reduce impurities such as a hydroxyl group or a hydride, a nitrogen atmosphere, the oxide semiconductor layer 133, or a noble gas (e.g., argon, helium) with the inert gas atmosphere, or a reduced pressure under the same to 200 ℃ to 700 ℃, preferably carried out (heat treatment for dehydration or dehydrogenation) heat treatment preferably at 450 to 700 ℃ ℃ than 350 ℃ to 700 ℃,. 따라서, 산화물 반도체층의 함유 수분을 저감시킨다. Thus, thereby reducing the moisture content of the oxide semiconductor layer.

다음으로, 가열된 산화물 반도체층을 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각한다. Next, the cooling of the heated oxide semiconductor layer in an oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of below -40 ℃ dew point or less, more preferably -50 ℃) atmosphere. 따라서, 전기적으로 i형(진성)인 고순도화된 산화물 반도체층을 얻는다. Thus, the electrically to obtain a highly purified oxide semiconductor layer of i-type (intrinsic). 이러한 방식으로, 산화물 반도체층(103)을 형성한다(도 10b 참조). And in this way, formation of the oxide semiconductor layer 103 (see Fig. 10b).

본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하 450℃에 있어서 1시간의 가열 처리를 행하고, 산소 분위기하에서 냉각을 행한다. In this embodiment, it subjected to heat treatment for one hour in a nitrogen atmosphere for 450 ℃ to introduce a substrate into one of an electric furnace of a heat treatment apparatus, and the oxide semiconductor layer is carried out the cooling under an oxygen atmosphere.

본 발명의 특징은 산화물 반도체층에 대하여, 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 탈수화 또는 탈수소화 처리를 위한 가열 처리를 행하고, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 산소를 공급하기 위한 냉각 공정을 행하는 것이다. Feature of the present invention with respect to the oxide semiconductor layer, a nitrogen atmosphere or a rare gas (e.g., argon, helium), and subjected to heat treatment for dehydration or dehydrogenation treatment in an inert gas atmosphere or reduced pressure, such as, an oxygen atmosphere, , oxygen and nitrogen, or air is performed a cooling step for supplying oxygen under (preferably having a dew point of the dew point below -40 ℃ or less, more preferably -50 ℃) atmosphere.

탈수화 또는 탈수소화 처리 및 산소 공급 처리에서, 산화물 반도체층(및 기판)의 온도 상태는 승온 상태, 항온 상태 및 강온 상태이다. In the dehydration or dehydrogenation treatment and the oxygen supply process, the temperature state of the oxide semiconductor layer (and the substrate) is the elevated temperature, a constant temperature condition and the temperature decrease condition. 질소, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체로부터 산소, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐)에의 가스(분위기)는 이하의 타이밍 중 어느 것에서 전환될 수 있다: 산화물 반도체층의 온도가 항온 상태인 시간, 산화물 반도체층의 강온이 개시되는 시간, 및 산화물 반도체층의 온도가 강온 상태에 있는 시간. Nitrogen, or rare gas (e.g., argon, helium), and (having a dew point of preferably from -40 ℃ or less, more preferably a dew point of less than -50 ℃) inert gas such as oxygen from oxygen and nitrogen, or air may be by gas (air) is converted in any of the following timings: the time the temperature of the oxide semiconductor layer has a constant temperature state, the time, the oxide of time that the start of temperature reduction of the semiconductor layer, and an oxide the temperature of the semiconductor layer in the temperature decreasing condition .

다음으로, 산화물 반도체층(103) 위에 금속 재료를 이용하여 도전막(132)을 스퍼터링법이나 진공 증착법을 이용하여 형성한다(도 10c 참조). Next, using a metal material over the oxide semiconductor layer 103 is formed using a conductive film 132, sputtering or vacuum vapor deposition (see Fig. 10c).

도전막(132)의 재료로서는, 실시형태 1에 설명한 소스 전극층(405a), 드레인 전극층(405b)과 동일한 재료를 적절히 이용할 수 있다. The same material as the conductive film 132, the source electrode layer (405a) described in Embodiment 1. As a material of the drain electrode layer (405b) can be appropriately used.

도전막(132) 성막 후에 가열 처리를 행할 경우에는, 이 가열 처리에 견디는 충분히 높은 내열성을 도전막에 갖게 하는 것이 바람직하다. When performing a heat treatment conductive film 132 after the film-forming process, it is desirable to have a sufficiently high heat resistance to withstand the heat treatment, the conductive film.

다음으로, 제 3 포토리소그래피 공정을 행한다. Next, a third photolithography process is performed. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 소스 전극층 또는 드레인 전극층(105a, 105b) 및 제 2 단자(122)를 형성한다(도 10d 참조). And to form a resist mask, and removing unnecessary portions by etching to form a source electrode layer or a drain electrode layer (105a, 105b) and the second terminal 122 (see Fig. 10d). 이 때의 에칭 방법으로서 습식 에칭 또는 건식 에칭을 채용한다. As an etching method at this time employs the wet etching or dry etching. 예를 들면, 도전막(132)으로서 알루미늄막, 또는 알루미늄 합금막을 이용하는 경우에는, 인산과 아세트산과 질산을 섞은 용액을 이용한 습식 에칭을 행할 수 있다. For example, when using as the conductive film 132, an aluminum film, or an aluminum alloy film, there can be performed the wet etching using a mixture of phosphoric acid and acetic acid and nitric acid solution. 또한, 암모니아 과수(31중량% 과산화수소수: 28중량% 암모니아수: 물=5:2:2)을 이용한 습식 에칭에 의해, 도전막(132)을 에칭해서 소스 전극층 및 드레인 전극층(105a, 105b)을 형성할 수 있다. Further, ammonia hydrogen peroxide (31% by weight hydrogen peroxide: 2 28 wt% aqueous ammonia: water = 5: 2) by wet etching, the conductive film 132, a source electrode and a drain electrode (105a, 105b) by etching using It can be formed. 이 에칭 공정에서, 산화물 반도체층(103)의 노출 영역도 일부 에칭되어, 오목부를 갖는 산화물 반도체층이 형성될 수 있다. In this etching process, etching is also partially exposed region of the oxide semiconductor layer 103, an oxide semiconductor layer having a recess can be formed.

제 3 포토리소그래피 공정에 있어서, 소스 전극층 및 드레인 전극층(105a, 105b)과 동일한 재료를 이용하여 형성되는 제 2 단자(122)를 단자부에 남긴다. The third picture in the lithography process, leaving a second terminal 122 formed using the same material as the source electrode layer and a drain electrode (105a, 105b) in the terminal portion. 또한, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)에 전기적으로 접속되어 있다. In addition, the second terminal 122 is electrically connected to (a source wiring including the source electrode layer or a drain electrode layer (105a, 105b)), the source wire.

또한, 다계조 마스크를 이용하여 형성한 복수(대표적으로는 2개의 상이한 두께)의 두께의 영역을 갖는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수 있어, 공정 간략화 및 저비용화로 귀결된다. Further, the plurality is formed using a gray-scale mask, by using a resist mask having regions with a thickness of (typically two different thicknesses), it is possible to reduce the number of resist masks, results in simplified process and lower cost furnace.

다음으로, 레지스트 마스크를 제거하고, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층 또는 드레인 전극층(105a, 105b)을 덮도록 절연층(107)을 형성한다. Next, removing the resist mask, a gate insulating layer 102, the oxide semiconductor layer 103, the source electrode layer or the drain electrode layer so as to cover the insulating layer (105a, 105b) (107).

절연층(107)은, 적어도 1nm의 두께로 스퍼터링법과 같이, 절연층(107)에 물 또는 수소와 같은 불순물이 혼입되지 않는 방법을 적절히 이용해서 형성할 수 있다. Insulating layer 107 can be formed by appropriately using the at least 1nm thick, such as a sputtering method and the method that are not the impurities, such as water or hydrogen mixed in the insulating layer 107. 절연층(107)에 수소가 함유되면, 수소의 산화물 반도체층에의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 발생하여 산화물 반도체층의 백 채널이 저저항화(n형 도전성을 가짐)시켜, 기생 채널이 형성될 수 있다. When the hydrogen contained in the insulating layer 107, having a penetration of the hydrogen oxide semiconductor layer, or an oxide to the extraction of oxygen evolution is the back channel of the oxide semiconductor layer lower resistance of the semiconductor layer by hydrogen (n-type conductivity ) to, a parasitic channel can be formed. 따라서, 절연층(107)이 가능한 한 수소를 적게 함유하도록 형성하기 위해서 수소가 사용되지 않는 성막 방법을 채용하는 것이 중요하다. Therefore, it is important to adopt a film forming method that hydrogen is not used to form so that it contains less hydrogen capable of insulating layer 107. The

본 실시형태에서는, 절연층(107)으로서 두께 200nm의 산화실리콘막을 스퍼터링법에 의해 성막한다. In the present embodiment, the film formation by an insulating layer 107 is sputter silicon oxide film having a thickness of 200nm as a. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃로 한다. The substrate temperature during the film formation, can be less than 300 ℃ above room temperature, in the present embodiment is a 100 ℃. 산화실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. Film formation by sputtering, the silicon oxide film can be performed under a rare gas (typically argon) atmosphere, an oxygen atmosphere or a rare gas (typically argon) and oxygen atmosphere. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 이용할 수 있다. In addition, it is possible to use a silicon oxide target or a silicon target as a target. 예를 들면, 실리콘 타깃을 이용하여, 산소 및 질소 분위기하에서 스퍼터링법에 의해 산화실리콘을 형성할 수 있다. For example, using a silicon target, it is possible to form a silicon oxide by a sputtering method under an oxygen and nitrogen atmosphere. 절연층(107)으로서, 수분, 수소 이온, OH - 와 같은 불순물을 포함하지 않는 무기 절연막을 이용한다. Isolated as a layer 107, moisture, hydrogen ions, OH - use an inorganic insulating film that does not contain impurities such as. 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막 등을 이용한다. Typically uses a silicon oxide film, a silicon nitride oxide film, aluminum oxide film, an aluminum nitride oxide film or the like.

이 경우에, 처리실 내의 잔류 수분을 제거하면서 절연층(107)을 성막하는 것이 바람직하다. In this case, it is preferable that the film formation of the insulating layer 107 while removing the residual water in the treatment chamber. 이는, 산화물 반도체층(103) 및 절연층(107)에 수소, 수산기 또는 수분이 함유되는 것을 방지하기 위해서이다. This is in order to prevent the hydrogen, a hydroxyl group or water contained in the oxide semiconductor layer 103 and insulating layer 107. The

처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. In order to remove the residual water in the treatment chamber, it is preferred to use a vacuum pump of the absorption type. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. For example, a cryopump, an ion pump, it is preferable to use the titanium standing decimation pump assembly. 또한, 배기 수단은, 콜드 트랩이 설치된 터보 펌프일 수 있다. Also, the exhaust means may be a turbo pump a cold trap is installed. 크라이오 펌프를 이용해서 배기된 성막실로부터, 수소 원자나, 물(H 2 O)과 같은 수소 원자를 포함하는 화합물 등이 배기되므로, 성막실에서 성막된 절연층(107)에 포함되는 불순물의 농도를 저감시킬 수 있다. Cryopump from to exhaust the deposition chamber used, since such compounds containing hydrogen atoms such as hydrogen atoms, water (H 2 O) exhaust, of the impurity contained in the insulating layer 107, film formation in the deposition chamber it is possible to reduce the concentration.

절연층(107)을 성막할 때에 이용되는 스퍼터링 가스로서는 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 불순물 농도 레벨이 "ppm" 또는 "ppb" 단위로 표현되는 정도까지 감소된 고순도 가스를 이용하는 것이 바람직하다. As the sputtering gas used when forming the insulating layer 107, the hydrogen, impurities such as water, a hydroxyl group or a hydride, using a high-purity gas reduced to the extent that the impurity concentration level, expressed by "ppm" or "ppb" unit it is desirable.

다음으로, 절연층(107)을 형성한 후, 가열 처리를 행할 수 있다. Next, it is possible to perform the heat treatment after forming the insulating layer 107. 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(제 2 가열 처리)(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행할 수 있다. It is possible to perform the heat treatment (second heat treatment) (preferably at least 200 ℃ 400 ℃ or less, for instance less than 250 ℃ 350 ℃) under an inert gas atmosphere, or an oxygen gas atmosphere. 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. For example, 250 ℃ Under nitrogen, a heat treatment is carried out for one hour. 가열 처리는, 산화물 반도체층이 절연층(107)에 접한 상태에서 가열을 수행한다. Heat treatment, an oxide semiconductor layer is carried out the heating in a state in contact with the insulating layer 107.

이상의 공정을 통해, 박막 트랜지스터(170)를 제작할 수 있다(도 11a 참조). Through the above process, it can be prepared a thin-film transistor 170 (see Fig. 11a).

다음으로, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성한다. Next, a fourth photolithography step is performed to form a resist mask. 절연층(107)은 에칭되어 드레인 전극층(105b)에 도달하는 콘택트 홀(125)을 형성한다. Insulating layer 107 is etched to form a contact hole 125 that reaches the drain electrode layer (105b). 또한, 에칭 공정에서 제 2 단자(122)에 도달하는 콘택트 홀(127), 및 제 1 단자(121)에 도달하는 콘택트 홀(126)도 형성된다. Further, the contact hole 126 which reaches the contact hole 127, and the first terminal 121 reaching the second terminal 122 in the etching process may be formed. 이 단계에서의 단면도를 도 11b에 도시한다. A cross-sectional view at this stage is shown in Figure 11b.

다음으로, 레지스트 마스크를 제거한 후, 투광성 도전막을 성막한다. Next, the transparent conductive film is deposited after removing the resist mask. 투광성 도전막의 재료로서는, 산화인듐(In 2 O 3 ), 산화주석(SnO 2 ), 산화아연(ZnO), 산화인듐산화주석합금(In 2 O 3 -SnO 2 , ITO라 약칭함), 산화인듐산화아연합금(In 2 O 3 -ZnO) 또는 실리콘 또는 산화실리콘을 함유하는 금속 산화물 재료 중 임의의 것을 이용할 수 있다. As the transparent conductive film material, indium (In 2 O 3), tin oxide (SnO 2), zinc (ZnO), indium tin oxide alloy oxide (hereinafter abbreviated as In 2 O 3 -SnO 2, ITO ), indium oxide It may use any of a zinc oxide alloy (in 2 O 3 -ZnO), or a metal oxide material containing silicon or silicon oxide.

다음으로, 제 5 포토리소그래피 공정을 행하여 레지스트 마스크를 형성한다. Next, a fifth photolithography step is performed to form a resist mask. 그 후, 불필요한 부분이 에칭으로 제거되어, 화소 전극층(110)을 형성한다. After that, the unnecessary portion removed by etching to form a pixel electrode layer 110.

이 제 5 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 절연층(107)을 유전체로서 이용하는, 용량 배선(108)과 화소 전극층(110)으로 유지 용량 소자가 형성된다. The fifth picture in the lithography process, using the gate insulating layer 102 and insulating layer 107 in the capacitor portion as a dielectric, in the capacitor element is formed by the capacitor wiring 108 and the pixel electrode layer 110.

또한, 제 5 포토리소그래피 공정에 있어서, 제 1 단자(121) 및 제 2 단자(122)를 레지스트 마스크로 덮어 단자부에 투명 도전막(128, 129)을 남긴다. In addition, the fifth picture in the lithography process, leaving a first terminal 121 and second terminal 122, a transparent conductive film (128, 129) to the terminal portions covered with the resist mask. 투명 도전막(128, 129)은 FPC와 접속되는 전극 또는 배선으로서의 기능을 한다. A transparent conductive film (128, 129) is an electrode or function as wiring to be connected to the FPC. 제 1 단자(121) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 역할을 하는 접속용의 단자 전극이다. The first terminal 121 a transparent conductive film 128 formed above, a terminal electrode for connection which serves as an input terminal of the gate wiring. 제 2 단자(122) 위에 형성된 투명 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다. A second terminal 122, a transparent conductive film 129 formed above, a terminal electrode for connection which functions as an input terminal of a source wiring.

다음으로, 레지스트 마스크를 제거한다. Next, removing the resist mask. 이 단계에서의 단면도를 도 11c에 도시한다. A cross-sectional view at this stage is shown in Figure 11c. 또한, 이 단계에서의 평면도가 도 12에 대응한다. In addition, a top view at this stage corresponds to FIG.

도 13a1 및 도 13a2는 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. FIG 13a1 and 13a2 is a flowchart illustrating a plan view and a cross-sectional view of a gate wiring terminal portion at this stage respectively. 도 13a1은 도 13a2의 E1-E2 선을 따른 단면도에 대응한다. Figure 13a1 is corresponding to a sectional view taken along a line E1-E2 in 13a2. 도 13a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. In Fig 13a1, a transparent conductive film 155 formed over the protective insulating film 154 is a terminal electrode for connection which functions as an input terminal. 또한, 도 13a1의 단자부에서는, 게이트 배선과 동일한 재료를 이용하여 형성되는 제 1 단자(151)와, 소스 배선과 동일한 재료를 이용하여 형성되는 접속 전극층(153)이 게이트 절연층(152)을 그 사이에 개재하여 서로 겹치고, 투명 도전막(155)을 통해 서로 전기적으로 접속된다. Further, FIG. In the terminal part of 13a1, the insulating and the first terminal 151 formed using the same material as the gate wiring, the connection electrode layer 153 formed using the same material as the source wiring is a gate layer 152. The interposed between overlapping each other, they are electrically connected to each other through the transparent conductive film 155. 또한, 도 11c에 도시한 투명 도전막(128)이 제 1 단자(121)가 접촉하고 있는 부분이, 도 13a1의 투명 도전막(155)이 제 1 단자(151)와 접촉하고 있는 부분에 대응한다. In addition, the transparent conductive portion in film 128 contacts the first terminal 121 shown in FIG. 11c, corresponding to the portion, which is a transparent conductive film 155 of FIG. 13a1 contact the first terminal (151) do.

도 13b1 및 도 13b2는, 각각 도 11c에 도시하는 것과는 다른 소스 배선 단자부의 평면도 및 단면도이다. Figure 13b1 and 13b2, respectively from those shown in Fig. 11c is a plan view and a cross-sectional view of a different source wiring terminal portion. 도 13b1은 도 13b2의 F1-F2 선을 따른 단면도에 대응한다. Figure 13b1 correspond to the cross-sectional view along the line F1-F2 of 13b2. 도 13b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 역할을 하는 접속용의 단자 전극이다. In Figure 13b1, a transparent conductive film 155 formed over the protective insulating film 154, a terminal electrode for connection which serves as an input terminal. 또한, 도 13b1에 있어서, 단자부에서는, 게이트 배선과 동일한 재료를 이용하여 형성되는 전극층(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 아래쪽에 위치하고 게이트 절연층(152)을 그 사이에 개재하여 겹친다. In addition, in FIG. 13b1, the terminal portion, an insulating electrode layer 156 formed using the same material as the gate wiring is located below the second end 150 is connected to a source wiring and electrical gate layer 152 that the overlap interposed between. 전극층(156)은 제 2 단자(150)에 전기적으로 접속되지 않고, 전극층(156)의 전위를 플로팅, GND 또는 0V와 같은, 제 2 단자(150)와 다른 전위로 설정하면, 노이즈 또는 정전기를 방지하기 위한 용량을 형성할 수 있다. Electrode layer 156 is set to a different potential and the second terminal is not electrically connected to the unit 150, such as the potential of the electrode layer 156 and the floating, GND, or 0V, the second terminal 150, the noise or static electricity it is possible to form the capacitor for preventing. 제 2 단자(150)는, 보호 절연막(154)을 그 사이에 개재하여 투명 도전막(155)과 전기적으로 접속된다. The second terminal 150 is connected the protective insulating film 154 interposed between a transparent conductive film 155 and electrically.

복수의 게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 설치된다. A plurality of gate wirings, source wirings, and capacitor wirings are provided depending on the pixel density. 또한, 단자부에서는, 게이트 배선과 동전위의 제 1 단자, 소스 배선과 동전위의 제 2 단자, 용량 배선과 동전위의 제 3 단자 등이 복수로 각각 배열된다. Further, in the terminal, the gate line and the coins first terminal, the second terminal on the source wiring and the coins of the above, the capacitor wiring and the third terminal, such as the same potential are each arranged in plurality. 각각의 단자의 수는 임의의 수일 수 있고, 단자의 수는 실시자에 의해 적절히 결정될 수 있다. The number of each terminal may be any of several days, the number of terminals can be appropriately determined by the operator.

이러한 5회의 포토리소그래피 공정에 의해, 5매의 포토마스크를 사용하여, 보텀 게이트형의 스태거 박막 트랜지스터인 박막 트랜지스터(170)를 갖는 화소 박막 트랜지스터부 및 유지 용량 소자를 완성시킬 수 있다. With this five photolithography process, it is possible to use the photomask, the 5, to complete the pixel thin film transistor portion and storage capacitor element having a staggered thin film transistor as a thin film transistor 170 in bottom-gate type. 화소가 매트릭스 형태로 배열되는 화소부의 각각의 화소에 박막 트랜지스터 및 유지 용량 소자를 배치해서, 액티브 매트릭스형의 표시 장치를 제작하기 위한 한 쪽의 기판을 얻을 수 있다. To the pixel is placed a thin-film transistor and the storage capacitor element to each pixel of the pixel portion is arranged in a matrix form, it is possible to obtain the one side of the substrate to produce a display device of active matrix type. 본 명세서에서는, 편의상 이러한 기판을 액티브 매트릭스 기판이라 칭한다. In this specification, for convenience such a substrate is referred to as an active matrix substrate.

액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 설치된 대향 기판이 그 사이에 액정층을 개재하여 서로 결합된다. When manufacturing the liquid crystal display device of active matrix type, the active matrix substrate and a counter substrate facing the electrode is provided are bonded to each other via a liquid crystal layer therebetween. 또한, 대향 기판 상의 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 설치한다. Also, install the common electrode to be connected to the counter electrode on the counter substrate and electrically on the active matrix substrate, and installing a fourth terminal connected to the common electrode and electrically to the terminal portions. 제 4 단자는, 공통 전극을 GND 또는 0V와 같은 고정 전위로 설정하기 위하여 설치된다. The fourth terminal and is provided for setting the common electrode at a fixed potential such as GND or 0V.

대안적으로, 용량 배선을 설치하지 않고, 화소 전극은 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 그 사이에 개재하여 중첩하여 유지 용량 소자를 형성할 수 있다. Alternatively, without providing the capacitor wiring, the pixel electrode can be formed by overlapping the storage capacitor element via a gate wire and a protective insulating film and the gate insulating layer of the adjacent pixels in between.

본 명세서에 개시하는 박막 트랜지스터는, 채널 형성 영역에 이용되는 산화물 반도체막을 포함하고, 양호한 동적 특성을 가져, 이들 구동 방법과 조합될 수 있다. Thin film transistors disclosed herein, including an oxide semiconductor film used for the channel formation region, and obtain the good dynamic properties, can be combined with these driving methods.

발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한 쪽의 전극(캐소드라고도 칭함)은, GND 또는 0V와 같은 저전원 전위로 설정되어, 단자부에, 캐소드를 GND 또는 0V와 같은 저전원 전위로 설정하기 위한 제 4 단자가 설치된다. When manufacturing a light emitting display device (also called a cathode), the electrode of the organic light-emitting device is set to the low power supply potential such as GND or 0V, the terminal section, setting the cathode to a low power supply potential such as GND or 0V the fourth terminal is provided for. 또한, 발광 표시 장치를 제작하는 경우에는, 소스 배선 및 게이트 배선 외에 전원 공급선을 설치한다. In the case of manufacturing a light emitting display device, the installation on the power supply line in addition to a source wiring and a gate wiring. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제 5 단자를 설치한다. Thus, the terminal portion has, thereby providing a fifth terminal for connection to the power supply line and electrically.

산화물 반도체층에 탈수화 또는 탈수소화의 가열 처리를 행함으로써 산화물 반도체층을 산소 결핍형으로서 변화시켜, n형(n - 형, n + 형 등) 산화물 반도체층을 얻는다. Oxide by carrying out a dehydration or heating of the dehydrogenation in the semiconductor layer by changing the oxide semiconductor layer as an oxygen-deficient type, n-type (n - type, n + type, etc.) to obtain the oxide semiconductor layer. 그 후, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 얻어진 산화물 반도체층이 냉각됨으로써 산화물 반도체층에 산소를 공급한다. Then, an oxygen atmosphere, oxygen and nitrogen, oxygen or air, the oxide semiconductor layer by being (preferably having a dew point of below -40 ℃ dew point or less, more preferably -50 ℃) oxide semiconductor layer thus obtained is cooled under an atmosphere the supplies. 따라서, 산화물 반도체층이 고순도화되어, i형 산화물 반도체층을 얻는다. Therefore, the oxide is a high purity semiconductor layer, thereby obtaining the i-type oxide semiconductor layer. 이렇게 얻어진 i형 산화물 반도체층을 이용하여, 우수한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. So by using the i-type oxide semiconductor layer thus obtained and the reliability with excellent electric characteristics it can be provided a semiconductor device having a high thin film transistor.

본 실시형태는, 다른 실시형태에 기재된 구성 중 임의의 것과 적절히 조합해서 실현할 수 있다. This embodiment can be realized by appropriately combining those of any of the configurations described in the other embodiments.

(실시형태 5) (Embodiment 5)

본 실시형태에서는, 반도체 장치의 제작 방법의 다른 예를 설명한다. In the present embodiment, it will be explained another example of the manufacturing method of the semiconductor device.

도 38은 산화물 반도체의 탈수화, 탈수소화와 산소 공급 처리를 행하기 위한 열처리 장치의 일례를 나타낸다. Figure 38 shows an example of a heat treatment system for carrying out the dehydration of the oxide semiconductor Chemistry, dehydrogenation with oxygen supply process. 열처리 장치는, 산화물 반도체막이 형성된 기판(250)을 유지하는 기판 카세트(260a)가 출입되는 로드실(251)과, 기판 카세트(260b)가 출입되는 언로드(unload)실(254) 사이에, 탈수, 탈수소화 처리를 행하는 처리실(252), 산소 공급 처리를 행하는 처리실(253)을 포함한다. Heat-treating apparatus, the oxide between the semiconductor film formed substrate 250 and the substrate cassette loading chamber 251 is (260a) comes in and out to keep the substrate cassette is unloaded are (260b) comes in and out (unload) chamber 254, dehydrated , the processing chamber 252 for performing a dehydrogenation treatment, comprises a processing chamber 253 for performing the process oxygen supply. 또한, 처리실(252)에는 가열 수단으로서 램프 광원(258)이 설치되어 있다. In addition, the treatment chamber 252 has a light source lamp 258 is provided as a heating means.

로드실(251), 처리실(252), 처리실(253)에는 진공 배기 수단(259)이 접속되어 있어, 배기관을 통해 로드실(251), 처리실(252), 처리실(253) 내의 기체가 배기된다. Load chamber 251, process chamber 252, process chamber 253, the gas in it is connected to a vacuum exhaust means (259), through the exhaust pipe load chamber 251, process chamber 252, the chamber 253 is exhausted . 로드실(251), 처리실(252), 처리실(253)의 선택은 밸브를 개폐해서 전환하는 것으로 이루어진다. Selection of the load chamber 251, process chamber 252, process chamber 253 is comprise of switching to open and close the valve. 로드실(251), 처리실(252), 처리실(253), 언로드실(254)에는 급기관을 통해, 가스 공급 수단으로부터 수소 및 수분이, 농도 레벨이 "ppb" 단위로 표현되는 정도까지 저감된 고순도의 가스가 공급된다. The load chamber 251, process chamber 252, process chamber 253, unload room 254, the via-level engine, reducing the hydrogen and water from the gas supply means, to the extent that the concentration level is represented as "ppb" unit the high purity gas is supplied.

로드실(251)과 처리실(252) 사이에는 셔터(256a)가 설치되고, 처리실(252)과 처리실(253) 사이에는 셔터(256b)가 설치되고 처리실(253)과 언로드실(254) 사이에는 셔터(256c)가 설치되어 있다. Between the load chamber 251 and the process chamber 252 between it is provided with a shutter (256a), the process chamber 252 and process chamber 253 between is provided with a shutter (256b), the processing chamber 253 and the unload chamber 254, there a shutter (256c) is provided. 셔터는 챔버로/로부터의 기판(250)의 반출입에 따라 개폐한다. The shutter opens and closes in accordance with the banchulip of the substrate 250 from / into the chamber.

기판을 유지한 기판 카세트(260a)를 로드실(251)에 반입한다. Importing the substrate cassette (260a) retaining the substrate in the loading chamber (251). 로드실(251)을 진공 배기 장치(259)로 배기하여, 압력을 내린다. And evacuating the loading chamber 251 to the vacuum exhaust unit 259, it issues a pressure. 그 후, 질소 가스 또는 불활성 가스를 로드실(251)에 공급한다. Then, the supply of nitrogen gas or inert gas into the loading chamber (251). 마찬가지로, 처리실(252)이 진공 배기 장치(259)로 배기하여 압력을 내린다. Likewise, the process chamber 252 is evacuated to a pressure down to a vacuum exhaust device (259). 그 후, 처리실(252)에 질소 가스 또는 불활성 가스를 공급한다. Then, the supply of nitrogen gas or inert gas into the processing chamber 252. The

기판 카세트(260a)로부터 기판(250)을 취출하고, 셔터(256a)를 열어서 질소 분위기 또는 불활성 가스 분위기하의 처리실(252)에 반송한다. Taking out the substrate 250 from the substrate cassette (260a), and opening the shutter (256a) is conveyed into the processing chamber 252 under an atmosphere of nitrogen or an inert gas atmosphere. 램프 광원(258)을 이용해서 질소 분위기, 또는 불활성 기체 분위기하에서의 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행한다. Lamp using a light source (258) 200 ℃ to 700 ℃ under a nitrogen atmosphere, or an inert gas atmosphere, preferably, preferably the heat treatment of 450 ℃ to 700 ℃ than 350 ℃ to 700 ℃, (the dehydration or dehydrogenation It carries out heat treatment for). 이렇게 산화물 반도체막의 함유 수분과 같은 불순물을 저감시킨다. This reduces the impurities such as an oxide semiconductor film containing water. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 감압하에서 행할 수 있다. Further, the dehydration or heating treatment for the dehydrogenation can be carried out under reduced pressure.

다음으로, 처리실(253)을 진공 배기 장치(259)로 배기하고, 압력을 내린다. Next, down the exhaust, and the pressure chamber 253 by the vacuum exhaust device (259). 그 후, 처리실(253)에 산소 가스, 산소 및 질소를 포함하는 가스(예를 들면, N 2 O 가스), 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -50℃ 이하의 노점을 가짐)를 공급한다. Then, the gas in the processing chamber 253 includes an oxygen gas, oxygen and nitrogen (e.g., N 2 O gas), or a second dry air (dew point less than -40 ℃, preferably a dew point of below -50 ℃ by having a) it is supplied. 다음으로, 셔터(256a)를 열어, 가열 처리된 기판(250)을, 산소 분위기, 산소 및 질소 분위기, 또는 초건조 에어 분위기하의 처리실(253)에 반송하고, 산소 분위기, 산소 및 질소 분위기, 또는 초건조 에어 분위기하에서 냉각한다. Next, the shutter (256a), the opening, the heated substrate 250, an oxygen atmosphere, oxygen or nitrogen atmosphere, or ultra-dry, returned to the air atmosphere under the process chamber 253, an oxygen atmosphere, oxygen and nitrogen, or seconds and cooled under dry air atmosphere. 산소 분위기, 산소 및 질소 분위기, 또는 초건조 에어 분위기하에서 냉각함으로써, 산화물 반도체막에 산소를 공급한다. By cooling in an oxygen atmosphere, oxygen or nitrogen atmosphere, or ultra-dry air atmosphere to supply oxygen to the oxide semiconductor film. 이렇게, 전기적으로 i형(진성)인 고순도 산화물 반도체막을 얻을 수 있다. To do this, it is possible to obtain a semiconductor film electrically highly purified oxide i-type (intrinsic).

다음으로, 산소 공급 처리를 행한 기판(250)은 셔터(256c)가 개방된 후에 언로드실(254)에 반송된다. Next, the substrate 250 subjected to the oxygen supply process is after the shutter (256c) is returned to the open unload chamber 254. The 기판(250)은 기판 카세트(260b)에 유지된다. The substrate 250 is held in the substrate cassette (260b). 언로드실(254)에도 처리실(253)과 마찬가지로 산소 및 질소를 포함하는 가스(예를 들면, N 2 O가스) 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -50℃ 이하의 노점을 가짐)가 공급되는, 산소, 산소 및 질소, 또는 초건조 에어 분위기하에 둔다. Unloading chamber gases including oxygen and nitrogen like the treatment chamber 253 to 254 (for example, N 2 O gas) or second dried air (dew point less than -40 ℃, preferably a dew point of below -50 ℃ having a) a feed which, put under oxygen, oxygen and nitrogen, or second dried air atmosphere.

이러한 방식으로, 도 38에 도시된 열처리 장치를 이용하여, 산화물 반도체층의 탈수, 탈수소화를 위한 가열 처리 및 산소 공급 처리를 행할 수 있다. In this way, even using the heat treatment apparatus shown in FIG. 38, it is possible to perform the heat treatment and the oxygen supply process for the dehydration of the oxide semiconductor layer, and a dehydrogenation.

이렇게 고순도화된 산화물 반도체막을 이용하는 것으로, 안정된 전기 특성을 갖고 높은 신뢰성의 반도체 장치를 제공할 수 있다. To utilize this highly purified oxide semiconductor film has a stable electrical characteristic can be provided a semiconductor device of high reliability.

본 실시형태는, 다른 실시형태에 기재된 구성 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining those of any of the configurations described in the other embodiments.

(실시형태 6) (Embodiment 6)

본 실시형태는 반도체 장치의 제작 방법의 다른 예를 설명한다. This embodiment will be described another example of a manufacturing method of a semiconductor device.

도 39에는, 산화물 반도체의 탈수화, 탈수소화와 산소 공급 처리를 행하기 위한 열처리 장치의 일례를 나타낸다. Figure 39 is shows an example of a heat treatment system for carrying out the dehydration of the oxide semiconductor Chemistry, dehydrogenation with oxygen supply process. 열처리 장치는, 카세트 반출입실(200)과 열처리실(201)을 포함한다. The thermal treatment apparatus includes a cassette banchulip chamber 200 and the thermal treatment chamber 201. The 산화물 반도체막이 설치된 기판(208)을 유지하는 기판 카세트(206)는 챔버로/로부터 반출입된다. Oxide substrate cassette 206 for holding a substrate to the semiconductor film 208 is provided banchulip / from the chamber. 열처리실(201)에는 복수매의 기판(208)이 유지된 기판 카세트(206)에 저장된 상태에서 청정화된 기체가 도입되어 열처리를 행한다. Heat-treating chamber 201, the gas purified in the state stored in the substrate cassette 206, the substrate 208 of the plurality of the sustain is introduced to a heat treatment is carried out.

카세트 반출입실(200)에는 진공 배기 장치(214)가 접속되고 있어, 배기관(210)을 통해 카세트 반출입실(200) 내의 기체가 배기된다. Banchulip cassette chamber 200, the gas in it is connected to the vacuum exhaust unit 214 through the exhaust pipe 210 banchulip cassette chamber 200 is exhausted. 카세트 반출입실(200)에는 급기관(212)을 통해, 가스 공급 수단(1)(216)으로부터 질소 가스 또는 불활성 가스가 공급된다. Banchulip cassette chamber 200, the through-level engine 212, a nitrogen gas or inert gas from the gas supply means (1) 216 is supplied.

카세트 반출입실(200)과 열처리실(201) 사이에는 게이트 밸브(204)가 설치되어 있다. Banchulip between the cassette chamber 200 and the thermal treatment chamber 201 is provided with a gate valve 204. 챔버로/로부터의 기판 카세트(206)의 반출입에 따라 슬루스(sluice) 밸브가 개폐된다. The dew loose-(sluice) valve is opened and closed according to banchulip of the substrate cassette 206 to / from the chamber. 열처리실(201)에 반송된 기판 카세트(206)는, 크린 조(202) 내에 유지된다. The substrate cassette 206 is conveyed to the heat treatment chamber 201 is held in the clean tank (202).

열처리실(201)에는 급기관(220)이 접속되어, 가스 공급 수단(1)(216)으로부터 질소 가스 또는 불활성 가스가 공급되고, 가스 공급 수단(2)(218)으로부터 산소 가스가 공급된다. Heat-treating chamber 201, the class engine 220 is connected, the nitrogen gas or inert gas from the gas supply means (1) 216 is supplied with an oxygen gas is supplied from gas supply means (2) 218. 가스 공급 수단(1)(216) 및 가스 공급 수단(2)(218)으로부터 수소 및 수분이, 농도 레벨이 "ppb" 단위로 표현되는 정도까지 저감된 고순도 가스가 공급된다. The hydrogen and water from the gas supply means (1) 216 and the gas supply means (2) 218, a high-purity gas is reduced to a degree of density levels represented by the "ppb" unit is supplied.

열처리실(201)에 공급된 가스는, 히터(222)로 가열되어, 송풍기(224)에 의해 크린 조(202)에 보내진다. The gas supplied into the thermal processing chamber 201 is heated by the heater 222, and is sent to the clean tank 202 by the blower 224. 크린 조(202)에 유입되는 가스 내의 미립자는 필터(226)에 의해 제거된다. Fine particles in the gas which flows into the clean tank 202 is removed by the filter 226.

열처리실(201)은 내부에서 가스가 순환하도록 설계되어 있지만, 가스 일부가 배기관(228)을 통해 열처리실(201)로부터 배기된다. Heat-treating chamber 201, but is designed to gas is circulated in the interior, the gas portion is discharged from the heat treatment chamber 201 through the exhaust pipe 228. 배기되는 가스의 량은 배기관(228)에 부착되어 있는 덕트(232)의 개방도에 따라 제어된다. The amount of the exhaust gas is controlled in accordance with the opening of the duct 232 is attached to the exhaust pipe 228. 배기된 가스 내의 수분과 같은 불순물은 가스 정제 장치(230)에 의해, 다시 제거되어, 급기관(220)으로 복귀된다. Impurities such as moisture in the exhaust gas are removed by the gas purification unit 230, again, is returned to the engine class 220. The 또한, 일부의 가스는 배기 수단(234)에 의해 배출된다. In addition, some of the gas is discharged by the exhaust means 234.

도 39에 도시된 열처리 장치를 이용하여, 산화물 반도체층의 탈수, 탈수소화를 위한 가열 처리 및 산소 공급 처리를 행할 수 있다. Also by using a heat treatment apparatus shown in FIG. 39, it is possible to perform the heat treatment and the oxygen supply process for the dehydration of the oxide semiconductor layer, and a dehydrogenation.

이렇게 고순도화된 산화물 반도체막을 이용하는 것으로, 안정된 전기 특성을 갖고 신뢰성이 높은 반도체 장치를 제공할 수 있다. So as using highly purified oxide semiconductor film, it is possible to have stable electrical characteristics to provide a semiconductor device with high reliability.

본 실시형태는, 다른 실시형태에 기재된 임의의 구성과 적절히 조합해서 실현하는 것이 가능하다. This embodiment can be realized by any suitable combination and configuration described in the other embodiments.

(실시형태 7) (Embodiment 7)

본 실시형태에서는, 실시형태 1과 일부 공정이 다른 일례를 나타낸다. In this embodiment, the first embodiment and some processes this shows another example. 본 실시형태는, 소스 전극층(405a), 드레인 전극층(405b)의 형성 후에 탈수화 또는 탈수소화의 가열 처리를 행하는 예를 도 31a 내지 도 31d에 나타낸다. The present embodiment shows an example in which the dehydration or dehydrogenation of the heat treatment after the formation of the source electrode (405a), the drain electrode layer (405b) in Figure 31a to Figure 31d. 또한, 도 1a 내지 도 1d와 동일한 부분에는 같은 참조 부호로 표기한다. Further, denoted by same reference numerals, the same parts as in Fig. 1a to 1d.

실시형태 1과 마찬가지로, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(430)을 형성한다(도 31a 참조). Like the first embodiment, a gate electrode layer 401, a gate insulating layer 402, the oxide semiconductor layer 430 over a substrate 400 having an insulating surface (see FIG. 31a).

산화물 반도체층(430) 위에 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 31b 참조). Oxide to form the semiconductor layer 430 over the source electrode layer (405a), the drain electrode layer (405b) (see Fig. 31b).

다음에, 산화물 반도체층(430) 및 소스 전극층(405a), 드레인 전극층(405b)에 대하여 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤과 같은)하 또는 감압하에서 탈수화 처리 또는 탈수소화 처리로서 가열 처리를 행한다. Next, the oxide semiconductor layer 430 and the source electrode (405a), heating as a drain electrode layer (405b), dehydration treatment or dehydrogenation treatment in or in a reduced pressure inert gas atmosphere (such as nitrogen, helium, neon, argon) for the It performs a process. 이 가열 처리는, 산화물 반도체층(430)을 저저항화시키고, 저저항 산화물 반도체층을 얻는다. This heat treatment, the oxide semiconductor layer 430 may lower resistance and to obtain a low-resistance oxide semiconductor layer. 그 후, 가열된 산화물 반도체층에 산소 공급 처리로서 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 서냉(徐冷)을 행한다. Slow cooling under Thereafter, the heated oxide semiconductor layer as an oxygen supply process in the oxygen atmosphere, oxygen and nitrogen, or air (having preferably a dew point of not higher than the dew point of -50 ℃ -40 ℃ or less, more preferably) atmosphere ( It performs 徐 冷). 산소 공급 처리는 산화물 반도체층의 노출 영역에 행해지므로, 반도체층(495)의 일부가 산소 과잉 상태로 된다. Oxygen supply process is therefore carried out on the exposed region of the oxide semiconductor layer, a portion of the semiconductor layer (495) are placed in the oxygen excessive state. 그 결과, 게이트 전극층(401)과 겹치는 채널 형성 영역(496)은 i형이 되고, 소스 전극층(405a)과 겹치는 고저항 소스 영역(497a)과, 드레인 전극층(405b)과 겹치는 고저항 드레인 영역(497b)이 자기 정합적으로 형성된다(도 31c 참조). As a result, the overlapping channels and the gate electrode layer 401 is formed in region 496 and the i-type, the source electrode layer (405a) overlaps with the high-resistance source region (497a) and a drain electrode layer (405b) overlapping with the high-resistance drain region ( 497b) are formed in a self-aligning manner (see Fig. 31c).

또한, 소스 전극층(405a), 드레인 전극층(405b)의 재료는, 텅스텐 또는 몰리브덴과 같이 가열 처리에 견디기에 충분한 내열성을 갖는 재료를 이용하는 것이 바람직하다. Further, the material of the source electrode (405a), the drain electrode layer (405b), it is preferable to use a material having sufficient heat resistance to withstand the heat treatment, such as tungsten or molybdenum.

다음으로, 반도체층(495)에 접해서 스퍼터링법 또는 PCVD법에 의해 절연층(407)이 형성된다. Next, in contact with the semiconductor layer 495. The insulating layer 407 by sputtering or PCVD method it is formed. 보호 절연층(499)이 절연층(407) 위에 적층된다. Protective insulation layer 499 is deposited on the insulating layer 407. 본 실시형태에서는, 절연층(407)으로서 스퍼터링법에 의해 산화실리콘층을 형성하고, 보호 절연층(499)으로서 스퍼터링법에 의해 질화실리콘층을 형성한다. In this embodiment, to form a silicon nitride layer by a sputtering method as the insulating layer 407 as an insulating layer formed of silicon oxide by sputtering, and a protective layer (499).

이상의 공정에서 박막 트랜지스터(494)가 형성된다(도 31d 참조). The thin film transistor 494 is formed in the above steps (see Fig. 31d).

드레인 전극층(405b)(및 소스 전극층(405a))과 중첩된 산화물 반도체층에 있어서 고저항 드레인 영역(497b)(또는 고저항 소스 영역(497a))을 형성하는 것에 의해, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. By forming the drain electrode layer (405b) (and the source electrode (405a)) and in the oxide semiconductor layer overlapping with the resistance drain region (497b) (or the high-resistance source region (497a)), improving the reliability of the thin film transistor can. 구체적으로는, 고저항 드레인 영역(497b)을 형성하는 것으로, 드레인 전극층(405b)으로부터 고저항 드레인 영역(497b), 채널 형성 영역(496)에 걸쳐, 도전성을 단계적으로 변화시킬 수 있다. Specifically, and as forming the resistance drain region (497b), over the drain electrode layer (405b) the resistance drain region (497b), the channel forming region (496) and from, may be changed in a stepwise manner the conductivity. 그 때문에, 드레인 전극층(405b)에 고전원 전위 V DD 를 공급하는 배선에 접속해서 동작시킬 경우, 게이트 전극층(401)과 드레인 전극층(405b) 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼로서의 역할을 하여 국소적으로 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킬 수 있다. Therefore, high-power voltage V DD when to operate to connect to a wiring that supplies a gate electrode layer 401 and the drain electrode layer (405b) Classical boundaries function as a high even when applied to the resistance drain region of the buffer between the drain electrode layer (405b) and the can be topically applied are not classical boundaries, to improve the withstand voltage of the transistor.

이렇게 고순도화된 산화물 반도체층을 이용하는 것으로, 안정된 전기 특성을 갖고 신뢰성이 높은 반도체 장치를 제공할 수 있다. So that the use of highly purified oxide semiconductor layer, can have stable electric characteristics to provide a semiconductor device with high reliability.

본 실시형태는, 다른 실시형태 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining as any of the other embodiments.

(실시형태 8) (Embodiment 8)

반도체 장치 및 반도체 장치의 제작 방법을, 도 32를 이용하여 설명한다. A manufacturing method of a semiconductor device and a semiconductor device will be described with reference to Fig. 실시형태 1과 동일 부분 또는 동일 기능을 갖는 부분은, 실시형태 1과 마찬가지로 행할 수 있으며, 실시형태 1과 동일한 공정도 실시형태 1과 마찬가지로 행할 수 있으므로, 반복 설명은 생략한다. Embodiment 1 and the same portions or portions having the same functions are performed may be performed like the first embodiment, it is also the same process as in Embodiment 1 can be performed similarly as in the first embodiment, repeated description thereof will be omitted.

도 32에 나타내는 박막 트랜지스터(471)는 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역에 중첩되도록 절연막을 그 사이에 개재하여 도전층(409)을 설치하는 예이다. A thin film transistor 471 shown in Figure 32 is a example in which a conductive layer 409 through an insulating film so as to overlap the channel region of the gate electrode layer 401 and the oxide semiconductor layer 403 therebetween.

도 32는 반도체 장치에 포함되는 박막 트랜지스터(471)의 단면도이다. 32 is a cross sectional view of the thin film transistor 471 included in a semiconductor device. 박막 트랜지스터(471)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 절연층(407), 보호 절연층(499) 및 도전층(409)을 포함한다. A thin film transistor 471 is a thin film transistor-type bottom gate, over the substrate 400, a substrate having an insulating surface, a gate electrode layer 401, a gate insulating layer 402, the oxide semiconductor layer 403, a source electrode (405a ), a drain electrode (405b), an insulating layer 407, a protective insulation layer 499 and the conductive layer 409. 도전층(409)은, 게이트 전극층(401)과 중첩되도록, 보호 절연층(499) 위에 설치되어 있다. The conductive layer 409, so as to overlap with the gate electrode layer 401, is provided on the protective insulating layer (499).

도전층(409)은, 게이트 전극층(401), 소스 전극층(405a), 드레인 전극층(405b)과 마찬가지인 재료와 마찬가지의 방법을 이용해서 형성할 수 있다. Conductive layer 409 may be formed using the gate electrode layer 401, a source electrode (405a), the drain electrode layer (405b) and machangajiin material and the same method. 화소 전극층을 설치하는 경우에는, 화소 전극층과 마찬가지인 재료와 마찬가지의 방법을 이용해서 형성할 수 있다. When installing a pixel electrode layer, there can be formed using the pixel electrode layer and machangajiin materials and similar methods. 본 실시형태에서는, 도전층(409)은 티타늄막, 알루미늄막 및 티타늄막의 적층을 이용하여 형성된다. In this embodiment, conductive layer 409 is formed using a titanium film, an aluminum film and a titanium film is stacked.

도전층(409)은, 게이트 전극층(401)과 동일한 전위를 가질 수도 있고, 게이트 전극층(401)의 전위와 다른 전위를 가질 수도 있고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. The conductive layer 409, may have the same potential as the gate electrode layer 401, may have a potential different from the potential of the gate electrode layer 401, a first function may be a second gate electrode layer. 또한, 도전층(409)이 플로팅 상태일 수도 있다. It may also be a conductive layer 409 is floating.

도전층(409)을 산화물 반도체층(403)과 겹치는 위치에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(BT 시험)에 있어서, BT 시험 전후 사이에 있어서의 박막 트랜지스터(471)의 임계값 전압의 변화량을 저감시킬 수 있다. By providing the conductive layer 409 at a position overlapping with the oxide semiconductor layer 403, a bias for examining reliability of a thin film transistor according to the thermal stress test (BT test), a thin film transistor (471 in between before and after the BT test ) it is possible to reduce the amount of change in threshold voltage. 특히, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가하는 전압을 -20V로 한 마이너스 BT 시험에 있어서, 임계값 전압의 변화를 억제할 수 있다. In particular, in the negative BT test of a voltage applied to the gate after raising the substrate temperature to 150 ℃ to -20V, it is possible to suppress the change in threshold voltage.

본 실시형태는, 다른 실시형태와 적절히 조합해서 실시하는 것이 가능하다. This embodiment, can be performed by appropriate combination with the other embodiments.

(실시형태 9) (Embodiment 9)

반도체 장치 및 반도체 장치의 제작 방법을, 도 33을 이용하여 설명한다. It will be described with reference to Figure 33 a method for producing the semiconductor device and semiconductor device. 실시형태 1과 동일 부분 또는 동일 기능을 갖는 부분은, 실시형태 1과 마찬가지로 행할 수 있으며, 실시형태 1과 동일한 공정도 실시형태 1과 마찬가지로 행할 수 있으므로, 반복 설명은 생략한다. Embodiment 1 and the same portions or portions having the same functions are performed may be performed like the first embodiment, it is also the same process as in Embodiment 1 can be performed similarly as in the first embodiment, repeated description thereof will be omitted.

도 33에 나타내는 박막 트랜지스터(472)는, 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역에 중첩되도록, 절연층(407), 보호 절연층(499) 및 절연층(410)을 사이에 개재하여 도전층(419)이 설치된다. A thin film transistor 472 shown in FIG. 33, the gate electrode layer 401 and the oxide so as to overlap the channel region of the semiconductor layer 403, insulating layer 407, a protective insulation layer 499 and the insulation between the layers 410, the conductive layer 419 is disposed interposed.

도 33은, 반도체 장치에 포함되는 박막 트랜지스터(472)의 단면도이다. 33 is a cross sectional view of the thin film transistor 472 included in a semiconductor device. 박막 트랜지스터(472)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 절연층(407), 절연층(410) 및 도전층(419)을 포함한다. A thin film transistor 472 is a thin film transistor-type bottom gate, over the substrate 400, a substrate having an insulating surface, a gate electrode layer 401, a gate insulating layer 402, the oxide semiconductor layer 403, a source electrode (405a ), a drain electrode (405b), an insulating layer 407, insulating layer 410 and conductive layer 419. 도전층(419)은, 게이트 전극층(401)과 중첩되도록, 절연층(410) 위에 설치되어 있다. The conductive layer 419, so as to overlap with the gate electrode layer 401, is provided on an insulating layer (410).

본 실시형태의 박막 트랜지스터에서는, 보호 절연층(499) 위에 평탄화 막으로서 역할을 하는 절연층(410)을 적층하고, 절연층(407), 보호 절연층(499) 및 절연층(410)에 형성된 드레인 전극층(405b)에 도달하는 개구에 도전막을 형성하고, 원하는 형상으로 에칭해서 도전층(419) 및 화소 전극층(411)을 형성한다. In the transistor of the present embodiment, the laminated insulating layer 410, which serves as a planarizing film on the protective insulating layer 499, and formed on the insulating layer 407, a protective insulation layer 499 and the insulating layer 410 the conductive film is formed in an opening reaching the drain electrode layer (405b), and etched into a desired shape to form the conductive layer 419 and the pixel electrode layer 411. 이렇게, 화소 전극층(411)을 형성하는 공정에서, 도전층(419)을 형성할 수 있다. To do this, in the step of forming the pixel electrode layer 411, it is possible to form a conductive layer (419). 본 실시형태에서는, 화소 전극층(411), 도전층(419)으로서 산화규소를 포함하는 산화인듐산화주석 합금(산화규소를 포함하는 In-Sn-O계 산화물)을 이용한다. In the present embodiment, it uses a pixel electrode layer 411, conductive layer 419, indium tin oxide alloy containing silicon oxide (In-Sn-O-based oxide containing silicon oxide) as a.

대안적으로, 도전층(419)은, 게이트 전극층(401), 소스 전극층(405a), 드레인 전극층(405b)과 마찬가지인 재료 및 제작 방법을 이용해서 형성할 수 있다. Alternatively, the conductive layer 419 can be formed using the gate electrode layer 401, a source electrode (405a), the drain electrode layer (405b) and machangajiin materials and manufacturing method.

도전층(419)은, 게이트 전극층(401)과 동일한 전위를 가질 수도 있고, 게이트 전극층(401)과 상이한 전위를 가질 수도 있다. The conductive layer 419, may have the same potential as the gate electrode layer 401 may have a different potential and the gate electrode layer 401. The 대안적으로, 도전층(419), 및 401은 상이한 전위를 가질 수도 있다. Alternatively, the conductive layer 419, and 401 may have a different potential. 도전층(419)은 제 2 게이트 전극층으로서 기능할 수 있다. Conductive layer 419 may serve as a second gate electrode layer. 또한, 도전층(419)이 플로팅 상태일 수도 있다. It may also be a conductive layer 419, the floating state.

또한, 도전층(419)을 산화물 반도체층(403)과 겹치는 위치에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험에 있어서, BT 시험 전후 사이에 있어서의 박막 트랜지스터(472)의 임계값 전압의 변화량을 저감시킬 수 있다. Further, by providing the conductive layer 419 at a position overlapping with the oxide semiconductor layer 403, a bias for examining reliability of a thin film transistor according to the thermal stress test, the thin film transistor 472 in between before and after the BT test the amount of change in threshold voltage can be reduced.

본 실시형태는, 다른 실시형태 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining as any of the other embodiments.

(실시형태 10) (Embodiment 10)

반도체 장치 및 반도체 장치의 제작 방법을, 도 35a 및 도 35b를 이용하여 설명한다. A manufacturing method of a semiconductor device and a semiconductor device will be described with reference to Figure 35a and Figure 35b. 실시형태 3과 동일 부분 또는 동일 기능을 갖는 부분은, 실시형태 3과 마찬가지로 행할 수 있고, 실시형태 3과 동일한 공정도 실시형태 3과 마찬가지로 행할 수 있으므로, 반복 설명은 생략한다. Since the third embodiment and the same portions or portions having the same functions are performed it may be carried out like the embodiment 3, the third embodiment and can be performed as in Fig. 3 the same embodiment of the process, repeated description thereof will be omitted.

도 35a 도시하는 박막 트랜지스터(1431)는 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역에 중첩되도록 채널 보호층(1418) 및 절연층(1407)을 사이에 개재해서 도전층(1409)을 설치하는 구성을 갖는 예이다. A thin film transistor 1431 shown Figure 35a is it is interposed between the gate electrode layer 1401 and the oxide semiconductor channel protection so as to overlap the channel region layer of the layer 1403, 1418 and insulating layer 1407, the conductive layer 1409 It is an example having a structure for installing.

도 35a는 반도체 장치에 포함되는 박막 트랜지스터(1431)의 단면도이다. Figure 35a is a cross-sectional view of the thin film transistor 1431 included in the semiconductor device. 박막 트랜지스터(1431)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(1400) 위에, 게이트 전극층(1401), 게이트 절연층(1402), 산화물 반도체층(1403) 및 소스 전극층(1405a), 드레인 전극층(1405b), 절연층(1407), 도전층(1409)을 포함한다. A thin film transistor 1431 is a thin film transistor-type bottom gate over a substrate 1400, a substrate having an insulating surface, a gate electrode layer 1401, a gate insulating layer 1402, the oxide semiconductor layer 1403 and the source electrode (1405a ), a drain electrode (1405b), the insulating layer 1407, the conductive layer 1409. 도전층(1409)은, 게이트 전극층(1401)과 중첩되도록, 절연층(1407)을 사이에 개재하여 설치되어 있다. A conductive layer 1409 is, so as to overlap with the gate electrode layer 1401, is provided interposed between the insulating layer 1407.

도전층(1409)은, 게이트 전극층(1401), 소스 전극층(1405a), 드레인 전극층(1405b)과 마찬가지인 재료 및 방법을 이용해서 형성할 수 있다. A conductive layer 1409 can be formed using the gate electrode 1401, the source electrode (1405a), a drain electrode (1405b) and machangajiin Materials and methods. 화소 전극층을 설치하는 경우에는, 화소 전극층과 마찬가지인 재료 및 방법을 이용해서 도전층(1409)을 형성할 수 있다. When installing the pixel electrode layer is, by using the pixel electrode layer and machangajiin materials and methods can form the conductive layer 1409. 본 실시형태에서는, 도전층(1409)으로서 티타늄막, 알루미늄막 및 티타늄막의 적층을 이용한다. In this embodiment, titanium as a conductive layer 1409 film, uses an aluminum film and a titanium film is stacked.

도전층(1409)은, 게이트 전극층(1401)과 같은 전위를 가질 수 있거나, 게이트 전극층(1401)과 다른 전위를 가질 수 있거나 제 2 게이트 전극층으로서 기능할 수 있다. A conductive layer 1409 is, or can have the same potential as the gate electrode layer 1401, the gate electrode layer 1401, and either may have a different potential may function as a second gate electrode layer. 또한, 도전층(1409)이 플로팅 상태일 수도 있다. It may also be a conductive layer 1409 is floating.

또한, 도전층(1409)을 산화물 반도체층(1403)과 겹치는 위치에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라 칭함)에 있어서, BT 시험 전후 사이에 있어서의 박막 트랜지스터(1431)의 임계값 전압의 변화량을 저감시킬 수 있다. In addition, the conductive layer 1409 of an oxide by providing the position overlapping the semiconductor layer 1403, a bias for examining reliability of a thin film transistor according to (hereinafter referred to as, BT test) Heat stress test, between before and after the BT test the amount of change in threshold voltage of the TFT 1431 in can be reduced.

도 35b는 도 35a와 일부 다른 예를 나타낸다. Figure 35b shows a part of another example in FIG. 35a. 도 35a와 동일 부분 또는 동일 기능을 갖는 부분은, 도 35a와 마찬가지로 행할 수 있으므로, 반복 설명은 생략한다. Because there 35a and the same portions or portions having the same function, can be performed as in Fig. 35a, a repetitive description thereof will be omitted.

도 35b에 도시하는 박막 트랜지스터(1432)는 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역에 중첩되도록 채널 보호층(1418), 절연층(1407) 및 절연층(1408)을 사이에 개재하여 도전층(1409)을 설치하는 구성을 갖는 예이다. Between the thin film transistor 1432 includes a gate electrode layer 1401 and the oxide semiconductor layer channel protection so as to overlap the channel region of the 1403 layer 1418, insulating layer 1407 and insulating layer 1408 shown in Fig. 35b through to an example having a configuration in which the conductive layer 1409.

도 35b에서는, 절연층(1407) 위에 평탄화 막으로서 기능하는 절연층(1408)을 적층한다. In Figure 35b, it is laminated with an insulating layer 1408 functioning as a planarization layer over the insulating layer 1407.

도 35a와 마찬가지로, 도 35b의 구조에 있어서도, 도전층(1409)을 산화물 반도체층(1403)과 겹치는 위치에 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 BT 시험에 있어서, BT 시험 전후 사이에 있어서의 박막 트랜지스터(1432)의 임계값 전압의 변화량을 저감시킬 수 있다. As in Fig. 35a, also in the structure of Figure 35b, by providing the conductive layer 1409 at a position overlapping with the oxide semiconductor layer 1403, in a BT test for examining the reliability of a thin film transistor, in between before and after the BT test of it is possible to reduce the variation in the threshold voltage of the TFT 1432.

본 실시형태는, 다른 실시형태에 기재한 구성 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining those of any of the configurations described for other embodiments.

(실시형태 11) (Embodiment 11)

본 실시형태에서는, 실시형태 1과 구조가 일부 다른 예를 도 36에 나타낸다. In this embodiment, the first embodiment and the structure shown in Figure 36 some other examples. 실시형태 1과 동일 부분 또는 동일 기능을 갖는 부분은, 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일한 공정도 실시형태 1과 마찬가지로 행할 수 있으므로, 반복 설명은 생략한다. Embodiment 1 and the same parts or parts having the same function, it can be carried out like the embodiment 1, and embodiment 1 may be performed as in Fig. 1 embodiment the same processes, and a repetitive description thereof will be omitted.

도 36의 구조에 있어서, 산화물 반도체층(403)과 소스 전극층의 사이에 소스 영역(N + 층, 또는 버퍼층이라고도 칭함)을, 산화물 반도체층과 드레인 전극층 사이에 드레인 영역(N + 층, 또는 버퍼층이라고도 칭함)을 설치하는 예를 설명한다. In the structure of Figure 36, the oxide semiconductor layer 403 and the source region between the source electrode layer (N + layer or a buffer layer, also known as quot;) to the drain region between the oxide semiconductor layer and the drain electrode layer (N + layer or a buffer layer It will be described an example in which the referred to as hereinafter). 예를 들면, 소스 영역 및 드레인 영역에, n형의 도전형을 갖는 산화물 반도체층을 이용한다. For example, the source region and the drain region, and uses an oxide semiconductor layer having a conductivity type of n-type. 본 실시형태에서는, 소스 영역 또는 드레인 영역(404a, 404b)이 In-Ga-Zn-O계 막을 이용하여 형성된다. In this embodiment, the source region or the drain region (404a, 404b) is formed by using a film-based In-Ga-Zn-O.

또한, 박막 트랜지스터(473)의 소스 영역 또는 드레인 영역(404a, 404b)으로서, 산화물 반도체층을 이용하는 경우에는, 채널 형성 영역으로서 이용하는 산화물 반도체층(403)의 두께보다도 얇고, 보다 높은 도전율(전기 전도도)을 갖는 것이 바람직하다. In addition, as a source region or a drain region (404a, 404b) of the thin film transistor 473, oxide when using a semiconductor layer, a thin, than the thickness of the oxide semiconductor layer 403 used as a channel formation region, a higher conductivity (electrical conductivity ) preferably has a.

또한, 소스 영역 또는 드레인 영역으로서, 산화물 반도체층과 소스 전극층 및 드레인 전극층의 사이에, 산화물 도전층을 형성할 수 있다. In addition, as a source region or a drain region, an oxide semiconductor layer and between the source electrode and the drain electrode layer, it is possible to form the conductive oxide layer. 산화물 도전층과 소스 전극 및 드레인 전극을 형성하기 위한 금속층은 연속하여 성막될 수 있다. A metal layer for forming the conductive oxide layer and the source electrode and the drain electrode may be successively film-forming.

소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 설치하면, 소스 영역 및 드레인 영역이 저저항화되어, 트랜지스터가 고속 동작할 수 있다. As a source region and a drain region, the installation of an oxide conductive layer between the oxide semiconductor layer and the source electrode layers and drain electrode layers, the source region and the drain region is the low-resistance screen, a transistor can be high-speed operation. 소스 영역 및 드레인 영역으로서 산화물 도전층을 이용하는 것은, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해서 유효하다. The use of the oxide conductive layer as a source region and a drain region, the peripheral circuit is effective to improve the frequency characteristics of the (driving circuit). 이는, 금속 전극(예를 들면, Ti)과 산화물 반도체층 사이의 접촉에 비해, 금속 전극(예를 들면, Ti)과 산화물 도전층 사이의 접촉은, 접촉 저항을 감소시킬 수 있기 때문이다. This contact between the metal electrode (e.g., Ti) and an oxide, compared to the contact between the semiconductor layer and a metal electrode (e.g., Ti) and an oxide conductive layer, because it is possible to reduce the contact resistance.

본 실시형태에서는, 섬 형상의 산화물 반도체층으로 산화물 반도체층을 가공한 후에, 산화물 반도체층에 질소 분위기, 또는 희가스(예를 들면, 아르곤, 헬륨)와 같은 불활성 기체 분위기하, 또는 감압하에서 200℃ 내지 700℃, 바람직하게는 350℃ 내지 700℃, 보다 바람직하게는 450℃ 내지 700℃의 가열 처리를 행한다. In this embodiment, under the after processing the oxide semiconductor layer is an oxide semiconductor layer in an island shape, a nitrogen atmosphere, the oxide semiconductor layer, or a rare gas inert atmosphere, such as (for example, argon, or helium) to, or reduced pressure 200 ℃ to 700 ℃, preferably carried out preferably at a heat treatment of 450 ℃ to 700 ℃ than 350 ℃ to 700 ℃,. 그 후, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각을 행한다. Thereafter, the cooling in an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere. 산화물 반도체층을 상기 분위기하에서 가열 처리 및 냉각함으로써, 산화물 반도체층의 탈수화 또는 탈수소화 처리, 및 산소 공급 처리를 행할 수 있다. By heating and cooling the oxide semiconductor layer under the above atmosphere, the oxide is possible to perform dehydration or dehydrogenation treatment, and the oxygen supply process of the semiconductor layer. 따라서, 전기적으로 i형(진성)인 고순도 산화물 반도체층(403)을 얻을 수 있다. Accordingly, it is possible to obtain an electrically high-purity oxide semiconductor layer (403), i-type (intrinsic). 이러한 방식으로, 산화물 반도체층(403)을 형성할 수 있다. In this manner, the oxide can be formed in the semiconductor layer 403.

또한, 절연층(407)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에서 박막 트랜지스터(473)에 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행할 수 있다. In addition, the insulating layer can be performed after forming the 407, nitrogen atmosphere, or an atmospheric environment and a heat treatment on the thin film transistor 473 in the (atmospheric) (preferably at least 150 ℃ less than 350 ℃). 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. For example, 250 ℃ Under nitrogen, a heat treatment is carried out for one hour. 가열 처리에 의해, 산화물 반도체층(403)이 절연층(407)에 접한 상태에서 가열된다. By heat treatment, the oxide semiconductor layer 403 is heated while in contact with the insulating layer 407. 따라서, 박막 트랜지스터(470)의 전기적 특성의 변동을 경감시킬 수 있다. Therefore, it is possible to reduce the variation in the electric characteristics of the thin film transistor 470.

본 실시형태는, 다른 실시형태에 기재된 구성 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining those of any of the configurations described in the other embodiments.

(실시형태 12) (Embodiment 12)

본 실시형태에서는, 단면으로부터 보아서 산화물 반도체층을 질화물 절연층으로 둘러싸는 예를 도 23을 참조하여 설명한다. In the present embodiment, it will be described by e. When viewed from the end surface surrounding the oxide semiconductor layer is a nitride insulating layer with reference to FIG. 도 23에 도시된 박막 트랜지스터는, 실시형태 1에 나타낸 박막 트랜지스터와 산화물 절연층의 상면 형상 및 단부의 위치, 게이트 절연층의 구성 이외에는 동일하다. Other than the thin film transistor shown in FIG. 23, the first embodiment positions of the top surface shape and the end portions of the thin-film transistor and the oxide insulating layer as shown in the configuration of the gate insulating layer is the same. 따라서, 실시형태 1과 동일 부분 또는 동일 기능을 갖는 부분은, 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일 공정도 실시형태 1과 마찬가지로 행할 수 있으므로, 반복 설명은 생략한다. Thus, since the first embodiment and the same portions or portions having the same function, can be performed similarly to Embodiment 1, the first embodiment and the same process can be carried out like the first embodiment, repeated description thereof will be omitted.

도 23에 나타내는 박막 트랜지스터(650)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(394) 위에, 게이트 전극층(391), 질화물 절연층을 이용한 게이트 절연층(652a), 산화물 절연층을 이용한 게이트 절연층(652b), 산화물 반도체층(392), 소스 전극층(395a) 및 드레인 전극층(395b)을 포함한다. The thin film transistor 650 shown in FIG. 23 is a bottom and the transistor of the gate type, over a substrate 394 having an insulating surface, a gate electrode layer 391, a gate insulating layer (652a) using a nitride insulating layer, the oxide insulating layer using a gate insulating layer (652b), the oxide semiconductor layer 392, the source electrode layer (395a) and the drain electrode layer (395b). 또한, 박막 트랜지스터(650)는, 산화물 반도체층(392)에 접하여 산화물 절연층(656)으로 덮여진다. In addition, the thin film transistor 650, oxide is covered with the semiconductor layer 392, an oxide insulating layer 656 in contact with. 산화물 절연층(656) 위에는 질화물 절연층을 이용한 보호 절연층(653)이 추가적으로 설치되어 있다. Above the oxide insulating layer 656 can protect the insulating layer 653 by using a nitride insulating layer is additionally installed. 보호 절연층(653)은 질화물 절연층을 이용하여 형성된 게이트 절연층(652a)에 접한다. Protective insulation layer 653 is tangent to the gate insulating layer (652a) formed using a nitride insulating layer.

본 실시형태에서의 박막 트랜지스터(650)에 있어서, 게이트 절연층은, 게이트 전극층 위에 질화물 절연층과 산화물 절연층이 적층되는 적층 구조를 갖는다. In the thin film transistor 650 according to the present embodiment, the gate insulating layer is over the gate electrode layer has a stacked structure in which a stacked nitride insulating layer and the oxide insulating layer. 또한, 질화물 절연층을 이용하여 형성된 보호 절연층(653)의 형성 전에, 산화물 절연층(656)과, 게이트 절연층(652b)을 선택적으로 제거하여, 질화물 절연층을 이용하여 형성된 게이트 절연층(652a)을 노출시킨다. In addition, before formation of the protective insulating layer 653 formed using a nitride insulating layer, the oxide insulating by selectively removing the layer 656 and the gate insulating layer (652b), an insulated gate formed using a nitride insulating layer layer ( to expose 652a).

적어도 산화물 절연층(656), 게이트 절연층(652b)의 상면 면적은, 산화물 반도체층(392)의 상면 면적보다도 넓고, 산화물 절연층(656), 게이트 절연층(652b)의 상면은 박막 트랜지스터(650)를 덮는 것이 바람직하다. The upper surface of at least an oxide insulating layer 656, a gate insulating layer (652b), the top surface area of ​​the oxide semiconductor layer 392, the top surface area than the large, and the oxide insulating layer 656, a gate insulating layer (652b) of the thin film transistor ( to cover the 650) is preferred.

또한, 질화물 절연층인 보호 절연층(653)은, 산화물 절연층(656)의 상면과, 산화물 절연층(656) 및 게이트 절연층(652b)의 측면을 덮고, 질화물 절연층을 이용하여 형성된 게이트 절연층(652a)에 접한다. Further, the nitride insulating layer is a protective insulation layer 653, covering the side surface of the oxide insulating layer 656, the upper surface, an oxide insulating layer 656 and the gate insulating layer (652b) of, formed using a nitride insulating layer gate It abuts the insulation layer (652a).

질화물 절연층을 이용하여 각각 형성된 보호 절연층(653) 및 게이트 절연층(652a)으로서는, 스퍼터링법이나 플라즈마 CVD법으로 얻어지는, 예를 들어, 질화실리콘막, 산화질화실리콘막, 질화알루미늄막, 또는 산화질화알루미늄막과의 수분, 수소 이온, OH - 와 같은 불순물을 포함하지 않고, 불순물이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. As the protective insulating layer 653 and the gate insulating layer (652a) each of which is formed using a nitride insulating layer, obtained by a sputtering method or a plasma CVD method, for example, a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, or moisture, hydrogen ions, and OH of aluminum oxide nitride film - does not contain impurities such as, use an inorganic insulating film that prevents impurities from entering from the outside.

본 실시형태에서는, 질화물 절연층을 이용하여 형성된 보호 절연층(653)으로서, 산화물 반도체층(392)의 하면, 상면 및 측면을 둘러싸도록 RF 스퍼터링법을 이용하여, 두께 100nm의 질화실리콘층을 형성한다. In this embodiment, the lower surface of a protective insulating layer 653 formed using a nitride insulating layer, the oxide semiconductor layer 392, using an RF sputtering method so as to surround the upper and side surfaces, forming a 100nm silicon nitride layer thickness do.

도 23에 나타내는 구조로 함으로써, 산화물 반도체층에 접해서 둘러싸도록 설치되는 게이트 절연층(652b) 및 산화물 절연층(656)에 의해, 산화물 반도체층 내의 수소, 수분, 수산기 또는 수소화물과 같은 불순물은 저감되어, 질화물 절연층을 이용하여 각각 형성된 게이트 절연층(652a) 및 보호 절연층(653)에 의해 산화물 반도체층이 둘러싸여져 있으므로, 보호 절연층(653)의 형성 후의 제조 프로세스에 있어서, 외부로부터의 수분의 침입을 방지할 수 있다. By the structure shown in Figure 23, the oxide by a semiconductor gate insulating layer that is provided so as to contact by enclosing a layer (652b) and the oxide insulating layer 656, an oxide of hydrogen in the semiconductor layer, impurities such as moisture, a hydroxyl group, or hydride is is reduced, since by a gate insulating layer (652a) and a protective insulating layer 653 each formed using a nitride insulating layer becomes oxide surrounded by a semiconductor layer, in the manufacturing process after the formation of the protective insulating layer 653, from the outside the intrusion of moisture can be prevented. 또한, 터치 패널, 예를 들면 표시 장치로서 디바이스가 완성된 후에도 장기적으로, 외부로부터의 수분의 침입을 방지할 수 있어 디바이스의 장기간 신뢰성을 향상시킬 수 있다. In addition, a touch panel, for example in the long term even after the device is completed as a display device, it is possible to prevent penetration of moisture from the outside can be improved long-term reliability of the device.

본 실시형태에서는, 하나의 박막 트랜지스터를 질화물 절연층으로 둘러싸는 구성을 설명했지만, 본 발명의 일 실시형태는 이 구성에 한정되지 않는다. In the present embodiment, but a configuration that surrounds the one of the thin film transistor from a nitride insulating layer, in one embodiment of the present invention is not limited to this configuration. 복수의 박막 트랜지스터를 질화물 절연층으로 둘러쌀 수도 있고, 화소부의 복수의 박막 트랜지스터를 통합해서 질화물 절연층으로 둘러쌀 수도 있다. And a plurality of thin film transistors may surrounded by nitride insulating layer, it may be integrated by a plurality of thin film transistors of the pixel portion surrounded by nitride insulating layer. 적어도 액티브 매트릭스 기판의 화소부의 주변을 둘러싸도록 보호 절연층(653)과 게이트 절연층(652a)이 서로 접하는 영역을 형성할 수도 있다. At least has an active matrix to pixels surrounding the peripheral parts of protective insulation layer 653 of the substrate and the gate insulating layer (652a) is in contact with each other to form a region.

본 실시형태는, 다른 실시형태 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining as any of the other embodiments.

(실시형태 13) (Embodiment 13)

본 실시형태에서는, 하나의 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치되는 박막 트랜지스터를 형성하는 예에 대해서 후술한다. In the present embodiment, it will be described later for example for at least part of the driving circuit on a single substrate, forming a thin film transistor arranged in the pixel portion.

화소부에 배치되는 박막 트랜지스터는, 실시형태 1 내지 실시형태 4에 따라서 형성할 수 있다. A thin film transistor arranged in the pixel portion may be formed according to the first embodiment to the fourth embodiment. 또한, 실시형태 1 내지 실시형태 10 중 임의의 것에 나타내는 박막 트랜지스터는 n채널형 TFT이다. Further, Embodiment 1 to Embodiment 10 of the thin-film transistor as shown in any are of n-channel type TFT. 따라서, 구동 회로 중, n채널형 TFT를 이용하여 형성될 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다. Thus, in the drive circuit, it forms part of a drive circuit that can be formed using an n-channel TFT of the pixel portion over the same substrate as the thin film transistor.

액티브 매트릭스형 표시 장치의 블록도의 일례를 도 19a에 도시한다. An example of a block diagram of an active matrix display device is shown in Figure 19a. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)가 형성된다. Over a substrate 5300 of a display device, a pixel portion (5301), the first scan line driver circuit 5302, the second scanning line driving circuit (5303), the signal line driving circuit 5304 are formed. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장해서 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302) 및 제 2 주사선 구동 회로(5303)로부터 연장해서 배치되어 있다. The pixel portion has (5301), the plurality of signal lines arranged to extend from the signal line driver circuit 5304, a plurality of scanning lines arranged to extend from the first scan line driver circuit 5302 and the second scan line driver circuit (5303) . 또한, 주사선과 신호선이 서로 교차하는 각각의 영역에는, 표시 소자를 갖는 화소가 매트릭스 형상으로 배치되어 있다. Further, in each region of the scanning lines and signal lines intersect with each other, the pixels are arranged in a matrix having a display element. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit)와 같은 접속부를 통하여, 타이밍 제어 회로(5305)(컨트롤러, 또는 컨트롤러 IC라고도 칭함)에 접속되어 있다. In addition, the substrate 5300 of the display device is connected to the connection portion, such as through a FPC (Flexible Printed Circuit), a timing control circuit (5305) (also referred to as the controller, or the controller IC).

도 19a에서는, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. In Figure 19a, the first scan line driver circuit 5302, the second scanning line driving circuit (5303) and a signal line driver circuit 5304 are formed over a substrate 5300 as the pixel portion (5301). 그 때문에, 외부에 설치되는 구동 회로 등의 부품의 수가 감소하므로, 비용의 저감을 달성할 수 있다. Therefore, it reduces the number of parts such as a driving circuit, which is installed outside, it is possible to achieve a reduction in cost. 또한, 기판(5300) 외부에 구동 회로를 설치했을 경우, 배선을 연장시킬 필요가 생기고, 배선 접속수가 증가할 것이지만, 기판(5300) 위에 구동 회로를 설치했을 경우, 그 배선 접속수를 줄일 수 있다. Further, when installing the driver circuits outside the substrate 5300, occurs a need to extend the wiring, wiring connection can not but be increased, when installing the driver circuit over a substrate 5300, it is possible to reduce the wiring can be connected . 따라서, 신뢰성의 향상 및 수율의 향상을 달성할 수 있다. Therefore, it is possible to achieve the improvement of reliability and improvement of the yield.

또한, 타이밍 제어 회로(5305)는, 제 1 주사선 구동 회로(5302)에 대하여, 일례로서, 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클럭 신호(GCK1)를 공급한다. Further, the timing control circuit (5305) is, as the first, for example with respect to the scanning line driving circuit 5302, and supplies the first start signal for the first scanning line drive circuit (GSP1), a scanning line driver circuit clock signal (GCK1) for. 타이밍 제어 회로(5305)는, 제 2 주사선 구동 회로(5303)에 대하여, 일례로서, 제 2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 칭함), 주사선 구동 회로용 클럭 신호(GCK2)를 공급한다. A timing control circuit (5305), the second as, for example with respect to the scanning line driving circuit (5303), the start signal for the second scanning line drive circuit (GSP2) (also referred to as a start pulse), the scanning line drive circuit clock signal (GCK2) for supplies. 또한, 타이밍 제어 회로(5305)는, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 칭함), 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. Further, the timing control circuit (5305), the signal line driver circuit start signal (SSP), for the signal line driver circuit clock signal (SCK), video signal data (DATA) for (also known as simply the video signal hereinafter), a latch signal (LAT) signal lines and supplies the drive circuit 5304. 또한, 각 클럭 신호는, 주기가 상이한 복수의 클럭 신호일 수도 있고, 클럭 신호를 반전시킨 신호(CKB)와 함께 공급될 수도 있다. In addition, each clock signal, the period may be a plurality of different clock signal, may be supplied with which signal (CKB) inverting the clock signal. 또한, 제 1 주사선 구동 회로(5302)와 제 2 주사선 구동 회로(5303) 중 한 쪽을 생략하는 것이 가능하다. Further, it is possible to omit one of the first scan line driver circuit 5302 and the second scan line driver circuit (5303).

도 19b에서는, 구동 주파수가 낮은 회로(예를 들면, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)에 설치된 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 설치된 기판과 다른 기판 위에 형성하는 구성에 대해서 나타내고 있다. In Figure 19b, the lower driving frequency circuit (e.g., a first scan line driver circuit 5302, the second scanning line driving circuit (5303)) is formed on a substrate 5300 provided to the display unit (5301), the signal line driving represents for the circuit 5304 to the configuration of forming on the pixel portion (5301) is installed, the substrate and the other substrate. 이 구성에 의해, 단결정 반도체를 이용하여 형성된 트랜지스터와 비교하면 전계 효과 이동도가 낮은 박막 트랜지스터를 이용하여 기판(5300) 위에 형성되는 구동 회로를 구성할 수 있다. Compared to the transistor formed using a single crystal semiconductor by this configuration, the field effect mobility can constitute a driving circuit formed on the substrate 5300 by using a lower thin film transistor. 따라서, 표시 장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상 등을 달성할 수 있다. Therefore, it is possible to achieve a large-sized display device, reduction of the number of steps, reduction in cost, improvement in yield, or the like.

실시형태 1 내지 실시형태 10에 나타내는 박막 트랜지스터는 n채널형 TFT이다. Embodiment is a thin film transistor are n-channel type TFT shown in Embodiment 1 to Embodiment 10. 도 20a 및 도 20b에서는, n채널형 TFT를 이용하여 형성된 신호선 구동 회로의 구성 및 동작의 일례를 설명한다. In Figure 20a and Figure 20b, using the n-channel type TFT will be described an example of the configuration and operation of the signal line drive circuit is formed.

신호선 구동 회로는, 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. A signal line drive circuit has a shift register 5601 and a switching circuit (5602). 스위칭 회로(5602)는, 복수의 스위칭 회로(5602_1∼5602_N)(N은 자연수)를 갖는다. A switching circuit (5602) has a plurality of switching circuits (5602_1~5602_N) (N is a natural number). 스위칭 회로(5602_1∼5602_N)는 각각 복수의 박막 트랜지스터(5603_1∼5603_k)(k는 자연수)를 갖는다. A switching circuit (5602_1~5602_N) has a plurality of thin film transistors (5603_1~5603_k) (k is a natural number), respectively. 박막 트랜지스터(5603_1∼5603_k)가 n채널형 TFT인 경우를 설명한다. It will be explained when a thin film transistor (5603_1~5603_k) is an n-channel type TFT.

신호선 구동 회로의 접속 관계에 대해서, 스위칭 회로(5602_1)를 예로 들어 설명한다. For the connection relation of the signal line drive circuit will be described, for the switching circuit (5602_1), for example. 박막 트랜지스터(5603_1∼5603_k)의 제 1 단자는, 각각 배선(5604_1∼5604_k)과 접속된다. The first terminal of the thin-film transistor (5603_1~5603_k) is connected with each of the wiring (5604_1~5604_k). 박막 트랜지스터(5603_1∼5603_k)의 제 2 단자는, 각각 신호선 S1∼Sk와 접속된다. A second terminal of the thin-film transistor (5603_1~5603_k) is connected to the respective signal lines S1~Sk. 박막 트랜지스터(5603_1∼5603_k)의 게이트는 배선(5604_1)에 접속된다. The gate of the thin-film transistor (5603_1~5603_k) is connected to the wiring (5604_1).

시프트 레지스터(5601)는, 배선(5605_1∼5605_N)에 순서대로 H 레벨 신호(H 신호, 또는 고전원 전위 레벨이라고도 칭함)를 출력하고, 스위칭 회로(5602_1∼5602_N)를 순서대로 선택하는 기능을 갖는다. The shift register 5601 has a function of outputting the H-level signal sequence (also referred to as H signals or a high-power potential level) as the wire (5605_1~5605_N), selecting a switching circuit (5602_1~5602_N) in order .

스위칭 회로(5602_1)는, 배선(5604_1∼5604_k)과 신호선 S1∼Sk와의 전기적 도통 상태(제 1 단자와 제 2 단자 사이의 전기적 도통)를 제어하는 기능, 즉 배선(5604_1∼5604_k)의 전위를 신호선 S1∼Sk에 공급할지 여부를 제어하는 기능을 갖는다. A switching circuit (5602_1), the wiring (5604_1~5604_k) and the electrical conduction state between the signal line S1~Sk function of controlling the (electrical conduction between the first terminal and the second terminals), that is, the potential of the wiring (5604_1~5604_k) It has a function of controlling whether to supply to the signal line S1~Sk. 이렇게, 스위칭 회로(5602_1)는 셀렉터로서 기능한다. To do this, the switching circuit (5602_1) functions as a selector. 또한, 박막 트랜지스터(5603_1∼5603_k)는 각각 배선(5604_1∼5604_k)과 그 각각의 신호선 S1∼Sk와의 전기적 도통을 제어하는 기능, 즉 배선(5604_1∼5604_k)의 전위를 신호선 S1∼Sk에 공급하는 기능을 갖는다. Further, a thin film transistor (5603_1~5603_k) is a function for controlling the electrical conduction between the wiring (5604_1~5604_k) and the respective signal lines S1~Sk respectively, that is for supplying a potential of the wiring (5604_1~5604_k) to the signal line S1~Sk and a function. 이렇게, 박막 트랜지스터(5603_1∼5603_k)는 각각 스위치로서의 기능한다. In this way, a thin film transistor (5603_1~5603_k) will function as a switch, respectively.

또한, 배선(5604_1∼5604_k)에는, 각각 비디오 신호용 데이터(DATA)가 입력된다. In addition, the wiring (5604_1~5604_k) has, each video signal data (DATA) are input. 비디오 신호용 데이터(DATA)는 화상 데이터 또는 화상 신호에 대응하는 아날로그 신호일 경우가 많다. Video signal data (DATA) is often an analog signal corresponding to the image data or image signals.

다음으로, 도 20a의 신호선 구동 회로의 동작에 대해서, 도 20b의 타이밍 차트를 참조하여 설명한다. Next, the operation of the signal line drive circuit of Fig. 20a, will be described with reference to the timing chart of Figure 20b. 도 20b에는, 신호 Sout_1∼Sout_N, 및 신호 Vdata_1∼Vdata_k의 예들을 나타낸다. Figure 20b there is shown examples of signals Sout_1~Sout_N, and signal Vdata_1~Vdata_k. 신호 Sout_1∼Sout_N은, 시프트 레지스터(5601)의 출력 신호의 예들이며, 신호 Vdata_1∼Vdata_k는, 배선(5604_1∼5604_k)에 입력되는 신호의 예들이다. Sout_1~Sout_N signal is deulyimyeo example of the output signal of the shift register 5601, signals Vdata_1~Vdata_k is, are examples of signals input to the wiring (5604_1~5604_k). 또한, 신호선 구동 회로의 일 동작 기간은, 표시 장치에 있어서의 일 게이트 선택 기간에 대응한다. In addition, one operation period of the signal line driver circuit corresponds to one gate selection period in a display device. 일 게이트 선택 기간은, 일례로서, 기간 T1∼기간 TN으로 분할된다. One gate selection period, as an example, is divided into period T1~ period TN. 기간 T1∼TN은, 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다. T1~TN period is a period for writing the video signal data (DATA) to the pixel belonging to the selected row.

기간 T1∼기간 TN에 있어서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1∼5605_N)에 순차적으로 출력한다. In the period T1~ period TN, the shift register 5601 is sequentially outputs a signal of H level to the wiring (5605_1~5605_N). 예를 들면, 기간 T1에 있어서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1)에 출력한다. For example, in the period T1, the shift register 5601 outputs a signal of H level to the wiring (5605_1). 그러면, 박막 트랜지스터(5603_1∼5603_k)는 온이 되므로, 배선(5604_1∼5604_k)과, 신호선 S1∼Sk가 전기적으로 도통된다. Then, a thin film transistor (5603_1~5603_k) is so turned on, the wiring (5604_1~5604_k) and the signal line is electrically connected to S1~Sk. 이 경우에, 배선(5604_1∼5604_k)에는, Data(S1)∼Data(Sk)가 각각 입력된다. In this case, the wiring (5604_1~5604_k) there, are inputted respectively, Data (S1) ~Data (Sk). Data(S1)∼Data(Sk)는 각각 박막 트랜지스터(5603_1∼5603_k)를 통하여, 선택되는 행에 속하는 화소 중, 1열째∼k열째의 화소에 입력된다. Data (S1) ~Data (Sk) is via a respective thin film transistor (5603_1~5603_k), are input to the of the pixels belonging to the selected row, the first column of pixels ~k th column. 이렇게 해서, 기간 T1∼TN에 있어서, 선택된 행에 속하는 화소에, k열씩 순서대로 비디오 신호용 데이터(DATA)가 기입된다. In this manner, in the period T1~TN, the pixels belonging to the selected row, the video signal data (DATA) are written in each column k order.

비디오 신호용 데이터(DATA)를 복수의 열씩 화소에 기입되는 것에 의해, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. By the video signal data (DATA) to be written to a plurality of pixels for each column, it is possible to reduce the number of number or wires of the video signal data (DATA). 따라서, 외부 회로와의 접속을 줄일 수 있다. Therefore, it is possible to reduce the connection to the external circuit. 비디오 신호를 복수의 열씩 화소에 기입하는 것에 의해, 기입 시간을 연장할 수 있고, 비디오 신호의 기입 부족을 방지할 수 있다. By writing a video signal to the plurality of pixels for each column, it is possible to extend the write time, it is possible to prevent the shortage of writing of the video signal.

또한, 시프트 레지스터(5601) 및 스위칭 회로(5602)로서는, 실시형태 1 내지 실시형태 10에 나타낸 박막 트랜지스터를 포함하는 회로를 이용하는 것이 가능하다. Further, the shift register 5601 and a switching circuit (5602) includes, it is possible to use a circuit including a thin film transistor shown in Embodiment 1 to Embodiment 10. 이 경우, 시프트 레지스터(5601)에 포함된 모든 트랜지스터가 N채널형 또는 P채널형 중 어느 한쪽만을 갖도록 형성될 수 있다. In this case, all the transistors included in the shift register 5601 may be formed to have only either one of the N-channel or P-channel type.

다음으로, 주사선 구동 회로의 구성에 대해서 설명한다. Next, a description will be given of the configuration of the scanning line driving circuit. 주사선 구동 회로는, 시프트 레지스터를 갖는다. A scanning line driving circuit has a shift register. 또한, 몇몇 경우에 레벨 시프터, 버퍼 등을 가질 수 있다. In addition, it is possible to have a level shifter, a buffer, and the like in some cases. 주사선 구동 회로에 있어서, 시프트 레지스터에 클럭 신호(CLK) 및 스타트 펄스 신호(SP)가 입력되면, 선택 신호가 생성된다. In the scanning line drive circuit, when the clock signal (CLK) and a start pulse signal (SP) to the shift register input, a selection signal is generated. 생성된 선택 신호는 버퍼에 의해 완충되고 증폭되어, 대응하는 주사선에 공급된다. The generated selection signal is buffered and amplified by the buffer are supplied to the corresponding scanning line. 주사선에는, 1라인의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. Scanning line, there is a gate electrode of the transistor is connected to pixels on one line. 1라인의 화소의 트랜지스터를 일제히 온으로 하여야 하므로, 큰 전류를 공급할 수 있는 버퍼가 사용된다. It should be a pixel transistor for one line all at once by one, a buffer that can supply large current is used.

주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 이용되는 시프트 레지스터의 실시형태에 대해서 도 21a 내지 도 21d 및 도 22a 및 도 22b를 참조하여 설명한다. Scanning line drive circuit will be described with reference to and / or signal lines Figure 21a to Figure 21d and Figure 22a and 22b with respect to the embodiment of the shift register used for part of the drive circuit.

주사선 구동 회로 및/또는 신호선 구동 회로의 시프트 레지스터에 대해서, 도 21a 내지 도 21d 및 도 22a 및 도 22b를 참조하여 설명한다. With respect to the scanning line driving circuit and / or the shift register of the signal line driving circuit will be described with reference to Figure 21a to Figure 21d and Figure 22a and Figure 22b. 시프트 레지스터는, 제 1 펄스 출력 회로(10_1) 내지 제 n 펄스 출력 회로(10_N)(N은 3이상 자연수)를 갖는다(도 21a 참조). The shift register has a first pulse output circuit (10_1) to n-th pulse output circuit (10_N) (N is a natural number of 3 or greater) (see Fig. 21a). 도 21a에 도시하는 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 n 펄스 출력 회로(10_N)에는, 제 1 배선(11)으로부터 제 1 클럭 신호 CK1, 제 2 배선(12)으로부터 제 2 클럭 신호 CK2, 제 3 배선(13)으로부터 제 3 클럭 신호 CK3, 제 4 배선(14)으로부터 제 4 클럭 신호 CK4가 공급된다. A first pulse output circuit (10_1) to n-th pulse output circuit (10_N) of the shift register shown in Fig. 21a, the first second clock from the first clock signal CK1, the second wiring 12 from the wiring 11 signal CK2, the third, the fourth clock signal CK4 from the wiring 13, a third clock signal CK3, the fourth wire 14 is supplied from. 또한, 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스 SP1(제 1 스타트 펄스)이 입력된다. Also, the first pulse output circuit (10_1), the fifth pulse from the start wire (15) SP1 (a first start pulse) is input. 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은, 2이상 N 이하의 자연수)에서는, 또한 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)이라 칭해지는 신호와 같음)(n은 2 이상의 자연수)가 입력된다. 2, the n-th pulse output circuit (10_n) subsequent stage (n is 2 or greater natural number of N or less), the addition signal from the front end pulse output circuit (referred to as the front end signal OUT (n-1) equals the referred signal) the (n is a natural number of 2 or more) is input. 제 1 펄스 출력 회로(10_1)에는, 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. The first signal from the first pulse output circuit of the third pulse is output (10_1), a rear end a two-stage circuit (10_3) is input. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에는, 다음 단에 후속하는 단의 제 n+2의 펄스 출력 회로(10_n+2)로부터의 신호(후단 신호 OUT(n+2)라 칭해지는 신호와 같음)가 입력된다. Similarly, the n-th pulse output of the second-or-latter-stage circuits (10_n), the first pulse output of the n + 2 in a subsequent stage to the next stage circuit (10_n + 2) signal (the trailing signal OUT (n + 2) La referred from It is input becomes equal to the signal). 따라서, 각 단의 펄스 출력 회로는, 후단 및/또는 이전 단 전의 단의 펄스 출력 회로의 각각에 입력하기 위한 제 1 출력 신호(OUT(1)(SR)∼OUT(N)(SR)), 다른 배선 등에 전기적으로 접속되는 제 2 출력 신호(OUT(1)∼OUT(N))가 출력된다. Accordingly, the pulse output circuit of each stage, the first output signals (OUT (1) (SR) ~OUT (N) (SR)) for inputting each of the pulse output circuit of the subsequent stage and / or a previous stage before the stage, the second output signals (OUT (1) ~OUT (N)) which is electrically connected to another wiring or the like is output. 또한, 도 21a에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단에는, 후단 신호 OUT(n+2)이 입력되지 않지만, 일례로서는, 추가적으로 제 6 배선(16) 및 제 7 배선(17)으로부터 제 2 스타트 펄스 SP2, 및 제 3 스타트 펄스 SP3을 각각 입력할 수도 있다. Further, in, the last two stages of the shift register as shown in Figure 21a, the rear end signal OUT (n + 2) is not input, as an example, from the additional sixth wiring 16, and the seventh wiring 17 the input may be respective the second start pulse SP2, and a third start pulse SP3. 대안적으로, 추가적으로 시프트 레지스터의 내부에서 생성된 신호가 사용될 수 있다. Alternatively, the signal generated in the addition of the shift register may be used. 예를 들면, 화소부에의 펄스 출력에 기여하지 않는 제 n+1의 펄스 출력 회로(10_n+1), 제 n+2의 펄스 출력 회로(10_n+2)를 설치해(더미 단이라고도 칭하는 회로임), 해당 더미 단에서 제 2 스타트 펄스 SP2 및 제 3 스타트 펄스 SP3에 대응하는 신호를 생성될 수 있다. For example, the display unit the n + 1 that do not contribute to the pulse output of the pulse output circuit (10_n + 1), the n + 2 of the pulse output circuit (10_n + 2) an installed circuit (called also referred to as dummy stage being ), it can be generated a signal corresponding to the second start pulse SP2 and a third start pulse SP3 in the dummy stage.

또한, 클럭 신호(CK)는, 일정한 간격에서 H 레벨과 L 레벨(L 신호, 또는 저전원 전위 레벨이라고도 칭함)을 반복하는 신호이다. In addition, the signal to repeat the clock signal (CK) is, H level and L level (L signal, or also referred to as the low power supply potential level) at regular intervals. 제 1 클럭 신호(CK1)∼제 4 클럭 신호(CK4)는 순서대로 1/4주기만큼 지연된다(즉, 서로 90°만큼 위상이 어긋남). A first clock signal (CK1) ~ fourth clock signal (CK4) is delayed by a quarter cycle in the order (that is, the phase shift from each other by 90 °). 본 실시형태에서는, 제 1 클럭 신호(CK1)∼제 4 클럭 신호(CK4)를 이용하여, 펄스 출력 회로의 구동의 제어 등을 행한다. In this embodiment, the first using a clock signal (CK1) ~ fourth clock signal (CK4), carries out a control of the driving of the pulse output circuit. 또한, 클럭 신호는, 클럭 신호가 입력되는 구동 회로에 따라서, GCLK 또는 SCLK라 칭하기도 하지만, 클럭 신호로서 CK를 이용하여 설명한다. In addition, a clock signal, in accordance with a drive circuit that is a clock signal input, also referred to as GCLK or SCLK, but will be described with reference to a clock signal CK. 본 실시형태에서는 제 1(CK1) 내지 제 4 클럭 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 수행한다. In the present embodiment, by using the first 1 (CK1) to the fourth clock signal (CK4) and performs a control of the driving of the pulse output circuit. 클럭 신호는 클럭 신호가 입력되는 구동 회로에 따라서 GCK 또는 SCK로서 이용되지만, 여기에서는 클럭 신호가 CK로서 설명된다. Clock signals are used as the GCK or SCK in accordance with the driving circuit is a clock signal input, in which a clock signal is described as CK.

제 1 입력 단자(21), 제 2 입력 단자(22) 및 제 3 입력 단자(23)는 제 1 배선(11)∼제 4 배선(14) 중 어느 하나와 전기적으로 접속된다. A first input terminal 21, a second input terminal 22 and the third input terminal 23 is connected to any one of the first and electrical wiring (11) to the fourth wire (14). 예를 들면, 도 21a에 있어서, 제 1 펄스 출력 회로(10_1)의 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 1 펄스 출력 회로(10_1)의 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 1 펄스 출력 회로(10_1)의 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속되어 있다. For example, in Figure 21a, the first second input of the pulse output circuit (10_1) a first input terminal 21 of the first wiring 11 and is electrically connected to the first pulse output circuit (10_1) of terminal 22 is the third input terminal 23 is electrically connected to the third wire (13) of the second wire 12 and is electrically connected to the first pulse output circuit (10_1). 제 2 펄스 출력 회로(10_2)의 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 펄스 출력 회로(10_2)의 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 2 펄스 출력 회로(10_2)의 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다. 2 is the second input terminal 22 of the pulse output circuit (10_2) a first input terminal 21 and the second wiring 12 and is electrically connected to a second pulse output circuit (10_2) of the third wire ( 13) and is electrically connected to, the second the third input terminal 23 of the pulse output circuit (10_2) is electrically connected to the fourth wire (14).

제 1 펄스 출력 회로(10_1)∼제 n 펄스 출력 회로(10_N) 각각은, 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는다(도 21b 참조). A first pulse output circuit (10_1) - the n-th pulse output circuit (10_N) each has a first input terminal 21, a second input terminal 22, a third input terminal 23, a fourth input terminal (24 ), the fifth input terminal 25, first output terminal 26, has a second output terminal 27 (see Fig. 21b). 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클럭 신호 CK1이 입력되고, 제 2 입력 단자(22)에 제 2 클럭 신호 CK2가 입력되고, 제 3 입력 단자(23)에 제 3 클럭 신호 CK3이 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호 OUT(1)(SR)이 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호 OUT(1)이 출력된다. In the first pulse output circuit (10_1), a first a first clock signal CK1 to the input terminal 21 is input, a, and the second clock signal CK2 inputted to the second input terminal 22, a third input terminal ( 23) a third clock signal CK3 is input to the fourth input, and the start pulse input to the terminal 24, the fifth input terminal (signal OUT (3), the rear end 25) is input, the first output terminal (26 ) the first output signal OUT (1) (SR) is output, a second output signal OUT (1) from the second output terminal 27 is output from.

다음으로, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서, 도 21d를 참조하여 설명한다. Next, a description with reference to Figure 21d with respect to an example of the specific circuit configuration of the pulse output circuit.

제 1 펄스 출력 회로(10_1)는, 제 1 트랜지스터(31)∼제 11 트랜지스터(41)를 갖는다(도 21d 참조). A first pulse output circuit (10_1) has a first transistor (31) to have a first transistor (41) (see Fig. 21d). 전술한 제 1 입력 단자(21)∼제 5 입력 단자(25), 및 제 1 출력 단자(26), 제 2 출력 단자(27) 외에 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제 1 트랜지스터(31)∼제 11 트랜지스터(41)에 신호 또는 전원 전위가 공급된다. The above-mentioned first input terminal (21) to the fifth input terminal 25, and a first output terminal 26, a second output terminal 27 in addition to the first high-power electric potential power source line 51 is VDD is supplied, the second from the high-power potential power source line 52, the power supply line 53 is the low power supply potential VSS is supplied to that VCC is supplied, the first transistor 31 to the signal or power supply potential is supplied to the eleventh transistor 41 . 도 21d의 전원선의 전원 전위의 관계는, 이하와 같다: 제 1 고전원 전위 VDD > 제 2 고전원 전위 VCC > 저전원 전위 VSS로 한다. The relationship of the power supply potential of the power source line 21d is, as follows: a first high-power electric potential VDD> the second high-power potential VCC> to a low power supply potential VSS. 또한, 제 1 클럭 신호(CK1)∼제 4 클럭 신호(CK4)는 각각 일정한 간격에서 H 레벨과 L 레벨 사이에서 반복하는 신호이지만, H 레벨일 때 클럭 신호는 VDD이고, L 레벨일 때 클럭 신호는 VSS이다. In addition, the first clock signal (CK1) ~ fourth clock signal (CK4) is a clock signal VDD when Although signal repeating between the H level and the L level in each predetermined interval, an H level, the clock signal when the L level. is VSS. 또한, 전원선(52)의 전위 VCC를, 전원선(51)의 전위 VDD보다 낮게 설정하면, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 감소시킬 수 있으므로, 트랜지스터의 임계값의 변화를 저감시킬 수 있고, 열화를 억제할 수 있다. Further, the voltage VCC of the power supply line 52, is set lower than the potential VDD of the power supply line 51, without affecting the operation, it is possible to reduce the electric potential applied to the gate electrode of the transistor, the threshold of the transistor of it is possible to reduce the variation, it is possible to suppress the deterioration.

도 21d에 있어서, 제 1 트랜지스터(31)의 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 1 트랜지스터(31)의 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 제 1 트랜지스터(31)의 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. In Figure 21d, the first being electrically connected to a first terminal to which the power supply line 51 of the transistor 31, the electrically to a first terminal of the first transistor 31. The second terminal is the ninth transistor 39 in the is connected to a gate electrode of the first transistor 31 is electrically connected to the fourth input terminal 24. 제 2 트랜지스터(32)의 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 트랜지스터(32)의 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터(32)의 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. Claim and is electrically connected to the second terminal of the second transistor 32 is electrically connected to the first terminal of the ninth transistor (39) to the first terminal, the power line 53 of the second transistor 32, the the gate electrode of the second transistor 32 is electrically connected to the gate electrode of the fourth transistor (34). 제 3 트랜지스터(33)의 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 3 트랜지스터(33)의 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되어 있다. The first terminal and the second terminal of the first being electrically connected to the input terminal 21, third transistor 33 of the third transistor 33 is electrically connected to the first output terminal (26). 제 4 트랜지스터(34)의 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 4 트랜지스터(34)의 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되어 있다. Claim that is electrically connected to the second terminal of the fourth transistor (34) to the first terminal, the power line 53 of the fourth transistor 34 is electrically connected to the first output terminal (26). 제 5 트랜지스터(35)의 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 5 트랜지스터(35)의 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제 5 트랜지스터(35)의 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속되어 있다. Claim 5 is electrically connected to the first terminal, the power line 53 of the transistor 35, the fifth transistor second terminal, the second transistor 32, the gate electrode and the fourth transistor 34 of the unit 35 is electrically connected to the gate electrode, the gate electrode of the fifth transistor 35 is electrically connected to the fourth input terminal 24. 제 6 트랜지스터(36)의 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 6 트랜지스터(36)의 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제 6 트랜지스터(36)의 게이트 전극이 제 5 입력 단자(25)에 전기적으로 접속되어 있다. Of the sixth transistor 36, a first terminal, the power line 52 is electrically connected to the second terminal of the sixth transistor 36, second transistor 32, the gate electrode and the fourth transistor 34 of the is electrically connected to the gate electrode, the gate electrode of the sixth transistor 36 is electrically connected to the fifth input terminal 25. 제 7 트랜지스터(37)의 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 7 트랜지스터(37)의 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 제 7 트랜지스터(37)의 게이트 전극이 제 3 입력 단자(23)에 전기적으로 접속되어 있다. The second terminal of the seventh transistor (37) of the electrically connected to the first terminal, the power line 52, the seventh transistor 37 is electrically connected to the second terminal of the eighth transistor 38, the the gate electrode of the seventh transistor 37 is electrically connected to the third input terminal (23). 제 8 트랜지스터(38)의 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제 8 트랜지스터(38)의 게이트 전극이 제 2 입력 단자(22)에 전기적으로 접속되어 있다. The eighth transistor 38, the first terminal and the second being electrically connected to the gate electrode and the gate electrode of the fourth transistor 34 of the transistor 32, the eighth of the second input gate electrode of the transistor 38 of the is electrically connected to the (22). 제 9 트랜지스터(39)의 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 9 트랜지스터(39)의 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제 9 트랜지스터(39)의 게이트 전극이 전원선(52)에 전기적으로 접속되어 있다. The first terminal of the ninth transistor 39 is electrically connected to the second terminal of the second terminal and the second transistor 32 of the first transistor 31, the second terminal of the ninth transistor (39) of claim 3 is electrically connected to the gate electrode and the gate electrode of the tenth transistor 40 of the transistor 33, the gate electrode of the ninth transistor 39 is electrically connected to the power supply line 52. the 제 10 트랜지스터(40)의 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 10 트랜지스터(40)의 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 제 10 트랜지스터(40)의 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속되어 있다. The first terminal of the tenth transistor 40 is electrically connected to the first input terminal a second terminal, the second output terminal 27 for being electrically connected to a tenth transistor (40) to (21), 10 the gate electrode of transistor 40 is electrically connected to the second terminal of the ninth transistor (39). 제 11 트랜지스터(41)의 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 11 트랜지스터(41)의 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 제 11 트랜지스터(41)의 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. The second terminal of the 11th transistor 41, the first terminal is electrically connected to the power source line 53, the first transistor 41 of the electrically connected to the second output terminal 27, an eleventh transistor ( 41) and a gate electrode of a is electrically connected to the gate electrode of the gate electrode and the fourth transistor 34 of the second transistor (32).

도 21d에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극 및 제 9 트랜지스터(39)의 제 2 단자가 접속되는 부분을 노드 A라 칭한다. Fig. 21d, the third transistor 33 of the gate electrode, 10 a gate electrode and a portion which the second terminal is connected to the ninth transistor 39 of the transistor 40 is referred to as a node A. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자 및 제 11 트랜지스터(41)의 게이트 전극이 접속하는 부분을 노드 B라 칭한다(도 22a 참조). In addition, the second terminal, an eighth transistor (38) of the second gate electrode of the transistor 32, the fourth transistor 34, a gate electrode, a fifth transistor (35), a second terminal, a sixth transistor (36) of the a first terminal and a portion at which the gate electrode connected to the eleventh transistor 41 is referred to as a node B (see Fig. 22a).

도 22a에서, 도 21d에서 설명한 펄스 출력 회로가 제 1 펄스 출력 회로(10_1)에 적용되는 경우에, 제 1 입력 단자(21) 내지 제 5 입력 단자(25)와 제 1 출력 단자(26) 및 제 2 출력 단자(27)에 입력 또는 출력되는 신호를 나타내고 있다. In the case that at 22a, the pulse output circuit described in Fig. 21d applied to the first pulse output circuit (10_1), a first input terminal 21 to the fifth input terminal 25 and the first output terminal 26 and claim 2 indicates a signal to be input or output to the output terminal 27.

구체적으로는, 제 1 입력 단자(21)에 제 1 클럭 신호 CK1이 입력되고, 제 2 입력 단자(22)에 제 2 클럭 신호 CK2가 입력되고, 제 3 입력 단자(23)에 제 3 클럭 신호 CK3이 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호 OUT(1)(SR)이 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호 OUT(1)이 출력된다. The third clock signal to the More specifically, the first input terminal 21 the first clock signal CK1 is input, first, and the second clock signal CK2 inputted to the second input terminal 22, a third input terminal 23 to the CK3 is input, a fourth input the start pulse is input to the terminal 24, the fifth input terminal and a rear end signal OUT (3) is input to the (25), the first output terminal a first output signal OUT from 26 (1) (SR) is output, a second output signal OUT (1) from the second output terminal 27 is output.

또한, 박막 트랜지스터는, 게이트와 드레인과 소스의 적어도 세개의 단자를 갖는 소자이다. In addition, the thin film transistor is an element having at least three terminals of a gate and the drain and the source. 박막 트랜지스터는 게이트와 중첩된 영역에 채널 영역이 형성되는 반도체를 갖고 있어, 게이트의 전위를 제어하는 것으로, 채널 영역을 통해서 드레인과 소스 사이에 흐르는 전류를 제어할 수 있다. The thin film transistor has a semiconductor it to be a channel region formed in the overlap region and the gate, by controlling the potential of the gate, it is possible to control the current flowing between the drain and the source through the channel region. 여기에서, 박막 트랜지스터의 소스와 드레인은, 박막 트랜지스터의 구조, 동작 조건 등에 따라 변하므로, 어느 쪽이 소스이고 어느 쪽이 드레인인지 판정하는 것이 곤란하다. Here, the source and the drain of the thin film transistor, since the change depending on the structure, operating conditions of thin film transistors, which side is the source and it is difficult to determine which way is the drain. 따라서, 소스 또는 드레인으로서 기능하는 영역을, 몇몇 경우에 소스 또는 드레인이라 칭하지 않는다. Therefore, it does not referred to as source or drain regions functioning as a source or drain, in some cases. 그 경우, 예를 들어, 이러한 영역은 제 1 단자 및 제 2 단자로 칭해질 수 있다. In that case, for example, this area may be referred to as a first terminal and a second terminal.

여기에서, 도 22a에 도시한 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트를 도 22b에 도시한다. Here, it is shown in Fig. 22b is a timing chart of the shift register comprising a plurality of pulse output circuits illustrated in Figure 22a. 또한, 시프트 레지스터가 주사선 구동 회로에 포함되는 경우, 도 22b의 기간(61) 및 기간(62)은 각각 수직 귀선 기간 및 게이트 선택 기간에 대응한다. On the contrary, if the shift register included in the scanning line driving circuit, the time period 61 and time period 62 of FIG. 22b, respectively corresponding to the vertical retrace period and a gate selection period.

또한, 도 22a에 도시한 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 설치하는 것에 의해, 부트스트랩 동작의 전후에 있어서, 이하와 같은 이점이 얻어진다. In addition, as shown in Fig. 22a, by providing the second a ninth transistor (39) to which the power supply potential VCC to the gate, in the before and after bootstrap operation are obtained advantages as described below.

게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없을 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해서, 제 1 전원 전위 VDD보다 커진다. The second the absence of the ninth transistor (39) to which the power supply potential VCC, if the potential at the node A is raised by bootstrap operation, the second terminal of the source potential rises of the transistor 31 to the gate electrode Then, the greater than the first power supply potential VDD. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자, 즉 전원선(51)측의 단자로 전환된다. Then, the source of the first transistor 31 is switched to the terminal of the first terminal, that is, the power supply line 51 side. 그 때문에, 제 1 트랜지스터(31)에서는, 게이트와 소스 사이, 게이트와 드레인 사이에 큰 바이어스 전압이 인가되어 상당한 스트레스가 걸리고, 이는 트랜지스터의 열화를 야기할 수 있다. Accordingly, the first transistor (31), the is applied to a large bias voltage between the gate and the source, gate and drain takes a considerable stress, which may cause deterioration of the transistor. 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 설치하는 것에 의해, 부트스트랩 동작에 의해 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승은 방지될 수 있다. The second potential at the node A by the bootstrap operation by providing the ninth transistor 39 to which the power supply potential VCC is raised, but the first second potential rise of the terminals of the transistor 31 to the gate electrode It can be prevented. 즉, 제 9 트랜지스터(39)를 설치함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부 바이어스 전압을 감소시킬 수 있다. That is, by providing the ninth transistor 39, it is possible to reduce the part bias voltage applied between the gate and the source of the first transistor (31). 따라서, 본 실시형태의 회로 구성으로, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부 바이어스 전압이 감소될 수 있어, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 추가적으로 억제할 수 있다. Thus, in the circuit configuration of this embodiment, the I unit can be reduced bias voltage is applied between the gate and the source of the first transistor 31, it is possible to further suppress deterioration of the first transistor 31 due to stress .

또한, 제 9 트랜지스터(39)는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트 사이에 제 1 단자와 제 2 단자를 통해서 접속되도록 설치된다. Further, the ninth transistor (39) is installed such that the first is connected via the first terminal and the second terminal to the gate of the second terminal and the third transistor 33 of the first transistor (31). 본 실시형태에서 설명한 복수의 펄스 출력 회로를 구비하는 시프트 레지스터가 사용되는 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제 9 트랜지스터(39)를 생략할 수 있고, 이는 트랜지스터 수를 감소시키는 점에서 유리하다. If a shift register having a plurality of pulse output circuits described in this embodiment is used, in a number of singular signal line than the scanning line driving circuits driving circuit, it is possible to omit the ninth transistor (39), which reduce the number of transistors it is advantageous in this regard.

제 1 트랜지스터(31) 내지 제 11 트랜지스터(41)의 반도체층에 산화물 반도체가 사용되면, 박막 트랜지스터의 오프 전류를 저감시킬 수 있고, 온 전류 및 전계 효과 이동도를 높일 수 있고, 열화의 정도를 저감시킬 수 있으므로, 회로 내의 오동작을 저감시킬 수 있다. A first transistor (31) when to 11 an oxide semiconductor is used for semiconductor layers of the transistor 41, it is possible to reduce the OFF current of the TFT, it is possible to increase the on-current and field-effect mobility, a degree of degradation can be reduced, it is possible to reduce the erroneous operation in the circuit. 산화물 반도체를 이용하여 형성된 트랜지스터는, 비정질 실리콘을 이용하여 형성된 트랜지스터에 비해, 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. Oxide transistor formed using a semiconductor is formed as compared to using the amorphous silicon transistor, the degree of deterioration of the transistor due to which the high potential applied to the gate electrode is small. 그 때문에, 제 2 전원 전위 VCC를 공급하는 전원선에, 제 1 전원 전위 VDD를 공급할 때에도 마찬가지의 동작이 수행될 수 있고, 회로에 설치되는 전원선의 수를 저감시킬 수 있으므로, 회로가 소형화될 수 있다. Therefore, the second power potential VCC to the power supply line for supplying, when supplying the first power supply voltage VDD may be the same operation is performed, it is possible to reduce the number of power lines that are installed in the circuit, the circuit can be downsized have.

또한, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력 단자(23)에 의해 공급되는 클럭 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력 단자(22)에 의해 공급되는 클럭 신호는 제 7 트랜지스터(37)의 게이트 전극에 제 2 입력 단자(22)에 의해 공급되는 클럭 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 3 입력 단자(23)에 의해 공급되는 클럭 신호가 되도록, 배선 접속이 변해도 마찬가지의 효과를 얻을 수 있다. Further, the gate electrode of the seventh transistor 37, the clock supplied by the second input terminal 22 to the gate electrode of the clock signal, the eighth transistor (38) supplied by a third input terminal 23 the signal is claim to be the clock signal supplied by a third input terminal 23 to the gate electrode of the clock signal, the eighth transistor (38) supplied by the second input terminal 22 to the gate electrode of the seventh transistor (37), the wiring-connecting byeonhaedo can be obtained a similar effect. 또한, 도 22a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 온으로 된 후에, 제 7 트랜지스터(37)가 오프되고, 제 8 트랜지스터(38)는 여전히 온이고, 다음으로 제 7 트랜지스터(37)가 여전히 오프이고, 제 8 트랜지스터(38)가 오프된다. Further, in the shift register shown in Fig. 22a, the seventh transistor 37 and the eighth transistor 38 is after all the on, the seventh transistor 37 is off and the eighth transistor 38 is still on and, the next is still off in the seventh transistor 37 and the eighth transistor 38 is turned off. 따라서, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하하는 것으로 생기는, 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인해서 2회 발생된다. Thus, the second input terminal 22 and third input caused by the potential of the terminal 23 decreases, the decrease in the potential of the node B of claim 7 reduction in the electric potential of the gate electrode of the transistor 37 and the eighth transistor ( due to the decrease in the potential of the gate electrode 38) is generated by two times. 한편, 도 22a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 상태가 변하여 제 7 트랜지스터(37) 및 제 8 트랜지스터(38) 모두가 온이고, 그 후, 제 7 트랜지스터(37)가 온, 제 8 트랜지스터(38)가 오프, 다음으로, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 오프로 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하하는 것으로 생기는 노드 B의 전위의 저하의 수가 1회로 감소될 수 있으며, 이는 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해 유발된 것이다. In the other hand, the shift register shown in Fig. 22a, the seventh transistor 37 and the eighth and both changed the state of the transistor 38, the seventh transistor 37 and the eighth transistor 38 is turned on, and thereafter, claim 7 as a whole, the eighth transistor 38, transistor 37 is turned off, then the seventh transistor 37 and the eighth being that the off transistor 38, a second input terminal 22 and third input and the potential of the terminal 23 can be reduced circuit 1 the number of degradation decreases the potential of the node B caused by, which is caused by the decrease in the potential of the gate electrode of the eighth transistor (38). 따라서, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력 단자(23)로부터 클럭 신호 CK3이 공급되고, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력 단자(22)로부터 클럭 신호 CK2가 공급되는 접속 관계가 바람직하다. Thus, the seventh is supplied to the CK3 clock signal from the third input terminal 23 to the gate electrode of the transistor 37, an eighth second input CK2 is supplied to the clock signal from the terminal 22 to the gate electrode of the transistor 38 the connection relationship is preferable. 이는, 노드 B의 전위의 변동 횟수가 저감될 수 있어, 노이즈를 저감시킬 수 있기 때문이다. This is because the variation of the number of times the potential of the node B can be reduced, the noise can be reduced.

이렇게, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L 레벨로 유지하는 기간에, 노드 B에 정기적으로 H 레벨의 신호가 공급되어, 펄스 출력 회로의 오동작을 억제할 수 있다. To do this, first the potential of the output terminal 26 and the second output terminal 27 in the period to maintain the L level, is periodically supplied with a signal of H level to the node B, to suppress the malfunction of the pulse output circuit have.

이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다. Through the above process, it can be prepared a highly reliable display device as a semiconductor device.

본 실시형태는, 다른 실시형태에 설명한 구성 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining as any of the configurations described in the other embodiments.

(실시형태 14) (Embodiment 14)

박막 트랜지스터를 제작하고, 박막 트랜지스터를 화소부에서, 또한 구동 회로에서 이용해서 표시 기능을 갖는 반도체 장치(표시 장치라고도 칭함)를 제작할 수 있다. In making a thin film transistor, and a TFT display unit, and may also produce a semiconductor device (also referred to as display device) having a display function using a drive circuit. 또한, 박막 트랜지스터를 이용하여, 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 형성할 수 있어, 시스템-온-패널을 달성할 수 있다. Further, by using a thin film transistor, can be formed on a substrate, such as any or all of the driving circuits, and pixel portion, a system can achieve a panel-on.

표시 장치는 표시 소자를 포함한다. The display device comprises a display element. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 칭함), 발광 소자(발광 표시 소자라고도 칭함)를 이용할 수 있다. As the display element, it is possible to use a liquid crystal element (also referred to as a liquid crystal display element), the light-emitting element (also referred to as light-emitting display element). 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescence), 유기 EL 등을 포함한다. The light emitting device, including a device that the luminance is controlled by current or voltage to the category, and specifically includes an inorganic EL (electroluminescence), an organic EL or the like. 또한, 전자 잉크와 같은 전기적 작용에 의해 콘트라스트가 변하는 표시 매체가 사용될 수 있다. Further, a display medium, the contrast changes by an electrical effect, such as electronic ink may be used.

또한, 표시 장치는, 표시 소자가 밀봉된 패널과, 컨트롤러를 포함하는 IC 등이 패널에 실장된 모듈을 포함한다. In addition, the display apparatus comprises a module mounted on the panel, such as IC to the display device includes a sealing panel and a controller. 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되지 않은 일 실시형태에 대응하는 소자 기판에는, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. In the element substrate corresponding to one embodiment of the display element it is not completed in the process of manufacturing a display device, and means for supplying current to the display element in the plurality of pixels. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전막을 성막한 후이며, 도전막이 에칭되어 화소 전극을 형성하기 전의 상태일 수도 있고, 임의의 다른 상태일 수도 있다. Element substrate, specifically, and after the film formation may be a million pixel electrode of the display element is formed, the state, conductivity is the pixel electrode film, the conductive film is etched may be the state prior to forming the pixel electrode, any other status may be.

또한, 본 명세서에 있어서의 표시 장치는, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치 포함)을 의미한다. The display device in this specification means an image display apparatus, display apparatus, or light sources (including lighting device). 또한, 표시 장치는 그 범주 내에 이하의 모듈 중 임의의 것을 포함한다: FPC(Flexible Printed Circuit), TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)와 같은 커넥터가 부착되는 모듈; The display device includes any of the following modules in its category: a module connector, such as a FPC (Flexible Printed Circuit), TAB (Tape Automated Bonding) tape or a TCP (Tape Carrier Package) mounting; 그 단부에 인쇄 배선 보드가 설치되는 TAB 테이프나 TCP를 갖는 모듈; Module having a TAB tape or a TCP which is a printed circuit board installed at its end; 및 표시 소자에 COG(Chip On Glass) 방식에 의해 직접 실장될 수 있는 IC(집적 회로)를 갖는 모듈. And a display element in the module having an IC (integrated circuit) that may be directly mounted by COG (Chip On Glass) method.

반도체 장치의 일 실시형태인 액정 표시 패널의 외관 및 단면에 대해서, 도 15a 내지 도 15c를 참조하여 설명한다. For one embodiment of the appearance and the cross section of the liquid crystal display panel of a semiconductor device will be described with reference to Figure 15a to Figure 15c. 도 15a 및 도 15c는, 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를, 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)에 의해 각각 밀봉한 패널의 평면도이다. Figs. 15a and 15c, the thin film transistor (4010, 4011) and a liquid crystal element 4013, the first substrate 4001 and the second substrate is a top view of the respective sealing a panel by sealing material 4005 between 4006 . 도 15b는, 도 15a 또는 도 15c의 MN 선에 따른 단면도이다. Figure 15b is a cross-sectional view according to the line MN in Fig. 15a or Fig. 15c.

제 1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 설치되어 있다. Claim 1 has the substrate 4001, the pixel portion 4002 and, so as to surround the scanning line drive circuit 4004, sealing material 4005 is provided on are installed. 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 설치되어 있다. The pixel portion 4002 and the scanning line driver circuit 4006 over the second substrate 4004 are provided. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. Thus, the pixel portion 4002 and the scanning line driver circuit 4004 is, is sealed with a liquid crystal layer 4008, by the first substrate 4001 and the sealing material 4005 and the second substrate 4006. 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 실장되어 있다. Claim 1 has the substrate 4001, the signal line is formed by using the different regions and the area enclosed by the seal member 4005 above, separately prepared substrate a single crystal semiconductor film or polycrystalline semiconductor film on the driving circuit 4003 is mounted.

또한, 별도로 형성된 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다. In addition, the connection method of the driver circuit is separately formed, it is not particularly limited, it is possible to use a COG method, wire bonding method, a TAB method or the like. 도 15a는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 15c는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다. Figure 15a is an example of mounting the signal line driver circuit 4003 by a COG method, and FIG 15c shows an example of mounting the signal line driver circuit 4003 by a TAB method.

제 1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는, 각각 복수의 박막 트랜지스터를 갖고 있어, 도 15b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. And the pixel portion 4002 and the scanning line provided on the first substrate 4001, a driving circuit 4004 is, in it a plurality of thin film transistors, Fig. 15b, respectively, a thin film transistor 4010 included in the pixel portion 4002, illustrates a thin film transistor 4011 included in the scan line driver circuit 4004. 박막 트랜지스터(4010, 4011) 위에는 절연층(4041, 4042, 4021)이 설치되어 있다. Above the thin film transistor (4010, 4011) an insulating layer (4041, 4042, 4021) are provided.

박막 트랜지스터(4010, 4011)는, 실시형태 1 내지 실시형태 10의 어느 하나의 박막 트랜지스터를 적절히 이용할 수 있고, 실시형태 1 내지 실시형태 10의 박막 트랜지스터와 동일한 공정 및 재료를 이용하여 형성할 수 있다. Thin film transistors (4010, 4011) may be formed using the same procedure and material as the thin-film transistor of Embodiment 1 to Embodiment 10, the embodiment 1 to embodiment may utilize any one of a thin film transistor of the type 10 as appropriate, . 탈수화 또는 탈수소화 처리로서, 질소 분위기하 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리가 수행되어 막 내의 함유 수분을 저감시킨다. As dehydration or dehydrogenation treatment, a heat treatment under a nitrogen atmosphere or an inert gas atmosphere, or under reduced pressure is carried out thereby reducing the moisture content in the film. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기하에서 냉각이 행해진다. After that as the oxygen supply process, and the cooling is performed under an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) atmosphere. 이렇게 얻어진 산화물 반도체막을 박막 트랜지스터(4010, 4011)에 이용하고 있다. Thus the oxide semiconductor film obtained is used for the thin film transistors (4010, 4011). 따라서, 박막 트랜지스터(4010, 4011)는 안정된 전기적 특성을 갖는 신뢰성이 높은 박막 트랜지스터이다. Thus, a thin film transistor (4010, 4011) is a highly reliable thin film transistor having stable electric characteristics.

절연층(4021) 위에, 구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치도록 도전층(4040)이 설치되어 있다. An insulating layer 4021 over, the oxide conductive layer so as to overlap the channel formation region of the semiconductor layer 4040 of the TFT 4011 is provided in the driving circuit. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치도록 설치함으로써, BT 시험 전후 사이에 있어서의 박막 트랜지스터(4011)의 임계값 전압의 변화량을 저감시킬 수 있다. By providing the conductive layer 4040 so as to overlap the channel formation region of the oxide semiconductor layer, it is possible to reduce the variation in the threshold voltage of the TFT 4011 in between before and after the BT test. 또한, 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층의 전위와 같거나 상이할 수 있다. In addition, the potential of the conductive layer 4040 may be equal to the potential of the gate electrode of the TFT 4011, or different. 또한, 도전층(4040)은 제 2 게이트 전극층으로서 기능할 수도 있다. The conductive layer 4040 may function as a second gate electrode layer. 대안적으로, 도전층(4040)의 전위가 GND 또는 0V일 수 있거나, 도전층(4040)이 플로팅 상태일 수 있다. Alternatively, the potential of the conductive layer 4040 may be a GND or 0V, the conductive layer 4040 may be a floating state.

또한, 액정 소자(4013)의 화소 전극층(4030)은, 박막 트랜지스터(4010)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. Further, the pixel electrode layer 4030 of the liquid crystal element 4013 is connected to the source electrode or the drain electrode layer and the electric characteristics of the thin-film transistor (4010). 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 상에 형성되어 있다. Counter electrode layer 4031 of the liquid crystal element 4013 is formed on the second substrate 4006. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 서로 겹치고 있는 부분은 액정 소자(4013)에 대응한다. Portion of the pixel electrode layer 4030 and the counter electrode layer 4031 and the liquid crystal layer 4008 are overlapped each other corresponds to the liquid crystal element 4013. 또한, 화소 전극층(4030), 대향 전극층(4031)에는 배향막으로서 기능하는 절연층(4032)과 절연층(4033)이 설치되고, 액정층(4008)은 절연층(4032, 4033)을 사이에 두고 화소 전극층(4030)과 대향 전극층(4031) 사이에 협지된다. Further, the pixel electrode layer 4030, the counter electrode layer 4031 has become the insulating layer 4032 and insulating layer 4033 is installed that functions as an alignment film, the liquid crystal layer 4008 is sandwiched between the insulating layers (4032, 4033) It is held between the pixel electrode layer 4030 and the counter electrode layer 4031.

또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 투광성 기판을 이용할 수 있고, 글래스, 세라믹스 또는 플라스틱을 이용할 수 있다. In addition, as the first substrate 4001 and second substrate 4006, can be used for the transparent substrate, it is possible to use a glass, ceramic or plastic. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(polyvinyl fluoride)막, 폴리에스테르막 또는 아크릴수지막을 이용할 수 있다. As the plastic can be used FRP (Fiberglass-Reinforced Plastics) plate, (polyvinyl fluoride) PVF film, polyester film or acrylic resin film.

참조 부호 4035는 절연막을 선택적으로 에칭하는 것으로 얻어지는 주상의 스페이서를 나타내며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 설치되어 있다. Reference numeral 4035 is provided to control a distance (cell gap) between denotes a columnar spacer obtained by selectively etching an insulating film, the pixel electrode layer 4030 and the counter electrode layer 4031. 대안적으로, 구형의 스페이서를 이용할 수도 있다. Alternatively, a spherical spacer may be used. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. In addition, the counter electrode layer 4031 is connected to a common potential line formed over the same electrical and thin film transistors (4010) substrate. 공통 접속부를 이용하여, 한쌍의 기판 사이에 배치되는 도전성 입자를 통해서 대향 전극층(4031)과 공통 전위선을 서로 전기적으로 접속할 수 있다. Using the common connection portion, it can be connected to the counter electrode layer 4031 and the common potential line through conductive particles arranged between a pair of substrates to each other electrically. 또한, 도전성 입자는 씰재(4005)에 함유된다. In addition, the conductive particles are contained in the sealing material (4005).

대안적으로, 배향막이 불필요한 블루 상을 나타내는 액정을 이용할 수 있다. Alternatively, the alignment film is unnecessary may be used a liquid crystal showing a blue phase. 블루 상은 액정 상의 하나이며, 이는 콜레스테릭 액정을 승온하면서, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 생성되는 상이다. The one on the blue phase liquid crystal, which is the phase that is generated immediately before the transition to the isotropic phase from the cholesteric phase while heating the cholesteric liquid crystal. 블루 상은 좁은 온도 범위에서 생성되므로, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 함유하는 액정 조성물을 액정층(4008)에 이용한다. Blue phase liquid crystal composition used in a liquid crystal layer 4008 containing at least 5% by weight of a chiral agent in order to improve the temperature range are generated in a narrow temperature range. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 시간이 1msec 이하로 짧고, 광학적 등방성을 갖는다. A liquid crystal composition containing a liquid crystal and a chiral agent showing a blue phase has a short response time to less than 1msec, it has an optical isotropy. 따라서, 배향 처리가 불필요하고 시야각 의존성이 작다. Thus, the alignment treatment is not necessary and viewing angle dependence is small. 또한, 배향막을 설치할 필요가 없으므로 러빙 처리도 불필요해진다. In addition, since it is not necessary to provide an alignment film becomes also unnecessary rubbing treatment. 따라서, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있고, 제작 공정 중에서 액정 표시 장치의 불량이나 손상을 경감시킬 수 있다. Therefore, it is possible to prevent electrostatic discharge damage caused by the rubbing treatment, it is possible to reduce the defects or damage to the liquid crystal display device in a manufacturing process. 따라서, 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다. Accordingly, it is possible to improve the productivity of the liquid crystal display device. 특히, 산화물 반도체층을 이용하는 박막 트랜지스터는, 정전기의 영향에 의해 박막 트랜지스터의 전기적인 특성이 현저하게 변동해서 설계 범위를 벗어날 수 있다. In particular, a thin film transistor using the oxide semiconductor layer is to change significantly the electrical characteristics of the thin film transistor due to the influence of static electricity may be out of the designed range. 따라서, 산화물 반도체층을 이용하는 박막 트랜지스터를 갖는 액정 표시 장치에 블루 상을 나타내는 액정 재료를 이용하는 것은 보다 효과적이다. Therefore, using a liquid crystal material exhibiting a blue phase in a liquid crystal display device having a thin film transistor using the oxide semiconductor layer is more effective.

또한, 투과형 액정 표시 장치의 이외에, 반투과형 액정 표시 장치에도 본 실시형태를 적용할 수 있다. Further, in addition to the transmission type liquid crystal display device, even though it is possible to apply the present embodiment, a transflective liquid crystal display device.

액정 표시 장치의 예들은, 기판의 외측(뷰어측)에 편광판을 설치하고, 기판의 내측에 착색층, 및 표시 소자에 이용하는 전극층을 설치하는 것으로 설명하였지만, 편광판은 기판의 내측에 설치될 수 있다. Examples of liquid crystal display devices, installing the polarizing plate on the outer side (viewer side) of the substrate, has been described by providing the colored layer, and an electrode layer used for a display element on the inner side of the substrate, a polarizing plate may be provided inside the substrate . 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정의 조건에 따라 적절히 설정될 수 있다. Stacked structure of the polarizing plate and the coloring layer may be properly set according to the material and conditions of the manufacturing process of the present invention is not limited to this embodiment, the polarizing plate and the coloring layer. 또한, 표시부 이외의 부분에 블랙 매트릭스로서 역할을 하는 차광막을 설치할 수 있다. Further, it is possible to install the light-blocking film serving as a black matrix in the portions other than the display portion.

박막 트랜지스터(4011, 4010) 위에는, 산화물 반도체층에 접해서 절연층(4041)이 형성되어 있다. Above the thin film transistor (4011, 4010), the insulating layer 4041 is formed in contact with the oxide semiconductor layer. 절연층(4041)은, 실시형태 1에서 나타낸 절연층(407)과 마찬가지인 재료 및 방법으로 형성될 수 있다. An insulating layer 4041 may be formed as is shown in the first embodiment, the insulating layer 407 and machangajiin Materials and methods. 본 실시형태에서는, 절연층(4041)으로서, 실시형태 1를 참조하여 스퍼터링법에 의해 산화실리콘층을 형성한다. In the present embodiment, with reference to the first embodiment as the insulating layer 4041 to form a silicon oxide layer by a sputtering method. 절연층(4041)과 접해서 보호 절연층(4042)이 그 위에 형성된다. An insulating layer 4041 in contact by protective insulation layer (4042) and is formed thereon. 보호 절연층(4042)은 실시형태 1에서 나타낸 보호 절연층(499)과 마찬가지로 형성할 수 있고, 예를 들면, 질화실리콘층을 이용할 수 있다. Protective insulation layer (4042) may be formed like the protective insulation layer 499 shown in Embodiment 1, for example, it is possible to use a silicon nitride layer. 또한, 박막 트랜지스터로 인한 표면 요철을 저감시키기 위해서, 보호 절연층(4042)이 평탄화 절연막으로서 기능하는 절연층(4021)으로 덮인다. Further, covered in order to reduce the surface unevenness due to the thin film transistor, a protective insulating layer (4042) is an insulating layer 4021 functioning as a planarization insulating film.

평탄화 절연막으로서 절연층(4021)이 형성된다. The insulating layer 4021 is formed as the planarizing insulating film. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시와 같은 내열성을 갖는 유기 재료를 이용할 수 있다. As the insulating layer 4021, it is possible to use an organic material having heat resistance such as polyimide, acrylic, benzocyclobutene, polyamide, or epoxy. 또한, 이러한 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. Further, other than such organic materials, and the like can be used low-dielectric constant material (low-k material), siloxane-based resin, PSG (phosphosilicate glass), BPSG (borophosphosilicate glass). 또한, 이들 재료로 이용하여 형성되는 복수의 절연막을 적층시킴으로써, 절연층(4021)을 형성할 수 있다. Further, by laminating a plurality of insulating films formed using these materials, it is possible to form the insulating layer 4021.

절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 디핑, 스프레이 도포, 또는 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄), 또는 닥터 나이프, 롤 코터(coater), 커튼 코터, 또는 나이프 코터와 같은 툴을 이용하여 형성될 수 있다. Formation method of the insulating layer 4021 is not particularly limited, and according to the material, a sputtering method, a SOG method, a spin coating, dipping, spray coating, or a droplet discharge method (e.g., an inkjet method, screen printing, or offset printing), or the doctor can be formed using a tool such as a knife, a roll coater (coater), a curtain coater, or knife coater. 또한, 절연층(4021)의 소성 공정은 반도체층의 어닐링으로서의 역할도 하므로, 효율적으로 반도체 장치를 제작할 수 있다. In addition, the baking step of the insulating layer 4021, so also serves as annealing of the semiconductor layer, it is possible to efficiently manufacture a semiconductor device.

화소 전극층(4030) 및 대향 전극층(4031)은, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티타늄을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐주석산화물, 인듐주석산화물(이하, ITO라 칭함), 인듐아연산화물, 또는 산화규소를 첨가한 인듐주석산화물과 같은 투광성의 도전성 재료를 이용하여 형성될 수 있다. The pixel electrode layer 4030 and the counter electrode layer 4031 is, indium tin oxide containing indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, titanium oxide, indium tin oxide can be formed using (hereinafter, referred to as ITO), indium zinc oxide, or oxide of the transparent conductive material such as an indium tin oxide was added to the silicon.

화소 전극층(4030) 및 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 칭함)를 포함하는 도전성 조성물을 이용할 수 있다. A pixel electrode layer 4030 and the counter electrode layer 4031, it is possible to use a conductive composition including a conductive polymer (also referred to as a conductive polymer). 도전성 조성물을 이용해서 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. A pixel electrode formed using the conductive composition preferably has a sheet resistance of not less than 70% of the tugwangyul 10000Ω / □ or less, the wavelength 550nm. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다. In addition, it is preferred that the resistivity of the conductive polymer included in the conductive composition than 0.1Ω · cm.

도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자가 이용될 수 있다. There As the conductive polymer, a so-called π- electron conjugated conductive polymer can be used. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다. For example, there may be mentioned such as polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or derivatives thereof, of two or more of these copolymers.

또한, 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018)로부터 공급된다. In addition, various signals and potentials supplied to the separately formed signal line driver circuit 4003 and a scan line driver circuit 4004 or the pixel portion 4002 are supplied from the FPC (4018).

접속 단자 전극(4015)이, 액정 소자(4013)에 포함된 화소 전극층(4030)과 같은 도전막을 이용하여 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)에 포함된 소스 전극층 및 드레인 전극층과 같은 도전막을 이용하여 형성된다. Connection terminal electrode 4015 is, formed using the pixel electrode layer conductive film, such as 4030 including a liquid crystal element 4013, a terminal electrode 4016 is included in the thin film transistor (4010, 4011), the source electrode layer, and It is formed using a conductive film as a drain electrode layer.

접속 단자 전극(4015)은, FPC(4018)에 포함된 단자와, 이방성 도전막(4019)을 통해서 전기적으로 접속되어 있다. Connection terminal electrode 4015 is electrically connected through a terminal, the anisotropic conductive film (4019) included in the FPC (4018).

또한, 도 15a 내지 도 15c에서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001) 위에 실장하고 있는 예를 나타내고 있지만 구성은 이에 한정되지 않는다. Further, Fig. 15a to 15c in Fig., To form a signal line driver circuit 4003] Separately, an example that is mounted on the first substrate 4001, but the configuration is not limited to this. 주사선 구동 회로는 별도로 형성되어 실장될 수도 있고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성되어 실장될 수도 있다. A scanning line driving circuit is formed separately may be implemented, some or only a portion of the scanning line driving circuit of the signal line driving circuit is formed separately may be mounted.

블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재와 같은 광학 부재(광학 기판) 등은 적절히 설치된다. A black matrix (light shield layer), a polarizing member, a retardation member, the optical member such as a reflection preventing member (an optical substrate), etc., are properly installed. 예를 들면, 편광 기판 및 위상차 기판을 이용하여 원편광이 채용될 수 있다. For example, a circular polarization may be employed by using a polarizing substrate and a retardation substrate. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용할 수 있다. In addition, it is possible to use a back light, side light, etc. as a light source.

액티브 매트릭스형의 액정 표시 장치에서는, 매트릭스 형상으로 배치된 화소 전극을 구동하여, 화면 상에 표시 패턴이 형성된다. In the liquid crystal display device of active matrix type, by driving the pixel electrodes arranged in a matrix, a display pattern is formed on the screen. 상세하게는, 선택된 화소 전극과 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조되고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다. Specifically, by being a voltage between the counter electrode corresponding to the selected pixel electrode and a pixel electrode is applied, optical modulation of a liquid crystal layer disposed between the pixel electrode and the counter electrode is, this optical modulation is recognized by the observer as a display pattern.

동화상 표시에 있어서, 액정 표시 장치는 액정 분자 자체의 긴 응답 시간이 잔상이나 동화상의 흐려짐을 야기하는 문제가 있다. In the moving picture display, the liquid crystal display apparatus has a problem that a long response time of liquid crystal molecules themselves causes afterimages or blurring of moving images. 액정 표시 장치의 동화상 특성을 개선하기 위해서, 일 프레임 기간 걸러 전체 화면 상에 흑이 표시되는 소위, 흑 삽입이라 칭하는 구동 기술이 채용된다. This in order to improve the moving image characteristics of a liquid crystal display device, one frame period every other so-called black insertion driving technique, referred to as black is displayed on the entire screen is employed.

또한, 수직 동기 주파수를 통상적인 수직 동기 주파수보다 1.5배 이상 또는 2배 이상으로 함으로써 응답 속도를 증가시키는, 소위, 배속 구동이라 칭하는 구동 기술이 있다. In addition, there is increasing the response time by a vertical synchronizing frequency in a conventional vertical synchronizing frequency greater than at least 1.5 times or two times or more, so-called, a driving technique referred to as double-speed driving.

또한, 대안적으로, 액정 표시 장치의 동화상 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 이용해서 면광원을 구성하고, 면광원의 각 광원을 독립해서 일 프레임 기간 내에 펄스 방식으로 구동하는 구동 기술을 채용할 수 있다. Further, alternatively, in order to improve the moving image characteristics of a liquid crystal display device, the surface using such as a plurality of LED (light emitting diode) light sources or a plurality of EL light sources as a backlight configuration of a light source and independently of each light source of the surface light source one can employ a driving technique for driving a pulsed manner in a frame period. 면광원으로서, 3종류 이상의 LED를 이용할 수 있고, 백색 발광의 LED도 이용할 수 있다. A surface light source, can be used for three or more types of LED, may also be used as a white light emitting LED. 독립해서 복수의 LED를 제어할 수 있으므로, 액정층이 광학적으로 변조되는 타이밍에 LED의 발광 타이밍을 동기시킬 수도 있다. May independently control the plurality of the LED, it may be to synchronize the lighting timing of the LED with the timing at which the liquid crystal layer is optically modulated in. 이 구동 기술에 따르면, LED를 부분적으로 오프시킬 수 있으므로, 특히 흑색이 표시되는 많은 부분을 갖는 화상을 표시하는 경우에, 소비 전력의 저감 효과를 얻을 수 있다. According to the driving technique, it is possible to partially off the LED, especially in the case of displaying an image having a large part to be black is displayed, it is possible to obtain the effect of reducing the power consumption.

이들 구동 기술을 조합하는 것에 의해, 액정 표시 장치의 동화상 특성과 같은 표시 특성을 종래의 액정 표시 장치에 비해 개선할 수 있다. By combining these driving techniques it can be improved compared with the display characteristics such as moving image characteristics of a liquid crystal display device in the conventional liquid crystal display device.

박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 화소부 또는 구동 회로와 동일 기판 위에 추가적으로 보호 회로를 설치하는 것이 바람직하다. The thin film transistor is preferable to provide a protection circuit further because it is easy to be broken by static electricity, over the pixel portion or driving circuit and the same substrate. 보호 회로는, 산화물 반도체층을 포함하는 비선형 소자를 이용해서 형성하는 것이 바람직하다. The protective circuit is preferably formed using a non-linear element including an oxide semiconductor layer. 예를 들면, 보호 회로는 화소부와, 주사선 입력 단자 사이 및 화소부와 신호선 입력 단자 사이에 설치되어 있다. For example, the protection circuit is provided between the pixel portion and a scan line input terminal and between the pixel portion and a signal line input terminal. 본 실시형태에서는 주사선, 신호선 및 용량 버스선에 정전기 등에 의해 서지 전압이 인가될 때, 화소 트랜지스터 등이 파괴되는 것을 방지하도록, 복수의 보호 회로를 설치한다. In this embodiment, when a surge voltage due to static electricity on the scanning line, the signal line and a capacitor bus line is applied, to prevent this, such as the pixel transistor from being destroyed, thereby providing a plurality of protection circuits. 그 때문에, 보호 회로에 서지 전압이 인가되었을 때에, 공통 배선에 전하를 방출하도록 보호 회로가 형성된다. Therefore, when a surge voltage is applied to the protection circuit, the protection circuit is configured to discharge an electric charge to a common wiring. 또한, 보호 회로는, 그 사이에서 주사선에 대하여 서로 병렬로 배치된 비선형 소자를 포함한다. Further, the protective circuit includes a non-linear device arranged in parallel with each other with respect to the scanning line therebetween. 비선형 소자는, 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자를 포함한다. Non-linear element includes a three-terminal element such as a two-terminal element such as a diode or transistor. 예를 들면, 화소부에 설치된 박막 트랜지스터와 같은 공정을 통해 비선형 소자가 형성될 수 있으며, 비선형 소자의 게이트 단자와 드레인 단자를 접속하는 것에 의해 다이오드와 마찬가지의 특성을 갖게 할 수 있다. For example, the non-linear element can be formed through a process such as thin film transistors provided in the pixel portion, and may have the characteristics of the diode and the like by connecting the gate terminal and the drain terminal of the non-linear element.

도 25는 본 명세서에 개시하는 제작 방법에 의해 제작되는 TFT 기판(2600)을 이용해서 반도체 장치로서 액정 표시 모듈을 형성하는 일례를 나타내고 있다. 25 shows an example of using a TFT substrate 2600 manufactured by the manufacturing method disclosed herein to form a liquid crystal display module as a semiconductor device.

도 25는 액정 표시 모듈의 일례이며, 여기에서, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의해 서로 고착되어, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 기판 사이에 설치되어 표시 영역을 형성한다. Figure 25 is an example of the liquid crystal display module, in which, TFT substrate 2600 and a counter substrate a pixel portion 2603, a liquid crystal layer 2601 comprises, TFT, etc. are secured to each other by a sealing material 2602 display device 2604, a colored layer 2605, which are provided between the substrates to form a display region. 또한, TFT 기판(2600) 및 대향 기판(2601)은 편광판(2606) 및 편광판(2607)을 각각 구비하고 있다. Further, TFT substrate 2600 and a counter substrate 2601 is provided with a polarizing plate 2606 and the polarizing plate 2607, respectively. 착색층(2605)은 컬러 표시를 행할 경우에 필요하다. Coloring layer 2605 is necessary for the case of carrying out the color display. RGB 방식의 경우에는, 적, 녹, 청의 색에 대응한 착색층이 화소에 설치된다. In the case of RGB system, the red, green, and is provided in the pixel colored layer corresponding to the color red rusting. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607) 및 확산판(2613)이 설치되어 있다. Outside the TFT substrate 2600 and a counter substrate 2601 has a polarizing plate (2606, 2607) and the diffuser plate (2613) is installed. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되어, 컨트롤 회로나 전원 회로와 같은 외부 회로를 포함한다. The light source is connected to the cold cathode tube 2610 and a reflective plate including the 2611, and the circuit board 2612, a wiring circuit portion 2608 of the TFT substrate 2600 by a flexible wiring board 2609, a control circuit and a power supply It includes an external circuit such as a circuit. 편광판과 액정층은 그 사이에 위상차판을 갖는 상태에서 적층될 수 있다. Polarizing plate and the liquid crystal layer may be stacked while having a retardation plate therebetween.

액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Antiferroelectric Liquid Crystal) 모드 등을 이용할 수 있다. The liquid crystal display module, TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, ASM (Axially Symmetric Aligned Micro-cell) mode, OCB (Optical Compensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, or the like can be used AFLC (Antiferroelectric Liquid Crystal) mode.

이렇게, 본 명세서에 개시되는 반도체 장치는 특별히 한정되지 않고, TN 액정, OCB 액정, STN 액정, VA 액정, ECB형 액정, GH 액정, 고분자 분산형 액정, 디스코틱 액정 등을 이용할 수 있다. In this way, the semiconductor device disclosed herein is not particularly limited, and may use a TN liquid crystal, OCB liquid crystal, STN liquid crystal, VA liquid crystal, ECB-type liquid crystal, GH liquid crystal, polymer dispersed liquid crystal, discotic liquid crystal and the like. 그 중에서도 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치와 같은 노멀리 블랙형의 액정 패널이 바람직하다. Of these, the liquid crystal panel of the normally black type are preferable, such as a vertical alignment (VA) mode liquid crystal display device of transmission type is adopted. 수직 배향 모드로서는, 몇 예를 들 수 있다. Examples of the vertical alignment mode, can be given a few examples. 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. For example, it may be used, such as MVA (Multi-Domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment) mode, ASV (Advanced Super View) mode.

또한, VA형 액정 표시 장치에도 본 발명을 적용할 수 있다. It is also possible to apply the present invention to VA-type liquid crystal display device. VA형의 액정 표시 장치는, 액정 표시 패널의 액정 분자의 배열을 제어하는 형태의 일종이다. The liquid crystal display device of the VA type, is a kind of form to control the arrangement of liquid crystal molecules of the liquid crystal display panel. VA형의 액정 표시 장치에서는, 전압이 인가되지 않고 있을 때에 패널면에 대하여 액정 분자가 수직 방향으로 배향된다. In the liquid crystal display device of the VA type, the liquid crystal molecules with respect to a panel surface when no voltage is applied is oriented in a vertical direction. 또한, 화소를 몇개의 영역(서브픽셀)으로 나누고, 각 영역에서 액정 분자가 다른 방향으로 배향되는 멀티 도메인화 또는 멀티 도메인 설계라 칭해지는 방법을 이용할 수 있다. In addition, dividing the pixels into some regions (sub-pixel), the liquid crystal molecules can be used a method, it referred to d multidomain screen or multi-domain design is oriented in a different direction in each region.

상술한 구성으로, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다. With the above-described configuration, the reliability as a semiconductor device can be manufactured with high liquid-crystal display panel.

본 실시형태는, 다른 실시형태에 기재된 구성 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining those of any of the configurations described in the other embodiments.

(실시형태 15) (Embodiment 15)

반도체 장치로서 전자 페이퍼의 예를 나타낸다. A semiconductor device showing an example of the electronic paper.

반도체 장치는 스위칭 소자와 전기적으로 접속하는 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용할 수 있다. The semiconductor device can be used for electronic paper that drives electronic ink by a device for connecting the switching device and electrically. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 칭해지고, 일반 종이와 같은 읽기 용이함의 레벨을 갖고, 다른 표시 장치에 비교해 저소비 전력을 갖고, 얇고 가볍게 만들 수 있는 이점을 갖고 있다. Electronic paper is also referred to as becoming an electrophoretic display device (electrophoretic display), it has a level of ease of reading, such as plain paper, has a low power consumption compared to other display devices, and has the advantage of being able to make thinner and lighter.

전기 영동 디스플레이는, 다양한 모드를 가질 수 있다. Electrophoretic displays can have various modes. 전기 영동 디스플레이는 플러스로 대전된 제 1 입자와, 마이너스로 대전된 제 2 입자를 포함하는 복수의 각 마이크로 캡슐이 용매 또는 용질에 분산된 것을 포함한다. The electrophoretic display includes a plurality of microcapsules each including the first of the second charged particles to the first particles, and a negative charge to positive dispersed in a solvent or a solute. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한측에 집합한 입자의 색만을 표시한다. By applying an electric field to the microcapsules, the particles in the microcapsules move in opposite directions to each other to display only the color of a particle set to one side. 또한, 제 1 입자 및 제 2 입자는 각각 염료를 포함하고, 전계가 없는 경우에 이동하지 않는다. In addition, the first particles and the second particles each containing a dye, and does not move when there is no electric field. 또한, 제 1 입자와 제 2 입자는 다른 색을 갖는다(무색일 수도 있음). In addition, the first particles and the second particles have different colors (which may be colorless).

이렇게, 전기 영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. To do this, an electrophoresis display, a display using the high dielectric constant material to move to the high field region, so-called dielectrophoretic effect. 전기 영동 디스플레이는 액정 표시 장치에 필요한 편광판 및 대향 기판도 필요없다. The electrophoretic display does not need a polarizing plate and a counter-substrate necessary for the liquid crystal display device.

상술한 마이크로 캡슐이 용매 중에 분산되는 용액이 전자 잉크라 칭해진다. The solution is the aforementioned microcapsules are dispersed in a solvent is referred to as electronic ink. 이 전자 잉크는 글래스, 플라스틱, 천, 종이 등의 표면에 인쇄될 수 있다. This electronic ink can be printed on a surface such as a glass, plastic, cloth, paper. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다. In addition, it is also possible to color display by using a particle having a color filter and a pigment.

또한, 액티브 매트릭스 기판 위에 적절히, 두개의 전극의 사이에 끼워져 있도록 복수의 마이크로 캡슐을 배치하면, 액티브 매트릭스형의 표시 장치가 완성될 수 있고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. Furthermore, if appropriate, placing a plurality of the microcapsules so held between the two electrodes on the active matrix substrate, and a display device of the active matrix type can be completed, it is possible to perform display upon application of an electric field to the microcapsules. 예를 들면, 실시형태 1 내지 실시형태 4에 기재된 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다. For example, it is possible to use the active matrix substrate obtained by the thin film transistor described in Embodiment 1 to Embodiment 4.

또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계발광 재료, 일렉트로크로믹 재료, 및 자기 영동 재료로부터 선택된 단일 재료, 또는 이들 재료 중 임의의 것의 복합 재료를 이용하여 형성될 수 있다. In addition, the first particles and the second particles in the microcapsules, the conductive material, an insulator, one selected from a semiconductor material, magnetic material, liquid crystal material, a ferroelectric material, the electroluminescent material, an electrochromic material, and a magnetophoretic material ingredients, or it may be formed using a composite material of any of of these materials.

도 14는, 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. Figure 14 shows an active matrix type electronic paper as an example of the semiconductor device. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시형태 1에서 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있다. A thin film transistor 581 used for the semiconductor device can be manufactured as in the thin film transistor shown in the first embodiment. 또한, 실시형태 2 내지 실시형태 4 중 임의의 것에 나타낸 박막 트랜지스터도 본 실시형태의 박막 트랜지스터(581)로서 이용될 수 있다. In addition, the thin film transistor shown in any of Embodiment 2 to Embodiment 4 may also be used as the thin film transistor 581 of this embodiment.

탈수화 또는 탈수소화 처리로서, 질소 분위기 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리에 의해 막 내의 함유 수분을 저감시킨다. As dehydration or dehydrogenation treatment, thereby reducing the moisture content in the film by a heat treatment under a nitrogen atmosphere or an inert gas atmosphere or reduced pressure. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각된다. Then, as the oxygen supply process, an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) is cooled in an atmosphere. 이렇게 얻어진 산화물 반도체층이 박막 트랜지스터(581)에 이용된다. The thus obtained oxide semiconductor layer is used for the thin film transistor 581. 따라서, 박막 트랜지스터(581)는 전기적 특성이 안정되고 신뢰성이 높은 박막 트랜지스터이다. Accordingly, the thin film transistor 581 is a thin film transistor electrical characteristics stable and highly reliable.

도 14의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. The electronic paper of FIG. 14 is an example of a display device using a twisting ball display system. 트위스트 볼 표시 방식은, 각각 백과 흑으로 착색된 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다. Twisting ball display system is disposed between the electrode layer of the first electrode and the second electrode layer using each of the spherical particles colored in Encyclopedia black on the display element, and the second generates a potential difference between the first electrode layer and the second electrode layer of the spherical particles by controlling the direction, a method for performing display.

기판(580) 위에 설치된 박막 트랜지스터(581)는 보텀 게이트형 박막 트랜지스터이며, 산화물 반도체층에 접하는 절연막(583)으로 덮어져 있다. TFTs 581 provided on the substrate 580 is a bottom gate type thin film transistor and is covered with an insulating film 583 in contact with the oxide semiconductor layer. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 제 1 전극층(587)과, 절연층(585)에 형성되는 개구를 통해 접하고 있어, 박막 트랜지스터(581)가 제 1 전극층(587)에 전기적으로 접속하고 있다. A source electrode layer or a drain electrode layer of the thin film transistor 581 is electrically connected to the first electrode layer 587 and the insulating layer 585 got in contact through the opening, the thin film transistor 581 has a first electrode layer (587) formed in the and. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 구형 입자(589)가 제공된다. Claim is provided with the spherical particles (589) between the first electrode layer 587 and the second electrode layer (588). 각 구형 입자(589)는 흑색 영역(590a) 및 백색 영역(590b)과, 흑색 영역(590a) 및 백색 영역(590b) 주위에 액체로 채워져 있는 캐비티(594)를 포함한다. Each spherical particle (589) includes a black region (590a) and a white region (590b) and a black region (590a) and the white region a cavity 594 filled with liquid around (590b). 구형 입자(589)의 주위에는 수지와 같은 충전재(595)로 충전되어 있다(도 14 참조). Is around the spherical particles (589) is filled with a filler 595 such as a resin (see FIG. 14). 제 1 전극층(587)은 화소 전극에 대응하고, 제 2 전극층(588)은 공통 전극에 대응한다. The first electrode layer 587 corresponds to the pixel electrode and the second electrode layer 588 corresponds to a common electrode. 제 2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. A second electrode layer 588 is connected to the common potential line and electrically provided on the same as the thin film transistor 581 substrate. 공통 접속부를 이용하여, 한쌍의 기판 간에 배치되는 도전성 입자를 통해서 제 2 전극층(588)이 공통 전위선에 전기적으로 접속될 수 있다. Using the common connection portion, the second electrode layer 588 through the conductive particles disposed between a pair of the substrate may be electrically connected to the common potential line.

또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. Further, instead of the twisting ball, it is also possible to use electrophoretic media. 투명한 액체와 양으로 대전된 흰 미립자와 마이너스로 대전된 검은 미립자를 봉입한 직경 10㎛∼200㎛의 마이크로 캡슐을 이용한다. Use a transparent liquid with microcapsules of a diameter 10㎛~200㎛ sealing the black particles charged to a negative charged white particles and positively. 제 1 전극층과 제 2 전극층 사이에 설치되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의해 전계가 공급되면, 흰 미립자와, 검은 미립자가 역방향으로 이동하여, 백 또는 흑을 표시할 수 있다. Microcapsules provided between the first electrode and the second electrode layer, when an electric field is supplied by the first electrode layer and the second electrode layer, and the white fine particles and black fine particles moving in the reverse direction, it is possible to display the back, or black. 이 원리를 이용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라 칭해진다. This element is a display element is an electrophoretic display is based on the knowledge, it is commonly referred to as electronic paper. 전기 영동 표시 소자는, 액정 표시 소자에 비교해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 소비 전력이 작고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. The electrophoretic display device, due to its high reflectivity, as compared to a liquid crystal display device, an auxiliary light is unnecessary, it is possible to, small power consumption, recognize the display in the dark. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하다. It is also possible that even if it is not the power is supplied to the display unit, maintaining the display once. 따라서, 전파원으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고 칭함)가 멀리 있는 경우에도, 표시된 상을 저장할 수 있다. Thus, (hereinafter referred to as a semiconductor device having a simple display device, or a display device) A semiconductor device having a display function from a radio wave source that can save even when the distance, the displayed image.

이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다. Through the above process, electronic paper can be produced with high reliability as a semiconductor device.

본 실시형태는, 다른 실시형태에 기재된 구성 중 임의의 것과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, it is possible to carry out by appropriately combining those of any of the configurations described in the other embodiments.

(실시형태 16) (Embodiment 16)

반도체 장치로서 발광 표시 장치의 예를 나타낸다. A semiconductor device showing an example of a light-emitting display device. 표시 장치에 포함되는 표시 소자로서, 여기에서는 전계발광을 이용하는 발광 소자를 설명한다. As a display element included in a display device, here it will be described a light emitting device using the light emitting. 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 분류된다. A light emitting device using the light emitting, the light emitting material is that the organic compound, it is classified by whether the inorganic compound. 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 칭해진다. In general, the former is an organic EL element, the latter is referred to as an inorganic EL element.

유기 EL 소자에서는, 발광 소자에 전압을 인가하는 것에 의해, 한쌍의 전극으로부터 전자 및 정공이 별도로 발광성 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. In the organic EL device, by applying a voltage to the light emitting element, it is injected into the layer with the electron emission property and an organic compound is a hole separately from the pair of electrodes, a current flows. 캐리어(전자 및 정공)가 재결합하는 것에 의해, 발광성의 유기 화합물이 여기된다. By the carriers (electrons and holes) recombine, the organic compound is excited luminescent. 발광 유기 화합물은 여기 상태에서 기저 상태로 되돌아갈 때에 발광한다. Light-emitting organic compound emits light when the return from an excited state to a ground state. 이러한 메카니즘에 의해, 이러한 발광 소자를 전류 여기형의 발광 소자라 칭한다. With such a mechanism, this light-emitting element is referred to grow the light emitting current address of this type.

무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. Inorganic EL element, depending on the device configuration, are divided into a distributed inorganic EL element and a thin-film inorganic EL element. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산되게 한 발광층을 갖고, 그 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. Dispersed inorganic EL device, the particles of the light-emitting material having a light-emitting layer to be dispersed in the binder, the light emission mechanism is donor using a donor level and the acceptor level - the acceptor recombination type light emission. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼우고, 또한 전극들 사이에 끼운 구조이며, 그 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. Thin-film inorganic EL element has a light emitting layer sandwiched between dielectric layers, and a structure interposed between the electrodes, and its light emission mechanism is used for the light emitting station remodeling cabinet electron transition of metal ions. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다. In addition, here, the light-emitting device as described with reference to the organic EL device.

도 17은, 반도체 장치의 예로서 디지털 시간 계조 구동이 적용가능한 화소 구성의 일례를 도시한다. Figure 17 shows a first example of pixel configuration of digital time grayscale driving can be applied as an example of the semiconductor device.

디지털 시간 계조 구동이 적용가능한 화소의 구성 및 화소의 동작에 대해서 설명한다. It will be described a digital time grayscale driving the operation of the configuration, and the pixels of the pixel can be applied. 여기에서는 산화물 반도체층을 채널 형성 영역에 이용하는 2개의 n채널형 트랜지스터를 1개의 화소에 이용하는 예를 나타낸다. This section shows an example of using two n-channel transistor using the oxide semiconductor layer in a channel formation region in one pixel.

화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖고 있다. Pixel 6400 is, has a switching transistor (6401), the driving transistor (6402), a light emitting device (6404) and a capacitor element (6403). 스위칭용 트랜지스터(6401)의 게이트가 주사선(6406)에 접속되어, 스위칭 트랜지스터(6401)의 제 1 전극(소스 전극 및 드레인 전극의 한 쪽)이 신호선(6405)에 접속되고, 스위칭 트랜지스터(6401)의 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. Gate of the switching transistor (6401) for a is connected to the scanning line (6406), and the first electrode (source electrode and a drain one side of the electrode) of the switching transistor (6401) is connected to the signal line (6405), the switching transistor (6401) there is a second electrode (a source electrode and a drain electrode of the other) is connected to the gate of the drive transistor (6402) for. 구동용 트랜지스터(6402)의 게이트가 용량 소자(6403)를 통해서 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제 1 전극이 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. A first electrode of the driving transistor (6402), the gate capacitance element through the (6403) is connected to the power supply line 6407, a drive transistor (6402) for for being connected to the power supply line 6407, a drive transistor (6402 for ) and of the second electrode is connected to a first electrode (pixel electrode) of the light emitting device (6404). 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 대응한다. A second electrode of the light emitting device (6404) corresponds to the common electrode (6408). 공통 전극(6408)은, 공통 전극(6408)과 동일한 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. A common electrode (6408) is connected to a common potential line formed over the same substrate electrically to the common electrode (6408).

발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. A second electrode (the common electrode (6408)) of the light emitting element (6404) has set, the low power supply potential. 또한, 저전원 전위는, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위 < 고전원 전위를 만족하는 전위이다. Also, low power supply potential is a potential on the basis of high-power electric potential is set to the power supply line 6407 satisfies the low power supply potential <high-power potential. 저전원 전위로서는, 예를 들면 GND, 0V 등이 채용될 수 있다. As the low power supply potential, for example, there are such as GND, 0V may be employed. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류가 공급되어, 발광 소자(6404)를 발광시킨다. Applying a potential difference between the high-power potential and the low power supply potential to the light-emitting device (6404), and the current is supplied to the light emitting device (6404), and luminescence of a light emitting device (6404). 여기에서, 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상으로 되도록 각각의 전위를 설정한다. In this case, a, set the high-power potential and the potential of each to the forward threshold voltage or more of the light emitting device (6404), the potential difference between the low power supply potential in order to fire the light-emitting device (6404).

또한, 구동용 트랜지스터(6402)의 게이트 용량이 용량 소자(6403)를 대체하여 이용될 수 있으므로, 용량 소자(6403)를 생략할 수 있다. Further, since the gate capacitance of the driving transistor (6402) may be utilized in substitution for the capacitor (6403), it is possible to omit the capacitor element (6403). 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에서 형성될 수 있다. Gate capacitance of the driver transistor (6402) for a may be formed between the channel region and the gate electrode.

전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에, 구동용 트랜지스터(6402)가 충분히 온 되거나, 오프되는 두개의 상태 중 어느 하나로 되도록 비디오 신호가 입력된다. For the voltage input voltage driving method, a gate, a drive transistor (6402) for the drive transistor (6402) for the or fully turned on, the video signal is inputted to either of two states, one is turned off. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. That is, a drive transistor (6402) for are operated in the linear region. 구동용 트랜지스터(6402)는 선형 영역에서 동작하므로, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. The driving transistor (6402) is operates in a linear region, and applying a voltage higher than the voltage of the power supply line 6407 to the gate of the driving transistor (6402) for. 또한, 신호선(6405)에는, 전원선 전압 + 구동용 트랜지스터(6402)의 V th 이상의 전압을 인가한다. In addition, the signal line (6405), it is more than V th voltage of the power supply line voltage + drive transistor (6402) for.

디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행할 경우, 신호 입력을 변화시킴으로써, 도 17과 같은 화소 구성을 이용할 수 있다. By, instead of digital time grayscale driving, the case of performing analog grayscale driving, changing the input signal, it is possible to use a pixel structure such as Fig.

아날로그 계조 구동을 행할 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 V th 이상의 전압을 인가한다. When performing analog grayscale driving, it applies a forward voltage of at least V th voltage + drive transistor (6402) for a light emitting device (6404) to the gate of the driving transistor (6402) for. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. The forward voltage of the light emitting device (6404) is a point to the voltage desired luminance is obtained, and includes at least forward threshold voltage. 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있도록 비디오 신호를 입력하는 것으로, 발광 소자(6404)에 전류를 공급할 수 있다. That the driving transistor (6402) is for inputting the video signal to operate in a saturation region, it is possible to supply a current to the light emitting device (6404). 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 설정된다. In order to operate the driving transistor (6402) for in a saturation region, the potential of the power supply line 6407 is set higher than the gate potential of the drive transistor (6402) for. 아날로그 비디오 신호를 이용하면, 발광 소자(6404)에 비디오 신호에 따른 전류를 공급하고, 아날로그 계조 구동을 행할 수 있다. With the analog video signals, the light emitting device (6404) supplies a current corresponding to a video signal, it can perform analog grayscale driving.

또한, 도 17에 나타내는 화소 구성은 이에 한정되지 않는다. Further, the pixel configuration shown in Figure 17 is not limited to this. 예를 들면, 도 17에 나타내는 화소에 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 추가할 수 있다. For example, it is possible to add a switch, a resistor element, a capacitor element, a transistor, a logic circuit, such as the pixel shown in FIG.

다음으로, 발광 소자의 구성에 대해서, 도 18a 내지 도 18c를 참조하여 설명한다. Next, a configuration of the light emitting device will be described with reference to Figure 18a to Figure 18c. 여기에서는, n채널 구동용 TFT를 예로 들어, 화소의 단면 구조에 대해서 설명한다. In this case, for an n-channel driving TFT for example, a description will be given of the sectional structure of the pixel. 도 18a 내지 도 18c에 나타낸 반도체 장치에 이용되는 구동용 TFT(7001, 7011, 7021)는, 실시형태 1에서 나타낸 박막 트랜지스터와 마찬가지로 제작될 수 있다. Figure 18a to the driving TFT (7001, 7011, 7021) for being used in the semiconductor device shown in Figure 18c may be made as in the thin film transistor shown in the first embodiment. 대안적으로, 실시형태 2 내지 실시형태 4에서 나타낸 박막 트랜지스터 중 임의의 것을 TFT(7001, 7011, 7021)로서 채용할 수도 있다. Alternatively, it is also possible to employ any of the thin film transistor shown in Embodiment 2 to Embodiment 4 as a TFT (7001, 7011, 7021).

탈수화 또는 탈수소화 처리로서, 질소 분위기, 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리에 의해 막 내의 함유 수분을 저감시킨다. As dehydration or dehydrogenation treatment, thereby reducing the moisture content in the film by a heat treatment under a nitrogen atmosphere, or an inert gas atmosphere, or under reduced pressure. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각된다. Then, as the oxygen supply process, an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) is cooled in an atmosphere. 이렇게 얻어진 산화물 반도체층을 TFT(7001, 7011, 7021)로서 이용한다. It uses the thus obtained oxide semiconductor layer as a TFT (7001, 7011, 7021). 따라서, TFT(7001, 7011, 7021)는 전기적 특성이 안정되고 신뢰성이 높은 박막 트랜지스터이다. Therefore, TFT (7001, 7011, 7021) is a thin film transistor with high electric characteristics are stable and reliable.

발광 소자의 발광을 취출하기 위해서 적어도 애노드 및 캐소드의 한 쪽이 투명할 필요가 있다. In order to take out light emission of the light emitting device has at least one anode and the cathode is required to be transparent. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. To form a thin film transistor and the light emitting element on the substrate. 발광 소자는, 기판과는 반대측의 면을 통해 발광을 취출하는 상면 사출 구조, 기판측의 면을 통해 발광을 취출하는 하면 사출 구조, 또는 기판측 및 기판과는 반대측의 면을 통해 발광을 취출하는 양면 사출 구조를 가질 수 있다. A light emitting device includes a substrate and has a through when injection structure, or the substrate side and the surface opposite to the substrate through the surface opposite to take out the light emission through the surface of the upper surface of an injection structure, the substrate side for taking out the light emission take-out the light emitting It may have a double-sided injection structure. 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다. The pixel configuration is also applicable to a light emitting device structure of any injection.

상면 사출 구조를 갖는 발광 소자에 대해서 도 18a를 참조하여 설명한다. It will now be described with reference to Figure 18a for the light-emitting element having a top injection structure.

도 18a에는, 구동용 TFT인 TFT(7001)가 n채널형이고, 발광 소자(7002)로부터 애노드(7005)측으로 광이 발광되는 경우의, 화소의 단면도를 나타낸다. Figure 18a is, and is a TFT (7001) for the n-channel type driving TFT, shows a cross-sectional view of a pixel in the case where the light is a light emitting side of the anode (7005) from the light-emitting element 7002. 도 18a에서는, 발광 소자(7002)의 캐소드(7003)가 구동용 TFT(7001)에 전기적으로 접속되어 있고, 캐소드(7003) 위에 발광층(7004)과 애노드(7005)가 순서대로 적층되어 있다. In Figure 18a, and a cathode 7003 of the light emitting element 7002 is electrically connected to the driving TFT (7001) for, is laminated in the cathode 7003 on the light emitting layer 7004 and the anode 7005 in order. 캐소드(7003)가 일함수가 작고, 광을 반사하는 도전막이면 다양한 도전성 재료를 이용하여 형성될 수 있다. The cathode 7003 is a conductive film small in work function and reflect light can be formed using a variety of conductive materials. 예를 들면, Ca, Al, MgAg, AlLi 등이 바람직하게 이용된다. For example, such as Ca, Al, MgAg, AlLi is preferably used. 발광층(7004)은, 단수의 층으로 형성될 수도 있고, 복수의 층으로 형성될 수도 있다. A light emitting layer 7004 is, may be formed as a single layer, or may be formed from a plurality of layers. 발광층(7004)이 복수의 층으로 형성되어 있을 경우, 캐소드(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층이 순서대로 적층됨으로써 발광층(7004)이 형성된다. The light-emitting layer 7004 in this case be formed of a plurality of layers, the cathode 7003 electron injection layer, an electron transport layer, light emitting layer, a light-emitting layer being a hole-transporting layer, a hole injection layer are stacked in this order over 7004 is formed. 이들 층을 모두 형성할 필요는 없다. It is not necessary to form all of these layers. 애노드(7005)는 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라 칭함), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물과 같은 투광성을 갖는 도전성 재료를 이용해서 형성된다. The anode 7005 is indium oxide, indium tin oxide, indium tin oxide containing indium zinc oxide including tungsten oxide, indium oxide containing titanium oxide, titanium oxide (hereinafter, ITO hereinafter) containing tungsten oxide, It is formed using a conductive material having a light transmitting property such as indium zinc oxide, indium tin oxide added with silicon oxide.

캐소드(7003) 및 애노드(7005) 사이에 발광층(7004)을 끼우고 있는 영역에 발광 소자(7002)가 대응한다. The light emission on the cathode 7003 and the light emitting layer sandwiched in the area 7004 between the anode 7005 element 7002 corresponds. 도 18a에 도시한 화소의 경우, 발광 소자(7002)로부터 발광된 광은, 화살표로 나타낸 바와 같이 애노드(7005)측으로 향한다. In the case of a pixel shown in 18a, the light emitted from the light emitting element 7002 is directed toward the anode (7005) as indicated by the arrow.

다음으로, 하면 사출 구조의 발광 소자에 대해서 도 18b를 참조하여 설명한다. Next, it will now be described with reference to Figure 18b with respect to the light emitting element of the exit structure. 도 18b는 구동용 TFT(7011)가 n채널형이고, 광이 발광 소자(7012)로부터 캐소드(70013)측으로 발광되는 경우의, 화소의 단면도이다. Figure 18b is a cross-sectional view of the pixel, in a case where the light emitting side of the cathode (70 013) from the driving TFT, and 7011 are n-channel type, the light emission element 7012 for. 도 18b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성의 도전막(7017) 위에, 발광 소자(7012)의 캐소드(7013)가 형성되고, 캐소드(7013) 위에 발광층(7014) 및 애노드(7015)가 이 순서대로 적층되어 있다. In Figure 18b, the cathode 7013 of the driving TFT (7011) and electrically the transparent conductive film (7017) over the light emitting elements 7012 of the connection for the formed, a cathode 7013 on the light emitting layer (7014) and the anode ( 7015) may be laminated in this order. 애노드(7015)가 투광성을 가질 경우, 애노드를 피복하도록, 광을 반사 또는 차폐하기 위한 차광막(7016)이 형성될 수 있다. An anode (7015) that may be the case to have a light transmitting property, light-shielding film 7016 for reflection or shielding light so as to cover the anode is formed. 도 18a의 경우에서와 같이, 캐소드(7013)가 일함수가 작은 도전성 재료를 이용하여 형성되면, 다양한 재료가 음극(7013)에 대해 이용될 수 있다. As in the case of Figure 18a, when the cathode 7013 is formed using a small work function conductive material, various materials may be used for the cathode 7013. 캐소드(7013)는 광을 투과시킬 수 있는 두께(바람직하게는, 5nm∼30nm 정도)를 갖도록 형성된다. The cathode 7013 is formed to have a thickness that can transmit light (preferably, approximately 5nm~30nm). 예를 들면, 20nm 두께의 알루미늄막을 캐소드(7013)로서 이용할 수 있다. For example, it is possible to use an aluminum film having a thickness of 20nm as the cathode 7013. 도 18a와 마찬가지로, 발광층(7014)은, 단수의 층으로 구성될 수도 있고, 복수의 층으로 적층되어 구성될 수도 있다. As in Fig. 18a, the light-emitting layer (7014) is, may be configured as a single layer, or may be configured by stacking a plurality of layers. 애노드(7015)는 광을 투과시킬 필요는 없지만, 도 18a의 경우와 마찬가지로, 투광성을 갖는 도전성 재료를 이용해서 형성할 수 있다. An anode (7015) does not need to transmit light, it is possible, as in the case of Figure 18a, to be formed using a conductive material having a light transmitting property. 차광막(7016)은, 예를 들면 광을 반사하는 금속 등을 이용할 수 있지만, 금속막에 한정되지는 않는다. Light-blocking film 7016, for example, as well as metals that reflect light, but is not limited to a metal film. 예를 들면, 흑의 안료를 첨가한 수지 등을 이용할 수도 있다. For example, it is also possible to use a resin such as the addition of white and black pigment.

캐소드(7013) 및 애노드(7015) 사이에 발광층(7014)을 끼우고 있는 영역에, 발광 소자(7012)가 대응한다. It is a zone that is sheathed cathode 7013 and the anode luminescent layer (7014) between the (7015), the light-emitting element 7012 corresponds. 도 18b에 도시한 화소의 경우, 광이 발광 소자(7012)로부터 화살표로 나타낸 바와 같이 캐소드(7013)측으로 발광된다. In the case of a pixel shown in Figure 18b, the light is emitted toward the cathode 7013 as indicated by the arrows from the light emitting element 7012.

다음으로, 듀얼 발광 구조의 발광 소자에 대해서, 도 18c를 참조하여 설명한다. Next, a light emitting device having a dual emission structure will be described with reference to Figure 18c. 도 18c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 캐소드(7023)가 성막되고, 캐소드(7023) 위에 발광층(7024) 및 애노드(7025)가 이 순서대로 적층되어 있다. In Figure 18c, the cathode 7023 of the driving TFT (7021) and on the electrically conductive film (7027) having a light-transmitting connection, the light emitting device (7022) for that is deposited, the cathode 7023 on the light emitting layer (7024) and the anode a (7025) are laminated in this order. 캐소드(7023)는, 도 18a의 경우와 마찬가지로, 캐소드(7023)가 일함수가 작은 도전성 재료이면 다양한 재료를 이용할 수 있다. The cathode 7023 is, in the case of Figure 18a, and similarly, the cathode 7023 is a conductive material has a small work function may be used various materials. 캐소드(7023)는 광을 투과시킬 수 있는 두께를 갖도록 형성된다. The cathode 7023 is formed to have a thickness that can transmit light. 예를 들면, 20nm의 두께를 갖는 알루미늄막을 캐소드(7023)로서 이용할 수 있다. For example, it is possible to use an aluminum film having a thickness of 20nm as the cathode 7023. 또한, 발광층(7024)은, 도 18a의 경우와 마찬가지로, 단수의 층으로 구성될 수도 있고, 복수의 층이 적층되도록 구성될 수도 있다. Further, the light-emitting layer (7024) is, as in the case of Figure 18a, may be composed of a single layer, or may be configured such that the plurality of laminated layers. 애노드(7025)는, 도 18a의 경우와 마찬가지로, 투광성을 갖는 도전성 재료를 이용해서 형성할 수 있다. An anode (7025), can, as in the case of Figure 18a, to be formed using a conductive material having a light transmitting property.

캐소드(7023)와, 발광층(7024)과, 애노드(7025)가 서로 겹치고 있는 영역에, 발광 소자(7022)가 대응한다. The cathode 7023 and the light-emitting layer (7024) and an anode (7025) is in a region that overlaps each other, the light emitting device (7022) corresponds. 도 18c에 도시한 화소의 경우, 광이 발광 소자(7022)로부터 화살표로 나타낸 바와 같이 애노드(7025)측과 캐소드(7023)측 모두로 발광된다. In the case of a pixel shown in Figure 18c, the light is emitted from the light emitting element (7022) to both the anode side (7025) side and the cathode 7023, as indicated by the arrow.

또한, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다. Further, in this case, a light-emitting device has been described with respect to the organic EL element, it is possible to provide an inorganic EL device as a light emitting element.

또한, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성을 채용할 수도 있다. Further, Despite an example where a thin film transistor (driving TFT) and a light-emitting device which controls driving of the light emitting element is connected, it is also possible to employ a structure in which the current control TFT is connected between the driving TFT and the light-emitting device.

또한, 반도체 장치의 구성은, 도 18에 나타낸 구성에 한정되는 것이 아니라, 본 명세서에 개시하는 기술에 기초하는 다양하게 변형될 수 있다. The configuration of the semiconductor device may be not limited to the configuration shown in Figure 18, and various modifications based on the technology disclosed in the present specification.

다음으로, 발광 표시 패널(발광 패널이라고도 칭함)의 외관 및 단면에 대해서, 도 16a 및 도 16b를 참조하여 설명한다. Next, the appearance and cross section of a light-emitting display panel (also referred to as light-emitting panel) will be described with reference to Figures 16a and 16b. 도 16a는, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 1 기판과 제 2 기판 사이에서 씰재에 의해 밀봉한 패널의 평면도이다. Figure 16a is a plan view of the first panel, sealed by a sealing material, a thin-film transistor and a light emitting element formed over a first substrate between the first substrate and the second substrate. 도 16b는 도 16a의 HI선에 따른 단면도이다. Figure 16b is a sectional view taken along the line HI of Figure 16a.

제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하고, 씰재(4505)가 설치되어 있다. The signal line drive circuit has a pixel portion (4502) provided on the first substrate (4501), (4503a, 4503b) and the scanning line, and so as to surround the drive circuit (4504a, 4504b), the seal member (4505) is installed. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 설치되어 있다. In addition, the display unit (4502), a signal line drive circuit (4503a, 4503b) and the scanning line drive circuit (4504a, 4504b) on the second substrate 4506 is provided. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. Therefore, a pixel portion (4502), the signal line drive circuit (4503a, 4503b) and the scanning line drive circuit (4504a, 4504b) is by the first substrate 4501 and the sealing material (4505) and the second substrate 4506, the filler (4507 ) and it is sealed together. 이렇게, 패널이 외부 대기에 노출되지 않도록, 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 또는 자외선 경화 수지 필름과 같음) 또는 커버재로 패널을 패키징(봉입)하는 것이 바람직하다. To do this, the panel is not exposed to outside air, high air-tightness, it is preferable to de-gas the packaging (sealing) a small panel with the protective film (bonding film or an ultraviolet cured resin film with the same) or the covering material.

제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는 각각 박막 트랜지스터를 복수개 갖고 있어, 도 16b의 예에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다. The first substrate 4501 pixel portion (4502) provided on the signal line drive circuit (4503a, 4503b) and the scanning line drive circuit (4504a, 4504b) has got a plurality of each of the thin film transistor, in the Figure 16b example, the display unit (4502 ) illustrate a thin film transistor (4509) included in the thin film transistor 4510, and a signal line drive circuit (4503a) contained in the.

박막 트랜지스터(4509, 4510)로서, 실시형태 1 내지 실시형태 10 중 어느 하나의 박막 트랜지스터를 적절히 이용할 수 있고, 실시형태 1 내지 실시형태 10의 박막 트랜지스터와 마찬가지인 공정 및 재료를 이용하여 형성할 수 있다. Can be formed by using a thin film transistor (4509, 4510) as in Embodiment 1 to Embodiment 10 of any one of the thin-film transistor of Embodiment 1 to Embodiment 10 can be appropriately used, a thin-film transistor, and machangajiin processes and materials . 탈수화 또는 탈수소화 처리로서, 질소 분위기하, 또는 불활성 기체 분위기하, 또는 감압하에서의 가열 처리에 의해 막 내의 함유 수분을 저감시킨다. As dehydration or dehydrogenation treatment, thereby reducing the moisture content in the film by a heat treatment under a nitrogen atmosphere, or an inert gas atmosphere, or under reduced pressure. 그 후, 산소 공급 처리로서, 산소 분위기, 산소 및 질소 분위기, 또는 대기(바람직하게는 노점 -40℃ 이하, 보다 바람직하게는 -50℃ 이하의 노점을 가짐) 분위기 하에서 냉각된다. Then, as the oxygen supply process, an oxygen atmosphere, oxygen and nitrogen, or air (preferably having a dew point of -40 ℃ or less, more preferably a dew point of less than -50 ℃) is cooled in an atmosphere. 이렇게 얻어진 산화물 반도체막을 박막 트랜지스터(4509, 4510)에 이용한다. Thus the oxide semiconductor film obtained is used for the thin film transistors (4509, 4510). 따라서, 박막 트랜지스터(4509, 4510)는 전기적 특성이 안정되고 신뢰성이 높은 박막 트랜지스터이다. Thus, a thin film transistor (4509, 4510) is a thin film transistor with high electric characteristics are stable and reliable.

또한, 구동 회로용의 박막 트랜지스터(4509)는, 박막 트랜지스터의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층을 설치한 구조를 갖는다. Further, a thin film transistor (4509) for the drive circuit, and has a structure in which to install the conductive layer at a position overlapping the channel formation region of the oxide semiconductor layer of the thin film transistor. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다. In this embodiment, the thin film transistor (4509, 4510) is an n channel-type thin film transistor.

구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치도록 절연층(4542) 위에 도전층(4540)이 설치되어 있다. There oxide conductive layer on an insulating layer (4542) so as to overlap the channel formation region of the semiconductor layer 4540 of the thin film transistor (4509) is installed in the driving circuit. 산화물 반도체층의 채널 형성 영역과 겹치도록 도전층(4540)을 설치함으로써, BT 시험 전후 사이에 있어서 박막 트랜지스터(4509)의 임계값 전압의 변화량을 저감시킬 수 있다. Oxide by providing the conductive layer 4540 so as to overlap the channel formation region of the semiconductor layer, it is possible to reduce the variation in the threshold voltage of the thin film transistor (4509) between before and after the BT test method. 또한, 도전층(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극층의 전위와 같을 수도 있고, 상이할 수도 있다. In addition, the potential of the conductive layer 4540 may be equal to the potential of the gate electrode layer of the thin film transistor (4509), it may be different. 도전층(4540)은 제 2 게이트 전극층으로서 기능할 수도 있다. A conductive layer 4540 may function as a second gate electrode layer. 대안적으로, 도전층(4540)의 전위가 GND 또는 0V일 수 있고, 도전층(4540)이 플로팅 상태일 수도 있다. Alternatively, the potential of the conductive layer 4540 may be GND or 0V, may be the conductive layer 4540 is floating.

또한, 도전층(4540)은 외부의 전계를 차폐하도록 기능(특히 정전기 차폐)하여, 외부의 전계가 내부(박막 트랜지스터를 포함하는 회로부)에 영향을 주지 않도록 한다. In addition, the conductive layer 4540 is not to function (in particular electrostatic shielding) to shield the external electric field, an external electric field affecting the inside (circuit including the thin film transistor). 도전층의(4540)의 차폐 기능에 의해, 정전기와 같은 외부의 전계의 영향에 의해 박막 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다. By the shielding function of the conductive layer 4540, it is possible to prevent the variation in electrical characteristics of the thin film transistor by an external electric field effects, such as static electricity.

또한, 박막 트랜지스터(4510)의 산화물 반도체층을 덮도록 절연층(4542)이 형성되어 있다. In addition, the insulating layer (4542) is formed to cover the oxide semiconductor layer of the thin film transistor 4510. 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층은 박막 트랜지스터 위에 설치된 절연층(4542) 및 절연층(4551)에 형성된 개구에 있어서 배선층(4550)과 전기적으로 접속되어 있다. A source electrode layer or a drain electrode of the TFT 4510 is electrically connected to the wiring 4550 in the opening formed in the insulating layer (4542) and an insulating layer (4551) disposed on the thin film transistor. 배선층(4550)은 제 1 전극(4517)에 접해서 형성되고, 박막 트랜지스터(4510)는 제 1 전극(4517)에 배선층(4550)을 통해 전기적으로 접속되어 있다. Wiring layers (4550) are electrically connected through the wiring layer 4550 on a first electrode formed in contact with (4517), a thin film transistor 4510 has a first electrode (4517).

절연층(4542)은, 실시형태 1에서 나타낸 절연층(407)과 마찬가지인 재료 및 방법으로 형성할 수 있다. An insulating layer (4542) can be formed by, as shown in the first embodiment, the insulating layer 407 and machangajiin Materials and methods.

발광 소자(4511)의 발광 영역과 중첩되도록 컬러 필터층(4545)이 절연층(4551) 위에 형성된다. A color filter layer (4545) so as to overlap with the light emitting area of ​​the light emitting device (4511) is formed on an insulating layer (4551).

또한, 컬러 필터층(4545)의 표면 요철을 저감시키기 위해서, 평탄화 절연막으로서 기능하는 오버코트층(4543)으로 컬러 필터층(4545)이 덮인다. Further, in order to reduce the surface unevenness of the color filter layer (4545), it is covered a color filter layer (4545) as the overcoat layer (4543) which functions as the planarizing insulating film.

또한, 오버코트층(4543) 위에 절연층(4544)이 형성되어 있다. In addition, the insulating layer (4544) over the overcoat layer (4543) is formed. 절연층(4544)은, 실시형태 1에서 나타낸 보호 절연층(499)과 마찬가지로 형성할 수 있고, 예를 들면 질화실리콘막을 스퍼터링법으로 형성할 수 있다. An insulating layer (4544) is, may be formed in the same manner as in the first embodiment protects the insulating layer (499) as shown in, for example, it is possible to form a silicon nitride film by a sputtering method.

참조부호 4511은 발광 소자를 나타내고, 발광 소자(4511)에 포함된 화소 전극인 제 1 전극(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 배선층(4550)을 통해서 전기적으로 접속되어 있다. Reference numeral 4511 is a pixel electrode, the first electrode (4517) that is included in the light emitting element (4511) indicates a light emitting device is electrically connected through a source electrode layer or the drain electrode layer and the wiring layer 4550 of the TFT 4510 have. 또한, 발광 소자(4511)는 제 1 전극(4517), 전계 발광층(4512), 제 2 전극(4513)의 적층 구조에 한정되지 않는다. Further, the light emitting device (4511) is not limited to the laminated structure of the first electrode (4517), electroluminescent layer (4512), a second electrode (4513). 발광 소자(4511)로부터 광이 취출되는 방향 등에 따라, 발광 소자(4511)의 구성은 적절히 변경될 수 있다. Depending on the direction in which light is taken out from the light emitting device (4511), the configuration of the light emitting device (4511) may be suitably changed.

격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. Partition wall 4520 is formed using an organic resin film, an inorganic insulating film, or organic polysiloxane. 특히, 감광성의 재료를 이용하여, 제 1 전극(4517) 위에 개구부를 갖도록 격벽(4520)을 형성하여, 개구부의 측벽이 연속한 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다. In particular, by forming a barrier rib using a photosensitive material, so as to have an opening over the first electrode (4517) (4520), it is preferable to form so that the inclined surface has a continuous curvature of the sidewall of the opening.

전계발광층(4512)은, 단수의 층으로 구성될 수도 있고, 복수의 층으로 적층되어 구성될 수도 있다. An electroluminescent layer (4512) is, may be configured as a single layer, or may be configured by stacking a plurality of layers.

발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하는 것을 방지하도록, 제 2 전극(4513) 및 격벽(4520) 위에 보호막을 형성할 수 있다. To prevent oxygen, hydrogen, moisture, carbon dioxide or the like from invading the light emitting device (4511), it is possible to form a protective film on the second electrode (4513) and the partition (4520). 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다. As the protective film, it is possible to form a silicon nitride film, a silicon nitride oxide film, a DLC film or the like.

또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에, FPC(4518a, 4518b)로부터 각종 신호 및 전위가 공급된다. In addition, a variety of signals and potentials are supplied from the signal line drive circuit (4503a, 4503b), the scanning line drive circuit (4504a, 4504b), or to the display unit (4502), FPC (4518a, 4518b).

접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제 1전극(4517)과 같은 도전막을 이용하여 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509)의 소스 전극층 및 드레인 전극층과 같은 도전막을 이용하여 형성된다. Connecting the terminal electrode (4515) is formed using a conductive film as the first electrode (4517) that is included in the light emitting device (4511), a terminal electrode (4516) is a source electrode and a drain electrode layer of the thin film transistor (4509) and It is formed using the same conductive film.

접속 단자 전극(4515)은, FPC(4518a)에 포함된 단자와, 이방성 도전막(4519)을 통해서 전기적으로 접속되어 있다. Connecting the terminal electrode (4515) is electrically connected to the terminal and through the anisotropic conductive film (4519) included in the FPC (4518a).

발광 소자(4511)로부터의 광의 취출되는 방향에 위치하는 경우에, 제 1 기판(4501) 및 제 2 기판(4506)은 투광성을 가질 필요가 있다. In the case which is located in the direction in which the take-out of light from the light emitting device (4511), the first substrate 4501 and second substrate 4506 needs to have a light transmitting property. 그 경우에는, 글래스판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성 재료가 제 1 기판(4501) 및 제 2 기판(4506)에 이용된다. In this case, it is used on the glass plate, a plastic plate, a polyester film or a translucent material such as acryl film, the first substrate 4501 and second substrate 4506.

충전재(4507)로서는 질소나 아르곤과 같은 불활성 가스 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. Fillers (4507) as may be used in addition to an inert gas, an ultraviolet curing resin or a thermosetting resin, such as nitrogen or argon. 예를 들면, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. For example, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. 예를 들면, 충전재로서 질소를 이용할 수 있다. For example, the filler material can be used nitrogen.

또한, 필요에 따라, 발광 소자의 발광면에 편광판, 원 편광판(타원 편광판을 포함), 위상차판(λ/4 판, λ/2 판)과 같은 광학 필름을 적절히 설치할 수 있다. Further, if necessary, it can be appropriately installed to an optical film such as a light emitting surface of the light emitting element a polarizing plate, a circularly polarizing plate (including an elliptically polarizing plate), a retardation plate (λ / 4 plate, λ / 2 plate). 또한, 편광판 또는 원 편광판에 반사 방지막을 설치할 수 있다. Further, it is possible to install an anti-reflection film on a polarizing plate or a circularly polarizing plate. 예를 들면, 표면의 요철에 의해 반사광을 확산하여 눈부심을 감소시킬 수 있는 안티글래어 처리를 실시할 수 있다. For example, it may be subjected to anti-glare treatment to diffuse the light reflected by the unevenness of the surface, which can reduce the glare.

씰재는, 스크린 인쇄법, 잉크젯 장치 또는 디스펜스 장치를 이용해서 형성할 수 있다. The seal member can be formed using a screen printing method, an ink-jet system or the dispensing apparatus. 씰재로서는, 대표적으로 가시광 경화성 수지, 자외선 경화성 수지 또는 열경화성의 수지를 포함하는 재료를 이용할 수 있다. As the seal member, it is possible to use a material which typically comprises a resin of the visible light curable resin, an ultraviolet curable resin or a thermosetting. 또한, 충전재가 포함될 수 있다. In addition, the filler may contain.

신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로로서 실장될 수도 있다. A signal line drive circuit (4503a, 4503b) and the scanning line drive circuit (4504a, 4504b) may be mounted as driver circuits formed using a single crystal semiconductor film or polycrystalline semiconductor film over a separately prepared substrate. 대안적으로, 신호선 구동 회로, 또는 그 일부, 또는 주사선 구동 회로, 또는 그 일부만을 별도로 형성해서 실장할 수도 있다. Alternatively, it may be implemented by forming a signal line driver circuit, or a portion thereof, or the scanning line driving circuit, or only a portion separately. 본 실시형태는 도 16a 및 도 16b에 나타낸 구성에 한정되지 않는다. The present embodiment is not limited to the configuration shown in Figure 16a and Figure 16b.

이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다. Through the above process, it can be produced with high light emitting display device (display panel) as a semiconductor device reliability.

본 실시형태는, 다른 실시형태에 기재된 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다. This embodiment, can be performed by any suitable combination and configuration described in the other embodiments.

(실시형태 17) (Embodiment 17)

본 명세서에 개시되는 반도체 장치는, 전자 페이퍼에 적용될 수 있다. The semiconductor device disclosed herein, can be applied to electronic paper. 전자 페이퍼는, 데이터를 표시하는 것이면 다양한 분야의 전자 기기에 이용하는 것이 가능하다. An electronic paper, it is possible to use as long as the electronic apparatus in various fields for displaying data. 예를 들면, 전자 페이퍼는 전자 서적(전자 북), 포스터, 기차와 같은 차량의 광고, 신용 카드와 같은 각종 카드에 있어서의 표시에 적용될 수 있다. For example, electronic paper can be applied to the display of the various types of cards such as an advertisement, a credit card of a vehicle such as an electronic book (e-book), a poster, a train. 전자 기기의 일례를 도 26 및 도 27에 도시한다. An example of an electronic apparatus is shown in Fig. 26 and 27.

도 26은, 전자 페이퍼를 이용하여 형성된 포스터(2631)를 나타내고 있다. Figure 26 shows a poster (2631) formed by using the electronic paper. 광고 매체가 인쇄 용지인 경우에는, 광고가 수작업으로 교체되지만, 본 명세서에 개시되는 전자 페이퍼를 이용하면 단시간에 광고의 표시를 바꿀 수 있다. If the advertising medium is printed paper, the advertisement, but are replaced by hand, by using the electronic paper disclosed in this specification you can change the display of advertising in a short time. 또한, 표시도 결함 없이 안정된 화상을 얻을 수 있다. The display also can obtain a stable image without failure. 또한, 포스터는 무선으로 데이터를 송신 및 수신할 수 있다. Further, the poster may send and receive data over the air.

도 27은, 전자 서적의 일례인 전자 서적(2700)을 나타내고 있다. Figure 27 shows an electronic book (2700) as an example of an electronic book. 예를 들면, 전자 서적(2700)은, 2개의 하우징, 즉 하우징(2701) 및 하우징(2703)을 포함한다. For example, the electronic book 2700, includes the two housings, i.e., the housing 2701 and the housing 2703. 하우징(2701) 및 하우징(2703)은 축부(hinge)(2711)에 의해 결합되어, 전자 서적 (2700)이 축부(2711)를 축으로서 개폐될 수 있다. The housing 2701 and the housing 2703 are joined by a shaft portion (hinge) (2711), can be opened and closed as the shaft electronic book 2700, the shaft 2711. 이러한 구성에 의해, 전자 서적(2700)은 종이 서적과 같이 동작할 수 있다. With such a structure, the electronic book 2700 may operate as a paper book.

하우징(2701) 및 하우징(2703)에는 각각 표시부(2705) 및 표시부(2707)가 내장된다. The housing 2701 and the housing 2703 has a built-in each display section is 2705 and the display 2707. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 다른 화상들을 표시할 수 있다. Display portion 2705 and a display portion 2707 may display one image or different images. 표시부(2705) 및 표시부(2707)가 다른 화상을 표시하는 경우에, 예를 들면, 우측의 표시부(도 27에서는 표시부(2705))는 텍스트를 표시할 수 있고, 좌측의 표시부(도 27에서는 표시부(2707))는 그래픽을 표시할 수 있다. If the display 2705 and display unit 2707 is displaying the other image, for example, a display on the right side (in Fig. 27, display unit 2705) may display text, the display portion on the left side (Fig. 27 display (2707)) can display graphics.

도 27에서는, 하우징(2701)에 조작부 등이 구비된 예를 나타내고 있다. In Figure 27, there is shown an example in which the operation unit such as provided in the housing 2701. 예를 들면, 하우징(2701)에는, 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 구비된다. For example, the housing 2701 has, is provided with a power switch and so on (2721, operation keys 2723, a speaker 2725). 조작 키(2723)에 의해 페이지를 넘길 수 있다. By an operation key (2723) can turn pages. 또한, 키보드, 포인팅 디바이스 등이 표시부가 설치되는 하우징의 면에 설치될 수도 있다. It may also be a keyboard, a pointing device installed on the side of the housing in which the display is installed. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등과 같은 각종 케이블과 접속가능한 단자 등), 기록 매체 삽입부 등을 구비할 수 있다. In addition, may be provided on the back surface or the side surface of the housing, the terminals for external connection (earphone terminal, a USB terminal, a variety of cable and connectable terminal or the like, such as an AC adapter and a USB cable), a recording medium insertion portion and the like. 또한, 전자 서적 리더(2700)는 전자 사전의 기능을 가질 수도 있다. In addition, the electronic book reader 2700 may have a function of an electronic dictionary.

전자 서적 리더(2700)는 무선으로 데이터를 송수신할 수 있다. E-book reader 2700 can transmit and receive data wirelessly. 무선 통신에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하거나 다운로드할 수 있다. By wireless communication, e-books from the server, you can purchase or download publications such as the desired data.

(실시형태 18) (Embodiment 18)

본 명세서에 개시되는 반도체 장치는, 다양한 전자 기기(게임 머신 포함)에 적용할 수 있다. The semiconductor device disclosed herein can be applied to a variety of electronic devices (including game machines). 전자 기기로서는, 예를 들면, 텔레비전 셋(텔레비전 또는 텔레비전 수신기라고도 칭함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 휴대 전화 핸드셋(휴대 전화, 또는 휴대 전화 장치라고도 칭함), 휴대형 게임 콘솔, 휴대 정보 단말기, 음향 재생 장치, 빠찡꼬 머신과 같은 대형 게임 머신 등을 들 수 있다. Examples of the electronic apparatus, for example, a television set (a television or also referred to as a television receiver), a monitor such as a computer, a camera such as a digital camera or a digital video camera, a digital photo frame, a mobile phone handset (the mobile phone, or cellular phone, also called It can be given hereinafter), a portable game console, a portable information terminal, an audio reproducing device, a large game machine such as a Pachinko machine or the like.

도 28a는 텔레비전 셋의 일례를 나타내고 있다. Figure 28a shows an example of a television set. 텔레비전 셋(9600)에서, 하우징(9601)에 표시부(9603)가 내장된다. In the television set (9600), the display (9603) is embedded in the housing (9601). 표시부(9603)는 화상을 표시할 수 있다. A display (9603) may display an image. 여기에서는, 스탠드(9605)에 의해 하우징(9601)이 지지된다. Here, the housing (9601) is supported by a stand (9605).

텔레비전 셋(9600)은, 하우징(9601)의 조작 스위치나, 별도의 원격 제어기(9610)로 조작될 수 있다. A television set (9600), can be operated with an operation switch or a separate remote controller (9610) of the housing (9601). 원격 제어기(9610)의 조작 키(9609)에 의해, 채널 및 볼륨이 제어될 수 있어, 표시부(9603)에 표시되는 화상이 제어될 수 있다. By an operation key (9609) in the remote control (9610), and the channel's volume is to be controlled, the image displayed on the display unit (9603) can be controlled. 또한, 원격 제어기(9610)에는, 원격 제어기(9610)로부터 출력되는 데이터를 표시하기 위한 표시부(9607)가 설치될 수 있다. Further, in the remote control (9610), a display unit (9607) for displaying the data output from the remote control (9610) may be provided.

또한, 텔레비전 셋(9600)에는, 수신기, 모뎀 등이 설치된다. Further, in the television set (9600), it is provided with a receiver, a modem and so on. 수신기의 사용으로, 일반의 텔레비전 방송을 수신할 수 있다. The use of the receiver, may receive a general television broadcast. 또한, 모뎀을 통해서 유선 또는 무선으로 텔레비젼 셋(9600)이 통신 네트워크에 접속될 때, 한방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자간) 정보 통신을 수행할 수 있다. Further, when the TV set through a modem by wire or wireless (9600) is to be connected to a communication network, it is possible to perform a one-way (from a sender receiver) or two-way (between sender and receiver or between receivers) information communication.

도 28b는, 디지털 포토 프레임의 일례를 나타내고 있다. Figure 28b shows an example of a digital photo frame. 예를 들면, 디지털 포토 프레임(9700)에서, 하우징(9701)에 표시부(9703)가 내장된다. For example, in a digital photo frame (9700), the display portion 9703 is incorporated in the housing 9701. 표시부(9703)는 각종 화상을 표시할 수 있다. Display portion 9703 can display various images. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시할 수 있고, 통상적인 포토 프레임으로서 기능할 수 있다. For example, the display unit 9703 may display the picture data taken with the digital camera, may function as a conventional picture frame.

또한, 디지털 포토 프레임(9700)에는, 조작부, 외부 접속용 단자(USB 단자, USB 케이블과 같은 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등이 구비된다. In addition, the digital photo frame (9700), the operation portion, an external connection terminal (various cable and connectable terminal such as a USB port, USB cable, and so on), is provided with such a recording medium insertion portion. 이들 부품은 표시부가 설치되는 표면 상에 설치될 수 있지만, 디지털 포토 프레임(9700)의 디자인을 위해 측면이나 이면에 구비되는 것이 바람직하다. These parts are preferably, but may be provided on the surface on which the display is installed, to the design of the digital photo frame (9700) provided on the side or back side. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리가 삽입되어 화상 데이터가 전달될 수 있고, 그 후 표시부(9703)에 표시될 수 있다. For example, the digital photo frame of the recording medium insertion portion, and storing the image data photographed by a digital camera memory is inserted, and image data can be transmitted, can be displayed on the display unit after 9703.

디지털 포토 프레임(9700)은, 무선으로 데이터를 송수신할 수 있는 구성으로 할 수도 있다. Digital photo frame (9700) is, may have a configuration that can transmit and receive data wirelessly. 무선으로 원하는 화상 데이터를 전달받아 표시하는 구성을 채용할 수도 있다. It may be employed a configuration such that the display receives the image data over the air desired.

도 29a는 휴대형 게임 머신이며, 하우징(9881)과 하우징(9891)의 2개의 하우징을 포함하며, 연결부(9893)에 의해, 휴대형 게임 머신이 개폐 가능하게 연결되어 있다. Figure 29a is a portable game machine and includes two housings of a housing (9881) and the housing (9891), the portable game machine is opened and closed can be connected, by a connecting portion (9893). 표시부(9882) 및 표시부(9883)는 하우징(9881)과 하우징(9891)에 각각 내장되어 있다. A display (9882) and the display (9883) are respectively incorporated in the housing (9881) and the housing (9891). 또한, 도 29a에 도시하는 휴대형 게임 머신에는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새나 적외선을 측정하는 기능을 포함), 및 마이크로폰(9889)) 등을 구비하고 있다. Further, the portable game machine shown in Fig. 29a, a speaker portion (9884), a recording medium insertion portion (9886), LED lamp (9890), input means (an operation key (9885), access terminals (9887, the sensor 9888 ) (force, displacement, position, speed, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, electric power, radiation, flow rate, humidity, It is provided with a tilt, vibration, including the ability to measure the odor or infrared ray), and a microphone (9889)), and the like. 물론, 휴대형 게임 머신 구성은 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치를 구비한 구성이 채용될 수 있다. Of course, a portable gaming machine configuration has a configuration having the semiconductor device disclosed in this specification, at least not limited to those described above, may be employed. 휴대용 게임 머신은 다른 부속 설비를 적절히 포함할 수 있다. Portable game machine may include other accessory equipment as appropriate. 도 29a에 도시하는 휴대형 게임 머신은 기록 매체에 저장된 프로그램 또는 데이터를 읽어내서 표시부에 이를 표시하는 기능과, 다른 휴대형 게임 머신과 무선 통신을 행해서 정보를 서로 공유하는 기능을 갖는다. FIG portable game machine shown in Fig. 29a has a function of reading Guide by performing the function of wireless communication with another portable game machine that displays the information in the display unit to share information with each other a program or data stored in the recording medium. 또한, 도 29a에 도시하는 휴대형 게임 머신의 기능은 상술한 것에 한정되지 않고, 휴대용 게임 머신은 다양한 기능을 가질 수 있다. In addition, the functionality of the portable game machine shown in Fig. 29a is not limited to that described above, may have various features a portable game machine.

도 29b는 대형 게임 머신인 슬롯 머신의 일례를 나타내고 있다. Figure 29b shows an example of a slot machine game machine large. 슬롯 머신(9900)에서, 하우징(9901)에 표시부(9903)가 내장된다. In a slot machine (9900), the display (9903) is embedded in the housing (9901). 또한, 슬롯 머신(9900)은, 스타트 레버나 스톱 스위치와 같은 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. In addition, provided with a slot machine (9900), the operating means such as a start lever or a stop switch, a coin slot, a speaker or the like. 물론, 슬롯 머신(9900)의 구성은 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치를 구비한 구성이 채용될 수 있다. Of course, the configuration of the slot machine (9900) has a configuration provided with a semiconductor device disclosed in this specification, at least not limited to those described above, may be employed. 슬롯 머신(9900)은 다른 부속 설비를 적절히 포함할 수 있다. Slot Machine (9900) may include other accessory equipment as appropriate.

도 30a는 휴대형의 컴퓨터의 일례를 나타내는 사시도이다. Figure 30a is a perspective view showing an example of a portable computer.

도 30a의 휴대형의 컴퓨터에서, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 축부 수단을 폐쇄 상태로서 표시부(9303)를 갖는 상부 하우징(9301)과, 키보드(9304)를 갖는 하부 하우징(9302)이 서로 겹칠 수 있다. In the portable computer in the Figure 30a, the lower housing having an upper housing (9301) and the lower housing (9302), the upper housing (9301) and a keyboard (9304) having a display unit (9303) to the shaft means a closed state for connecting the ( 9302) can overlap each other. 따라서, 도 30a에 나타낸 휴대용 컴퓨터는 편리하게 운반된다. Accordingly, the portable computer shown in Figure 30a are conveniently carried. 또한, 데이터를 입력하기 위해 키보드를 사용하는 경우에는, 축부 수단이 개방되어, 사용자가 표시부(9303)를 보고 데이터를 입력할 수 있다. In addition, in the case of using a keyboard for inputting data, the shaft means is opened, the user can see the display portion (9303) input data.

하부 하우징(9302)은 키보드(9304) 이외에 입력이 수행될 수 있는 포인팅 디바이스(9306)를 갖는다. A lower housing (9302) has a pointing device (9306) that can be input is performed in addition to the keyboard (9304). 또한, 표시부(9303)가 터치 입력 패널이면, 표시부의 일부에 접촉하는 것으로 입력을 행할 수 있다. In addition, if the display unit (9303) is a touch input panel, input can be performed by contacting a portion of the display unit. 하부 하우징(9302)은 CPU나 하드 디스크와 같은 연산 기능부를 갖고 있다. A lower housing (9302) has unit operation function such as a CPU or hard disk. 또한, 하부 하우징(9302)은 다른 장치가 USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 갖는다. In addition, the lower housing (9302) has an external connection port (9305) is another device that is inserted into a communication cable compliant with the USB communication standard.

상부 하우징(9301)은 추가적으로 상부 하우징(9301) 내부에 슬라이드시켜 저장가능한 표시부(9307)를 갖는다. An upper housing (9301) has a display unit (9307) that can be stored is slid further inside the upper housing (9301). 따라서, 넓은 표시 화면을 실현할 수 있다. Therefore, it is possible to realize a large display screen. 또한, 저장가능한 표시부(9307)의 화면의 방향을 사용자가 조절할 수 있다. In addition, the orientation of the storable display portion (9307) screen, the user can adjust. 저장가능한 표시부(9307)가 터치 입력 패널인 경우, 저장가능한 표시부의 일부에 접촉하는 것으로 입력을 행할 수 있다. If stored, the display (9307) is a touch input panel, input can be performed by contacting a part of the storable display portion.

표시부(9303) 또는 저장가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자를 이용한 발광 표시 패널 등의 영상 표시 장치를 이용하여 구성된다. A display (9303) or storage display capable (9307) is a liquid crystal display panel, a configuration using an image display device such as a display panel using an organic light emitting element or an inorganic light emitting device.

또한, 도 30a의 휴대형의 컴퓨터는, 수신기 등을 구비할 수 있어, 텔레비전 방송을 수신해서 화상을 표시부에 표시할 수 있다. Further, Fig. 30a of the portable computer, can be a receiver, it is possible to receive a television broadcast to display an image on the display unit. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 축부 수단을 폐쇄 상태로 한 채, 표시부(9307)를 슬라이드시켜서 화면 전체면을 노출시켜, 그 각도를 조절해서 사용자가 텔레비전 방송을 볼 수 있다. To thereby slide the upper housing (9301) and the lower housing (9302) holding a display (9307) by a shaft means in a closed state for connecting the exposed entire surface screens, and to adjust the angle of the user to view a television broadcast . 이 경우에는, 축부 수단이 개방되지 않고, 표시부(9303)에 표시가 수행되지 않는다. In this case, instead of the shaft means being open, but is not performed is displayed on the display (9303). 또한, 텔레비전 방송을 표시하기 위한 회로의 기동만이 행해진다. Further, start-up is performed only of the circuit for displaying a television broadcast. 따라서, 전력이 최소한으로 소비될 수 있으며, 이는 배터리 용량이 한정되어 있는 휴대형 컴퓨터에 있어서 유용하다. Thus, there may be a power consumption to a minimum, which is useful for a portable computer that has a limited battery capacity.

도 30b는, 손목 시계와 같이 사용자가 손목에 장착가능한 휴대 전화의 일례를 나타내는 사시도이다. Figure 30b is a perspective view showing an example of a cellular phone enabled user is attached to the wrist as a wrist watch.

이 휴대 전화는, 적어도 전화 기능을 갖는 통신 장치 및 배터리를 갖는 본체, 본체를 손목에 장착하기 위한 밴드부, 손목에 대해 밴드부를 맞도록 조절하는 조절부(9205), 표시부(9201), 스피커(9207) 및 마이크(9208)로 구성되어 있다. The mobile phone is controlled to adjust to fit the band to the band portion, the wrist for mounting the main body, the main body having a communication device and a battery having at least a telephone function to the palm portion (9205, a display portion 9201, a speaker 9207 ) and it consists of a microphone (9208).

또한, 본체는 조작 스위치(9203)를 갖는다. In addition, the body has an operation switch (9203). 조작 스위치(9203)는 전원 입력 스위치나, 표시 전환 스위치나, 촬상 개시 지시 스위치 등 외에 예를 들면 스위치를 누르면 인터넷용의 프로그램이 기동되는 버튼으로서의 역할을 하고, 각 기능에 대응되도록 이용될 수 있다. An operation switch (9203) for example in addition to the Source input switches or a display change-over switch or the imaging start instruction switch by pressing the switch can be used to serve as a button to be activated is for Internet program, corresponding to the respective functions .

사용자는, 표시부(9201)에 손가락이나 입력 펜 등으로 접촉하는 것, 조작 스위치(9203)의 조작, 또는 마이크(9208)로의 음성 입력에 의해 휴대 전화에 데이터를 입력할 수 있다. The user, to contact with a finger or input pen or the like on the display unit (9201), it is possible by the speech input to the operation, or a microphone (9208) on the control switch (9203), to enter data on a mobile phone. 또한, 도 30b에서는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고 있다. In addition, in FIG. 30b, it shows a display button (9202) on the display (9201). 손가락 등으로 표시 버튼(9202)에 접촉하는 것에 의해 입력을 행할 수 있다. A finger or the like by coming into contact with the display button (9202) may be input.

또한, 본체는, 카메라 렌즈를 통해 형성되는 피사체의 화상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 갖는 카메라부(9206)를 갖는다. In addition, the body, and has a camera section (9206) having an image pick-up means having a function of converting an image of a subject formed through the camera lens into electronic image signals. 또한, 카메라부는 반드시 설치되지는 않는다. In addition, the camera unit does not necessarily installed.

도 30b에 도시하는 휴대 전화에는, 텔레비전 방송의 수신기 등이 구비되고, 텔레비전 방송을 수신해서 화상을 표시부(9201)에 표시할 수 있다. The mobile phone shown in Figure 30b, is provided with a receiver such as a television broadcast, it is possible to receive a television broadcast to display an image on the display unit (9201). 또한, 도 30b에 도시한 휴대 전화에는, 메모리와 같은 메모리 장치 등이 구비되고, 텔레비전 방송을 메모리에 녹화할 수 있다. Further, in the mobile phone shown in Figure 30b, it is provided with a memory such as a memory device, such as, a television broadcast may be recorded in the memory. 도 30b에 도시하는 휴대 전화는, GPS와 같은 위치 정보를 수집하는 기능을 가질 수 있다. A mobile phone shown in Fig. 30b is, may have the function of collecting location information such as GPS.

표시부(9201)로서는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자를 이용한 발광 표시 패널 등의 화상 표시 장치를 이용한다. A display (9201) includes a liquid crystal display panel, and uses the image display device such as a display panel using an organic light emitting element or an inorganic light emitting device. 도 30b에 도시하는 휴대 전화는, 소형이고 경량이므로 배터리 용량이 한정되어 있다. A mobile phone shown in Fig. 30b is, because it is compact and lightweight, has a battery capacity is limited. 따라서, 표시부(9201)에 이용하는 표시 장치로서 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다. Therefore, it is preferred to use a panel that can be driven with low power consumption as a display device using the display unit (9201).

또한, 도 30b에서는 "손목"에 장착하는 전자 기기를 도시했지만, 본 실시형태는, 휴대할 수 있는 형상을 채용하는 한 이에 한정되지 않는다. In addition, in FIG. 30b, but showing an electronic device mounted on a "wrist", this embodiment is not limited to this one to adopt a shape that can be mobile.

(실시예 1) (Example 1)

본 실시예에서는, 본 발명의 일 실시형태인 박막 트랜지스터를 제작하고, 그 특성을 평가한 결과를 나타낸다. In this embodiment, production of one embodiment of the transistor of the present invention, and shows the result of the characteristics were evaluated.

본 실시예의 박막 트랜지스터의 제작 방법을 설명한다. And a manufacturing method of the thin film transistor of this embodiment. 글래스 기판 위에 하지막으로서, CVD법에 의해 두께 150nm의 산화질화실리콘막을 형성한다. As the base film on a glass substrate to form a silicon nitride film with a thickness of 150nm oxide by the CVD method. 산화질화실리콘막 위에 게이트 전극층으로서 스퍼터링법에 의해 두께 150nm의 텅스텐막을 형성한다. To form a tungsten film with a thickness of 150nm by a sputtering method as a gate electrode layer over the silicon oxynitride film. 게이트 전극층 위에 게이트 절연층으로서 CVD법에 의해 두께 100nm의 산화질화실리콘막을 형성한다. A gate insulating layer over the gate electrode layer to form a silicon nitride film with a thickness of 100nm oxide by the CVD method.

게이트 절연층 위에, In-Ga-Zn-O계의 산화물 반도체 성막용 타깃(In 2 O 3 :Ga 2 O 3 :ZnO=1:1:1 [몰비], In:Ga:Zn=1:1:0.5 [원자비])을 이용하여, 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, RF 전원을 0.5kW로 하고, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하에서 두께 50nm의 반도체막을 성막한다. On the gate insulating layer, a target for an oxide semiconductor film of a In-Ga-ZnO-based (In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 1 [ molar ratio], In: Ga: Zn = 1: 1 : 0.5 [atomic ratio]) was used and, for a distance 60mm, 0.4Pa pressure, RF power between the substrate and the target to 0.5kW, and argon and oxygen (Ar: 15sccm with a thickness under a) 50nm atmosphere: oxygen = 30sccm It is deposited semiconductor film. 에칭을 행해서 섬 형상의 반도체층을 형성한다. By performing the etching to form an island-like semiconductor film.

반도체층의 온도를 질소 분위기하에서, 1시간 30분 승온하고, 450℃로 1시간 가열한다. The temperature of the semiconductor layer in a nitrogen atmosphere, temperature was raised for 1 hour and 30 minutes, and heated for one hour in 450 ℃. 그 후, 대기 분위기하에서 냉각을 수행한다. After that, cooling is performed under the atmospheric atmosphere.

반도체층 위에 소스 전극층 및 드레인 전극층으로서 티타늄막(두께 50nm), 알루미늄막(두께 200nm) 및 티타늄막(두께 50nm)이 스퍼터링법에 의해 적층된다. A semiconductor layer of titanium film (thickness of 50nm) as a source electrode and a drain electrode layer, an aluminum film (thickness: 200nm), and a titanium film (thickness of 50nm) is deposited by sputtering.

반도체층, 소스 전극층 및 드레인 전극층 위에, 기판과 타깃 사이의 거리를 60mm, 압력이 0.4Pa, RF 전원이 1.5kW인 조건 하에서, 아르곤 및 산소(아르곤:산소=40sccm:10sccm) 분위기하에서 두께 300nm의 산화실리콘막을 절연층으로서 성막한다. The distance between the semiconductor layer, a source electrode and a drain electrode layer over the substrate and the target 60mm, under conditions in which the pressure is 0.4Pa, an RF power 1.5kW, argon and oxygen (argon: oxygen = 40sccm: 10sccm) under an atmosphere of thickness 300nm It is deposited as an insulating layer of silicon oxide film.

다음으로, 질소 분위기하에서, 250℃로 1시간 가열한다. Next, heating for 1 hour in a nitrogen atmosphere, 250 ℃.

이상의 공정을 통해, 본 실시예의 박막 트랜지스터를 형성했다. Through the above steps, the thin film to form a transistor of this embodiment. 또한, 박막 트랜지스터에 포함된 반도체층의 채널 길이(L)는 3㎛이고, 채널폭(W)은 50㎛이다. In addition, the channel length (L) of the semiconductor layer included in the thin film transistor is 3㎛, and the channel width (W) is 50㎛.

박막 트랜지스터의 신뢰성을 조사하기 위한 방법으로, 바이어스-열 스트레스 시험(이하, BT 시험이라고 칭함)이 있다. A method for investigating the reliability of the thin film transistor, and bias - the heat stress test (hereinafter referred to as, BT test). BT 시험은 가속 시험의 일종이며, 장기간 사용에 의해 일어나는 박막 트랜지스터의 특성 변화를, 이 방법에 의해 단시간에 평가할 수 있다. BT test is a kind of acceleration test, and evaluating the characteristic variation of the TFT caused by long-term use, in a short time by this method. 특히, BT 시험 전후 사이에 있어서의 박막 트랜지스터의 임계값 전압의 변화량은, 신뢰성을 조사하기 위한 중요한 지표이다. In particular, the amount of change in the threshold voltage of the thin film transistors in the forward and backward between the BT test is an important indicator for examining reliability. BT 시험 전후 사이에 있어서, 임계값 전압의 차이가 적을수록, 박막 트랜지스터가 높은 신뢰성을 갖는다. In between before and after the BT test, the difference between the threshold voltage the less, and has a thin film transistor with high reliability.

구체적으로는, 박막 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정한 값으로 유지하고, 박막 트랜지스터의 소스 및 드레인을 동일 전위로 설정해서 박막 트랜지스터의 게이트에 소스 및 드레인과는 다른 전위를 일정 기간 인가한다. Specifically, maintained at a constant temperature (a substrate temperature) of the substrate is formed with a thin film transistor value, and the source of the source and drain of the thin film transistor to the gate of the thin film transistor to set the same potential, and a drain and is constant the other potential period is applied. 기판 온도는 시험 목적에 따라 적절히 결정될 수 있다. The substrate temperature may be appropriately determined according to the test object. 게이트에 인가되는 전위가 소스 및 드레인의 전위보다도 높을 경우의 BT 시험을 +BT 시험이라고 하고, 게이트에 인가되는 전위가 소스 및 드레인의 전위보다도 낮을 경우의 BT 시험을 -BT 시험이라고 한다. The potential applied to the gate as a BT test of a test BT + is higher than the potential of the source and drain, and a BT test of a case where the potential applied to the gate is lower than the potential of the source and drain is referred to as -BT test.

BT 시험의 시험 강도는, 기판 온도, 게이트 절연막에 가해지는 전계 강도, 및 전계 인가 시간에 따라 결정될 수 있다. Testing the strength of the BT test can be determined depending on the electric field strength, and electric field application time is applied to the substrate temperature, the gate insulating film. 게이트 절연막에 가해지는 전계 강도는, 게이트와, 소스 및 드레인의 전위차를 게이트 절연막의 두께로 나누어서 얻어지는 값에 따라 결정된다. Electric field intensity applied to the gate insulating film, the gate and is determined according to a value obtained by dividing the potential difference between the source and drain to the thickness of the gate insulating film. 예를 들면, 두께가 100nm인 게이트 절연막에 인가되는 전계 강도가 2MV/cm이면, 전위차는 20V로 설정된다. For example, if the field intensity is 2MV / cm is applied to a thickness of 100nm on the gate insulating film, and an electric potential difference is set to 20V.

본 실시예의 박막 트랜지스터의 BT 시험 결과를 설명한다. It describes a BT test results of the thin film transistor of this embodiment.

또한, 전압은 2점의 전위 사이의 차를 말하며, 전위는 소정의 한 점에 있어서의 정전장 중에 있는 단위 전하의 정전 에너지(전기적인 위치 에너지)를 말한다. Further, the voltage refers to the difference between the potential of the second point, the electric potential refers to electrostatic energy (electric potential energy) that a unit charge in an electrostatic field at the predetermined one point. 또한, 일반적으로, 한 점의 전위와 기준 전위(예를 들면, 접지 전위) 사이의 차이를 간단히 전위 또는 전압이라 칭하고, 전위와 전압이 동의어로서 사용될 때가 많다. Further, in general, potential and the reference potential of a point referred to as simply the difference between the potential or voltage of (for example, ground potential), the potential and the voltage is often used as a synonym. 이 때문에, 본 명세서에서는, 특히 지정하지 않으면, 전위를 전압이라 고쳐 읽을 수도 있고, 전압을 전위라 고쳐 읽을 수도 있다. Therefore, in the present specification, unless particularly specified, and may be read as a fixed voltage potential, and may read the LA fixed voltage potential.

BT 시험에서, 기판 온도를 150℃, 게이트 절연막에 인가되는 전계 강도를 2MV/cm, 인가 시간을 1시간으로 한 조건에서 -BT 시험을 행하였다. In the BT test, 150 ℃ the substrate temperature, electric field strength applied to the gate insulation film was subjected to the test in a condition -BT a 2MV / cm, the application time of one hour.

우선, -BT 시험에 대해서 설명한다. First, a description will be given of the -BT test. BT 시험 대상으로 되는 박막 트랜지스터의 초기 특성을 측정하기 위해서, 기판 온도를 40℃로 하고 소스와 드레인간 전압(이하, 드레인 전압(V d ))을 1V와 10V로 하고 소스와 게이트간 전압(이하, 게이트 전압)을 -20V∼+20V 범위로 변화시키는 조건에서의 소스-드레인 전류(이하, 드레인 전류(I d )라 칭함)의 변화 특성을 측정하였다. In order to measure the initial characteristic of the thin film transistor as BT test target, and the substrate temperature to a 40 ℃ and a source and a drain voltage (hereinafter referred to as the drain voltage (V d)) to 1V and 10V, and voltage between the source and the gate (hereinafter referred to as measure the change characteristic of the drain current (the drain current (I d) quot;) -, a gate voltage) to -20V~ + 20V source in terms of changing the range. 즉, V g -I d 특성을 측정했다. That is, to measure the V g -I d characteristics. 하지만, 특별한 문제가 없으면, 실온(25℃)에서 측정할 수도 있다. However, if there is no particular problem, it may be measured at room temperature (25 ℃).

다음으로, 기판 온도를 150℃까지 상승시킨 후, 박막 트랜지스터의 소스 및 드레인의 전위를 0V로 설정했다. Next, after raising the substrate temperature to 150 ℃, it has set the potential of the source and drain of the thin film transistor to 0V. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm로 되도록 전압을 인가했다. Then, the electric field intensity applied to the gate insulating film has a voltage is applied so that the 2MV / cm. 박막 트랜지스터의 게이트 절연층의 두께가 100nm이기 때문에, 게이트에 인가되는 전압 -20V를 1시간동안 인가했다. Since the thickness of the gate insulation layer of the TFT 100nm, it has the voltage -20V is applied to the gate is applied for one hour. 전압 인가 시간을 1시간으로 했지만, 목적에 따라 적절히 시간을 결정할 수 있다. Voltage is applied, but a time of one hour, a determination of the appropriate time in accordance with the object.

다음으로, 게이트, 소스 및 드레인 사이에 전압을 인가한 채, 기판 온도를 40℃까지 내렸다. Next, the gate, while a voltage is applied between the source and drain, the substrate temperature was lowered to 40 ℃. 이 때, 기판 온도가 완전히 내려가기 전에 전압의 인가를 중단하면, 여열로 인해 BT 시험에서 박막 트랜지스터에 생긴 손상이 회복되므로, 전압을 인가한 채 기판 온도를 내려야 한다. At this point, it stops the application of voltage before the temperature of the substrate top down completely, since due to the waste heat recovered from the damage caused in the thin film transistor BT test, make a voltage is applied to the substrate holding temperature. 기판 온도가 40℃까지 내린 후, 전압의 인가를 종료시켰다. After the substrate temperature is lowered to 40 ℃, to terminate the application of the voltage. 엄밀하게는, 강온 시간이 전압 인가 시간에 더해질 필요가 있지만, 실제로는 몇분 동안에 온도를 40℃까지 내릴 수 있기 때문에, 이는 오차 범위 내로 생각되고, 강온 시간은 인가 시간에 더해지지 않는다. To be precise, the voltage applied to the temperature lowering time, but have to be added to the time, because in practice it can lower the temperature during a few minutes up to 40 ℃, which is considered within the error range, the temperature lowering time does not add to the application time.

다음으로, 초기 특성의 측정과 같은 조건에서 V g -I d 특성을 측정하고, -BT 시험 후의 V g -I d 특성을 얻었다. Next, measuring the V g -I d characteristics under the same conditions as the measurement of the initial characteristics, to obtain the V g -I d characteristics after -BT test.

또한, BT 시험에서는, 아직 BT 시험을 행하지 않는 박막 트랜지스터에 대해 BT 시험을 행하는 것이 중요하다. Further, in the BT test, it is important to still performing the BT test for the thin film transistor which does not perform the BT test. 예를 들면, +BT 시험을 행한 박막 트랜지스터에 대해 -BT 시험을 행하면, 먼저 행해진 +BT 시험에 의해, -BT 시험 결과를 올바르게 평가할 수 없다. For example, by performing -BT tested for the TFTs subjected to + BT test can not be evaluated by the first executed + BT test, the -BT test results correctly. 또한, +BT 시험을 행한 박막 트랜지스터에 대해 +BT 시험을 행한 경우에도 동일하게 적용된다. Further, the same applies to the case where the + BT test for the thin-film transistor subjected to + BT test. 단, 이들 영향을 고려하여, 의도적으로 BT 시험이 반복되는 경우는 동일 사항이 적용되지 않는다. However, when considering these effects, the BT test is intentionally repeated is not subject to the same requirements.

도 24는, BT 시험 전후에 있어서의 박막 트랜지스터의 V g -I d 특성을 나타낸다. Figure 24 shows the V g -I d characteristics of the transistor of the before and after the BT test. 도 24에 있어서, 횡축은 로그 스케일로 도시된 게이트 전압(V g )을 나타내고, 종축은 로그 스케일로 도시된 드레인 전류(I d )를 나타내고 있다. In Figure 24, the horizontal axis represents a gate voltage (V g) shown in a logarithmic scale, and the vertical axis represents a drain current (I d) shown in logarithmic scale.

도 24는, -BT 시험 전후에 있어서의 박막 트랜지스터의 V g -I d 특성을 나타내고 있다. Figure 24 shows the V g -I d characteristics of the transistor of the before and after test -BT. 초기 특성(V d =1V, 10V)은, -BT 시험 전의 박막 트랜지스터의 V g -I d 특성이며, -BT(V d =1V, 10V)는, -BT 시험 후의 박막 트랜지스터의 V g -I d 특성을 나타낸다. Initial characteristic (V d = 1V, 10V) is, the V g -I d characteristics of the thin film transistor before the -BT test, -BT (V d = 1V, 10V) is -BT of the thin film transistor after the test V g -I It shows the characteristic d.

도 24는 -BT(V d =1V, 10V)에서의 임계값 전압의 변화가 초기 특성(V d =1V, 10V)에서의 임계값 전압의 변화에 비해 거의 관측되지 않는다. 24 is -BT (V d = 1V, 10V ) does not change in the threshold voltage is not substantially observed, compared to the change in the threshold voltage of the initial characteristics (V d = 1V, 10V) in the. 따라서, BT 시험에 있어서 임계값 전압의 변화가 거의 관측되지 않으므로, 본 실시예의 박막 트랜지스터는, BT 시험에 있어서 신뢰성이 높은 박막 트랜지스터인 것을 확인할 수 있었다. Therefore, the change in threshold voltage is hardly observed in the BT test, the thin film transistor of this embodiment, it was confirmed that in the BT test the reliability of the thin film transistor high.

본 출원은 참조로서 본 명세서에 그 전체가 통합되는, 2009년 11월 20일자로 일본 특허청에 출원된 일본 특허 출원 제 2009-264768호를 우선권 주장한다. This application claims priority to the specification of Japanese Patent Application No. 2009-264768, filed on November 20, the date in 2009 that are entirely integrated into the Japanese Patent Office as a reference.

10: 펄스 출력 회로 11~17: 배선 10: pulse output circuits 11 to 17: wire
21~25: 입력 단자 26, 27: 출력 단자 21-25: input terminals 26, 27: output terminal
31~41: 트랜지스터 51~53: 전원선 31-41: transistors 51-53: power line
61, 62: 기간 100: 기판 61, 62: the period 100: substrate
101: 게이트 전극층 102: 게이트 절연층 101: Gate electrode 102: gate insulating layer
103: 산화물 반도체층 103: an oxide semiconductor layer
105a, 105b: 소스 전극층 또는 드레인 전극층 105a, 105b: source electrode layer or a drain electrode layer
107: 절연층 108: 용량 배선 107: insulating layer 108: wiring capacity
110: 화소 전극층 121, 122: 단자 110: pixel electrode layer 121, 122: terminal
125~127: 콘택트 홀 128, 129: 투명 도전막 125 ~ 127: contact hole 128, 129: transparent conductive film,
132: 도전막 133, 134: 산화물 반도체층 132: conductive layer 133, 134: an oxide semiconductor layer
150, 151: 단자 152: 게이트 절연층 150, 151: terminal 152: gate insulating layer
153: 접속 전극층 154: 보호 절연층 153: connection electrode 154: insulating protective layer
155: 투명 도전막 156: 전극층 155: transparent conductive film 156: electrode
170: 박막 트랜지스터 200: 기판 카세트 반출입실 170: thin film transistor 200: the substrate cassette chamber banchulip
201: 열 처리실 202: 크리닝 조 201: heat treatment chamber 202: Cleaning bath
204: 게이트 밸브 206: 기판 카세트 204: gate valve 206: the substrate cassette
208: 기판 210: 배기관 208: substrate 210: the exhaust pipe
212: 급기관 214: 진공 배기 수단 212: tert engine 214: a vacuum exhaust means
220: 급기관 222: 히터 220: tert engine 222: Heater
224: 송풍기 226: 필터 224: blower 226: Filter
228: 배기관 230: 가스 정제 장치 228: exhaust pipe 230: gas purification apparatus
232: 덕트 234: 배기 수단 232: Duct 234: exhaust means
250: 기판 251: 로드실 250: substrate 251: load compartment
252, 253: 처리실 254: 언로드실 252 and 253: treatment chamber 254: unloading chamber
256a, 256b, 256c: 셔터 258: 램프 광원 256a, 256b, 256c: 258 Shutter: Lamp light
259: 진공 배기 수단 260a, 260b: 기판 카세트 259: vacuum evacuation means 260a, 260b: substrate cassette
300: 기판 330: 산화물 반도체막 300: substrate 330: oxide semiconductor film
331: 산화물 반도체층 391: 게이트 전극층 331: an oxide semiconductor layer 391: gate electrode
392: 산화물 반도체층 394: 기판 392: an oxide semiconductor layer 394: substrate
395a: 소스 전극층 395b: 드레인 전극층 395a: a source electrode layer 395b: drain electrode layer
400: 기판 401: 게이트 전극층 400: substrate 401: gate electrode
402: 게이트 절연층 403: 산화물 반도체층 402: a gate insulating layer 403: oxide semiconductor layer
404a, 404b: 소스 또는 드레인 영역 405a: 소스 전극층 404a, 404b: source or drain region 405a: source electrode layer
405b: 드레인 전극층 407: 절연층 405b: drain electrode layer 407: insulation layer
409: 도전층 410: 절연층 409: conductive layer 410: insulation layer
411: 화소 전극층 419: 도전층 411: pixel electrode layer 419: conductive layer
430: 산화물 반도체층 450: 기판 430: an oxide semiconductor layer 450: substrate
451: 게이트 전극층 452: 게이트 절연층 451: Gate electrode 452: gate insulating layer
453: 산화물 반도체층 453: an oxide semiconductor layer
455a, 455b: 소스 전극층 또는 드레인 전극층 455a, 455b: source electrode layer or a drain electrode layer
457: 절연층 460, 470~473: 박막 트랜지스터 457: insulating layer 460, 470 ~ 473: the thin film transistor
483: 산화물 반도체층 494: 박막 트랜지스터 483: an oxide semiconductor layer, 494: thin film transistor
495: 반도체층 496: 채널 형성 영역 495: semiconductor layer 496: a channel forming region
497a: 고저항 소스 영역 497b: 고저항 드레인 영역 497a: high-resistance source region 497b: high-resistance drain region
499: 보호 절연층 580: 기판 499: protective insulation layer 580: substrate
581: 박막 트랜지스터 583: 절연막 581: thin film transistor 583: insulating
585: 절연층 587: 전극층 585: insulating layer 587: electrode
588: 전극층 589: 구형 입자 588: electrode layer 589: spherical particles
590a: 흑색 영역 590b: 백색 영역 590a: 590b black area: a white zone
594: 캐비티 595: 충전재 594: cavity 595: filler
601: 전기로 602: 챔버 601: 602 to Electric: a chamber
603: 히터 604: 기판 603: Heater 604: substrate
605: 발열체 606: 가스 공급 수단 605: heater 606: gas supply means
607: 배기 수단 611a: 가스 공급원 607: exhaust means 611a: gas source
611b: 가스 공급원 612a: 압력 조절 밸브 611b: gas supply source 612a: pressure control valve
612b: 압력 조절 밸브 613a: 정제기 612b: pressure control valve 613a: refiner
613b: 정제기 614a: 매스 플로우 컨트롤러 613b: refiner 614a: mass flow controller
614b: 매스 플로우 컨트롤러 615a: 스톱 밸브 614b: the mass flow controller 615a: Stop valves
615b: 스톱 밸브 650: 박막 트랜지스터 615b: stop valve 650: thin film transistor
653: 보호 절연층 656: 산화물 반도체층 653: protective insulation layer 656: oxide semiconductor layer
1400: 기판 1401: 게이트 전극층 1400: substrate 1401: gate electrode
1402: 게이트 절연층 1403: 산화물 반도체층 1402: Gate insulating layer 1403: an oxide semiconductor layer
1405a: 소스 전극층 1405b: 드레인 전극층 1405a: source electrode layer 1405b: drain electrode layer
1407, 1408: 절연층 1409: 도전층 1407, 1408: an insulating layer 1409: a conductive layer
1418: 채널 보호층 1430~1432, 1470: 박막 트랜지스터 1418: The channel protective layer 1430 ~ 1432, 1470: thin film transistor
2600: TFT 기판 2601: 대향 기판 2600: TFT substrate 2601: counter substrate
2602: 씰재 2603: 화소부 2602: sealing material 2603: display unit
2604: 표시 소자 2605: 착색층 2604: Display device 2605: a colored layer
2606: 편광판 2607: 편광판 2606: 2607 Polarizer: Polarizer
2608: 배선 회로부 2609: 플렉시블 배선 기판 2608: Wiring circuit 2609: a flexible wiring board
2610: 냉음극관 2611: 반사판 2610: a cold cathode 2611: Reflector
2612: 회로 기판 2613: 확산판 2612: the circuit board 2613: diffusion plate
2631: 포스터 2700: 전자 서적 리더 2631: Poster 2700: E-book reader
2701, 2703: 하우징 2705, 2705: 표시부 2701, 2703: Housing 2705, 2705: display unit
2711: 축부 2721: 전원 스위치 2711: 2721 shaft: Power switch
2723: 조작 키 2725: 스피커 2723: Operation keys 2725: Speaker
4001: 기판 4002: 화소부 4001: substrate 4002: display unit
4003: 신호선 구동 회로 4004: 주사선 구동 회로 4003: the signal line driving circuit 4004: a scanning line driving circuit
4005: 씰재 4006: 기판 4005: 4006 seal material: board
4008: 액정층 4010, 4011: 박막 트랜지스터 4008: a liquid crystal layer 4010, 4011: thin film transistor
4013: 액정 소자 4015: 접속 단자 전극 4013: a liquid crystal element 4015: Connection terminal electrode
4016: 단자 전극 4018: FPC 4016: terminal electrode 4018: FPC
4019: 이방성 도전막 4021: 절연층 4019: the anisotropic conductive film 4021: insulating layer
4030: 화소 전극층 4031: 대향 전극층 4030: pixel electrode layer 4031: counter electrode layer
4032: 절연층 4040: 도전층 4032: an insulating layer 4040: a conductive layer
4041: 절연층 4042: 보호 절연층 4041: 4,042 insulation layer: protective insulation layer
4501: 기판 4502: 화소부 4501: substrate 4502: display unit
4503a, 4503b: 신호선 구동 회로 4504a, 4504b: 주사선 구동 회로 4503a, 4503b: the signal line driving circuits 4504a, 4504b: a scanning line driving circuit
4505: 씰재 4506: 기판 4505: 4506 seal material: board
4507: 충전재 4509, 4510: 박막 트랜지스터 4507: the filler 4509, 4510: thin film transistor
4511: 발광 소자 4512: 전계 발광층 4511: light-emitting element 4512: The electroluminescent layer
4513: 전극 4515: 발광 소자 4513: electrode 4515: the light emitting element
4512: 전계 발광층 4513: 전극 4512: The electroluminescent layer 4513: electrode
4515: 접속 단자 전극 4516: 단자 전극 4515: connecting terminal electrode 4516: terminal electrode
4517: 전극 4518a, 4518b: FPC 4517: electrode 4518a, 4518b: FPC
4519: 이방성 도전막 4520: 격벽 4519: the anisotropic conductive film 4520: partition wall
4540: 도전층 4542: 절연층 4540: 4542 conductive layer: the insulating layer
4543: 오버코트층 4544: 절연층 4543: 4544 overcoat layer: the insulating layer
4545: 컬러 필터층 4550: 배선층 4545: Color filter 4550: wiring
4551: 절연층 5300: 기판 4551: insulating layer 5300: substrate
5301: 화소부 5302, 5303: 주사선 구동 회로 5301: display unit 5302, 5303: a scanning line driving circuit
5304: 신호선 구동 회로 5305: 타이밍 제어 회로 5304: the signal line driving circuit 5305: a timing control circuit
5601: 시프트 레지스터 5602: 스위칭 회로 5601: shift register 5602: switching circuit
5603: 박막 트랜지스터 5604, 5605: 배선 5603: thin film transistors 5604, 5605: interconnection
6400: 화소 6401: 스위칭 트랜지스터 6400: 6401 pixels: the switching transistor
6402: 구동 트랜지스터 6403: 용량 소자 6402: the driving transistor 6403: the capacitor element
6404: 발광 소자 6405: 신호선 6404: light-emitting device 6405: signal line
6406: 주사선 6407: 전원선 6406: 6407 scan lines: Power lines
6408: 공통 전극 652a, 652b: 게이트 절연층 6408: the common electrodes 652a, 652b: gate insulating layer
7001: TFT 7002: 발광 소자 7001: TFT 7002: the light emitting element
7003: 캐소드 7004: 발광층 7003: cathode 7004: emitting layer
7005: 애노드 7011: 구동 TFT 7005: anode 7011: driving TFT
7012: 발광 소자 7013: 캐소드 7012: light-emitting device 7013: cathode
7014: 발광층 7015: 애노드 7014: emitting layer 7015: anode
7016: 차광막 7017: 도전막 7016: Sun visor 7017: a conductive film
7021: 구동 TFT 7022: 발광 소자 7021: driving TFT 7022: the light emitting element
7023: 캐소드 7024: 발광층 7023: cathode 7024: emitting layer
7025: 애노드 7027: 도전막 7025: anode 7027: a conductive film
9201: 표시부 9202: 표시된 버튼 9201: 9202 display: the button shown
9203: 조작 스위치 9205: 조절부 9203: operation switches 9205: control unit
9206: 카메라부 9207: 스피커 9206: a camera unit 9207: Speaker
9208: 마이크로폰 9301: 상부 하우징 9208: Microphones 9301: an upper housing
9302: 하부 하우징 9303: 표시부 9302: lower housing 9303: display unit
9304: 키보드 9305: 외부 접속부 9304: Keyboard 9305: External connections
9306: 포인팅 장치 9307: 표시부 9306: a pointing device 9307: display unit
9600: 텔레비젼 셋 9601: 하우징 9600: TV set 9601: Housing
9603: 표시부 9605: 스탠드 9603: 9605 display: Stand
9607: 표시부 9609: 조작 키 9607: 9609 display: Operation keys
9610: 원격 컨트롤러 9700: 디지털 포토 프레임 9610: 9700 Remote controller: digital photo frames
9701: 하우징 9703: 표시부 9701: 9703 housing: display
9881: 하우징 9882: 표시부 9881: 9882 housing: display
9883: 표시부 9884: 스피커부 9883: display unit 9884: speaker unit
9885: 조작 키 9886: 기록 매체 삽입부 9885: operation key 9886: a recording medium insertion portion
9887: 접속 단자 9888: 센서 9887: the connection terminal 9888: sensor
9889: 마이크로폰 9890: LED 램프 9889: Microphones 9890: LED lamps
9891: 하우징 9893: 연결부 9891: Housing 9893: connecting portion
9900: 슬롯 머신 9901: 하우징 9900: Slot Machine 9901: Housing
9903: 표시부 9903: display

Claims (20)

  1. 반도체 장치 제작 방법에 있어서: A semiconductor device manufactured by:
    기판 위에 게이트 전극을 형성하는 단계; Forming a gate electrode on a substrate;
    상기 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; Forming the substrate and the gate insulating film over the gate electrode;
    스퍼터링법에 의해 상기 게이트 절연막 위에 산화물 반도체층을 형성하는 단계; By sputtering to form an oxide semiconductor layer over the gate insulating film;
    상기 산화물 반도체층의 수소 농도를 감소시키기 위해 상기 산화물 반도체층에 제 1 가열 처리를 수행하는 단계; Performing a first heat treatment on the oxide semiconductor layer in order to reduce the hydrogen concentration in the oxide semiconductor layer; And
    상기 제 1 가열 처리를 수행한 후 및 상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하기 전, 상기 산화물 반도체층에 산소를 공급하는 단계를 포함하는, 반도체 장치 제작 방법. The first to form a source electrode and a drain electrode over after performing the heat treatment and the oxide semiconductor layer around, the semiconductor device manufacturing method comprising the step of supplying oxygen in the oxide semiconductor layer.
  2. 제 1 항에 있어서, According to claim 1,
    상기 제 1 가열 처리는 300℃보다 큰 제 1 온도에서 수행되는, 반도체 장치 제작 방법. The first heat treatment, the semiconductor device manufacturing method which is carried out at a first temperature greater than 300 ℃.
  3. 제 1 항에 있어서, According to claim 1,
    상기 산소를 공급하는 단계는 350℃보다 큰 제 2 온도에서 수행되는, 반도체 장치 제작 방법. Supplying the oxygen is a semiconductor device manufacturing method which is carried out at a second temperature greater than 350 ℃.
  4. 제 1 항에 있어서, According to claim 1,
    상기 산화물 반도체층은 성막실로부터 수분을 제거하는 동안 형성되는, 반도체 장치 제작 방법. A semiconductor device manufacturing method which is formed during the oxide semiconductor layer is to remove water from the film forming chamber.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 수분은 진공 펌프에 의해 제거되는, 반도체 장치 제작 방법. The moisture is, the semiconductor device manufacturing method which is removed by a vacuum pump.
  6. 제 1 항에 있어서, According to claim 1,
    상기 제 1 가열 처리는 제 1 처리실에서 수행되고 상기 산소를 공급하는 단계는 제 2 처리실에서 수행되는, 반도체 장치 제작 방법. Wherein said first heat treatment is performed in a first chamber the supply of oxygen is, the semiconductor device manufacturing method which is performed in the second treatment chamber.
  7. 제 1 항에 있어서, According to claim 1,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후 플라즈마 처리를 수행하는 단계를 더 포함하는, 반도체 장치 제작 방법. A semiconductor device manufacturing method comprising the step of performing a plasma treatment further after forming the source electrode and the drain electrode.
  8. 제 1 항에 있어서, According to claim 1,
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 절연막을 형성하는 단계; Forming the oxide semiconductor layer, the source electrode, and the insulating film on the drain electrode; And
    상기 절연막을 형성한 후 제 2 가열 처리를 수행하는 단계를 더 포함하는, 반도체 장치 제작 방법. A semiconductor device manufacturing method further comprising: after forming the insulating layer perform the second heat treatment.
  9. 제 1 항에 있어서, According to claim 1,
    상기 산화물 반도체층을 형성하는 단계에서 산소 유량 비율은 100%인, 반도체 장치 제작 방법. In the step of forming the oxide semiconductor layer the oxygen flow rate is 100%, the semiconductor device manufacturing method.
  10. 반도체 장치 제작 방법에 있어서: A semiconductor device manufactured by:
    기판 위에 게이트 전극을 형성하는 단계; Forming a gate electrode on a substrate;
    상기 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; Forming the substrate and the gate insulating film over the gate electrode;
    스퍼터링법에 의해 상기 게이트 절연막 위에 산화물 반도체층을 형성하는 단계; By sputtering to form an oxide semiconductor layer over the gate insulating film;
    상기 산화물 반도체층의 수소 농도를 감소시키기 위해 상기 산화물 반도체층에 제 1 가열 처리를 수행하는 단계; Performing a first heat treatment on the oxide semiconductor layer in order to reduce the hydrogen concentration in the oxide semiconductor layer;
    상기 제 1 가열 처리를 수행한 후 냉각 처리를 수행함으로써 상기 산화물 반도체층에 산소를 공급하는 단계; Supplying oxygen to the oxide semiconductor layer by performing a cooling process after performing a first heat treatment; And
    상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 반도체 장치 제작 방법. A semiconductor device manufacturing method including forming a source electrode and a drain electrode over the oxide semiconductor layer.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 제 1 가열 처리는 300℃보다 큰 제 1 온도에서 수행되는, 반도체 장치 제작 방법. The first heat treatment, the semiconductor device manufacturing method which is carried out at a first temperature greater than 300 ℃.
  12. 제 10 항에 있어서, 11. The method of claim 10,
    상기 냉각 처리는 산소의 분위기에서 수행되는, 반도체 장치 제작 방법. The cooling process, the semiconductor device manufacturing method is carried out in an atmosphere of oxygen.
  13. 제 10 항에 있어서, 11. The method of claim 10,
    상기 냉각 처리는 산소 및 질소의 분위기에서 수행되는, 반도체 장치 제작 방법. The cooling process, the semiconductor device manufacturing method is carried out in an atmosphere of oxygen and nitrogen.
  14. 제 10 항에 있어서, 11. The method of claim 10,
    상기 냉각 처리는 -40℃ 이하의 노점을 갖는 대기의 분위기에서 수행되는, 반도체 장치 제작 방법. The cooling process, the semiconductor device manufacturing method is carried out in an atmosphere of air having a dew point of below -40 ℃.
  15. 제 10 항에 있어서, 11. The method of claim 10,
    상기 산화물 반도체층은 성막실로부터 수분을 제거하는 동안 형성되는, 반도체 장치 제작 방법. A semiconductor device manufacturing method which is formed during the oxide semiconductor layer is to remove water from the film forming chamber.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 수분은 진공 펌프에 의해 제거되는, 반도체 장치 제작 방법. The moisture is, the semiconductor device manufacturing method which is removed by a vacuum pump.
  17. 제 10 항에 있어서, 11. The method of claim 10,
    상기 제 1 가열 처리는 제 1 처리실에서 수행되고 상기 산소를 공급하는 단계는 제 2 처리실에서 수행되는, 반도체 장치 제작 방법. Wherein said first heat treatment is performed in a first chamber the supply of oxygen is, the semiconductor device manufacturing method which is performed in the second treatment chamber.
  18. 제 10 항에 있어서, 11. The method of claim 10,
    상기 소스 전극 및 상기 드레인 전극을 형성한 후 플라즈마 처리를 수행하는 단계를 더 포함하는, 반도체 장치 제작 방법. A semiconductor device manufacturing method comprising the step of performing a plasma treatment further after forming the source electrode and the drain electrode.
  19. 제 10 항에 있어서, 11. The method of claim 10,
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 절연막을 형성하는 단계; Forming the oxide semiconductor layer, the source electrode, and the insulating film on the drain electrode; And
    상기 절연막을 형성한 후 제 2 가열 처리를 수행하는 단계를 더 포함하는, 반도체 장치 제작 방법. A semiconductor device manufacturing method further comprising: after forming the insulating layer perform the second heat treatment.
  20. 제 10 항에 있어서, 11. The method of claim 10,
    상기 산화물 반도체층을 형성하는 단계에서 산소 유량 비율은 100%인, 반도체 장치 제작 방법. In the step of forming the oxide semiconductor layer the oxygen flow rate is 100%, the semiconductor device manufacturing method.

KR20177037836A 2009-11-20 2010-10-25 Method for manufacturing semiconductor device KR20180003647A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009264768 2009-11-20
JPJP-P-2009-264768 2009-11-20
PCT/JP2010/069244 WO2011062043A1 (en) 2009-11-20 2010-10-25 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20180003647A true true KR20180003647A (en) 2018-01-09

Family

ID=44059526

Family Applications (3)

Application Number Title Priority Date Filing Date
KR20137003025A KR101370301B1 (en) 2009-11-20 2010-10-25 Method for manufacturing semiconductor device
KR20127015830A KR20120106766A (en) 2009-11-20 2010-10-25 Method for manufacturing semiconductor device
KR20177037836A KR20180003647A (en) 2009-11-20 2010-10-25 Method for manufacturing semiconductor device

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR20137003025A KR101370301B1 (en) 2009-11-20 2010-10-25 Method for manufacturing semiconductor device
KR20127015830A KR20120106766A (en) 2009-11-20 2010-10-25 Method for manufacturing semiconductor device

Country Status (5)

Country Link
US (5) US8193031B2 (en)
JP (5) JP5656326B2 (en)
KR (3) KR101370301B1 (en)
CN (2) CN103151266B (en)
WO (1) WO2011062043A1 (en)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101604577B1 (en) 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101642620B1 (en) 2009-07-10 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method the same
WO2011048959A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101370301B1 (en) * 2009-11-20 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101797253B1 (en) * 2009-12-04 2017-11-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
EP2507822B1 (en) 2009-12-04 2016-08-31 Semiconductor Energy Laboratory Co. Ltd. Manufacturing method of semiconductor device
KR20120106786A (en) 2009-12-08 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101636008B1 (en) * 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
WO2011145634A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145632A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR101808198B1 (en) 2010-05-21 2017-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012029596A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2012081591A1 (en) 2010-12-17 2012-06-21 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
JP6023453B2 (en) * 2011-04-15 2016-11-09 株式会社半導体エネルギー研究所 Storage device
US8643008B2 (en) * 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6116149B2 (en) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 Semiconductor device
KR20130034608A (en) 2011-09-28 2013-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Shift register circuit
JP2013087962A (en) * 2011-10-13 2013-05-13 Panasonic Corp Heating cooker
KR20130043063A (en) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
KR20130045623A (en) * 2011-10-26 2013-05-06 삼성디스플레이 주식회사 Color filter and color filter array panel
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
JP6259575B2 (en) * 2012-02-23 2018-01-10 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
JP6257900B2 (en) * 2012-02-23 2018-01-10 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
WO2013146991A1 (en) * 2012-03-30 2013-10-03 Hoya株式会社 Substrate for mask blank, substrate with multilayer reflective film, transmissive mask blank, reflective mask blank, transmissive mask, reflective mask, and method for manufacturing semiconductor device
WO2014145306A1 (en) * 2013-03-15 2014-09-18 Nusola Inc. Infrared photovoltaic device and manufacturing method
US8999773B2 (en) * 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP6035195B2 (en) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US9099578B2 (en) 2012-06-04 2015-08-04 Nusola, Inc. Structure for creating ohmic contact in semiconductor devices and methods for manufacture
US9379250B2 (en) * 2012-06-22 2016-06-28 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP2014041344A (en) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd Method for driving liquid crystal display device
JP6317059B2 (en) * 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 Semiconductor device and a display device
JP6121149B2 (en) * 2012-11-28 2017-04-26 富士フイルム株式会社 Oxide semiconductor device, a method of manufacturing an oxide semiconductor device, a display device and the image sensor
CN103177970A (en) * 2013-02-26 2013-06-26 上海大学 Method for manufacturing oxide thin-film transistor
JP2014175503A (en) 2013-03-08 2014-09-22 Kobe Steel Ltd Oxide for semiconductor layer of thin film transistor, thin film transistor, and display apparatus
US9035301B2 (en) 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device
JP6326270B2 (en) * 2013-06-28 2018-05-16 株式会社神戸製鋼所 Thin film transistor and a manufacturing method thereof
CN104282567B (en) * 2013-07-05 2017-05-03 上海和辉光电有限公司 A method for producing a igzo layer tft
JP5454727B1 (en) 2013-07-10 2014-03-26 日新電機株式会社 A method for manufacturing a thin film transistor
JP6345544B2 (en) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
KR20160013359A (en) * 2014-07-24 2016-02-04 엘지디스플레이 주식회사 Display device
CN106573831A (en) * 2014-08-12 2017-04-19 康宁股份有限公司 Organic surface treatments for display glasses to reduce ESD
CN104319279B (en) * 2014-11-10 2017-11-14 京东方科技集团股份有限公司 A method of manufacturing an array substrate, a display device
JP2016119465A (en) * 2014-12-18 2016-06-30 株式会社半導体エネルギー研究所 Manufacturing method of crystalline semiconductor film and semiconductor device
KR20160121651A (en) * 2015-04-09 2016-10-20 삼성디스플레이 주식회사 Thin film transistor array substrate and display apparatus using the same
CN104992951A (en) * 2015-06-19 2015-10-21 深圳市华星光电技术有限公司 Array substrate, manufacturing method thereof and display panel
CN105097668A (en) * 2015-06-30 2015-11-25 京东方科技集团股份有限公司 Display substrate and manufacturing method thereof and display device
US10115828B2 (en) 2015-07-30 2018-10-30 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
KR20170021419A (en) * 2015-08-17 2017-02-28 삼성디스플레이 주식회사 A liquid crystal display device
CN105204216A (en) * 2015-10-29 2015-12-30 深圳市华星光电技术有限公司 PDLC (polymer dispersed liquid crystal) display panel and production method thereof and liquid crystal display unit
US10115900B2 (en) 2015-11-16 2018-10-30 Kateeva, Inc. Systems and methods for thermal processing of a substrate

Family Cites Families (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (en) 1984-03-23 1985-10-08 Fujitsu Ltd Thin film transistor
JPH0244256B2 (en) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244259B2 (en) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho
JPH0244260B2 (en) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (en) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (en) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (en) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0669919B2 (en) 1989-03-28 1994-09-07 糾次 伊藤 Preparation of superconducting ceramic thin films
JPH05251705A (en) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd Thin-film transistor
JP3479375B2 (en) 1995-03-27 2003-12-15 科学技術振興事業団 Nitrous metal oxide to form a thin film transistor and a pn junction by the metal oxide semiconductor of copper oxide such as a semiconductor device and a method for their preparation
JP3605932B2 (en) 1995-03-31 2004-12-22 セイコーエプソン株式会社 Method for producing Mim nonlinear device
DE69635107D1 (en) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv A semiconductor device with a transparent switching element
JP3625598B2 (en) * 1995-12-30 2005-03-02 三星電子株式会社 A method of manufacturing a liquid crystal display device
JP4170454B2 (en) 1998-07-24 2008-10-22 Hoya株式会社 Article and manufacturing method thereof having a transparent conductive oxide thin film
US6297122B1 (en) * 1998-10-01 2001-10-02 Kabushiki Kaisha Toshiba Method of forming conductive film and capacitor
JP2000150861A (en) * 1998-11-16 2000-05-30 Hiroshi Kawazoe Oxide thin film
JP3276930B2 (en) * 1998-11-17 2002-04-22 科学技術振興事業団 Transistor and semiconductor device
JP2000173945A (en) 1998-12-02 2000-06-23 Sharp Corp Vertical heat treating device for semiconductor substrate
JP2000357586A (en) 1999-06-15 2000-12-26 Sharp Corp Manufacture of thin film el element and thin film el element
JP2001308335A (en) * 2000-04-24 2001-11-02 Matsushita Electric Ind Co Ltd Method of manufacturing thin film transistor, and display device
JP4089858B2 (en) 2000-09-01 2008-05-28 国立大学法人東北大学 Semiconductor device
JP4540201B2 (en) 2000-09-13 2010-09-08 ローム株式会社 Preparation of a semiconductor device having a ZnO based oxide semiconductor layer
KR20020038482A (en) * 2000-11-15 2002-05-23 모리시타 요이찌 Thin film transistor array, method for producing the same, and display panel using the same
JP3997731B2 (en) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 A method of forming a crystalline semiconductor thin film on a substrate
JP2002289859A (en) 2001-03-23 2002-10-04 Minolta Co Ltd Thin-film transistor
JP4090716B2 (en) 2001-09-10 2008-05-28 シャープ株式会社 Thin film transistor and a matrix display device
JP3925839B2 (en) 2001-09-10 2007-06-06 シャープ株式会社 The semiconductor memory device and its testing method
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (en) * 2002-02-21 2008-04-30 裕道 太田 LnCuO (S, Se, Te) The method of producing single crystal thin film
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3819793B2 (en) * 2002-03-15 2006-09-13 三洋電機株式会社 Method for producing a film forming method and a semiconductor device
JP3933591B2 (en) * 2002-03-26 2007-06-20 三菱重工業株式会社 The organic electroluminescent element
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (en) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd Manufacturing method of semiconductor device and its manufacturing method
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4164562B2 (en) 2002-09-11 2008-10-15 Hoya株式会社 Transparent thin film field effect transistor using homologous film as an active layer
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004235180A (en) * 2003-01-28 2004-08-19 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method
JP4166105B2 (en) 2003-03-06 2008-10-15 シャープ株式会社 Semiconductor device and manufacturing method thereof
JP2004273732A (en) 2003-03-07 2004-09-30 Masashi Kawasaki Active matrix substrate and its producing process
JP2004311965A (en) * 2003-03-26 2004-11-04 Canon Inc Fabrication method of photovoltaic device
JP4526776B2 (en) 2003-04-02 2010-08-18 株式会社半導体エネルギー研究所 Light-emitting device and an electronic device
JP4108633B2 (en) * 2003-06-20 2008-06-25 シャープ株式会社 Thin film transistor and its manufacturing method, and electronic device
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR20070116888A (en) * 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Amorphous oxide and thin film transistor
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (en) * 2004-09-02 2006-04-13 Casio Comput Co Ltd Thin-film transistor and its manufacturing method
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (en) 2004-11-10 2013-01-23 キヤノン株式会社 Image display device
JP5118810B2 (en) 2004-11-10 2013-01-16 キヤノン株式会社 Field-effect transistor
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100953596B1 (en) * 2004-11-10 2010-04-21 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 Light-emitting device
JP5126730B2 (en) * 2004-11-10 2013-01-23 キヤノン株式会社 A method of manufacturing a field-effect transistor
JP5138163B2 (en) 2004-11-10 2013-02-06 キヤノン株式会社 Field-effect transistor
CA2708337A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP5094019B2 (en) 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (en) * 2005-06-10 2006-12-21 Casio Comput Co Ltd Thin film transistor
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (en) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 Organic Light Emitting Display and Fabrication Method for the same
JP2007041260A (en) 2005-08-03 2007-02-15 Fujifilm Holdings Corp Liquid crystal display element
JP2007059128A (en) * 2005-08-23 2007-03-08 Canon Inc Organic electroluminescent display device and manufacturing method thereof
JP4870403B2 (en) * 2005-09-02 2012-02-08 カシオ計算機株式会社 Manufacturing method of thin film transistor
JP2007073705A (en) * 2005-09-06 2007-03-22 Canon Inc Oxide-semiconductor channel film transistor and its method of manufacturing same
JP5116225B2 (en) * 2005-09-06 2013-01-09 キヤノン株式会社 Method of manufacturing an oxide semiconductor device
JP4280736B2 (en) * 2005-09-06 2009-06-17 キヤノン株式会社 Semiconductor element
JP4850457B2 (en) * 2005-09-06 2012-01-11 キヤノン株式会社 Thin film transistors and thin film diodes
JP4560502B2 (en) 2005-09-06 2010-10-13 キヤノン株式会社 Field-effect transistor
JP5064747B2 (en) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 Semiconductor device, an electrophoretic display device, a display module, a manufacturing method of an electronic device, and semiconductor device
JP5078246B2 (en) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 The method for manufacturing a semiconductor device, and semiconductor device
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP2007115808A (en) * 2005-10-19 2007-05-10 Toppan Printing Co Ltd Transistor
JP5037808B2 (en) * 2005-10-20 2012-10-03 キヤノン株式会社 Field effect transistor using an amorphous oxide, and a display device including the transistor
CN101283444B (en) * 2005-11-15 2011-01-26 株式会社半导体能源研究所 Semiconductor device and method of manufacturing the same
JP5250929B2 (en) 2005-11-30 2013-07-31 凸版印刷株式会社 Transistor and a method of manufacturing the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (en) * 2006-01-21 2012-07-18 三星電子株式会社Samsung Electronics Co.,Ltd. Method for producing a ZnO film and the TFT using the same
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (en) * 2006-04-11 2007-10-17 삼성전자주식회사 Zno thin film transistor
KR100785038B1 (en) 2006-04-17 2007-12-12 삼성전자주식회사 Amorphous ZnO based Thin Film Transistor
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (en) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd Process for fabricating thin film transistor
JP5028033B2 (en) 2006-06-13 2012-09-19 キヤノン株式会社 Dry etching method for an oxide semiconductor film
JP4609797B2 (en) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 Thin film device and manufacturing method thereof
JP4999400B2 (en) * 2006-08-09 2012-08-15 キヤノン株式会社 Dry etching method for an oxide semiconductor film
JP5127183B2 (en) * 2006-08-23 2013-01-23 キヤノン株式会社 Method of manufacturing a thin film transistor using an amorphous oxide semiconductor film
JP5128792B2 (en) 2006-08-31 2013-01-23 財団法人高知県産業振興センター Manufacturing method of thin film transistor
JP4332545B2 (en) * 2006-09-15 2009-09-16 キヤノン株式会社 Field effect transistor and manufacturing method thereof
JP5164357B2 (en) * 2006-09-27 2013-03-21 キヤノン株式会社 The method of manufacturing a semiconductor device and a semiconductor device
JP4274219B2 (en) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 Electronic devices, organic electroluminescent devices, organic thin-film semiconductor device
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (en) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd Color el display, and its manufacturing method
US8120114B2 (en) * 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
KR101303578B1 (en) * 2007-01-05 2013-09-09 삼성전자주식회사 Etching method of thin film
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (en) 2007-02-09 2013-09-25 삼성전자주식회사 Thin film transistor and method for forming the same
KR101410926B1 (en) * 2007-02-16 2014-06-24 삼성전자주식회사 Thin film transistor and method for forming the same
JP2008235871A (en) * 2007-02-20 2008-10-02 Canon Inc Method for forming thin film transistor and display unit
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
WO2008105347A1 (en) * 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5121254B2 (en) * 2007-02-28 2013-01-16 キヤノン株式会社 Thin film transistor and a display device
KR100851215B1 (en) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 Thin film transistor and organic light-emitting dislplay device having the thin film transistor
KR101612130B1 (en) 2007-03-20 2016-04-12 이데미쓰 고산 가부시키가이샤 Sputtering target, oxide semiconductor film and semiconductor device
JP5244331B2 (en) 2007-03-26 2013-07-24 出光興産株式会社 Amorphous oxide semiconductor thin film, a method of manufacturing the same, a method of manufacturing a thin film transistor, field effect transistor, light emitting device, a display device and a sputtering target
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (en) * 2007-04-09 2013-05-15 キヤノン株式会社 The light emitting device and a manufacturing method thereof
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (en) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 Thin film transistor substrate and manufacturing method thereof
KR20080094300A (en) * 2007-04-19 2008-10-23 삼성전자주식회사 Thin film transistor and method of manufacturing the same and flat panel display comprising the same
KR101334181B1 (en) * 2007-04-20 2013-11-28 삼성전자주식회사 Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same
KR100982395B1 (en) 2007-04-25 2010-09-14 주식회사 엘지화학 Thin film transistor and method for preparing the same
CN101663762B (en) * 2007-04-25 2011-09-21 佳能株式会社 Oxynitride semiconductor
JP5408842B2 (en) * 2007-04-27 2014-02-05 キヤノン株式会社 Emitting device and manufacturing method thereof
JP5215589B2 (en) 2007-05-11 2013-06-19 キヤノン株式会社 Insulated gate transistor and a display device
JP5294651B2 (en) 2007-05-18 2013-09-18 キヤノン株式会社 The inverter of the manufacturing method, and an inverter
JP5196870B2 (en) 2007-05-23 2013-05-15 キヤノン株式会社 Electronic device and a manufacturing method thereof using an oxide semiconductor
KR101345376B1 (en) 2007-05-29 2013-12-24 삼성전자주식회사 Fabrication method of ZnO family Thin film transistor
JP5361249B2 (en) 2007-05-31 2013-12-04 キヤノン株式会社 Manufacturing method of a thin film transistor including an oxide semiconductor
JP5242083B2 (en) 2007-06-13 2013-07-24 出光興産株式会社 Crystal oxide semiconductor, and a thin film transistor formed by using the same
KR20080111693A (en) 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 Fabricating method of polycrystalline silicon, tft fabricated using the same, fabricating method of the tft, and organic lighting emitting diode(oled) display device comprising the same
JP2009031750A (en) 2007-06-28 2009-02-12 Fujifilm Corp Organic el display device and manufacturing method thereof
US20090001881A1 (en) 2007-06-28 2009-01-01 Masaya Nakayama Organic el display and manufacturing method thereof
JPWO2009034953A1 (en) * 2007-09-10 2010-12-24 出光興産株式会社 Thin film transistor
JP5354999B2 (en) * 2007-09-26 2013-11-27 キヤノン株式会社 A method of manufacturing a field-effect transistor
JP4759598B2 (en) 2007-09-28 2011-08-31 キヤノン株式会社 TFT, a manufacturing method and a display device using the same
JP2009099847A (en) * 2007-10-18 2009-05-07 Canon Inc Thin-film transistor, its manufacturing method, and display device
KR101488520B1 (en) 2007-10-30 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 liquid crystal display device and Method for manufacturing the same
JP2009128761A (en) 2007-11-27 2009-06-11 Sharp Corp Substrate device and method for manufacturing the same, and display device
KR101270174B1 (en) 2007-12-03 2013-05-31 삼성전자주식회사 The method of the oxide semiconductor thin film transistor
JP5213422B2 (en) * 2007-12-04 2013-06-19 キヤノン株式会社 Oxide semiconductor device and a display device using the same having an insulating layer
US8384077B2 (en) 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009081885A1 (en) * 2007-12-25 2009-07-02 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
JP5345952B2 (en) * 2007-12-27 2013-11-20 Jx日鉱日石金属株式会社 a-IGZO process for producing an oxide thin film
WO2009093625A1 (en) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5325446B2 (en) * 2008-04-16 2013-10-23 株式会社日立製作所 Semiconductor device and manufacturing method thereof
US7812346B2 (en) 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
JP5608347B2 (en) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 The method for manufacturing a semiconductor device and a semiconductor device
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (en) * 2008-09-18 2011-02-02 ソニー株式会社 Thin film transistor and a manufacturing method thereof
JP5451280B2 (en) * 2008-10-09 2014-03-26 キヤノン株式会社 Substrate for growing a wurtzite type crystal and its manufacturing method and a semiconductor device
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR101609727B1 (en) 2008-12-17 2016-04-07 삼성디스플레이 주식회사 Thin film transistor substrate and method of fabricating thereof
KR20180000737A (en) 2009-06-30 2018-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101604577B1 (en) 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2449594A4 (en) 2009-06-30 2015-06-03 Semiconductor Energy Lab Method for manufacturing semiconductor device
KR20120046222A (en) 2009-07-03 2012-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
JP5663214B2 (en) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
KR101476817B1 (en) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device including transistor and manufacturing method thereof
KR20180105263A (en) 2009-07-10 2018-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR101370301B1 (en) * 2009-11-20 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101808198B1 (en) * 2010-05-21 2017-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device

Also Published As

Publication number Publication date Type
US8592251B2 (en) 2013-11-26 grant
US20120220078A1 (en) 2012-08-30 application
US20110124153A1 (en) 2011-05-26 application
JP6391773B2 (en) 2018-09-19 grant
US20170005204A1 (en) 2017-01-05 application
JP5674745B2 (en) 2015-02-25 grant
JP2017028302A (en) 2017-02-02 application
JP6008932B2 (en) 2016-10-19 grant
JP5656326B2 (en) 2015-01-21 grant
US20160020330A1 (en) 2016-01-21 application
JP2011129895A (en) 2011-06-30 application
JP2017201701A (en) 2017-11-09 application
US8193031B2 (en) 2012-06-05 grant
JP2013033997A (en) 2013-02-14 application
CN103151266A (en) 2013-06-12 application
KR101370301B1 (en) 2014-03-05 grant
CN103151266B (en) 2016-08-03 grant
US9093262B2 (en) 2015-07-28 grant
JP2015109452A (en) 2015-06-11 application
US20140073086A1 (en) 2014-03-13 application
CN102598285A (en) 2012-07-18 application
CN102598285B (en) 2016-08-03 grant
KR20130019036A (en) 2013-02-25 application
KR20120106766A (en) 2012-09-26 application
JP6163242B2 (en) 2017-07-12 grant
US9461181B2 (en) 2016-10-04 grant
WO2011062043A1 (en) 2011-05-26 application

Similar Documents

Publication Publication Date Title
US20110037068A1 (en) Semiconductor device and method for manufacturing the same
US8344374B2 (en) Semiconductor device comprising oxide semiconductor layer
US20110017995A1 (en) Semiconductor device and method for manufacturing the same
US20100072467A1 (en) Semiconductor device
US8502216B2 (en) Semiconductor device
US20110031497A1 (en) Semiconductor device and method for manufacturing the same
US20110024750A1 (en) Semiconductor device and method for manufacturing the same
US20110003430A1 (en) Manufacturing method of semiconductor device
US20110012118A1 (en) Semiconductor device and method for manufacturing the same
US8207014B2 (en) Method for manufacturing semiconductor device
US20110003427A1 (en) Method for manufacturing semiconductor device
US20110031492A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20110109351A1 (en) Semiconductor device and manufacturing method thereof
US7952392B2 (en) Logic circuit
US20110089975A1 (en) Logic circuit and semiconductor device
US20110003429A1 (en) Method for manufacturing semiconductor device
US20110006301A1 (en) Semiconductor device and manufacturing method the same
US20110003428A1 (en) Method for manufacturing semiconductor device
US8236627B2 (en) Manufacturing method of semiconductor device
US20110090184A1 (en) Logic circuit and semiconductor device
JP2011086923A (en) Transistor and display device
US8193031B2 (en) Method for manufacturing semiconductor device
US20110062435A1 (en) Semiconductor device and method for manufacturing the same
US20110008931A1 (en) Method for manufacturing semiconductor device
US20110309456A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
<