JP5250929B2 - Transistor and a method of manufacturing the same - Google Patents

Transistor and a method of manufacturing the same Download PDF

Info

Publication number
JP5250929B2
JP5250929B2 JP2005345458A JP2005345458A JP5250929B2 JP 5250929 B2 JP5250929 B2 JP 5250929B2 JP 2005345458 A JP2005345458 A JP 2005345458A JP 2005345458 A JP2005345458 A JP 2005345458A JP 5250929 B2 JP5250929 B2 JP 5250929B2
Authority
JP
Japan
Prior art keywords
layer
electrode
channel layer
step
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005345458A
Other languages
Japanese (ja)
Other versions
JP2007150158A (en
Inventor
修 喜納
学 伊藤
Original Assignee
凸版印刷株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 凸版印刷株式会社 filed Critical 凸版印刷株式会社
Priority to JP2005345458A priority Critical patent/JP5250929B2/en
Publication of JP2007150158A publication Critical patent/JP2007150158A/en
Application granted granted Critical
Publication of JP5250929B2 publication Critical patent/JP5250929B2/en
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、酸化物半導体を用いたトランジスタおよびその製造方法に関する。 The present invention relates to a transistor and a manufacturing method thereof using an oxide semiconductor.

一般に、電子デバイスの駆動用トランジスタとして、アモルファスシリコンや多結晶シリコン等を用いた薄膜トランジスタが用いられてきた。 In general, as a driving transistor of an electronic device, a thin film transistor using amorphous silicon or polycrystalline silicon or the like have been used. しかしながら、高品質なアモルファスシリコンや多結晶シリコンは、成膜に200℃以上の温度を必要とするため、フレキシブルなポリマーフィルムを基材として用いて、フレキシブルデバイスを実現することは困難であった。 However, high quality amorphous silicon and polycrystalline silicon, requires a temperature of 200 ° C. or higher in the film formation, using a flexible polymer film as a substrate, it is difficult to realize a flexible device.
また近年、有機半導体材料を用いた薄膜トランジスタが盛んに研究されている。 In recent years, thin film transistor using an organic semiconductor material has been actively studied. 有機半導体材料は、真空プロセスを用いず、例えば、印刷プロセスで作成できるため、低温でトランジスタの製造の可能性があり、可撓性のプラスチック基材上に設けられる等の利点を有する。 The organic semiconductor material, without using a vacuum process, for example, it is possible to create in the printing process, there is a possibility of the production of the transistor at a low temperature has the advantage of such provided on the flexible plastic substrate.
しかしながら、有機半導体材料は、移動度が極めて低く、また経時劣化にも弱いという難点があり、未だ広範な使用、実用に至っていない。 However, the organic semiconductor material, the mobility is extremely low, and there is a drawback of being susceptible to degradation over time, not come yet widespread use, for practical use.

以上のような状況を踏まえて、透明酸化物半導体を用いたデバイスの開発が行われている。 In light of the above circumstances, it has been made the development of a device using a transparent oxide semiconductor. 透明酸化物は、低温で作成可能で、しかも高い移動度を示す特性を有しているので、例えば、基材、電極、絶縁膜等に透明材料を用いれば透明なデバイスを実現できる等、従来の材料になかった特性を持つ。 Transparent oxide, can be created at a low temperature, and since has characteristics showing high mobility, for example, substrates, electrodes, etc. can be realized transparent device be formed using a transparent material on the insulating film or the like, conventional with a never been characteristics of the material. 前記透明酸化物半導体として、例えば、非晶質In-Ga-Zn-O材料を用いた電界効果型トランジスタが提案されている(非特許文献1参照)。 As the transparent oxide semiconductor, for example, a field effect transistor using an amorphous In-Ga-Zn-O material has been proposed (see Non-Patent Document 1).
上記非特許文献1に記載の材料を用いたアモルファス酸化物半導体を半導体活性層として用いることで、室温でPET基板上に移動度が10cm 2 /Vs前後の優れた特性を持つ透明電界効果型トランジスタの作成に成功している。 The non-patent amorphous oxide semiconductor including a material according to Reference 1 by using a semiconductor active layer, a transparent field effect transistor having excellent characteristics before and after the mobility 10 cm 2 / Vs on a PET substrate at room temperature of they have succeeded in creating.

前記酸化物半導体は、低温で形成することができるので、各種基板を用いたトランジスタが得られる可能性が高まった。 The oxide semiconductor can be formed at low temperatures, a transistor using a variety of substrates has increased may be obtained.
しかしながら、本発明は、酸化物半導体をチャネル層に用いると、チャネル層とソース電極、ドレイン電極間の接触抵抗が大きくなり、良好なトランジスタが得られない恐れがあった。 However, the present invention provides the use of an oxide semiconductor in the channel layer, the channel layer and the source electrode, the contact resistance between the drain electrode is increased, there may not good transistor can be obtained.
また、前記チャネル層にドレイン集中が生じやすく同様に良好なトランジスタが得られない恐れがあった。 The drain concentration occurs easily similarly good transistors there may not be obtained in the channel layer.

本発明は、酸化物半導体をチャネル層に用いると、チャネル層とソース電極、ドレイン電極間の接触抵抗が大きくなる課題、また、前記チャネル層にドレイン集中が生じやすくなる課題を解決し、酸化物半導体をチャネル層とした良好なトランジスタおよびその製造方法を提供することを目的とする。 The present invention is, when using an oxide semiconductor in the channel layer, issues a channel layer and the source electrode, the contact resistance between the drain electrode increases, also solves the problem of drain concentration is likely to occur on the channel layer, the oxide and to provide a good transistor and a manufacturing method thereof in which a semiconductor as a channel layer.

請求項1に記載の発明は、基材上に設けられたゲート電極と、該ゲート電極上に、ゲート絶縁層、酸化物半導体からなるチャネル層、およびソース電極とドレイン電極を順次備えた半導体装置において、前記チャネル層とソース電極とドレイン電極の間に、前記チャネル層より導電率が高い介在層を設け、前記チャネル層および介在層が、同一組成で、組成比が異なる酸化物半導体であるInGaZnOからなり、前記チャネル層の導電率σ1が、10 −9 ≦σ1≦10 −3 S/cm、介在層の導電率σ2が、10 −3 <σ1≦10 S/cmの範囲とし、前記ゲート絶縁層が、チャネル層より導電率が小さい酸化物半導体から構成され、前記ゲート絶縁膜が、前記チャネル層および介在層と、同一組成で、組成比が異なる酸化物半導体で According to one aspect of the present invention, a gate electrode provided on the substrate, on the gate electrode, a gate insulating layer, a channel layer made of an oxide semiconductor, and sequentially includes a semiconductor device source and drain electrodes in, between the channel layer and the source and drain electrodes, a high conductivity intervening layer than the channel layer is provided, the channel layer and intermediate layer is the same composition, the composition ratio is different from the oxide semiconductor InGaZnO Tona is, the conductivity .sigma.1 of the channel layer, 10 -9 ≦ σ1 ≦ 10 -3 S / cm, the conductivity σ2 of the intervening layer, in the range of 10 -3 <σ1 ≦ 10 3 S / cm, the the gate insulating layer is constituted conductivity a small oxide semiconductor than the channel layer, the gate insulating film, and the channel layer and intermediate layer, the same composition, an oxide semiconductor whose composition ratios are different あることを特徴とするトランジスタである。 A transistor which is characterized in that.

請求項記載の発明は、前記ゲート絶縁膜の導電率σ3が、10 −14 ≦σ3<10 −9 S/cmの範囲であることを特徴とする請求項記載のトランジスタである。 According to a second aspect of the invention, the gate insulating film conductivity .sigma.3 is a transistor according to claim 1, wherein in the range of 10 -14 ≦ σ3 <10 -9 S / cm.

請求項記載の発明は、前記基材が、プラスチック基材であることを特徴とする請求項1 または2記載のトランジスタである。 Third aspect of the present invention, wherein the substrate is a transistor according to claim 1 or 2, wherein the a plastic base material.

請求項に記載の発明は、 The invention according to claim 4,
基材上にゲート電極を設ける工程と、 A step of providing a gate electrode on a substrate,
該ゲート電極上に、ゲート絶縁層、酸化物半導体からなるチャネル層設ける工程と、 On the gate electrode, a step of providing the gate insulating layer, a channel layer made of an oxide semiconductor,
前記チャネル層上に、前記チャネル層の導電率よりも高い導電率を有する酸化物半導体からなる介在層を設ける工程と、 On the channel layer, a step of providing an intervening layer formed of an oxide semiconductor having a higher conductivity than the conductivity of the channel layer,
前記介在層上に、ソース電極とドレイン電極を形成するための電極層を形成する工程と、 On the intermediate layer, forming an electrode layer for forming a source electrode and a drain electrode,
前記ソース電極と前記ドレイン電極を形成する工程と、 A step of forming the drain electrode and the source electrode,
を有し、 Have,
前記チャネル層および介在層が、同一組成で、組成比が異なる酸化物半導体であるInGaZnOからなり、前記チャネル層の導電率σ1が、10 −9 ≦σ1≦10 −3 S/cm、介在層の導電率σ2が、10 −3 <σ1≦10 S/cmの範囲とし、前記ゲート絶縁層が、チャネル層より導電率が小さい酸化物半導体から構成され、前記ゲート絶縁膜が、前記チャネル層および介在層と、同一組成で、組成比が異なる酸化物半導体であることを特徴とするトランジスタの製造方法である。 The channel layer and intermediate layer is the same composition, Ri InGaZnO composition ratio are different oxide semiconductor Tona, conductivity .sigma.1 of the channel layer, 10 -9 ≦ σ1 ≦ 10 -3 S / cm, intervening layer conductivity σ2 is in the range of 10 -3 <σ1 ≦ 10 3 S / cm, the gate insulating layer is constituted conductivity a small oxide semiconductor than the channel layer, the gate insulating film, the channel layer and and the intervening layer, in the same composition, a method of manufacturing a transistor, wherein the composition ratio are different oxide semiconductor.

請求項に記載の発明は、 Invention according to claim 5,
基材上にゲート電極を設ける工程と、 A step of providing a gate electrode on a substrate,
該ゲート電極上に、ゲート絶縁層、酸化物半導体からなるチャネル層設ける工程と、 On the gate electrode, a step of providing the gate insulating layer, a channel layer made of an oxide semiconductor,
前記チャネル層上に、前記チャネル層の導電率よりも高い導電率を有する酸化物半導体からなる介在層を設ける工程と、 On the channel layer, a step of providing an intervening layer formed of an oxide semiconductor having a higher conductivity than the conductivity of the channel layer,
少なくとも前記チャネル層と介在層の周辺部をエッチング処理により、島状とする工程と、 By etching a peripheral portion of at least the channel layer and the intermediate layer, the steps of the island,
前記介在層上に、ソース電極とドレイン電極を形成するための電極層を形成する工程と、 On the intermediate layer, forming an electrode layer for forming a source electrode and a drain electrode,
前記ソース電極と前記ドレイン電極を形成する工程と、 A step of forming the drain electrode and the source electrode,
を有し、 Have,
前記チャネル層および介在層が、同一組成で、組成比が異なる酸化物半導体であるInGaZnOからなり、前記チャネル層の導電率σ1が、10 −9 ≦σ1≦10 −3 S/cm、介在層の導電率σ2が、10 −3 <σ1≦10 S/cmの範囲とし、前記ゲート絶縁層が、チャネル層より導電率が小さい酸化物半導体から構成され、前記ゲート絶縁膜が、前記チャネル層および介在層と、同一組成で、組成比が異なる酸化物半導体であることを特徴とするトランジスタの製造方法である。 The channel layer and intermediate layer is the same composition, Ri InGaZnO composition ratio are different oxide semiconductor Tona, conductivity .sigma.1 of the channel layer, 10 -9 ≦ σ1 ≦ 10 -3 S / cm, intervening layer conductivity σ2 is in the range of 10 -3 <σ1 ≦ 10 3 S / cm, the gate insulating layer is constituted conductivity a small oxide semiconductor than the channel layer, the gate insulating film, the channel layer and and the intervening layer, in the same composition, a method of manufacturing a transistor, wherein the composition ratio are different oxide semiconductor.

請求項に記載の発明は、前記チャネル層と介在層が、連続成膜法により形成することを特徴とする請求項または記載のトランジスタの製造方法である。 The invention according to claim 6, wherein the channel layer and the intervening layer is a method for producing a transistor according to claim 4 or 5, wherein forming a continuous film forming method.

本発明は、以上の構成からなるので、チャネル層とソース電極、ドレイン電極間に前記チャネル層より低抵抗の介在層を設けることにより、ドレイン電界集中と接触抵抗の低減化を図ることができた。 The present invention, since the above configuration, the channel layer and the source electrode, by an interstitial layer of lower resistance than the channel layer between the drain electrode, it was possible to achieve a reduction of the contact resistance between the drain electric field concentration .
また、ゲート絶縁層とチャネル層、介在層のうち、少なくとも二層を、組成が同じで、酸素以外の構成元素の組成比が異なる酸化物半導体を用いることで、複数層を連続成膜することができ、高スループット、かつ、界面汚染の抑制が可能となった。 Further, the gate insulating layer and the channel layer, of the intermediate layer, at least two layers, the composition is the same, the composition ratio of the constituent elements other than oxygen may use different oxide semiconductor, to continuously deposited multiple layers It can be, high throughput and allowed the suppression of interface contamination.

さらに、また、低温プロセスで、ゲート電極、ゲート絶縁膜、チャネル層、介在層およびソース電極とドレイン電極を形成することが可能となり、基材として、プラスチック基材を用いることが可能となった。 Furthermore, also a low temperature process, a gate electrode, a gate insulating film, a channel layer, intermediate layer and it is possible to form the source electrode and the drain electrode, as a substrate, it became possible to use a plastic substrate.

本発明のトランジスタの一例を図1に示す。 An example of a transistor of the present invention shown in FIG.
基材1上に設けられたゲート電極2と、該ゲート電極2上に、ゲート絶縁層3、酸化物半導体からなるチャネル層4、およびチャネル領域10を有するソース電極8とドレイン電極9を順次備えた半導体装置において、前記チャネル層4とソース電極8とドレイン電極9の間に、チャネル領域10を有し、かつ前記チャネル層4より導電率が高い介在層7を設けたことを特徴とするトランジスタである。 A gate electrode 2 formed on the substrate 1, on the gate electrode 2, the gate insulating layer 3 are sequentially provided with a source electrode 8 and drain electrode 9 having a channel layer 4 and the channel region 10, an oxide semiconductor and the semiconductor device, wherein between the channel layer 4 and the source electrode 8 and drain electrode 9, a transistor, characterized in that includes a channel region 10, and provided with the channel layer higher intermediate layer 7 is conductivity than 4 it is.

ここで、前記基材1は、ガラス、プラスチック等の基材を使用することができ、特に、プラスチック基材を用いることで、フレキシブルなトランジスタの提供が可能となる。 Here, the substrate 1 may be used glass, a substrate such as plastic, in particular, by using a plastic substrate, it is possible to provide a flexible transistor.
また、ゲート電極2は、インジウム(In)、アルミニウム(Al)、金(Au)、銀(Ag)等の金属薄膜であってもよいし、酸化インジウム(In 2 O 3 )、酸化スズ(SnO 2 )、酸化亜鉛(ZnO)、酸化カドミウム(CdO)、酸化インジウムカドミウム(CdIn 2 O 4 )、酸化カドミウムスズ(Cd 2 SnO 4 )、酸化亜鉛スズ(Zn 2 SnO 4 )等の酸化物材料でもよい。 The gate electrode 2 include indium (In), aluminum (Al), gold (Au), may be a metal thin film such as silver (Ag), indium oxide (In 2 O 3), tin oxide (SnO 2), zinc oxide (ZnO), cadmium oxide (CdO), indium cadmium (CdIn 2 O 4), cadmium tin oxide (Cd 2 SnO 4), be an oxide material such as zinc tin oxide (Zn 2 SnO 4) good.
また、前記酸化物材料に不純物をドープしたものも好適に用いられる。 Moreover, also preferably used doped with an impurity in the oxide material. 例えば、In 2 O 3にスズ(Sn)やモリブデン(Mo)、チタン(Ti)をドープしたもの、SnO 2にアンチモン(Sb)やフッ素(F)をドープしたもの、ZnOにインジウム、アルミニウム、ガリウム(Ga)をドープしたものなどである。 For example, doped with tin (Sn), molybdenum (Mo), titanium (Ti) in an In 2 O 3, doped with antimony (Sb) or fluorine (F) to SnO 2, indium ZnO, aluminum, gallium (Ga) doped with, and the like.

また、ソース電極8およびドレイン電極9は、前記ゲート電極2と同じ材料、または異なる材料を用いてもよい。 The source and drain electrodes 8 and 9, may use the same material or different materials, and the gate electrode 2.
また、前記それぞれの電極は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマCVD法、光CVD法、ホットワイヤーCVD法、または、導電性ペーストを用いてスクリーン印刷等の方法を用いて形成される。 Further, the respective electrodes, vacuum deposition, ion plating, sputtering, laser ablation method, a plasma CVD method, optical CVD method, hot wire CVD method, or a method such as screen printing using a conductive paste It is formed using. そして、それぞれの電極は、膜厚が15nm以上とすること好ましい。 Then, each electrode is preferably a film thickness is not less than 15 nm.

チャネル層4は、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物である、酸化亜鉛、酸化インジウム、酸化スズ、酸化タングステン、酸化亜鉛ガリウムインジウム等の酸化物半導体材料を用いることができるが、これらに限定されるものではない。 Channel layer 4, an oxide containing zinc, indium, tin, tungsten, magnesium, one or more elements of gallium, zinc oxide, indium oxide, tin oxide, tungsten oxide, oxides such as zinc oxide indium gallium It may be a semiconductor material, but is not limited thereto.
このチャネル層4に用いる酸化物半導体は、導電率σ1が、10 -9 ≦σ1≦10 -3 S/cmであるのが好ましい。 Oxide semiconductor used for the channel layer 4, the conductivity .sigma.1 is preferably a 10 -9 ≦ σ1 ≦ 10 -3 S / cm.

また、介在層7は、前記チャネル層4と同じ組成で、組成比の異なる酸化物半導体からなり、導電率が前記チャネル層4の導電率より高い酸化物半導体を用いる。 The intervening layer 7 has the same composition as the channel layer 4, made of oxide semiconductors having different composition ratios, conductivity having a high oxide semiconductor than the conductivity of the channel layer 4.
この介在層4に用いる酸化物半導体は、導電率σ2が、10 -3 <σ2≦10 3 S/cmの範囲であるのが好ましい。 An oxide semiconductor used in this intermediate layer 4, conductivity .sigma. @ 2 is preferably in the range of 10 -3 <σ2 ≦ 10 3 S / cm.

ゲート絶縁層3は、絶縁材料であれば特に限定されないが、無機酸化物および無機窒化物もしくは無機酸化-窒化物(オキシナイトライド)を用いるのが好ましい。 The gate insulating layer 3 is not particularly limited as long as it is an insulating material, inorganic oxides and inorganic nitrides or inorganic oxides - nitride to use (oxynitride) preferred.
具体的には、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニアなどのいずれかの単独、もしくは二種以上の混合系、または二層以上積層して使用できるが、これらに限定されるものではない。 Specifically, silicon oxide, silicon nitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, either alone, such as zirconium oxide, or two or more kinds of mixed system, or by laminating two or more layers available Te, but it is not limited thereto.
特に、前記チャネル層4および介在層7と同じ組成で、組成比が異なる高抵抗の酸化物半導体を用いるのが好ましい。 In particular, the same composition as the channel layer 4 and the intermediate layer 7, it is preferable to use an oxide semiconductor of different composition ratios high resistance. 具体的には、ゲート絶縁膜は、導電率σ3が、10 -14 ≦σ3 <10 -9 S/cmの範囲の酸化物半導体を用いるのが好ましい。 Specifically, the gate insulating film, the conductivity .sigma.3 is preferable to use an oxide semiconductor in the range of 10 -14 ≦ σ3 <10 -9 S / cm.
そして、ゲート絶縁層4は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマCVD(Chemical VaporDeposition)、光CVD法、ホットワイヤーCVD法、ゾルゲル法などの方法を用いて形成される。 Then, the gate insulating layer 4, a vacuum vapor deposition method, ion plating, sputtering, laser ablation method, a plasma CVD (Chemical Vapor Deposition), optical CVD method, hot wire CVD method, is formed by a method such as a sol-gel method that.
絶縁層4は、厚さが40nmnm〜1μmの範囲であることが望ましいが、これらに限定されるものではない。 Insulating layer 4 is desirably a thickness in the range of 40Nmnm~1myuemu, but is not limited thereto.

次に、本発明のトランジスタの製造方法を、図2を参照して説明する。 Next, a method for producing a transistor of the present invention will be described with reference to FIG.
基材上にスパッタリング法等を用いゲート電極層を形成後、フォトリソグラフィーなど公知の手法でゲート電極2を形成する(図2(a)参照。 After forming the gate electrode layer by sputtering or the like on a substrate to form a gate electrode 2 by a known technique such as photolithography (see FIG. 2 (a).
次に、前記ゲート電極上に、ゲート絶縁層3、酸化物半導体からなるチャネル層4を、スパッタリング法など公知の手法で設け、さらに介在層7を同様にスパッタリング法など公知の手法で設ける(図2(b)参照)。 Next, on the gate electrode, a gate insulating layer 3, a channel layer 4 made of an oxide semiconductor, provided in a known manner such as a sputtering method, further intervening layers 7 similarly provided in a known manner such as a sputtering method (FIG. 2 (b) reference).
ここで、介在層7は、前記チャネル層の導電率よりも高い導電率を有する酸化物半導体を使用する。 Here, intervening layer 7 uses an oxide semiconductor having a higher conductivity than the conductivity of the channel layer.
次に、チャネル層4と介在層7をフォトリソグラフィーなどの手法で、周辺部を一括エッチングして、島状にとする(図2(c)参照)。 Next, a channel layer 4 and the intermediate layer 7 by a technique such as photolithography, collectively etched peripheral portion, and the island-shaped (see FIG. 2 (c)).
このとき、ゲート絶縁層3も同様に周辺部を一括エッチングしての島状としてもよい。 At this time, may be used as an island-shaped collectively etched gate insulating layer 3 is likewise periphery.

次に、前記介在層7上に、ソース電極8とドレイン電極9を形成するための電極層6を同様にスパッタリング法など公知の手法で形成する(図2(d)参照)。 Next, the on the intermediate layer 7 is formed by a known technique such as the electrode layer 6 similarly sputtering for forming the source electrode 8 and drain electrode 9 (see Figure 2 (d)).
前記電極層6および介在層7にチャネル領域10を形成することで、ソース電極8とドレイン電極9を形成され、トランジスタが完成する(図2(e)参照)。 By forming a channel region 10 in the electrode layer 6 and the intervening layer 7, it is formed a source electrode 8 and drain electrode 9, the transistor is completed (see FIG. 2 (e)).
なお、電極層6および介在層7にチャネル領域10の形成は、まず、電極層6を、フォトリソグラフィーなどの手法で、ソース電極8とドレイン電極9を形成した後、このソース電極8とドレイン電極9をマスクとして用い、介在層7にドレイン領域10を形成する。 The formation of the channel region 10 to the electrode layer 6 and the intervening layer 7, first, the electrode layer 6, by a technique such as photolithography, after forming the source electrode 8 and drain electrode 9, the source electrode 8 and drain electrode with 9 as a mask to form a drain region 10 in the intervening layer 7.
あるいは、電極層6および介在層7を、フォトリソグラフィーなどの手法で同時に処理し、ドレイン領域10を形成する。 Alternatively, the electrode layer 6 and the intervening layer 7, simultaneously treated by a technique such as photolithography, to form the drain region 10.

本発明の薄膜トランジスタは、液晶ディスプレー、有機ELディスプレー、光書き込み型コレステリック液晶型ディスプレー、Twisting Ball 方式ディスプレー、トナーディスプレー方式ディスプレー、可動フィルム方式ディスプレー、センサーなどのデバイスに使用することができる。 The thin film transistor of the present invention can be used liquid crystal displays, organic EL displays, optical writing type cholesteric liquid crystal type display, Twisting Ball method display, toner display type display, the movable film type display, a device such as a sensor.

まず、PETからなる基板1上に、スパッタリング法でアルミニウム膜を製膜し、該アルミニウム膜を、フォトリソグラフィー法を用いてゲート電極2を形成する。 First, on a substrate 1 made of PET, to form a film with aluminum film by sputtering, the aluminum film to form a gate electrode 2 by photolithography.
次に、スパッタリング法によりゲート絶縁層3と、チャネル層となる半導体層4と介在層7を連続成膜し、積層構成とする。 Next, a gate insulating layer 3 by a sputtering method, a semiconductor layer 4 and the intermediate layer 7 serving as the channel layer are continuously formed, the laminated structure.
このとき、少なくともチャネル層4および介在層7を構成する酸化物半導体5は、InGaZnOで構成され、チャネル層4形成と介在層7形成時で、スパッタリングのガス雰囲気を、チャネル層4形成時の酸素流量比が2%、介在層7形成時の酸素流量比が0%とすることで、チャネル層4の導電率が1×10 -4 S/cm、介在層7の導電率がσ×10 0 S/cmであった。 At this time, the oxide semiconductor 5 constituting at least the channel layer 4 and the intermediate layer 7, is constituted by InGaZnO, at the time intervening layer 7 forming the channel layer 4 forming the gas atmosphere of the sputtering, the oxygen in channel layer 4 formed flow ratio of 2%, the oxygen flow rate ratio during the intervening layer 7 formed by is 0%, the conductivity of the channel layer 4 is 1 × 10 -4 S / cm, the conductivity of the intervening layer 7 sigma × 10 0 It was S / cm.
そして、チャネル層となる半導体層4と介在層7を、フォトリソグラフィー法で一括エッチングしてトランジスタを形成する領域を島状とした。 Then, the semiconductor layer 4 and the intermediate layer 7 serving as a channel layer, and a region for forming a transistor collectively etched by photolithography and islands.
次に、アルミニウムをターゲットとし、スパッタリング法で、ソース電極、ドレイン電極となる電極層6を製膜した。 Then, aluminum as a target, a sputtering method, was formed an electrode layer 6 made of the source electrode, the drain electrode.
前記電極層6をフォトリソグラフィー法で、ソース電極8とドレイン電極9を形成した。 The electrode layer 6 by a photolithography method to form a source electrode 8 and drain electrode 9.
そして、ソース電極8とドレイン電極9間の介在層9を、エッチングしてトランジスタのチャネル領域10を形成した。 Then, the intermediate layer 9 between the source electrode 8 and drain electrode 9, thereby forming a channel region 10 of the transistor by etching.
以上の工程を経て、プラスチック基板上に設置されたゲート電極と、ゲート絶縁層と島状のチャネル層と介在層が積層され設けられたトランジスタを得ることができた。 Through the above steps, it was possible to obtain the installed a gate electrode on a plastic substrate, intervening layer and the gate insulating layer and the island-shaped channel layer of a transistor provided are laminated.
また、介在層の上には、ソース電極とドレイン電極が形成され、ソース電極とドレイン電極の間にはチャネル領域が形成された構成とすることができた。 Further, on the intermediate layer, a source electrode and a drain electrode are formed, between the source electrode and the drain electrode could be configured to channel region is formed.

本発明のトランジスタの一例を示す説明図。 Explanatory view showing an example of a transistor of the present invention. 本発明のトランジスタの製造方法の一例を示す説明図。 Explanatory view showing an example of a method for producing a transistor of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1・・・基材2・・・ゲート電極3・・・ゲート絶縁層4・・・チャネル層6・・・電極層7・・・介在層8・・・ソース電極9・・・ドレイン電極10・・・ドレイン領域 1 ... substrate 2 ... gate electrode 3 ... gate insulating layer 4 ... channel layer 6 ... electrode layer 7 ... interposed layer 8 ... source electrode 9 ... drain electrode 10 ... drain region

Claims (6)

  1. 基材上に設けられたゲート電極と、該ゲート電極上に、ゲート絶縁層、酸化物半導体からなるチャネル層、およびソース電極とドレイン電極を順次備えた半導体装置において、前記チャネル層とソース電極とドレイン電極の間に、前記チャネル層より導電率が高い介在層を設け、前記チャネル層および介在層が、同一組成で、組成比が異なる酸化物半導体であるInGaZnOからなり、前記チャネル層の導電率σ1が、10 −9 ≦σ1≦10 −3 S/cm、介在層の導電率σ2が、10 −3 <σ1≦10 S/cmの範囲とし、前記ゲート絶縁層が、チャネル層より導電率が小さい酸化物半導体から構成され、前記ゲート絶縁膜が、前記チャネル層および介在層と、同一組成で、組成比が異なる酸化物半導体であることを特徴とするトラ A gate electrode provided on the substrate, on the gate electrode, a gate insulating layer, a channel layer made of an oxide semiconductor, and in turn the semiconductor device having a source electrode and a drain electrode, the channel layer and the source electrode between the drain electrodes, a high conductivity intervening layer than the channel layer is provided, the channel layer and intermediate layer is the same composition, Ri InGaZnO composition ratio are different oxide semiconductor Tona, conducting of the channel layer rate .sigma.1 is, 10 -9 ≦ σ1 ≦ 10 -3 S / cm, the conductivity σ2 of the intervening layer, in the range of 10 -3 <σ1 ≦ 10 3 S / cm, the gate insulating layer is conductive than the channel layer rate is composed of small oxide semiconductor, the gate insulating film, to said channel layer and intermediate layer, the same composition, characterized in that the composition ratio are different oxide semiconductor tiger ンジスタ。 Njisuta.
  2. 前記ゲート絶縁膜の導電率σ3が、10 −14 ≦σ3<10 −9 S/cmの範囲であることを特徴とする請求項記載のトランジスタ。 Transistor according to claim 1, wherein the conductivity .sigma.3 gate insulating film is in the range of 10 -14 ≦ σ3 <10 -9 S / cm.
  3. 前記基材が、プラスチック基材であることを特徴とする請求項1 または2記載のトランジスタ。 Wherein the substrate, the transistor according to claim 1 or 2, wherein the a plastic base material.
  4. 基材上にゲート電極を設ける工程と、 A step of providing a gate electrode on a substrate,
    該ゲート電極上に、ゲート絶縁層、酸化物半導体からなるチャネル層設ける工程と、 On the gate electrode, a step of providing the gate insulating layer, a channel layer made of an oxide semiconductor,
    前記チャネル層上に、前記チャネル層の導電率よりも高い導電率を有する酸化物半導体からなる介在層を設ける工程と、 On the channel layer, a step of providing an intervening layer formed of an oxide semiconductor having a higher conductivity than the conductivity of the channel layer,
    前記介在層上に、ソース電極とドレイン電極を形成するための電極層を形成する工程と、 On the intermediate layer, forming an electrode layer for forming a source electrode and a drain electrode,
    前記ソース電極と前記ドレイン電極を形成する工程と、 A step of forming the drain electrode and the source electrode,
    を有し、 Have,
    前記チャネル層および介在層が、同一組成で、組成比が異なる酸化物半導体であるInGaZnOからなり、前記チャネル層の導電率σ1が、10 −9 ≦σ1≦10 −3 S/cm、介在層の導電率σ2が、10 −3 <σ1≦10 S/cmの範囲とし、前記ゲート絶縁層が、チャネル層より導電率が小さい酸化物半導体から構成され、前記ゲート絶縁膜が、前記チャネル層および介在層と、同一組成で、組成比が異なる酸化物半導体であることを特徴とするトランジスタの製造方法。 The channel layer and intermediate layer is the same composition, Ri InGaZnO composition ratio are different oxide semiconductor Tona, conductivity .sigma.1 of the channel layer, 10 -9 ≦ σ1 ≦ 10 -3 S / cm, intervening layer conductivity σ2 is in the range of 10 -3 <σ1 ≦ 10 3 S / cm, the gate insulating layer is constituted conductivity a small oxide semiconductor than the channel layer, the gate insulating film, the channel layer and an intervening layer, in the same composition, method for producing a transistor, wherein the composition ratio are different oxide semiconductor.
  5. 基材上にゲート電極を設ける工程と、 A step of providing a gate electrode on a substrate,
    該ゲート電極上に、ゲート絶縁層、酸化物半導体からなるチャネル層設ける工程と、 On the gate electrode, a step of providing the gate insulating layer, a channel layer made of an oxide semiconductor,
    前記チャネル層上に、前記チャネル層の導電率よりも高い導電率を有する酸化物半導体からなる介在層を設ける工程と、 On the channel layer, a step of providing an intervening layer formed of an oxide semiconductor having a higher conductivity than the conductivity of the channel layer,
    少なくとも前記チャネル層と介在層の周辺部をエッチング処理により、島状とする工程と、 By etching a peripheral portion of at least the channel layer and the intermediate layer, the steps of the island,
    前記介在層上に、ソース電極とドレイン電極を形成するための電極層を形成する工程と、 On the intermediate layer, forming an electrode layer for forming a source electrode and a drain electrode,
    前記ソース電極と前記ドレイン電極を形成する工程と、 A step of forming the drain electrode and the source electrode,
    を有し、 Have,
    前記チャネル層および介在層が、同一組成で、組成比が異なる酸化物半導体であるInGaZnOからなり、前記チャネル層の導電率σ1が、10 −9 ≦σ1≦10 −3 S/cm、介在層の導電率σ2が、10 −3 <σ1≦10 S/cmの範囲とし、前記ゲート絶縁層が、チャネル層より導電率が小さい酸化物半導体から構成され、前記ゲート絶縁膜が、前記チャネル層および介在層と、同一組成で、組成比が異なる酸化物半導体であることを特徴とするトランジスタの製造方法。 The channel layer and intermediate layer is the same composition, Ri InGaZnO composition ratio are different oxide semiconductor Tona, conductivity .sigma.1 of the channel layer, 10 -9 ≦ σ1 ≦ 10 -3 S / cm, intervening layer conductivity σ2 is in the range of 10 -3 <σ1 ≦ 10 3 S / cm, the gate insulating layer is constituted conductivity a small oxide semiconductor than the channel layer, the gate insulating film, the channel layer and an intervening layer, in the same composition, method for producing a transistor, wherein the composition ratio are different oxide semiconductor.
  6. 前記チャネル層と介在層が、連続成膜法により形成することを特徴とする請求項または記載のトランジスタの製造方法。 The channel layer and the intermediate layer, the manufacturing method of a transistor according to claim 4 or 5, wherein forming a continuous film forming method.
JP2005345458A 2005-11-30 2005-11-30 Transistor and a method of manufacturing the same Active JP5250929B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005345458A JP5250929B2 (en) 2005-11-30 2005-11-30 Transistor and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005345458A JP5250929B2 (en) 2005-11-30 2005-11-30 Transistor and a method of manufacturing the same

Publications (2)

Publication Number Publication Date
JP2007150158A JP2007150158A (en) 2007-06-14
JP5250929B2 true JP5250929B2 (en) 2013-07-31

Family

ID=38211161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005345458A Active JP5250929B2 (en) 2005-11-30 2005-11-30 Transistor and a method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP5250929B2 (en)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666719B2 (en) 2008-07-31 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI500159B (en) * 2008-07-31 2015-09-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
JP5608347B2 (en) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 The method for manufacturing a semiconductor device and a semiconductor device
TWI518800B (en) 2008-08-08 2016-01-21 Semiconductor Energy Lab Method for manufacturing semiconductor device
TWI508282B (en) * 2008-08-08 2015-11-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5339825B2 (en) * 2008-09-09 2013-11-13 富士フイルム株式会社 Thin film field effect transistor and a display device using the same
KR101644406B1 (en) 2008-09-12 2016-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
KR101623224B1 (en) 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
WO2010029885A1 (en) * 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5345359B2 (en) * 2008-09-18 2013-11-20 富士フイルム株式会社 Thin film field effect transistor and a display device using the same
CN102160102B (en) 2008-09-19 2013-11-06 株式会社半导体能源研究所 The display device
KR101889287B1 (en) 2008-09-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
WO2010032629A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101874327B1 (en) * 2008-09-19 2018-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
CN103400838B (en) * 2008-09-19 2016-03-30 株式会社半导体能源研究所 The display device
CN103928476A (en) 2008-10-03 2014-07-16 株式会社半导体能源研究所 Display Device And Method For Manufacturing The Same
WO2010038819A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101579050B1 (en) 2008-10-03 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5430113B2 (en) 2008-10-08 2014-02-26 キヤノン株式会社 Field effect transistor and manufacturing method thereof
JP5361651B2 (en) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101259727B1 (en) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR101667909B1 (en) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 A method of manufacturing a semiconductor device
TWI501401B (en) 2008-10-31 2015-09-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
KR101631454B1 (en) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Logic circuit
TWI487104B (en) 2008-11-07 2015-06-01 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
CN103730509B (en) * 2008-11-07 2018-03-30 株式会社半导体能源研究所 Semiconductor device
KR101432764B1 (en) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
TWI536577B (en) 2008-11-13 2016-06-01 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
JP2010153802A (en) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
KR101785887B1 (en) 2008-11-21 2017-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device, and display device
TWI585955B (en) 2008-11-28 2017-06-01 Semiconductor Energy Lab Photosensor and display device
JP5615540B2 (en) 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI501319B (en) 2008-12-26 2015-09-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI511288B (en) * 2009-03-27 2015-12-01 Semiconductor Energy Lab Semiconductor device
US8927981B2 (en) * 2009-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8338226B2 (en) * 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI489628B (en) 2009-04-02 2015-06-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
JP5564331B2 (en) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
KR101903930B1 (en) 2009-06-30 2018-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101944656B1 (en) * 2009-06-30 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
TWI604594B (en) * 2009-08-07 2017-11-01 Semiconductor Energy Lab Semiconductor device and phone, watch, and display device comprising the same
TWI596741B (en) * 2009-08-07 2017-08-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR20190067263A (en) 2009-09-04 2019-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting device and method for manufacturing the same
KR20180128990A (en) * 2009-09-16 2018-12-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
WO2011043218A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2486595A4 (en) 2009-10-09 2014-04-16 Semiconductor Energy Lab Semiconductor device
WO2011055645A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102598279B (en) 2009-11-06 2015-10-07 株式会社半导体能源研究所 The semiconductor device
KR101370301B1 (en) 2009-11-20 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
KR101844972B1 (en) 2009-11-27 2018-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR20170100065A (en) 2009-12-04 2017-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
CN102822980B (en) 2010-03-26 2015-12-16 株式会社半导体能源研究所 A method of manufacturing a semiconductor device
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9190526B2 (en) * 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP2013084333A (en) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd Shift register circuit
JP2013149953A (en) * 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201836154A (en) 2012-09-24 2018-10-01 日商半導體能源研究所股份有限公司 The semiconductor device
JP6329779B2 (en) * 2013-02-25 2018-05-23 株式会社半導体エネルギー研究所 Semiconductor device
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
JP2014158049A (en) * 2014-04-28 2014-08-28 Semiconductor Energy Lab Co Ltd Semiconductor device
CN104157611B (en) * 2014-08-21 2017-04-05 深圳市华星光电技术有限公司 Manufacturing method and structure of the oxide semiconductor substrate tft
TWI629791B (en) * 2015-04-13 2018-07-11 友達光電股份有限公司 Active device structure and manufacturing method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223363A (en) * 2000-02-09 2001-08-17 Matsushita Electric Ind Co Ltd Method for manufacturing thin film transistor
JP2004022625A (en) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd Manufacturing method of semiconductor device and its manufacturing method
JP2004193446A (en) * 2002-12-13 2004-07-08 Sanyo Electric Co Ltd Method for manufacturing semiconductor device and method for manufacturing thin-film transistor
JP4029984B2 (en) * 2004-04-07 2008-01-09 三菱電機株式会社 Tft array substrate

Also Published As

Publication number Publication date
JP2007150158A (en) 2007-06-14

Similar Documents

Publication Publication Date Title
US8642402B2 (en) Thin film transistor manufacturing method, thin film transistor, thin film transistor substrate and image display apparatus, image display apparatus and semiconductor device
EP2206155B1 (en) Method for manufacturing an oxide semiconductor field-effect transistor
JP5015289B2 (en) The organic light emitting display and a method of manufacturing the same
JP5305630B2 (en) Method of manufacturing a bottom-gate thin film transistor manufacturing method and a display device
CN101304046B (en) Thin film transistor and method for forming the same
US8445902B2 (en) Thin film transistor and method of manufacturing the same
JP4404881B2 (en) Thin film transistor array, a manufacturing method and a liquid crystal display device
JP5099740B2 (en) Thin film transistor
JP5105842B2 (en) Display device and manufacturing method thereof using an oxide semiconductor
KR101847355B1 (en) Thin-film transistor, method of manufacturing the same, and display device
JP5325446B2 (en) Semiconductor device and manufacturing method thereof
JP5361249B2 (en) Manufacturing method of a thin film transistor including an oxide semiconductor
US8890141B2 (en) Oxide semiconductor transistors and methods of manufacturing the same
US9034690B2 (en) Methods for forming back-channel-etch devices with copper-based electrodes
KR101412761B1 (en) Thin film transistor array substrate and method of fabricating the same
CN101257048B (en) Thin film transistor and method of manufacturing the same
US20090001374A1 (en) Tft Substrate, Reflective Tft Substrate and Method for Manufacturing These Substrates
US7863607B2 (en) Thin film transistor array panel and manufacturing method thereof
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
JP5264197B2 (en) Thin film transistor
US8889480B2 (en) Method of fabricating a thin-film device
JP5406449B2 (en) Manufacturing method and a display device of a thin film transistor including an oxide semiconductor
US8283666B2 (en) Thin film transistor array substrate and method of fabricating the same
JP4958253B2 (en) Thin film transistor
EP1983499A1 (en) Reflective tft substrate and method for manufacturing reflective tft substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081022

A977 Report on retrieval

Effective date: 20111222

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120104

A521 Written amendment

Effective date: 20120302

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Effective date: 20120724

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Effective date: 20120919

Free format text: JAPANESE INTERMEDIATE CODE: A523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20130319

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130401

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160426

Year of fee payment: 3