KR20170015419A - 발광 장치 및 그 제작 방법 - Google Patents
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Abstract
동일 기판 위에 복수 종류의 회로를 형성하고, 복수 종류의 회로의 특성에 각각 맞춘 복수 종류의 박막 트랜지스터를 구비한 발광 장치를 제공하는 것을 과제의 하나로 한다.
화소용 박막 트랜지스터로서 소스 전극층 및 드레인 전극층 위에 중첩하는 산화물 반도체층을 갖는 역코플래너형을 사용하고, 구동 회로용 박막 트랜지스터로서 채널 스톱형을 사용하고, 화소용 박막 트랜지스터와 전기적으로 접속하는 발광 소자와 중첩하는 위치에 컬러 필터층을 박막 트랜지스터와 발광 소자의 사이에 형성한다.
화소용 박막 트랜지스터로서 소스 전극층 및 드레인 전극층 위에 중첩하는 산화물 반도체층을 갖는 역코플래너형을 사용하고, 구동 회로용 박막 트랜지스터로서 채널 스톱형을 사용하고, 화소용 박막 트랜지스터와 전기적으로 접속하는 발광 소자와 중첩하는 위치에 컬러 필터층을 박막 트랜지스터와 발광 소자의 사이에 형성한다.
Description
유기 화합물을 포함하는 층을 발광층으로 하는 발광 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 유기 발광 소자를 갖는 발광 표시 장치를 부품으로 하여 탑재한 전자 기기에 관한 것이다.
박형 경량, 고속 응답성, 직류 저전압 구동 등의 특징을 갖는 유기 화합물을 발광체로서 사용한 발광 소자는, 차세대의 플랫 패널 디스플레이나, 차세대의 조명에의 응용이 검토되고 있다. 특히, 발광 소자를 매트릭스 상태로 배치한 표시 장치는, 종래의 액정 표시 장치와 비교하여 시야각이 넓고, 시인성이 우수한 점에 있어서, 우위성(優位性)이 있다고 생각되고 있다.
발광 소자의 발광 기구는, 한 쌍의 전극 간에 EL층을 끼워서 전압을 인가함으로써, 음극으로부터 주입된 전자 및 양극으로부터 주입된 정공이 EL층의 발광 중심에서 재결합하여 분자 여기자를 형성하고, 그 분자 여기자가 기저 상태로 완화될 때에 에너지를 방출하여 발광한다고 생각되고 있다. 여기 상태에는, 일중항 여기와 삼중항 여기가 알려져 있고, 발광은 어느 쪽의 여기 상태를 거쳐도 가능하다고 생각되고 있다.
발광 소자를 구성하는 EL층은 적어도 발광층을 갖는다. 또한, EL층은, 발광층 이외에, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 갖는 적층 구조로 할 수도 있다.
또한, 반도체 특성을 나타내는 재료로서, 금속 산화물이 주목을 받고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이와 같은 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 특허 문헌 2 참조).
또한, 산화물 반도체를 적용한 TFT는, 전계 효과 이동도가 높다. 따라서, 상기 TFT를 사용하여 표시 장치 등의 구동 회로를 구성할 수도 있다.
절연 표면 위에 복수의 상이한 회로를 형성하는 경우, 예를 들어, 화소부와 구동 회로를 동일 기판 위에 형성하는 경우에는, 화소부에 사용하는 박막 트랜지스터는, 우수한 스위칭 특성, 예를 들어, 온/오프 비율이 큰 것이 요구되고, 구동 회로에 사용하는 박막 트랜지스터에는, 동작 속도가 빠른 것이 요구된다. 특히, 표시 장치의 정세도(精細度)가 높을수록 표시 화상의 기록 시간이 짧아지기 때문에, 구동 회로에 사용하는 박막 트랜지스터는 빠른 동작 속도인 것이 바람직하다.
동일 기판 위에 복수 종류의 회로를 형성하고, 복수 종류의 회로의 특성에 각각 맞춘 복수 종류의 박막 트랜지스터를 구비한 발광 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 전기 특성이 양호하고, 신뢰성이 높은 박막 트랜지스터를 스위칭 소자로서 사용하고, 신뢰성이 높은 발광 장치를 제작하는 것을 과제로 한다.
본 발명의 일 형태는, 동일 기판 위에 구동 회로부와, 표시부(화소부라고도 한다)를 갖고, 상기 구동 회로부는 게이트 전극층, 소스 전극층 및 드레인 전극층이 금속 도전막으로 구성되고, 또 채널층이 산화물 반도체로 구성된 구동 회로용 박막 트랜지스터와, 금속 도전막으로 구성된 구동 회로용 배선을 갖고, 상기 표시부는 소스 전극층 및 드레인 전극층이 산화물 도전체에 의하여 구성되고, 또 반도체층이 산화물 반도체로 구성된 화소용 박막 트랜지스터를 갖는 발광 장치이다.
화소용 박막 트랜지스터 및 구동 회로용 박막 트랜지스터로서 보텀 게이트 구조의 박막 트랜지스터를 사용한다. 화소용 박막 트랜지스터는, 소스 전극층 및 드레인 전극층 위에 중첩하는 산화물 반도체층을 갖는 역코플래너형(보텀 콘택트형이라고도 부른다)의 박막 트랜지스터이다.
또한, 동일 기판 위에 복수 종류의 발광색의 발광 소자와 발광 소자에 전기적으로 접속하는 화소용 박막 트랜지스터를 형성하여 표시 디스플레이 등의 발광 장치를 제작할 수 있다.
또한, 백색의 발광색의 발광 소자를 복수 형성하고, 각각 발광 소자의 발광 영역에 중첩하도록 광학 필름, 구체적으로는, 컬러 필터를 형성하여 풀컬러의 발광 표시 장치로 할 수도 있다. 백색의 발광색의 발광 소자와 화소용 박막 트랜지스터 사이에 컬러 필터를 형성하고, 발광 소자로부터의 발광을 컬러 필터를 통과시켜 표시하는 경우, 화소용 박막 트랜지스터의 게이트 전극층, 소스 전극층, 및 드레인 전극층의 재료로서 투광성을 갖는 도전막을 사용하면, 개구율을 향상시킬 수 있다. 또한, 여기서 컬러 필터란, 블랙 매트릭스나 오버 코트를 포함한 3색의 컬러 필터층(적색 컬러 필터, 청색 컬러 필터, 녹색 컬러 필터 등)을 구비한 필름 전체를 가리키는 것이 아니라, 1색의 컬러 필터를 가리키는 것이다.
또한, 구동 회로용 박막 트랜지스터는, 화소용 박막 트랜지스터와 상이한 구조이며, 소스 전극층 및 드레인 전극층의 사이에 노출된 산화물 반도체층에 접하는 산화물 절연층이 형성된 보텀 게이트형 박막 트랜지스터이다.
구동 회로용 박막 트랜지스터는, Ti 등의 금속 도전막으로 이루어지는 드레인 전극층을 갖고, 산화물 반도체층 상면의 일부와 접하고, 드레인 전극층과 중첩하는 산소 결핍형(缺乏型)인 고저항 드레인 영역(HRD(High Resistance Drain) 영역이라고도 부른다)이 형성된다. 구체적으로는, 고저항 드레인 영역의 캐리어 농도는 1×1018/cm3 이상의 범위 내이며, 적어도 채널 형성 영역의 캐리어 농도(1×1018/cm3 미만)보다 높은 영역이다. 또한, 본 명세서의 캐리어 농도는, 실온에서 Hall 효과 측정으로 구한 캐리어 농도의 값을 가리킨다.
또한, 소스 전극층은 산화물 반도체층 상면의 일부와 접하고, 소스 전극층과 중첩하는 산소 결핍형인 고저항 소스 영역(HRS(High Resistance Source) 영역이라고도 부른다)이 형성된다.
본 명세서에서 개시하는 본 발명의 일 형태는, 동일 기판 위에 제 1 박막 트랜지스터를 갖는 화소부와, 제 1 박막 트랜지스터와 구조가 다른 제 2 박막 트랜지스터를 갖는 구동 회로를 갖고, 제 1 박막 트랜지스터는, 기판 위에 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 소스 전극층 및 드레인 전극층과, 게이트 절연층 위에 소스 전극층 및 드레인 전극층과 중첩하는 산화물 반도체층과, 산화물 반도체층과 접하는 산화물 절연층과, 산화물 절연층 위에 드레인 전극층과 전기적으로 접속하는 접속 전극층과, 산화물 절연층 위에 컬러 필터층과, 컬러 필터층 위에 접속 전극층과 전기적으로 접속하는 제 1 전극을 갖고, 제 1 전극 위에 발광층과, 발광층 위에 제 2 전극을 갖고, 제 1 박막 트랜지스터의 게이트 전극층, 게이트 절연층, 산화물 반도체층, 소스 전극층, 드레인 전극층, 산화물 절연층, 및 제 1 전극은 투광성을 갖는 발광 장치이다.
상기 구성은, 상기 과제의 적어도 하나를 해결한다.
또한, 상기 구성에 있어서, 접속 전극층은, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 주성분으로 하는 막, 또는 그들의 합금막을 조합한 적층막을 사용한다. 또한, 제 1 박막 트랜지스터의 소스 전극층 및 드레인 전극층은, 산화인듐, 산화인듐산화주석합금, 산화인듐산화아연합금, 또는, 산화아연을 사용한다.
또한, 구동 회로용 박막 트랜지스터인 제 2 박막 트랜지스터의 소스 전극층 및 드레인 전극층은, 접속 전극층과 같은 재료이며, Ti, Mo, W, Al, Cr, Cu, Ta 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금 등을 사용한다. 소스 전극층 및 드레인 전극층은, 상술한 원소를 포함하는 단층에 한정되지 않고, 2층 이상의 적층을 사용할 수 있다.
또한, 제 2 박막 트랜지스터의 소스 전극층 및 드레인 전극층은, 산화물 반도체층의 채널 형성 영역과 중첩하지 않는 구성이 된다. 또한, 채널 보호층으로서 기능하는 산화물 절연층의 폭보다 소스 전극층의 측면과 상기 측면과 마주보는 드레인 전극층의 측면의 간격 거리가 더 크다. 구동 회로용 박막 트랜지스터의 동작 속도가 고속화하기 때문에, 채널 보호층으로서 기능하는 산화물 절연층의 폭(채널 길이 방향의 폭)을 작게 설계하기로 하면, 소스 전극층의 측면과, 상기 측면에 마주보는 드레인 전극층의 측면의 간격 거리도 작게 되고, 소스 전극층과 드레인 전극층이 단락할 우려가 있기 때문에, 간격 거리를 크게 하는 것은 유용하다. 또한, 동작 속도가 빠른 박막 트랜지스터를 사용함으로써 회로의 집적도가 향상한다.
또한, 상기 구성에 있어서, 제 2 박막 트랜지스터는, 산화물 반도체층을 갖고, 상기 산화물 반도체층 위에 산화물 절연층을 갖고, 산화물 반도체층의 채널 형성 영역 및 산화물 반도체층의 주연부는, 산화물 절연층과 접하는 구조이다. 산화물 반도체층의 채널 형성 영역 위에 접하는 산화물 절연층은 채널 보호층으로서 기능한다.
또한, 상기 구성에 있어서, 구동 회로용 박막 트랜지스터의 채널 보호층으로서 기능하는 산화물 절연층은 스퍼터링법을 사용하는 무기 절연막을 사용하여 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
또한, 제 2 박막 트랜지스터는, 산화물 반도체층과 소스 전극층의 사이, 산화물 반도체층과 드레인 전극층의 사이의 양쪽 모두에 산화물 도전층을 각각 갖는 구성으로 하여도 좋다. 이 구성으로 함으로써, 접촉 저항을 저감할 수 있고, 고속 동작이 가능한 박막 트랜지스터를 실현할 수 있다. 또한, 산화물 도전층으로서는, 산화아연을 성분으로 하여 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 이와 같은 산화물 도전층으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 들 수 있다.
또한, 구동 회로용 박막 트랜지스터의 산화물 반도체층은, 산화물 반도체층의 상면에 있어서, 산화물 절연층, 드레인 전극층, 및 소스 전극층과 중첩하지 않는 영역, 즉, 제 3 영역이 있다. 이 제 3 영역의 채널 길이 방향의 폭은, 산화물 반도체층의 패터닝 위치와, 드레인 전극층 및 소스 전극층의 패터닝 위치에 의하여 결정된다. 이 제 3 영역의 채널 길이 방향의 폭을 크게 하면, 구동 회로용 박막 트랜지스터의 오프 전류의 저감을 도모할 수 있다. 또한, 이 제 3 영역의 채널 길이 방향의 폭을 작게 하면, 구동 회로용 박막 트랜지스터의 동작 속도의 고속화를 도모할 수 있다.
또한, 제 3 영역과 접하는 절연층도 스퍼터링법을 사용하는 무기 절연막을 사용하고, 대표적으로는, 질화실리콘막, 질화산화실리콘막, 또는 질화알루미늄막 등을 사용한다.
또한, 산화물 반도체층으로서는, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또한, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M은, Ga인 경우 외에, Ga와 Ni, 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 그 이외의 천이 금속 원소, 또한 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 금속 산화물로서, 상기 외에도, In-Sn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있다. 또한, 상기 금속 산화물로 이루어지는 산화물 반도체층에 산화실리콘을 포함시켜도 좋다.
또한, 상기 구조를 실현하기 위한 본 발명의 일 형태는, 절연 표면을 갖는 기판 위에 제 1 게이트 전극층 및 제 2 게이트 전극층을 형성하고, 제 1 게이트 전극층 및 제 2 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 제 1 게이트 전극층과 중첩하는 제 1 소스 전극층 및 제 1 드레인 전극층을 형성하고, 게이트 절연층 위에 제 1 게이트 전극층, 제 1 소스 전극층의 일부, 및 제 1 드레인 전극층의 일부와 중첩하는 제 1 산화물 반도체층과, 제 2 게이트 전극층과 중첩하는 제 2 산화물 반도체층을 형성하고, 제 2 산화물 반도체층의 일부와 접하고, 또 제 2 산화물 반도체층의 상면 및 측면과 접하는 산화물 절연층을 형성하고, 제 2 산화물 반도체층 위에 제 2 소스 전극층 및 제 2 드레인 전극층과, 산화물 절연층 위에 제 1 드레인 전극층과 전기적으로 접속하는 접속 전극층을 형성하고, 제 1 산화물 반도체층과 중첩하는 산화물 절연층 위에 컬러 필터층을 형성하고, 컬러 필터층 위에 접속 전극층과 전기적으로 접속하는 제 1 전극, 발광층, 및 제 2 전극을 형성하는 발광 장치의 제작 방법이다.
상기 제작 방법의 구성에 있어서, 제 1 산화물 반도체층 및 제 2 산화물 반도체층에 접하는 산화물 절연층의 형성은, 산화물 반도체층을 탈수화 또는 탈수소화한 후, 대기에 노출되지 않고, 산화물 반도체층에 물이나 수소 등의 불순물이 다시 혼입하는 것을 방지하여 형성한다.
탈수화 또는 탈수소화는, 질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 400℃ 이상 기판의 변형점 미만의 가열 처리이고, 산화물 반도체층의 함유 수분 등의 불순물을 저감한다.
질소, 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리에 의하여 산소 결핍형이 되어 저저항화, 즉, N형화(N-화 등)시키고, 그 후, 산화물 반도체층에 접하는 산화물 절연막의 형성을 행함으로써, 산화물 반도체층을 산소 과잉의 상태로 함으로써 고저항화, 즉 I형화시킨다고도 말할 수 있다. 이로써, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하고, 제공할 수 있다.
탈수화 또는 탈수소화를 행한 산화물 반도체층은, 탈수화 또는 탈수소화 후의 산화물 반도체층에 대해서 TDS에 의하여 450℃까지 측정해도 물의 2개의 피크, 적어도 300℃ 부근에 나타나는 1개의 피크는 검출되지 않는 정도의 열 처리 조건으로 한다. 따라서, 탈수화 또는 탈수소화가 행해진 산화물 반도체층을 사용한 박막 트랜지스터에 대해서 TDS에 의하여 450℃까지 측정을 행해도 적어도 300℃ 부근에 나타나는 물의 피크는 검출되지 않는다.
그리고, 산화물 반도체층에 대해서 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 다시 물이나 수소 등의 불순물이 혼입하지 않는 충분한 온도까지, 구체적으로 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭을 행한다. 탈수화 또는 탈수소화를 행한 같은 노(盧)에서 대기에 노출시키지 않고, 물 또는 수소를 다시 혼입시키지 않는 것이 중요하다. 탈수화 또는 탈수소화를 행하고, 산화물 반도체층을 저저항화, 즉, N형화(N-, N+ 등)시킨 후, 고저항화시켜 I형으로 한 산화물 반도체층을 사용하여 박막 트랜지스터를 제작하면, 박막 트랜지스터의 임계값 전압값을 플러스(plus)로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 박막 트랜지스터의 게이트 전압이 가능한 한 0V에 가까운 양(正)의 임계값 전압으로 채널이 형성되는 것이 표시 장치에는 바람직하다. 또한, 박막 트랜지스터의 임계값 전압값이 마이너스(minus)이면, 게이트 전압이 0V라도 소스 전극과 드레인 전극 사이에 전류가 흐른, 소위 노멀리 온이 되기 쉽다. 액티브 매트릭스형의 표시 장치에 있어서는, 회로를 구성하는 박막 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능을 좌우(左右)한다. 특히, 박막 트랜지스터의 전기 특성 중, 임계값 전압(Vth)이 중요하다. 전계 효과 이동도가 높아도 임계값 전압값이 높으면 또는 임계값 전압값이 마이너스라면, 회로로서 제어하기 어렵다. 임계값 전압값이 높고, 임계값 전압의 절대값이 큰 박막 트랜지스터의 경우에는, 구동 전압이 낮은 상태에서는 TFT로서의 스위칭 기능을 달성할 수 없어 부하(負荷)가 될 우려가 있다. n채널형의 박막 트랜지스터의 경우, 게이트 전압에 양의 전압을 인가하여야 채널이 형성되어 드레인 전류가 흘러 들어가는 트랜지스터가 바람직하다. 구동 전압을 높게 하지 않으면, 채널이 형성되지 않는 트랜지스터나 음(負)의 전압 상태라도 채널이 형성되어 드레인 전류가 흘러 들어가는 트랜지스터는, 회로에 사용하는 박막 트랜지스터로서는 적합하지 않다.
또한, 가열 온도 T로부터 낮춘 가스 분위기는, 가열 온도 T까지 승온한 가스 분위기와 상이한 가스 분위기로 바꿔도 좋다. 예를 들어, 탈수화 또는 탈수소화를 행한 같은 노에서 대기에 노출시키지 않고, 노 안을 고순도의 산소 가스 또는 N2O 가스, 초건조 에어(air)(노점(露點)이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 충전하여 냉각을 행한다.
탈수화 또는 탈수소화를 행하는 가열 처리에 의하여 막 중의 함유 수분을 저감시킨 후, 수분을 포함하지 않는 분위기(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)하에서, 서랭(徐冷)(또는 냉각)한 산화물 반도체막을 사용하여 박막 트랜지스터의 전기 특성을 향상시키는 것과 함께, 양산성과 고성능의 양쪽 모두를 구비한 박막 트랜지스터를 실현한다.
본 명세서에서는, 질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 부른다. 본 명세서에서는, 이 가열 처리에 의하여 H2로서 탈리시키는 것만을 탈수소화라고 부르는 것이 아니라, H, OH 등을 탈리하는 것을 포함하여 탈수화 또는 탈수소화라고 편의상 부른다.
발광 소자를 사용한 발광 표시 장치에 있어서는, 화소부에 복수의 박막 트랜지스터를 갖고, 화소부에 있어서도, 어느 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선 또는 드레인 배선을 접속시키는 개소를 갖는다. 또한, 발광 소자를 사용한 발광 표시 장치의 구동 회로에 있어서는, 박막 트랜지스터의 게이트 전극과 그 박막 트랜지스터의 소스 배선 또는 드레인 배선을 접속시키는 개소를 갖는다.
또한, 박막 트랜지스터는, 정전기 등에 의하여 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대해서 화소부의 박막 트랜지스터의 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는, 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또한, "제 1", "제 2"라고 붙인 서수사(序數詞)는, 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
본 발명의 일 형태의 반도체 장치는, 동일 기판 위에 있어서 구동 회로용 TFT를 갖는 구동 회로부 및 화소용 TFT를 갖는 표시부가 제작된다. 따라서, 발광 장치의 제작 비용을 저감시킬 수 있다.
또한, 기판 위에 백색 발광 소자를 형성하여 조명 장치 등의 발광 장치를 제작할 수도 있다. 또한, 조명 장치는, 특히, 일렉트로루미네선스(Electroluminescence; 이하, EL이라고 약기한다)를 얻을 수 있는 발광 물질을 포함하는 층을 갖는 발광 소자를 사용한 조명 장치이다.
탈수화 또는 탈수소화를 행하는 가열 처리가 행해진 산화물 반도체층을 사용함으로써, 전기 특성이 양호하고, 신뢰성이 높은 박막 트랜지스터를 스위칭 소자로서 사용하고, 신뢰성이 높은 발광 장치를 제작할 수 있다. 또한, 동일 기판 위에 화소용 TFT와 구동 회로용 TFT를 각각의 회로에 맞춘 상이한 구조로서 발광 장치를 제작할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 형태를 도시하는 단면 공정도.
도 2는 본 발명의 일 형태를 도시하는 회로도.
도 3a 내지 도 3c는 본 발명의 일 형태를 도시하는 단면도.
도 4는 본 발명의 일 형태를 도시하는 단면도.
도 5a1, 도 5a2, 도 5b1, 및 도 5b2는 본 발명의 일 형태를 도시하는 단면도 및 평면도.
도 6a 및 도 6b는 본 발명의 일 형태를 도시하는 단면도.
도 7a 및 도 7b는 본 발명의 일 형태를 도시하는 단면도 및 평면도.
도 8a 내지 도 8e는 본 발명의 일 형태를 도시하는 단면도.
도 9a 및 도 9b는 반도체 장치의 블록도를 설명하는 도면.
도 10a 및 도 10b는 신호선 구동 회로의 구성을 설명하는 도면 및 타이밍 차트.
도 11a 내지 도 11d는 시프트 레지스터의 구성을 도시하는 도면.
도 12a 및 도 12b는 시프트 레지스터의 동작을 설명하는 타이밍 차트 및 회로도.
도 13a 및 도 13b는 전자 기기를 도시하는 도면.
도 14a 및 도 14b는 전자 기기를 도시하는 도면.
도 15는 전자 기기를 도시하는 도면.
도 16은 전자 기기를 도시하는 도면.
도 2는 본 발명의 일 형태를 도시하는 회로도.
도 3a 내지 도 3c는 본 발명의 일 형태를 도시하는 단면도.
도 4는 본 발명의 일 형태를 도시하는 단면도.
도 5a1, 도 5a2, 도 5b1, 및 도 5b2는 본 발명의 일 형태를 도시하는 단면도 및 평면도.
도 6a 및 도 6b는 본 발명의 일 형태를 도시하는 단면도.
도 7a 및 도 7b는 본 발명의 일 형태를 도시하는 단면도 및 평면도.
도 8a 내지 도 8e는 본 발명의 일 형태를 도시하는 단면도.
도 9a 및 도 9b는 반도체 장치의 블록도를 설명하는 도면.
도 10a 및 도 10b는 신호선 구동 회로의 구성을 설명하는 도면 및 타이밍 차트.
도 11a 내지 도 11d는 시프트 레지스터의 구성을 도시하는 도면.
도 12a 및 도 12b는 시프트 레지스터의 동작을 설명하는 타이밍 차트 및 회로도.
도 13a 및 도 13b는 전자 기기를 도시하는 도면.
도 14a 및 도 14b는 전자 기기를 도시하는 도면.
도 15는 전자 기기를 도시하는 도면.
도 16은 전자 기기를 도시하는 도면.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 본 명세서 중의 도면에 있어서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 발광 장치 및 발광 장치의 제작 방법의 일 형태를 도 1a 내지 도 1e를 사용하여 설명한다. 도 1e에는, 동일 기판 위에 제작된 상이한 구조의 2개의 트랜지스터의 단면 구조의 일례를 도시한다.
도 1e에 도시하는 박막 트랜지스터(450)는, 보텀 게이트 구조의 하나이며, 박막 트랜지스터(460)는, 보텀 콘택트형(역코플래너형이라고도 불린다)이라고 불리는 보텀 게이트 구조의 하나이다.
화소에 배치되는 박막 트랜지스터(460)는, 보텀 콘택트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(451a), 게이트 절연층(402), 채널 형성 영역을 포함하는 산화물 반도체층(454), 소스 전극층(455a) 및 드레인 전극층(455b)을 포함한다. 또한, 박막 트랜지스터(460)를 덮어 산화물 반도체층(454) 상면 및 측면에 접하는 산화물 절연층(426b)이 형성된다.
또한, 화소에 배치되는 박막 트랜지스터(460)는, 싱글 게이트 구조의 박막 트랜지스터를 사용하여 설명하지만, 필요에 따라, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(454)은, 소스 전극층(455a) 및 드레인 전극층(455b)의 상방에 형성되고, 일부가 중첩된다. 또한, 산화물 반도체층(454)은, 게이트 전극층(451a)과 게이트 절연층(402)을 사이에 두고 중첩한다. 화소에 배치되는 박막 트랜지스터(460)의 채널 형성 영역은, 산화물 반도체층(454) 중, 소스 전극층(455a)의 측면과, 상기 측면과 대향하는 드레인 전극층(455b)의 측면으로 끼워지는 영역, 즉, 게이트 절연층(402)과 접하고, 또 게이트 전극층(451a)과 중첩하는 영역이다.
또한, 박막 트랜지스터(460)는, 투광성을 갖는 박막 트랜지스터로서 고개구율을 갖는 발광 장치를 실현하기 위해서 소스 전극층(455a) 및 드레인 전극층(455b)은 투광성을 갖는 도전막을 사용한다.
또한, 박막 트랜지스터(460)의 게이트 전극층(451a)도 투광성을 갖는 도전막을 사용한다. 본 명세서에 있어서, 가시광에 대해서 투광성을 갖는 막이란 가시광의 투과율이 75% 내지 100%인 막 두께를 갖는 막을 가리키고, 그 막이 도전성을 갖는 경우는 투명의 도전막이라고도 부른다. 또한, 가시광에 대해서 반투명의 도전막을 사용하여도 좋다. 가시광에 대해서 반투명이란, 가시광의 투과율이 50% 내지 75%인 것을 가리킨다.
또한, 구동 회로에 배치되는 박막 트랜지스터(450)는, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(421a), 게이트 절연층(402), 적어도 채널 형성 영역(423), 고저항 소스 영역(424a), 및 고저항 드레인 영역(424b)을 갖는 산화물 반도체층, 소스 전극층(425a), 및 드레인 전극층(425b)을 포함한다. 또한, 채널 형성 영역(423)에 접하는 산화물 절연층(426a)이 형성된다. 또한, 소스 전극층(425a) 및 드레인 전극층(425b) 위에는 절연층(428)이 형성된다.
또한, 산화물 절연층(426b)과 중첩하는 산화물 반도체층의 제 1 영역(424c), 제 2 영역(424d)은, 채널 형성 영역(423)과 같은 산소 과잉 상태이며, 리크 전류의 저감이나 기생 용량을 저감시키는 기능도 달성한다. 또한, 절연층(428)과 접하는 산화물 반도체층의 제 3 영역(424e)은, 채널 형성 영역(423)과 고저항 소스 영역(424a)의 사이에 형성된다. 또한, 절연층(428)과 접하는 산화물 반도체층의 제 4 영역(424f)은, 채널 형성 영역(423)과 고저항 드레인 영역(424b)의 사이에 형성된다. 절연층(428)과 접하는 산화물 반도체층의 제 3 영역(424e) 및 제 4 영역(424f)은, 오프 전류의 저감을 도모할 수 있다.
또한, 채널 보호형의 박막 트랜지스터는, 채널 형성 영역의 채널 길이 L을 짧게 하기 위해서 산화물 절연층의 폭을 좁게 하고, 폭이 좁은 산화물 절연층 위에 소스 전극층 및 드레인 전극층을 형성하면, 산화물 절연층 위에서 단락할 우려가 있다. 따라서, 폭이 좁은 산화물 절연층(426a)으로부터 단부를 이격하여 소스 전극층(425a) 및 드레인 전극층(425b)을 형성하는 구성이다.
또한, 도 1e에서는, 채널 보호층으로서 기능하는 산화물 절연층(426a)과, 게이트 전극층이 게이트 절연층을 사이에 두고 중첩하는 산화물 반도체층의 영역을 채널 형성 영역이라고 부른다. 따라서, 박막 트랜지스터(450)의 채널 길이 L은, 산화물 절연층(426a)의 채널 길이 방향의 폭과 동일하다. 또한, 박막 트랜지스터(450)의 채널 길이 L은 산화물 절연층(426a)과의 계면에 있어서의 길이, 즉, 도 1e에 도시하는 단면도에 있어서 산화물 절연층(426a)은 사다리꼴 형상으로 도시하고, 그 사다리꼴의 저변(底邊)의 길이다.
이하, 도 1a 내지 도 1e를 사용하여 동일 기판 위에 박막 트랜지스터(450) 및 박막 트랜지스터(460)를 제작하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의하여 게이트 전극층(421a, 421b)을 형성한다.
또한, 레지스트 마스크를 잉크 젯법에 의하여 형성하여도 좋다. 레지스트 마스크를 잉크 젯법에 의하여 형성하면, 포토마스크를 사용하지 않기 때문에, 제작 비용을 저감시킬 수 있다.
게이트 전극층(421a, 421b)을 형성하는 도전막으로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금막 등을 들 수 있다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 이후의 가열 처리에 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 절연 표면을 갖는 기판(400)에는 유리 기판을 사용할 수 있다.
또한, 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 기판을 사용하면 좋다. 또한, 유리 기판에는 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다. 또한, 붕산과 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 따라서, B2O3보다 BaO를 많이 포함하는 유리 기판을 사용하는 것이 바람직하다.
또한, 상기 유리 기판 대신에 세라믹스 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 사용하여도 좋다. 그 외에도, 결정화 유리 등을 사용할 수 있다.
또한, 하지막이 되는 절연막을 기판(400)과 게이트 전극층(421a, 421b) 사이에 형성하여도 좋다. 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막 중에서 선택된 하나 또는 복수의 막의 적층 구조로 형성할 수 있다.
다음에, 게이트 전극층(421a, 421b)을 덮어 투광성을 갖는 도전막을 형성한 후, 제 2 포토리소그래피 공정에 의하여 게이트 전극층(451a, 451b)을 형성한다. 본 실시형태에서는, 배선 저항을 저감시키기 위해서, 화소부에 배치되는 게이트 배선을 게이트 전극층(421b)과 같은 금속 도전막으로 형성하고, 후에 형성되는 산화물 반도체층과 게이트 절연층(402)을 사이에 두고 중첩하는 게이트 전극층(451a)의 재료를 투광성을 갖는 도전막으로 형성한다.
다음에, 게이트 전극층(421a, 421b, 451a, 451b) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층 또는 적층으로 형성할 수 있다. 예를 들어, 성막 가스로서 SiH4, 산소 및 질소를 사용하여 플라즈마 CVD법에 의하여 산화질화실리콘층을 형성하면 좋다. 게이트 절연층(402)의 막 두께는, 100nm 이상 500nm 이하로 하고, 적층의 경우는, 예를 들어, 막 두께 50nm 이상 200nm 이하의 제 1 게이트 절연층과, 제 1 게이트 절연층 위에 막 두께 5nm 이상 300nm 이하의 제 2 게이트 절연층의 적층으로 한다.
본 실시형태에서는, 플라즈마 CVD법에 의하여 산화질화실리콘(SiON(조성비 N<O))인 막 두께 100nm의 게이트 절연층(402)으로 한다.
다음에, 게이트 절연층(402) 위에 투광성을 갖는 도전막을 형성한 후, 제 3 포토리소그래피 공정에 의하여 소스 전극층(455a) 및 드레인 전극층(455b)을 형성한다(도 1a 참조). 투광성을 갖는 도전막은, 가시광에 대해서 투광성을 갖는 도전 재료, 예를 들어, In-Sn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있고, 막 두께는, 50nm 이상 300nm 이하의 범위 내에서 적절히 선택한다. 또한, 스퍼터링법을 사용하는 경우, SiO2를 2wt% 이상 10wt% 이하 포함하는 타깃을 사용하여 성막을 행하고, 투광성을 갖는 도전막에 결정화를 저해하는 SiOx(X>0)를 포함시킴으로써 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리를 행할 때에 결정화해 버리는 것을 억제하는 것이 바람직하다.
산화물 반도체는, 바람직하게는 In을 포함하는 산화물 반도체, 더 바람직하게는, In 및 Ga를 포함하는 산화물 반도체이다. 산화물 반도체층을 I형(진성(眞性))으로 하기 위해서 탈수화 또는 탈수소화는 유효하다.
다음에, 제 4 포토리소그래피 공정에 의하여 게이트 절연층(402)을 선택적으로 에칭하여 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성한다.
다음에, 게이트 절연층(402) 위에 막 두께 5nm 이상 200nm 이하, 바람직하게는, 10nm 이상 20nm 이하의 산화물 반도체막을 형성한다. 산화물 반도체막의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행해도 산화물 반도체막을 비정질 상태로 하기 때문에, 막 두께를 50nm 이하로 얇게 하는 것이 바람직하다. 산화물 반도체막의 막 두께를 얇게 함으로써 산화물 반도체층의 형성 후에 가열 처리한 경우에 결정화해 버리는 것을 억제할 수 있다.
산화물 반도체막은, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 사용한다. 또한, 산화물 반도체막은 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에 있어서 스퍼터링법에 의하여 형성할 수 있다. 또한, 스퍼터링법을 사용하는 경우, SiO2를 2wt% 이상 10wt% 이하 포함하는 타깃을 사용하여 성막을 행하고, 산화물 반도체막에 결정화를 저해하는 SiOx(X>0)를 포함시킴으로써 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리를 행할 때에 결정화해 버리는 것을 억제하는 것이 바람직하다.
여기서는, In, Ga, 및 Zn를 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1[mol수비])을 사용하여 기판과 타깃간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하에서 형성한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 본 실시형태에서는, 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의하여 막 두께 15nm의 In-Ga-Zn-O계 비단결정막을 형성한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 줄 수 있는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속 도전막을 형성하는 경우에 사용된다.
또한, 재료가 상이한 타깃을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석(磁石) 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 그들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연층(402)의 표면에 부착하고 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다.
본 실시형태에서는, 제 4 포토리소그래피 공정에 의하여 게이트 절연층을 선택적으로 에칭하여 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성하지만, 특히 한정되지 않고, 산화물 반도체막을 에칭한 후, 산화물 반도체층 위에 레지스트 마스크를 형성하고, 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성하여도 좋고, 그 경우에는, 역 스퍼터링을 행함으로써 산화물 반도체층 및 게이트 절연층(402)의 표면에 부착되어 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 게이트 절연층 위에 산화물 반도체막을 형성한 후, 산화물 반도체막 위에 레지스트 마스크를 형성하고, 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성한 후, 레지스트 마스크를 제거하고, 그 후, 산화물 반도체막 위에 다시 레지스트 마스크를 형성하고, 산화물 반도체막을 선택적으로 에칭하여 섬 형상의 산화물 반도체층으로 가공하는 공정으로 하여도 좋다.
또한, 산화물 반도체막의 형성 전에 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하에서 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하여 층 내에 포함되는 수소 및 물 등의 불순물을 제거한 게이트 절연층으로 하여도 좋다.
본 실시형태에서는, 제 4 포토리소그래피 공정에 의하여 게이트 절연층을 선택적으로 에칭하여 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성하기 위해서 콘택트 형성 후에 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하에서 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하여 층 내에 포함되는 수소 및 물 등의 불순물을 제거한 후, 산화물 반도체막을 형성하는 것이 바람직하다.
다음에, 산화물 반도체막을 제 5 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체층으로 가공한다. 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크 젯법에 의하여 형성하여도 좋다. 레지스트 마스크를 잉크 젯법에 의하여 형성하면, 포토 마스크를 사용하지 않기 때문에 제작 비용을 저감시킬 수 있다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상 기판의 변형점 미만, 바람직하게는, 425℃ 이상으로 한다. 또한, 425℃ 이상이라면, 열 처리 시간은 1시간 이하로 좋지만, 425℃ 미만이라면 가열 처리 시간은 1시간보다 긴 시간으로 행한다. 여기서는, 가열 처리 장치의 하나인 전기노(爐)에 기판을 도입하고, 산화물 반도체층에 대해서 질소 분위기하에서 가열 처리를 행한 후, 대기에 노출시키지 않고, 산화물 반도체층에 물이나 수소 등의 불순물이 다시 혼입하는 것을 방지하고, 산화물 반도체층을 얻는다. 본 실시형태에서는, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 다시 물이 혼입하지 않는 온도까지 같은 노를 사용하고, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 질소 분위기하에서 서랭한다. 또한, 질소 분위기에 한정되지 않고, 그 외의 불활성 가스(헬륨, 네온, 아르곤 등) 분위기하에서 탈수화 또는 탈수소화를 행한다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 산화물 반도체막의 재료, 또는 게이트 전극층(451a, 451b)의 재료에 따라서는, 결정화하여 미결정막 또는 다결정막이 되는 경우도 있다. 제 1 가열 처리 후는, 산소 결핍형이 되어 저저항화한 산화물 반도체층(403, 453)이 된다(도 1b 참조). 제 1 가열 처리 후는, 성막 직후의 산화물 반도체막보다 캐리어 농도가 높아지고, 바람직하게는, 1×1018/cm3 이상의 캐리어 농도를 갖는 산화물 반도체층(403, 453)이 된다. 예를 들어, 게이트 전극층(451a, 451b)으로서 산화인듐산화주석 합금막을 사용하는 경우는, 450℃ 1시간의 제 1 열 처리에 의하여 결정화하고, 게이트 전극층(451a, 451b)으로서 산화실리콘을 포함하는 산화인듐산화주석 합금막을 사용하는 경우는 결정화되지 않는다.
또한, 산화물 반도체층의 제 1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에 가열 장치에서 기판을 반출하고 제 5 포토리소그래피 공정을 행한다.
다음에, 게이트 절연층(402), 및 산화물 반도체층(403, 453) 위에 스퍼터링법에 의하여 산화물 절연막을 형성한 후, 제 6 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 산화물 절연층(426a, 426b)을 형성하고, 그 후 레지스트 마스크를 제거한다. 이 단계에서, 산화물 반도체층은, 산화물 절연층과 접하는 영역이 형성되고, 이 영역 중 게이트 전극층과 게이트 절연층과 산화물 절연층(426a)에 중첩되는 영역이 채널 형성 영역이 된다. 또한, 산화물 반도체층의 주연(周緣) 및 측면을 덮는 산화물 절연층(426b)과 중첩하는 영역도 형성된다. 또한, 제 6 포토리소그래피 공정에 의하여 게이트 절연층(421b)에 도달하는 콘택트 홀의 형성과, 드레인 전극층(455b)에 도달하는 콘택트 홀의 형성도 행한다.
산화물 절연막은 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등의 산화물 절연막에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는, 산화물 절연막으로서 산화실리콘막을 스퍼터링법을 사용하여 형성한다. 형성시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화실리콘막의 스퍼터링법에 의한 형성은, 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 및 희 가스 분위기하에서 스퍼터링법에 의하여 산화실리콘을 형성할 수 있다. 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막은, 수분, 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 블로킹하는 무기 절연막을 사용하고, 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄 등을 사용한다.
본 실시형태에서는, 순도가 6N이며, 기둥 형상 다결정 B도핑의 실리콘 타깃(저항값 0.01Ωcm)을 사용하여 기판과 타깃간의 거리(T-S간 거리)를 89mm, 압력 0.4Pa, 직류(DC) 전원 6kW, 산소(산소 유량 비율 100%) 분위기하에서 펄스 DC 스퍼터링법에 의하여 형성한다. 막 두께는 300nm로 한다.
다음에, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행한다(도 1c 참조). 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연층(426b)과 중첩하는 산화물 반도체층(403)의 단부와 산화물 절연층(426a)과 중첩하는 산화물 반도체층(403)의 일부가 산화물 절연층과 접한 상태로 가열된다. 또한, 제 2 가열 처리를 행하면, 산화물 절연층과 중첩하지 않는 산화물 반도체층의 일부는 노출된 상태로 가열된다. 산화물 반도체층(403)이 노출된 상태로 질소, 또는 불활성 가스 분위기하에서 가열 처리를 행하면, 산화물 반도체층에 있어서 노출되는 고저항화된(I형화된) 영역을 저저항화할 수 있다. 또한, 산화물 절연층(426a)은 산화물 반도체층의 채널 형성 영역이 되는 영역 위에 접하여 형성되고, 채널 보호층으로서 기능한다.
또한, 제 2 가열 처리를 행하는 타이밍은, 제 6 포토리소그래피 공정이 종료한 직후에 한정되지 않고, 제 6 포토리소그래피 공정보다 이후의 공정이라면 특히 한정되지 않는다.
다음에, 게이트 절연층(402), 산화물 절연층(426a, 426b) 및 산화물 반도체층 위에 도전막을 형성한 후, 제 7 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(425a) 및 드레인 전극층(425b)을 형성한다(도 1d 참조). 또한, 도 1d에 도시하는 바와 같이, 게이트 전극층(421b)에 전기적으로 접속하는 접속 전극층(429)과 드레인 전극층(455b)과 전기적으로 접속하는 접속 전극층(452)도 형성한다. 도전막의 형성 방법은, 스퍼터링법이나 진공 증착법(전자 빔 증착법 등)이나, 아크(arc) 방전 이온 플레이팅법이나 스프레이법을 사용한다. 도전막으로서는, Ti, Mo, W, Al, Cr, Cu, Ta 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금 등을 사용한다. 도전막은 상술한 원소를 포함하는 단층에 한정되지 않고, 2층 이상의 적층을 사용할 수 있다. 본 실시형태에서는, 티타늄막(막 두께 100nm)과 알루미늄막(막 두께 200nm)과 티타늄막(막 두께 100nm)의 3층 구조의 도전막을 형성한다. 또한, Ti막 대신에 질화티타늄막을 사용하여도 좋다.
또한, 제 7 포토리소그래피 공정에 있어서는, 산화물 반도체층 위에 접하는 도전막만을 선택적으로 제거하는 부분이 있다. 따라서, 산화물 반도체층 위에 접하는 도전막만을 선택적으로 제거하기 위해서, 알칼리성의 에천트로서 암모니아과수(과산화수소수:암모니아수:물=5:2:2) 등을 사용하면, 도전막을 선택적으로 제거하여 In-Ga-Zn-O계 산화물 반도체로 이루어지는 산화물 반도체층을 잔존시킬 수 있다.
또한, 소스 전극층(425a) 및 드레인 전극층(425b)을 형성하기 위한 레지스트 마스크를 잉크 젯법에 의하여 형성하여도 좋다. 레지스트 마스크를 잉크 젯법에 의하여 형성하면, 포토마스크를 사용하지 않기 때문에, 제작 비용을 저감할 수 있다.
다음에, 산화물 절연층(426a, 426b), 소스 전극층(425a), 드레인 전극층(425b), 접속 전극층(429), 및 접속 전극층(452) 위에 절연층(428)을 형성한다(도 1e 참조). 절연층(428)으로서는, 질화실리콘막, 질화산화실리콘막, 또는 질화알루미늄막 등을 사용한다. 본 실시형태에서는, RF 스퍼터링법을 사용하여 질화실리콘막의 절연층(428)을 형성한다.
상술한 공정에 의하여 동일 기판 위에 2종류의 박막 트랜지스터, 채널 보호형의 박막 트랜지스터(450), 보텀 콘택트형의 박막 트랜지스터(460)를 제작할 수 있다.
채널 보호형의 박막 트랜지스터(450)는, 채널 형성 영역의 채널 길이 L 0.1㎛ 이상 2㎛ 이하로 짧게 함으로써 산화물 절연층의 폭을 좁게 하고, 동작 속도가 빠른 박막 트랜지스터를 실현한다. 또한, 보텀 콘택트형의 박막 트랜지스터(460)는, 채널 길이가 채널 보호형의 박막 트랜지스터(450)보다 길고, 오프 전류가 저감된 박막 트랜지스터를 실현한다. 또한, 보텀 콘택트형의 박막 트랜지스터(460)는, 접속 전극층(452) 이외는 투광성을 갖는 재료로 구성된다.
발광 장치를 제작하는 경우, 1개의 화소에 복수의 박막 트랜지스터를 배치한다. 예를 들어, 발광 소자에 전기적으로 접속하는 구동용 TFT는 채널 길이 L을 55㎛, 채널 폭 W를 20㎛로 하고, 구동용 TFT의 게이트 전극층과 전기적으로 접속하는 선택용 TFT는, 채널 길이 L을 25㎛, 채널 폭 W를 60㎛로 한다. 또한, 채널 길이 방향의 소스 전극층과 게이트 전극층이 중첩하는 폭은, 5㎛로 하고, 채널 길이 방향의 드레인 전극층과 게이트 전극층이 중첩하는 폭은 5㎛로 한다. 구동용 TFT와 선택용 TFT로서 보텀 콘택트형의 박막 트랜지스터(460)의 구조를 사용한다.
또한, 발광 장치를 제작하는 경우, 구동용 TFT의 소스 전극층과 전기적으로 접속하는 전원 공급선을 형성하고, 그 전원 공급선은 게이트 배선과 교차하고, 또 도전막으로 이루어지는 접속 전극층(429)과 같은 재료, 같은 공정으로 형성한다. 또는, 전원 공급선은 소스 배선과 교차하고, 또 게이트 전극층(421b)과 같은 재료, 같은 공정으로 형성된다.
또한, 발광 장치를 제작하는 경우, 발광 소자의 한쪽의 전극은 구동용 TFT의 드레인 전극층과 전기적으로 접속시켜 발광 소자의 다른 한쪽의 전극과 전기적으로 접속하는 공통 전위선을 형성한다. 또한, 그 공통 전위선은, 도전막으로 이루어지는 접속 전극층(429)과 같은 재료, 같은 공정으로 형성한다. 또는, 공통 전위선은 게이트 전극층(421b)과 같은 재료, 같은 공정으로 형성한다.
또한, 발광 장치를 제작하는 경우, 1개의 화소에 복수의 박막 트랜지스터를 갖고, 한쪽의 박막 트랜지스터의 게이트 전극층과 다른 한쪽의 박막 트랜지스터의 드레인 전극층을 접속하는 접속부가 형성된다. 이 접속부는 게이트 전극층(421b)에 전기적으로 접속하는 접속 전극층(429)과 같은 공정으로 형성한다.
또한, 동일 기판 위에 구동 회로를 형성하는 경우, 예를 들어, 채널 보호형의 박막 트랜지스터(450)를 사용하여 채널 길이 L을 2㎛, 채널 폭 W를 50㎛로 한다. 또한, 채널 길이 방향의 제 3 영역의 폭과 제 4 영역의 폭은 각각 2㎛로 한다. 또한, 채널 길이 방향의 소스 전극층과 게이트 전극층이 중첩하는 폭은 2㎛로 하고, 채널 길이 방향의 드레인 전극층과 게이트 전극층이 중첩하는 폭은 2㎛로 한다.
동일 기판 위에 복수 종류의 회로, 본 실시형태에서는 구동 회로와 화소부를 형성하고, 구동 회로와 화소부의 특성에 각각 맞추어 채널 보호형의 박막 트랜지스터(450), 또는 보텀 콘택트형의 박막 트랜지스터(460)를 사용함으로써 최적화를 도모할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타낸 복수의 박막 트랜지스터와, 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 액티브 매트릭스형의 발광 표시 장치를 제작하는 일례를 나타낸다.
일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자(前者)는 유기 EL 소자, 후자(後者)는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태로부터 기저 상태로 복귀할 때에 발광한다. 이러한 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 더욱이 그것을 전극으로 끼운 구조이고, 발광 메카니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 2는 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 관하여 설명한다. 여기서는 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 1개의 화소에 2개 사용하는 예를 도시한다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위는 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위와의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극의 사이에서 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하거나, 오프하는 2개 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 2와 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 2에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 2에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음, 발광 소자의 구성에 대해서 도 3a 내지 도 3c를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 3a 내지 도 3c의 반도체 장치에 사용되는 구동용 TFT인, TFT(7001, 7011, 7021)는, 실시형태 1에서 설명한 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 어느 한 쪽이 투명이면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출 구조나, 기판 측의 면으로부터 발광을 추출하는 하면 사출 구조나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 도 2에 도시하는 화소 구성은 어떠한 사출 구조의 발광 소자에도 적용할 수 있다.
하면 사출 구조의 발광 소자에 대해서 도 3a를 사용하여 설명한다.
구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 발해지는 광이 음극(7013) 측에 사출되는 경우의, 화소의 단면도를 도시한다. 도 3a에서는, 구동용 TFT(7011)와 접속 전극층(7030)을 사이에 두고 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 EL층(7014), 양극(7015)이 순차적으로 적층된다. 또한, 접속 전극층(7030)은 산화물 절연층(7031)에 형성된 콘택트 홀을 통하여 구동용 TFT(7011)의 드레인 전극층과 전기적으로 접속된다.
투광성을 갖는 도전막(7017)으로서는, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 도전막을 사용할 수 있다.
또한, 음극(7013)은, 다양한 재료를 사용할 수 있지만, 일함수가 작은 재료, 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 이외에 Yb나 Er 등의 희토류 금속 등이 바람직하다. 도 3a에서는, 음극(7013)의 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용한다.
또한, 투광성을 갖는 도전막과 알루미늄막을 적층 형성한 후, 선택적으로 에칭하여 투광성을 갖는 도전막(7017)과 음극(7013)을 형성하여도 좋고, 이 경우, 같은 마스크를 사용하여 에칭할 수 있고, 바람직하다.
또한, 음극(7013)의 주연부는 격벽(7019)으로 덮는다. 격벽(7019)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7019)은 특히 감광성의 수지 재료를 사용하고, 음극(7013) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가져 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7019)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 음극(7013) 및 격벽(7019) 위에 형성하는 EL층(7014)은, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. EL층(7014)이 복수의 층으로 구성되는 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들의 층을 모두 형성할 필요는 없다.
또한, 상기 적층의 순서에 한정되지 않고, 음극(7013) 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여도 좋다. 다만, 소비 전력을 비교하는 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층하는 경우가 소비 전력이 적기 때문에 바람직하다.
또한, EL층(7014) 위에 형성하는 양극(7015)으로서는, 다양한 재료를 사용할 수 있지만, 일함수가 큰 재료, 예를 들어, ZrN, Ti, W, Ni, Pt, Cr 등이나, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 양극(7015) 위에 차폐(遮蔽)막(7016), 예를 들어, 광을 차광하는 금속, 광을 반사하는 금속 등을 사용한다. 본 실시형태에서는, 양극(7015)으로서 ITO막을 사용하고, 차폐막(7016)으로서 Ti막을 사용한다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 3a에 도시한 소자 구조의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 도시하는 바와 같이, 음극(7013) 측에 사출된다.
또한, 도 3a에서는, 게이트 전극층으로서 투광성을 갖는 도전막을 사용하는 예를 도시하고, 발광 소자(7012)로부터 발해지는 광은, 컬러 필터층(7033)을 통과하여 박막 트랜지스터(7011)의 게이트 전극층이나 소스 전극층을 통과하여 사출된다. 박막 트랜지스터(7011)의 게이트 전극층이나 소스 전극층으로서 투광성을 갖는 도전막을 사용하여 개구율을 향상시킬 수 있다.
컬러 필터층(7033)은, 잉크 젯법 등의 액적 토출법이나 인쇄법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 각각 형성된다.
또한, 컬러 필터층(7033)은 오버 코트(over coat)층(7034)으로 덮이고, 또한 보호 절연층(7035)으로 덮인다. 또한, 도 3a에서는, 오버 코트층(7034)은, 얇은 막 두께로 도시하지만, 오버 코트층(7034)은 컬러 필터층(7033)에 기인하는 요철(凹凸)을 평탄화하는 기능을 갖는다.
또한, 보호 절연층(7035) 및 절연층(7032)에 형성되고, 또 접속 전극층(7030)에 도달하는 콘택트 홀은, 격벽(7019)과 중첩하는 위치에 배치된다. 도 3a에서는, 접속 전극층(7030)은 금속 도전막을 사용하는 예이기 때문에, 접속 전극층(7030)에 도달하는 콘택트 홀과, 격벽(7019)과, 접속 전극층(7030)을 중첩시키는 레이아웃으로 함으로써 개구율의 향상을 도모할 수 있다.
다음에, 양면 사출 구조의 발광 소자에 대해서 도 3b를 사용하여 설명한다.
도 3b에서는, 구동용 TFT(7021)와 접속 전극층(7040)을 사이에 두고 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 EL층(7024), 양극(7025)이 순차적으로 적층된다. 또한, 접속 전극층(7040)은 산화물 절연층(7041)에 형성된 콘택트 홀을 통하여 구동용 TFT(7021)의 드레인 전극층과 전기적으로 접속된다.
투광성을 갖는 도전막(7027)으로서는, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 도전막을 사용할 수도 있다.
또한, 음극(7023)은, 다양한 재료를 사용할 수 있지만, 일함수가 작은 재료, 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 이외에 Yb나 Er 등의 희토류 금속 등이 바람직하다. 본 실시형태에서는, 음극(7023)의 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을 음극(7023)으로서 사용한다.
또한, 투광성을 갖는 도전막과 알루미늄막을 적층 형성한 후, 선택적으로 에칭하여 투광성을 갖는 도전막(7027)과 음극(7023)을 형성하여도 좋고, 이 경우, 같은 마스크를 사용하여 에칭할 수 있고, 바람직하다.
또한, 음극(7023)의 주연부는 격벽(7029)으로 덮는다. 격벽(7029)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7029)은 특히 감광성의 수지 재료를 사용하고, 음극(7023) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가져 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 음극(7023) 및 격벽(7029) 위에 형성하는 EL층(7024)은, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. EL층(7024)이 복수의 층으로 구성되는 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들의 층을 모두 형성할 필요는 없다.
또한, 상기 적층의 순서에 한정되지 않고, 음극(7023) 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여도 좋다. 다만, 소비 전력을 비교하는 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층하는 경우가 소비 전력이 적기 때문에 바람직하다.
또한, EL층(7024) 위에 형성하는 양극(7025)으로서는, 다양한 재료를 사용할 수 있지만, 일함수가 큰 재료, 예를 들어, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 본 실시형태에서는, 양극(7025)으로서 산화실리콘을 포함하는 ITO막을 사용한다.
음극(7023) 및 양극(7025)으로 발광층(7024)을 끼운 영역이 발광 소자(7022)에 상당한다. 도 3b에 도시한 소자 구조의 경우, 발광 소자(7022)로부터 발해지는 광은, 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽 모두에 사출된다.
도 3b에서는, 게이트 전극층으로서 투광성을 갖는 도전막을 사용하는 예를 도시하고, 발광 소자(7022)로부터 음극(7023) 측에 발해지는 광은, 컬러 필터층(7043)을 통과하여 박막 트랜지스터(7021)의 게이트 전극층이나 소스 전극층을 통과하여 사출시킨다. 박막 트랜지스터(7021)의 게이트 전극층이나 소스 전극층으로서 투광성을 갖는 도전막을 사용함으로써, 양극(7025) 측의 개구율과 음극(7023) 측의 개구율을 거의 동일하게 할 수 있다.
컬러 필터층(7043)은, 잉크 젯법 등의 액적 토출법이나 인쇄법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 각각 형성된다.
또한, 컬러 필터층(7043)은 오버 코트층(7044)으로 덮이고, 또한 보호 절연층(7045)으로 덮인다.
또한, 보호 절연층(7045) 및 절연층(7042)에 형성되고, 또 접속 전극층(7040)에 도달하는 콘택트 홀은, 격벽(7029)과 중첩하는 위치에 배치된다. 도 3b에서는, 접속 전극층(7040)은 금속 도전막을 사용하는 예이기 때문에, 접속 전극층(7040)에 도달하는 콘택트 홀과, 격벽(7029)과, 접속 전극층(7040)을 중첩시키는 레이아웃으로 함으로써 양극(7025) 측의 개구율과 음극(7023) 측의 개구율을 거의 동일하게 할 수 있다.
다만, 양면 사출 구조의 발광 소자를 사용하여 어느 쪽의 표시면도 풀컬러 표시로 하는 경우, 양극(7025) 측으로부터의 광은 컬러 필터층(7043)을 통과하지 않기 때문에, 별도 컬러 필터층을 구비한 밀봉 기판을 양극(7025) 상방에 형성하는 것이 바람직하다.
다음에, 상면 사출 구조의 발광 소자에 대해서 도 3c를 사용하여 설명한다.
도 3c에 구동용 TFT인 TFT(7001)가 n형이고, 발광 소자(7002)로부터 발해지는 광이 양극(7005) 측에 방출되는 경우의 화소의 단면도를 도시한다. 도 3c에서는, 구동용 TFT(7001)와 접속 전극층(7050)을 사이에 두고 전기적으로 접속된 발광 소자(7002)의 음극(7003)이 형성되고, 음극(7003) 위에 EL층(7004), 양극(7005)이 순차적으로 적층된다.
또한, 음극(7003)은 다양한 재료를 사용할 수 있지만, 일함수가 작은 재료, 예를 들어, 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 이외에, Yb나 Er 등의 희토류 금속 등이 바람직하다.
또한, 음극(7003)의 주연부는 격벽(7009)으로 덮는다. 격벽(7009)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7009)은 특히 감광성의 수지 재료를 사용하고, 음극(7003) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가져 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 음극(7023) 및 격벽(7009) 위에 형성하는 EL층(7004)은, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. EL층(7004)이 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들의 층을 모두 형성할 필요는 없다.
또한, 상기 적층의 순서에 한정되지 않고, 음극(7003) 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여도 좋다. 이 순서로 적층하는 경우는, 음극(7003)은 양극으로서 기능한다.
도 3c에서는, Ti막, 알루미늄막, Ti막의 순서로 적층된 적층막 위에 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하고, 그 위에 Mg:Ag 합금 박막과, ITO의 적층을 형성한다.
다만, 소비 전력을 비교하는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층하는 경우가 소비 전력이 적기 때문에 바람직하다.
양극(7005)은, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 3c에 도시한 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 도시하는 바와 같이, 양극(7005) 측에 사출된다.
또한, 도 3c에 있어서, TFT(7001)는, 박막 트랜지스터(460)를 사용하는 예를 도시하지만, 특히 한정되지 않고, 박막 트랜지스터(450)를 사용할 수 있다. TFT(7001)로서 박막 트랜지스터(450)를 사용하는 경우, 음극(7003)과 드레인 전극층이 접하도록 전기적으로 접속시킨다.
또한, 도 3c에 있어서 TFT(7001)의 드레인 전극층은, 접속 전극층(7050)과 산화물 절연층(7051)을 사이에 두고 음극(7003)에 전기적으로 접속하고, 접속 전극층(7050)은 보호 절연층(7052) 및 절연층(7055)을 사이에 두고 음극(7003)과 전기적으로 접속한다. 평탄화 절연층(7053)은, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의 수지 재료를 사용할 수 있다. 또한, 상기 수지 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(7053)을 형성하여도 좋다. 평탄화 절연층(7053)의 형성법은, 특히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코팅법, 딥, 스프레이 도포, 액적 토출법(잉크 젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등의 설비를 이용할 수 있다.
또한, 음극(7003)과, 인접하는 화소의 음극(7008)을 절연하기 위해서 격벽(7009)을 형성한다. 격벽(7009)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(7009)은, 특히, 감광성의 수지 재료를 사용하고, 음극(7003) 위에 개구부를 형성하여 그 개구부의 측벽이 연속한 곡률을 가져 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 도 3c의 구조에 있어서는, 풀컬러 표시를 행하는 경우, 예를 들어, 발광 소자(7001)로서 녹색 발광 소자로 하고, 인접하는 한쪽의 발광 소자를 적색 발광 소자로 하고, 다른 한쪽의 발광 소자를 청색 발광 소자로 한다. 또한, 3종류의 발광 소자뿐만 아니라, 백색 소자를 가한 4종류의 발광 소자로 풀컬러 표시를 행할 수 있는 발광 표시 장치를 제작하여도 좋다.
또한, 도 3c의 구조에 있어서는, 배치하는 복수의 발광 소자를 모두 백색 발광 소자로서 발광 소자(7002) 상방에 컬러 필터 등을 갖는 밀봉 기판을 배치하는 구성으로 하고, 풀컬러 표시를 행할 수 있는 발광 표시 장치를 제작하여도 좋다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀컬러 표시를 행할 수 있다.
물론, 단색 발광의 표시를 행하여도 좋다. 예를 들어, 백색 발광을 사용하여 조명 장치를 형성하여도 좋고, 단색 발광을 사용하여 에어리어 컬러(area color) 타입의 발광 장치를 형성하여도 좋다.
또한, 필요하다면, 원 편광판 등의 편광 필름 등의 광학 필름을 형성하여도 좋다.
또한, 여기서는 발광 소자로서 유기 EL 소자에 대해서 설명하지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 나타내지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 나타낸 복수의 박막 트랜지스터를 사용하여 동일 기판 위에 화소부와 구동 회로를 형성하고, 액티브 매트릭스형의 발광 표시 장치를 제작하는 일례를 나타낸다.
실시형태 1에서는, 2개의 박막 트랜지스터와, 접속부의 단면을 도시하지만, 본 실시형태에서는, 또한 배선 교차부 및 용량부도 도시하여 설명한다.
도 4는, 제 1 전극(화소 전극) 위에 EL층을 형성하기 전의 기판의 상태를 도시하는 단면도이다. 또한, 도 1e와 같은 개소에는 동일한 부호를 붙여 설명한다.
도 4에 있어서, 제 1 전극(457)과 전기적으로 접속하는 구동용 TFT는 보텀 콘택트형의 박막 트랜지스터(460)이며, 본 실시형태에서는, 실시형태 1에 따라 제작할 수 있다.
실시형태 1에 따라 절연층(428)을 형성한 후, 녹색의 컬러 필터층(456), 청색 컬러 필터층, 적색 컬러 필터층을 순차로 형성한다. 각 컬러 필터층은, 인쇄법, 잉크 젯법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 각각 형성된다. 컬러 필터층을 형성함으로써, 밀봉 기판의 접합 정밀도에 의존하지 않고 컬러 필터층과 발광 소자의 발광 영역의 위치 맞춤을 행할 수 있다.
다음에, 녹색의 컬러 필터층(456), 청색 컬러 필터층, 및 적색 컬러 필터층을 덮는 오버 코트층(458)을 형성한다. 오버 코트층(458)은 투광성을 갖는 수지를 사용한다.
여기서는, RGB의 3색을 사용하여 풀컬러 표시를 행하는 예를 나타내지만, 특히 한정되지 않고, RGBW의 4색을 사용하여 풀컬러 표시를 행하여도 좋다.
다음에, 오버 코트층(458) 및 절연층(428)을 덮는 보호 절연층(413)을 형성한다. 보호 절연층(413)은 무기 절연막을 사용하고, 예를 들어, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다. 보호 절연층(413)으로서는, 절연층(428)과 같은 조성의 절연막으로 하면, 후의 콘택트 홀 형성시에 1번만으로 에칭할 수 있기 때문에, 바람직하다.
다음에, 포토리소그래피 공정에 의하여 보호 절연층(413) 및 절연층(428)을 선택적으로 에칭하여 접속 전극층(452)에 도달하는 콘택트 홀을 형성한다. 또한, 이 포토리소그래피 공정에 의하여 단자부의 보호 절연층(413) 및 절연층(428)을 선택적으로 에칭하여 단자 전극의 일부를 노출시킨다. 또한, 후에 형성되는 발광 소자의 제 2 전극과 공통 전위선을 접속하기 위해서 공통 전위선에 도달하는 콘택트 홀도 형성한다.
다음에, 투광성을 갖는 도전막을 형성하고, 포토리소그래피 공정에 의하여 접속 전극층(452)과 전기적으로 접속하는 제 1 전극(457)을 형성한다.
다음에, 제 1 전극(457)의 주연부를 덮도록 격벽(459)을 형성한다. 격벽(459)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 격벽(459)은, 특히 감광성의 수지 재료를 사용하여 제 1 전극(457) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가져 형성되는 경사면이 되도록 형성한다. 격벽(459)으로서 감광성의 수지 재료를 사용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
상술한 공정을 거쳐 도 4에 도시하는 기판의 상태를 얻을 수 있다. 이후의 공정은, 실시형태 2에 그 일례를 나타낸 바와 같이, 제 1 전극(457) 위에 EL층을 형성하고, EL층 위에 제 2 전극을 형성하여 발광 소자를 형성한다. 또한, 제 2 전극은, 공통 전위선과 전기적으로 접속한다.
또한, 화소부에 있어서, 도 4에 도시하는 바와 같이, 용량부가 형성된다. 도 4에 도시하는 용량부는, 게이트 절연층(402)을 유전체로 하고, 용량 배선층(430)과 용량 전극층(431)으로 형성된다. 또한, 발광 장치에 있어서, 용량 배선층(430)은, 전원 공급선의 일부이며, 용량 전극층(431)은, 구동 TFT의 게이트 전극층의 일부이다.
또한, 배선 교차부에 있어서, 도 4에 도시하는 바와 같이, 기생 용량을 저감하기 위해서, 게이트 배선층(421c)과 소스 배선층(422)의 사이에는 게이트 절연층(402) 및 산화물 절연층(426b)을 적층하는 구성으로 한다. 또한, 도 4에서는, 게이트 배선층(421c)을 금속 도전막으로 하는 예를 도시하지만, 박막 트랜지스터(460)의 게이트 전극층(451a)과 같은 투광성을 갖는 도전막을 사용하여 형성할 수도 있다.
또한, 도 4에 있어서, 구동 회로에 배치되는 TFT는, 채널 보호형의 박막 트랜지스터(450)이며, 본 실시형태에서는, 실시형태 1에 따라 제작할 수 있다.
또한, 도 4에 있어서, 구동 회로에 배치되는 적어도 하나의 TFT는, 박막 트랜지스터(450)이며, 본 실시형태에서는, 실시형태 1에 따라 제작할 수 있다.
또한, 구동 회로의 박막 트랜지스터(450)의 산화물 반도체층의 상방에 도전층(417)을 형성하여도 좋다. 도전층(417)은, 제 1 전극(457)과 같은 재료, 동일한 공정으로 형성할 수 있다.
도전층(417)을 산화물 반도체층의 채널 형성 영역(423)과 중첩하는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 기재한다)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터(450)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 도전층(417)은, 전위가 게이트 전극층(421a)과 동일해도 좋고, 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(417)의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
또한, 박막 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 화소부 또는 구동 회로와 동일 기판 위에 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다. 예를 들어, 보호 회로는 화소부와 주사선 입력 단자 및 신호선 입력 단자의 사이에 배치된다. 본 실시형태에서는, 복수의 보호 회로를 배치하여 주사선, 신호선, 및 용량 버스선에 정전기 등에 의하여 서지(surge) 전압이 인가되어 화소 트랜지스터 등이 파괴되지 않도록 구성된다. 따라서, 보호 회로에는 서지 전압이 인가될 때에, 공통 배선에 전하를 방전하도록 구성한다. 또한, 보호 회로는 주사선에 대해서 병렬로 배치된 비선형 소자로 구성된다. 비선형 소자는, 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자로 구성된다. 예를 들어, 화소부의 박막 트랜지스터(460)와 같은 공정으로 형성할 수도 있고, 예를 들어, 게이트 단자와 드레인 단자를 접속함으로써, 다이오드와 같은 특성을 가지게 할 수 있다.
본 실시형태는, 실시형태 1 또는 실시형태 2와 자유롭게 조합할 수 있다.
(실시형태 4)
또한, 본 실시형태에서는, 박막 트랜지스터와 동일 기판 위에 형성되는 단자부의 구성의 일례를 도 5a1, 도 5a2, 도 5b1, 및 도 5b2에 도시한다. 또한, 5a1, 도 5a2, 도 5b1, 및 도 5b2에 있어서, 도 4와 같은 개소에는 동일한 부호를 붙여 설명한다.
도 5a1, 및 도 5a2는, 게이트 배선 단자부의 단면도 및 상면도를 각각 도시한다. 도 5a1은 도 5a2 중의 C1-C2선을 따른 단면도에 상당한다. 도 5a1에 있어서, 절연층(428)과 보호 절연층(413)의 적층 위에 형성되는 도전층(415)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 5a1에 있어서, 단자부에서는 게이트 배선층(421c)과 같은 재료로 형성되는 제 1 단자(411)와 소스 배선층(422)과 같은 재료로 형성되는 접속 전극층(412)이 게이트 절연층(402)을 사이에 두고 중첩하고, 도전층(415)을 개재하여 도통된다. 또한, 도전층(415)은, 제 1 전극(457)과 같은 투광성을 갖는 재료, 같은 공정으로 형성할 수 있다.
또한, 도 5b1 및 도 5b2는 소스 배선 단자부의 단면도 및 상면도를 각각 도시한다. 또한, 도 5b1은 도 5b2 중의 C3-C4선을 따른 단면도에 상당한다. 도 5b1에 있어서, 절연층(428)과 보호 절연층(413)의 적층 위에 형성되는 도전층(418)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 5b1에 있어서, 단자부에서는 게이트 배선층(421c)과 같은 재료로 형성되는 전극층(416)이, 소스 배선과 전기적으로 접속되는 제 2 단자(414)의 하방에 게이트 절연층(402)을 사이에 두고 중첩한다. 전극층(416)은 제 2 단자(414)와 전기적으로 접속되지 않고, 전극층(416)을 제 2 단자(414)와 다른 전위, 예를 들어, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(414)는, 절연층(428) 및 보호 절연층(413)을 사이에 두고 도전층(418)과 전기적으로 접속된다. 또한, 도전층(418)은, 제 1 전극(457)과 같은 투광성을 갖는 재료, 같은 공정으로 형성할 수 있다.
게이트 배선, 소스 배선, 공통 전위선, 및 전원 공급선은 화소 밀도에 따라 복수 형성된다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자, 소스 배선과 같은 전위의 제 2 단자, 전원 공급선과 같은 전위의 제 3 단자, 공통 전위선과 같은 전위의 제 4 단자 등이 복수 나란히 배치된다. 각각의 단자의 개수는 각각 임의(任意)의 개수로 형성하면 좋고, 실시자(實施者)가 적절히 결정하면 좋다.
본 실시형태는, 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 2에 나타낸 도 3a 및 도 3c에 사용하는 발광 소자의 소자 구조의 일례에 대해서 설명한다.
도 6a에 도시하는 소자 구조는, 한 쌍의 전극(제 1 전극(1001), 제 2 전극(1002))간에 발광 영역을 포함하는 EL층(1003)이 끼워진 구조를 갖는다. 또한, 이하의 본 실시형태의 설명에 있어서는, 예로서 제 1 전극(1001)을 양극으로서 사용하고, 제 2 전극(1002)을 음극으로서 사용한다.
또한, EL층(1003)은 적어도 발광층을 포함하여 형성되면 좋고, 발광층 이외의 기능층을 포함하는 적층 구조이라도 좋다. 발광층 이외의 기능층으로서는, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 쌍극성(전자 및 정공의 수송성이 높은 물질)의 물질 등을 포함하는 층을 사용할 수 있다. 구체적으로는, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 기능층을 적절히 조합하여 사용할 수 있다.
도 6a에 도시하는 발광 소자는, 제 1 전극(1001)과 제 2 전극(1002)의 사이에 생긴 전위차에 의하여 전류가 흘러, EL층(1003)에 있어서 정공과 전자가 재결합하여 발광하는 것이다. 즉, EL층(1003)에 발광 영역이 형성되는 구성이 된다.
발광은, 제 1 전극(1001) 또는 제 2 전극(1002)의 어느 한쪽 또는 양쪽 모두를 통과하여 외부에 추출된다. 따라서, 제 1 전극(1001) 또는 제 2 전극(1002)의 어느 한쪽 또는 양쪽 모두는 투광성을 갖는 물질로 이루어진다.
또한, EL층은 도 6b에 도시하는 바와 같이, 제 1 전극(1001)과 제 2 전극(1002)의 사이에 복수 적층되어도 좋다. n(n은 2 이상의 자연수)층의 적층 구조를 갖는 경우에는, m번째의 EL층과 (m+1)번째의 EL층의 사이에는 각각 전하 발생층(1004)을 형성하는 것이 바람직하다. 또한, m은 자연수이고, 또 1 이상 (n-1) 이하이다.
전하 발생층(1004)은, 유기 화합물과 금속 산화물의 복합 재료, 금속 산화물, 유기 화합물과 알칼리 금속, 알칼리 토류 금속, 또는 이들의 화합물과의 복합 재료 외, 이들을 적절히 조합하여 형성할 수 있다. 유기 화합물과 금속 산화물의 복합 재료로서는, 예를 들어, 유기 화합물과 V2O5나 MoO3이나 WO3 등의 금속산화물을 포함한다. 유기 화합물로서는, 방향족 아민 화합물, 카르바졸 유도체, 방향족 탄화수소, 고분자 화합물(올리고머, 덴드리머, 폴리머 등) 등의 다양한 화합물을 사용할 수 있다. 또한, 유기 화합물로서는, 정공 수송성을 유기 화합물로서 정공 이동도가 10-6cm2/Vs 이상인 것을 사용하는 것이 바람직하다. 다만, 전자 수송성보다 정공 수송성이 높은 물질이라면, 이들 이외의 것을 사용하여도 좋다. 또한, 전하 발생층(1004)에 사용되는 이들 재료는 캐리어 주입성, 캐리어 수송성이 뛰어나기 때문에 발광 소자의 저전류 구동을 실현할 수 있다.
또한, 전하 발생층(1004)은, 유기 화합물과 금속산화물의 복합재료와 다른 재료를 조합하여 형성하여도 좋다. 예를 들어, 유기 화합물과 금속 산화물의 복합 재료를 함유하는 층과, 전자 공여성 물질 중에서 선택된 하나의 화합물과 전자 수송성이 높은 화합물을 함유하는 층을 조합하여 형성하여도 좋다. 또한, 유기 화합물과 금속 산화물의 복합 재료를 함유하는 층과, 투명 도전막을 조합하여 형성하여도 좋다.
이와 같은 구성을 갖는 발광 소자는, 에너지의 이동이나 소광(消光) 등의 문제가 쉽게 일어나지 않고, 재료의 선택의 여지가 넓어짐으로써 높은 발광 효율과 긴 수명의 양쪽 모두를 갖는 발광 소자로 하기 용이하다. 또한, 한쪽의 EL층에서 인광 발광을 얻고, 다른 쪽의 EL층에서 형광 발광을 얻기도 용이하다.
또한, 전하 발생층(1004)이란, 제 1 전극(1001)과 제 2 전극(1002)에 전압을 인가하였을 때 전하 발생층(1004)에 접하여 형성되는 한쪽의 EL층(1003)에 대하여 정공을 주입하는 기능을 갖고, 다른 쪽의 EL층(1003)에 전자를 주입하는 기능을 갖는다.
도 6b에 도시하는 발광 소자는, 발광층에 사용하는 발광 물질의 종류를 변화시킴으로써 다양한 발광색을 얻을 수 있다. 또한, 발광 물질로서, 발광색이 다른 복수의 발광 물질을 사용함으로써, 넓은 스펙트럼의 발광이나 백색 발광을 얻을 수도 있다.
도 6b에 도시하는 발광 소자를 사용하여 백색 발광을 얻는 경우, 복수의 발광층의 조합으로서는, 적색, 청색 및 녹색의 광을 포함하여 백색으로 발광하는 구성이라면 좋고, 예를 들어, 청색의 형광 재료를 발광 물질로서 포함하는 제 1 EL층과, 녹색과 적색의 인광 재료를 발광 물질로서 포함하는 제 2 EL층을 갖는 구성을 들 수 있다. 또한, 적색 발광을 나타내는 제 1 EL층과, 녹색 발광을 나타내는 제 2 EL층과, 청색의 발광을 나타내는 제 3 EL층을 갖는 구성으로 할 수도 있다. 또는, 보색(補色)의 관계인 광을 방출하는 발광층을 갖는 구성이라도 백색 발광을 얻을 수 있다. EL층이 2층 적층된 적층형 소자에 있어서, 제 1 EL층으로부터 얻어지는 발광의 발광색과 제 2 EL층으로부터 얻어지는 발광의 발광색을 보색의 관계로 하는 경우, 보색의 관계로서는 청색과 황색, 또는 청녹색과 적색 등을 들 수 있다.
또한, 상술한 적층형 소자의 구성에 있어서, 적층되는 EL층의 사이에 전하 발생층을 배치함으로써, 전류 밀도를 낮게 유지한 채, 고휘도 영역에서 장수명 소자를 실현할 수 있다. 또한, 전극 재료의 저항으로 인한 전압 강하를 작게 할 수 있으므로, 대면적에서 균일 발광할 수 있다.
본 실시형태는, 실시형태 1 내지 실시형태 4 중의 어느 하나와 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해서 도 7a 및 도 7b를 사용하여 설명한다. 도 7a는, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 씰재에 의하여 밀봉한 패널의 평면도이고, 도 7b는 도 7a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록, 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 갖고, 도 7b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 실시형태 1에서 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 구동 회로용의 박막 트랜지스터(4509)로서는, 실시형태 1에서 나타낸 박막 트랜지스터(450), 화소용 박막 트랜지스터(4510)로서는, 박막 트랜지스터(460)를 사용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는, n채널형 박막 트랜지스터이다.
절연층(4544) 위에 있어서, 구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4540)이 형성된다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 형성함으로써, BT 시험 전후에 있어서의 박막 트랜지스터(4509)의 임계값 전압의 변화량을 저감시킬 수 있다. 또한, 도전층(4540)은, 전위가 박막 트랜지스터(4509)의 게이트 전극층과 동일해도 좋고, 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4540)의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
박막 트랜지스터(4509)는, 채널 보호층으로서 기능하는 절연층(4541a)과, 산화물 반도체층의 적층의 주연부(측면을 포함한다)를 덮는 절연층(4541b)이 형성된다.
또한, 박막 트랜지스터(4510)는, 접속 전극층(4548)을 사이에 두고 제 1 전극(4517)과 전기적으로 접속된다. 또한, 박막 트랜지스터(4510)의 산화물 반도체층을 덮는 산화물 절연층(4542)이 형성된다.
산화물 절연층(4541a, 4541b, 4542)은, 실시형태 1에서 나타낸 산화물 절연층(426a, 426b)과 같은 재료 및 방법으로 형성하면 좋다. 또한, 산화물 절연층(4541a, 4541b, 4542)을 덮는 절연층(4544)이 형성된다. 절연층(4544)은, 실시형태 1에서 나타낸 절연층(428)과 같은 재료 및 방법에서 형성하면 좋다.
발광 소자(4511)의 발광 영역과 중첩하도록 컬러 필터층(4545)이 박막 트랜지스터(4510) 위에 형성된다.
또한, 컬러 필터층(4545)의 표면 요철을 저감하기 위해서 평탄화 절연막으로서 기능하는 오버 코트층(4543)으로 덮는 구성이 된다.
또한, 오버 코트층(4543) 위에 절연층(4546)이 형성된다. 절연층(4546)은 실시형태 1에서 나타낸 보호 절연층(413)과 같은 재료 및 방법으로 형성하면 좋다.
또한, 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은, 제 1 전극(4517), 전계 발광층(4512), 제 2 전극(4513)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히, 감광성의 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가져 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은, 이방성 도전막(4519)을 사이에 두고 FPC(4518a)가 갖는 단자와 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판에는, 제 2 기판은 투광성이 아니면 안된다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 이용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함한다), 위상차판(λ/4 판, λ/2 판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한 편광판 또는 원형 편광판에 반사 방지막을 형성해도 된다. 예를 들어, 표면에 요철에 의하여 반사광을 확산하고, 글래어를 저감할 수 있는 안티글래어 처리를 적용할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 신호선 구동 회로의 일부, 또는 주사선 구동 회로만, 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋고, 도 7a 및 도 7b의 구성에 한정되지 않는다.
상술한 공정에 의하여 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
(실시형태 7)
본 실시형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1에 따라 제작한다. 또한, 실시형태 1에 나타내는 박막 트랜지스터는, n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 9a에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302), 및 주사선 구동 회로(5303)로부터 연장되어 배치되어 있다. 또한, 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 상태로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.
도 9a에서는, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 개수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 형성한 경우의 배선을 연장시키는 것에 의한 접속부에서의 접속수를 줄일 수 있고, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는, 제 1 주사선 구동 회로(5302)에 대해서 일례로서 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 제 2 주사선 구동 회로(5303)에 대해서 일례로서 제 2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 한다), 주사선 구동 회로용 클록 신호(GCK2)를 공급한다. 신호선 구동 회로(5304)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 한다), 래치 신호(LAT)를 공급한다. 또한, 각 클록 신호는, 주기가 어긋난 복수의 클록 신호라도 좋고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되는 것이라도 좋다. 또한, 제 1 주사선 구동 회로(5302)와 제 2 주사선 구동 회로(5303)의 한쪽을 생략할 수 있다.
도 9b에서는, 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와 다른 기판에 형성하는 구성에 대해서 도시한다. 상기 구성에 의하여 단결정 반도체를 사용한 트랜지스터와 비교하면 전계 효과 이동도가 작은 박막 트랜지스터에 의하여 기판(5300)에 형성하는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 실시형태 1에 나타내는 박막 트랜지스터는, n채널형 TFT이다. 도 10a 및 도 10b에서는, n채널형 TFT로 구성하는 신호선 구동 회로의 구성, 동작에 대해서 일례를 도시하여 설명한다.
신호선 구동 회로는, 시프트 레지스터(5601), 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는, 복수의 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)(N은 자연수)를 갖는다. 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)는, 각각 복수의 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)(k는 자연수)를 갖는다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는, n채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대해서 스위칭 회로(5602_1)를 예로 하여 설명한다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 1 단자는, 각각 배선(5604_1) 내지 배선(5604_k)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 2 단자는, 각각 신호선(S1) 내지 신호선(Sk)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 게이트는, 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는, 배선(5605_1) 내지 배선(5605_N)에 순차로 H레벨(H신호, 고전원 전위 레벨이라고도 한다)의 신호를 출력하고, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)를 순차로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)과의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는지 아닌지를 제어하는 기능을 갖는다. 이와 같이, 스위칭 회로(5602_1)는, 셀렉터로서의 기능을 갖는다. 또한, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는, 각각 배선(5604_1) 내지 배선(5604_k)과의 신호선(S1) 내지 신호선(Sk)의 도통 상태를 제어하는 기능, 즉, 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는 기능을 갖는다. 이와 같이, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는, 각각 스위치로서의 기능을 갖는다.
또한, 배선(5604_1) 내지 배선(5604_k)에는, 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 10a의 신호선 구동 회로의 동작에 대해서 도 10b의 타이밍 차트를 참조하여 설명한다. 도 10b에는, 신호(Sout_1) 내지 신호(Sout_N), 및 신호(Vdata_1) 내지 신호(Vdata_k)의 일례를 도시한다. 신호(Sout_1) 내지 신호(Sout_N)는, 각각 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1) 내지 신호(Vdata_k)는, 각각 배선(5604_1) 내지 배선(5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1동작 기간은, 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은, 일례로서 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 기간 TN은 각각 선택된 행(行)에 속하는 화소에 비디오 신호용 데이트(DATA)를 기록하기 위한 기간이다.
또한, 본 실시형태의 도면 등에 있어서 도시하는 각 구성의 신호 파형의 왜곡 등은, 명료화를 위해 과장되어 표기되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는 것을 부기(附記)한다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는, H레벨의 신호를 배선(5605_1) 내지 배선(5605_N)에 순차로 출력한다. 예를 들어, 기간 T1에 있어서, 시프트 레지스터(5601)는, 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 온되기 때문에, 배선(5604_1) 내지 배선(5604_k)과, 신호선(S1) 내지 신호선(Sk)이 도통 상태가 된다. 이 때, 배선(5604_1) 내지 배선(5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)를 통하여 선택되는 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기록된다. 이와 같이, 기간 T1 내지 기간 TN에 있어서 선택된 행에 속하는 화소에 k열씩 순차로 비디오 신호용 데이터(DATA)가 기록된다.
상술한 바와 같이, 비디오 신호용 데이터(DATA)가 복수의 열(列)씩 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있고, 비디오 신호의 기록 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로부(5602)로서는, 실시형태 1, 실시형태 2, 실시형태 5, 및 실시형태 6에 나타내는 박막 트랜지스터로 구성되는 회로를 사용할 수 있다. 이 경우, 시프트 레지스터(5601)가 갖는 모든 트랜지스터의 극성을 n채널형, 또는 p채널형의 어느 한쪽의 극성만으로 구성할 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 사용하는 시프트 레지스트의 일 형태에 대해서 도 11a 내지 도 12b를 사용하여 설명한다.
또한, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터를 갖는다. 또한, 경우에 따라서는 레벨 시프터나 버퍼 등을 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON해야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로, 신호선 구동 회로의 시프트 레지스터에 대해서, 도 11a 내지 도 12b를 참조하여 설명한다. 시프트 레지스터는, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖는다(도 11a 참조). 도 11a에 도시하는 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)에는, 제 1 배선(11)으로부터 제 1 클록 신호(CK1), 제 2 배선(12)으로부터 제 2 클록 신호(CK2), 제 3 배선(13)으로부터 제 3 클록 신호(CK3), 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다. 또한, 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스(SP1)(제 1 스타트 펄스)가 입력된다. 또한, 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는, 1단 전단의 펄스 출력 회로(10_n-1)로부터의 신호(전단 신호(OUT(n-1))라고 한다)가 입력된다. 또한, 제 1 펄스 출력 회로(10_1)에서는, 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는, 2단 후단의 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호(OUT(n+2))라고 한다)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)), 다른 회로 등에 입력되는 제 2 출력 신호(OUT(1) 내지 OUT(N))가 출력된다. 다만, 도 11a에 도시하는 바와 같이, 시프트 레지스터의 최종단(最終段)의 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않기 때문에, 일례로서는, 별도 제 2 스타트 펄스(SP2), 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 좋다.
또한, 클록 신호(CK)는, 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 한다)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 순차로 1/4 주기분 지연한다. 본 실시형태에서는, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클록 신호는 입력되는 구동 회로에 따라, GCK, SCK라고 하는 경우도 있지만, 여기서는 CK로서 설명한다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은, 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는다(도 11b 참조). 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23)는, 제 1 배선(11) 내지 제 4 배선(14)의 어느 것과 전기적으로 접속된다. 예를 들어, 도 11a에 있어서, 제 1 펄스 출력 회로(10_1)는, 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속된다. 또한, 제 2 펄스 출력 회로(10_2)는, 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다.
제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 제 1 스타트 펄스 SP1이 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
또한, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)는, 3단자의 박막 트랜지스터(TFT: Thin Film Transistor라고도 한다) 외에, 상기 실시형태에서 설명한 4단자의 박막 트랜지스터를 사용할 수 있다. 도 11c에 상기 실시형태에서 설명한 4단자의 박막 트랜지스터(28)의 심벌(symbol)에 대해서 도시한다. 도 11c에 도시하는 박막 트랜지스터(28)의 심벌은, 상기 실시형태 1, 실시형태 2, 실시형태 5, 및 실시형태 6 중의 어느 하나에서 설명한 4단자의 박막 트랜지스터를 의미하고, 이하, 도면 등에서 사용한다. 또한, 본 명세서에 있어서 박막 트랜지스터가 반도체층을 사이에 두고 2개의 게이트 전극을 갖는 경우, 반도체층보다 하방에 있는 게이트 전극을 하방의 게이트 전극, 반도체층에 대해서 상방에 있는 게이트 전극을 상방의 게이트 전극이라고도 부른다. 박막 트랜지스터(28)는, 하방의 게이트 전극에 입력되는 제 1 제어 신호(G1) 및 상방의 게이트 전극에 입력되는 제 2 제어 신호(G2)에 의하여 In 단자와 Out 단자간의 전기적인 제어를 행할 수 있는 소자이다.
산화물 반도체를 박막 트랜지스터의 채널 형성 영역을 포함하는 반도체층에 사용한 경우, 제작 공정에 따라, 임계값 전압이 마이너스 측, 또는 플러스 측으로 시프트하는 경우가 있다. 따라서, 채널 형성 영역을 포함하는 반도체층에 산화물 반도체를 사용한 박막 트랜지스터에서는, 임계값 전압의 제어를 행할 수 있는 구성이 바람직하다. 도 11c에 도시하는 박막 트랜지스터(28)의 임계값 전압은, 박막 트랜지스터(28)의 채널 형성 영역의 상하에 게이트 절연막을 사이에 두고 게이트 전극을 형성하고, 상부 및/또는 하부의 게이트 전극의 전위를 제어함으로써 원하는 값으로 제어할 수 있다.
다음에, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서 도 11d에서 설명한다.
제 1 펄스 출력 회로(10_1)는 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)를 갖는다(도 11d 참조). 또한, 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)에 신호, 또는 전원 전위가 공급된다. 여기서, 도 11d의 각 전원선의 전원 전위의 대소 관계는, 제 1 전원 전위 VDD는 제 2 전원 전위 VCC 이상의 전위로 하고, 제 2 전원 전위 VCC는 제 3 전원 전위 VSS보다 큰 전위로 한다. 또한, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이지만, H레벨일 때에 VDD, L레벨일 때에 VSS로 한다. 또한, 전원선(51)의 전위 VDD를, 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계값의 시프트를 저감하고, 열화를 억제할 수 있다. 또한, 도 11d에 도시하는 바와 같이, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43) 중, 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)에는 도 11c에서 도시한 4단자의 박막 트랜지스터(28)를 사용하는 것이 바람직하다. 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)의 동작은, 소스 또는 드레인이 되는 전극의 한쪽이 접속된 노드의 전위를 게이트 전극의 제어 신호에 의하여 스위칭하는 것이 요구되는 트랜지스터이며, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠름으로써(온 전류의 상승이 급준(急峻)), 보다 펄스 출력 회로의 오동작을 저감할 수 있는 트랜지스터이다. 따라서, 도 11c에서 도시한 4단자의 박막 트랜지스터(28)를 사용함으로써 임계값 전압을 제어할 수 있고, 오동작이 보다 저감될 수 있는 펄스 출력 회로로 할 수 있다. 또한, 도 11d에서는, 제 1 제어 신호(G1) 및 제 2 제어 신호(G2)를 같은 제어 신호로 하지만, 상이한 제어 신호가 입력되는 구성으로 하여도 좋다.
도 11d에 있어서, 제 1 트랜지스터(31)는, 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 2 트랜지스터(32)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 3 트랜지스터(33)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 4 트랜지스터(34)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 5 트랜지스터(35)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 6 트랜지스터(36)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 5 입력 단자(25)에 전기적으로 접속된다. 제 7 트랜지스터(37)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 3 입력 단자(23)에 전기적으로 접속된다. 제 8 트랜지스터(38)는, 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 2 입력 단자(22)에 전기적으로 접속된다. 제 9 트랜지스터(39)는, 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 전원선(52)에 전기적으로 접속된다. 제 10 트랜지스터(40)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속된다. 제 11 트랜지스터(41)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 12 트랜지스터(42)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다. 제 13 트랜지스터(43)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다.
도 11d에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 개소를 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다.
도 12a에 도 11d에서 도시한 펄스 출력 회로를 제 1 펄스 출력 회로(10_1)에 적용한 경우에 제 1 입력 단자(21) 내지 제 5 입력 단자(25)와 제 1 출력 단자(26) 및 제 2 출력 단자(27)에 입력 또는 출력되는 신호를 도시한다.
구체적으로는, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
또한, 박막 트랜지스터는, 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역의 사이에 채널 영역을 갖고, 드레인 영역과 채널 영역과 소스 영역을 개재하여 전류를 흘릴 수 있다. 여기서, 소스와 드레인은, 박막 트랜지스터의 구조나 동작 조건 등에 따라 변화하기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기 어렵다. 그래서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각 제 1 단자, 제 2 단자라고 표기한다.
또한, 도 11d, 도 12a에 있어서, 노드 A를 부유 상태로 함으로써 부트스트랩 동작을 행하기 위한 용량 소자를 별도 형성하여도 좋다. 또한, 노드 B의 전위를 유지하기 위해서 한쪽의 전극을 노드 B에 전기적으로 접속한 용량 소자를 별도 형성하여도 좋다.
여기서, 도 12a에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대해서 도 12b에 도시한다. 또한, 시프트 레지스터가 주사선 구동 회로인 경우, 도 12b 중의 기간(61)은 수직 귀선(歸線) 기간이고, 기간(62)은, 게이트 선택 기간에 상당한다.
또한, 도 12a에 도시하는 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트스트랩 동작의 전후에 있어서, 이하와 같은 이점이 있다.
게이트 전극에 제 2 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의하여 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해 가, 제 1 전원 전위 VDD보다 크게 된다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자 측, 즉 전원선(51) 측으로 스위칭한다. 따라서, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인 사이 양쪽 모두에, 큰 바이어스 전압이 인가되기 때문에 큰 스트레스가 가해져, 트랜지스터의 열화의 요인이 될 수 있다. 그래서, 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성함으로써, 부트스트랩 동작에 의해, 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승을 일으키지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 형성함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제 9 트랜지스터(39)를 형성하는 개소에 대해서는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트의 사이에 제 1 단자와 제 2 단자를 개재하여 접속되도록 형성하는 구성이라면 좋다. 또한, 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제 9 트랜지스터(39)를 생략하여도 좋고, 트랜지스터 수를 삭감하는 것이 이점이다.
또한, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)의 반도체층으로서, 산화물 반도체를 사용함으로써, 박막 트랜지스터의 오프 전류를 저감하고, 온 전류 및 전계 효과 이동도를 높일 수 있는 것과 함께, 열화의 정도를 저감할 수 있기 때문에, 회로 내의 오동작을 저감할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터, 아모퍼스 실리콘을 사용한 트랜지스터와 비교하여 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. 따라서, 제 2 전원 전위 VCC를 공급하는 전원선에 제 1 전원 전위 VDD를 공급하여도 같은 동작을 얻을 수 있고, 또 회로간을 리드(lead)하는 전원선의 수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
또한, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호는, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호가 되도록 결선(結線) 관계를 바꾸어도 같은 작용을 행한다. 또한, 도 12a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38) 양쪽 모두가 온 상태로부터, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 온 상태, 다음에 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하됨으로써 생기는 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 생긴다. 한편, 도 12a에 도시하는 시프트 레지스터를 도 12b의 기간과 같이, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두가 온 상태로부터 제 7 트랜지스터(37)가 온 상태, 제 8 트랜지스터(38)가 오프 상태, 다음에, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하되는 것에 기인하여 생기는 노드 B의 전위의 저하를 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회까지 저감할 수 있다. 따라서, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)로부터 클록 신호가 공급되고, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)로부터 클록 신호가 공급되는 결선(結線) 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되어 노이즈를 저감시킬 수 있기 때문이다.
이와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
(실시형태 8)
본 실시형태에서는, 박막 트랜지스터의 제작 공정의 일부가 실시형태 1과 다른 예를 도 8a 내지 도 8e에 도시한다. 도 8a 내지 도 8e는, 도 1a 내지 도 1e와 공정이 일부 다르지만, 그 이외는 동일하기 때문에, 동일한 개소에는 같은 부호를 붙이고, 동일한 개소의 자세한 설명은 생략한다.
우선, 실시형태 1에 따라, 기판 위에 2종류의 게이트 전극층과, 게이트 절연층(402)을 형성하고, 한쪽의 게이트 전극층과 게이트 절연층을 사이에 두고 일부 중첩하는 소스 전극층(455a) 및 드레인 전극층(455b)을 형성한다. 그리고, 게이트 절연층(402), 소스 전극층(455a) 및 드레인 전극층(455b) 위에 산화물 반도체막의 형성을 행한다.
다음에, 산화물 반도체막의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상의 기판의 변형점 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면, 열 처리 시간은 1시간 이하로 좋지만, 425℃ 미만이면 가열 처리 시간은 1시간보다 긴 시간으로 행한다. 여기서는, 가열 처리 장치의 하나인 전기노에 기판을 도입하여 산화물 반도체막에 대해서 질소 분위기하에 있어서 가열 처리를 행한 후, 대기에 노출시키지 않고, 산화물 반도체막에의 물이나 수소 등의 불순물의 재혼입을 방지하고, 산화물 반도체막을 얻는다. 그 후, 같은 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입하여 냉각을 행한다. 산소 가스 또는 N2O 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 행하는 제 1 가열 처리 후에 200℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하의 온도에서 산소 가스 또는 N2O 가스 분위기하에서의 가열 처리를 행하여도 좋다.
상술한 공정을 거쳐 산화물 반도체막 전체를 산소 과잉의 상태로 함으로써, 고저항화, 즉 I형화시킨다. 또한, 본 실시형태에서는, 산화물 반도체막 형성 직후에 탈수화 또는 탈수소화를 행하는 제 1 가열 처리를 행하는 예를 나타내지만, 특히 한정되지 않고, 산화물 반도체막 형성 후의 공정이라면 좋다.
다음에, 포토리소그래피 공정에 의하여 산화물 반도체막 및 게이트 절연층(402)을 선택적으로 에칭하여 게이트 전극층(421b)에 도달하는 콘택트 홀을 형성한다. 산화물 반도체막 위에 레지스트를 형성함으로써, 게이트 절연층(402)과 산화물 반도체막의 계면의 오염을 방지할 수 있다. 그리고, 레지스트 마스크를 제거한 상태를 도 8a에 도시한다.
다음에, 레지스트 마스크를 제거한 후, 레지스트 마스크를 다시 형성하고, 산화물 반도체막을 선택적으로 에칭하여 섬 형상의 산화물 반도체층으로 가공한다. 그리고, 레지스트 마스크를 제거하여 게이트 절연층(402) 위에 산화물 반도체층(404, 405)을 얻는다(도 8b 참조).
다음에, 게이트 절연층(402), 및 산화물 반도체층(404, 405) 위에 스퍼터링법에 의하여 산화물 절연막을 형성한 후, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 산화물 절연층(426a, 426b)을 형성하고, 그 후 레지스트 마스크를 제거한다. 이 단계에서, 산화물 반도체층은, 산화물 절연층과 접하는 영역이 형성되고, 이 영역 중 게이트 전극층과 게이트 절연층과 산화물 절연층(426a)에 중첩되는 영역이 채널 형성 영역이 된다. 또한, 산화물 반도체층의 주연(周緣) 및 측면을 덮는 산화물 절연층(426b)과 중첩하는 영역도 형성된다. 또한, 이 포토리소그래피 공정에 의하여 게이트 절연층(421b)에 도달하는 콘택트 홀의 형성과, 드레인 전극층(455b)에 도달하는 콘택트 홀의 형성도 행한다(도 8c 참조).
산화물 절연막은, 수분, 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 블로킹하는 무기 절연막을 사용하고, 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
다음에, 게이트 절연층(402), 산화물 절연층(426a, 426b), 및 산화물 반도체층 위에 산화물 도전막과 금속 도전막의 적층을 형성한다. 스퍼터링법을 사용하면, 산화물 도전막과 금속 도전막의 적층을 대기에 노출시키지 않고 연속적으로 성막할 수 있다.
산화물 도전막으로서는, 산화아연을 성분으로 하여 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 이와 같은 산화물 도전막으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 들 수 있다. 본 실시형태에서는, 산화아연막을 사용한다.
또한, 금속 도전막으로서는, Ti, Mo, W, Al, Cr, Cu, Ta 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금 등을 사용한다. 또한, 상술한 원소를 포함하는 단층에 한정되지 않고, 2층 이상의 적층을 사용할 수 있다. 본 실시형태에서는, 몰리브덴막과 알루미늄막과 몰리브덴막을 적층한 3층 적층막을 사용한다.
다음에, 레지스트 마스크를 형성하고, 금속 도전막을 선택적으로 에칭하여 소스 전극층(445a), 드레인 전극층(445b), 접속 전극층(449), 및 접속 전극층(442)을 형성한 후, 레지스트 마스크를 제거한다. 또한, 레지스트 마스크를 제거하기 위해서 사용되는 레지스트 박리액은, 알칼리성 용액이며, 레지스트 박리액을 사용하는 경우는, 소스 전극층(445a), 드레인 전극층(445b), 접속 전극층(449), 및 접속 전극층(442)을 마스크로 하여 산화아연막도 선택적으로 에칭된다. 소스 전극층(445a) 아래에 접하여 산화물 도전층(446a)이 형성되고, 드레인 전극층(445b) 아래에 접하여 산화물 도전층(446b)이 형성된다. 소스 전극층(445a)과 산화물 반도체층의 사이에 산화물 도전층(446a)을 형성함으로써 접촉 저항을 내리고, 저저항화를 도모할 수 있고, 고속 동작을 행할 수 있는 박막 트랜지스터를 실현할 수 있다. 소스 전극층(445a)과 산화물 반도체층의 사이에 형성되는 산화물 도전층(446a)은, 소스 영역으로서 기능하고, 드레인 전극층(445b)과 산화물 반도체층의 사이에 형성되는 산화물 도전층(446b)은 드레인 영역으로서 기능하기 때문에, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해서 유효하다. 또한, 몰리브덴막과 산화물 반도체층이 직접 접하는 경우, 접촉 저항이 높게 될 문제가 있다. 이것은, Ti와 비교하여 Mo는 산화하기 어렵기 때문에, 산화물 반도체층에서 산소를 뽑은 작용이 약하여 Mo와 산화물 반도체층의 접촉 계면이 n형화하지 않기 때문이다. 그러나, 이와 같은 경우라도, 산화물 반도체층과 소스 전극층의 사이에 산화물 도전층(446a)을 사이에 두고, 산화물 반도체층과 드레인 전극층의 사이에 산화물 도전층(446b)을 사이에 둠으로써, 접촉 저항을 저감할 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
또한, 같은 공정에서 접속 전극층(449) 아래에 접하여 산화물 도전층(448)이 형성되고, 접속 전극층(442) 아래에 접하여 산화물 도전층(447)이 형성된다(도 8d 참조). 접속 전극층(449)과 게이트 전극층(421b)의 사이에 산화물 도전층(448)을 형성함으로써, 버퍼가 되기 때문에 바람직하고, 또한, 금속과 함께 절연성의 산화물을 형성하지 않기 때문에 바람직하다.
또한, 산화물 반도체층과 산화물 도전층은 에칭 속도에 차이가 있기 때문에, 산화물 반도체층 위에 접하는 산화물 도전층은 에칭의 시간을 제어함으로써 제거할 수 있다.
또한, 금속 도전막을 선택적으로 에칭한 후, 산소 애싱 처리로 레지스트 마스크를 제거하여 산화아연막을 잔존시킨 후, 소스 전극층(445a), 드레인 전극층(445b), 접속 전극층(449), 및 접속 전극층(442)을 마스크로 하여 산화아연막을 선택적으로 에칭하여도 좋다.
또한, 금속 도전막을 선택적으로 에칭한 후, 제 1 가열 처리를 행하는 경우, 산화물 도전층(446a, 446b, 447, 448)에 산화실리콘과 같은 결정화 저해 물질이 포함되지 않는 한, 산화물 도전층(446a, 446b, 447, 448)은 결정화한다. 한편, 제 1 가열 처리에 의하여 산화물 반도체층은 결정화하지 않고, 계속해서 비정질 구조이다. 산화물 도전층의 결정은, 하지(下地)면에 대해서 기둥 형상으로 성장한다. 결과적으로, 소스 전극 및 드레인 전극을 형성하기 위해서 산화물 도전층의 상층의 금속막을 에칭하는 경우, 하층의 산화물 도전층에 언더컷(undercut)이 형성되는 것을 방지할 수 있다.
다음에, 박막 트랜지스터의 전기적 특성의 편차를 경감하기 위해서, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 또한, 제 2 가열 처리에 의하여 산화물 반도체층 중으로의 산소의 확산이 행해진다. 산화물 반도체층 중에의 산소의 확산에 의하여 채널 형성 영역을 고저항화(I형화)를 도모할 수 있다. 따라서, 노멀리 오프가 되는 박막 트랜지스터를 얻을 수 있다. 또한, 제 2 가열 처리에 의하여 산화물 도전층(446a, 446b, 447, 448)을 결정화시켜, 도전성을 향상시킬 수도 있다.
다음에, 산화물 절연층(426a, 426b), 소스 전극층(445a), 드레인 전극층(445b) 위에 절연층(428)을 형성한다(도 8e 참조).
상술한 공정에 의하여 동일 기판 위에 박막 트랜지스터(440)와 박막 트랜지스터(460)를 제작할 수 있다.
구동 회로에 배치되는 박막 트랜지스터(440)는 절연 표면을 갖는 기판(400) 위에 게이트 전극층(421a), 게이트 절연층(402), 적어도 채널 형성 영역(443), 고저항 소스 영역(444a), 및 고저항 드레인 영역(444b)을 갖는 산화물 반도체층, 산화물 도전층(446a, 446b), 소스 전극층(445a) 및 드레인 전극층(445b)을 포함한다. 또한, 채널 형성 영역(443)에 접하는 산화물 절연층(426a)이 형성된다. 또한, 소스 전극층(445a) 및 드레인 전극층(445b) 위에는 절연층(428)이 형성된다.
고저항 소스 영역(444a)과 소스 전극층(445a)의 사이에는 소스 영역으로서 기능하는 산화물 도전층(446a)이 형성되고, 고저항 드레인 영역(444b)과 드레인 전극층(445b)의 사이에는 드레인 영역으로서 기능하는 산화물 도전층(446b)이 형성되고, 접촉 저항의 저감을 도모한다.
또한, 산화물 절연층(426b)과 중첩하는 산화물 반도체층의 제 1 영역(444c), 제 2 영역(444d)은, 채널 형성 영역(443)과 같은 산소 과잉의 상태이며, 리크 전류의 저감이나 기생 용량을 저감하는 역할도 달성한다. 또한, 절연층(428)과 접하는 산화물 반도체층의 제 3 영역(444e)은, 채널 형성 영역(443)과 고저항 소스 영역(444a)의 사이에 형성된다. 또한, 절연층(428)과 접하는 산화물 반도체층의 제 4 영역(444f)은, 채널 형성 영역(443)과 고저항 드레인 영역(444b)의 사이에 형성된다. 절연층(428)과 접하는 산화물 반도체층의 제 3 영역(444e), 및 제 4 영역(444f)은, 오프 전류의 저감을 도모할 수 있다.
본 실시형태는, 실시형태 1 내지 실시형태 7 중의 어느 하나와 자유롭게 조합할 수 있다.
(실시형태 9)
본 명세서에 개시하는 발광 장치는, 다양한 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 13a는, 휴대 전화기(1100)의 일례를 도시한다. 휴대 전화기(1100)는, 케이스(1101)에 조립된 표시부(1102) 외에 조작 버튼(1103), 외부 접속 포트(1104), 스피커(1105), 마이크(1106) 등을 구비한다.
도 13a에 도시하는 휴대 전화기(1100)는 표시부(1102)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 조작은 표시부(1102)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1102)의 화면은 주로 3개의 모드가 있다. 제 1 모드는, 화상의 표시를 주로 하는 표시 모드이며, 제 2 모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우에는, 표시부(1102)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 실시하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1100) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(1100)의 방향(세로 또는 가로)을 판단하여 표시부(1102)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1102)를 터치함으로써, 또는 케이스(1101)의 조작 버튼(1103)을 조작함으로써 행해진다. 또한, 표시부(1102)에 표시되는 화상의 종류에 따라 전환할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1102)의 광 센서로 검출되는 신호를 검지하여, 표시부(1102)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1102)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1102)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수 있다.
표시부(1102)에는, 실시형태 1에 나타내는 박막 트랜지스터(460)를 복수 배치하지만, 박막 트랜지스터(460)는 투광성을 갖기 때문에, 표시부(1102)에 광 센서를 설치하는 경우에는 입사광을 박막 트랜지스터(460)가 방해(妨害)하지 않기 때문에, 유효하다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하는 경우에 있어서도 박막 트랜지스터(460)가 차광하지 않기 때문에, 바람직하다.
도 13b도 휴대 전화기의 일례이다. 도 13b를 일례로 한 휴대형 정보 단말은, 복수의 기능을 구비할 수 있다. 예를 들어, 전화 기능에 더하여 컴퓨터를 내장하고, 다양한 데이터 처리 기능을 구비할 수도 있다.
도 13b에 도시하는 휴대형 정보 단말은, 케이스(1800) 및 케이스(1801)의 두 개의 케이스로 구성된다. 케이스(1800)에는, 표시 패널(1802), 스피커(1803), 마이크로폰(1804), 조작 키(1805), 포인팅 디바이스(1806), 카메라용 렌즈(1807), 외부 접속 단자(1808) 등을 구비하고, 케이스(1801)에는 키보드(1810), 외부 메모리 슬롯(1811) 등을 구비한다. 또한, 안테나는 케이스(1801)의 내부에 조립된다.
또한, 표시 패널(1802)은, 터치 패널을 구비하고, 도 13b에는 영상 표시되는 복수의 조작 키(1805)를 점선으로 도시한다.
또한, 상기 구성에 더하여 비접촉 IC칩, 소형 기록 장치 등을 조립하여도 좋다.
발광 장치는, 표시 패널(1802)에 사용할 수 있고, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(1802)과 동일 면 위에 카메라용 렌즈(1807)를 구비하기 때문에, 영상 전화를 할 수 있다. 스피커(1803) 및 마이크로폰(1804)은 음성 통화에 한정하지 않고, 영상 전화, 녹음, 재생 등을 할 수 있다. 또한, 케이스(1800)와 케이스(1801)는 슬라이드됨으로써 도 13b에 도시하는 바와 같이 전개하는 상태로부터 중첩하는 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다.
외부 접속 단자(1808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(1811)에 기록 매체를 삽입하고, 더욱 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 14a는 텔레비전 장치(9600)의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 조립된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
표시부(9603)에는, 실시형태 1에 나타내는 박막 트랜지스터(460)를 복수 배치하기 때문에, 발광 장치가 특히 하면 사출형의 경우에 개구율을 높게 할 수 있다.
도 14b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
표시부(9703)에는, 실시형태 1에 나타내는 박막 트랜지스터(460)를 복수 배치하기 위해서 발광 장치가 특히 하면 사출형의 경우에 개구율을 높게 할 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 조립되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여, 표시시키는 구성으로 할 수도 있다.
도 15는 휴대형 게임기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의하여 개폐할 수 있도록 연결되어 있다. 케이스(9881)에는, 표시부(9882)가 조립되고, 케이스(9891)에는 표시부(9883)가 조립되어 있다.
표시부(9893)에는, 실시형태 1에 나타내는 박막 트랜지스터(460)를 복수 배치하기 때문에, 발광 장치가 특히 하면 사출형의 경우에 개구율을 높게 할 수 있다.
또한, 도 15에 도시하는 휴대형 게임기는, 그 이외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 구비한다. 물론, 휴대용 게임기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 박막 트랜지스터를 구비한 구성이라면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 15에 도시된 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 15에 도시하는 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
도 16은, 상기 실시형태를 적용하여 형성되는 발광 장치를, 실내의 조명 장치(3001)로서 사용한 예이다. 실시형태 2에서 나타낸 발광 장치는 대면적화할 수 있기 때문에, 대면적의 조명 장치로서 사용할 수 있다. 또한, 상기 실시형태 2에서 나타낸 발광 장치는, 탁상(卓上) 조명 기구(3000)로서 사용할 수도 있다. 또한, 조명 기구에는 천정 고정형 조명 기구, 탁상 조명 기구 외에도 벽걸이형의 조명 기구, 차내(車內)용 조명, 유도등(誘導燈) 등도 포함된다.
상술한 바와 같이, 실시형태 2, 및 실시형태 3에서 나타낸 발광 장치는, 상기와 같은 다양한 전자 기기의 표시 패널에 배치할 수 있다. 박막 트랜지스터(450)를 구동 회로로서 사용하고, 박막 트랜지스터(460)를 표시 패널의 스위칭 소자로서 사용함으로써, 발광 장치가 특히 하면 사출형의 경우에 높은 개구율을 갖는 표시부를 구비한 신뢰성이 높은 전자 기기를 제공할 수 있다.
400: 기판 402: 게이트 절연층
413: 보호 절연층 417: 도전층
421b: 게이트 전극층 421c: 게이트 배선층
422: 소스 배선층 423: 채널 형성 영역
424a: 고저항 소스 영역 424b: 고저항 드레인 영역
424c: 제 1 영역 424d: 제 2 영역
424e: 제 3 영역 424f: 제 4 영역
425a: 소스 전극층 425b: 드레인 전극층
426a: 산화물 절연층 426b: 산화물 절연층
428: 절연층 429: 접속 전극층
430: 용량 배선층 431: 용량 전극층
450: 박막 트랜지스터 451a: 게이트 전극층
451b: 게이트 전극층 452: 접속 전극층
454: 산화물 반도체층 455a: 소스 전극층
455b: 드레인 전극층 456: 컬러 필터층
457: 제 1 전극 458: 오버 코트층
459: 격벽 460: 박막 트랜지스터
413: 보호 절연층 417: 도전층
421b: 게이트 전극층 421c: 게이트 배선층
422: 소스 배선층 423: 채널 형성 영역
424a: 고저항 소스 영역 424b: 고저항 드레인 영역
424c: 제 1 영역 424d: 제 2 영역
424e: 제 3 영역 424f: 제 4 영역
425a: 소스 전극층 425b: 드레인 전극층
426a: 산화물 절연층 426b: 산화물 절연층
428: 절연층 429: 접속 전극층
430: 용량 배선층 431: 용량 전극층
450: 박막 트랜지스터 451a: 게이트 전극층
451b: 게이트 전극층 452: 접속 전극층
454: 산화물 반도체층 455a: 소스 전극층
455b: 드레인 전극층 456: 컬러 필터층
457: 제 1 전극 458: 오버 코트층
459: 격벽 460: 박막 트랜지스터
Claims (5)
- 발광 장치에 있어서:
기판 위의 화소부와 상기 화소부 외부의 회로로서, 상기 회로는 제 1 트랜지스터를 포함하고, 상기 화소부는 제 2 트랜지스터를 포함하는, 상기 화소부 및 상기 회로와;
상기 제 1 트랜지스터로서:
제 1 게이트 전극과;
상기 제 1 게이트 전극 위에 있고 상기 제 1 게이트 전극과 중첩하는 제 1 산화물 반도체층과;
상기 제 1 산화물 반도체층과 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함하는, 상기 제 1 트랜지스터와;
상기 제 2 트랜지스터로서:
제 2 게이트 전극과;
상기 제 2 게이트 전극 위에 있고, 상기 제 2 게이트 전극과 중첩하는 제 2 산화물 반도체층과;
상기 제 1 산화물 반도체층과 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극을 포함하는, 상기 제 2 트랜지스터와;
상기 제 2 트랜지스터 위의 절연층과;
상기 절연층과 접하는 컬러 필터로서, 상기 컬러 필터는 적색 필터, 녹색 필터, 또는 청색 필터인, 상기 컬러 필터와;
상기 컬러 필터 위의 발광층을 포함하고,
상기 제 1 산화물 반도체층의 두께는 상기 제 2 산화물 반도체층의 두께와 동일하고,
상기 제 1 게이트 전극은 Al, Cr, Ta, Ti, Mo, 또는 W을 포함하고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극 각각은 Al, Cr, Ta, Ti, Mo, W 또는 Cu를 포함하고,
상기 제 2 게이트 전극, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극 각각은 투광성을 갖는, 발광 장치. - 제 1 항에 있어서,
상기 발광층을 갖는 발광 소자를 더 포함하고,
상기 발광 소자는 백색광을 방출하는, 발광 장치. - 발광 장치에 있어서:
기판 위의 화소부와 상기 화소부 외부의 회로로서, 상기 회로는 제 1 트랜지스터를 포함하고, 상기 화소부는 제 2 트랜지스터를 포함하는, 상기 화소부 및 상기 회로와;
상기 제 1 트랜지스터로서:
제 1 게이트 전극과;
상기 제 1 게이트 전극 위에 있고 상기 제 1 게이트 전극과 중첩하는 제 1 산화물 반도체층과;
상기 제 1 산화물 반도체층과 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함하는, 상기 제 1 트랜지스터와;
상기 제 2 트랜지스터로서:
제 2 게이트 전극과;
상기 제 2 게이트 전극 위에 있고, 상기 제 2 게이트 전극과 중첩하는 제 2 산화물 반도체층과;
상기 제 1 산화물 반도체층과 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극을 포함하는, 상기 제 2 트랜지스터와;
상기 제 2 산화물 반도체층 위의 제 1 절연층으로서, 상기 제 1 절연층은 제 1 영역 및 제 2 영역을 포함하는, 상기 제 1 절연층과;
상기 제 2 트랜지스터 위의 제 2 절연층과;
상기 제 2 절연층과 접하는 컬러 필터로서, 상기 컬러 필터는 적색 필터, 녹색 필터, 또는 청색 필터인, 상기 컬러 필터와;
상기 컬러 필터 위의 발광층을 포함하고,
상기 제 1 영역은 상기 제 2 산화물 반도체층의 채널 형성 영역과 접하고, 상기 제 2 영역은 상기 제 2 산화물 반도체층의 단부와 접하고,
상기 제 1 산화물 반도체층의 두께는 상기 제 2 산화물 반도체층의 두께와 동일하고,
상기 제 1 게이트 전극은 Al, Cr, Ta, Ti, Mo, 또는 W을 포함하고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극 각각은 Al, Cr, Ta, Ti, Mo, W 또는 Cu를 포함하고,
상기 제 2 게이트 전극, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극 각각은 투광성을 갖는, 발광 장치. - 제 3 항에 있어서,
상기 제 2 산화물 반도체층은 제 3 영역, 제 4 영역, 및 제 5 영역을 포함하고,
상기 제 3 영역은 상기 제 1 영역과 중첩하고, 상기 제 4 영역은 상기 제 2 영역과 중첩하고,
상기 제 5 영역은 상기 제 3 영역과 상기 제 4 영역 사이에 있고,
상기 제 5 영역의 저항은 상기 제 3 영역의 저항보다 낮고,
상기 제 5 영역의 저항은 상기 제 4 영역의 저항보다 낮은, 발광 장치. - 제 3 항에 있어서,
상기 발광층을 갖는 발광 소자를 더 포함하고,
상기 발광 소자는 백색광을 발광하는, 발광 장치.
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