KR20160087918A - 표시 장치 - Google Patents

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？페이 야마자키
켄고 아키모토
시게키 코모리
히데키 우오치
토모야 후타무라
타카히로 카사하라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

보호 회로는, 게이트 전극, 게이트 전극을 피복하는 게이트 절연층, 게이트 절연층 위에서 단부들이 게이트 전극과 중첩하고 제 2 산화물 반도체층과 도전층이 적층되는 한 쌍의 제 1 및 제 2 배선층들, 및 적어도 게이트 전극과 중첩하고 게이트 절연층, 제 1 배선층 및 제 2 배선층에 있어서의 도전층의 측면부들 및 상면부들의 일부와 제 2 산화물 반도체층의 측면부들과 접하는 제 1 산화물 반도체층을 포함하는 비선형 소자를 포함한다. 게이트 절연층 위에는, 상이한 속성들을 갖는 산화물 반도체층들이 서로 접합되어, 쇼트키 접합에 비해 안정된 동작이 수행될 수 있다. 따라서, 접합 누설이 감소될 수 있고, 비선형 소자의 특성들이 향상될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 산화물 반도체를 포함하는 표시 장치에 관한 것이다.
일반적으로, 액정 표시 장치로 알려져 있는 것과 같이, 유리 기판과 같은 평판 위에 형성된 박막 트랜지스터는 비정질 실리콘 또는 다결정 실리콘을 사용하여 제조된다. 비정질 실리콘을 사용하여 제조된 박막 트랜지스터는 전계 효과 이동도가 낮지만, 이러한 트랜지스터는 큰 면적을 갖는 유리 기판 위에 형성될 수 있다. 한편, 다결정 실리콘을 사용하여 제조된 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐링(laser annealing)과 같은 결정화 단계가 필요하고 이러한 트랜지스터는 큰 유리 기판에 대해 항상 적합하지는 않다.
상기 관점에서, 박막 트랜지스터가 산화물 반도체를 사용하여 제조되고, 이러한 트랜지스터가 전자 장치 또는 광학 장치에 적용되는 기술이 주목받고 있다. 예를 들어, 특허 문헌 1 및 특허 문헌 2는, 산화물 반도체막으로서 산화아연(ZnO) 또는 In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터가 제조되고 이러한 트랜지스터가 스위칭 소자 또는 화상 표시 장치 등에 사용되는 기술을 개시하고 있다.
일본 공개 특허 출원 제 2007-123861 호 일본 공개 특허 출원 제 2007-96055 호
산화물 반도체를 사용하여 채널 형성 영역이 형성되는 박막 트랜지스터는 다음과 같은 특징들을 갖는다. 비정질 실리콘을 포함하는 박막 트랜지스터보다 동작 속도가 높고, 다결정 실리콘을 포함하는 박막 트랜지스터보다 제조 처리가 간단하다. 즉, 산화물 반도체를 사용하면 300℃ 이하의 저온에서도 전계 효과 이동도가 높은 박막 트랜지스터를 제조하는 것을 가능하게 한다.
동작 특성들이 우수하고 저온들에서 제조할 수 있는 산화물 반도체를 포함하는 표시 장치의 특징들의 이점을 이용하기 위해서, 적절한 구조들을 갖는 보호 회로 등이 필요하다. 또한, 산화물 반도체를 포함하는 표시 장치의 신뢰성을 보장하는 것이 중요하다.
본 발명의 실시예의 목적은 보호 회로로서 적합한 구조를 제공하는 것이다.
산화물 반도체 외에, 절연막 및 도전막을 적층하여 제조된 다양한 목적들을 위한 표시 장치에 있어서, 본 발명의 실시예의 목적은 박막의 박리로 인한 결함을 방지하는 것이다.
본 발명의 실시예는 산화물 반도체를 포함하는 비선형 소자를 사용하여 보호 회로가 형성되는 표시 장치이다. 이 비선형 소자는 산소 함유량들이 상이한 산화물 반도체들의 조합을 포함한다.
본 발명의 예시적인 실시예는, 절연 표면을 갖는 기판 위에 서로 교차하도록 제공되는 주사선들 및 신호선들, 화소 전극들이 매트릭스형으로 배열되는 화소부, 및 화소부 밖의 영역에 산화물 반도체로 형성되는 비선형 소자를 포함하는 표시 장치이다. 화소부는 채널 형성 영역이 제 1 산화물 반도체층에 형성되는 박막 트랜지스터를 포함한다. 화소부의 박막 트랜지스터는, 주사선에 접속되는 게이트 전극, 신호선에 접속되고 제 1 산화물 반도체층과 접하는 제 1 배선층, 및 화소 전극에 접속되고 제 1 산화물 반도체층과 접하는 제 2 배선층을 포함한다. 또한, 기판의 주변에 배치된 신호 입력 단자 및 화소부 사이에 비선형 소자가 제공된다. 비선형 소자는, 게이트 전극; 게이트 전극을 피복하는 게이트 절연층; 각각 도전층 및 제 2 산화물 반도체층을 적층하여 형성되고, 그 단부들이 게이트 절연층 위에서 게이트 전극과 중첩하는 한 쌍의 제 1 배선층 및 제 2 배선층; 및 적어도 게이트 전극과 중첩하고, 게이트 절연층, 제 1 배선층 및 제 2 배선층에서의 도전층의 측면부들 및 상면부들의 일부 및 제 2 산화물 반도체층의 측면부들과 접하는 제 1 산화물 반도체층을 포함한다. 비선형 소자의 게이트 전극은 주사선 또는 신호선에 접속되고, 비선형 소자의 제 1 배선층 또는 제 2 배선층은 제 3 배선층을 통해 게이트 전극에 접속되어, 게이트 전극의 전위가 제 1 배선층 또는 제 2 배선층에 인가되도록 한다.
본 발명의 예시적인 실시예는, 절연 표면을 갖는 기판 위에 서로 교차하도록 제공되는 주사선들 및 신호선들, 매트릭스형으로 배열된 화소 전극들을 포함하는 화소부, 및 화소부 밖의 영역에 있는 보호 회로를 포함하는 표시 장치이다. 화소부는 채널 형성 영역이 제 1 산화물 반도체층에 형성되는 박막 트랜지스터를 포함한다. 화소부의 박막 트랜지스터는 주사선에 접속되는 게이트 전극, 신호선에 접속되고 제 1 산화물 반도체층과 접하는 제 1 배선층, 및 화소 전극에 접속되고 제 1 산화물 반도체층과 접하는 제 2 배선층을 포함한다. 화소부 밖의 영역에는, 주사선과 공통 배선을 서로 접속하기 위한 보호 회로 및 신호선과 공통 배선을 서로 접속하기 위한 보호 회로가 제공된다. 보호 회로는, 게이트 전극; 게이트 전극을 피복하는 게이트 절연층; 도전층 및 제 2 산화물 반도체층을 적층하여 형성되고, 그 단부들이 게이트 절연층 위에서 게이트 전극과 중첩하는 한 쌍의 제 1 배선층 및 제 2 배선층; 및 적어도 게이트 전극과 중첩하고, 게이트 절연층, 제 1 배선층 및 제 2 배선층에서의 도전층의 측면부들 및 상면부들의 일부 및 제 2 산화물 반도체층의 측면부들과 접하는 제 1 산화물 반도체층을 포함하는 비선형 소자를 포함한다. 또한, 비선형 소자의 게이트 전극은 제 3 배선층을 통해 제 1 배선층 또는 제 2 배선층에 접속된다.
여기서, 제 1 산화물 반도체층은 제 2 산화물 반도체층보다 높은 농도의 산소를 포함한다. 즉, 제 1 산화물 반도체층은 산소-과잉형인 반면, 제 2 산화물 반도체층은 산소-결핍형이다. 제 2 산화물 반도체층은 n-형 도전성을 갖고, 제 1 산화물 반도체층은 제 2 산화물 반도체층보다 낮은 전기 도전율을 갖는다. 제 1 산화물 반도체층 및 제 2 산화물 반도체층은 비-단결정이고; 바람직하게, 제 1 산화물 반도체층은 비정질 구조를 갖고, 제 2 산화물 반도체층은 몇몇 경우들에 있어서 비정질 구조에 결정 입자(나노크리스탈)를 포함한다.
본 명세서 중의 "제 1" 및 "제 2"와 같은 서수들은 편의상 사용되고, 단계들의 순서 및 층들의 적층 순서를 나타내는 것이 아니라는 것을 유념해야 한다. 또한, 본 명세서 중의 서수들은 본 발명을 구체화하는 특정 명칭들을 나타내는 것은 아니다.
본 명세서에서, In, Ga 및 Zn을 함유하는 산화물 반도체로 형성되는 반도체막은 또한 "IGZO 반도체막"으로서 언급되고, 이러한 산화물 반도체로 형성되는 반도체층은 또한 "IGZO 반도체층"으로서 언급된다.
본 발명의 실시예에 따르면, 산화물 반도체를 포함하는 비선형 소자를 사용하여 보호 회로를 형성함으로써, 보호 회로로서 적합한 구조를 갖는 표시 장치가 제공될 수 있다. 비선형 소자가, 게이트 절연층 및 산화물 반도체층이 서로 접하는 적층 구조를 가질 때, 박막의 박리에 의해 야기되는 보호 회로의 결함이 방지될 수 있다.
도 1은 표시 장치의 신호 입력 단자들, 주사선들, 신호선들, 비선형 소자들을 포함하는 보호 회로들, 및 화소부 사이의 위치 관계를 도시하는 도면.
도 2는 보호 회로의 예를 도시하는 도면.
도 3은 보호 회로의 예를 도시하는 도면.
도 4a 및 도 4b는 보호 회로의 예를 도시하는 평면도들.
도 5는 보호 회로의 예를 도시하는 단면도.
도 6a 내지 도 6c는 보호 회로를 제조하기 위한 처리를 도시하는 단면도들.
도 7a 내지 도 7c는 보호 회로를 제조하기 위한 처리를 도시하는 단면도들.
도 8a 및 도 8b는 보호 회로의 예를 도시하는 평면도들.
도 9a 및 도 9b는 보호 회로의 예를 도시하는 평면도들.
도 10은 전자 종이의 단면도.
도 11a 및 도 11b는 반도체 장치의 각각의 블록도들.
도 12는 신호선 구동 회로의 구조를 도시하는 도면.
도 13은 신호선 구동 회로의 동작의 타이밍도.
도 14는 신호선 구동 회로의 동작의 타이밍도.
도 15는 시프트 레지스터의 구조를 도시하는 도면.
도 16은 도 14의 플립-플롭의 접속 구조를 도시하는 도면.
도 17a-1 및 도 17a-2는 실시예 5의 반도체 장치를 각각 도시하는 상면도들.
도 17b는 실시예 5의 반도체 장치를 도시하는 단면도.
도 18은 실시예 5의 반도체 장치를 도시하는 단면도.
도 19는 실시예 6의 반도체 장치의 화소의 등가 회로를 도시하는 도면.
도 20a 내지 도 20c는 실시예 6의 반도체 장치를 각각 도시하는 도면.
도 21a는 실시예 6의 반도체 장치를 설명하는 상면도.
도 21b는 실시예 6의 반도체 장치를 설명하는 단면도.
도 22a 및 도 22b는 전자 종이의 응용들의 예들을 도시하는 도면들.
도 23은 전자 서적 장치의 예를 도시하는 외관도.
도 24a는 텔레비전 장치의 예의 외관도.
도 24b는 디지털 포토 프레임의 예의 외관도.
도 25a 및 도 25b는 게임기들의 예들을 도시하는 외관도들.
도 26은 셀룰러폰의 예를 도시하는 외관도.
이하, 본 발명의 실시예들이 도면들을 참조하여 이하에서 설명된다. 본 발명은 이하 설명으로 제한되지 않고, 당업자들은 본 발명의 범위 및 정신을 벗어나지 않고 모드 및 세부사항들이 다양하게 변경될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에서 기술되는 것으로 제한되는 것으로 해석되어서는 안 된다. 모든 도면들에서 동일한 부분을 나타내는 참조부호는 이하 설명되는 본 발명의 구조들에서 공통으로 사용된다는 것을 유념해야 한다.
(실시예 1)
실시예 1에서, 화소부 및 화소부 주변에 제공되는 비선형 소자를 포함하는 보호 회로를 포함하는 표시 장치의 예가 도면들을 참조하여 설명된다.
도 1은 표시 장치의 신호 입력 단자들, 주사선들, 신호선들, 비선형 소자들을 포함하는 보호 회로들, 및 화소부 사이의 위치 관계를 도시한다. 절연 표면을 갖는 기판(10) 위에, 주사선들(13) 및 신호선들(14)이 서로 교차하여 화소부(17)를 형성한다.
화소부(17)는 매트릭스형으로 배열된 복수의 화소들(18)을 포함한다. 화소(18)는 주사선(13) 및 신호선(14)에 접속된 화소 트랜지스터(19), 저장 용량부(20) 및 화소 전극(21)을 포함한다.
여기에 도시된 화소 구조에 있어서, 저장 용량부(20)의 한 전극은 화소 트랜지스터(19)에 접속되고, 다른 전극은 용량선(22)에 접속된다. 또한, 화소 전극(21)은 (액정 소자, 발광 소자, 또는 콘트라스트 매체(전자 잉크)와 같은) 디스플레이 소자를 구동하는 하나의 전극을 형성한다. 이러한 디스플레이 소자의 다른 전극은 공통 단자(23)에 접속된다.
보호 회로는 화소부(17)와, 주사선 입력 단자(11) 및 신호선 입력 단자(12) 사이에 제공된다. 실시예 1에서는, 복수의 보호 회로들이 제공된다. 따라서, 정전기 등으로 인한 서지 전압이 주사선(13), 신호선(14), 및 용량 버스선(27)에 인가되더라도, 화소 트랜지스터(19) 등은 파괴되지 않는다. 따라서, 서지 전압이 보호 회로에 인가될 때, 보호 회로는 공통 배선(29) 또는 공통 배선(28)으로 전하를 방출하기 위한 구조를 갖는다.
실시예 1에서, 보호 회로(24)는 주사선(13) 측에 제공되고, 보호 회로(25)는 신호선(14) 측에 제공되고, 보호 회로(26)는 용량 버스선(27) 측에 제공된다. 말할 필요도 없이, 보호 회로들의 구조들은 상술된 것으로 제한되지 않는다.
도 2는 보호 회로의 예를 도시한다. 이 보호 회로는 주사선(13)을 사이에 개재하여 서로 병렬로 배열되는 비선형 소자(30) 및 비선형 소자(31)를 포함한다. 비선형 소자(30) 및 비선형 소자(31) 각각은 다이오드와 같은 2-단자 소자 또는 트랜지스터와 같은 3-단자 소자를 포함한다. 예를 들어, 비선형 소자는 화소부의 화소 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 예를 들어, 비선형 소자의 드레인 단자에 게이트 단자를 접속함으로써 다이오드와 유사한 특성들이 달성될 수 있다.
비선형 소자(30)의 제 1 단자(게이트) 및 제 3 단자(드레인)는 주사선(13)에 접속되고, 그의 제 2 단자(소스)는 공통 배선(29)에 접속된다. 비선형 소자(31)의 제 1 단자(게이트) 및 제 3 소자(드레인)는 공통 배선(29)에 접속되고, 그의 제 2 단자(소스)는 주사선(13)에 접속된다. 즉, 도 2에 도시된 보호 회로는 정류 방향들이 주사선(13)을 따라 서로 반대인 2개의 트랜지스터들을 포함하고, 이들은 주사선(13) 및 공통 배선(29)을 서로 접속한다. 다시 말해서, 주사선(13) 및 공통 배선(29) 사이에는, 정류 방향이 주사선(13)으로부터 공통 배선(29)으로 향하는 트랜지스터 및 정류 방향이 공통 배선(29)으로부터 주사선(13)으로 향하는 트랜지스터가 있다.
도 2에 도시된 보호 회로에서, 주사선(13)이 정전기 등으로 인해 공통 배선(29)에 대해 양으로 또는 음으로 대전되는 경우에, 전류는 전하를 소거하는 방향으로 흐른다. 예를 들어, 주사선(13)이 양으로 대전되면, 전류는 양전하가 공통 배선(29)으로 방출되는 방향으로 흐른다. 이 동작으로 인해, 대전된 주사선(13)에 접속된 화소 트랜지스터(19)의 정전 파괴 또는 임계 전압의 이동이 방지될 수 있다. 또한, 대전된 주사선(13)과, 절연층을 사이에 개재하여 대전된 주사선(13)과 교차하는 또 다른 배선 사이에서 절연막의 절연 파괴를 방지하는 것이 가능하다.
도 2에서, 제 1 단자(게이트)가 주사선(13)에 접속되는 비선형 소자(30) 및 제 1 단자(게이트)가 공통 배선(29)에 접속되는 비선형 소자(31)의 쌍이 사용되며, 즉, 비선형 소자(30) 및 비선형 소자(31)의 정류 방향들은 서로 반대라는 것을 유념해야 한다. 공통 배선(29) 및 주사선(13)은 각 비선형 소자의 제 2 단자(소스) 및 제 3 단자(드레인)를 통해 서로 병렬로 접속된다. 또 다른 구조에서, 비선형 소자가 병렬 접속에 추가로 부가될 수도 있고, 이에 의해, 보호 회로의 동작 안정성이 향상될 수도 있다. 예를 들어, 도 3은, 주사선(13) 및 공통 배선(29) 사이에 제공되는, 비선형 소자(30a)와 비선형 소자(30b), 및 비선형 소자(31a)와 비선형 소자(31b)를 포함하는 보호 회로를 도시한다. 이 보호 회로는 총 4개의 비선형 소자들을 포함하고: 2개의 비선형 소자들(30b 및 31b) 각각의 제 1 단자(게이트)는 공통 배선(29)에 접속되고, 2개의 비선형 소자들(30a 및 31a) 각각의 제 1 단자(게이트)는 주사선(13)에 접속된다. 즉, 두 쌍의 비선형 소자들이 공통 배선(29) 및 주사선(13) 사이에 접속되고, 각 쌍은 정류 방향들이 서로 반대가 되도록 제공되는 2개의 비선형 소자들을 포함된다. 다시 말해서, 주사선(13)과 공통 배선(29) 사이에는, 각각의 정류 방향이 주사선(13)으로부터 공통 배선(29)으로 향하는 2개의 트랜지스터들 및 각각의 정류 방향이 공통 배선(29)으로부터 주사선(13)으로 향하는 2개의 트랜지스터들이 있다. 공통 배선(29) 및 주사선(13)이 이러한 방식으로 4개의 비선형 소자들과 서로 접속될 때, 주사선(13)에 서지 전압이 인가되더라도 또한 공통 배선(29)이 정전기 등에 의해 대전되더라도, 전하가 주사선(13)을 통해 직접 흐르는 것을 방지하는 것이 가능하다. 도 9a는 4개의 비선형 소자들(740a, 740b, 740c, 740d)이 기판 위에 제공되는 예를 도시하고, 도 9b는 그의 등가 회로도라는 것을 유념해야 한다. 도 9a 및 도 9b에서의 참조부호들인 650 및 651은 각각 주사선 및 공통 배선을 나타낸다는 것을 유념해야 한다.
도 8a는 홀수의 비선형 소자들을 사용하여 기판 위에 형성되는 보호 회로를 제공하는 예를 도시하고, 도 8b는 그의 등가 회로도이다. 이 회로에서, 비선형 소자(730b) 및 비선형 소자(730a)는 스위칭 소자들로서 비선형 소자(730c)에 접속된다. 비선형 소자들을 이러한 방식으로 직렬 접속하면, 보호 회로의 비선형 소자들에 인가되는 순간 부하를 분산시킬 수 있다. 도 8a 및 도 8b에서의 참조부호들인 650 및 651은 각각 주사선 및 공통 배선을 나타낸다는 것을 유념해야 한다.
도 2는 주사선(13) 측 상에 제공되는 보호 회로의 예를 도시하지만, 유사한 구조를 갖는 보호 회로가 신호선(14) 측 상에 제공될 수 있다.
도 4a는 보호 회로의 예를 도시하는 평면도이고, 도 4b는 그의 등가 회로도이다. 도 5는 도 4a의 Q1-Q2 선을 따르는 단면도이다. 보호 회로의 구조 예가 도 4a, 도 4b 및 도 5를 참조하여 이하 설명된다.
비선형 소자(30a) 및 비선형 소자(30b)는 주사선(13)과 동일한 층을 사용하여 형성되는 게이트 전극(15) 및 게이트 전극(16)을 각각 포함한다. 게이트 절연층(37)이 게이트 전극(15) 및 게이트 전극(16) 위에 형성된다. 게이트 전극(15) 위에서 서로 마주 대하도록 제 1 배선층(38) 및 제 2 배선층(39)이 게이트 절연막(37) 위에 제공된다. 비선형 소자(30a) 및 비선형 소자(30b)는 주요 부분에서 동일한 구조를 갖는다는 것을 유념해야 한다.
서로 마주 대하는 제 1 배선층(38) 및 제 2 배선층(39) 사이의 영역을 피복하기 위해 제 1 산화물 반도체층(36)이 제공된다. 즉, 제 1 산화물 반도체층(36)은, 게이트 전극(15)과 중첩하고, 게이트 절연층(37)과, 제 1 배선층(38) 및 제 2 배선층(39)의 측면부들 및 상면부들의 일부와 접하도록 제공된다. 여기서, 제 1 배선층(38) 및 제 2 배선층(39) 각각은 제 2 산화물 반도체층(40) 및 도전층(41)이 게이트 절연층(37) 측으로부터 순서대로 적층되는 구조를 갖는다. 게이트 절연층(37)은 산화실리콘 또는 산화알루미늄과 같은 산화물로 형성된다.
제 1 산화물 반도체층(36)은 제 2 산화물 반도체층(40)보다 높은 산소 농도를 갖는다. 다시 말해서, 제 1 산화물 반도체층(36)은 산소-과잉형인 반면, 제 2 산화물 반도체층(40)은 산소-결핍형이다. 제 1 산화물 반도체층(36)의 산소 농도를 증가시킴으로써 도너형 결함들이 감소될 수 있기 때문에, 캐리어의 수명이 길고 이동도가 높은 유리한 효과들이 있다. 한편, 제 2 산화물 반도체층(40)의 산소 농도가 제 1 산화물 반도체층(36)보다 낮게 될 때, 캐리어 농도가 증가될 수 있고, 제 2 산화물 반도체층(40)은 소스 영역 및 드레인 영역을 형성하는데 이용될 수 있다.
산화물 반도체는 비-단결정이고, 바람직하게는, 제 1 산화물 반도체층(36)은 비정질 구조를 갖고, 제 2 산화물 반도체층(40)은 몇몇 경우들에 있어서 비정질 구조에 결정 입자(나노크리스탈)를 포함한다. 그렇게 하여, 제 1 산화물 반도체층(36)은 제 2 산화물 반도체층(40)보다 전기 도전율이 낮은 특성을 갖는다. 따라서, 실시예 1의 비선형 소자(30a) 및 비선형 소자(30b)의 제 1 배선층(38) 및 제 2 배선층(39)의 구성요소들로서 사용된 제 2 산화물 반도체층들(40)은 트랜지스터의 소스 영역 및 드레인 영역과 유사한 기능들을 가질 수 있다.
제 1 산화물 반도체층(36) 및 제 2 산화물 반도체층(40)은 비-단결정 산화물 반도체, 일반적으로는, 산화아연(ZnO), 또는 In, Ga, 및 Zn을 함유하는 산화물 반도체 재료로 형성된다.
제 1 배선층(38) 및 제 2 배선층(39)의 단부들은 게이트 전극(15)과 중첩하고, 제 1 배선층(38) 및 제 2 배선층(39) 각각은 제 2 산화물 반도체층(40) 및 도전층(41)이 게이트 절연층(37) 측으로부터 순서대로 적층되는 구조를 갖는다. 제 2 산화물 반도체층(40)은 게이트 절연층(37)과 접하여 제공되고, 제 1 산화물 반도체층(36)은 제 2 산화물 반도체층(40)의 측면부들 및 도전층(41)의 측면부들과 상면부들의 일부와 접하여 제공된다. 게이트 절연층(37) 위에서, 상기에서와 같이 상이한 물리적 속성들을 갖는 산화물 반도체층들이 서로 접합된다. 비선형 소자(30a) 및 비선형 소자(30b)가 이러한 접합 구조를 가질 때, 제 1 배선층(38) 및 제 2 배선층(39)이 금속층들만을 사용하여 형성되는 경우에 형성되는 쇼트키 접합을 갖는 비선형 소자에 비해 안정하게 동작할 수 있다. 또한, 접합 누설량이 감소될 수 있고, 비선형 소자(30a) 및 비선형 소자(30b)의 특성들이 개선될 수 있다.
게이트 절연층(37), 및 제 1 산화물 반도체층(36)과 제 2 산화물 반도체층(40) 사이의 접착이 양호하며, 박막의 박리가 쉽게 발생하지 않는다. 즉, 알루미늄 등의 금속 배선이 게이트 절연층(37)과 접하여 직접 형성되는 경우에 비해 제 1 배선층(38) 및 제 2 배선층(39)은 서로 밀착하여 접하고, 따라서, 박막의 박리에 의해 야기되는 보호 회로의 결함이 방지될 수 있다.
제 1 산화물 반도체층(36) 위에 층간 절연층(42)이 제공된다. 층간 절연층(42)은 산화실리콘 또는 산화알루미늄과 같은 산화물로 형성된다. 질화실리콘, 질화알루미늄, 산화질화실리콘 또는 산화질화알루미늄이 산화실리콘 또는 산화알루미늄 위에 적층될 때, 보호막으로서의 기능이 향상될 수 있다.
어떠한 경우에, 제 1 산화물 반도체층(36)과 접하는 층간 절연층(42)이 산화물일 때, 제 1 산화물 반도체층(36)으로부터 산소가 인출되는 것을 방지하고 제 1 산화물 반도체층(36)이 산소-결핍형으로 변화하는 것을 방지하는 것이 가능하다.
층간 절연층(42)에는, 게이트 전극(15)과 동일한 층을 사용하여 형성되는 주사선(13)이 비선형 소자(30a)의 제 3 단자(드레인)에 접속되는 콘택트 홀(43)이 제공된다. 이 접속은 화소부의 화소 전극과 동일한 재료를 사용하여 형성되는 제 3 배선층(44)에 의해 이루어진다. 제 3 배선층(44)은, 예를 들어, 산화인듐주석(ITO), 산화아연(ZnO), 산화주석(SnO2) 등의 투명 전극을 형성하는데 사용되는 재료로 형성된다. 따라서, 제 3 배선층(44)은 금속 재료로 형성된 배선보다 높은 저항을 갖는다. 보호 회로가 이러한 저항 성분을 포함하는 배선들을 포함할 때, 비선형 소자(30a) 및 비선형 소자(30a)에 과도한 양의 전류가 흘러서 파괴되는 것을 방지하는 것이 가능하다.
도 4a, 도 4b 및 도 5가 주사선(13)에 제공된 보호 회로의 예를 도시하고 있지만, 유사한 보호 회로가 신호선, 용량 버스선 등에 적용될 수 있다.
실시예 1에 따르면, 이러한 방식으로 산화물 반도체로 형성되는 비선형 소자를 포함하는 보호 회로를 제공함으로써, 보호 회로로서 적합한 구조를 갖는 표시 장치가 제공될 수 있다. 또한, 박막의 박리로 인해 야기되는 보호 회로의 결함이 방지될 수 있다.
(실시예 2)
실시예 2에서는, 실시예 1의 도 4a에 도시된 보호 회로를 제조하기 위한 처리의 실시예가 도 6a 내지 도 6c 및 도 7a 내지 도 7c를 참조하여 설명된다. 도 6a 내지 도 6c 및 도 7a 내지 도 7c는 도 4a의 Q1-Q2를 따르는 단면도들이다.
도 6a에서, 시판되고 있는 바륨 붕규산염 유리, 알루미노붕규산염 유리, 알루미노규산염 유리 등의 유리 기판이 투광성을 갖는 기판(100)으로서 사용될 수 있다. 예를 들어, 성분비에 있어서 붕산(B2O3)보다 산화바륨(BaO)을 더 많이 함유하고 왜곡점이 730℃ 이상인 유리 기판이 바람직하다. 이것은 산화물 반도체층이 약 700℃의 고온에서 열 처리되는 경우에도 유리 기판은 왜곡되지 않기 때문이다.
다음에, 도전층이 기판(100) 위에 전체적으로 형성된다. 그 후에, 제 1 포토리소그래피 처리에 의해 레지스트 마스크가 형성되고, (게이트 전극(101)을 포함하는 게이트 배선, 용량 배선 및 단자와 같은) 배선들 및 전극을 형성하기 위해 불필요한 부분이 에칭에 의해 제거된다. 이때, 에칭은 게이트 전극(101)의 적어도 단부가 경사지도록 수행된다. 또한, 게이트 전극(101)과 동일한 층을 사용하여 주사선(108)이 형성된다.
게이트 전극(101)을 포함하는 게이트 배선, 용량 배선, 및 단자부의 단자가 알루미늄(Al) 또는 구리(Cu)와 같은 저-저항의 도전성 재료로 형성되는 것이 바람직하지만, 알루미늄만으로는 낮은 내열성 및 부식되려는 경향과 같은 결점들을 갖기 때문에, 내열성이 높은 도전 재료와 함께 사용된다. 내열성을 갖는 도전성 재료로서, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 및 네오디뮴(Nd)으로부터 선택되는 원소, 성분으로서 상기 원소를 함유하는 합금, 상기 원소들 중 일부가 조합되는 합금막, 또는 성분으로서 상기 원소를 함유하는 질화물이 사용될 수도 있다. 도 6a는 이 단계의 단면도이다.
이어서, 게이트 전극(101) 위에 전체적으로 게이트 절연층(102)이 형성된다. 게이트 절연층(102)은 스퍼터링법 등에 의해 50 내지 250㎚의 두께로 형성된다.
예를 들어, 게이트 절연층(102)으로서 산화실리콘막이 스퍼터링법에 의해 100㎚의 두께로 형성된다. 말할 필요 없이, 게이트 절연층(102)은 이러한 산화실리콘막으로 제한되지 않고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막 또는 산화탄탈륨막과 같은 또 다른 절연막을 포함하는 단층 또는 적층일 수도 있다.
다음으로, 게이트 절연층(102) 위에 제 2 산화물 반도체막이 스퍼터링법에 의해 형성된다. 여기서, 타겟이 산화인듐(In2O3), 산화갈륨(Ga2O3), 및 산화아연(ZnO)을 1:1:1(=In2O3:Ga2O3:ZnO)의 조성비로 포함하고, 성막 챔버의 압력이 0.4Pa로 설정되고, 전력이 500W로 설정되고, 성막 온도가 실온으로 설정되고, 아르곤 가스 유량이 40sccm으로 설정되는 조건에서, 스퍼터링 성막이 수행된다. 따라서, In, Ga, Zn 및 산소를 함유하는 반도체막이 제 2 산화물 반도체막으로서 형성된다. 조성비가 In2O3:Ga2O3:ZnO=1:1:1인 타겟이 의도적으로 사용되더라도, 성막 후에 단지 1㎚ 내지 10㎚의 크기를 갖는 결정 입자를 포함하는 산화물 반도체막이 종종 얻어진다. 말하자면, 타겟 조성비, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W:8인치
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), 온도(실온 내지 100℃) 등과 같이, 반응 스퍼터링의 성막 조건을 적절히 조정함으로써, 결정 입자들의 유무 및 결정 입자들의 밀도가 제어될 수 있고, 결정 입자의 직경이 1㎚ 내지 10㎚ 내에서 조정될 수 있다. 제 2 산화물 반도체막의 두게는 5㎚ 내지 20㎚로 설정된다. 말할 필요 없이, 막이 결정 입자들을 포함하는 경우에, 결정 입자의 크기는 막 두께를 넘지 않는다. 실시예 2에서, 제 2 산화물 반도체막은 5㎚의 두께를 갖는다.
다음에, 스퍼터링법 또는 진공 증착법에 의해 도전막이 금속 재료로 제 2 산화물 반도체막 위에 형성된다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, 및 W에서 선택되는 원소, 상기 원소를 함유하는 합금, 및 상기 원소들 몇몇이 조합되는 합금막 등이 있다. 여기서, 도전막은, Ti 막이 형성되고, Ti 막 위에 알루미늄(Al) 막이 적층되고, Al 막 위에 또 다른 Ti 막이 적층되는 3-층 구조를 갖는다. 대안적으로, 도전막은 알루미늄 막 위에 티타늄막이 적층되는 2-층 구조를 가질 수도 있다. 또한, 대안적으로, 도전막은 실리콘 또는 티타늄 막을 포함하는 알루미늄 막의 단층 구조를 가질 수도 있다.
게이트 절연층, 제 2 산화물 반도체막, 및 도전막은, 챔버에 도입되는 가스 및 챔버에 설정된 타겟 세트를 적절히 변경함으로써 대기에 연속적으로 노출시키지 않고 스퍼터링법에 의해 형성될 수 있다. 대기에 노출시키지 않는 연속적인 침착은 불순물 혼합을 방지할 수 있다. 대기에 노출시키지 않는 연속적인 침착의 경우에, 멀티챔버 형의 제조 장치가 바람직하다.
다음에, 레지스트 마스크를 형성하기 위해 제 2 포토리소그래피 처리가 수행되고, 도전막의 불필요한 부분은 에칭에 의해 제거된다. 따라서, 소스 전극층(105a) 및 드레인 전극층(105b)이 형성된다. 에칭은 습식 에칭 또는 건식 에칭일 수도 있다. 여기서, 건식 에칭은, Ti 막, Al 막 및 Ti 막이 이 순서대로 적층되는 도전막을 에칭하기 위해 반응 가스로서 SiCl4 , Cl2 및 BCl3의 혼합 가스를 사용하여 수행된다. 이렇게 하여, 소스 전극층(105a) 및 드레인 전극층(105b)이 형성된다.
다음에, 마스크들로서 소스 전극층(105a) 및 드레인 전극층(105b)을 사용하여 자기-정렬 방식으로 제 2 산화물 반도체막이 에칭된다. 여기서, 불필요한 부분을 제거하기 위해 ITO07N(칸토 케미컬사의 제품)을 사용하여 습식 에칭이 수행되고, 이렇게 하여, 소스 영역(106a) 및 드레인 영역(106b)이 형성된다. 여기서 수행되는 에칭은 습식 에칭 대신 건식 에칭일 수도 있다는 것을 유념해야 한다. 레지스트 마스크가 제거된 후의 단면도가 도 6b에 도시되어 있다.
다음에, 플라즈마 처리가 수행된다. 여기서, 산소 가스 및 아르곤 가스가 침착 챔버로 도입된 후에 플라즈마가 발생되는 역 스퍼터링이 수행되어, 노출된 게이트 절연층에 산소 라디칼들 또는 산소가 조사되도록 한다. 따라서, 표면에 부착되는 먼지가 제거되고, 또한 게이트 절연층의 표면이 산소-과잉 영역으로 수정된다. 이는 게이트 절연층의 표면 상에서 산소 라디칼 처리를 수행하여, 표면이 산소-과잉 영역이 되도록 하는 것은, 이후 단계에서 신뢰성을 증가시키기 위한 열 처리(200℃ 내지 600℃)에서 제 1 산화물 반도체층의 계면을 수정하기 위한 산소 공급원이 된다는 점에서 효과적이다. 이 단계가 완료되었을 때의 단면도가 도 6c에 도시되어 있다.
다음에, 플라즈마 처리가 수행된 기판이 대기에 노출되지 않도록 하는 방식으로 제 1 산화물 반도체막이 형성된다. 플라즈마 처리가 수행된 기판이 대기에 노출되지 않도록 하는 방식으로 형성된 제 1 산화물 반도체막은 게이트 절연층 및 반도체막 사이의 계면에 먼지 또는 수분이 부착되는 문제를 피할 수 있다. 여기서, 제 1 산화물 반도체막은, 타겟이 직경이 8인치인 In, Ga, 및 Zn(조성비는 In2O3:Ga2O3:ZnO=1:1:1이다)을 함유하는 산화물 반도체 타겟이고, 기판과 타겟 사이의 거리가 170㎜로 설정되고, 압력이 0.4Pa로 설정되고, 직류(DC) 전원이 0.5㎾로 설정되는 조건하의 산소 분위기에서 형성된다. 펄스 직류(DC) 전원이 바람직하며, 이는 먼지가 감소될 수 있고 막 두께가 균일할 수 있기 때문이라는 것을 유념해야 한다. 제 1 산화물 반도체막의 두께는 5㎚ 내지 200㎚로 설정된다. 실시예 2에서의 제 1 산화물 반도체막의 두께는 100㎚이다.
제 1 산화물 반도체막이 제 2 산화물 반도체막과는 다른 조건하에서 형성될 때, 제 1 산화물 반도체막은 제 2 산화물 반도체막과는 다른 조성을 가지며, 예를 들어, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 산소 농도가 높다. 이 경우에, 제 1 산화물 반도체막의 침착 조건에서 아르곤 가스 유량에 대한 산소 가스 유량의 비율은 제 2 산화물 반도체막의 경우보다 높게 설정된다. 구체적으로, 제 2 산화물 반도체막은 (아르곤 또는 헬륨과 같은) 희가스 분위기(또는 10% 이하의 산소 또는 90% 이상의 아르곤을 함유하는 가스)에서 형성되는 반면, 제 1 산화물 반도체막은 산소 분위기(또는 산소의 유량이 아르곤의 유량보다 많은 산소 및 아르곤의 혼합 가스)에서 형성된다. 제 1 산화물 반도체막이 제 2 산화물 반도체막보다 많은 산소를 함유할 때, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 낮은 전기 도전율을 가질 수 있다. 또한, 제 1 산화물 반도체막이 대량의 산소를 함유할 때, 오프 전류량이 감소될 수 있고; 따라서, 온/오프 비율이 높은 박막 트랜지스터가 제공될 수 있다.
제 1 산화물 반도체막은 역 스퍼터링이 미리 수행되는 챔버와 동일한 챔버에서 형성될 수도 있거나, 또는 대기에 대한 노출 없이 성막이 수행될 수 있다면, 역 스퍼터링이 미리 수행되는 챔버와는 다른 챔버에서 형성될 수도 있다.
다음에, 200℃ 내지 600℃, 일반적으로는 300℃ 내지 500℃에서 열 처리가 수행되는 것이 바람직하다. 여기서, 열 처리는 질소 분위기에서 1시간 동안 350℃로 노(furnace)에서 수행된다. 이 열 처리는 IGZO 반도체막들의 원자들이 재배열되도록 한다. 이 열 처리에 의해 캐리어 이동을 방해하는 왜곡이 해방되기 때문에, (포토-어닐링을 포함하는) 여기서의 열 처리는 중요하다. 제 1 산화물 반도체막의 형성 이후에 수행된다면, 열 처리를 언제 수행할지에 대한 특별한 제한은 없으며; 예를 들어, 화소 전극의 형성 이후에 수행될 수도 있다.
다음에, 레지스트 마스크를 형성하기 위해 제 3 포토리소그래피 처리가 수행되고, 에칭에 의해 불필요한 부분이 제거된다. 이렇게 하여, 제 1 산화물 반도체막(103)이 형성된다. 여기서, ITO07N(칸토 케미컬사의 제품)을 사용하여 습식 에칭이 수행되고; 이렇게 하여, 제 1 산화물 반도체층(103)이 형성된다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 동일한 에천트로 용해되기 때문에, 여기서 수행되는 에칭은 제 2 산화물 반도체막의 일부를 제거한다는 것을 유념해야 한다. 레지스트 마스크 및 제 1 산화물 반도체막으로 피복되는 제 2 산화물 반도체막(IGZO 반도체막)의 일부는 보호되지만; 노출되는 제 2 산화물 반도체막의 단부는 약간 에칭된다. 따라서, 그의 단부의 형상이 변화한다. 제 1 산화물 반도체층(103)의 에칭은 습식 에칭으로 제한되지 않으며, 건식 에칭일 수도 있다는 것을 유념해야 한다. 다음에, 레지스트 마스크가 제거된다. 이들 단계들을 통해서, 제 1 산화물 반도체층(103)이 채널 형성 영역이 되는 비선형 소자(30a)가 완성된다. 이 시점에서의 단면도가 도 7a에 도시되어 있다.
다음에, 비선형 소자(30a)를 피복하는 보호 절연막(107)이 형성된다. 보호 절연막(107)은 스퍼터링법 등에 의해 성막될 수 있는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화탄탈륨막 등을 사용하여 형성될 수 있다.
다음에, 레지스트 마스크를 형성하기 위해 제 4 포토리소그래피 처리가 수행되고, 보호 절연막(107)이 에칭된다. 이렇게 하여, 드레인 전극층(105b)에 도달하는 콘택트 홀(125)이 형성된다. 포토마스크들의 수는 감소될 수 있기 때문에, 동일한 레지스트 마스크를 사용하여 게이트 절연층(102)을 에칭함으로써, 게이트 전극에 도달하는 콘택트 홀(126)이 형성되는 것이 바람직하다. 레지스트 마스크가 제거되고, 이 시점에서의 단면도가 도 7b에 도시되어 있다.
다음에, 제 3 배선층(128)이 형성된다. 제 3 배선층(128)이 투명 도전막을 사용하여 형성될 때, 제 3 배선층(128)이 될 막과 함께 화소 전극이 형성될 수 있다. 투명 도전막의 재료로서는, 산화인듐(In2O3), 산화인듐-산화주석 합금(In2O3-SnO2, ITO로 약기됨) 등이 있고, 제 3 배선층은 스퍼터링법, 진공 증착법 등에 의해 형성된다. 이러한 재료들의 에칭 처리는 염산계 용액을 사용하여 수행된다. 그러나, ITO의 에칭은 특히 잔류물을 남기는 경향이 있기 때문에, 에칭 처리도를 개선하기 위해 산화인듐 및 산화아연의 합금(In2O3-ZnO)이 사용될 수도 있다. 투명 도전막은 이러한 방식으로 에칭되어 제 3 배선층(128)이 된다.
다음에, 레지스트 마스크를 형성하기 위해 제 5 포토리소그래피 처리가 수행되고, 투명 도전막의 불필요한 부분이 에칭에 의해 제거된다. 이렇게 하여, 도시되지 않은 화소부에 화소 전극이 형성된다.
제 5 포토리소그래피 처리에서, 유전체들로서 게이트 절연층(102) 및 보호 절연막(107)을 사용하여, 도시되지 않은 용량부에 용량 배선 및 화소 전극으로 저장 용량이 형성된다.
제 5 포토리소그래피 처리에서, 단자부가 레지스트 마스크로 피복되어, 단자부에 형성된 투명 도전막이 남도록 한다. 투명 도전막은 FPC와의 접속을 위한 전극 또는 배선에 사용되거나, 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극 등에 사용된다.
또한, 실시예 2에서, 비선형 소자(30a)의 드레인 전극층(105b)은 투명 도전막을 사용하여 형성된 제 3 배선층(128)을 통해 콘택트 홀들(125 및 126)에서 주사선(108)에 접속된다.
다음에, 레지스트 마스크가 제거된다. 이 시점에서의 단면도가 도 7c에 도시되어 있다.
상기 방식에서 수행된 5번의 포토리소그래피 처리들을 통해, 복수의 비선형 소자들(실시예 2에서는, 2개의 비선형 소자들(30a 및 30b))을 갖는 보호 회로가 5개의 포토마스크들을 사용하여 완료될 수 있다. 실시예 2에 따르면, 비선형 소자들과 함께 유사한 방법으로 복수의 TFT들이 완성될 수 있다. 따라서, 보텀-게이트 n-채널 TFT들을 포함하는 화소부 및 보호 회로가 동시에 제조될 수 있다. 다시 말해서, 박막의 박리로 인한 보호 회로에서의 결함들이 적은 보호 다이오드가 탑재되는 액티브 매트릭스형 표시 장치용 기판이 실시예 2에 설명된 단계들에 따라 제조될 수 있다.
(실시예 3)
실시예 3은, 본 발명의 실시예가 적용되는 표시 장치로서, 보호 회로 및 화소부의 TFT가 하나의 기판 위에 제공되는 전자 종이의 예를 예시한다.
도 10은 본 발명의 실시예가 적용되는 표시 장치의 예로서 액티브 매트릭스형 전자 종이를 도시한다. 표시 장치에 사용된 박막 트랜지스터(581)는 실시예 2에 설명된 비선형 소자와 유사한 방식으로 제조될 수 있다. 박막 트랜지스터(581)는 높은 전기 특성들을 갖고, 플라즈마 처리가 수행된 게이트 절연층, 산소-결핍형의 IGZO 반도체막을 사용하여 형성되는 소스 영역 및 드레인 영역, 소스 영역 및 드레인 영역과 각각 접하는 소스 전극층 및 드레인 전극층, 및 소스 영역 및 드레인 영역과 접하는 산소-과잉형의 IGZO 반도체층을 포함한다.
도 10의 전자 종이는 트위스팅 볼 디스플레이 시스템이 이용되는 표시 장치의 예이다. 트위스팅 볼 디스플레이 시스템은, 각각 흑색 및 백색으로 착색된 구형 입자들이, 디스플레이 소자에 사용되는 전극층들인 제 1 전극층 및 제 2 전극층 사이에 배열되고, 구형 입자들의 방향을 제어하기 위해 제 1 전극층 및 제 2 전극층 사이에 전위차가 발생되어, 디스플레이가 수행되도록 하는 방법이다.
박막 트랜지스터(581)는, 소스 전극층 또는 드레인 전극층이, 절연층(585)에 형성된 개구에서 제 1 전극층(587)에 전기적으로 접속되는 바텀-게이트 구조를 갖는다. 제 1 전극층(587) 및 제 2 전극층(588) 사이에는, 구형 입자들(589)이 제공된다. 각각의 구형 입자(589)는 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위로 액체가 채워진 캐비티(594)를 포함한다. 구형 입자(589)의 주위는 수지 등과 같은 충전재(595)로 채워진다(도 10 참조). 도 10에서의 참조부호들인 580, 583, 584 및 596은 각각 기판, 층간 절연층, 보호막 및 기판을 나타낸다는 것을 유념해야 한다.
또한, 트위스팅 볼 대신, 전기 영동 소자가 사용될 수 있다. 투명한 액체, 양으로 대전된 백색 미립자들 및 음으로 대전된 흑색 미립자들로 채워지고 약 10㎛ 내지 200㎛의 직경을 갖는 마이크로캡슐이 사용된다. 제 1 전극층 및 제 2 전극층 사이에 제공되는 마이크로캡슐에서, 제 1 전극층 및 제 2 전극층에 의해 전계가 인가될 때, 백색 미립자들 및 흑색 미립자들이 서로 반대 방향들로 이동하여, 백색 또는 흑색이 디스플레이될 수 있도록 한다. 이 원리를 사용하는 디스플레이 소자가 전기 영동 디스플레이 소자이며, 일반적으로 전자 종이라고 한다. 전기 영동 디스플레이 소자는 액정 디스플레이 소자보다 높은 반사율을 갖고, 따라서, 보조광이 불필요하다. 또한, 전력 소비가 낮고 어두운 장소에서도 디스플레이부가 인식될 수 있다. 또한, 한번 디스플레이된 이미지는 디스플레이부에 전력이 공급되지 않을 때에도 계속 유지될 수 있다. 따라서, (또한 간단히 표시 장치 또는 표시 장치가 제공된 반도체 장치로서 언급되는) 디스플레이 기능을 갖는 반도체 장치가 전원으로서 쓰이는 전파원으로부터 떨어져 있더라도, 디스플레이된 이미지는 기억될 수 있다.
실시예 3에 따르면, 산화물 반도체를 포함하는 비선형 소자를 사용하여 보호 회로를 형성함으로써, 보호 회로로서 적합한 구조를 갖는 표시 장치가 제공될 수 있다. 비선형 소자의 제 1 산화물 반도체층 및 배선층들 간의 접속 구조에서, 제 1 산화물 반도체층보다 전기 도전율이 높은 제 2 산화물 반도체층과 접합되는 영역을 제공하는 것은 금속 배선들만을 사용하는 경우에 비해 안정한 동작을 가능하게 한다. 따라서, 박막의 박리로 인한 결함이 쉽게 발생하지 않는다. 이 방식에서, 실시예 3에 따르면, 표시 장치로서 높은 신뢰성을 갖는 전자 종이가 완성될 수 있다.
실시예 3은 또 다른 실시예에 설명된 구조와 적절히 조합하여 실시될 수 있다.
(실시예 4)
실시예 4는 본 발명의 실시예에 따른 반도체 장치의 예인 표시 장치에서 하나의 기판 위에 적어도 보호 회로, 구동 회로의 일부, 및 화소부의 박막 트랜지스터를 제조하는 예를 설명한다.
화소부의 박막 트랜지스터는 실시예 2에서 설명된 비선형 소자와 유사한 방식으로 형성된다. n-채널 TFT가 되는 박막 트랜지스터가 형성되고; 따라서, n-채널 TFT를 사용하여 형성될 수 있는 구동 회로의 일부가 화소부의 박막 트랜지스터와 동일한 기판 위에 형성된다.
도 11a는 본 발명의 실시예에 따른 반도체 장치의 예인 액티브 매트릭스형 액정 표시 장치의 블록도의 예를 도시한다. 도 11a에 도시된 표시 장치는 기판(5300) 위에, 디스플레이 소자가 각각 제공되는 복수의 화소들을 포함하는 화소부(5301); 각 화소를 선택하는 주사선 구동 회로(5302); 및 선택된 화소에 대한 비디오 신호 입력을 제어하는 신호선 구동 회로(5303)를 포함한다.
화소부(5301)는 신호선 구동 회로(5303)로부터 열 방향으로 연장하는 복수의 신호선들(S1 내지 Sm)(도시되지 않음)에 의해 신호선 구동 회로(5303)에 접속되고, 주사선 구동 회로(5302)로부터 행 방향으로 연장하는 복수의 주사선들(G1 내지 Gn)(도시되지 않음)에 의해 주사선 구동 회로(5302)에 접속된다. 화소부(5301)는 신호선들(S1 내지 Sm) 및 주사선들(G1 내지 Gn)에 대응하여 매트릭스형으로 배열된 복수의 화소들(도시되지 않음)을 포함한다. 또한, 화소들 각각은 신호선(Sj)(신호선들(S1 내지 Sm) 중 임의의 하나) 및 주사선(Gi)(주사선들(G1 내지 Gn) 중 임의의 하나)에 접속된다.
실시예 2에서 설명된 비선형 소자와 유사한 방법에 의해 박막 트랜지스터가 n-채널 TFT로서 형성될 수 있고, n-채널 TFT를 포함하는 신호선 구동 회로가 도 12를 참조하여 설명된다.
도 12에서의 신호선 구동 회로는 드라이버 IC(5601), 스위치 그룹들(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613), 및 배선들(5621_1 내지 5621_M)을 포함한다. 스위치 그룹들(5602_1 내지 5602_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 포함한다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613), 및 배선들(5621_1 내지 5621_M)에 접속된다. 스위치 그룹들(5602_1 내지 5602_M) 각각은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613), 및 스위치 그룹들(5602_1 내지 5602_M)에 대응하는 배선들(5621_1 내지 5621_M) 중 하나에 각각 접속된다. 배선들(5621_1 내지 5621_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통해 3개의 신호선들에 접속된다. 예를 들어, J번째 열의 배선(5621_J)(배선들(5621_1 내지 5621_M) 중 하나)은 스위치 그룹(5602_J)의 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통해 신호선(Sj-1), 신호선(Sj), 및 신호선(Sj+1)에 접속된다.
신호는 제 1 배선(5611), 제 2 배선(5612), 및 제 3 배선(5613) 각각에 입력된다는 것을 유념해야 한다.
드라이버 IC(5601)는 바람직하게 단결정 기판 상에 형성된다는 것을 유념해야 한다. 스위치 그룹들(5602_1 내지 5602_M)은 바람직하게 화소부와 동일한 기판 위에 형성된다. 따라서, 드라이버 IC(5601)는 바람직하게 FPC 등을 통해 스위치 그룹들(5602_1 내지 5602_M)에 접속된다.
다음에, 도 12의 신호선 구동 회로의 동작이 도 13의 타이밍도를 참조하여 설명된다. 도 13은 i번째 행의 주사선(Gi)이 선택되는 타이밍도를 도시한다. i번째 행의 주사선(Gi)의 선택 기간은 제 1 서브-선택 기간(T1), 제 2 서브-선택 기간(T2), 및 제 3 서브-선택 기간(T3)으로 분할된다. 또한, 도 12의 신호선 구동 회로는 또 다른 행의 주사선이 선택될 때에도 도 13과 유사하게 동작한다.
도 13의 타이밍도는 J번째 열의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통해 신호선(Sj-1), 신호선(Sj), 및 신호선(Sj+1)에 접속되는 경우를 나타낸다는 것을 유념해야 한다.
도 13의 타이밍도는, i번째 행의 주사선(Gi)이 선택될 때의 타이밍, 제 1 박막 트랜지스터(5603a)가 턴온/오프될 때의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)가 턴온/오프될 때의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)가 턴온/오프될 때의 타이밍(5703c), 및 J번째 열의 배선(5621_J)에 입력되는 신호(5721_J)를 나타낸다.
제 1 서브-선택 기간(T1), 제 2 서브-선택 기간(T2), 및 제 3 서브-선택 기간(T3)에서, 상이한 비디오 신호들이 배선들(5621_1 내지 5621_M)에 입력된다. 예를 들어, 제 1 서브-선택 기간(T1)에서 배선(5621_J)에 입력된 비디오 신호는 신호선(Sj-1)에 입력되고, 제 2 서브-선택 기간(T2)에서 배선(5621_J)에 입력된 비디오 신호는 신호선(Sj)에 입력되고, 제 3 서브-선택 기간(T3)에서 배선(5621_J)에 입력된 비디오 신호는 신호선(Sj+1)에 입력된다. 제 1 서브-선택 기간(T1), 제 2 서브-선택 기간(T2) 및 제 3 서브-선택 기간(T3)에서 배선(5621_J)에 입력된 비디오 신호들은 각각 Data_j-1, Data_j, 및 Data_j+1로 표기된다.
도 13에 도시된 바와 같이, 제 1 서브-선택 기간(T1)에서, 제 1 박막 트랜지스터(5603a)는 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)는 오프된다. 이때, 배선(5621_J)에 입력된 Data_j-1은 제 1 박막 트랜지스터(5603a)를 통해 신호선(Sj-1)에 입력된다. 제 2 서브-선택 기간(T2)에서, 제 2 박막 트랜지스터(5603b)는 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)는 오프된다. 이때, 배선(5621_J)에 입력된 Data_j는 제 2 박막 트랜지스터(5603b)를 통해 신호선(Sj)에 입력된다. 제 3 서브-선택 기간(T3)에서, 박막 트랜지스터(5603c)는 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)는 오프된다. 이때, 배선(5621_J)에 입력된 Data_j+1은 제 3 박막 트랜지스터(5603c)를 통해 신호선(Sj+1)에 입력된다.
상술된 바와 같이, 도 12의 신호선 구동 회로에서, 하나의 게이트 선택 기간은 3개로 분할되고; 따라서, 비디오 신호들은 하나의 게이트 선택 기간에 하나의 배선(5621)으로부터 3개의 신호선들에 입력될 수 있다. 따라서, 도 12의 신호선 구동 회로에서, 드라이버 IC(5601)에 제공되는 기판 및 화소부에 제공되는 기판 간의 접속들의 수는 대략 신호선들의 수의 1/3로 감소될 수 있다. 접속들의 수가 대략 신호선들의 수의 1/3로 감소될 때, 도 12의 신호선 구동 회로의 신뢰성, 수율 등이 향상될 수 있다.
하나의 게이트 선택 기간이 복수의 서브-선택 기간들로 분할되고, 도 12에 도시된 바와 같이 비디오 신호들이 복수의 서브-선택 기간들 각각에서 하나의 배선으로부터 복수의 신호선들에 입력된다면, 박막 트랜지스터들의 배열, 수, 구동 방법 등에는 특별한 제한이 없다는 것을 유념해야 한다.
예를 들어, 비디오 신호들이 3개 이상의 서브-선택 기간들 각각에서 하나의 배선으로부터 3개 이상의 신호선들에 입력될 때, 박막 트랜지스터 및 박막 트랜지스터 제어를 위한 배선은 필요에 따라 부가될 수도 있다. 하나의 게이트 선택 기간이 4개 이상의 서브-선택 기간들로 분할될 때, 하나의 서브-선택 기간은 짧아진다는 것을 유념해야 한다. 따라서, 하나의 게이트 선택 기간은 2개 또는 3개의 서브-선택 기간들로 분할되는 것이 바람직하다.
또 다른 예로서, 도 14의 타이밍도에 도시된 바와 같이, 하나의 선택 기간은 프리차지 기간(Tp), 제 1 서브-선택 기간(T1), 제 2 서브-선택 기간(T2), 및 제 3 서브-선택 기간(T3)으로 분할될 수도 있다. 도 14의 타이밍도는, i번째 행의 주사선(Gi)이 선택될 때의 타이밍, 제 1 박막 트랜지스터(5603a)가 턴온/오프될 때의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)가 턴온/오프될 때의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)가 턴온/오프될 때의 타이밍(5803c), 및 J번째 열에서 배선(5621_J)에 입력된 신호(5821_J)를 나타낸다. 도 14에 도시된 바와 같이, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)는 프리차지 기간(Tp)에 온된다. 이때, 배선(5621_J)에 입력된 프리차지 전압(Vp)은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통해 각각 신호선(Sj-1), 신호선(Sj), 및 신호선(Sj+1)에 입력된다. 제 1 서브-선택 기간(T1)에서, 제 1 박막 트랜지스터(5603a)는 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)는 오프된다. 이때, 배선(5621_J)에 입력된 Data_j-1은 제 1 박막 트랜지스터(5603a)를 통해 신호선(Sj-1)에 입력된다. 제 2 서브-선택 기간(T2)에서, 제 2 박막 트랜지스터(5603b)는 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)는 오프된다. 이때, 배선(5621_J)에 입력된 Data_j는 제 2 박막 트랜지스터(5603b)를 통해 신호선(Sj)에 입력된다. 제 3 서브-선택 기간(T3)에서, 제 3 박막 트랜지스터(5603c)는 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)는 오프된다. 이때, 배선(5621_J)에 입력된 Data_j+1은 제 3 박막 트랜지스터(5603c)를 통해 신호선(Sj+1)에 입력된다.
상술된 바와 같이, 도 14의 타이밍도가 적용되는 도 12의 신호선 구동 회로에서, 서브-선택 기간들 전에 프리차지 기간을 제공함으로써 신호선은 프리차지될 수 있다. 따라서, 비디오 신호는 고속으로 화소에 기록될 수 있다. 도 13과 유사한 도 14의 부분들은 동일한 참조부호들로 표기되어 있고, 동일한 부분들 또는 유사한 기능들을 갖는 부분들의 상세한 설명은 생략된다는 것을 유념해야 한다.
이제, 주사선 구동 회로의 구성이 설명된다. 주사선 구동 회로는 시프트 레지스터 및 버퍼를 포함한다. 또한, 몇몇 경우들에 있어서는 레벨 시프터가 포함될 수도 있다. 주사선 구동 회로에서, 클럭 신호(CLK) 및 시작 펄스 신호(SP)가 시프트 레지스터에 입력될 때, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 버퍼링되고 증폭되며, 그 결과 신호가 대응하는 주사선에 공급된다. 하나의 선에 대응하는 화소들의 트랜지스터들의 게이트 전극들이 주사선에 접속된다. 또한, 하나의 선의 화소들의 트랜지스터들은 동시에 턴온되어야 하기 때문에, 대량의 전류를 공급할 수 있는 버퍼가 사용된다.
주사선 구동 회로의 일부로서 사용되는 시프트 레지스터의 예가 도 15 및 도 16을 참조하여 설명된다.
도 15는 시프트 레지스터의 회로 구성을 도시한다. 도 15에 도시된 시프트 레지스터는 복수의 플립-플롭들(플립-플롭들(5701_1 내지 5701_n))을 포함한다. 또한, 시프트 레지스터는 제 1 클럭 신호, 제 2 클럭 신호, 시작 펄스 신호 및 리셋 신호를 입력함으로써 동작된다.
도 15의 시프트 레지스터의 접속 관계들이 설명된다. 도 15의 시프트 레지스터에서 i번째 단의 플립-플롭(5701_i)(플립-플롭들(5701_1 내지 5701_n) 중 하나)에서, 도 16에 도시된 제 1 배선(5501)은 제 7 배선(5717_i-1)에 접속되고; 도 16에 도시된 제 2 배선(5502)은 제 7 배선(5717_i+1)에 접속되고; 도 16에 도시된 제 3 배선(5503)은 제 7 배선(5717_i)에 접속되고; 도 16에 도시된 제 6 배선(5506)은 제 5 배선(5715)에 접속된다.
또한, 도 16에 도시된 제 4 배선(5504)은 홀수단들의 플립-플롭들에서 제 2 배선(5712)에 접속되고, 짝수단들의 플립-플롭들에서 제 3 배선(5713)에 접속된다. 도 16에 도시된 제 5 배선(5505)은 제 4 배선(5714)에 접속된다.
제 1 단의 플립-플롭(5701_1)의 도 16에 도시된 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, n번째 단의 플립-플롭(5701_n)의 도 16에 도시된 제 2 배선(5502)은 제 6 배선(5716)에 접속된다는 것을 유념해야 한다.
제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 및 제 6 배선(5716)은 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 및 제 4 신호선으로 지칭될 수도 있다. 제 4 배선(5714) 및 제 5 배선(5715)은 각각 제 1 전원선 및 제 2 전원선으로 지칭될 수도 있다.
도 16은 도 15에 도시된 플립-플롭의 세부사항을 도시한다. 도 16에 도시된 플립-플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577), 및 제 8 박막 트랜지스터(5578)를 포함한다. 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577), 및 제 8 박막 트랜지스터(5578)는 n-채널 트랜지스터들이고, 게이트 및 소스 간 전압(Vgs)이 임계 전압(Vth)을 초과할 때 도전 상태가 된다는 것을 유념해야 한다.
이제, 도 16에 도시된 플립-플롭의 접속 구조가 이하에 설명된다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극 중 하나)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극 중 다른 하나)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극은 제 6 배선(5506)에 접속된다. 제 2 박막 트랜지스터(5572)의 제 2 전극은 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극은 제 5 배선(5505)에 접속된다. 제 3 박막 트랜지스터(5573)의 제 2 전극은 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제 3 박막 트랜지스터(5573)의 게이트 전극은 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극은 제 6 배선(5506)에 접속된다. 제 4 박막 트랜지스터(5574)의 제 2 전극은 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제 4 박막 트랜지스터(5574)의 게이트 전극은 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극은 제 5 배선(5505)에 접속된다. 제 5 박막 트랜지스터(5575)의 제 2 전극은 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제 5 박막 트랜지스터(5575)의 게이트 전극은 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극은 제 6 배선(5506)에 접속된다. 제 6 박막 트랜지스터(5576)의 제 2 전극은 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제 6 박막 트랜지스터(5576)의 게이트 전극은 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극은 제 6 배선(5506)에 접속된다. 제 7 박막 트랜지스터(5577)의 제 2 전극은 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제 7 박막 트랜지스터(5577)의 게이트 전극은 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극은 제 6 배선(5506)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 2 전극은 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제 8 박막 트랜지스터(5578)의 게이트 전극은 제 1 배선(5501)에 접속된다.
제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극, 및 제 7 박막 트랜지스터(5577)의 제 2 전극이 접속되는 지점은 노드(5543)로 지칭된다는 것을 유념해야 한다. 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극, 및 제 8 박막 트랜지스터(5578)의 제 2 전극이 접속되는 지점은 노드(5544)로 지칭된다.
제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 및 제 4 배선(5504)은 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 및 제 4 신호선으로 지칭될 수도 있다. 제 5 배선(5505) 및 제 6 배선(5506)은 각각 제 1 전원선 및 제 2 전원선으로 지칭될 수도 있다.
대안적으로, 신호선 구동 회로 및 주사선 구동 회로는, 실시예 2에 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 제조될 수 있는 n-채널 TFT들만을 사용하여 제조될 수 있다. 실시예 2에 설명된 비선형 소자를 제조하기 위한 방법과 유사한 방법에 의해 형성될 수 있는 n-채널 TFT들은 이동도가 높기 때문에, 구동 회로들의 구동 주파수가 증가될 수 있다. 또한, 실시예 2에서 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 형성될 수 있는 n-채널 TFT들은 인듐, 갈륨 및 아연을 함유하는 산소-결핍형 산화물 반도체층을 사용하여 형성되는 소스 영역들 또는 드레인 영역들을 포함한다. 따라서, 기생 용량이 감소되고, 주파수 특성(f-특성이라고 함)이 증가된다. 예를 들어, 실시예 2에서 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법에 의해 형성될 수 있는 n-채널 TFT들을 포함하는 주사선 구동 회로는 고속으로 동작할 수 있고; 따라서, 예를 들어, 프레임 주파수를 증가시키거나 또는 흑색 화면의 삽입을 달성하는 것이 가능하다.
게다가, 주사선 구동 회로의 트랜지스터의 채널 폭이 증가되거나 복수의 주사선 구동 회로들이 제공될 때, 예를 들어, 더 높은 프레임 주파수가 실현될 수 있다. 복수의 주사선 구동 회로들이 제공될 때, 짝수 주사선들을 구동하기 위한 주사선 구동 회로가 한쪽에 제공되고, 홀수 주사선들을 구동하기 위한 주사선 구동 회로가 반대 쪽에 제공되며; 따라서, 프레임 주파수의 증가가 실현될 수 있다.
본 발명의 실시예가 적용되는 반도체 장치의 예인 액티브 매트릭스형 발광 표시 장치를 제조하는 경우에, 복수의 박막 트랜지스터들이 적어도 하나의 화소에 배열되기 때문에, 복수의 주사선 구동 회로들이 배열되는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 예가 도 11b에 도시되어 있다.
도 11b에 도시된 발광 표시 장치는, 기판(5400) 위에, 디스플레이 소자가 각각 제공되는 복수의 화소들을 포함하는 화소부(5401); 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404); 및 선택된 화소로의 비디오 신호 입력을 제어하는 신호선 구동 회로(5403)를 포함한다.
도 11b의 발광 표시 장치의 화소에 디지털 비디오 신호를 입력하는 경우에, 화소는 트랜지스터의 온/오프를 전환함으로써 발광 상태 또는 비-발광 상태에 놓인다. 따라서, 계조는 면적 비율 계조 방법 또는 시간 비율 계조 방법을 사용하여 디스플레이될 수 있다. 면적 비율 계조 방법은, 하나의 화소가 복수의 서브화소들로 분할되고, 각각의 서브화소들이 비디오 신호들에 기초하여 개별적으로 구동됨으로써 계조가 디스플레이되도록 하는 구동 방법을 나타낸다. 또한, 시간 비율 계조 방법은 화소가 발광 상태에 있는 동안의 기간이 제어됨으로써 계조가 디스플레이되도록 하는 구동 방법을 나타낸다.
발광 소자들의 응답 시간은 액정 소자들 등보다 짧기 때문에, 발광 소자들은 시간 비율 계조 방법에 적합하다. 구체적으로, 시간 비율 계조 방법에 의해 디스플레이하는 경우에, 하나의 프레임 기간은 복수의 서브프레임 기간들로 분할된다. 이어서, 비디오 신호들에 따라서, 화소의 발광 소자가 각 서브프레임 기간에 발광 상태 또는 비-발광 상태에 놓인다. 프레임을 복수의 서브프레임들로 분할함으로써, 화소들이 실제로 하나의 프레임 기간에서 발광하는 시간의 총 길이는 계조들을 디스플레이하기 위해 비디오 신호들에 의해 제어될 수 있다.
도 11b의 발광 표시 장치에서, 하나의 화소가 스위칭 TFT 및 전류 제어 TFT를 포함하는 경우에, 스위칭 TFT의 게이트 배선으로서 작용하는 제 1 주사선에 입력되는 신호는 제 1 주사선 구동 회로(5402)로부터 생성되고, 전류 제어 TFT의 게이트 배선으로서 작용하는 제 2 주사선에 입력되는 신호는 제 2 주사선 구동 회로(5404)로부터 생성된다는 것을 유념해야 한다. 그러나, 제 1 주사선에 입력되는 신호 및 제 2 주사선에 입력되는 신호는 하나의 주사선 구동 회로로부터 함께 생성될 수도 있다. 또한, 예를 들어, 스위칭 소자의 동작을 제어하기 위해 사용되는 복수의 제 1 주사선들은 스위칭 소자에 포함된 트랜지스터들의 수에 의존하여 각 화소에 제공될 가능성이 있다. 이 경우에, 복수의 제 1 주사선들에 입력되는 신호들은 하나의 주사선 구동 회로로부터 모두 생성될 수도 있거나 또는 복수의 주사선 구동 회로들로부터 생성될 수도 있다.
발광 표시 장치에 있어서도, n-채널 TFT를 사용하여 형성될 수 있는 구동 회로의 일부가 화소부의 박막 트랜지스터와 함께 하나의 기판 위에 제공될 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로는 실시예 2에 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 형성될 수 있는 n-채널 TFT들만을 사용하여 제조될 수 있다.
상술된 구동 회로는 액정 표시 장치 또는 발광 표시 장치뿐만 아니라 스위칭 소자에 전기적으로 접속된 소자를 이용함으로써 전자 잉크가 구동되는 전자 종이에도 사용될 수도 있다. 전자 종이는 또한 전기 영동 표시 장치(전기 영동 디스플레이)라고도 하며, 일반적인 종이와 동일한 수준의 판독성을 갖고, 다른 표시 장치들보다 전력 소비가 낮으며, 얇고 가벼운 형태를 갖도록 설정될 수 있다는 이점들을 갖는다.
전기 영동 디스플레이들의 다양한 형태들이 있다. 전기 영동 디스플레이는, 양 전하들을 갖는 제 1 입자들 및 음 전하를 갖는 제 2 입자들을 각각 포함하는 복수의 마이크로캡슐들이 용매 또는 용질에서 분산되고, 전기장이 마이크로캡슐들에 인가되어, 마이크로캡슐들 내의 입자들이 서로 반대 방향들로 이동하고, 한 쪽에 모여진 입자들의 색만이 디스플레이되도록 하는 장치이다. 제 1 입자들 또는 제 2 입자들은 착색제(colorant)를 포함하고, 전기장이 없을 때는 이동하지 않는다는 것을 유념해야 한다. 또한, 제 1 입자들의 색은 제 2 입자들의 색과는 다르다(입자들은 또한 무색일 수도 있다).
따라서, 전기 영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계를 갖는 영역으로 이동하는, 소위 유전 영동 효과를 이용한다. 전기 영동 디스플레이는 액정 표시 장치에 필요한 편광판 및 대향 기판을 필요로 하지 않음으로써, 그의 두께 및 무게는 약 절반이 된다.
마이크로캡슐들이 용매에서 분산되는 것을 전자 잉크라고 하며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면 상에 인쇄될 수 있다. 또한, 컬러 필터 또는 색소를 포함하는 입자들을 사용하여 컬러 디스플레이가 가능하다.
또한, 액티브 매트릭스형 표시 장치는 2개의 전극들 사이에 개재되도록 액티브 매트릭스형 기판 위에 복수의 마이크로캡슐들을 적절히 제공함으로써 완성될 수 있고, 마이크로캡슐들에 전계를 인가함으로써 디스플레이를 수행할 수 있다. 예를 들어, 실시예 2에서 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 형성될 수 있는 박막 트랜지스터들을 사용하여 얻어지는 액티브 매트릭스형 기판이 사용될 수 있다.
마이크로캡슐 내의 제 1 입자들 및 제 2 입자들은 도전 재료, 절연 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계 발광 재료, 일렉트로크로믹 재료, 및 자기 영동 재료 또는 이들의 복합 재료 중 하나로 형성될 수도 있다는 것을 유념해야 한다.
실시예 4에 따르면, 보호 회로는 산화물 반도체를 포함하는 비선형 소자를 사용하여 형성된다. 따라서, 보호 회로로서 적합한 구조를 갖는 표시 장치가 제공될 수 있다. 비선형 소자의 제 1 산화물 반도체층 및 배선층들 간의 접속 구조에서, 제 1 산화물 반도체층보다 전기 도전율이 높은 제 2 산화물 반도체층과 접합되는 영역을 제공하는 것은 금속 배선들만을 사용하는 경우에 비해 안정한 동작을 가능하게 한다. 따라서, 박막의 박리로 인한 결함이 쉽게 발생하지 않는다. 이 방식에서, 실시예 4에 따르면, 신뢰성이 높은 표시 장치가 제조될 수 있다.
실시예 4는 또 다른 실시예에 개시된 구조와 적절히 조합될 수 있다.
(실시예 5)
박막 트랜지스터는 본 발명의 실시예에 따른 비선형 소자와 함께 제조될 수 있고, 박막 트랜지스터는 화소부에 및 또한 구동 회로에 이용될 수 있으며, 이로써, 디스플레이 기능을 갖는 반도체 장치(표시 장치라고도 함)가 제조될 수 있다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터 및 비선형 소자는 화소부와 함께 하나의 기판 위에 형성된 전체 구동 회로 또는 구동 회로의 일부에 사용될 수 있어, 시스템-온-패널이 형성될 수 있도록 한다.
표시 장치는 디스플레이 소자를 포함한다. 디스플레이 소자로서, 액정 소자(액정 디스플레이 소자라고도 함) 또는 발광 소자(발광 디스플레이 소자라고도 함)가 사용될 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로 무기 전계 발광(EL) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크와 같이, 전기적 영향에 의해 콘트라스트가 변화되는 디스플레이 매체가 사용될 수 있다.
또한, 표시 장치는 디스플레이 소자가 밀봉되는 패널, 및 제어기를 포함하는 IC 등이 패널 상에 탑재되는 모듈을 포함한다. 본 발명의 실시예는 디스플레이 소자가 표시 장치를 제조하기 위한 처리에서 완성되기 전의 소자 기판의 일 형태와 관련되고, 소자 기판에는 복수의 화소들 각각의 디스플레이 소자에 전류를 공급하기 위한 수단이 제공된다. 구체적으로, 소자 기판은, 디스플레이 소자의 화소 전극만이 제공되는 상태, 화소 전극이 되는 도전막이 형성된 후 및 화소 전극을 형성하기 위해 도전막이 에칭되기 전의 상태, 또는 임의의 다른 상태들일 수도 있다.
본 명세서에서의 표시 장치는 이미지 표시 장치, 표시 장치, 또는 (조명 장치를 포함하는) 광원을 나타낸다. 또한, 표시 장치는: FPC(flexible printed circuit), TAB(tape automated bonding) 테이프, 또는 TCP(tape carrier package)와 같은 커넥터를 포함하는 모듈; TAB 테이프 또는 그 단부에서 인쇄 배선판이 제공되는 TCP를 갖는 모듈; 및 COG(chip-on-glass) 방법에 의해 디스플레이 소자에 직접 탑재되는 집적 회로(IC)를 갖는 모듈 중 임의의 것을 포함한다.
본 발명의 실시예에 따른 표시 장치의 일 형태에 대응하는 액정 디스플레이 패널의 외관 및 단면도가 도 17a-1, 도 17a-2 및 도 17b를 참조하여 실시예 5에서 설명될 것이다. 도 17a-1 및 도 17a-2 각각은 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 제조될 수 있는 전기적 특성들이 높은 박막 트랜지스터들(4010 및 4011), 및 액정 소자(4013)가 제 1 기판(4001) 및 제 2 기판(4006) 사이에 실란트(4005)로 밀봉되는 패널의 상면도이다. 도 17b는 도 17a-1 및 도 17a-2의 M-N에 따른 단면도에 대응한다.
제 1 기판(4001) 위에 제공되는 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 실란트(4005)가 제공된다. 제 2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 제공된다. 따라서, 액정층(4008) 외에 화소부(4002)와 주사선 구동 회로(4004)가 제 1 기판(4001) 및 제 2 기판(4006) 사이에 실란트(4005)로 밀봉된다. 별도로 준비되는 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성되는 신호선 구동 회로(4003)는 제 1 기판(4001) 위에 실란트(4005)로 둘러싸인 영역과는 다른 영역에 탑재된다.
별도로 형성되는 구동 회로의 접속 방법에 대한 특별한 제한은 없고, 공지된 COG 방법, 와이어 본딩 방법, TAB 방법 등이 사용될 수 있다. 도 17a-1은 신호선 구동 회로(4003)가 COG 방법으로 탑재되는 예를 도시하고, 도 17a-2는 신호선 구동 회로(4003)가 TAB 방법으로 탑재되는 예를 도시한다.
제 1 기판(4001) 위에 제공되는 화소부(4002) 및 주사선 구동 회로(4004) 각각은 복수의 박막 트랜지스터들을 포함한다. 도 17b는 화소부(4002)에 포함된 박막 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 박막 트랜지스터(4011)를 도시한다. 절연층들(4020 및 4021)이 박막 트랜지스터들(4010 및 4011) 위에 제공된다.
박막 트랜지스터들(4010 및 4011) 각각은 전기적 특성들이 높고, 플라즈마 처리가 수행된 게이트 절연층, 산소-결핍형의 IGZO 반도체막을 포함하는 소스 영역 및 드레인 영역, 소스 영역 및 드레인 영역과 각각 접하는 소스 전극층 및 드레인 전극층, 및 소스 영역 및 드레인 영역과 접하는 산소-과잉형의 IGZO 반도체층을 포함한다. 박막 트랜지스터들(4010 및 4011)은 실시예 2에서 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 제조될 수 있다. 실시예 5에서, 박막 트랜지스터들(4010 및 4011)은 n-채널 박막 트랜지스터들이다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)이 제 2 기판(4006) 상에 형성된다. 화소 전극층(4030), 대향 전극층(4031), 및 액정층(4008)이 서로 중첩하는 부분은 액정 소자(4013)에 해당한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 배향막들로서 기능하는 절연층(4032) 및 절연층(4033)이 각각 제공되고, 절연층들(4032 및 4033)을 사이에 개재하여 액정 소자(4008)를 유지한다는 것을 유념해야 한다.
제 1 기판(4001) 및 제 2 기판(4006)은 유리, 금속(일반적으로는 스테인레스 스틸), 세라믹 또는 플라스틱으로 형성될 수 있다는 것을 유념해야 한다. 플라스틱으로서는, 유리섬유보강 플라스틱(FRP)판, 폴리비닐 불소(PVF)막, 폴리에스테르막, 또는 아크릴 수지막이 사용될 수 있다. 또한, 알루미늄 포일이 PVF 막들 또는 폴리에스테르막들 사이에 끼워 넣어지는 구조를 갖는 시트가 사용될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031) 사이의 간격(셀 갭)을 제어하기 위해, 선택적으로 절연막을 에칭하여 형성되는 원주형 스페이서(4035)가 제공된다. 대안적으로, 구형 스페이서가 사용될 수도 있다.
대안적으로, 배향막을 갖지 않는 블루 상(blue phase) 액정이 사용될 수도 있다. 블루 상은, 콜레스테릭 액정의 온도가 상승될 때 콜레스테릭 액정이 등방성 상으로 변화하기 직전에 나타나는 액정 상의 종류이다. 블루 상은 좁은 온도 범위 내에서만 나타나고; 따라서, 액정층(4008)은, 온도 범위를 확장하기 위해서 5wt.% 이상의 키랄제(chiral agent)가 혼합되는 액정 조성을 사용하여 형성된다. 블루 상 액정 및 키랄제를 포함하는 액정 조성은 10㎲ 내지 100㎲의 짧은 반응 시간을 갖고, 광학적으로 등방성이고; 따라서, 배향 처리가 불필요하고 시야각 의존도가 낮다.
실시예 5는 투과형 액정 표시 장치의 예를 설명하고 있지만; 본 발명의 실시예는 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에 적용될 수 있다는 것을 유념해야 한다.
실시예 5의 액정 표시 장치는 기판 외부(시야측)에 제공되는 편광기, 및 순서대로 배열되는, 기판 내부에 제공된 착색층 및 디스플레이 소자의 전극층을 포함하지만, 편광기는 기판 내부에 있을 수도 있다. 편광기 및 착색층의 적층 구조는 실시예 5에 나타낸 것으로 제한되지 않고, 편광기 및 착색층의 재료들 및 제조 처리의 조건에 따라 적절히 설정될 수도 있다. 또한, 흑색 매트릭스로 기능하는 차광막이 제공될 수도 있다.
실시예 5에서, 박막 트랜지스터들의 표면의 불균일을 감소시키고 박막 트랜지스터들의 신뢰성을 향상시키기 위해서, 실시예 2에서 설명된 비선형 소자 및 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 형성될 수 있는 박막 트랜지스터들은 보호막들 또는 평탄화 절연막들로서 기능하는 절연층들(절연층들(4020 및 4021))로 피복된다. 보호막은 대기 중에 부유하는 유기물, 금속물 또는 습기와 같은 오염 불순물의 투입을 방지하기 위해 제공되고, 따라서, 밀집한 막이 바람직하다는 것을 유념해야 한다. 보호막은 스퍼터링법에 의한 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막 또는 질화산화알루미늄막의 단층 또는 적층을 사용하여 형성될 수도 있다. 실시예 5에서 보호막은 스퍼터링법으로 형성되었지만, 방법은 특정 방법으로 제한되지 않고, 다양한 방법들로부터 선택될 수도 있다.
여기서, 절연층(4020)은 보호막으로서 적층 구조를 갖도록 형성된다. 여기서, 절연층(4020)의 제 1 층으로서 산화실리콘막이 스퍼터링법으로 형성된다. 보호막으로 산화실리콘막을 사용하는 것은 소스 전극층 및 드레인 전극층에 사용되는 알루미늄막의 힐록을 방지하는 유리한 효과를 제공한다.
또한, 절연층(4020)의 제 2 층으로서 질화실리콘막이 스퍼터링법에 의해 형성된다. 질화실리콘막이 보호막에 사용될 때, 나트륨과 같은 가동 이온들이 반도체 영역에 투입하여 TFT의 전기적 특성들을 변화시키는 것을 방지하는 것이 가능하다.
또한, 보호막이 형성된 후에, 산화물 반도체층은 (300℃ 내지 400℃에서) 어닐링될 수도 있다.
또한, 평탄화 절연막으로서 절연층(4021)이 형성된다. 절연층(4021)은 폴리이미드, 아크릴, 벤조시크로부텐, 폴리아미드 또는 에폭시와 같이 내열성을 갖는 유기 재료로 형성될 수 있다. 이러한 유기 재료들의 대안으로서, 저-유전율 재료(저-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용하는 것이 가능하다. 실록산계 수지는 치환기로서 수소 외에 불소, 알킬기 및 아릴기 중 적어도 하나를 포함할 수도 있다. 절연층(4021)은 이들 재료들로 형성된 복수의 절연막들을 적층함으로써 형성될 수도 있다는 것을 유념해야 한다.
실록산계 수지는 출발 재료로서 실록산계 재료로 형성되고 Si-O-Si 결합을 갖는 수지라는 것을 유념해야 한다. 실록산계 수지는 치환기로서 수소 외에 불소, 알킬기 및 방향족 탄화수소 중 적어도 하나를 포함할 수도 있다.
절연층(4021)을 형성하기 위한 방법은 특정 방법으로 제한되지 않으며, 절연층(4021)의 재료에 의존하여, 스퍼터링법, SOG 방법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 액적 토출법(예를 들어, 잉크젯 방법, 스크린 인쇄, 또는 오프셋 인쇄), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등이 사용될 수 있다. 재료 용액을 사용하여 절연층(4021)을 형성하는 경우에, 베이킹 단계와 동시에 산화물 반도체층 상에서 어닐링(300℃ 내지 400℃)이 수행될 수도 있다. 절연층(4021)의 베이킹 및 산화물 반도체층의 어닐링이 동시에 수행될 때, 반도체 장치가 효과적으로 제조될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물 또는 산화실리콘이 첨가된 인듐 주석 산화물과 같은 투광성 도전 재료로 형성될 수 있다.
도전성 고분자(도전성 폴리머라고도 함)를 함유하는 도전성 조성물이 화소 전극층(4030) 및 대향 전극층(4031)에 사용될 수 있다. 도전성 조성물로 형성된 화소 전극은 바람직하게 10000ohm/square 이하의 시트 저항 및 550㎚의 파장에서 70% 이상의 투과율을 갖는다. 또한, 도전성 조성물에 함유된 도전성 고분자의 저항은 바람직하게 0.1Ω·㎝ 이하이다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 폴리머가 사용될 수 있다. 그 예들로서, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 그들의 2 종류들 이상의 공중합체 등이 주어질 수 있다.
또한, 별도로 형성되는 신호선 구동 회로(4003), 주사선 구동 회로(4004), 및 화소부(4002)에 FPC(4018)로부터 다양한 신호들 및 전위들이 공급된다.
실시예 5에서, 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 사용하여 접속 단자 전극(4015)이 형성된다. 박막 트랜지스터들(4010 및 4011)에 포함된 소스 및 드레인 전극층들과 동일한 도전막을 사용하여 단자 전극(4016)이 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)의 단자에 전기적으로 접속된다.
도 17a-1, 도 17a-2 및 도 17b는 신호선 구동 회로(4003)가 별도로 형성되어 제 1 기판(4001) 상에 탑재되는 예를 도시하고 있지만, 실시예 5는 이 구조로 제한되지 않는다. 주사선 구동 회로가 별도로 형성된 다음 탑재될 수도 있거나, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성된 다음 탑재될 수도 있다.
도 18은 액정 디스플레이 모듈이 본 발명의 실시예에 따라 제조되는 TFT 기판(2600)을 사용하여 반도체 장치로서 형성되는 예를 도시한다.
도 18은, TFT 기판(2600) 및 대향 기판(2601)이 실란트(2602)로 서로 고정되고, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 디스플레이 소자(2604) 및 착색층(2605)이 디스플레이 영역을 형성하기 위해 기판들 사이에 제공되는 액정 디스플레이 모듈의 예를 도시한다. 착색층(2605)은 컬러 디스플레이를 수행하기 위해 필요하다. RGB 시스템의 경우에, 빨간색, 초록색 및 파란색에 대응하는 각각의 착색층들이 각각의 화소들에 제공된다. 편광판들(2606 및 2607) 및 확산판(2613)이 TFT 기판(2600) 및 대향 기판(2601) 외부에 제공된다. 광원은 냉음극관(2610) 및 반사판(2611)을 포함하고, 회로 기판(2612)은 플랙시블 배선 기판(2609)을 통해 TFT 기판(2600)의 배선 회로부(2608)에 접속되고, 제어 회로 및 전원 회로와 같은 외부 회로를 포함한다. 편광판 및 액정층은 위상차판을 사이에 개재하여 적층될 수도 있다.
액정 디스플레이 모듈에 있어서, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등이 사용될 수 있다.
실시예 5에 따르면, 보호 회로는 산화물 반도체를 포함하는 비선형 소자를 사용하여 형성되고; 따라서, 보호 회로로서 적합한 구조를 갖는 표시 장치가 제공될 수 있다. 비선형 소자의 제 1 산화물 반도체층 및 배선층들 간의 접속 구조에 있어서, 제 1 산화물 반도체층보다 전기 도전율이 높은 제 2 산화물 반도체층과 접합되는 영역을 제공하는 것은 금속 배선들만을 사용하는 경우에 비해 안정한 동작을 가능하게 한다. 또한, 박막의 박리로 인한 결함이 쉽게 발생하지 않는다. 이 방식에서, 실시예 5에 따르면, 신뢰성이 높은 액정 디스플레이 패널이 제조될 수 있다.
실시예 5는 또 다른 실시예에 개시된 구조와 적절히 조합될 수 있다.
(실시예 6)
실시예 6은 본 발명의 실시예에 따른 표시 장치로서 발광 표시 장치의 예를 설명한다. 여기서는, 표시 장치의 디스플레이 소자의 예로서, 전계 발광을 이용하는 발광 소자가 사용된다. 전계 발광을 이용하는 발광 소자들은 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라고 하고, 후자는 무기 EL 소자라고 한다.
유기 EL 소자에 있어서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극들로부터 발광성 유기 화합물을 함유하는 층으로 전자들 및 홀들이 각기 주입되고, 따라서, 전류가 흐른다. 그렇게 하여, 캐리어들(즉, 전자들 및 홀들)이 재결합되고, 따라서, 발광성 유기 화합물이 여기된다. 발광성 유기 화합물이 여기 상태에서 기저 상태로 돌아갈 때, 발광된다. 이러한 메커니즘으로 인해, 이러한 발광 소자는 전류-여기형 발광 소자라고 한다.
무기 EL 소자들은 그들의 소자 구조들에 따라 분산형 무기 EL 소자 및 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자들이 바인더에서 분산되는 발광층을 갖고, 그 발광 메커니즘은 도너 준위 및 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막 무기 EL 소자는, 전극들 사이에 더 끼워 넣어지는 유전층들 사이에 발광층이 끼워 넣어지는 구조를 갖고, 그 발광 메커니즘은 금속 이온들의 내부-쉘(inner-shell) 전자 전이를 이용하는 국부형 발광이다. 유기 EL 소자는 이 예에서 발광 소자로 사용된다는 것을 유념해야 한다.
도 19는, 본 발명의 실시예가 적용되는 반도체 장치의 예로서, 디지털 시간 계조 구동이 적용될 수 있는 화소 구조의 예를 도시한다.
디지털 시간 계조 구동이 적용될 수 있는 화소의 구조 및 동작이 설명된다. 이 예에서, 하나의 화소는, 각각 채널 형성 영역이 제 1 산화물 반도체층을 포함하고, 실시예 2에서 설명된 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 형성될 수 있는, 2개의 n-채널 트랜지스터들을 포함한다.
화소(6400)는 스위칭 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량소자(6403)를 포함한다. 스위칭 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭 트랜지스터(6401)의 제 1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속되고, 스위칭 트랜지스터(6401)의 제 2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)의 게이트는 용량소자(6403)를 통해 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제 1 전극은 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제 2 전극은 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 대응한다.
발광 소자(6404)의 제 2 전극(공통 전극(6408))은 저 전원 전위로 설정된다. 저 전원 전위는, 전원선(6407)에 설정된 고 전원 전위가 기준일 때, 저 전원 전위 < 고 전원 전위를 만족하는 전위이다. 예를 들어, 저 전원 전위로서 GND, 0V 등이 이용될 수도 있다. 고 전원 전위 및 저 전원 전위 간의 전위차가 발광 소자(6404)에 인가되어 발광 소자(6404)에 전류가 공급됨으로써, 발광 소자(6404)가 발광하게 된다. 여기서, 발광 소자(6404)가 전류 공급에 의해 발광하도록 만들기 위해서, 각 전위는 고 전원 전위와 저 전원 전위 간의 전위차가 순방향 임계 전압보다 크거나 같아지도록 설정된다.
구동용 트랜지스터(6402)의 게이트 용량은 용량소자(6403)를 대체하여 사용될 수도 있어, 용량소자(6403)는 생략될 수 있다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역 및 게이트 전극 사이에 형성될 수도 있다.
전압-입력 전압 구동 방법의 경우에, 비디오 신호가 구동용 트랜지스터(6402)의 게이트에 입력되어, 구동용 트랜지스터(6402)가 충분히 턴온되고 턴오프되는 2개의 상태들 중 하나의 상태가 된다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. (전원선의 전압 + 구동용 트랜지스터(6402)의 Vth) 이상인 전압이 신호선(6405)에 인가된다는 것을 유념해야 한다.
디지털 시간 계조 구동 대신 아날로그 계조 구동을 수행하는 경우에, 신호 입력을 변화시킴으로써, 도 19와 동일한 화소 구조가 사용될 수 있다.
아날로그 계조 구동을 수행하는 경우에, (발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 Vth) 이상인 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 발광 소자(6404)의 순방향 전압은 소망의 휘도가 얻어지는 전압을 나타내고, 적어도 순방향 임계 전압을 포함한다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호가 입력되어, 발광 소자(6404)에 전류가 공급될 수 있다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 하기 위해서, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용될 때, 비디오 신호에 따라 발광 소자(6404)에 전류를 공급하고 아날로그 계조 구동을 수행하는 것이 가능하다.
도 19에 도시된 화소 구조는 이것으로 제한되지 않는다. 예를 들어, 스위치, 저항소자, 용량소자, 트랜지스터, 논리 회로 등이 도 19에 도시된 화소에 부가될 수도 있다.
다음에, 발광 소자의 구조들이 도 20a 내지 도 20c를 참조하여 설명된다. 여기서는, n-채널 구동용 TFT를 예로 들어 화소의 단면 구조가 설명된다. 도 20a 내지 도 20c에 도시된 반도체 장치에 사용되는 구동용 TFT들(7001, 7011 및 7021)이 실시예 2에서 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 형성될 수 있다. 구동용 TFT들(7001, 7011 및 7021)은 전기적 특성들이 높고, 각각은 플라즈마 처리가 수행된 게이트 절연층, 산소-결핍형의 IGZO 반도체막을 포함하는 소스 영역 및 드레인 영역, 각각 소스 영역 및 드레인 영역과 접하는 소스 전극층 및 드레인 전극층, 및 소스 영역 및 드레인 영역과 접하는 산소-과잉형의 IGZO 반도체층을 포함한다.
또한, 발광 소자로부터 방출된 광을 추출하기 위해서, 애노드 및 캐소드 중 적어도 하나는 광을 투과시키는 것이 요구된다. 박막 트랜지스터 및 발광 소자가 기판 위에 형성된다. 발광 소자는, 기판에 반대인 표면을 통해 발광이 추출되는 상면 발광 구조; 기판측 상의 표면을 통해 발광이 추출되는 하면 발광 구조; 또는 기판에 반대인 표면 및 기판측 상의 표면을 통해 발광이 추출되는 양면 발광 구조를 가질 수 있다. 본 발명의 실시예에 따른 화소 구조는 이들 방출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
상면 방출 구조를 갖는 발광 소자가 도 20a를 참조하여 설명된다.
도 20a는, 구동용 TFT(7001)가 n-채널 TFT이고 발광 소자(7002)에서 발생된 광이 발광층(7004)에 대하여 애노드(7005) 측(기판측과 반대측)으로 방출되는 경우에 있어서의 화소의 단면도이다. 도 20a에서, 발광 소자(7002)의 캐소드(7003)는 구동용 TFT(7001)에 전기적으로 접속되고, 발광층(7004) 및 애노드(7005)는 이 순서대로 캐소드(7003) 위에 적층된다. 캐소드(7003)는, 일 함수가 낮고 광을 반사하는 것이라면, 다양한 도전성 재료들 중 임의의 재료를 사용하여 형성될 수 있다. 예를 들어, 바람직하게 Ca, Al, CaF, MgAg, AlLi 등이 사용된다. 발광층(7004)은 단층을 사용하여 또는 복수의 층들을 적층하여 형성될 수도 있다. 발광층(7004)이 복수의 층들을 사용하여 형성될 때, 발광층(7004)은 전자-주입층, 전자-수송층, 발광층, 홀-수송층, 및 홀-주입층을 이 순서대로 캐소드(7003) 위에 적층함으로써 형성된다. 이들 층들 모두를 형성할 필요는 없다. 애노드(7005)는 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 또는 산화실리콘이 첨가되는 인듐 주석 산화물의 막과 같은 투광성 도전막을 사용하여 형성된다.
발광 소자(7002)는 캐소드(7003)와 애노드(7005)가 발광층(7004)을 사이에 끼우는 영역에 대응한다. 도 20a에 도시된 화소의 경우에, 광은 화살표로 나타낸 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 방출된다.
다음에, 저면 방출 구조를 갖는 발광 소자가 도 20b를 참조하여 설명된다. 도 20b는 구동용 TFT(7011)가 n-채널이고, 광이 발광 소자(7012)로부터 발광층(7014)에 대하여 캐소드(7013) 측(기판측)으로 방출되는 경우에 있어서의 화소의 단면도이다. 도 20b에서, 발광 소자(7012)의 캐소드(7013)는 구동용 TFT(7011)에 전기적으로 접속되는 투광성 도전막(7017) 위에 형성되고, 발광층(7014) 및 애노드(7015)가 캐소드(7013) 위에 이 순서대로 적층된다. 애노드(7015)가 투광성을 가질 때, 애노드(7015)를 덮도록, 광을 반사하거나 차단하기 위한 차광막(7016)이 형성될 수도 있다. 캐소드(7013)에 대해서, 캐소드(7013)가 낮은 일 함수를 갖는 도전막이라면, 도 20a의 경우에서와 같이 다양한 재료들이 사용될 수 있다. 캐소드(7013)는 광을 투과시킬 수 있는 두께(바람직하게는 약 5㎚ 내지 30㎚)를 갖도록 형성된다는 것을 유념해야 한다. 예를 들어, 20㎚의 두께를 갖는 알루미늄막이 캐소드(7013)로서 사용될 수 있다. 발광층(7014)은 도 20a의 경우에서와 같이 단층으로 또는 복수의 층들을 적층하여 형성될 수도 있다. 애노드(7015)는 광을 투과시킬 필요는 없지만, 도 20a에서와 같이 투광성 도전 재료를 사용하여 형성될 수 있다. 차광막(7016)에 있어서는, 광을 반사하는 금속 등이 사용될 수 있지만; 금속막으로 제한되는 것은 아니다. 예를 들어, 흑색 안료가 첨가되는 수지 등이 사용될 수 있다.
발광 소자(7012)는 캐소드(7013) 및 애노드(7015)가 발광층(7014)을 사이에 끼우는 영역에 대응한다. 도 20b에 도시된 화소의 경우에, 광은 화살표로 나타낸 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 방출된다.
다음에, 양면 방출 구조를 갖는 발광 소자가 도 20c를 참조하여 설명된다. 도 20c에서, 발광 소자(7022)의 캐소드(7023)는 구동용 TFT(7021)에 전기적으로 접속되는 투광성 도전막(7027) 위에 형성되고, 발광층(7024) 및 애노드(7025)가 이 순서대로 캐소드(7023) 위에 적층된다. 도 20a의 경우에서와 같이, 캐소드(7023)는, 도전성이고 낮은 일 함수를 갖는다면, 다양한 도전 재료들 중 임의의 재료로 형성될 수 있다. 캐소드(7023)는 광을 투과시킬 수 있는 두께를 갖도록 형성된다는 것을 유념해야 한다. 예를 들어, 20㎚의 두께를 갖는 Al 막이 캐소드(7023)로 사용될 수 있다. 발광층(7024)은 도 20a의 경우에서와 같이 단층을 사용하여 또는 복수의 층들을 적층하여 형성될 수도 있다. 도 20a와 유사한 방식으로, 투광성 도전 재료를 사용하여 애노드(7025)가 형성될 수 있다.
발광 소자(7022)는 캐소드(7023), 발광층(7024), 및 애노드(7025)가 서로 중첩하는 영역에 대응한다. 도 20c에 도시된 화소에서, 광은 화살표들로 나타낸 바와 같이 발광 소자(7022)로부터 애노드(7025) 측 및 캐소드(7023) 측으로 방출된다.
여기서는 유기 EL 소자가 발광 소자로서 설명되었지만, 대안적으로는 무기 EL 소자가 발광 소자로서 제공될 수 있다.
실시예 6은 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되는 예를 설명하지만, 전류 제어 TFT가 구동용 TFT 및 발광 소자 사이에 접속되는 구조가 이용될 수도 있다는 것을 유념해야 한다.
실시예 6에서 설명된 반도체 장치는 도 20a 내지 도 20c에 도시된 구조들로 제한되지 않으며, 본 발명에 따른 기술들의 정신에 기초하여 다양한 방식들로 수정될 수 있다.
다음에, 본 발명에 따른 반도체 장치의 일 형태에 대응하는 발광 디스플레이 패널(발광 패널이라고도 함)의 외관 및 단면이 도 21a 및 도 21b를 참조하여 설명될 것이다. 도 21a는 본 발명의 실시예에 따른 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방법으로 제 1 기판 위에 제조될 수 있는 전기적 특성들이 높은 박막 트랜지스터 및 발광 소자가 제 1 기판 및 제 2 기판 사이에 실란트로 밀봉되는 패널의 상면도이고, 도 21b는 도 21a의 H-I에 따르는 단면도이다.
제 1 기판(4501) 위에 제공되는 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)을 둘러싸기 위해 실란트(4505)가 제공된다. 또한, 제 2 기판(4506)은 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b) 위에 형성된다. 따라서, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)은 제 1 기판(4501), 실란트(4505) 및 제 2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 이 방식에서, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)은 기밀성이 높고 탈기가 적은 (부착막 또는 자외선 경화 수지막과 같은) 보호막 또는 커버재로 패킹(밀봉)되어, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)이 외기에 노출되지 않도록 하는 것이 바람직하다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)은 각각 복수의 박막 트랜지스터들을 포함하고, 예로서 화소부(4502)에 포함된 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 도 21b에 도시되어 있다.
박막 트랜지스터들(4509 및 4510) 각각은 전기적 특성들이 높고, 플라즈마 처리가 수행된 게이트 절연층, 산소-결핍형의 IGZO 반도체막을 사용하여 형성되는 소스 영역 및 드레인 영역, 각각 소스 영역 및 드레인 영역과 접하는 소스 전극층 및 드레인 전극층, 및 소스 영역 및 드레인 영역과 접하는 산소-과잉형의 IGZO 반도체층을 포함한다. 박막 트랜지스터들(4509 및 4510)은 실시예 2에서 설명된 비선형 소자와 함께 비선형 소자를 제조하기 위한 방법과 유사한 방식으로 제조될 수 있다. 실시예 6에서, 박막 트랜지스터들(4509 및 4510)은 n-채널 박막 트랜지스터들이다.
또한, 참조부호 4511은 발광 소자를 나타낸다. 발광 소자(4511)에 포함된 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 및 드레인 전극층들에 전기적으로 접속된다. 발광 소자(4511)는 제 1 전극층(4517), 전계 발광층(4512) 및 제 2 전극층(4513)의 적층 구조를 갖지만, 발광 소자(4511)의 구조는 실시예 6에 나타낸 구조로 제한되지 않는다는 것을 유념해야 한다. 발광 소자(4511)의 구조는 광이 발광 소자(4511)로부터 추출되는 방향 등에 의존하여 적절히 변화될 수 있다.
유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 격벽(4520)이 형성된다. 격벽(4520)은 제 1 전극층(4517) 상에 개구부를 갖도록 감광성 재료를 사용하여 형성되어, 개구부의 측벽이 연속하는 곡률을 갖는 경사면으로 형성되도록 하는 것이 특히 바람직하다.
단층을 사용하여 또는 복수의 층들이 적층되어 전계 발광층(4512)이 형성될 수도 있다.
산소, 수소, 습기, 이산화탄소 등이 발광 소자(4511)로 투입하는 것을 방지하기 위해서, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막이 형성될 수도 있다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC(diamond like carbon)막 등이 형성될 수 있다.
또한, 다양한 신호들 및 전위들이 FPC들(4518a 및 4518b)로부터 신호선 구동 회로들(4503a 및 4503b), 주사선 구동 회로들(4504a 및 4504b) 또는 화소부(4502)에 공급된다.
실시예 6에서, 발광 소자(4511)에 포함된 제 1 전극층(4517)과 동일한 도전막을 사용하여 접속 단자 전극(4515)이 형성된다. 박막 트랜지스터들(4509 및 4510)에 포함된 소스 및 드레인 전극층들과 동일한 도전막을 사용하여 단자 전극(4516)이 형성된다.
접속 단자 전극(4515)은 FPC(4518a)에 포함된 단자에 이방성 도전막(4519)을 통해 전기적으로 접속된다.
광이 발광 소자(4511)로부터 추출되는 방향에 위치된 제 2 기판(4506)은 투광성을 가져야 한다. 그 경우에, 유리판, 플라스틱판, 폴리에스테르막 또는 아크릴막과 같은 투광성 재료가 사용된다.
충전재(4507)로서는, 질소 또는 아르곤과 같은 불활성 기체 외에, 자외선 경화 수지 또는 열경화성 수지가 사용될 수 있다. 예를 들어, 폴리비닐 염화물(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리비닐 부티랄(PVB), 또는 에틸렌 비닐 아세테이트(EVA)가 사용될 수 있다. 실시예 6에서는, 질소가 충전재(4507)로 사용된다.
또한, 필요하다면, 편광판, (타원형 편광판을 포함하는) 원형 편광판, 위상차판(1/4 파장판, 1/2 파장판), 및 컬러 필터와 같은 광학막들이 발광 소자의 방출면에 적절히 제공될 수도 있다. 또한, 편광판 또는 원형 편광판에는 반사 방지막이 제공될 수도 있다. 예를 들어, 반사광이 표면의 오목한 곳/볼록한 곳에서 확산되는 눈부심 방지 처리가 수행될 수 있어, 눈부심이 감소될 수 있다.
신호선 구동 회로들(4503a 및 4503b) 및 주사선 구동 회로들(4504a 및 4504b)로서, 별도로 준비되는 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로들이 탑재될 수도 있다. 또한, 신호선 구동 회로만 또는 그 일부만, 또는 주사선 구동 회로만 또는 그 일부만 별도로 형성되어 탑재될 수도 있다. 실시예 6은 도 21a 및 도 21b에 도시된 구조로 제한되지 않는다.
실시예 6에 따르면, 산화물 반도체를 포함하는 비선형 소자를 사용하여 보호막이 형성되고; 따라서, 보호 회로로서 적합한 구조를 갖는 표시 장치가 제공될 수 있다. 비선형 소자의 제 1 산화물 반도체층 및 배선층들 간의 접속 구조에 있어서, 제 1 산화물 반도체층보다 전기적 도전율이 높은 제 2 산화물 반도체층과 접합되는 영역을 제공하는 것은 금속 배선들만을 사용하는 경우에 비해 안정한 동작을 가능하게 한다. 또한, 박막의 박리로 인한 결함이 쉽게 발생하지 않는다. 이 방식에서, 실시예 6에 따르면, 신뢰성이 높은 발광 표시 장치(디스플레이 패널)가 제조될 수 있다.
실시예 6은 또 다른 실시예에 개시된 구조와 적절히 조합될 수 있다.
(실시예 7)
본 발명의 실시예에 따른 표시 장치는 전자 종이에 적용될 수 있다. 전자 종이는 정보를 디스플레이하는 모든 분야의 전자기기들에 사용될 수 있다. 예를 들어, 전자 종이는 전자 서적(e-북), 포스터들, 열차들과 같은 운송수단 내의 광고, 신용카드들과 같은 다양한 카드들의 디스플레이 등에 사용될 수 있다. 이러한 전자기기들의 예들이 도 22a, 도 22b 및 도 23에 도시되어 있다.
도 22a는 전자 종이를 사용하여 형성된 포스터(2631)를 도시한다. 광고 매체가 인쇄된 종이라면, 광고는 인력에 의해 교체되지만; 본 발명의 실시예가 적용되는 전자 종이가 사용될 때에는 광고 디스플레이가 단시간에 변경될 수 있다. 또한, 디스플레이의 저하 없이 안정된 이미지가 얻어질 수 있다. 또한, 포스터는 무선으로 정보를 전송하고 수신할 수도 있다.
도 22b는 열차와 같은 운송수단 내에서의 광고(2632)를 도시한다. 광고 매체가 인쇄된 종이라면, 광고는 인력에 의해 교체되지만; 본 발명의 실시예가 적용되는 전자 종이가 사용될 때에는 광고 디스플레이가 많은 인력 없이 단시간에 변경될 수 있다. 또한, 디스플레이의 저하 없이 안정된 이미지가 얻어질 수 있다. 또한, 운송수단들 내에서의 광고는 무선으로 정보를 전송하고 수신할 수도 있다.
도 23은 전자 서적 장치(2700)의 예를 도시한다. 예를 들어, 전자 서적 장치(2700)는 2개의 하우징들(2701 및 2703)을 포함한다. 하우징들(2701 및 2703)은 축부(2711)로 서로 결합되어 있고, 그 축을 따라 전자 서적 장치(2700)가 개폐된다. 이러한 구조에 의해, 전자 서적으로서의 동작이 달성된다.
디스플레이부(2705)는 하우징(2701)에 내장되고, 디스플레이부(2707)는 하우징(2703)에 내장된다. 디스플레이부(2705) 및 디스플레이부(2707)는 연속한 이미지들을 디스플레이할 수도 있거나, 또는 상이한 이미지들을 디스플레이할 수도 있다. 상이한 이미지들이 상이한 디스플레이부들에서 디스플레이되는 구조에서, 예를 들어, 오른쪽 디스플레이부(도 23의 디스플레이부(2705))는 문장을 디스플레이하고, 왼쪽 디스플레이부(도 23의 디스플레이부(2707))는 이미지들을 디스플레이한다.
도 23은 하우징(2701)에 조작부 등이 제공되는 예를 도시한다. 예를 들어, 하우징(2701)에는 전원(2721), 조작 키(2723), 스피커(2725) 등이 제공된다. 페이지는 조작 키(2723)로 넘길 수 있다. 키보드, 포인팅 장치 등이 하우징의 디스플레이부와 동일한 면 상에 제공될 수도 있다는 것을 유념해야 한다. 또한, 하우징의 후면 또는 측면에는 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터나 USB 케이블과 같은 다양한 케이블들과 접속될 수 있는 단자 등), 저장 매체 삽입부 등이 제공될 수도 있다. 또한, 전자 서적 장치(2700)는 전자 사전의 기능을 가질 수도 있다.
또한, 전자 서적 장치(2700)는 무선으로 정보를 전송하고 수신할 수도 있다. 소망의 서적 데이터는 전자 서적 서버로부터 무선으로 구매되고 다운로드될 수 있다.
실시예 7에서 설명된 바와 같이, 산화물 반도체를 포함하는 비선형 소자를 사용하여 기능이 개선되고 동작이 안정된 보호 회로를 포함하는 표시 장치가 전자기기에 탑재될 때, 박막의 박리로 인한 결함이 쉽게 발생하지 않는 비선형 소자를 포함하는 보호 회로가 탑재된 신뢰성이 높은 표시 장치를 포함하는 전자기기를 제조하는 것이 가능하다.
실시예 7은 또 다른 실시예에 개시된 구조와 적절히 조합될 수 있다.
(실시예 8)
본 발명의 실시예에 따른 반도체 장치는 (게임기들을 포함한) 다양한 전자기기들에 적용될 수 있다. 전자기기들로서는, 예를 들어, 텔레비전 장치(TV 또는 텔레비전 수신기라고도 함), 컴퓨터 등을 위한 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 셀룰러폰(이동 전화 또는 휴대 전화 장치라고도 함), 휴대용 게임기, 휴대용 정보 단말기, 오디오 재생 장치, 및 파친코기와 같은 대형 게임기가 있다.
도 24a는 텔레비전 장치(9600)의 예를 도시한다. 디스플레이부(9603)는 텔레비전 장치(9600)의 하우징(9601)에 내장된다. 디스플레이부(9603)는 이미지들을 디스플레이할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치 또는 별도의 리모트 컨트롤러(9610)에 의해 조작될 수 있다. 채널 및 볼륨은 리모트 컨트롤러(9610)의 조작키들(9609)에 의해 제어될 수 있고, 디스플레이부(9603)에 디스플레이된 이미지들이 제어될 수 있다. 또한, 리모트 컨트롤러(9610)는 리모트 컨트롤러(9610)로부터 나오는 정보가 디스플레이되는 디스플레이부(9607)를 가질 수도 있다.
텔레비전 장치(9600)에는 수신기, 모뎀 등이 제공된다는 것을 유념해야 한다. 수신기를 사용함으로써, 일반적인 텔레비전 방송이 수신될 수 있다. 또한, 표시 장치가 모뎀을 통해 유선으로 또는 무선으로 통신 네트워크에 접속될 때, 단방향(송출기로부터 수신기로) 또는 양방향(송출기와 수신기간 또는 수신기들 간) 정보 통신이 수행될 수 있다.
도 24b는 디지털 포토 프레임(9700)의 예를 도시한다. 예를 들어, 디스플레이부(9703)는 디지털 포토 프레임(9700)의 하우징(9701)에 내장된다. 디스플레이부(9703)는 다양한 이미지들, 예를 들어, 디지털 카메라 등으로 촬영된 이미지 데이터를 디스플레이할 수 있어, 디지털 포토 프레임은 일반적인 화상 프레임과 유사한 방식으로 기능할 수 있도록 한다.
디지털 포토 프레임(9700)에는 조작부, (USB 단자 또는 USB 케이블을 포함한 다양한 케이블들에 접속될 수 있는 단자와 같은) 외부 접속 단자, 저장 매체 삽입부 등이 제공된다는 것을 유념해야 한다. 이들 구조들은 디스플레이부와 동일한 면에 내장될 수도 있지만; 디자인을 개선하기 위한 이유로 디스플레이부의 측면 또는 후면 상에 제공되는 것이 바람직하다. 예를 들어, 디지털 카메라로 촬영된 이미지 데이터를 포함하는 메모리가 디지털 포토 프레임의 저장 매체 삽입부에 삽입되고, 이미지 데이터가 임포트된다. 그후, 임포트된 이미지 데이터가 디스플레이부(9703)에 디스플레이될 수 있다.
디지털 포토 프레임(9700)은 정보를 무선으로 전송하고 수신할 수도 있다. 이 경우에, 소망의 이미지 데이터는 무선으로 디지털 포토 프레임(9700)에 임포트될 수 있고, 디스플레이될 수 있다.
도 25a는 개폐될 수 있도록 커넥터(9893)와 연결되는 하우징(9881) 및 하우징(9891)을 포함하는 휴대용 게임기를 도시한다. 디스플레이부(9882) 및 디스플레이부(9883)는 각각 하우징(9881) 및 하우징(9891)에 내장된다. 도 25a에 도시된 휴대용 게임기는 부가적으로 스피커부(9884), 저장 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키들(9885), 접속 단자(9887), (힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자력, 온도, 화학 물질, 음향, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사각, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는) 센서(9888), 마이크(9889)) 등을 포함한다. 말할 필요도 없이, 휴대용 게임기의 구조는 상술된 것으로 제한되지 않고, 본 발명의 실시예에 따른 반도체 장치가 제공된다면 임의의 구조를 가질 수도 있다. 또한, 또 다른 부속품이 적절히 제공될 수도 있다. 도 25a에 도시된 휴대용 게임기는 디스플레이부 상에 디스플레이하기 위해 저장 매체에 저장되어 있는 프로그램 또는 데이터를 판독하는 기능, 및 또 다른 휴대용 게임기와 무선 통신에 의해 정보를 공유하는 기능을 갖는다. 도 25a의 휴대용 게임기는 상술된 것 외의 다양한 기능들을 가질 수 있다.
도 25b는 대형 게임기인 슬롯 머신(9900)의 예를 도시한다. 디스플레이부(9903)는 슬롯 머신(9900)의 하우징(9901)에 내장된다. 슬롯 머신(9900)은 부가적으로 시작 레버 또는 정지 스위치, 코인 슬롯, 스피커 등과 같은 조작 수단을 포함한다. 말할 필요도 없이, 슬롯 머신(9900)의 구조는 상술된 것으로 제한되지 않고, 본 발명의 실시예에 따른 적어도 반도체 장치가 제공된다면 임의의 구조를 가질 수도 있다. 또한, 또 다른 부속품이 적절히 제공될 수도 있다.
도 26은 셀룰러폰(1000)의 예를 도시한다. 셀룰러폰(1000)은 디스플레이부(1002)가 내장된 하우징(1002)을 포함하고, 또한, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 포함한다.
손가락 등으로 디스플레이부(1002)를 터치함으로써 도 26에 도시된 셀룰러폰(1000)에 정보가 입력될 수 있다. 또한, 손가락 등으로 디스플레이부(1002)를 터치함으로써 전화를 걸거나 문자 메시지를 보내는 것이 수행될 수 있다.
주로 디스플레이부(1002)의 3개의 화면 모드들이 있다. 제 1 모드는 주로 이미지를 디스플레이하기 위한 디스플레이 모드이다. 제 2 모드는 주로 문자와 같은 정보를 입력하기 위한 입력 모드이다. 제 3 모드는 디스플레이 모드 및 입력 모드의 두 모드들이 혼합된 디스플레이-입력 모드이다.
예를 들어, 전화를 걸거나 문자 메시지를 보내는 경우에, 디스플레이부(1002)는 주로 문자 입력이 수행되는 문자 입력 모드로 설정되고, 화면 상에서 문자 입력 동작이 수행될 수 있다. 이 경우에는, 디스플레이부(1002)의 전체 화면 대부분에 키보드 또는 숫자 버튼들을 디스플레이하는 것이 바람직하다.
자이로스코프 또는 가속도 센서와 같이 경사를 검출하기 위한 센서를 포함하는 검출 장치가 셀룰러폰(1000) 내부에 제공될 때, 디스플레이부(1002)의 화면에서의 디스플레이는 셀룰러폰(1000)의 방향을 판단하여(셀룰러폰(1000)이 가로 모드 또는 세로 모드에 대해 수직으로 위치되는지 수평으로 위치되는지의 여부) 자동으로 전환될 수 있다.
또한, 화면 모드들은 디스플레이부(1002)를 터치하거나 하우징(1001)의 조작 버튼(1003)을 조작함으로써 전환된다. 대안적으로, 화면 모드들은 디스플레이부(1002)에 디스플레이된 이미지들의 종류들에 의존하여 전환될 수 있다. 예를 들어, 디스플레이부에 디스플레이된 이미지에 대한 신호가 동영상들의 데이터일 때, 화면 모드는 디스플레이 모드로 전환된다. 신호가 문자 데이터일 때, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에서, 디스플레이부(1002)의 광학 센서에 의에 검출된 신호가 검출되는 동안 디스플레이부(1002)의 터치에 의한 입력이 특정 기간 내에 수행되지 않을 때, 화면 모드는 입력 모드에서 디스플레이 모드로 전환되도록 제어될 수도 있다.
디스플레이부(1002)는 또한 이미지 센서로서 기능할 수 있다. 예를 들어, 손바닥 또는 손가락으로 디스플레이부(1002)를 터치함으로써 장문(palm print), 지문 등의 이미지가 촬상됨으로써, 개인 인증이 수행될 수 있다. 또한, 근적외광을 방출하는 백라이트 또는 근적외광을 방출하는 센서용 광원이 디스플레이부에 제공될 때, 손가락 정맥, 손바닥 정맥 등이 촬상될 수 있다.
실시예 8에서 설명된 바와 같이, 산화물 반도체를 포함하는 비선형 소자를 사용함으로써 기능이 개선되고 동작이 안정되는 보호 회로를 포함하는 표시 장치가 전자기기에 탑재될 때, 박막의 박리로 인한 결함이 쉽게 발생하지 않는 비선형 소자를 포함하는 보호 회로가 탑재된 신뢰성이 높은 표시 장치를 포함하는 전자기기를 제조하는 것이 가능하다.
실시예 8은 또 다른 실시예에 개시된 구조와 적절히 조합될 수 있다.
본원은 2008년 9월 12일에 일본 특허청에 출원된 일본 특허 출원 제 2008-235105 호에 기초하며, 그 전체 내용들은 본원에 참조로서 포함된다.
10 : 기판 11 : 주사선 입력 단자
12 : 신호선 입력 단자 13 : 주사선
14 : 신호선 15 : 게이트 전극
16 : 게이트 전극 17 : 화소부
18 : 화소 19 : 화소 트랜지스터
20 : 저장 용량부 21 : 화소 전극
22 : 용량선 23 : 공통 단자
24 : 보호 회로 25 : 보호 회로
26 : 보호 회로 27 : 용량 버스선
28 : 공통 배선 29 : 공통 배선
30 : 비선형 소자 30a : 비선형 소자
30b : 비선형 소자 31 : 비선형 소자
31a : 비선형 소자 31b : 비선형 소자
36 : 산화물 반도체층 37 : 게이트 절연층
38 : 배선층 39 : 배선층
40 : 산화물 반도체층 41 : 도전층
42 : 층간 절연층 43 : 콘택트 홀
44 : 배선층 100 : 기판
101 : 게이트 전극 102 : 게이트 절연층
103 : 산화물 반도체층 105a : 소스 전극층
105b : 드레인 전극층 106a : 소스 영역
106b : 드레인 영역 107 : 보호 절연막
108 : 주사선 125 : 콘택트 홀
126 : 콘택트 홀 128 : 배선층
580 : 기판 581 : 박막 트랜지스터
583 : 층간 절연층 584 : 보호막
585 : 절연층 587 : 전극층
588 : 전극층 589 : 구형 입자
590a : 흑색 영역 590b : 백색 영역
594 : 캐비티 595 : 충전재
596 : 기판 650 : 주사선
651 : 공통 배선 730a : 비선형 소자
730b : 비선형 소자 730c : 비선형 소자
740a : 비선형 소자 740b : 비선형 소자
740c : 비선형 소자 740d : 비선형 소자
1000 : 셀룰러폰 1001 : 하우징
1002 : 디스플레이부 1003 : 조작 버튼
1004 : 외부 접속 포트 1005 : 스피커
1006 : 마이크 2600 : TFT 기판
2601 : 대향 기판 2602 : 실란트
2603 : 화소부 2604 : 디스플레이 소자
2605 : 착색층 2606 : 편광판
2607 : 편광판 2608 : 배선 회로부
2609 : 플랙시블 배선 기판 2610 : 냉 캐소드관
2611 : 반사판 2612 : 회로 기판
2613 : 확산판 2631 : 포스터
2632 : 운송수단 내 광고 2700 : 전자 서적 장치
2701 : 하우징 2703 : 하우징
2705 : 디스플레이부 2707 : 디스플레이부
2711 : 축부 2721 : 전원
2723 : 조작키 2725 : 스피커
4001 : 기판 4002 : 화소부
4003 : 신호선 구동 회로 4004 : 주사선 구동 회로
4005 : 실란트 4006 : 기판
4008 : 액정층 4010 : 박막 트랜지스터
4011 : 박막 트랜지스터 4013 : 액정 소자
4015 : 접속 단자 전극 4016 : 단자 전극
4018 : FPC 4019 : 이방성 도전막
4020 : 절연층 4021 : 절연층
4030 : 화소 전극층 4031 : 대향 전극층
4032 : 절연층 4033 : 절연층
4035 : 스페이서 4501 : 기판
4502 : 화소부 4503a : 신호선 구동 회로
4503b : 신호선 구동 회로 4504a : 주사선 구동 회로
4504b : 주사선 구동 회로 4505 : 씰재
4506 : 기판 4507 : 충전재
4509 : 박막 트랜지스터 4510 : 박막 트랜지스터
4511 : 발광 소자 4512 : 전계 발광층
4513 : 전극층 4515 : 접속 단자 전극
4516 : 단자 전극 4517 : 전극층
4518a : FPC 4518b : FPC
4519 : 이방성 도전막 4520 : 격벽
5300 : 기판 5301 : 화소부
5302 : 주사선 구동 회로 5303 : 신호선 구동 회로
5400 : 기판 5401 : 화소부
5402 : 주사선 구동 회로 5403 : 신호선 구동 회로
5404 : 주사선 구동 회로 5501 : 배선
5502 : 배선 5503 : 배선
5504 : 배선 5505 : 배선
5506 : 배선 5543 : 노드
5544 : 노드 5571 : 박막 트랜지스터
5572 : 박막 트랜지스터 5573 : 박막 트랜지스터
5574 : 박막 트랜지스터 5575 : 박막 트랜지스터
5576 : 박막 트랜지스터 5577 : 박막 트랜지스터
5578 : 박막 트랜지스터 5601 : 드라이버 IC
5602 : 스위치 그룹 5603a : 박막 트랜지스터
5603b : 박막 트랜지스터 5603c : 박막 트랜지스터
5611 : 배선 5612 : 배선
5613 : 배선 5621 : 배선
5701 : 플립-플롭 5703a : 타이밍
5703b : 타이밍 5703c : 타이밍
5711 : 배선 5712 : 배선
5713 : 배선 5714 : 배선
5715 : 배선 5716 : 배선
5717 : 배선 5721 : 신호
5803a : 타이밍 5803b : 타이밍
5803c : 타이밍 5821 : 신호
6400 : 화소 6401 : 스위칭용 트랜지스터
6402 : 구동용 트랜지스터 6403 : 용량소자
6404 : 발광 소자 6405 : 신호선
6406 : 주사선 6407 : 전원선
6408 : 공통 전극 7001 : 구동용 TFT
7002 : 발광 소자 7003 : 캐소드
7004 : 발광층 7005 : 애노드
7011 : 구동용 TFT 7012 : 발광 소자
7013 : 캐소드 7014 : 발광층
7015 : 애노드 7016 : 차광막
7017 : 도전막 7021 : 구동용 TFT
7022 : 발광 소자 7023 : 캐소드
7024 : 발광층 7025 : 애노드
7027 : 도전막 9600 : 텔레비전 장치
9601 : 하우징 9603 : 디스플레이부
9605 : 스탠드 9607 : 디스플레이부
9609 : 조작키 9610 : 리모트 컨트롤러
9700 : 디지털 포토 프레임 9701 : 하우징
9703 : 디스플레이부 9881 : 하우징
9882 : 디스플레이부 9883 : 디스플레이부
9884 : 스피커부 9885 : 조작키
9886 : 저장 매체 삽입부 9887 : 접속 단자
9888 : 센서 9889 : 마이크
9890 : LED 램프 9891 : 하우징
9893 : 커넥터 9900 : 슬롯 머신
9901 : 하우징 9903 : 디스플레이부

Claims (10)

  1. 기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 한 쌍의 제 2 산화물 반도체층들;
    상기 한 쌍의 제 2 산화물 반도체층들 위의 한 쌍의 도전층들; 및
    상기 한 쌍의 도전층들 위의 제 1 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층은:
    상기 한 쌍의 도전층들의 상부 표면들과 접하는 제 1 부분;
    상기 한 쌍의 도전층들의 측면들과 접하는 제 2 부분;
    상기 한 쌍의 제 2 산화물 반도체층들의 측면들과 접하는 제 3 부분을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 한 쌍의 제 2 산화물 반도체층들보다 높은 산소 농도를 갖는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 한 쌍의 제 2 산화물 반도체층들보다 낮은 전기 도전율을 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 한 쌍의 제 2 산화물 반도체층들 사이에 오목부(depression portion)를 갖는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 한 쌍의 도전층들 사이에 오목부를 갖는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층은 비정질 구조를 포함하고,
    상기 한 쌍의 제 2 산화물 반도체층들은 비정질 구조내에 나노크리스탈을 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 산화물 반도체층은 산소-과잉형이고,
    상기 한 쌍의 제 2 산화물 반도체층들은 산소-결핍형인, 반도체 장치.
  8. 제 1 항에 있어서,
    각각의 상기 제 1 산화물 반도체층 및 상기 한 쌍의 제 2 산화물 반도체층들은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  9. 제 1 항에 따른 상기 반도체 장치를 포함하는, 표시 장치.
  10. 제 1 항에 따른 상기 반도체 장치를 포함하는, 전자 기기.
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