JP5801447B2 - 表示装置、表示モジュール及び電子機器 - Google Patents

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Description

本発明は、酸化物半導体を用いる表示装置に関する。
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度は
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）
や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示
装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている
。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体をチャネル形成領域とする薄膜トランジスタは、アモルファスシリコンを用
いた薄膜トランジスタよりも動作速度が速く、多結晶シリコンを用いた薄膜トランジスタ
よりも製造工程が簡単であるといった特性を有している。すなわち、酸化物半導体を用い
ることによって、３００℃以下の低温であっても、電界効果移動度が高い薄膜トランジス
タを作製することが可能である。
動作特性に優れ低温で製造可能な酸化物半導体を用いた表示装置の特性を活かすには、適
切な構成を備えた保護回路等が必要となる。また、酸化物半導体を用いた表示装置の信頼
性を保証することが重要となってくる。
本発明の一態様は、保護回路として適した構造を提供することを目的の一とする。
本発明の一態様は、酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途
の表示装置において、薄膜の剥がれに起因する不良を防止することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて構成される非線形素子で保護回路が形成された
表示装置である。この非線形素子は酸素の含有量が異なる酸化物半導体を組み合わせて構
成されている。
本発明の例示的な一態様は、絶縁表面を有する基板上に走査線と信号線が交差して設けら
れ、画素電極がマトリクス状に配列する画素部と、該画素部の外側領域に酸化物半導体で
形成された非線形素子を有する表示装置である。画素部は、第１酸化物半導体層にチャネ
ル形成領域が形成される薄膜トランジスタを有する。画素部の薄膜トランジスタは、走査
線と接続するゲート電極と、信号線と接続し第１酸化物半導体層に接する第１配線層と、
画素電極と接続し第１酸化物半導体層に接する第２配線層とを有する。基板の周辺部に配
設される信号入力端子と画素部の間には非線形素子が設けられている。非線形素子は、ゲ
ート電極及び該ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上においてゲート電
極と端部が重畳し、第２酸化物半導体層と導電層が積層された一対の第１配線層及び第２
配線層と、少なくともゲート電極と重畳しゲート絶縁層及び該第１配線層及び該第２配線
層における導電層の側面部及び上面部の一部と第２酸化物半導体層の側面部と接する第１
酸化物半導体層とを有している。非線形素子のゲート電極は走査線又は信号線と接続され
、非線形素子の第１配線層又は第２配線層が、ゲート電極の電位が第１配線層又は第２配
線層に印加されるように第３配線層によってゲート電極に接続されている。
本発明の例示的な一態様は、絶縁表面を有する基板上に走査線と信号線が交差して設けら
れ、画素電極がマトリクス状に配列する画素部と、該画素部の外側領域に保護回路を有す
る表示装置である。画素部は、第１酸化物半導体層にチャネル形成領域が形成される薄膜
トランジスタを有している。画素部の薄膜トランジスタは、走査線と接続するゲート電極
と、信号線と接続し第１酸化物半導体層に接する第１配線層と、画素電極と接続し第１酸
化物半導体層に接する第２配線層とを有している。画素部の外側領域には、走査線と共通
配線を接続する保護回路と、信号線と共通配線を接続する保護回路とが設けられている。
保護回路は、ゲート電極及び該ゲート電極を被覆するゲート絶縁層と、ゲート絶縁層上に
おいてゲート電極と端部が重畳し第２酸化物半導体層と導電層が積層された一対の第１配
線層及び第２配線層と、少なくともゲート電極と重畳しゲート絶縁層及び該第１配線層及
び該第２配線層における導電層の側面部及び上面部の一部と第２酸化物半導体層の側面部
と接する第１酸化物半導体層とを有する非線形素子を有している。非線形素子のゲート電
極と、第１配線層又は第２配線層が第３配線層によって接続されている。
ここで、第１酸化物半導体層の酸素濃度は第２酸化物半導体層の酸素濃度よりも高く含ま
れている。すなわち、第１酸化物半導体層は酸素過剰型であり、第２酸化物半導体層は酸
素欠乏型である。第２酸化物半導体層はｎ型の導電型を示し、第１酸化物半導体層の電気
伝導度は第２酸化物半導体層の電気伝導度よりも低いものである。第１酸化物半導体層及
び第２酸化物半導体層は非単結晶であり、好ましくは、第１酸化物半導体層は非晶質構造
を有し、第２酸化物半導体層は非晶質構造の中に結晶粒（ナノクリスタル）が含まれる場
合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
また、本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を用いて形成された
半導体膜を「ＩＧＺＯ半導体膜」、半導体層を「ＩＧＺＯ半導体層」とも記す。
本発明の一態様によれば、保護回路を酸化物半導体を用いた非線形素子で構成することに
より、保護回路として適した構造を有する表示装置を得ることができる。また、非線形素
子のゲート絶縁層と酸化物半導体が接する積層構造とすることにより、薄膜の剥がれに起
因する保護回路の不良を防止することができる。
表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路及び画素部の位置関係を説明する図。 保護回路の一例を示す図。 保護回路の一例を示す図。 保護回路の一例を示す平面図。 保護回路の一例を示す断面図。 保護回路の作製工程を説明する断面図。 保護回路の作製工程を説明する断面図。 保護回路の一例を示す平面図。 保護回路の一例を示す平面図。 電子ペーパーの断面図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１４に示すフリップフロップの接続構成を説明する図。 実施の形態の半導体装置を説明する上面図及び断面図。 実施の形態の半導体装置を説明する断面図。 実施の形態の半導体装置の画素等価回路を説明する図。 実施の形態の半導体装置を説明する図。 実施の形態の半導体装置を説明する上面図及び断面図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさま
ざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成
において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本形態は、画素部とその周辺に非線形素子を含む保護回路が形成された表示装置の一態様
を図面を参照して説明する。
図１は表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路
及び画素部の位置関係を説明する図である。絶縁表面を有する基板１０上に走査線１３と
信号線１４が交差して画素部１７が構成されている。
画素部１７は複数の画素１８がマトリクス状に配列して構成されている。画素１８は走査
線１３と信号線１４に接続する画素トランジスタ１９、保持容量部２０、画素電極２１を
含んで構成されている。
ここで例示する画素構成において、保持容量部２０は一方の電極が画素トランジスタ１９
と接続し、他方の電極が容量線２２と接続する場合を示している。また、画素電極２１は
表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）など）を駆動する一方
の電極を構成する。これらの表示素子の他方の電極は共通端子２３に接続される。
保護回路は画素部１７と、走査線入力端子１１及び信号線入力端子１２との間に配設され
ている。本形態では複数の保護回路を配設して、走査線１３、信号線１４及び容量バス線
２７に静電気等によりサージ電圧が印加され、画素トランジスタ１９などが破壊されない
ように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、共通配
線２９又は共通配線２８に電荷を逃がすように構成されている。
本形態では、走査線１３側に保護回路２４、信号線１４側に保護回路２５、容量バス線２
７に保護回路２６を配設する例を示している。尤も、保護回路の構成はこれに限定されな
い。
図２は保護回路の一例を示す。この保護回路は、走査線１３を挟んで並列に配置された非
線形素子３０及び非線形素子３１によって構成されている。非線形素子３０及び非線形素
子３１は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成さ
れる。例えば、非線形素子は画素部の画素トランジスタと同じ工程で形成することも可能
であり、例えば非線形素子はゲート端子とドレイン端子を接続することによりダイオード
と同様の特性を持たせることができる。
非線形素子３０の第１端子（ゲート）と第３端子（ドレイン）は走査線１３に接続され、
第２端子（ソース）は共通配線２９に接続されている。また、非線形素子３１の第１端子
（ゲート）と第３端子（ドレイン）は共通配線２９に接続され、第２端子（ソース）は走
査線１３に接続されている。すなわち、図２で示す保護回路は、走査線１３に対して整流
方向が互いに逆向きの二つのトランジスタのそれぞれが、走査線１３と共通配線２９を接
続する構成である。言い換えると、走査線１３と共通配線２９の間に、整流方向が走査線
１３から共通配線２９に向かうトランジスタと整流方向が共通配線２９から走査線１３に
向かうトランジスタを接続する構成である。
図２で示す保護回路は、共通配線２９に対し、走査線１３が静電気等により正又は負に帯
電した場合、その電荷を打ち消す方向に電流が流れる。例えば、走査線１３が正に帯電し
た場合は、その正電荷を共通配線２９に逃がす方向に電流が流れる。この動作により、帯
電した走査線１３に接続している画素トランジスタ１９の静電破壊又はしきい値電圧のシ
フトを防止することができる。また、帯電している走査線１３と隣接する走査線１３との
間のショート、帯電している走査線１３と絶縁層を介して交差する他の配線との間で、絶
縁膜の絶縁破壊を防止することができる。
なお、図２は走査線１３に第１端子（ゲート）を接続した非線形素子３０と、共通配線２
９に第１端子（ゲート）を接続した非線形素子３１、すなわち整流方向が逆向きの２個一
組の非線形素子を用い、それぞれの第２端子（ソース）と第３端子（ドレイン）で共通配
線２９と走査線１３を並列に接続している。他の構成として、さらに並列して接続する非
線形素子を付加して、保護回路の動作安定性を高めても良い。例えば、図３は走査線１３
と共通配線２９との間に設けられた、非線形素子３０ａと非線形素子３０ｂ及び非線形素
子３１ａと非線形素子３１ｂにより構成される保護回路を示す。この保護回路は、共通配
線２９に第１端子（ゲート）を接続した２つの非線形素子（３０ｂ、３１ｂ）と、走査線
１３に第１端子（ゲート）を接続した２つの非線形素子（３０ａ、３１ａ）の計４つの非
線形素子を用いている。すなわち、整流方向が互いに逆向きになるよう２つの非線形素子
を接続した一組を、共通配線２９と走査線１３の間に二組接続している。言い換えると、
走査線１３と共通配線２９の間に、整流方向が走査線１３から共通配線２９に向かう２つ
のトランジスタと、整流方向が共通配線２９から走査線１３に向かう２つのトランジスタ
を接続する構成である。このように、共通配線２９と走査線１３を４つの非線形素子で接
続することで、走査線１３にサージ電圧が印加された場合のみならず、共通配線２９が静
電気等により帯電した場合であっても、その電荷がそのまま走査線１３に流れ込んでしま
うのを防止することができる。なお、図９に、４つの非線形素子７４０ａ、７４０ｂ、７
４０ｃ、７４０ｄを基板上に配置する場合の一態様を等価回路図と共に示す。また、図９
において、６５０は走査線、６５１は共通配線を示す。
また、奇数個の非線形素子を使った保護回路の例として、非線形素子の基板への配置例を
図８（Ａ）に、等価回路を図８（Ｂ）に示す。この回路では非線形素子７３０ｃに対し、
非線形素子７３０ｂ、非線形素子７３０ａがスイッチング素子として接続している。この
ように非線形素子を直列に接続することで、保護回路を構成する非線形素子に加わる瞬間
的な負荷を分散できる。なお、図８において、６５０は走査線、６５１は共通配線を示す
。
図２は走査線１３側に設ける保護回路の例を示すが、同様な構成の保護回路は信号線１４
側においても適用することができる。
図４（Ａ）は保護回路の一例を示す平面図であり、（Ｂ）はその等価回路図を示す。また
、図４中に示されるＱ１−Ｑ２切断線に対応した断面図を図５に示す。以下の説明では図
４及び図５を参照して保護回路の一構成例を説明する。
非線形素子３０ａ及び非線形素子３０ｂは、走査線１３と同じ層で形成されるゲート電極
１５及びゲート電極１６を有している。ゲート電極１５及びゲート電極１６上にはゲート
絶縁層３７が形成されている。ゲート絶縁層３７上にはゲート電極１５上で相対するよう
に第１配線層３８及び第２配線層３９が設けられている。なお、非線形素子３０ａ及び非
線形素子３０ｂは主要部において同じ構成を有している。
第１酸化物半導体層３６は、相対する第１配線層３８及び第２配線層３９の間を被覆する
ように設けられている。すなわち、ゲート電極１５と重畳し、ゲート絶縁層３７、第１配
線層３８及び第２配線層３９の側面部と上面部の一部と接するように設けられている。こ
こで、第１配線層３８及び第２配線層３９は、ゲート絶縁層３７側から第２酸化物半導体
層４０と導電層４１が積層された構成を有している。ゲート絶縁層３７は、酸化シリコン
又は酸化アルミニウムなどの酸化物で形成される。
第１酸化物半導体層３６の酸素濃度は第２酸化物半導体層４０よりも高い酸素濃度を有し
ている。換言すれば、第１酸化物半導体層３６は酸素過剰型であり、第２酸化物半導体層
４０は酸素欠乏型である。第１酸化物半導体層３６の酸素濃度を高めることでドナー型欠
陥を低減させることができ、キャリアのライフタイムや移動度が向上するといった効果が
得られる。一方、第２酸化物半導体層４０は、酸素濃度を第１酸化物半導体層３６と比べ
て低くすることでキャリア濃度を高めることができ、ソース領域及びドレイン領域を形成
するために利用することができる。
酸化物半導体は非単結晶であり、好ましい形態として、第１酸化物半導体層３６は非晶質
構造を有し、第２酸化物半導体層４０は非晶質構造の中に結晶粒（ナノクリスタル）が含
まれている場合がある。そして、第１酸化物半導体層３６は第２酸化物半導体層４０より
も電気伝導度が低いという特性を有している。それゆえ、本形態の非線形素子３０ａ及び
非線形素子３０ｂにおいて第１配線層３８及び第２配線層３９の構成要素として用いられ
る第２酸化物半導体層４０は、トランジスタのソース領域及びドレイン領域と同様の機能
を発現する。
第１酸化物半導体層３６及び第２酸化物半導体層４０は、非単結晶の酸化物半導体として
代表的には酸化亜鉛（ＺｎＯ）又は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体材料によ
って形成される。
第１配線層３８及び第２配線層３９は端部をゲート電極１５と重畳し、またゲート絶縁層
３７側から第２酸化物半導体層４０と導電層４１が積層された構成を有している。第２酸
化物半導体層４０はゲート絶縁層３７と接して設けられ、第２酸化物半導体層４０の側面
部と導電層４１の側面部及び上面部の一部と接して、第１酸化物半導体層３６が設けられ
ている。ゲート絶縁層３７上において上記のように物性のことなる酸化物半導体層同士の
接合が形成される。このような接合構造を非線形素子３０ａ及び非線形素子３０ｂに設け
ることにより、第１配線層３８及び第２配線層３９が金属層のみである場合に形成される
ショットキー接合を有する非線形素子に比べて安定動作をさせることが可能となる。それ
により接合リークが低減し、非線形素子３０ａ及び非線形素子３０ｂの特性を向上させる
ことができる。
また、ゲート絶縁層３７と第１酸化物半導体層３６及び第２酸化物半導体層４０の接着は
良好であり、薄膜の剥がれが生じにくい。すなわち、ゲート絶縁層３７に接してアルミニ
ウムなどの金属配線を直接形成する場合に比べて、第１配線層３８及び第２配線層３９の
密着性が向上するので、薄膜の剥がれに起因する保護回路の不良を防止することができる
。
第１酸化物半導体層３６上には層間絶縁層４２が設けられている。層間絶縁層４２は、酸
化シリコン又は酸化アルミニウムなどの酸化物で形成される。また、酸化シリコン又は酸
化アルミニウム上に窒化シリコン、窒化アルミニウム、酸化窒化シリコン又は酸化窒化ア
ルミニウムを積層することで、保護膜としてより機能を高めることができる。
いずれにしても、第１酸化物半導体層３６と接する層間絶縁層４２を酸化物とすることで
、第１酸化物半導体層３６から酸素が引き抜かれ、酸素欠乏型に変質してしまうことを防
ぐことができる。
層間絶縁層４２にはコンタクトホール４３が設けられており、ゲート電極１５と同じ層で
形成される走査線１３と、非線形素子３０ａの第三端子（ドレイン）とが接続される。こ
の接続は、画素部の画素電極と同じ材料で形成される第３配線層４４で形成される。第３
配線層４４は、酸化インジウム・ズズ（ＩＴＯ：ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、
酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）などの透明電極を形成する材料で形成される
。これにより第３配線層４４は、金属材料で形成される配線と比べて高抵抗化することに
なる。このような抵抗成分を含む配線を保護回路に含ませることで、過大な電流が流れて
非線形素子３０ａが破壊されるのを防ぐことができる。
なお、図４及び図５では走査線１３に設けられる保護回路の一例を示すが、同様の保護回
路を信号線、容量バス線などに適用することができる。
このように、本実施の形態によれば、酸化物半導体を用いた非線形素子により構成される
保護回路を設けることにより、保護回路として適した構造を有する表示装置を得ることが
できる。また、薄膜の剥がれに起因する保護回路の不良を防止することができる。
（実施の形態２）
本実施の形態は、実施の形態１において図４（Ａ）に示した保護回路の作製工程の一態様
を図６及び図７を参照して説明する。図６及び図７は、図４（Ａ）中のＱ１−Ｑ２切断線
に対応した断面図を表している。
図６（Ａ）において、透光性を有する基板１００には市販されているバリウムホウケイ
酸ガラス、アルミノホウケイ酸ガラス及びアルミノシリケートガラスなどのガラス基板を
用いることができる。例えば、成分比としてホウ酸（Ｂ２Ｏ３）よりも酸化バリウム（Ｂ
ａＯ）を多く含み、歪み点が７３０℃以上のガラス基板を用いると好ましい。酸化物半導
体層を７００℃程度の高温で熱処理する場合でも、ガラス基板が歪まないで済むからであ
る。
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィー工程を行
い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲ
ート電極１０１を含むゲート配線、容量配線、及び端子）を形成する。このとき少なくと
もゲート電極１０１の端部にテーパー形状が形成されるようにエッチングする。また、ゲ
ート電極１０１と同じ層で、走査線１０８を形成する。
ゲート電極１０１を含むゲート配線と容量配線、端子部の端子は、アルミニウム（Ａｌ
）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では耐熱
性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成
する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（
Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた元素、また
は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述し
た元素を成分とする窒化物で形成する。なお、この段階の断面図を図６（Ａ）に示す。
次いで、ゲート電極１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１
０２はスパッタ法などを用い、膜厚を５０〜２５０ｎｍとする。
例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎ
ｍの厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定され
るものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム、酸化タンタル
膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても
良い。
次に、ゲート絶縁層１０２上に第２酸化物半導体膜をスパッタ法で成膜する。ここでは
、酸化インジウム（Ｉｎ２Ｏ３）と、酸化ガリウム（Ｇａ２Ｏ３）と、酸化亜鉛（ＺｎＯ
）の組成比を１：１：１（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）としたターゲットを用い
、成膜室の圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室温とし、アルゴン
ガス流量４０ｓｃｃｍを導入してスパッタ成膜を行う。これにより、第２酸化物半導体膜
として、Ｉｎ、Ｇａ、Ｚｎ及び酸素を成分とする半導体膜が形成される。組成比を１：１
：１（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）としたターゲットを意図的に用いているにも
関わらず、成膜直後で大きさ１ｎｍ〜１０ｎｍの結晶粒を含む酸化物半導体膜がしばしば
形成される。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（
２５０Ｗ〜３０００Ｗ：８インチφ）、温度（室温〜１００℃）など、反応性スパッタの
成膜条件を適宜調節することで結晶粒の有無や、結晶流の密度や、直径サイズは、１ｎｍ
〜１０ｎｍの範囲で調節されうると言える。第２酸化物半導体膜の膜厚は、５ｎｍ〜２０
ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超え
る大きさとならない。本実施の形態では第２酸化物半導体膜の膜厚は、５ｎｍとする。
次に、第２酸化物半導体膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形
成する。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、
または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げら
れる。ここでは、導電膜としてＴｉ膜と、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）膜
を積層し、さらにその上にＴｉ膜を成膜する３層構造とする。また、導電膜は、２層構造
としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜は、シリコ
ンを含むアルミニウム膜の単層構造や、チタン膜の単層構造としてもよい。
ゲート絶縁層、第２酸化物半導体膜、及び導電膜は、スパッタ法で、チャンバーに導入す
るガス並びに設置するターゲットを適宣切り替えることにより、ゲート絶縁層、導電膜、
及び第２酸化物半導体膜を大気に触れることなく連続して成膜できる。大気に触れること
なく連続成膜すると、不純物の混入を防止することができる。大気に触れることなく連続
成膜する場合、マルチチャンバー方式の製造装置を用いることが好ましい。
次に、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチング
により導電膜の不要な部分を除去してソース電極層１０５ａ及びドレイン電極層１０５ｂ
を形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチング
を用いる。ここでは、ＳｉＣｌ４とＣｌ２とＢＣｌ３の混合ガスを反応ガスとしたドライ
エッチングにより、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した導電膜をエッチングしてソー
ス電極層１０５ａ及びドレイン電極層１０５ｂを形成する。
次に、ソース電極層１０５ａ及びドレイン電極層１０５ｂをマスクとして第２酸化物半
導体膜を自己整合的にエッチングする。ここではＩＴＯ０７Ｎ（関東化学社製）を用いた
ウェットエッチングにより、不要な部分を除去してソース領域１０６ａ及びドレイン領域
１０６ｂを形成する。なお、ここでのエッチングは、ウェットエッチングに限定されずド
ライエッチングを用いてもよい。レジストマスクを除去した後の断面図を図６（Ｂ）に示
す。
次に、プラズマ処理を行う。ここでは酸素ガスとアルゴンガスを成膜室に導入してプラ
ズマを発生させる逆スパッタを行い、露出しているゲート絶縁層に酸素ラジカル又は酸素
を照射する。こうして、表面に付着しているゴミを除去し、さらにゲート絶縁層表面を酸
素過剰領域に改質する。ゲート絶縁層の表面に酸素ラジカル処理を行い、表面を酸素過剰
領域とすることは、その後の工程での信頼性向上のための熱処理（２００℃〜６００℃）
において、第１酸化物半導体層界面の改質のための酸素の供給源を作る上で有効である。
なお、この段階での断面図を図６（Ｃ）に示す。
次いで、プラズマ処理された基板を大気に曝すことなく第１酸化物半導体膜を成膜する。
プラズマ処理された基板を大気に曝すことなく第１酸化物半導体膜を成膜することにより
、ゲート絶縁層と半導体膜の界面にゴミや水分が付着する不具合を防ぐことができる。こ
こでは、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比と
して、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間
との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素雰囲気下で
成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一
となるために好ましい。第１酸化物半導体膜の膜厚は、５ｎｍ〜２００ｎｍとする。本実
施の形態では第１酸化物半導体膜の膜厚は、１００ｎｍとする。
第１酸化物半導体膜は、第２酸化物半導体膜の成膜条件と異ならせることで、第２酸化物
半導体膜と異なる組成を有し、一例として第２酸化物半導体膜中の酸素濃度より多くの酸
素を第１酸化物半導体膜中に含ませる。例えば、第２酸化物半導体膜の成膜条件における
酸素ガス流量のアルゴンガス流量に対する比よりも、第１酸化物半導体膜の成膜条件にお
ける酸素ガスの流量比を大きくする。具体的には、第２酸化物半導体膜の成膜条件は、希
ガス（アルゴン、又はヘリウムなど）雰囲気下（または酸素ガス１０％以下、アルゴンガ
ス９０％以上）とし、第１酸化物半導体膜の成膜条件は、酸素雰囲気下（又は酸素ガス流
量がアルゴンガス流量以上とする。多くの酸素を第１酸化物半導体膜中に含ませることに
よって、第２酸化物半導体膜よりも導電率を低くすることができる。また、多くの酸素を
第１酸化物半導体膜中に含ませることによってオフ電流の低減を図ることができるため、
オン・オフ比の高い薄膜トランジスタを得ることができる。
第１酸化物半導体膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用
いてもよいし、大気に曝すことなく成膜できるのであれば、先に逆スパッタを行ったチャ
ンバーと異なるチャンバーで成膜してもよい。
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理
によりＩＧＺＯ半導体膜の原子レベルの再配列が行われる。この熱処理によりキャリアの
移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である
。なお、熱処理を行うタイミングは、第１酸化物半導体膜の成膜後であれば特に限定され
ず、例えば画素電極形成後に行ってもよい。
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して第１酸化物半導体層１０３を形成する。ここではＩＴＯ０７Ｎ
（関東化学社製）を用いたウェットエッチングにより、第１酸化物半導体層１０３を形成
する。なお、第１酸化物半導体膜と第２酸化物半導体膜は同じエッチャントに溶解するた
め、ここでのエッチングにより第２酸化物半導体膜の一部が除去される。すなわち、レジ
ストマスクと第１酸化物半導体膜で覆われた部分の第２酸化物半導体膜（ＩＧＺＯ半導体
膜）は保護されるが、露呈している第２酸化物半導体膜の端部は若干エッチングされるた
め端部の形状が変化する。なお、第１酸化物半導体層１０３のエッチングは、ウェットエ
ッチングに限定されずドライエッチングを用いてもよい。レジストマスクを除去して、以
上の工程で第１酸化物半導体層１０３をチャネル形成領域とする非線形素子３０ａが作製
できる。この段階での断面図を図７（Ａ）に示す。
次いで、非線形素子３０ａを覆う保護絶縁膜１０７を形成する。保護絶縁膜１０７はスパ
ッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸
化アルミニウム膜、酸化タンタル膜などを用いることができる。
次に、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁膜１
０７をエッチングしてドレイン電極層１０５ｂに達するコンタクトホール１２５を形成す
る。さらに、同じレジストマスクを用いてゲート絶縁層１０２をエッチングしてゲート電
極に達するコンタクトホール１２６も形成すると、フォトマスクの数を削減できるため好
ましい。レジストマスクを除去し、この段階での断面図を図７（Ｂ）に示す。
次いで、第３配線層１２８を成膜する。透明導電膜を用いると、第３配線層１２８と画素
電極となる膜を形成できる。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）
や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパ
ッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の
溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチン
グ加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いて
も良い。このように透明導電膜をエッチングして、第３配線層１２８を形成する。
次に、第５のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より透明導電膜の不要な部分を除去して、図示していない画素部に画素電極を形成する。
また、この第５のフォトリソグラフィー工程において、図示していない容量部にゲート絶
縁層１０２及び保護絶縁膜１０７を誘電体として、容量配線と画素電極とで保持容量を形
成する。
また、この第５のフォトリソグラフィー工程において、レジストマスクで端子部を覆い端
子部に形成された透明導電膜を残す。透明導電膜はＦＰＣとの接続に用いられる電極また
は配線や、ソース配線の入力端子として機能する接続用の端子電極などになる。
また、本実施の形態においては、透明導電膜からなる第３配線層１２８が非線形素子３０
ａのドレイン電極層１０５ｂと走査線１０８をコンタクトホール１２５および１２６を介
して接続する。
次いで、レジストマスクを除去する。この段階での断面図を図７（Ｃ）に示す。
こうして５回のフォトリソグラフィー工程により、５枚のフォトマスクを使用して、複
数の非線形素子を有する（本実施の形態では、３０ａおよび３０ｂの二つの非線形素子を
有する）保護回路を完成させることができる。また、本実施の形態によれば、非線形素子
の形成と共に、同様な方法で複数のＴＦＴを作製できるので、ボトムゲート型のｎチャネ
ル型ＴＦＴを有する画素部の作製と保護回路の作製を同時におこなうことができる。すな
わち、本実施の形態に示した工程に従えば、薄膜の剥がれに起因する保護回路の不良の少
ない保護ダイオードを搭載したアクティブマトリクス型の表示装置用基板を作製すること
ができる。
（実施の形態３）
本実施の形態では、本発明の一態様を適用した表示装置として、保護回路と画素部に配置
するＴＦＴを同一基板上に有する電子ペーパーの例を示す。
図１０は、本発明の一態様を適用した表示装置の例としてアクティブマトリクス型の電子
ペーパーを示す。表示装置に用いられる薄膜トランジスタ５８１としては、実施の形態２
で示す非線形素子と同様に作製できる。薄膜トランジスタ５８１は、プラズマ処理された
ゲート絶縁層と、酸素欠乏のＩＧＺＯ半導体膜からなるソース領域及びドレイン領域と、
ソース領域及びドレイン領域に接するソース電極層及びドレイン電極層と、ソース領域及
びドレイン領域に接する酸素過剰のＩＧＺＯ半導体層を有する電気特性の高い薄膜トラン
ジスタである。
図１０の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又
はドレイン電極層が第１の電極層５８７と、絶縁層５８５に形成される開口で接して電気
的に接続している。第１の電極層５８７と第２の電極層５８８との間には、黒色領域５９
０ａと白色領域５９０ｂと、黒色領域５９０ａと白色領域５９０ｂの周りに設けられ液体
で満たされているキャビティ５９４と、を有する球形粒子５８９が設けられており、球形
粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１０参照。）。なお、図
１０において、５８０は基板、５８３は層間絶縁層、５８４は保護膜、５９６は基板であ
る。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
ある。従って、例えば電源供給源となる電波発信源から表示機能付き半導体装置（単に表
示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示
された像を保存しておくことが可能となる。
本実施の形態によれば、酸化物半導体を用いた非線形素子で保護回路を構成することによ
り、保護回路として適した構造を有する表示装置を得ることができる。非線形素子の第１
酸化物半導体層と配線層との接続構造において、第１酸化物半導体層よりも電気伝導度が
高い第２酸化物半導体層と接合する領域を設けることで、金属配線のみの場合に比べて、
安定動作をさせることが可能となる。また、薄膜の剥がれに起因する不良も起こりにくい
。このように、本実施の形態によれば、表示装置として信頼性の高い電子ペーパーを作製
することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の一例である表示装置において、同一基
板上に少なくとも保護回路と、駆動回路の一部と、画素部に配置する薄膜トランジスタを
作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態２で示す非線形素子と同様に形成する
。また、形成した薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、
ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタ
と同一基板上に形成する。
本発明の一態様の半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロッ
ク図の一例を図１１（Ａ）に示す。図１１（Ａ）に示す表示装置は、基板５３００上に表
示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５
３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを
有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
また、実施の形態２で示す非線形素子と同様の方法で形成できる薄膜トランジスタは、ｎ
チャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１２
を用いて説明する。
図１２に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６
０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６
２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、
第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜
トランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１
＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２
＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓ
ｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていること
が望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿
ＭとはＦＰＣなどを介して接続するとよい。
次に、図１２に示した信号線駆動回路の動作について、図１３のタイミングチャートを参
照して説明する。なお、図１３のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分
割されている。さらに、図１２の信号線駆動回路は、他の行の走査線が選択されている場
合でも図１３と同様の動作をする。
なお、図１３のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジ
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について
示している。
なお、図１３のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。
図１３に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力さ
れる。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１
の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６
０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１２の信号線駆動回路は、１ゲート選択期間を３つに分割することで
、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力するこ
とができる。したがって、図１２の信号線駆動回路は、ドライバＩＣ５６０１が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にする
ことができる。接続数が約１／３になることによって、図１２の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
なお、図１２のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
別の例として、図１４のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択期間Ｔ
３に分割してもよい。さらに、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選
択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８
０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３
の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５
６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１４に示すように、プリチャ
ージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６
０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊ
に入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜ト
ランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓ
ｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第
１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３
の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤ
ａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力さ
れる。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１
の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３
ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジ
スタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジス
タ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が
、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１４のタイミングチャートを適用した図１２の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１４において
、図１３と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有
する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１５及び図１６を用い
て説明する。
図１５にシフトレジスタの回路構成を示す。図１５に示すシフトレジスタは、複数のフリ
ップフロップ（フリップフロップ５７０１＿１〜５７０１＿ｎ）で構成される。また、第
１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力され
て動作する。
図１５のシフトレジスタの接続関係について説明する。図１５のシフトレジスタは、ｉ段
目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのう
ちいずれか一）は、図１６に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に
接続され、図１６に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され
、図１６に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１６に示
した第６の配線５５０６が第５の配線５７１５に接続される。
また、図１６に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線
５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、
図１６に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図１６に示す第１の配線５５０１は第
１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１６に示す第
２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図１５に示すフリップフロップの詳細について、図１６に示す。図１６に示すフリ
ップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、
第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トラン
ジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及
び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、
第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トラン
ジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、
第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型
トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったとき導通状態になるものとする。
次に、図１６に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２の第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され
、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲ
ート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０
１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んで
もよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源
線と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を、実施の形態２で示す非線形素子と共に同様
の方法で形成できるｎチャネル型ＴＦＴのみをつかって作製することも可能である。実施
の形態２で示す非線形素子と共に同様の方法で形成できるｎチャネル型ＴＦＴはトランジ
スタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、
実施の形態２で示す非線形素子と共に同様の方法で形成できるｎチャネル型ＴＦＴはイン
ジウム、ガリウム、及び亜鉛を含む酸素欠乏酸化物半導体層であるソース領域又はドレイ
ン領域により寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例え
ば、実施の形態２で示す非線形素子と同様の方法で形成できるｎチャネル型ＴＦＴを用い
た走査線駆動回路は、高速に動作させることが出来るため、フレーム周波数を高くするこ
と、または、黒画面挿入を実現することなども実現することが出来る。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することが出来る。
また、本発明の一態様を適用した半導体装置の一例であるアクティブマトリクス型発光表
示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため
、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置
のブロック図の一例を図１１（Ｂ）に示す。
図１１（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線
駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５
４０３とを有する。
図１１（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図１１（Ｂ）に示す発光表示装置では、一つの画素にスイッチング用ＴＦＴと、電
流制御用ＴＦＴとの２つを配置する場合、スイッチング用ＴＦＴのゲート配線である第１
の走査線に入力される信号を第１の走査線駆動回路５４０２で生成し、電流制御用ＴＦＴ
のゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生
成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力さ
れる信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、
スイッチング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御
するのに用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合
、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良い
し、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態２で示す非線形素子と共に同様
の方法で形成できるｎチャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同
じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という
利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も必要なく、厚さや重さが半減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態２で示す非線形素
子と共に同様の方法で形成できる薄膜トランジスタによって得られるアクティブマトリク
ス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
本実施の形態によれば、酸化物半導体を用いた非線形素子で保護回路を構成することによ
り、保護回路として適した構造を有する表示装置を得ることができる。非線形素子の第１
酸化物半導体層と配線層との接続構造において、第１酸化物半導体層よりも電気伝導度が
高い第２酸化物半導体層と接合する領域を設けることで、金属配線のみの場合に比べて、
安定動作をさせることが可能となる。また、薄膜の剥がれに起因する不良も起こりにくい
。このように、本実施の形態によれば、信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本発明の一態様の非線形素子と共に薄膜トランジスタを作製し、該薄膜トランジスタを画
素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作
製することができる。また、本発明の一態様の非線形素子と薄膜トランジスタを駆動回路
の一部または全体に用い、画素部と同じ基板上に一体形成し、システムオンパネルを形成
することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、本発明の一態様の表示装置の一形態に相当する液晶表示パネルの外観
及び断面について、図１７を用いて説明する。図１７は、非線形素子と共に同様の方法で
作成できる電気特性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３
を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止し
たパネルの上面図であり、図１７（Ｂ）は、図１７（Ａ１）（Ａ２）のＭ−Ｎにおける断
面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１と第２の基板４００６との間のシール材４
００５によって、液晶層４００８と共に封止されている。また第１の基板４００１上のシ
ール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単
結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている
。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１７（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１７（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１７（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタ４０１０、４０１１はプラズマ処理されたゲート絶縁層と、酸素欠乏の
ＩＧＺＯ半導体膜からなるソース領域及びドレイン領域と、ソース領域及びドレイン領域
に接するソース電極層及びドレイン電極層と、ソース領域及びドレイン領域に接する酸素
過剰のＩＧＺＯ半導体層を有する電気特性の高い薄膜トランジスタであって、実施の形態
２で示す非線形素子と共に同様に作製できる。また、本実施の形態において、薄膜トラン
ジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８を
形成する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ
〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小
さい。
なお本実施の形態は透過型液晶表示装置の例であるが、本発明の一態様は反射型液晶表示
装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面の凹凸を低減するため、及び薄膜トラ
ンジスタの信頼性を向上させるため、実施の形態２で示す非線形素子と、非線形素子と同
様の方法で形成できる薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層（
絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護膜は、大気中に
浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密
な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪
素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウ
ム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態で
は保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよ
い。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
また、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護
膜として窒化珪素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、
ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃〜４００℃）を行っ
てもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはア
リール基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶
縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキ
ル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、酸化物半導体層のアニール（３００℃〜４００℃）を行ってもよ
い。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半導
体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４と画素部４００
２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１７においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図１８は、本発明の一態様を適用して作製されるＴＦＴ基板２６００を用いて半導体装置
として液晶表示モジュールを構成する一例を示している。
図１８は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などを用いることができる。
本実施の形態によれば、酸化物半導体を用いた非線形素子で保護回路を構成することによ
り、保護回路として適した構造を有する表示装置を得ることができる。非線形素子の第１
酸化物半導体層と配線層との接続構造において、第１酸化物半導体層よりも電気伝導度が
高い第２酸化物半導体層と接合する領域を設けることで、金属配線のみの場合に比べて、
安定動作をさせることが可能となる。また、薄膜の剥がれに起因する不良も起こりにくい
。このように、本実施の形態によれば、信頼性の高い液晶表示パネルを作製することがで
きる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置として発光表示装置の例を示す。表示装置
の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を例
示する。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物である
か、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機
ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１９は、本発明の一態様を適用した半導体装置の例としてデジタル時間階調駆動を適用
可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は実施の形態２で示す非線形素子と同様の方法で形成できる第１酸化物半導体層をチャネ
ル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１９と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１９に示す画素構成は、これに限定されない。例えば、図１９に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図２０を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図２０（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態２で
示す非線形素子と共に同様の方法で形成できる薄膜トランジスタであり、プラズマ処理さ
れたゲート絶縁層と、酸素欠乏のＩＧＺＯ半導体膜からなるソース領域及びドレイン領域
と、ソース領域及びドレイン領域に接するソース電極層及びドレイン電極層と、ソース領
域及びドレイン領域に接する酸素過剰のＩＧＺＯ半導体層を有する電気特性の高い薄膜ト
ランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側の面及び基板とは
反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一態様の画素構
成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２０（Ａ）を用いて説明する。
図２０（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が
陽極７００５側（基板とは反対側）に抜ける場合の、画素の断面図を示す。図２０（Ａ）
では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されてお
り、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００
３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることが
できる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層
７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていて
もどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子
輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設
ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し
、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム
亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物
、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を
添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図２０（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２０（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側（基板側）に射出
する場合の、画素の断面図を示す。図２０（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に
接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜
されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。な
お、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽する
ための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２０（Ａ）の場合と
同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただし
その膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２
０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そし
て発光層７０１４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が
積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要は
ないが、図２０（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができ
る。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属
膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図２０（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２０（Ｃ）を用いて説明する。図２０（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図２０（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図２０（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図２０（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２０（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図２０に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
次に、本発明の一態様の半導体装置の一形態に相当する発光表示パネル（発光パネルとも
いう）の外観及び断面について、図２１を用いて説明する。図２１（Ａ）は、本発明の一
態様の非線形素子と共に同様の方法で第１の基板上に作製できる電気特性の高い薄膜トラ
ンジスタ及び発光素子を第１の基板と第２の基板との間にシール材によって封止した、パ
ネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＨ−Ｉにおける断面図に相当する
。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、
４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有
しており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、
信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、プラズマ処理されたゲート絶縁層と、酸素欠乏
のＩＧＺＯ半導体膜からなるソース領域及びドレイン領域と、ソース領域及びドレイン領
域に接するソース電極層及びドレイン電極層と、ソース領域及びドレイン領域に接する酸
素過剰のＩＧＺＯ半導体層を有する電気特性の高い薄膜トランジスタであって、実施の形
態２で示す非線形素子と共に同様に作製できる。また、本実施の形態において、薄膜トラ
ンジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２１の構成に
限定されない。
本実施の形態によれば、酸化物半導体を用いた非線形素子で保護回路を構成することによ
り、保護回路として適した構造を有する表示装置を得ることができる。非線形素子の第１
酸化物半導体層と配線層との接続構造において、第１酸化物半導体層よりも電気伝導度が
高い第２酸化物半導体層と接合する領域を設けることで、金属配線のみの場合に比べて、
安定動作をさせることが可能となる。また、薄膜の剥がれに起因する不良も起こりにくい
。このように、本実施の形態によれば、信頼性の高い発光表示装置（表示パネル）を作製
することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本発明の一態様の表示装置は、電子ペーパーとして適用することができる。電子ペーパー
は、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例
えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の
車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電
子機器の一例を図２２、図２３に示す。
図２２（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
また、図２２（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適
用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えるこ
とができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告は無線
で情報を送受信できる構成としてもよい。
また、図２３は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２３では表示部２７０５）に文章を表示し、左側の表示部
（図２３では表示部２７０７）に画像を表示することができる。
また、図２３では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態の様に、酸化物半導体を用いた非線形素子で機能を高め動作の安定化が図ら
れた保護回路を有する表示装置を電子機器に搭載することにより、薄膜の剥がれに起因す
る不良が起こりにくい非線形素子からなる保護回路を搭載した信頼性の高い表示装置を搭
載した電子機器を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態８）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図２４（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２４（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２５（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２５（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の
一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２５（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２５（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
図２５（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
図２６は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
図２６に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
本実施の形態の様に、酸化物半導体を用いた非線形素子で機能を高め動作の安定化が図ら
れた保護回路を有する表示装置を電子機器に搭載することにより、薄膜の剥がれに起因す
る不良が起こりにくい非線形素子からなる保護回路を搭載した信頼性の高い表示装置を搭
載した電子機器を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
１０ 基板
１１ 走査線入力端子
１２ 信号線入力端子
１３ 走査線
１４ 信号線
１５ ゲート電極
１６ ゲート電極
１７ 画素部
１８ 画素
１９ 画素トランジスタ
２０ 保持容量部
２１ 画素電極
２２ 容量線
２３ 共通端子
２４ 保護回路
２５ 保護回路
２６ 保護回路
２７ 容量バス線
２８ 共通配線
２９ 共通配線
３０ 非線形素子
３０ａ 非線形素子
３０ｂ 非線形素子
３１ 非線形素子
３１ａ 非線形素子
３１ｂ 非線形素子
３６ 酸化物半導体層
３７ ゲート絶縁層
３８ 配線層
３９ 配線層
４０ 酸化物半導体層
４１ 導電層
４２ 層間絶縁層
４３ コンタクトホール
４４ 配線層
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１０６ａ ソース領域
１０６ｂ ドレイン領域
１０７ 保護絶縁膜
１０８ 走査線
１２５ コンタクトホール
１２６ コンタクトホール
１２８ 配線層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 層間絶縁層
５８４ 保護膜
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６５０ 走査線
６５１ 共通配線
７３０ａ 非線形素子
７３０ｂ 非線形素子
７３０ｃ 非線形素子
７４０ａ 非線形素子
７４０ｂ 非線形素子
７４０ｃ 非線形素子
７４０ｄ 非線形素子
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (4)

  1. 駆動回路と、保護回路と、画素と、を有し、
    前記駆動回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記保護回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
    前記画素は、第７のトランジスタを有し、
    前記第１のトランジスタは、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、第１の酸化物半導体層と、を有し、
    前記第２のトランジスタは、第２のソース電極と、第２のドレイン電極と、第２のゲート電極と、第２の酸化物半導体層と、を有し、
    前記第３のトランジスタは、第３のソース電極と、第３のドレイン電極と、第３のゲート電極と、第３の酸化物半導体層と、を有し、
    前記第４のトランジスタは、第４のソース電極と、第４のドレイン電極と、第４のゲート電極と、第４の酸化物半導体層と、を有し、
    前記第５のトランジスタは、第５のソース電極と、第５のドレイン電極と、第５のゲート電極と、第５の酸化物半導体層と、を有し、
    前記第６のトランジスタは、第６のソース電極と、第６のドレイン電極と、第６のゲート電極と、第６の酸化物半導体層と、を有し、
    前記第７のトランジスタは、第７のソース電極と、第７のドレイン電極と、第７のゲート電極と、第７の酸化物半導体層と、を有し、
    前記第１のトランジスタの前記第１のソース電極又は前記第１のドレイン電極の一方は、前記第２のトランジスタの前記第２のソース電極又は前記第２のドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の他方は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の他方と電気的に接続され、
    前記第３のトランジスタの前記第３のゲート電極は、前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方と電気的に接続され、
    前記第４のトランジスタの前記第４のゲート電極は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の一方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の他方は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタの前記第５のゲート電極は、前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方と電気的に接続され、
    前記第６のトランジスタの前記第６のゲート電極は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方は、前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の他方は、前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の他方と電気的に接続され、
    前記第７のトランジスタの前記第７のゲート電極は、前記第３のトランジスタの前記第３のゲート電極と電気的に接続され、
    前記第７のトランジスタの前記第７のゲート電極は、前記第１のトランジスタの前記第１のソース電極又は前記第１のドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方となる領域を有する第１の導電層は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の一方となる領域を有し、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の他方となる領域を有する第２の導電層は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の他方となる領域と、前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の他方となる領域と、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の他方となる領域と、を有し、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方となる領域を有する第３の導電層は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の一方となる領域を有し、
    前記第３のトランジスタの前記第３のゲート電極となる領域を有する第４の導電層は、前記第５のトランジスタの前記第５のゲート電極となる領域を有することを特徴とする表示装置。
  2. 駆動回路と、保護回路と、画素と、端子部と、を有し、
    前記駆動回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記保護回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
    前記画素は、第７のトランジスタと、画素電極と、を有し、
    前記第１のトランジスタは、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、第１の酸化物半導体層と、を有し、
    前記第２のトランジスタは、第２のソース電極と、第２のドレイン電極と、第２のゲート電極と、第２の酸化物半導体層と、を有し、
    前記第３のトランジスタは、第３のソース電極と、第３のドレイン電極と、第３のゲート電極と、第３の酸化物半導体層と、を有し、
    前記第４のトランジスタは、第４のソース電極と、第４のドレイン電極と、第４のゲート電極と、第４の酸化物半導体層と、を有し、
    前記第５のトランジスタは、第５のソース電極と、第５のドレイン電極と、第５のゲート電極と、第５の酸化物半導体層と、を有し、
    前記第６のトランジスタは、第６のソース電極と、第６のドレイン電極と、第６のゲート電極と、第６の酸化物半導体層と、を有し、
    前記第７のトランジスタは、第７のソース電極と、第７のドレイン電極と、第７のゲート電極と、第７の酸化物半導体層と、を有し、
    前記第１のトランジスタの前記第１のソース電極又は前記第１のドレイン電極の一方は、前記第２のトランジスタの前記第２のソース電極又は前記第２のドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の他方は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の他方と電気的に接続され、
    前記第３のトランジスタの前記第３のゲート電極は、前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方と電気的に接続され、
    前記第４のトランジスタの前記第４のゲート電極は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の一方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の他方は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタの前記第５のゲート電極は、前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方と電気的に接続され、
    前記第６のトランジスタの前記第６のゲート電極は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の他方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方は、前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方と電気的に接続され、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の他方は、前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の他方と電気的に接続され、
    前記第７のトランジスタの前記第７のゲート電極は、前記第３のトランジスタの前記第３のゲート電極と電気的に接続され、
    前記第７のトランジスタの前記第７のゲート電極は、前記第１のトランジスタの前記第１のソース電極又は前記第１のドレイン電極の一方と電気的に接続され、
    前記画素電極は、前記第７のトランジスタの前記第７のソース電極又は前記第７のドレイン電極の一方と電気的に接続され、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の一方となる領域を有する第１の導電層は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の一方となる領域を有し、
    前記第３のトランジスタの前記第３のソース電極又は前記第３のドレイン電極の他方となる領域を有する第２の導電層は、前記第４のトランジスタの前記第４のソース電極又は前記第４のドレイン電極の他方となる領域と、前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の他方となる領域と、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の他方となる領域と、を有し、
    前記第５のトランジスタの前記第５のソース電極又は前記第５のドレイン電極の一方となる領域を有する第３の導電層は、前記第６のトランジスタの前記第６のソース電極又は前記第６のドレイン電極の一方となる領域を有し、
    前記第３のトランジスタの前記第３のゲート電極となる領域を有する第４の導電層は、前記第５のトランジスタの前記第５のゲート電極となる領域を有し、
    前記端子部は、第５の導電層と、前記第５の導電層上方の第６の導電層と、を有し、
    前記第５の導電層は、前記第７のトランジスタの前記第７のソース電極又は前記第７のドレイン電極と同層であり、
    前記第６の導電層は、前記画素電極と同層であることを特徴とする表示装置。
  3. 表示装置と、
    ＦＰＣと、
    を有する表示モジュールであって、
    前記表示装置は、請求項１又は請求項２に記載の表示装置であることを特徴とする表示モジュール。
  4. 表示装置又は表示モジュールと、
    ＬＥＤランプ、マイクロフォン、操作キー、記憶媒体挿入部、及び／又はセンサと、
    を有する電子機器であって、
    前記表示装置は、請求項１又は請求項２に記載の表示装置であり、
    前記表示モジュールは、請求項３に記載の表示モジュールであることを特徴とする電子機器。
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Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101783193B1 (ko) * 2008-09-12 2017-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101772377B1 (ko) * 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101545460B1 (ko) * 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
KR101490148B1 (ko) * 2008-09-19 2015-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101408715B1 (ko) 2008-09-19 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
KR101761108B1 (ko) 2008-10-03 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI606593B (zh) * 2008-11-28 2017-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101218090B1 (ko) * 2009-05-27 2013-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR102111264B1 (ko) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102443297B1 (ko) * 2009-09-24 2022-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
WO2011043203A1 (en) 2009-10-08 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic appliance
EP2486593B1 (en) 2009-10-09 2017-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR102023128B1 (ko) 2009-10-21 2019-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
KR101770981B1 (ko) 2009-10-30 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101928402B1 (ko) 2009-10-30 2018-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101750982B1 (ko) 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102484475B1 (ko) 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101857693B1 (ko) 2009-12-04 2018-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US9035295B2 (en) * 2010-04-14 2015-05-19 Sharp Kabushiki Kaisha Thin film transistor having an oxide semiconductor thin film formed on a multi-source drain electrode
US8624239B2 (en) * 2010-05-20 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
TWI509707B (zh) * 2010-08-16 2015-11-21 Semiconductor Energy Lab 半導體裝置之製造方法
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
TWI431388B (zh) * 2010-12-15 2014-03-21 E Ink Holdings Inc 顯示裝置結構、電泳顯示器之顯示面板結構，以及顯示裝置製造方法
WO2012090974A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
JP5685989B2 (ja) * 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
US8927329B2 (en) * 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
KR20120124126A (ko) * 2011-05-03 2012-11-13 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체소자를 포함하는 표시 장치
KR101991735B1 (ko) * 2011-05-19 2019-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
WO2012173086A1 (ja) * 2011-06-15 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
JP6006572B2 (ja) * 2011-08-18 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
TWI446545B (zh) 2011-08-30 2014-07-21 Au Optronics Corp 顯示面板之薄膜電晶體及其製作方法
KR102504604B1 (ko) 2011-09-29 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
SG11201504615UA (en) 2011-10-14 2015-07-30 Semiconductor Energy Lab Semiconductor device
KR101980751B1 (ko) * 2012-02-28 2019-08-28 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
DE112013005331T5 (de) 2012-11-08 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Metalloxidfilm und Verfahren zur Bildung eines Metalloxidfilms
TWI627483B (zh) 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
TWI613759B (zh) 2012-11-28 2018-02-01 半導體能源研究所股份有限公司 顯示裝置
KR102370069B1 (ko) 2012-12-25 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
CN110137181A (zh) * 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US9178042B2 (en) * 2013-01-08 2015-11-03 Globalfoundries Inc Crystalline thin-film transistor
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
JP6106024B2 (ja) * 2013-05-21 2017-03-29 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法及び薄膜トランジスタ
TWI649606B (zh) 2013-06-05 2019-02-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
DE112014005486B4 (de) * 2013-12-02 2024-08-22 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
JP6326798B2 (ja) * 2013-12-11 2018-05-23 凸版印刷株式会社 静電気保護素子及びそれを用いた静電気保護回路の製造方法
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10043913B2 (en) 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
CN104090437B (zh) * 2014-06-26 2016-08-17 京东方科技集团股份有限公司 一种阵列基板、显示装置、母板及其检测方法
US9698173B2 (en) * 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
KR101973163B1 (ko) 2016-03-22 2019-04-29 삼성디스플레이 주식회사 디스플레이 장치
US10741690B2 (en) 2017-02-16 2020-08-11 Mitsubishi Electric Corporation Thin film transistor, thin film transistor substrate, and liquid crystal display device
KR20180099974A (ko) 2017-02-27 2018-09-06 삼성디스플레이 주식회사 반도체 장치
JP7118948B2 (ja) * 2017-03-13 2022-08-16 株式会社半導体エネルギー研究所 半導体装置
CN107768307A (zh) * 2017-11-21 2018-03-06 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
KR102697325B1 (ko) 2019-07-26 2024-08-26 삼성디스플레이 주식회사 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치
CN112786670B (zh) * 2021-01-11 2022-07-29 武汉华星光电半导体显示技术有限公司 一种阵列基板、显示面板及阵列基板的制作方法

Family Cites Families (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JP3071851B2 (ja) * 1991-03-25 2000-07-31 株式会社半導体エネルギー研究所 電気光学装置
JPH05152330A (ja) 1991-11-28 1993-06-18 Dainippon Printing Co Ltd 薄膜トランジスタの製造方法
US5373377A (en) * 1992-02-21 1994-12-13 Kabushiki Kaisha Toshiba Liquid crystal device with shorting ring and transistors for electrostatic discharge protection
JP3357699B2 (ja) 1992-02-21 2002-12-16 株式会社東芝 液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3290772B2 (ja) 1993-08-18 2002-06-10 株式会社東芝 表示装置
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
JPH08262485A (ja) * 1995-03-20 1996-10-11 Nec Corp 液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09281525A (ja) 1996-02-15 1997-10-31 Hitachi Ltd 液晶表示基板およびその製造方法
JPH09232585A (ja) 1996-02-20 1997-09-05 Casio Comput Co Ltd 陽極酸化膜を有する電子デバイス、および陽極酸化膜のエッ チング方法
JPH09265111A (ja) 1996-03-28 1997-10-07 Toshiba Corp アクティブマトリックスパネル
JPH09265110A (ja) 1996-03-28 1997-10-07 Toshiba Corp アクティブマトリックスパネル
JPH1010493A (ja) * 1996-06-24 1998-01-16 Hitachi Ltd 液晶表示装置および液晶表示基板
KR100252308B1 (ko) 1997-01-10 2000-04-15 구본준, 론 위라하디락사 박막트랜지스터 어레이
JPH1115016A (ja) * 1997-06-20 1999-01-22 Hitachi Ltd 液晶表示装置
JPH11183876A (ja) * 1997-12-24 1999-07-09 Casio Comput Co Ltd 液晶表示装置及びその駆動方法
KR100276442B1 (ko) 1998-02-20 2000-12-15 구본준 액정표시장치 제조방법 및 그 제조방법에 의한 액정표시장치
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100696258B1 (ko) 1999-11-06 2007-03-16 엘지.필립스 엘시디 주식회사 액정 표시장치의 정전 손상 보호장치 및 그 제조방법
KR100590186B1 (ko) 1999-11-09 2006-06-14 삼성전자주식회사 Ｈｔｔｐ을 사용한 ｔｆｔｐ파일 전송 시스템
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100386849B1 (ko) 2001-07-10 2003-06-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시장치의 정전방전 방지회로
JP2003069028A (ja) 2001-08-27 2003-03-07 Casio Comput Co Ltd 薄膜トランジスタパネル
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
WO2003087924A1 (fr) * 2002-04-12 2003-10-23 Citizen Watch Co., Ltd. Panneau d'affichage a cristaux liquides
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004246202A (ja) * 2003-02-14 2004-09-02 Koninkl Philips Electronics Nv 静電放電保護回路を有する電子装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4360128B2 (ja) * 2003-06-03 2009-11-11 セイコーエプソン株式会社 電気光学装置および電子機器
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005049637A (ja) * 2003-07-29 2005-02-24 Seiko Epson Corp 駆動回路及びその保護方法、電気光学装置並びに電子機器
KR101133751B1 (ko) * 2003-09-05 2012-04-09 삼성전자주식회사 박막 트랜지스터 표시판
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
KR101116816B1 (ko) 2004-06-05 2012-02-28 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
TWI229933B (en) * 2004-06-25 2005-03-21 Novatek Microelectronics Corp High voltage device for electrostatic discharge protective circuit and high voltage device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2006245093A (ja) * 2005-03-01 2006-09-14 Renei Kagi Kofun Yugenkoshi 高電圧デバイス並びに静電気保護回路用高電圧デバイス
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007041096A (ja) 2005-08-01 2007-02-15 Sanyo Epson Imaging Devices Corp 電気光学装置およびその製造方法、電子機器
JP4039446B2 (ja) * 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5089139B2 (ja) * 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR20070119344A (ko) 2006-06-15 2007-12-20 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5458486B2 (ja) 2006-11-22 2014-04-02 三菱電機株式会社 アレイ基板、表示装置、及びその製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
TW200823965A (en) * 2006-11-30 2008-06-01 Nat Univ Tsing Hua Manufacturing method for imprinting lithograph template
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7968884B2 (en) 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2008152084A (ja) * 2006-12-19 2008-07-03 Mitsubishi Electric Corp 表示装置の製造方法及び表示装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP4301297B2 (ja) * 2007-01-19 2009-07-22 エプソンイメージングデバイス株式会社 電気光学装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI626744B (zh) * 2008-07-31 2018-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101623224B1 (ko) * 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101772377B1 (ko) * 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101783193B1 (ko) 2008-09-12 2017-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101545460B1 (ko) * 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置

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