KR20060066655A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060066655A
KR20060066655A KR1020050121832A KR20050121832A KR20060066655A KR 20060066655 A KR20060066655 A KR 20060066655A KR 1020050121832 A KR1020050121832 A KR 1020050121832A KR 20050121832 A KR20050121832 A KR 20050121832A KR 20060066655 A KR20060066655 A KR 20060066655A
Authority
KR
South Korea
Prior art keywords
region
semiconductor
layer
conductivity type
semiconductor layer
Prior art date
Application number
KR1020050121832A
Other languages
English (en)
Other versions
KR100675219B1 (ko
Inventor
쇼이치 야마우치
요시유키 핫토리
교코 오카다
Original Assignee
가부시키가이샤 덴소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 덴소 filed Critical 가부시키가이샤 덴소
Publication of KR20060066655A publication Critical patent/KR20060066655A/ko
Application granted granted Critical
Publication of KR100675219B1 publication Critical patent/KR100675219B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

SJ 구조를 갖는 반도체 장치는 셀 영역의 내전압보다 높은 내전압을 갖는 주변 영역을 갖는다. 제2 전도형 불순물을 포함하는 반도체 상층(upper layer)(52) 및 셀 영역의 조합을 구성하는 제1 부분 영역(25, 27)보다 농도가 낮은 제1 전도형 불순물을 포함하는 반도체 하층(lower layer)(23)은 주변 영역의 반도체 층(22)에 형성된다. 필드 산화층(54)은 반도체 상층(52)의 표면 상에 형성된다.
반도체 장치, SJ 구조, 내전압, 불순물, 트렌치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도1은 일실시예의 주요 부분을 도시한 단면도.
도2는 도1의 II-II 선을 따라 절취한 횡단면도(laterally-sectional view).
도3은 본 실시예의 주변 영역의 전위 분포를 도시한 도면.
도4는 주변 반도체층의 불순물 농도 분산(concentration dispersion)과 내전압 사이의 관계를 도시한 그래프.
도5는 비교 일례에 따라 주변 영역의 전위 분포를 도시한 도면.
도6은 반도체 장치의 제조 공정의 단계(1)를 도시한 도면.
도7은 반도체 장치의 제조 공정의 단계(2)를 도시한 도면.
도8은 반도체 장치의 제조 공정의 단계(3)를 도시한 도면.
도9은 반도체 장치의 제조 공정의 단계(4)를 도시한 도면.
도10은 반도체 장치의 제조 공정의 단계(5)를 도시한 도면.
도11은 반도체 장치의 제조 공정의 단계(6)를 도시한 도면.
도12은 반도체 장치의 제조 공정의 단계(7)를 도시한 도면.
도13은 반도체 장치의 제조 공정의 단계(8)를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21: 드레인층 22: 반도체층
23: 반도체 하층 25: p형 칼럼
27: n형 칼럼 31: 바디 영역
32: 게이트 절연막 34: 트렌치 게이트 전극
36: 층간 절연막 37: 소스 영역
39: 바디 콘택 영역 42: 소스 전극
42a: 필드 플레이트 52: RESURF층
54: 필드 산화층
본 발명의 기술분야는 종형 반도체 스위칭 셀 그룹(vertical semiconductor switching cell group)이 형성된 셀 영역 및 이 셀 영역 주변에 위치한 주변 영역을 갖는 반도체 장치와 관련되어 있다. 특히, 이 기술 분야는 초접합 구조(super junction structure, 이하, "SJ 구조"로 언급됨)을 갖는 반도체 장치와 관련되어 있고, 이 반도체 장치에서는, 제1 전도형 불순물을 포함하는 제1 부분 영역과 제2 전도형 불순물을 포함하는 제2 부분 영역의 조합이 셀 영역에 반복하여 형성되고, 또한, 주변 영역의 내전압이 셀 영역의 내전압보다 높다.
반도체 장치의 내전압을 증가시키고 반도체 장치의 ON 저항을 감소시키는 요건을 충족시키기 위하여, SJ 구조를 갖는 반도체 장치는 발전되고 있다. 이러한 형태의 반도체 장치는 일반적으로 셀 영역으로부터 주변 영역까지 펼쳐진 영역에 연속하여 형성되는 반도체층을 이용함으로써 형성된다. 대부분의 경우, SJ 구조는 반도체층의 중심측 영역에 형성되고, SJ 구조를 둘러싸는 주변 반도체층은 주변측 영역에 형성된다. SJ 구조에서, n형 불순물을 포함하는 n형 칼럼과 p형 불순물을 포함하는 p형 칼럼의 조합은 층의 두께 방향에 수직인 면에 반복하여 형성된다. 주변 반도체층은 n형 불순물을 포함하는 반도체로 형성된다. p형 바디(body) 영역은 셀 영역에서 SJ 구조의 상부 영역에 형성되고, 평면형(planar type) 게이트 전극 또는 트렌치형(trench type) 게이트 전극은 이 p형 바디 영역을 마주보도록 형성된다. 복수(plurality)의 종형 반도체 스위칭 셀들은 셀 영역에 형성되고, 온/오프(ON/OFF) 동작을 실행한다. 예를 들어, JP-A-2003-273355호(도14) 및 JP-A-2004-14554호에 이 형태의 반도체 장치가 기재되어 있다.
반도체 장치의 애벌런치 브레이크다운 저항(avalanche breakdown resistance) 테스트는 L 부하 서지 브레이크다운 저항 테스트 등에 의해 수행된다. L 부하 서지 브레이크다운 저항 테스트에서, 반도체 장치에 브레이크다운이 발생한다. 브레이크다운은 전계 강도(electric field intensity)의 범위를 넘어서 발생한다. 셀 영역과 주변 영역의 면적비를 고려하면, 단위 면적당 애벌런치 에너지는, 넓은 면적을 갖는 셀 영역측에 브레이크다운을 발생시킴으로써, 좁은 면적을 갖는 주변 영역측에 브레이크다운이 발생하는 경우와 비교하여, 더 작은 값으로 감소될 수 있다. 따라서, 셀 영역측에 브레이크다운을 발생시킴으로써, 과도한 애벌런치 에너지가 국부적으로 소비되는 것이 억제될 수 있고, 따라서, 반도체 장치가 파괴되는 상황이 회피될 수 있다. 전술된 현상을 얻기 위하여, 주변 영역의 내전압은 브레이크다운이 셀 영역에서 우선적으로 발생하도록 셀 영역의 내전압보다 높게 셋팅(set)된다.
그러나, JP-A-2003-273355호에 기재된 반도체 장치는 주변 영역의 내전압이 셀 영역의 내전압보다 높은 상태를 얻을 수 없다. 이 특허문헌에서는, 주변 반도체층의 불순물 농도가 감소되고 셀 영역을 둘러싸는 복수의 p형 가드 링(guard ring)이 주변 반도체층의 상부 영역에 제공되는 구조를 제안한다. 주변 반도체층의 불순물 농도를 감소시킴으로써, 주변 반도체층 내에서 횡방향으로 연장되는 공핍층(depletion layer)의 폭은 증가될 수 있다. 또한, p형 가드 링 영역을 형성함으로써, 셀 영역과 주변 영역 사이의 경계 주위에 집중하는 경향이 있는 전계는 완화될 수 있다. 이 구조를 채택함으로써, 셀 영역과 주변 영역 사이의 경계 주위에 집중하는 경향이 있는 전계가 완화될 수 있고, 횡방향으로 연장되는 공핍층이 충분하게 형성될 수 있으며, 그 결과, 주변 영역의 내전압은 공핍 영역의 종방향(longitudinal direction)의 폭에 의해 결정된다.
p형 가드 링의 불순물 농도가 비교적 높은 값으로 셋팅되기 때문에, 공핍층은 p형 가드 링 내로 다소 연장된다. 따라서, 주변 영역에서의 공핍 영역의 종방향 폭은 주변 반도체층의 두께로부터 p형 가드 링의 깊이를 감산함으로써 얻어진 값과 같다. 반면, 셀 영역에서의 공핍 영역의 종방향 폭은 반도체층의 두께로부터 p형 바디 영역의 깊이를 감산함으로써 얻어진 값, 즉, SJ 구조의 종방향 폭과 같다.
p형 바디 영역의 깊이와 p형 가드 링의 깊이는 서로 실질적으로 동일하고, 따라서, 셀 영역에서의 공핍 영역의 종방향 폭은 주변 영역에서의 공핍 영역의 종방향 폭과 실질적으로 동일하다. p형 바디 영역의 깊이가 불필요하게 증가되면, 주변 영역의 내전압은 셀 영역의 내전압보다 높게 셋팅될 수 있지만, 셀 영역의 내전압은 감소된다(sacrifice). 종래의 구조에서는, 주변 영역의 내전압이 셀 영역의 최대 내전압과 동일해지도록 증가되는 것이 한계가 되고, 주변 영역의 내전압이 셀 영역의 내전압보다 높게 증가될 수는 없다.
본 발명의 목적은 주변 영역의 내전압이 셀 영역의 내전압보다 높도록 형성되는 주변 영역 및 셀 영역을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 셀 영역의 내전압을 감소시키지 않고 주변 영역의 내전압을 증가시킴으로써 전술된 관계를 갖는 반도체 장치를 제공하는 것이다.
전술된 목적을 달성하기 위하여, 반도체 장치는 종형 반도체 스위칭 셀 그룹이 형성된 셀 영역 및 이 셀 영역 주변에 위치한 주변 영역을 포함한다. 반도체 장치는 셀 영역으로부터 주변 영역까지 연속하여 형성되는 반도체층을 갖는다. 또한, 반도체 장치는 주변 영역에서의 반도체층의 표면을 덮는 절연층(insulating layer)을 갖추고 있다. 또한, 반도체 장치는 적어도 셀 영역측의 절연층 표면을 덮는 전도층(conductor layer)도 갖추고 있다. 제1 전도형 불순물을 포함하고 층의 두께 방향으로 연장되는 제1 부분 영역과 제2 전도형 불순물을 포함하고 층의 두께 방향으로 연장되는 제2 부분 영역은 셀 영역의 반도체층의 하부 영역에 형성된다. 이 조합은 층의 두께 방향에 수직인 면에 반복하여 형성된다. SJ 구조는 반도체층의 하부 영역에 형성된다. 제2 전도형 불순물을 포함하는 반도체 상층(upper layer) 및 셀 영역의 조합을 구성하는 제1 부분 영역보다 농도가 낮은 제1 전도형 불순물을 포함하는 반도체 하층(lower layer)은 주변 영역의 반도체 층에 형성된다. 전도층은 종형 반도체 스위칭 셀 그룹을 구성하는 표면측의 주전극(main electrode)에 연결된다.
제1 부분 영역 및 제2 부분 영역은, 예를 들어, 얇은 판 형상, 4각 프리즘 형상 또는 6각 기둥 형상으로 설계된다. 기둥 형상의 제2 부분 영역은 층의 두께 방향에 수직인 면까지 넓게 연장되는 제1 부분 영역에 분산배치될 수 있다. 요약하면, 제1 부분 영역과 제1 부분 영역의 조합이 층의 두께 방향에 수직인 면에 적어도 하나의 방향으로 반복되면 충분하다.
셀 영역에 형성되는 종형 반도체 스위칭 셀의 유형은 특정한 유형에 한정되지 않는다. 예를 들어, MOSFET(Metal Oxide Silicon Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), SIT(Static Induction Transistor) 또는 SBT(Shottky Barrier Diode) 등이 종형 반도체 스위칭 셀로 적절히 이용될 수 있다. 종형 반도체 스위칭 셀을 구성하는 게이트 전극은 트렌치형과 평면형 중 어느 유형으로도 형성될 수 있다.
종형 반도체 스위칭 셀이 반도체 장치의 셀 영역에 형성되기 때문에, 한 쌍 의 주전극은 종방향으로 형성된다. 따라서, 이 반도체 장치의 내전압은 종방향으로 유지될 수 있는 전위차에 의해 결정된다. 이 반도체 장치에서, 주변 반도체 하층의 제1 전도형 불순물 농도는 셀 영역의 제1 부분 영역의 불순물 농도보다 낮게 셋팅되고, 따라서, 공핍층은 반도체 하층에서 횡방향으로 넓게 연장될 수 있다. 따라서, 반도체의 하층에서, 전위차는 횡방향으로 충분히 유지될 수 있고, 그에 따라, 주변 영역의 내전압은 종방향으로 형성되는 공핍 영역의 폭에 의해 결정된다. 반도체 하층과 반대되는 전도형을 갖는 반도체 상층은 주변 반도체 하층의 표면 상에 형성된다. 따라서, 공핍층은 반도체 하층뿐만 아니라 이 반도체 상층으로도 연장될 수 있고, 여기서, 주변 영역의 공핍 영역의 종방향 폭은 주변 반도체 하층과 주변 반도체 상층의 총 폭과 동일하다.
한편, 셀 영역의 공핍 영역의 종방향 폭은 SJ 구조가 형성된 하부 영역의 층의 두께와 실질적으로 동일하다. 따라서, 주변 영역과 셀 영역의 공핍 영역의 종방향 폭을 비교하면, 주변 영역의 공핍 영역의 종방향 폭이, 반도체 층의 두께로부터 SJ 구조가 형성되는 하부 영역의 층의 두께를 감산한 값만큼 넓다. 즉, 주변 영역의 공핍 영역의 종방향 폭은 SJ 구조의 표면과 반도체층의 표면 사이의 거리 만큼 넓다. 따라서, 주변 영역의 내전압이 셀 영역의 내전압보다 높은 반도체 장치를 획득할 수 있다. 또한, 반도체층은 주변 영역의 표면측에서 절연층을 통해 형성되고, 그에 따라, 셀 영역과 주변 영역 사이의 경계 주위(전형적으로는, 경계 주위에 존재하는 반도체 영역의 큰 곡률을 갖는 곳)에 집중하는 경향이 있는 전계 집중을 완화한다. 따라서, 반도체 장치의 내전압은, 전도층의 존재에 의해 이 경계 주위에서 한정되는 것이 방지될 수 있다. 즉, 셀 영역과 주변 영역의 내전압은, 셀 영역과 주변 영역 사이의 경계에서의 전계 집중에 관계없이, 공핍 영역의 종방향의 폭에 의해 결정된다. 셀 영역보다 넓은 공핍층의 종방향 폭을 갖는 주변 영역의 내전압은 셀 영역의 내전압보다 높다. 또한, 셀 영역과 주변 영역 사이의 내전압의 크기 관계는 셀 영역의 내전압을 감소시키지 않고 주변 영역의 내전압을 증가시킴으로써 구현된다.
반도체 상층은 셀 영역의 초접합(SJ) 구조의 상측까지 연장되는 것이 바람직하다. 즉, 반도체 상층은 주변 반도체 하층의 표면 및 셀 영역의 초접합 구조의 표면을 덮도록 형성되는 것이 바람직하다.
셀 영역의 반도체 상층은, 예를 들어, 반도체 스위칭 셀의 바디층 등으로 이용된다. 전술된 바와 같이, 주변 영역의 반도체 상층은 내전압 증가에 기여하는 반도체층으로 이용된다. 따라서, 하나의 반도체 상층은 셀 영역측에서 작용을 하는 반도체층과 주변 영역에서 다른 작용을 하는 반도체층의 역할을 둘 다 할 수 있다. 셀 영역측과 주변 영역측에서의 각각의 반도체층을 개별적으로 제조하는 것은 불필요하고, 두 작용은 하나의 반도체층을 제조함으로써 이루어질 수 있다. 따라서, 전술된 반도체 장치는 쉽게 제조될 수 있는 구조를 갖는다고 말할 수 있다.
고농도의 제1 전도형 불순물을 포함하는 소스 영역 및 그 소스 영역과 제1 부분 영역을 서로 분리하고 있는 반도체 상층을 게이트 절연막을 통해 마주보는 트렌치 게이트 전극은, 초접합 구조의 상측까지 연장되는 제2 전도형 반도체 상층에 형성되는 것이 바람직하다. 소스 영역을 둘러싸는 제2 전도형 불순물을 포함하는 바디 영역은 필요한 경우 셀 영역의 반도체 상층에 형성될 수 있다. 게이트 전압의 경계값은 이 바디 영역을 형성함으로써 원하는 값으로 조정될 수 있다. 전술된 구조를 제공함으로써, 셀 영역에 형성되는 종형 반도체 스위칭 셀은 트렌치 게이트 전극을 갖는 MOSFET의 역할을 한다.
여기서, 셀 영역 공핍 영역의 종방향 폭은 트렌치 게이트 전극의 밑면으로부터 반도체층의 뒷면까지의 폭과 동일하다. 따라서, 주변 영역의 공핍 영역의 종방향 폭은 셀 영역의 공핍 영역의 폭보다 트랜치 게이트 전극의 깊이 방향의 폭만큼 넓다. 따라서, 주변 영역의 내전압이 셀 영역의 내전압보다 높은 반도체 장치가 획득될 수 있다.
본 출원인은 종형 반도체 스위칭 셀 그룹이 형성된 셀 영역 및 이 셀 영역 주변에 위치한 주변 영역을 갖는 반도체 장치를 제조하는 방법을 창작하였다. 이 제조 방법은 전술된 반도체 장치를 제조하는데 적절히 이용된다.
이 반도체 장치 제조 방법은 셀 영역으로부터 주변 영역까지 연속하여 연장되는 제1 전도형 반도체층을 준비하는 단계 및 반도체층의 표면으로부터 반도체층의 뒷면까지 연장되는 트렌치 그룹을 형성하는 단계를 포함한다. 또한, 제조 방법은 반도체층의 노출면(exposed surface)에 제1 전도형 불순물을 도핑(doping)하는 단계를 더 포함한다. 제조 방법은 제1 전도형 불순물로 도핑된 반도체층의 표면 근방 영역을 제거하는 단계 및 제2 전도형 불순물을 포함하는 반도체를 트렌치 그룹 내에 채우는 단계를 더 포함한다.
전술된 제조 방법에 따라, 셀 영역에 트렌치 그룹을 형성함으로써, 인접한 트렌치들 사이에 끼인 반도체층(또는, 서로 멀리 떨어져서 존재하는 반도체층)은 그 측면으로부터 깊은 부분까지의 거리가 짧게 설계된다. 따라서, 도핑 단계를 실행함으로써, 셀 영역의 복수의 반도체층은 그 양측에 형성된 트렌치를 규정하기 위한 측면에서부터 깊은 부분까지 불순물로 도핑되기 쉽다. 따라서, 불순물의 도핑량을 조정함으로써, 인접한 트렌치들 사이에 끼인 셀 영역에서의 반도체층의 불순물 농도는 증가된다. 반면, 주변 영역의 반도체층에 있어서, 불순물은 표면으로부터 소정의 거리까지 도핑되지만, 깊은 부분까지 불순물을 도핑하는 것은 불가능하다.
다음으로, 제1 전도형 불순물로 도핑된 반도체층의 표면 근방 영역이 제거되고, 그에 따라, 불순물 농도가 변화되지 않는 반도체층이 주변 영역에 생성된다. 따라서, 불순물의 농도가 셀 영역에서는 높고 주변 영역에서는 낮은 상태가 획득될 수 있다. 다음으로, 트렌치 그룹 내에 제2 전도형 불순물을 포함하는 반도체를 채움으로써, SJ 구조는 셀 영역에 형성된다. 이 단계들을 통해서, SJ 구조가 셀 영역에 형성된 반도체층이 획득될 수 있고, 그에 따라, 이 SJ 구조를 구성하는 하나의 부분 영역의 불순물 농도보다 낮은 농도의 불순물을 포함하는 반도체층이 주변 영역에 형성된다.
도핑 단계에서, 반도체층의 노출면은 제1 전도형 불순물을 포함하는 기체에 노출되는 것이 바람직하다.
제1 전도형 불순물을 포함하는 기체를 이용함으로써, 원하는 농도의 제1 전도형 불순물이, 반도체층의 표면 및 트렌치 그룹을 규정하기 위한 반도체층의 측면, 즉, 반도체층의 모든 노출면에, 쉽게 도핑된다.
또한, 뒤따르는 채우는 단계에서 이용되는 챔버(chamber)가 이용가능하고, 따라서, 이 방법은 제조 비용면에서 유리하다.
채우는 단계가 실행된 후에, 채워진 트렌치 그룹을 노출시키기 위하여, 반도체층의 표면을 덮는 제2 전도형 불순물을 포함하는 반도체를 제거하는 단계를 더 제공하는 것이 바람직하다. 또한, 제거하는 단계가 실행된 후에, 반도체층 및 제2 전도형 불순물을 포함하는 채워진 트렌치 그룹의 표면 상에, 제2 전도형 불순물을 포함하는 반도체 상층을, 결정 성장(crystal growth)에 의해 형성하는 단계를 더 제공하는 것이 바람직하다.
전술된 단계를 부가함으로써, 원하는 농도의 불순물을 포함하는 반도체 상층이 획득될 수 있다. 예를 들면, 공핍층 형성 및 전계 집중 완화 등에 최적인 반도체 상층이 획득될 수 있다. 반도체가 트렌치 그룹에 채워지면, 반도체 상층이 함께(integrally) 형성될 수 있고, 제거하는 단계는 생략될 수 있다. 이 경우, 단계의 수가 감소될 수 있고, 따라서, 이 방법은 제조 비용면에서 유리하다.
주변 영역의 공핍 영역의 종방향 폭은 셀 영역의 공핍 영역의 종방향 폭보다 넓게 셋팅될 수 있다. 따라서, 주변 영역의 내전압이 셀 영역의 내전압보다 높은 반도체 장치가 획득될 수 있다.
이제, 바람직한 실시예들이 첨부된 도면을 참조하여 설명될 것이다.
먼저, 실시예의 주요 특징들이 설명될 것이다.
(제1 특징) 반도체 장치는 종형 반도체 스위칭 셀 그룹이 형성된 셀 영역 및 이 셀 영역 주변에 위치한 주변 영역을 갖는다. 셀 영역은 SJ 구조를 갖는다. 주변 영역은 셀 영역의 SJ 구조를 구성하는 하나의 부분 영역의 불순물 농도보다 낮은 농도의 불순물을 포함하는 반도체층을 갖추고 있다. 이 반도체 하층과 반대되는 전도형을 갖는 반도체 상층은 이 주변 반도체 하층의 표면 상에 제공된다. 절연층은 반도체 상층의 표면 상에 제공된다. 전도층은 종형 반도체 스위칭 셀 그룹의 표면측의 주전극에 연결되도록 절연층의 표면 상에 제공된다. 전도층은 셀 영역으로부터 주변까지 연장되도록 형성된다.
(제2 특징) SJ 구조의 반복되는 방향을 따르는 제1 전도형 반도체 영역(본 실시예에서, 이하, "경계 n형 칼럼"으로 언급됨)이 존재하는데, 이 영역은 SJ 구조의 제1 전도형 부분 영역과 실질적으로 동일한 불순물 농도를 갖고, 제1 전도형 부분 영역의 폭보다 좁은 폭을 갖는다.
(제3 특징) 반도체 상층은 평면 형태로 연장된다(2차원).
(제4 특징) 반도체 상층은 주변 반도체 하층의 표면 전체에 덮인다.
(제5 특징) 반도체 상층의 불순물 농도는 실질적으로 p형 칼럼의 농도와 동일하다.
(실시예)
도1은 셀 영역과 주변 영역 사이의 경계 근방의 주요 부분을 도시한 단면도이다. 도2는 도1의 II-II 선을 따라 절취한 횡단면도이다. 도1의 종단면도는 도2의 I-I 선을 따라 절취한 것이다. 도2에 도시된 바와 같이, 횡단면도는 반도체 장치의 코너 근방을 도시하고 있다. 본 실시예는 실리콘을 주요 구성요소로 하여 형성된 반도체를 이용하지만, 다른 반도체 재료가 실리콘 대신에 이용될 수도 있다.
도1 및 도2에 도시된 바와 같이, 반도체 장치는 종형 반도체 스위칭 셀 그룹(본 실시예에서는 SJ-MOSFET 그룹)이 형성된 셀 영역 및 이 셀 영역 주변에 위치한 주변 영역을 갖는다. 주변 영역은 셀 영역을 둘러싼다. 반도체 장치는 셀 영역으로부터 주변 영역까지 연속하여 형성되는 반도체층(22)을 갖추고 있다. 필드 산화층(field oxide layer)(54)(절연층의 일례)은 주변 영역의 반도체층(22)의 표면 상에 덮인다. 필드 산화층(54)의 두께는, 예를 들어, 약 1 내지 1.5㎛로 셋팅된다. 필드 플레이트(42a)는 필드 산화층(54)의 표면 상에서 적어도 셀 영역측에 덮인다. 필드 플레이트(42a)는 셀 영역측으로부터 주변까지 연장되도록 제공된다. 필드 플레이트(42a)는 소스 전극(42)의 일부이고, 필드 산화층(54)의 표면 상에서 연장된다. 주변측에서 필드 플레이트(42a)의 연장 길이는 특별히 한정되지 않으며, 필드 플레이트(42a)는 표면측에서의 전계 완화에 최적인 길이로 형성된다.
층의 두께 방향(도1에서 지면(紙面)의 상하방향)으로 연장되는 n형 칼럼(27)(제1 부분 영역의 일례)과 층의 두께 방향으로 연장되는 p형 칼럼(25)(제2 부분 영역의 일례)의 조합은, 셀 영역의 반도체층(22)의 하부 영역에서, 층의 두께 방향에 수직인 면에서 반복되어 형성되고, 그에 따라, 이른바 SJ 구조를 구성한다. 층의 두께 방향에 수직인 면은 도2의 횡단면도에 대응한다. 본 실시예에서, n형 칼럼(27) 및 p형 칼럼(25)은 실질적으로 박막 형상을 갖는 것으로 추정될 수 있고, 그 조합은 도2에서 지면의 좌우방향으로 반복된다. 경계 n형 칼럼(26)은 셀 영역과 주변 영역 사이의 경계에서 형성되는데, 그 폭은 다른 n형 칼럼(27)의 폭보다 좁다. 이 경계 n형 칼럼(26)의 존재는 후술되는 제조 방법에 의해 이해할 수 있다. 본 실시예에서, 경계 n형 칼럼(26)과 인접한 p형 칼럼(25) 사이의 경계로부터 중심측까지 연장되는 내부는 셀 영역으로 표시될 것이고, 경계로부터 바깥쪽까지 연장되는 외부는 주변 영역으로 표시될 것이다. 또한, 이 구별은 특별히 한정될 필요는 없으며, 경계 n형 칼럼(26)이 셀 영역에 포함될 수도 있다.
n_형 반도체 하층(23) 및 p_형 RESURF(reduced surface field)층(52)(반도체 상층의 일례)은 주변 영역의 반도체층(22)에 형성된다. 반도체 하층(23)의 불순물 농도는 SJ 구조를 구성하는 n형 칼럼(27)의 불순물 농도보다 낮다. 반도체 하층(23)의 두께는 200V 내전압 시스템에서, 예를 들어, 약 10 내지 13㎛로 셋팅된다. RESURF층(52)의 두께는, 예를 들어, 약 1 내지 3㎛로 셋팅된다. 다른 구조가 주변 영역보다 더 바깥에 위치하는 부분(도시되지 않음)에서 형성될 수도 있다. 예를 들어, 절연 및 분리 트렌치, 채널 스토퍼 영역(channel stopper region) 등이 다른 구조로서 제공될 수 있다.
다음으로, 셀 영역의 구조가 설명될 것이다. RESURF층(52)은, 셀 영역의 반도체층(22)의 상부 영역에서, 주변 영역으로부터 연속하여 형성된다. 또는, RESURF층(52)은 SJ 구조의 상측까지 연장되도록 형성될 수 있다. p형 바디 영역(31)은 이 RESURF층(52)의 표면부 상에 형성된다. 바디 영역(31)의 불순물 농도는 RESURF층(52)의 농도보다 높다. 게이트 전압의 경계값은 바디 영역(31)의 불순물 농도를 조 정함으로써 조정될 수 있다. n+형 소스 영역(37) 및 p+형 바디 콘택(contact) 영역(39)은 바디 영역(31)의 표면부 상에 선택적으로 형성된다. 또한, 바디 콘택 영역(39)에서, 셀 영역의 최외주에 위치한 바디 콘택 영역은, 다른 바디 콘택 영역(39)과 구별하기 위해 최외주 바디 콘택 영역(39a)으로 언급될 것이다. 트렌치 게이트 전극(34)은, 소스 영역(37)과 n형 칼럼(27)이 서로 멀리 떨어져 있는 바디 영역(31) 및 RESURF층(52)을 통과하도록 형성된다. 이 트렌치 게이트 전극(34)은 게이트 절연막(32)으로 덮인다. 소스 영역(37) 및 바디 콘택 영역(39)은 소스 전극(42)에 전기적으로 연결된다. 소스 전극(42)과 트렌치 게이트 전극(34)은 층간(interlayer) 절연막(36)을 통해 서로 전기적으로 분리된다. 평면 형태(2차원)로 연장되는 n+형 드레인층(21)은 반도체층(22)의 뒷면에 형성된다. 드레인층(21)은 셀 영역으로부터 주변 영역까지 연장되는 영역에 연속하여 형성된다. 드레인층(21)에 전기적으로 연결되는 드레인 전극 D는 드레인층(21)의 뒷면에 형성된다. 드레인층(21)은 고농도의 불순물을 포함하고, 이 드레인층(21)은 실질적으로 전도체로 여겨질 수 있다.
전술된 반도체 장치의 각각의 구성요소의 불순물 농도는 후술되는 값에 따라 제조되는 것이 바람직하다.
n형 칼럼(27) 및 p형 칼럼(25)의 불순물 양은 서로 전하 균형(charge balance)을 이루는 것이 바람직하다. SJ 구조의 영역은 완전히 공핍화될 수 있다. n형 칼럼(27)은 ON 저항을 감소시키기 위해 고농도를 갖도록 설계되는 것이 바람직 하다. 예를 들어, 본 실시예에서, n형 칼럼(27)의 불순물 농도는 RESURF(reduced surface field) 조건을 만족시키는 값으로 셋팅된다.
주변 반도체 하층(23)의 불순물 농도는 n형 칼럼(27)의 불순물 농도보다 낮게 셋팅되는 것이 바람직하다. 반도체 하층(23)에서, 공핍층은 횡방향으로 넓게 연장될 수 있다. 반도체 하층(23)의 불순물 농도는 n형 칼럼(27)의 불순물 농도의 1/10 이하로 셋팅되는 것이 바람직하다. 이 경우, 후술되는 바와 같이, 반도체 하층(23)의 불순물 농도가 분산되어도, 주변 영역에서의 내전압 감소는 억제될 수 있다. 예를 들어, 본 실시예에서, 반도체 하층(23)의 불순물 농도는 5x1014cm-3으로 셋팅된다.
RESURF층(52)의 불순물 농도는 5x1015cm-3 이하로 셋팅되는 것이 바람직하다. 예를 들어, 본 실시예에서, RESURF층(52)의 불순물 농도는 3x1015cm-3로 셋팅된다.
도3은 반도체 장치가 턴-오프(turn-off)될 때의 전위 분포를 도시하고 있다. 도3으로부터, 낮은 불순물 농도를 갖는 반도체 하층(23)을 제공함으로써, 공핍층이 반도체 하층(23)의 종방향으로 넓게 연장되고, 따라서, 전위 분포는 반도체 하층(23)의 광범위에 걸쳐 형성되는 것을 알 수 있다. 따라서, 전위차는 주변 영역에서 횡방향으로 충분히 유지될 수 있고, 그에 따라, 주변 영역의 내전압은 종방향으로 형성되는 공핍 영역의 폭에 의해 결정된다. 또한, 필드 플레이트(42a)는 주변 영역의 셀 영역측에 형성되고, 따라서, 최외주 바디 콘택 영역(39a)에서의 큰 곡률을 갖는 곳(39b) 및 바디 영역(31)에서의 큰 곡률을 갖는 곳(31b)에서의 전계 집중은 완화된다. 따라서, 반도체 장치에서 이 굴곡 부분(39b, 31b)에서는 브레이크다운이 발생하지 않는다. 내전압이 굴곡 부분(39b, 31b)에 의해 한정되지 않기 때문에, 셀 영역 및 주변 영역의 내전압은 각각의 공핍 영역의 종방향 폭에 의해 결정된다. 또한, 전계는, 다른 영역과 비교하여, 필드 플레이트(42a)의 말단 하측의 RESURF층(52)에 더 많이 집중된다. 그러나, RESURF층(52)의 불순물 농도는 충분히 낮아서, 이 영역에서는 브레이크다운이 발생하지 않는다.
반도체 장치에서, RESURF층(52)은 주변 영역의 반도체 하층(23)의 표면 상에 형성된다. 따라서, 도3에 도시된 바와 같이, 공핍층은 이 RESURF층(52)에서 연장된다. 공핍층이 주변 영역에서 RESURF층(52) 내에도 형성되기 때문에, 주변 영역의 공핍 영역의 종방향 폭은 반도체 하층(23)과 RESURF층(52)의 총 폭과 동일하다. 반면, 도3에 도시된 바와 같이, 셀 영역의 공핍 영역의 종방향 폭은 트렌치 게이트 전극(34)의 밑면으로부터 드레인층(21)의 표면까지의 폭, 즉, 실질적으로 SJ 구조의 종방향 폭과 동일하다. 따라서, 주변 영역의 공핍 영역의 종방향 폭은 셀 영역의 공핍 영역의 폭보다 트렌치 게이트 전극(34)의 밑면으로부터 RESURF층(52)의 표면까지의 폭(도1에 도시된 폭 W)만큼 넓다. 따라서, 주변 영역의 내전압은 셀 영역의 내전압보다 높다. 구체적으로, 셀 영역의 내전압이 245V이면, 주변 영역의 내전압은 281V까지 증가될 수 있다는 것이 판명되었다.
본 실시예의 반도체 장치에서, 셀 영역의 내전압은 실질적으로 종래 구조의 내전압과 동일하다. 그러나, 본 실시예에서는 저농도를 갖는 주변 반도체층(23), RESURF(reduced surface field)층(52) 및 필드 플레이트(42a)를 형성함으로써 주변 영역의 내전압을 증가시킬 수 있다. 본 실시예는 주변 영역의 내전압을 증가시킴으로써 "셀 영역 < 주변 영역"의 내전압 관계를 획득할 수 있다. 주변 영역의 내전압이 셀 영역의 내전압보다 높게 셋팅되기 때문에, L 부하 서지 브레이크다운 저항 테스트 등이 수행되면, 브레이크다운은 넓은 면적을 갖는 셀 영역에서 우선적으로 발생할 수 있다. 따라서, 단위 면적당 애벌런치 에너지가 감소될 수 있고, 그에 따라, 반도체 장치가 파괴되는 상황이 억제될 수 있다.
또한, 제조 허용 오차(tolerance) 등과 같은 이유로, 주변 반도체 하층(23)의 불순물 농도가 분산되어도, 본 실시예는 주변 영역의 내전압 감소가 억제된다는 장점을 갖는다.
도4는 반도체 하층(23)의 불순물 농도가 변화될 때의 주변 영역의 내전압 변화를 도시하고 있다. 불순물 농도가 본 실시예의 불순물 농도(5x1014cm-3)보다 10%만큼 높은 값으로 셋팅되면(+10%), 내전압은 279V와 같다. 또한, 불순물 농도가 본 실시예의 불순물 농도보다 10%만큼 낮은 값으로 셋팅되면(-10%), 내전압은 284V와 같다. ±10%의 농도 분산이 발생하여도, 주변 영역의 내전압은 거의 변화되지 않는다. 이는 제조 허용 오차가 허용되고, 그에 따라, 반도체 장치가 높은 수율(yield)로 제조될 수 있다는 것을 의미한다. 본 실시예의 반도체 장치는 제조의 용이성의 면에서도 유리하다.
도5는, 변형예에 따라, 반도체 장치의 주요 부분을 도시한 단면도이고, 이 반도체 장치가 턴-오프될 때의 전위 분포를 도시하고 있다. 본 변형예에서, RESURF(reduced surface field)층(52)의 불순물 농도는 SJ 구조를 구성하는 p형 칼럼(25)의 불순물 농도와 동일하도록 셋팅된다. 또한, 필드 플레이트(42a)는 주변 영역을 향하여 길게 연장된다. 본 변형예에서는, 28㎛의 길이만큼 주변 영역으로 연장되도록 형성된다.
제조 방법을 참조하여 후술되는 바와 같이, p형 칼럼(25)이 임베디드 애피택셜 성장(embedded epitaxial growth)에 의해 형성되면, 본 변형예의 RESURF층(52)은 함께 제조되고 획득될 수 있다. 따라서, 이 방법은 제조 단계의 수가 작다는 장점을 갖는다. 이 경우, 주변 영역의 내전압은 265V와 같다. 따라서, 주변 영역의 내전압이 실시예와 비교하여 낮음에도 불구하고, 주변 영역의 내전압이 셀 영역의 내전압(245V)보다 높다는 관계가 획득될 수 있다. 따라서, 본 변형예는 내전압에 있어서 "셀 영역 < 주변 영역"의 관계를 획득할 수 있다. 본 변형예에 따르면, 제조 비용 감소와 주변 영역의 내전압 증가가 둘 다 구현될 수 있다.
다음으로, 전술된 실시예에 따른 반도체 장치를 제조하는 주요 공정이 도6 내지 도13을 참조하여 설명될 것이다. 제조 방법을 설명하기 위해 이용되는 예시적인 도면들은 일정한 비율의 크기로 도시된 것이 아니다.
먼저, 도6에 도시된 바와 같이, n_형 반도체층(122)이 n+형 반도체 기판(121)(고농도의 불순물을 포함하고, 실질적으로 전도체로 여겨질 수 있음)의 표면 상에 형성된 반도체 라미네이트(semiconductor laminate)가 준비되어 있다. 이 반도체 라미네이트는, 예를 들어, 반도체 기판(121)의 표면으로부터의 반도체층(122) 의 애피택셜 성장에 의해 획득될 있다.
다음으로, 도7에 도시된 바와 같이, 반도체층(122)의 표면으로부터 반도체 기판(121)까지의 트렌치(122a) 그룹이, 포토리소그래피(photolithography) 기술 등을 이용하여, 반도체층(122)의 중심측의 소정의 영역에 형성된다. 트렌치(122a) 그룹은 RIE 등과 같은 드라이-에칭(dry-etching)(이방성 에칭(anisotropic etching))을 이용하여 형성될 수도 있고, 그에 따라, 복수의 반도체층(127)은 각각의 반도체층(127)이 인접한 트렌치(122a) 사이에 끼이도록 형성된다. 즉, 다수의 반도체층(127)은 서로 떨어져 있도록 형성된다. 중심측 영역 내의 복수의 반도체층(127)에서, 측면으로부터 깊은 부분까지의 거리는 짧다. 반면, 주변측의 반도체층(123)에서는, 측면으로부터 깊은 부분까지의 거리가 길다. 중심측 영역의 복수의 반도체층(127)은 SJ 구조를 갖는 n형 칼럼의 역할을 할 것이고, 주변측의 반도체층(123)은 주변 반도체 하층의 역할을 할 것이다.
다음으로, 도8에 도시된 바와 같이, 포스핀(phosphine)(PH3)를 포함하는 기체를 이용하는 기체-상태 확산법이 수행된다. 반도체 라미네이트가 기체에 노출되면, 불순물은, 반도체층(122)의 표면 및 트렌치(122a)를 규정하기 위한 반도체층의 측면, 즉, 반도체층(122)의 모든 노출면을 통해, 반도체층(122)에 도핑된다. 불순물은 등방성으로(isotropically) 확산되고 도핑된다. 중심측 영역 내의 복수의 반도체층(127)에서, 반도체층(127)의 양측에 형성되는 트렌치(122a)를 규정하는 각각의 반도체층(127)의 측면에서부터 깊은 부분까지의 거리는 짧아서, 불순물은 반도 체층(127)의 깊은 부분까지 도핑된다. 불순물은, 도핑 깊이를 반도체층(127)의 폭의 1/2 이상으로 조정함으로써, 중심측 영역 내의 반도체층(127)의 바디 전체에 도핑될 수 있다. 따라서, 중심측 영역 내의 반도체층(127)의 불순물 농도는 준비 단계에서의 반도체층(127)의 불순물 농도와 비교하여 일정하게 증가된다. 반면, 주변 영역의 반도체층(123)에 있어서, 불순물은 측면으로부터 소정의 거리까지 도핑되지만, 깊은 부분까지는 도핑되지 않는다. 기체-상태 확산법을 대신하여, 경사(oblique) 이온 주입법, 고체-상태 확산법 또는 이 방법들의 조합이 이용될 수도 있다.
다음으로, 도9에 도시된 바와 같이, 반도체층(122)의 표면은 불순물이 도핑된 반도체층(122)의 표면의 근방에서 불순물이 도핑된 영역을 제거하도록 연마되고, 그에 따라, 불순물 농도가 높고 서로 분리된 복수의 반도체(127)들은 중심축 영역 내에 형성된다. 또한, 불순물 농도가 변화되지 않는 반도체층(123)은 주변측에 형성된다. n형 영역(126)은, 폭이 실질적으로 중심측의 다른 반도체층(127)의 폭의 1/2이고, 중심측 영역의 최외주측에 형성된다(또는 주변측의 반도체층(123)의 최내주 영역으로 여겨질 수 있음). 이 n형 영역(126)은 도1에 도시된 경계 n형 칼럼(26)의 역할을 한다. 즉, 전술된 제조 방법을 이용하여 형성된 반도체 장치는, SJ 구조의 반복 방향을 따라 연장되는 영역에서, 다른 n형 칼럼과 실질적으로 동일한 불순물 농도 및 n형 칼럼의 폭보다 짧은 폭을 갖는 n형 영역(126)을 반드시 갖추고 있다. 이러한 n형 영역(126)이 존재하면, 전술된 제조 방법이 이용된 것이라고 결론지을 수 있다.
다음으로, 도10에 도시된 바와 같이, p형 반도체(29)가 임베디드 애피택셜 성장에 의해 트렌치(122a) 그룹 내에 형성된다. 임베디드 애피택셜 성장은 반도체층(123, 127)의 표면이 반도체(129)에 의해 덮일 때까지 수행된다.
다음으로, 도11에 도시된 바와 같이, 반도체층(123, 127)의 표면을 덮은 반도체(129)의 일부가 반도체층(123, 127) 및 채워진 트렌치 그룹(125)을 노출시키도록 연마되고, 그에 따라, n형 부분 영역과 p형 부분 영역이 조합이 반복되어 형성되는 구조, 즉, SJ 구조를 획득한다.
다음으로, 도12에 도시된 바와 같이, p_형 RESURF층(152)이 SJ 구조 및 주변 반도체층(123)의 표면 상에 애피택셜 성장에 의해 형성된다.
다음으로, 종래의 제조 방법 또는 이 기술 분야에서 통상의 지식을 가진 자들에게 명백한 제조 기술을 이용하여, 트렌치 게이트 전극(134), 소스 영역(137), 바디 콘택 영역(139) 등의 각각의 구조가, SJ 구조가 형성된 부분에 대응하여, 더 형성된다. 그리고 나서, 필드 산화막, 필드 플레이트, 드레인 전극 등이 형성되어, 본 실시에의 반도체 장치가 획득된다.
전술된 제조 방법에서, 도12에 도시된 p_형 RESURF층(152)의 애피택셜 성장의 단계가 생략될 수 있다. 즉, 도10에 도시된 바와 같이, 반도체(129)가 임베디드 애피택셜 성장에 의해 형성될 때 형성되는 반도체층(123, 127)의 표면에 덮인 반도체(129)의 일부는, RESURF층(152)과 동일한 두께를 갖도록 연마되고, 그에 따라, 애피택셜 성장 단계는 제거될 수 있다. 이 경우, 제조 단계의 수가 감소될 수 있 고, 제조 비용이 감소될 수 있다.
전술된 실시예는 본 발명의 일례에 불과하고, 따라서, 본 발명은 전술된 실시예에 한정되지 않는다. 다양한 변형예 및 대안은 본 발명의 주요 내용으로부터 벗어나지 않는 한 전술된 실시예에 대해 이루어질 수 있다.
또한, 본 명세서 및 도면의 기술 요소는 단독 또는 조합에 의해 기술적 유용성을 나타내고, 본 발명은 명세서, 도면 및 청구범위에서 설명된 조합에 한정되지 않는다. 또한, 본 명세서 및 도면에 기재된 기술은 동시에 복수의 목적을 달성할 수 있고, 이 목적들 중 하나를 달성하는 것으로도 기술적 유용성을 갖는다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 주변 영역의 내전압이 셀 영역의 내전압보다 높도록 형성되는 주변 영역 및 셀 영역을 포함하는 반도체 장치가 제공된다.

Claims (6)

  1. 종형 반도체 스위칭 셀 그룹이 형성된 셀 영역 및 상기 셀 영역 주변에 위치한 주변 영역을 포함하는 반도체 장치에 있어서,
    상기 셀 영역으로부터 상기 주변 영역까지 연속하여 형성되는 반도체층;
    상기 주변 영역에서의 상기 반도체층의 표면을 덮는 절연층; 및
    상기 셀 영역에서 적어도 상기 절연층의 표면을 덮는 전도층
    을 포함하고,
    여기서, 제1 전도형 불순물을 포함하고 층의 두께 방향으로 연장되는 제1 부분 영역과 제2 전도형 불순물을 포함하고 층의 두께 방향으로 연장되는 제2 부분 영역의 조합이 층의 두께 방향에 수직인 면에 반복하여 형성되는 초접합(SJ) 구조는 상기 셀 영역의 반도체층의 하부 영역에 형성되고, 제2 전도형 불순물을 포함하는 반도체 상층(upper layer) 및 상기 셀 영역의 조합을 구성하는 상기 제1 부분 영역보다 농도가 낮은 제1 전도형 불순물을 포함하는 반도체 하층(lower layer)은 상기 주변 영역의 반도체 층에 형성되고, 상기 전도층은 상기 종형 반도체 스위칭 셀 그룹을 구성하는 표면측의 주전극(main electrode)에 연결된
    반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 상층은 상기 셀 영역의 초접합 구조의 상측까지 연장되는
    반도체 장치.
  3. 제2항에 있어서,
    고농도의 제1 전도형 불순물을 포함하는 소스 영역 및 상기 소스 영역과 상기 제1 부분 영역을 서로 분리하고 있는 상기 반도체 상층을 게이트 절연막을 통해 마주보는 트렌치 게이트 전극은, 상기 초접합 구조의 상측까지 연장되는 제2 전도형 반도체 상층에 형성되는
    반도체 장치.
  4. 종형 반도체 스위칭 셀 그룹이 형성된 셀 영역 및 상기 셀 영역 주변에 위치한 주변 영역을 갖는 반도체 장치를 제조하는 방법에 있어서,
    상기 셀 영역으로부터 상기 주변 영역까지 연속하여 연장되는 제1 전도형 반도체층을 준비하는 단계;
    상기 반도체층의 표면으로부터 상기 반도체층의 뒷면까지 연장되는 트렌치 그룹을 형성하는 단계;
    상기 반도체층의 노출면(exposed surface)에 제1 전도형 불순물을 도핑(doping)하는 단계;
    상기 제1 전도형 불순물로 도핑된 상기 반도체층의 표면 근방 영역을 제거하는 단계; 및
    제2 전도형 불순물을 포함하는 반도체 물질을 상기 트렌치 그룹 내에 채우는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 제1 전도형 불순물을 도핑하는 단계는 어닐링(annealing) 공정을 포함하고, 상기 반도체층의 노출면을 제1 전도형 불순물을 포함하는 기체에 노출시키는 단계를 더 포함하는
    방법.
  6. 제4항에 있어서,
    상기 반도체 물질을 채우는 단계가 실행된 후에, 채워진 트랜치 그룹을 노출시키 위하여, 상기 반도체층의 표면을 덮는 상기 제2 전도형 불순물을 포함하는 상기 반도체 물질을 제거하는 단계; 및
    상기 제거하는 단계가 실행된 후에, 상기 반도체층 및 제2 전도형 불순물을 포함하는 상기 채워진 트렌치 그룹의 표면 상에, 제2 전도형 불순물을 포함하는 반도체 상층을 결정 성장(crystal growth)에 의해 형성하는 단계
    를 더 포함하는 방법.
KR1020050121832A 2004-12-13 2005-12-12 반도체 장치 및 그 제조 방법 KR100675219B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004360317A JP4940546B2 (ja) 2004-12-13 2004-12-13 半導体装置
JPJP-P-2004-00360317 2004-12-13

Publications (2)

Publication Number Publication Date
KR20060066655A true KR20060066655A (ko) 2006-06-16
KR100675219B1 KR100675219B1 (ko) 2007-01-29

Family

ID=36571340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050121832A KR100675219B1 (ko) 2004-12-13 2005-12-12 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7417284B2 (ko)
JP (1) JP4940546B2 (ko)
KR (1) KR100675219B1 (ko)
CN (1) CN100444385C (ko)
DE (1) DE102005059534B4 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101154205B1 (ko) * 2010-12-17 2012-06-18 (주) 트리노테크놀로지 수퍼정션 구조를 가지는 전력 반도체 소자
US9252212B2 (en) 2014-01-02 2016-02-02 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7811907B2 (en) * 2005-09-29 2010-10-12 Denso Corporation Method for manufacturing semiconductor device and epitaxial growth equipment
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
DE102006045441B4 (de) * 2006-09-26 2008-09-25 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
JP5196766B2 (ja) 2006-11-20 2013-05-15 株式会社東芝 半導体装置
JP2008182054A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
JP5217257B2 (ja) * 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法
JP4564516B2 (ja) 2007-06-21 2010-10-20 株式会社東芝 半導体装置
JP4450247B2 (ja) 2007-07-13 2010-04-14 株式会社デンソー 半導体装置
JP5261641B2 (ja) * 2007-09-13 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体ウエハの製造方法
JP5165995B2 (ja) * 2007-11-07 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
WO2011013379A1 (en) 2009-07-31 2011-02-03 Fuji Electric Systems Co., Ltd. Semiconductor apparatus
JP5533067B2 (ja) * 2010-03-15 2014-06-25 富士電機株式会社 超接合半導体装置の製造方法
JP5901003B2 (ja) 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
CN102738207B (zh) * 2011-04-07 2014-12-10 上海华虹宏力半导体制造有限公司 超级结器件的终端保护结构及制造方法
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
JP5701802B2 (ja) 2012-03-23 2015-04-15 株式会社東芝 電力用半導体装置
JP5863574B2 (ja) 2012-06-20 2016-02-16 株式会社東芝 半導体装置
US9318549B2 (en) 2013-02-18 2016-04-19 Infineon Technologies Austria Ag Semiconductor device with a super junction structure having a vertical impurity distribution
JP2014204038A (ja) 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
TWI524524B (zh) * 2013-05-06 2016-03-01 台灣茂矽電子股份有限公司 功率半導體元件之製法及結構
US9293528B2 (en) * 2013-12-31 2016-03-22 Infineon Technologies Austria Ag Field-effect semiconductor device and manufacturing therefor
JP2015133380A (ja) 2014-01-10 2015-07-23 株式会社東芝 半導体装置
US9484404B2 (en) * 2014-01-29 2016-11-01 Stmicroelectronics S.R.L. Electronic device of vertical MOS type with termination trenches having variable depth
JP6277785B2 (ja) * 2014-03-07 2018-02-14 富士電機株式会社 半導体装置
CN105990154A (zh) * 2015-03-04 2016-10-05 北大方正集团有限公司 超结器件的制作方法和超结器件
JP6583700B2 (ja) * 2015-12-02 2019-10-02 サンケン電気株式会社 半導体装置
CN105428412A (zh) * 2015-12-22 2016-03-23 工业和信息化部电子第五研究所 AlGaN/GaN异质结场效应晶体管及其制备方法
CN106024627A (zh) * 2016-07-22 2016-10-12 泰科天润半导体科技（北京）有限公司 具有低关态损耗的SiC基超结IGBT的制作方法
DE112017003957T5 (de) * 2016-08-08 2019-04-25 Mitsubishi Electric Corporation Halbleiterelement
CN106783946A (zh) * 2016-12-01 2017-05-31 中国科学院微电子研究所 一种绝缘栅双极晶体管
CN108022924B (zh) * 2017-11-30 2020-08-07 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法
CN111384155A (zh) * 2020-05-29 2020-07-07 电子科技大学 一种超级结器件
JP7417497B2 (ja) 2020-09-11 2024-01-18 株式会社東芝 半導体装置及びその製造方法
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法
CN113488523A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有超结双沟道栅的高压mosfet器件及其制备方法
CN117174757B (zh) * 2023-11-02 2024-03-26 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP4483001B2 (ja) * 2000-02-17 2010-06-16 富士電機システムズ株式会社 半導体素子
JP4843843B2 (ja) * 2000-10-20 2011-12-21 富士電機株式会社 超接合半導体素子
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
JP3451247B2 (ja) * 2001-02-07 2003-09-29 株式会社日立製作所 半導体装置およびその製法
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP3973395B2 (ja) 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
JP4126915B2 (ja) 2002-01-30 2008-07-30 富士電機デバイステクノロジー株式会社 半導体装置
JP3914785B2 (ja) 2002-02-20 2007-05-16 新電元工業株式会社 ダイオード素子
US7135718B2 (en) 2002-02-20 2006-11-14 Shindengen Electric Manufacturing Co., Ltd. Diode device and transistor device
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP3743395B2 (ja) * 2002-06-03 2006-02-08 株式会社デンソー 半導体装置の製造方法及び半導体装置
JP3925319B2 (ja) 2002-06-14 2007-06-06 富士電機デバイステクノロジー株式会社 半導体素子
JP3721172B2 (ja) * 2003-04-16 2005-11-30 株式会社東芝 半導体装置
JP4200485B2 (ja) 2003-06-25 2008-12-24 富士フイルム株式会社 撮像装置
JP4253558B2 (ja) 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101154205B1 (ko) * 2010-12-17 2012-06-18 (주) 트리노테크놀로지 수퍼정션 구조를 가지는 전력 반도체 소자
US9252212B2 (en) 2014-01-02 2016-02-02 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device

Also Published As

Publication number Publication date
JP4940546B2 (ja) 2012-05-30
US20060124997A1 (en) 2006-06-15
KR100675219B1 (ko) 2007-01-29
DE102005059534B4 (de) 2015-04-23
CN100444385C (zh) 2008-12-17
US20070238271A1 (en) 2007-10-11
US7553731B2 (en) 2009-06-30
CN1790714A (zh) 2006-06-21
JP2006173202A (ja) 2006-06-29
DE102005059534A1 (de) 2006-06-22
US7417284B2 (en) 2008-08-26

Similar Documents

Publication Publication Date Title
KR100675219B1 (ko) 반도체 장치 및 그 제조 방법
US7605423B2 (en) Semiconductor device
US20180130880A1 (en) Nanotube termination structure for power semiconductor devices
US7427800B2 (en) Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US7317213B2 (en) Semiconductor device having super junction structure and method for manufacturing the same
TWI469350B (zh) Power semiconductor devices
JP3721172B2 (ja) 半導体装置
US8450800B2 (en) Semiconductor device
US8174066B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20150179764A1 (en) Semiconductor device and method for manufacturing same
KR101864889B1 (ko) 수평형 디모스 트랜지스터 및 그 제조방법
JP4840738B2 (ja) 半導体装置とその製造方法
US9082810B2 (en) Semiconductor device
JP2010056510A (ja) 半導体装置
JPWO2003065459A1 (ja) 半導体装置
JP2007042892A (ja) トレンチ型ｍｉｓｆｅｔ
JP5369372B2 (ja) 半導体装置および半導体装置の製造方法
JP4696444B2 (ja) 炭化珪素半導体装置及びその製造方法
JP2008078282A (ja) 半導体装置及びその製造方法
JP4997715B2 (ja) 半導体装置およびその製造方法
JP2017191817A (ja) スイッチング素子の製造方法
JP2009141185A (ja) 半導体装置及びその製造方法
US10186573B2 (en) Lateral power MOSFET with non-horizontal RESURF structure
CN111370494B (zh) 超结器件
US20210320171A1 (en) Superjunction semiconductor device and method of manufacturing superjunction semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130107

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140110

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150109

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee