KR20030030019A - 반도체 기재 및 그 제조방법 - Google Patents

반도체 기재 및 그 제조방법 Download PDF

Info

Publication number
KR20030030019A
KR20030030019A KR10-2003-7003910A KR20037003910A KR20030030019A KR 20030030019 A KR20030030019 A KR 20030030019A KR 20037003910 A KR20037003910 A KR 20037003910A KR 20030030019 A KR20030030019 A KR 20030030019A
Authority
KR
South Korea
Prior art keywords
substrate
growth
semiconductor
crystal
convex portion
Prior art date
Application number
KR10-2003-7003910A
Other languages
English (en)
Other versions
KR100567614B1 (ko
Inventor
오까가와히로아끼
다다또모가즈유끼
오우찌요이찌로
쯔네까와다까시
Original Assignee
미츠비시 덴센 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미츠비시 덴센 고교 가부시키가이샤 filed Critical 미츠비시 덴센 고교 가부시키가이샤
Publication of KR20030030019A publication Critical patent/KR20030030019A/ko
Application granted granted Critical
Publication of KR100567614B1 publication Critical patent/KR100567614B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Lasers (AREA)

Abstract

도 1(a) 에 나타낸 바와 같이 성장면이 요철면으로 된 기판 (1) 을 사용한다. 이 기판을 사용하여 GaN계 결정의 기상성장을 실행한 경우, 요철형상이 횡방향 성장을 억제하고, C축 방향의 성장을 촉진시키는 작용을 하여, 파셋면을 형성할 수 있게 하는 베이스면이 된다. 따라서, 도 1(b) 에 나타낸 바와 같이 볼록부에는 파셋면이 형성된 결정이 성장되고, 오목부에도 결정이 성장된 상태로 된다. 또한, 결정성장을 계속하면 볼록부, 오목부로부터 성장된 막이 연결되어, 결국 도 1(c) 와 같이 요철면을 덮어 평탄해진다. 이 경우, 파셋면이 형성된 볼록부 상부에는 전이밀도가 낮은 영역이 형성되어, 제조된 막의 고품질화를 도모할 수 있다.

Description

반도체 기재 및 그 제조방법{SEMICONDUCTOR BASE MATERIAL AND METHOD OF MANUFACTURING THE MATERIAL}
GaN계 재료를 결정성장시키는 경우, GaN계 재료는 격자정합 (lattice match) 되는 기판이 없기 때문에 사파이어, SiC, 스피넬, 최근에는 Si 등의 격자정합되지 않는 기판을 사용하고 있다. 그러나, 격자정합되지 않는 점 때문에 제조한 GaN막 중에는 1010개/㎠ 의 전위 (dislocation) 가 존재하고 있다. 최근 고휘도의 발광 다이오드, 반도체 레이저 등이 실현되고 있으나, 특성의 향상을 도모하기 위해서는 전위밀도의 감소가 요망되고 있다.
이 전위밀도의 감소를 도모하는 방법으로는, 예를 들어 GaN계 반도체 결정 등을 버퍼층 및 GaN 기판상에 기상성장시키는데 있어서, 기판 상에 부분적인 마스크를 설치하여 선택성장시킴으로써 횡방향의 결정을 성장시켜 전위밀도가 감소된 고품질의 결정을 얻는 방법이 제안되어 있다 (예를 들어 일본 공개특허공보 평10-312971호).
그러나, 상기 방법에 의하면 마스크층상에 횡방향 성장된 부분에 있어서, 횡성장방향으로 C축이 미소량이지만 경사진다는 문제가 발생하고, 이에 의해 결정품질이 저하되는 새로운 문제가 발생되는 것으로 판명되었다 (MRS1998 Fall, Meeting 예고집 G3ㆍ1) . 이것은 X선 로킹 커브 측정 (XRC, X-ray rocking curve measurment) 의 입사방위 의존성을 측정 (Φ스캔) 함으로써도 확인할 수 있다. 즉, 횡성장방향으로부터의 입사 X선에 의한 X선 로킹 커브의 절반전폭 측정 (FWHM, full width at half-maximun) 은, 마스크층의 스트라이프방향으로부터의 X선에 의한 FWHM값보다 커져 있고, C축의 미소영역 (틸팅) 에 방위 (orientation) 의존성이 있는 것을 나타내고 있다. 이것은 마스크상의 횡방향 성장의 합체부분에 새로운 결함을 다수 유발할 가능성을 시사하고 있다.
또한, 마스크층 재료로서 범용되고 있는 것은 SiO2등이지만, 그 위에 결정성장층이 겹쳐 쌓이면 Si 성분이 이 결정성장층내로 이행하는 소위 오토 도핑 오염의 문제가 있는 것도 판명되었다.
또한, Al을 함유하는 반도체 재료, 예를 들어 AlGaN을 SiO2마스크층이 형성된 기판상에 성장시킨 경우, 마스크층상에도 결정성장되어 선택성장 자체를 효과적으로 실행할 수 없다는 문제도 있었다.
이와 같은 문제를 해소하는 시도로서 SiC의 베이스 기판상에 버퍼층 및 GaN층을 형성한 기판에 대해, SiC층에까지 이르는 스트라이프 홈가공을 실시하여 볼록부를 형성하고, 이 볼록부의 상측부에 위치하게 되는 GaN층부터 결정성장시키는 방법이 제안된다 (MRS 1998 Fall Meeting 요약집 G3. 38) . 이 방법에 의하면 SiO2마스크층없이 선택성장시킬 수도 있어, 전술한 SiO2마스크를 사용하는 것에 따른 각종 문제를 해소할 수 있게 된다.
상기 방법은 베이스 기판으로 사파이어 기판을 사용할 수 있으며, 그 방법도 개시되어 있다 (예를 들어 일본 공개특허공보 평11-191659호) . 그러나, 상기 방법에서는 사파이어 베이스 기판상에 버퍼층 재료 및 GaN계 재료를 결정성장시키고, 일단 성장로에서 꺼내 홈가공을 실시하고, 그 후 다시 결정을 성장시키는 스텝이 필요하다는 점에서, 제조 프로세스가 복잡해지는 새로운 문제점이 발생하고, 작업공정이 많아지며 비용이 상승되는 등의 문제를 갖고 있었다.
또한, 기판에 요철형상의 홈을 형성하여, 오목부에 공동을 만들도록 질화갈륨계 반도체를 성장시킴으로써 전위의 전파를 억제하는 방법 (일본 공개특허공보 2000-106455호) 이 개시되어 있다. 이 방법을 사용하면 1회의 성장으로 저전위 밀도 영역을 형성할 수 있으나 공동부를 제조하지 않으면 안되기 때문에 발광소자 등을 제조한 경우, 발광부에서 발생된 열을 기판측으로 빠져나가게 하기가 불리하고, 레이저 다이오드 등의 열열화를 조장하는 문제가 있었다. 또한, 전위의 전파를 적극적으로 제어하고 있지 않으므로 볼록부 상부에는 전위가 전파되어 전위밀도의 감소가 불충분하게 되는 문제가 있었다.
본 발명은 반도체 기재 및 그 제조방법에 관한 것으로, 특히 전위 (dislocation) 결함이 발생하기 쉬운 반도체 재료를 사용하는 경우에 유용한 구조 및 방법에 관한 것이다.
도 1은 본 발명과 관련된 반도체 기재의 결정성장상태를 설명하기 위한 단면도이다.
도 2는 본 발명과 관련된 반도체 기재의 결정성장상태를 설명하기 위한 단면도이다.
도 3은 본 발명과 관련된 반도체 기재의 결정성장상태를 설명하기 위한 단면도이다.
도 4는 완전한 파셋이 형성된 경우를 나타낸 단면사진이다.
도 5는 불완전한 파셋이 형성된 경우를 나타낸 단면사진이다.
도 6은 전위선 (사진중의 흑선) 이 파셋 성장에 따라 절곡 (bending) 된 상태를 나타낸 단면사진이다.
각 도면에서 1은 기판, 11은 볼록부, 12는 오목부, 13은 공동부, 2는 반도체층을 각각 나타낸다.
발명의 상세한 설명
본 발명은 버퍼층도 형성되지 않은 상태의 기판에 대해 요철면을 형성함으로써, 결정성장 당초부터 파셋면을 형성할 수 있는 베이스면 (base surface) 을 미리 제공해 두는 특징을 갖는다. 즉, 기판에 요철면을 구비시킴으로써 기상성장을 실행할 때에 상호의 단차로 구획된 오목면과 볼록면의 각각 또는 어느 하나를 파셋 구조 성장이 생성되는 단위기준면으로 준비하는 것이다. 여기에서 오목면과 볼록면의 쌍방이 파셋 구조 성장가능한 면으로 준비된 경우는, 성장초기에는 기판표면전체에서 결정이 성장되어, 볼록부 및 오목부 각각에서 파셋면을 구비하여 성장된다. 한편, 오목면과 볼록면 중 어느 하나가 매우 미소한 폭인 것 등의 이유로 실질적으로 결정성장 불가능한 면인 경우, 또는 결정성장 자체는 가능하지만 그 표면에 가공이 실시되어 실질적으로 결정성장될 수 없는 경우는, 볼록부 또는 오목부 중 어느 하나로부터 파셋 구조 성장이 일어나게 된다. 또한, 볼록부 또는 오목부 중 어느 하나로부터 파셋 구조 성장이 일어나지만, 타방의 면으로부터는 비파셋 구조 성장이 일어나는 경우도 있다.
그 결과 기판으로부터 C축 방향으로 연장되는 전위선이 파셋면에서 횡방향으로 구부러져 상측으로 전파되지 않게 된다. 그 후 성장을 계속함으로써 결국 성장면은 평탄화되고, 그 표면근방은 기판으로부터의 전위의 전파가 없기 때문에 저전위밀도영역이 된다. 즉, 저전위밀도영역의 형성이 종래와 같이 마스크층을 사용하지 않고, 또한, 바탕층을 필요로 하지 않고 달성되게 된다. 또한, 특히 공동부를 형성할 필요가 없기 때문에, 열방산의 문제를 회피할 수 있게 된다.
이하, 도면을 참조하여, 본 발명의 실시형태에 대해 상세하게 설명한다.
도 1(a) 내지 (c) 는 본 발명과 관련된 반도체 기재의 결정성장 상태를 설명하기 위한 단면도이다. 도면에서 1은 기판이고, 2는 이 기판 (1) 상에 기상성장된 반도체 결정을 각각 나타낸다. 기판 (1) 의 결정성장면에는 볼록부 (11) 및 오목부 (12) 가 형성되고, 상기 볼록부 (11) 및/또는 오목부 (12) 로부터 파셋면을 형성할 수 있는 베이스면으로 되어 있다.
전술한 기판 (1) 이란 각종 반도체 결정층을 성장시키기 위한 베이스가 되는 기판으로, 격자정합을 위한 버퍼층 등도 아직 형성되지 않은 상태의 것을 의미한다. 이와 같은 기판으로는 사파이어 (C면, A면, R면) , SiC (6H, 4H, 3C) , GaN, AlN, Si, 스피넬 (spinel), ZnO, GaAs, NGO 등을 사용할 수 있으나, 발명의 목적에 대응한다면 그 밖의 재료를 사용할 수도 있다. 또한, 기판의 면방위는 특별히 한정되지 않고, 저스트 기판 (just substrate) 이어도 되고 오프각 (off angle) 을 부여한 기판이어도 된다. 또한, 사파이어 기판 등에 수㎛의 GaN계 반도체가 에피택셜 (epitaxial) 성장된 기판을 사용해도 된다.
기판 (1) 상에 성장되는 반도체층으로는 각종 반도체 재료를 사용할 수 있고, AlxGa1-x-yInyN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 에서는 x, y의 조성비를 변화시킨 GaN, Al0.2Ga0.8N, In0.4Ga0.6N 등을 예로 들 수 있다.
그 중에서도 AlGaN 등의 Al을 함유하는 반도체 재료의 경우, 종래의 마스크 방식에서는 SiO2마스크층상에 성장된다는 문제가 있었지만, 본 발명에 의하면 마스크를 없앰으로써 이와 같은 문제가 해소되기 때문에, 종래 불가능하였던 AlGaN 저전위밀도화가 가능해져 저전위면서, 고품질인 막의 성장이 기판 바로 위로부터 가능해진다. 따라서, 자외선 발광소자 등으로 문제가 되는 GaN층에 의한 광흡수가 없어져 응용상 특히 바람직하다.
기판 (1) 의 결정성장면에 요철형상부 (11, 12) 를 형성함으로써, 파셋면을 형성할 수 있는 베이스면으로 된 상태에 대해 설명한다.
GaN의 일반적인 성장은 MOVPE법 등에 의해 사파이어 C면 기판과 저온 버퍼층 사이에 고온 GaN막을 성장시키는 것이다. 저온 버퍼층 상에 고온 GaN을 성장시키면, 이 버퍼층은 중심이 되고, 이 중심은 횡방향 성장되면서 합체되어 결국 평탄해진다. 이 때, 사파이어 기판에는 아무것도 처리되어 있지 않기 때문에, 안정된 C면이 나오도록 성장이 진행되므로 평탄화된다. 이것은 안정된 C면의 성장속도에 비하여 횡방향의 성장속도가 빠르기 때문이다.
한편, 횡방향 성장속도를 억제하고 C축 방향의 성장속도를 증가시키면, {1-101} 등의 경사진 파셋이 형성될 수 있다. 본 발명에서는 기판의 성장면에 요철가공을 실시함으로써 상기 횡방향 성장을 억제하고 있다.
본 발명에서 효과가 발생될 수 있는 요철형상이면 특별히 제한하지 않고 각종 형상을 채용할 수 있다.
이와 같은 요철면 형성의 태양으로는, 아일랜드 (island) 형상의 점재형 볼록부, 스트라이프형 볼록조로 이루어지는 볼록부, 격자형상의 볼록부, 이들을 형성하는 선이 곡선인 볼록부 등을 예로 들 수 있다.
이들 볼록부의 태양 중에서도 스트라이프형의 볼록조를 형성하는 태양의 것은 그 제조공정을 간략화할 수 있음과 동시에, 규칙적인 패턴을 제조하기 쉬운 점에서 바람직하다. 스트라이프의 길이방향은 임의적일 수 있으나, 기판상에 성장시키는 재료를 GaN으로 하고, GaN계 재료의 <11-20> 방향으로 한 경우, 횡방향 성장이 억제되어 {1-101}면 등의 경사 파셋이 형성되기 쉬워진다. 그 결과 기판측으로부터 C축방향으로 전파된 전위가 이 파셋면에서 횡방향으로 구부러져 상측으로 전파되기 어려워져, 저전위밀도영역을 형성할 수 있는 점에서 특히 바람직하다.
한편, 스트라이프 방향을 <1-100> 방향으로 한 경우이더라도, 파셋면이 형성되기 쉬운 성장조건을 선택함으로써 전술한 것과 동일한 효과를 얻을 수 있다.
상기 기판에 요철가공한 스트라이프의 방향은 InGaAlN 결정의 <1-100> 방향 또는 <11-20> 방향으로 하는 것이 가장 바람직하다. 그러나, 인접하는 파셋이 합체되어 평탄화되는 성장현상을 수반하는 점에서, 엄격하게는 상기 방향에 일치되지 않는 경우가 발생한다. 따라서, 약간의 방향오차를 갖고 있어도 되지만, 가급적 스트라이프의 방향을 InGaAlN 결정의 <1-100> 방향 또는 <11-20> 방향에 대해, 그 정밀도가 1°이내에 들도록 하는 것이 바람직하고, 특히 바람직하게는 0.2°이내로 하는 것이 바람직하다.
도 1에서는 (a) 도에 나타낸 바와 같이 오목부 (11) 의 폭 (B) 과 볼록부 (12) 의 폭 (A) 이 동일 기판 (1) 을 사용하는 경우를 예시하고 있다. 이 경우, 볼록부 (11) , 오목부 (12) 의 쌍방에서는, 파셋면을 형성하면서 성장이 진행되어 결정단위 (20, 21) 가 각각 형성되지만, 오목부 (12) 에서는 그 측벽과 파셋면의 골의 부분에서의 성장이 발생되기 때문에, 도 1(b) 에 나타낸 바와 같은 골매립부를 구비한 상태가 된다. 이와 같은 상황 하에서 결정성장이 계속되면 볼록부 (11) 위의 결정단위 (21) 및 오목부의 결정단위 (21) 가 성장되고, 결국 막이 연결되어 도 1(c) 와 같이 기판 (1) 의 요철면을 덮게 된다. 이 경우, 일단 파셋면이 형성된 상측부에는 저전위영역이 형성되어 제조한 막의 고품질화를 도모할 수 있게 된다.
도 2에서는 (a) 도에 나타낸 바와 같이 오목부의 폭 (B) 에 대해 볼록부 (11) 의 폭 (A) 이 좁은 기판 (1) 을 사용하는 경우를 예시하고 있다. 이 경우, 볼록부 (11) 에서는 파셋면을 형성하면서 성장이 진행되지만, 오목부 (12) 에서도 결정성장이 발생한다 ((b) 도 참조) . 이와 같은 상황 하에서, 결정성장이 계속되면 볼록부 (11) 및 오목부 (12) 로부터 성장된 막이 연결되어, 결국 도 2(c) 와 같이 요철면을 덮게 된다. 이 경우, 일단 파셋면이 형성된 볼록부 (11) 상부에는 저전위영역이 형성되지만, 오목부 (11) 에서는 그 형상으로부터 파셋면은 형성되기 어려워 전위를 횡방향으로 구부리는 효과가 약해진다. 따라서, 도 1의 예에 비교해 전위밀도의 감소효과는 적지만, 제조한 막의 고품질화를 도모할 수 있게 된다.
이상과 같이 오목부의 폭 (B) 과 볼록부의 폭 (A) 의 조합에 의해 파셋면을 형성하는 영역이 다양하게 변화할 수 있지만, 파셋면이 형성됨으로써 전위의 전파를 구부릴 수 있어 저전위밀도화를 도모할 수 있다. 즉, 이 파셋면은 전위의 전파를 절곡시킬 수 있는 정도의 것이면 되지만, 바람직한 태양은 도 1에 나타낸 바와 같이 1개의 파셋 구조 성장 베이스면으로부터 성장된 결정단위 (20) 가, 그정점면에 평탄부를 갖지 않고 완전히 양 파셋면이 정점부에서 교차하는 산형의 태양이다 (도 4는 완전히 파셋이 형성된 경우를, 도 5는 불완전한 경우를 각각 나타내는 단면사진임) . 이와 같은 도 1 (도 4) 에 나타낸 바와 같은 파셋면이면 상기 베이스면으로부터 승계된 전위선을 대략 전부 구부릴 수 있고, 그 바로 위의 전위밀도를 보다 감소시킬 수 있으므로 바람직하다. 도 6은 이와 같은 상태를 나타낸 단면사진으로, 전위선 (사진 중의 흑선) 이 파셋 성장에 따라 절곡되는 상태가 명확하게 관찰된다.
또한, 폭의 조합뿐만 아니라, 오목부의 깊이 (볼록부의 높이 ; h) 를 변화시킴으로써 파셋면 형성 영역을 제어할 수 있다.
전술한 바와 같이 요철의 콤비네이션은 각종 조합을 생각할 수 있지만, 오목부 (12) 및 볼록부 (11) 의 폭 그리고 오목부 깊이 (h) 는 발광소자에 응용하는 것을 고려하면, 상기 기판에 요철가공한 볼록부의 홈 (A) 과, 이것에 인접하는 오목부의 폭 (B) 의 합계 A+B가 20㎛ 이내로 되고, 상기 오목부의 깊이 (h) 를 A, B중 어느 하나 긴 쪽 폭의 20% 이상으로 하는 것이 바람직하다.
형성되는 파셋면이 {1-101}면의 경우, 그 파셋면의 기판 평면에 대한 각도는 약 60°가 된다. 따라서, 이 경우, 파셋이 완전히 형성되는 높이는, 저면의 폭에 대해 √3/2 (즉, (3의 평방근) /2) 가 된다. 이 저면이 파셋을 형성하는 오목부의 폭 (B) 또는 볼록부의 폭 (A) 에 대응하는 것으로 상정한 경우, A 또는 B×√3/2의 높이가 필요하다. A 또는 B가 20㎛를 초과하면 필요한 높이가 17㎛ 정도가 되어, 기판의 후육화에 따른 휨의 발생이나 성장시간의 장시간화 등의 문제가발생하기 쉬워진다. 본 발명자들의 검토 결과, A+B≤20㎛일 때, 휨의 발생을 적게 할 수 있어 장시간을 필요로 하지 않는 성장으로 할 수 있었다.
또한, 오목부 깊이 (h) 는 상기와 동일한 사고하에서 검토한 결과, A, B 중 어느 하나 긴 쪽 폭의 20% 이상으로 했을 때에 파셋의 형성이 발생하여, 전위감소가 촉진되는 것이 확인되었다.
또한, 기판에 요철가공한 볼록부 (11) 의 상승 사면과 기판 평면이 이루는 각도는 60°이상으로 하는 것이 바람직하고, 가급적 직각에 가까운 것이 특히 바람직하다. 각도가 60°보다 작은 경우, 볼록부 사면부터 성장이 시작되어 파셋 성장 진행 후의 평탄화를 양호하게 실시할 수 없는 문제가 발생하였다. 본 발명자들의 검토 결과, 60°이상의 각도, 특히, 직각에 가까운 상승 사면으로 형성하면, 파셋 형성 및 그 후의 평탄화가 실질적으로 저해되지 않는 것을 발견하였다. 또한, 가능하면 90°를 초과하는 사면각도로 하는 것도 바람직하다.
기판에 요철가공한 오목부 (12) 의 저면에 곡면부가 구비되어도 무방하다. 대표적으로는, 1개의 볼록부 (11) 의 상승 기부와 이것에 인접하는 볼록부 (11) 의 상승 기부 사이가, 단면에서 볼 때, 완만한 오목곡면으로 되어 있는 곡면이다. 이와 같은 곡면부를 구비하는 경우, 오목부 (12) 로부터의 성장이 느려지고 볼록부 (11) 로부터의 성장이 우세하게 되도록 조정할 수 있다.
도 3은 본 발명의 다른 실시형태를 나타내고 있다. 요철 형성 등은 도 1에 나타낸 것과 동일하나, 도 3(a) 에 나타낸 바와 같이 본 실시형태에서는 기판 (1) 의 오목부 (12) 에, 그 표면으로부터는 실질적으로 결정성장될 수 없는 마스크층 (3) 을 형성하고 있다. 이 경우, 볼록부 (11) 로부터만 파셋면을 형성하면서 성장이 일어나 결정단위 (20) 가 형성되고 (도 3(b) 참조) , 다시 결정성장을 계속하면 각 볼록부 (11) 로부터 성장된 결정단위 (20) 가 연결되어 결국 도 3(c) 와 같이 요철면을 덮게 된다. 이와 같은 태양에서도 파셋면이 형성됨으로써 전위의 전파를 구부릴 수 있어 저전위밀도화를 도모할 수 있다.
상기 실시형태에 있어서, 마스크층 (3) 으로 SiO2마스크 등을 사용할 수 있다. 이와 같이 박막을 형성하는 것 외에 실질적으로 결정성장될 수 없는 가공이면 특별히 제한되지 않는다. 또한, 오목부 또는 볼록부 중 어느 하나를, 실질적인 결정성장 자체가 일어날 수 없는 미소 개구의 오목부, 또는 미소 폭의 볼록부로 함으로써, 어느 하나만으로부터 파셋 구조 성장이 일어나도록 할 수도 있다.
이상 기판 (1) 상에 반도체층 (2) 을 1층만 성장시키는 경우에 대해 설명하였으나, 전위결함을 보다 적게 하기 위해, 동일한 공정을 2회 반복하도록 해도 된다. 또한, 동일한 공정을 반복하여 복수의 반도체층을 다중적으로 형성하도록 해도 된다. 이와 같은 구성으로 인해, 층을 겹칠 때마다 전파되는 전위를 점점 감소시킬 수 있다.
예를 들어, 볼록부의 형성은, 통상의 포토리소그래피기술을 사용하여 볼록부 형상에 따라 패턴화하고, RIE기술 등을 사용하여 에칭가공을 실행함으로써 제조할 수 있다.
기판 상에 반도체층의 결정성장을 실행하는 방법은 HVPE, MOVPE, MBE법 등이바람직하다. 후막을 제조하는 경우는 HVPE법이 바람직하지만, 박막을 형성하는 경우는 MOVPE법이나 MBE법이 바람직하다.
파셋면의 형성은 결정성장을 실행할 때의 성장조건 (가스종류, 성장압력, 성장온도 등) 에 따라 제어할 수 있다. 감압성장에서는 NH3분압이 낮은 경우 <1-101>면의 파셋이 나오기 쉽고, 상압성장에서는 감압에 비해 파셋면이 나오기 쉽다.
또한, 성장온도를 상승시키면 횡방향 성장이 촉진되지만, 저온성장시키면 횡방향 성장보다 C축 방향의 성장이 빨라져 파셋면이 형성되기 쉬워진다.
이상 성장조건에 따라 파셋 형상의 제어가 가능한 것을 나타냈으나, 본 발명의 효과가 나타나는 범위 내이면 목적에 따라 분별하여 사용하면 된다.
또한, 파셋면을 형성하고, 전위가 횡방향으로 구부러진 후에는, GaN을 평탄화하기 위한 횡방향 성장을 촉진시키도록 성장조건을 변화시키면 된다. 이것을 실행하기 위해서는 전술한 것과 반대인 파셋면이 나오기 어려운 성장조건을 선택하면 된다.
따라서, 본 발명은 상기 문제를 감안하여 마스크층을 사용하는 것에 따른 각종 문제를 회피하고, 또한, 제조공정의 간략화를 도모하는 것을 목적으로 하고 있다. 또한, 종래 곤란하였던 AlGaN의 선택성장이 불가능한 문제를 해결하는 것을 목적으로 하고 있다. 또한, 공동부를 형성하는 것에 따른 열의 문제를 회피하는 것을 목적으로 한다.
본 발명의 반도체 기재는, 기판과 이 기판상에 기상성장된 반도체 결정으로 이루어지는 반도체 기재로, 기판의 결정성장면이 요철면으로 되고, 상기 반도체 결정은 오목부 및/또는 볼록부부터 파셋 (facet) 구조를 형성하면서 성장된 것임을 특징으로 한다.
또한, 상기 반도체 결정이 InGaAlN인 경우에는 특히 유효하다.
상기 기판의 결정성장면의 볼록부를 평행한 스트라이프형상으로 이루어지는 볼록부로 하는 것이 바람직하다. 또한, 상기 반도체 결정이 InGaAlN이고, 또한, 스트라이프의 길이방향이 이 InGaAlN 결정의 (1-100) 면 또는 (11-20) 면과 평행한 스트라이프로 하는 것이 보다 바람직하다.
상기 기판에 요철가공한 스트라이프 구조에 있어서, 스트라이프의 길이방향이 상기 InGaAlN 결정의 (1-100) 면 또는 (11-20) 면과 평행하고, 그 정밀도가 1° 이내인 것이 바람직하다. 또한, 볼록부의 폭 (A) 과 이것에 인접하는 오목부의 폭 (B) 의 합계 A+B가 20㎛ 이내가 되고, 상기 오목부의 깊이 (H) 를 A, B중 어느 하나 긴 쪽 폭의 20% 이상으로 하는 것도 바람직한 스트라이프 구조이다.
또한, 상기 기판에 요철가공한 볼록부의 상승 사면과 기판평면이 이루는 각도를 60°이상으로 하는 것이 바람직하다. 또한, 오목부의 저면에 곡면부를 구비시키도록 할 수도 있다.
또한, 상기 반도체 기재에 있어서, 상기 기판의 결정성장면을 요철면으로 하고, 요철면의 오목면에, 그 표면으로부터는 실질적으로 결정성장될 수 없는 가공을 실시하고, 반도체 결정을 볼록부부터 파셋 구조를 형성하면서 성장시킬 수도 있다.
실시예 1
C면 사파이어 기판상에 포토레지스트의 패터닝 (폭:2㎛, 주기:4㎛, 스트라이프방위:스트라이프 연신방향이 사파이어 기판의 <1-100>방향) 을 실행하고, RIE (Reactive Ion Etching) 장치에서 2㎛ 깊이까지 단면을 사각형으로 에칭하였다. 이 때의 애스펙트비는 1이었다. 포토레지스트를 제거한 후, MOVPE 장치에 기판을 장착하였다. 그 후, 수소분위기하에서 1100℃까지 승온시키고 열적 에칭을 실행하였다. 그 후, 온도를 500℃까지 하강시켜 3족 원료로서 트리메틸갈륨 (이하 TMG) 을, N원료로서 암모니아를 주입하고, GaN 저온 버퍼층을 성장시켰다. 계속해서 온도를 1000℃로 승온시켜 원료로서 TMGㆍ암모니아를, 불순물로서 실란을 주입하고 n형 GaN층을 성장시켰다. 그 때의 성장시간은 통상적인 요철을 실시하지 않은 경우의 GaN 성장에서의 2㎛에 상당하는 시간으로 하였다.
성장후의 단면을 관찰한 결과, 도 1(b) 에 나타낸 바와 같이 볼록부, 오목부 양방에서의 성장이 관찰되었다.
동일한 방법으로 통상적인 요철을 실시하지 않은 경우의 GaN 성장에서의 6㎛에 상당하는 시간 성장을 실행하였다. 그 결과, 요철부를 덮고 평탄해진 GaN막이 얻어졌다.
전위밀도의 측정을 위해 상기 샘플을 H2SO4:H3PO4=1:1 (250℃) 의 용액중에서 90min 에칭을 실행하여 형성된 피트를 세었다. 또한, 획득된 막의 캐리어 농도를 Hall 측정으로 실행하였다. 또한, X선 로킹 커브의 FWHM도 실행하였다.
또한, 비교를 위해 요철가공을 실시하지 않은 사파이어 기판에 성장된 샘플과, 요철가공을 실시하지 않은 사파이어 기판 상에 GaN을 2㎛ 형성하여 SiO2마스크를 상기와 동일한 스트라이프 방향과 폭으로 형성한 기재 상에 GaN을 4㎛ 성장시킨 샘플도 준비하였다. 각 샘플의 평가 결과를 표 1에 나타낸다.
샘플 전위밀도(㎝-2) 캐리어밀도(㎝-3) XRC의 FWHM(sec)
실시예1 1×107 1×1016 170
종래ELO 4×107 5×1017 200 ~ 400
통상GaN 7×109 1×1016 220
실시예의 샘플에서는 전위밀도가 종래 ELO보다도 감소되는 것을 알 수 있다.
이것은 오목부에서도 관통전위가 구부러졌기 때문인 것으로 추정된다.
한편, 캐리어 농도는 통상의 GaN 성장과 동일한 정도였다. 또한, XRC의 FWHM은 107sec로 가장 작고, 종합적으로 볼 때, 고품질 막이라고 할 수 있다.
실시예 2
실시예 1 중, 요철부의 형상을 이하와 같이 변경한 것 이외에는 동일하게 하였다.
(폭:2㎛, 주기:6㎛, 스트라이프방위:사파이어기판의 <1-100>) 을 실행하여 RIE 장치로 0.5㎛의 깊이까지 단면을 사각형으로 에칭하였다.
성장후의 단면을 관찰한 결과, 도 2(c) 에 나타낸 바와 같이 실시예1과 동일하게 요철부가 매입되어 평탄화된 막이 얻어졌다. 전위밀도를 관찰하기 위해 실시예1과 동일한 방법으로 피트를 형성하여 수를 세었다.
볼록부 상부에는 전위에 대응한 피트는 거의 관찰되지 않았다. 이것은 볼록부상에서는 파셋면이 형성된 상태에서 성장이 진행되어, 전위가 폭방향으로 구부러진 결과인 것으로 고려된다,
한편, 오목부 중, 볼록부에 가까운 부분에서는 피트는 거의 관측되지 않았으나, 중앙 부근의 폭 4㎛ 영역에서는 피트가 다수 보였다. 이것은 오목부 중앙부근에서는 파셋면이 형성되지 않기 때문에, 전위가 표면까지 전파된 결과인 것으로 고려된다. 그러나, 웨이퍼 전체에서 보면, 요철가공을 실시하지 않은 기판상의 성장에 비하여 전위밀도는 감소되는 것을 알 수 있다.
실시예 3
실시예 1 중에서 오목부에 SiO2마스크를 형성한 것 이외에는 동일하게 하여, GaN의 성장을 실행하였다. 2㎛ 상당으로 성장된 막의 단면을 관찰한 결과, 도 3(b) 에 나타낸 바와 같이 볼록부 상부에는 파셋면이 형성된 GaN이 성장되었다. 한편, 오목부에는 막이 형성되지 않았다.
성장을 더욱 진행시키면 인접하는 볼록부 상부의 파셋은 결국 합체되었다. 그 후, 합체된 골부가 메워지도록 성장이 진행되어, 결국 오목부 상부에 공동을 남기고 평탄해진 GaN막이 획득되었다.
에칭에 의해 피트를 형성한 결과 오목부 중앙에 약간의 전위에 대응하는 피트가 확인되었으나, 그 이외에서는 피트가 거의 관찰되지 않았다.
실시예 4
실시예 1 에서 획득된 막에 연속하여 n형 AlGaN 클래드층 (clad layer), InGaN 발광층, p형 AlGaN 클래드층, p형 GaN 컨택트층을 순서대로 형성하여 발광파장 370㎚의 자외 LED 웨이퍼를 제조하였다.
그 후, 전극형성, 소자분리를 실행하여, LED 소자로 하였다. 웨이퍼 전체에서 채취된 LED 칩의 출력의 평균값과 역전류특성 (-10V 인가시의 리크전류) 을평가하였다. 비교대상으로는 종래의 ELO 기술을 사용하여 상기 구조를 제조한 자외 LED 칩과 통상의 사파이어 기판을 사용하여 상기 구조를 제조한 자외 LED 칩이다. 이들 평가결과를 표 2에 나타낸다.
샘플 출력(㎽)(통전 20㎃로) -10V 인가시의 리크전류
실시예4 11.7 10 (nA)
종래ELO 1.5 50 (nA)
통상GaN 0.9 1 (μA)
표 2에 나타낸 바와 같이 본 발명을 이용하여 제조한 샘플에서는 종래예와 비교하여 출력이 높고, 리크전류가 적은 고품질 LED를 제조할 수 있는 것을 알 수 있었다.
실시예 5
실시예 1 중에서 반도체층 성장시에 트리메틸알루미늄 (TMA) 을 추가한 것 이외에는 동일하게 하였다.
그 결과, AlGaN (Al조성 0.2) 의 막이 요철부를 덮도록 평탄한 막을 성장시킬 수 있었다. 에칭에 의해 피트를 형성한 결과 볼록부 상측부에는 전위에 대응하는 피트는 적었다. 이에 의해 종래의 ELO 기술에서는 이룰 수 없었던 AlGaN막의 고품질화 (저전위밀도화) 가 본 발명을 이용하여 가능한 것을 확인하였다.
실시예 6
다음으로 GaN을 기판으로 사용한 예를 나타낸다. GaN 기판상에 포토레지스트의 패터닝 (폭:2㎛, 주기:4㎛, 스트라이프방위:GaN기판의 <11-20>) 을 실행하고, RIE장치로 2㎛의 깊이까지 단면을 사각형으로 에칭하였다. 포토레지스트를 제거한 후, MOVPE장치에 기판을 장착하였다. 그 후, 질소, 수소, 암모니아 혼합분위기하에서 1000℃까지 승온시켰다. 그 후, 원료로서 TMGㆍ암모니아를, 불순물로서 실란을 주입하고 n형 GaN층을 성장시켰다. 그 때의 성장시간은 통상의 요철을 실시하지 않은 경우의 GaN 성장에서의 4㎛에 상당하는 시간으로 하였다.
성장 후의 단면을 관찰한 결과, 기판의 요철부를 덮어 평탄해진 GaN막이 획득되었다. 이어서 얻어진 막의 피트를 평가하였다. 기판으로 사용한 GaN의 피트밀도는 2×106㎝-2이었으나, 본 실시예의 성장을 실행하면 오목부 상부에서 1×106㎝-2, 오목부 상부에서 5×104㎝-2에 피트가 감소되는 것을 알 수 있었다. 이와 같이 이미 전위가 적은 기판에 대해서도 다른 전위밀도 감소효과가 있는 것을 확인할 수 있었다.
실시예 7
실시예 1 에서 제조한 GaN 결정을 제1 결정으로 하고, 그 위에 제2 결정을 성장시켰다. 먼저 GaN 제1 결정에 포토레지스트의 패터닝 (폭:2㎛, 주기:4㎛, 스트라이프방위:GaN기판의 <11-20>) 을 실행하고, RIE 장치에서 2㎛ 깊이까지 단면을 사각형상으로 에칭하였다. 이 때의 패터닝은 기판 볼록부 위에 제1 결정의 오목부가 오는 배치로 하였다. 포토레지스트를 제거한 후, MOVPE 장치에 기판을 장착하였다. 그 후, 질소, 수소, 암모니아 혼합분위기하에서 1000℃까지 승온시켰다. 그 후, 원료로서 TMGㆍ암모니아를, 불순물로서 실란을 주입하고 n형GaN층을 성장시켰다. 그 때의 성장시간은 통상의 요철이 실시되지 않은 경우의 GaN 성장에서의 4㎛에 상당하는 시간으로 하였다.
성장후의 단면을 관찰한 결과, 기판의 요철부를 덮어 평탄해진 GaN막이 얻어졌다. 계속해서 얻어진 막의 피트를 평가한 결과 8×105㎝-2에 피트가 감소되는 것을 알 수 있었다. 이와 같이 본 실시예를 반복함으로써 전위밀도의 감소효과가 더욱 있는 것을 확인할 수 있었다.
이상 설명한 바와 같은 본 발명의 반도체기판 및 그 제조방법에 의하면, 기판에 요철가공을 실시함으로써, 마스크층을 사용하지 않고 결정성장 당초부터 파셋면을 형성할 수 있는 베이스면으로 할 수 있다. 따라서, 마스크층을 형성하는 것에 따른 문제점인 축의 미소 틸팅에 의한 횡방향 성장부의 합체부분의 새로운 결함 발생의 문제나 오토 도핑의 문제, Al 함유 반도체 재료가 선택성장 불가능하다는 문제를 해소할 수 있다. 또한, 기판에 요철면을 형성한 후에, 1회의 성장으로 버퍼층 성장부터 발광부 등의 반도체 결정층의 성장을 연속하여 실행할 수 있으므로, 제조 프로세스의 간략화를 도모할 수 있다는 이점이 있다. 또한, 특히 공동부를 형성할 필요가 없기 때문에, 열확산의 문제를 회피할 수 있는 등의 효과도 있어 특성향상, 저비용화의 면에서 매우 가치가 있는 발명이다.
본 출원은 일본에서 출원된 일본 특허출원 2000-282047 및 일본 특허출원 2001-68067을 기준으로 하고 있고 이들 내용은 본 명세서에 전부 포함된다.

Claims (11)

  1. 기판, 및 상기 기판 상에 기상성장된 반도체 결정으로 이루어진 반도체 기재로서,
    상기 기판은 요철면을 갖는 결정성장면을 갖고, 상기 반도체 결정은 오목부 및/또는 볼록부로부터 파셋 구조를 형성하면서 성장된 것임을 특징으로 하는 반도체 기재.
  2. 제 1 항에 있어서, 상기 반도체 결정은 InGaAlN인 것을 특징으로 하는 반도체 기재.
  3. 제 1 항에 있어서, 상기 반도체 결정은 AlGaN인 것을 특징으로 하는 반도체 기재.
  4. 제 1 항에 있어서, 상기 기판의 결정성장면의 상기 볼록부는 평행한 스트라이프형상으로 이루어지는 것을 특징으로 하는 반도체 기재.
  5. 제 4 항에 있어서, 상기 반도체 결정은 InGaAlN이고, 상기 스트라이프의 길이방향은 상기 InGaAlN 결정의 (1-100) 면 또는 (11-20) 면에 평행한 것을 특징으로 하는 반도체 기재.
  6. 제 5 항에 있어서, 상기 기판에 요철가공된 스트라이프의 길이방향은 상기 InGaAlN 결정의 (1-100) 면 또는 (11-20) 면과 평행하고, 그 정밀도가 1° 이내인 것을 특징으로 하는 반도체 기재.
  7. 제 6 항에 있어서, 상기 기판에 요철가공된 상기 볼록부의 폭 (A) 과, 상기 볼록부에 인접하는 상기 오목부의 폭 (B) 의 합계 A+B는 20㎛ 이내이고, 상기 오목부의 깊이 (h) 는 A 또는 B의 긴 쪽 폭의 20% 이상인 것을 특징으로 하는 반도체 기재.
  8. 제 1 항에 있어서, 상기 기판에 요철가공된 상기 볼록부의 상승 사면과 상기 기판평면이 이루는 각도는 60°이상인 것을 특징으로 하는 반도체 기재.
  9. 제 1 항에 있어서, 상기 기판에 요철가공된 상기 오목부의 저면에 곡면부가 구비되는 것을 특징으로 하는 반도체 기재.
  10. 제 1 항에 있어서, 상기 기판의 상기 요철면의 상기 오목면에는, 그 표면으로부터는 실질적으로 결정성장될 수 없는 가공이 실시되고, 상기 반도체 결정은 상기 볼록부로부터 파셋 구조를 형성하면서 성장된 것임을 특징으로 하는 반도체 기재.
  11. 제 1 항에 있어서, 상기 기판은, 사파이어 (C면, A면, R면), SiC (6H, 4H, 3C), GaN, AlN, Si, 스피넬, ZnO, GaAs 또는 NGO로 이루어지는 결정기판, 또는 상기 결정기판에 GaN계 반도체를 에피택셜 성장시킨 기판인 것을 특징으로 하는 반도체 기재.
KR1020037003910A 2000-09-18 2001-09-17 반도체 기재 및 그 제조방법 KR100567614B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2000282047 2000-09-18
JPJP-P-2000-00282047 2000-09-18
JPJP-P-2001-00068067 2001-03-12
JP2001068067A JP3556916B2 (ja) 2000-09-18 2001-03-12 半導体基材の製造方法
PCT/JP2001/008035 WO2002023604A1 (fr) 2000-09-18 2001-09-17 Materiau de base semi-conducteur et procede de fabrication dudit materiau

Publications (2)

Publication Number Publication Date
KR20030030019A true KR20030030019A (ko) 2003-04-16
KR100567614B1 KR100567614B1 (ko) 2006-04-04

Family

ID=26600126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037003910A KR100567614B1 (ko) 2000-09-18 2001-09-17 반도체 기재 및 그 제조방법

Country Status (7)

Country Link
US (1) US7179667B2 (ko)
EP (2) EP1328014B1 (ko)
JP (1) JP3556916B2 (ko)
KR (1) KR100567614B1 (ko)
CA (1) CA2422624A1 (ko)
DE (1) DE60133303T2 (ko)
WO (1) WO2002023604A1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010143778A1 (ko) * 2009-06-10 2010-12-16 서울옵토디바이스주식회사 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
US8183075B2 (en) 2009-08-26 2012-05-22 Seoul Opto Device Co., Ltd. Method of fabricating semiconductor substrate and method of fabricating light emitting device
US8481411B2 (en) 2009-06-10 2013-07-09 Seoul Opto Device Co., Ltd. Method of manufacturing a semiconductor substrate having a cavity
US8564134B2 (en) 2010-02-10 2013-10-22 Seoul Opto Device Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
US8860183B2 (en) 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
KR20190079678A (ko) * 2016-11-18 2019-07-05 상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 ZnO 기판 상에 우르차이트형 구조를 갖는 반도체 헤테로구조물들

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60043122D1 (de) * 1999-03-17 2009-11-19 Mitsubishi Chem Corp Halbleiterbasis ihre Herstellung und Halbleiterkristallhersetllungsmethode
KR100632760B1 (ko) * 2001-03-21 2006-10-11 미츠비시 덴센 고교 가부시키가이샤 반도체 발광 소자
JP4356723B2 (ja) * 2001-07-24 2009-11-04 日亜化学工業株式会社 窒化物半導体発光素子の製造方法
JP5800452B2 (ja) * 2001-07-24 2015-10-28 日亜化学工業株式会社 半導体発光素子
JP4055503B2 (ja) 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
JP2003068654A (ja) 2001-08-27 2003-03-07 Hoya Corp 化合物単結晶の製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
JP4201079B2 (ja) 2002-12-20 2008-12-24 昭和電工株式会社 発光素子、その製造方法およびｌｅｄランプ
US7042150B2 (en) 2002-12-20 2006-05-09 Showa Denko K.K. Light-emitting device, method of fabricating the device, and LED lamp using the device
JP3966207B2 (ja) 2003-03-28 2007-08-29 豊田合成株式会社 半導体結晶の製造方法及び半導体発光素子
EP1667241B1 (en) * 2003-08-19 2016-12-07 Nichia Corporation Semiconductor light emitting diode and method of manufacturing the same
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
JP4622447B2 (ja) * 2004-01-23 2011-02-02 住友電気工業株式会社 Ｉｉｉ族窒化物結晶基板の製造方法
KR100568300B1 (ko) * 2004-03-31 2006-04-05 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
CN1993835A (zh) * 2004-06-14 2007-07-04 三菱电线工业株式会社 氮化物半导体发光器件
TWI269466B (en) * 2004-06-18 2006-12-21 Showa Denko Kk Group III nitride semiconductor light emitting device
KR100649494B1 (ko) 2004-08-17 2006-11-24 삼성전기주식회사 레이저를 이용하여 발광 다이오드 기판을 표면 처리하는발광 다이오드 제조 방법 및 이 방법에 의해 제조된 발광다이오드
JP2006165070A (ja) * 2004-12-02 2006-06-22 Mitsubishi Cable Ind Ltd 窒化物半導体結晶の製造方法
JP4140606B2 (ja) * 2005-01-11 2008-08-27 ソニー株式会社 ＧａＮ系半導体発光素子の製造方法
JP5082278B2 (ja) * 2005-05-16 2012-11-28 ソニー株式会社 発光ダイオードの製造方法、集積型発光ダイオードの製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法
JP2007012809A (ja) * 2005-06-29 2007-01-18 Univ Of Tokushima 窒化ガリウム系化合物半導体装置およびその製造方法
KR100780233B1 (ko) * 2006-05-15 2007-11-27 삼성전기주식회사 다중 패턴 구조를 지닌 반도체 발광 소자
TWI304278B (en) * 2006-06-16 2008-12-11 Ind Tech Res Inst Semiconductor emitting device substrate and method of fabricating the same
JP2008053602A (ja) * 2006-08-28 2008-03-06 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
JP4984119B2 (ja) 2006-08-28 2012-07-25 スタンレー電気株式会社 窒化物半導体結晶ないしそれを用いた発光素子及びその製造方法
US9318327B2 (en) 2006-11-28 2016-04-19 Cree, Inc. Semiconductor devices having low threading dislocations and improved light extraction and methods of making the same
JP5082752B2 (ja) 2006-12-21 2012-11-28 日亜化学工業株式会社 半導体発光素子用基板の製造方法及びそれを用いた半導体発光素子
JP5050574B2 (ja) * 2007-03-05 2012-10-17 住友電気工業株式会社 Ｉｉｉ族窒化物系半導体発光素子
JP5032171B2 (ja) * 2007-03-26 2012-09-26 株式会社東芝 半導体発光素子およびその製造方法ならびに発光装置
KR100863804B1 (ko) * 2007-04-19 2008-10-16 고려대학교 산학협력단 질화물 발광소자 및 그 제조 방법
WO2008143166A1 (ja) * 2007-05-17 2008-11-27 Mitsubishi Chemical Corporation Ｉｉｉ族窒化物半導体結晶の製造方法、ｉｉｉ族窒化物半導体基板および半導体発光デバイス
JP2010532916A (ja) * 2007-07-12 2010-10-14 ラティス パワー （チアンシ） コーポレイション 区割りされた基板に作成された半導体デバイスに対する高品質境界を取得するための方法
JP4877144B2 (ja) * 2007-08-10 2012-02-15 三菱化学株式会社 エピタキシャルウェハの製造方法
CN101939820B (zh) 2008-02-15 2012-02-08 三菱化学株式会社 外延生长用基板、GaN类半导体膜的制造方法、GaN类半导体膜、GaN类半导体发光元件的制造方法以及GaN类半导体发光元件
US8134169B2 (en) * 2008-07-01 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Patterned substrate for hetero-epitaxial growth of group-III nitride film
JP2008277871A (ja) * 2008-08-22 2008-11-13 Showa Denko Kk Ｌｅｄランプ
EP2333847B1 (en) * 2008-09-01 2018-02-14 Sophia School Corporation Semiconductor optical element array and manufacturing method therefore
KR101009651B1 (ko) * 2008-10-15 2011-01-19 박은현 3족 질화물 반도체 발광소자
JP5099524B2 (ja) * 2009-03-13 2012-12-19 シャープ株式会社 窒化物半導体発光素子とその製造方法
JP5444969B2 (ja) * 2009-09-08 2014-03-19 株式会社リコー テンプレート
TW201118946A (en) * 2009-11-24 2011-06-01 Chun-Yen Chang Method for manufacturing free-standing substrate and free-standing light-emitting device
US8716049B2 (en) * 2010-02-23 2014-05-06 Applied Materials, Inc. Growth of group III-V material layers by spatially confined epitaxy
JP2010147505A (ja) * 2010-03-16 2010-07-01 Showa Denko Kk 発光素子の製造方法及び発光素子
JP2010135855A (ja) * 2010-03-16 2010-06-17 Showa Denko Kk 発光素子の製造方法及び発光素子
JP2010157773A (ja) * 2010-04-13 2010-07-15 ▲さん▼圓光電股▲ふん▼有限公司 発光ダイオード装置の製造方法
US8318563B2 (en) * 2010-05-19 2012-11-27 National Semiconductor Corporation Growth of group III nitride-based structures and integration with conventional CMOS processing tools
CN106067502B (zh) 2010-08-06 2018-12-25 日亚化学工业株式会社 蓝宝石基板及半导体发光元件
JP2012056797A (ja) * 2010-09-09 2012-03-22 Furukawa Co Ltd Ｉｉｉ族窒化物半導体基板の製造方法
JP5649514B2 (ja) 2011-05-24 2015-01-07 株式会社東芝 半導体発光素子、窒化物半導体層、及び、窒化物半導体層の形成方法
JP5095842B2 (ja) 2011-05-24 2012-12-12 株式会社東芝 半導体発光素子、窒化物半導体層成長用基板及び窒化物半導体ウェーハ
KR101262953B1 (ko) 2011-12-13 2013-05-09 고려대학교 산학협력단 질화물계 반도체 발광소자 및 그 제조방법
CN103305908A (zh) * 2012-03-14 2013-09-18 东莞市中镓半导体科技有限公司 一种用于GaN生长的复合衬底
CN103545170A (zh) * 2012-07-13 2014-01-29 华夏光股份有限公司 半导体装置及其制造方法
JP6028690B2 (ja) * 2013-08-06 2016-11-16 豊田合成株式会社 Ｉｉｉ 族窒化物半導体発光素子
FR3019188B1 (fr) * 2014-03-27 2017-11-24 Commissariat Energie Atomique Procede de croissance d'un element allonge a partir d'un germe forme dans un creux d'une couche ou d'un plot de nucleation
CN105280776B (zh) * 2014-05-30 2019-01-01 日亚化学工业株式会社 氮化物半导体元件及其制造方法
JP6550926B2 (ja) * 2014-05-30 2019-07-31 日亜化学工業株式会社 窒化物半導体素子およびその製造方法
DE102014108300B4 (de) 2014-06-12 2022-02-24 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronische Halbleiterbauelemente
JP5864000B2 (ja) * 2015-01-29 2016-02-17 株式会社東芝 半導体発光素子、窒化物半導体層成長用基板及び窒化物半導体ウェーハ
JP6620921B2 (ja) * 2015-02-25 2019-12-18 株式会社Flosfia 紫外線発光材料およびその製造方法
JP6638152B2 (ja) * 2015-02-25 2020-01-29 株式会社Flosfia 蛍光体組成物の製造方法および発光装置
JP6920630B2 (ja) * 2015-02-25 2021-08-18 株式会社Flosfia 紫外線発光材料およびその製造方法
US10763188B2 (en) * 2015-12-23 2020-09-01 Intel Corporation Integrated heat spreader having electromagnetically-formed features
EP3460858B1 (en) * 2017-09-20 2020-04-29 Instytut Technologii Materialów Elektronicznych A method for producing light-emitting uv column structures and the structures produced using this method
CN111312800B (zh) 2018-12-12 2023-03-28 联华电子股份有限公司 具有外延层的半导体结构及其制作方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758529A (en) * 1985-10-31 1988-07-19 Rca Corporation Method of forming an improved gate dielectric for a MOSFET on an insulating substrate
US5173751A (en) * 1991-01-21 1992-12-22 Pioneer Electronic Corporation Semiconductor light emitting device
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
JPH05267175A (ja) * 1992-03-20 1993-10-15 Sumitomo Metal Ind Ltd 化合物半導体基板
US6208001B1 (en) * 1994-05-19 2001-03-27 The United States Of America As Represented By The Secretary Of The Navy Gallium arsenide semiconductor devices fabricated with insulator layer
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
US5739554A (en) * 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
CA2225131C (en) * 1996-12-18 2002-01-01 Canon Kabushiki Kaisha Process for producing semiconductor article
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JP3491538B2 (ja) 1997-10-09 2004-01-26 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JPH11135838A (ja) * 1997-10-20 1999-05-21 Ind Technol Res Inst 白色発光ダイオード及びその製造方法
TW408497B (en) * 1997-11-25 2000-10-11 Matsushita Electric Works Ltd LED illuminating apparatus
JP3346735B2 (ja) * 1998-03-03 2002-11-18 日亜化学工業株式会社 窒化物半導体発光素子及びその製造方法
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
JP3987660B2 (ja) * 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体構造とその製法および発光素子
JP3201475B2 (ja) * 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
JP3592553B2 (ja) 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP4032538B2 (ja) * 1998-11-26 2008-01-16 ソニー株式会社 半導体薄膜および半導体素子の製造方法
JP3659050B2 (ja) * 1998-12-21 2005-06-15 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
DE60043122D1 (de) * 1999-03-17 2009-11-19 Mitsubishi Chem Corp Halbleiterbasis ihre Herstellung und Halbleiterkristallhersetllungsmethode
JP2000282047A (ja) 1999-03-31 2000-10-10 Kawasaki Steel Corp コークス乾式冷却設備の冷却室内圧力制御方法
JP3294223B2 (ja) * 1999-08-18 2002-06-24 学校法人 名城大学 半導体の製造方法および該方法により製造した半導体素子
JP2001068067A (ja) 1999-08-27 2001-03-16 Hybec Corp 管形赤外線電球における角形セラミックベース
JP4274504B2 (ja) * 1999-09-20 2009-06-10 キヤノン株式会社 半導体薄膜構造体
US6531719B2 (en) * 1999-09-29 2003-03-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device
JP4055304B2 (ja) * 1999-10-12 2008-03-05 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
US6827870B1 (en) * 1999-10-12 2004-12-07 Wisconsin Alumni Research Foundation Method and apparatus for etching and deposition using micro-plasmas
JP3455512B2 (ja) * 1999-11-17 2003-10-14 日本碍子株式会社 エピタキシャル成長用基板およびその製造方法
JP2001267242A (ja) * 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
TW518767B (en) 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
TW472400B (en) * 2000-06-23 2002-01-11 United Epitaxy Co Ltd Method for roughing semiconductor device surface to increase the external quantum efficiency
KR100632760B1 (ko) 2001-03-21 2006-10-11 미츠비시 덴센 고교 가부시키가이샤 반도체 발광 소자

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202685B2 (en) 2009-06-10 2015-12-01 Seoul Viosys Co., Ltd. Method of manufacturing a compound semiconductor substrate in a flattened growth substrate
US10128403B2 (en) 2009-06-10 2018-11-13 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
US8294183B2 (en) 2009-06-10 2012-10-23 Seoul Opto Device Co., Ltd. Semiconductor substrate, method of fabricating the same, semiconductor device, and method of fabricating the same
WO2010143778A1 (ko) * 2009-06-10 2010-12-16 서울옵토디바이스주식회사 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
US8481411B2 (en) 2009-06-10 2013-07-09 Seoul Opto Device Co., Ltd. Method of manufacturing a semiconductor substrate having a cavity
US9773940B2 (en) 2009-06-10 2017-09-26 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
US9425347B2 (en) 2009-06-10 2016-08-23 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
US8860183B2 (en) 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
US9006084B2 (en) 2009-06-10 2015-04-14 Seoul Viosys Co., Ltd. Method of preparing semiconductor layer including cavities
US8329488B2 (en) 2009-08-26 2012-12-11 Seoul Opto Device Co., Ltd. Method of fabricating semiconductor substrate and method of fabricating light emitting device
US8609449B2 (en) 2009-08-26 2013-12-17 Seoul Opto Device Co., Ltd. Method of fabricating semiconductor substrate and method of fabricating light emitting device
US8183075B2 (en) 2009-08-26 2012-05-22 Seoul Opto Device Co., Ltd. Method of fabricating semiconductor substrate and method of fabricating light emitting device
US8564134B2 (en) 2010-02-10 2013-10-22 Seoul Opto Device Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
KR20190079678A (ko) * 2016-11-18 2019-07-05 상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 ZnO 기판 상에 우르차이트형 구조를 갖는 반도체 헤테로구조물들

Also Published As

Publication number Publication date
EP1328014A1 (en) 2003-07-16
DE60133303D1 (de) 2008-04-30
JP3556916B2 (ja) 2004-08-25
JP2002164296A (ja) 2002-06-07
EP1947684B1 (en) 2014-12-24
KR100567614B1 (ko) 2006-04-04
EP1947684A1 (en) 2008-07-23
DE60133303T2 (de) 2009-04-16
US7179667B2 (en) 2007-02-20
EP1328014A4 (en) 2005-10-19
WO2002023604A1 (fr) 2002-03-21
EP1328014B1 (en) 2008-03-19
CA2422624A1 (en) 2003-03-17
US20040048471A1 (en) 2004-03-11

Similar Documents

Publication Publication Date Title
KR100567614B1 (ko) 반도체 기재 및 그 제조방법
JP3471685B2 (ja) 半導体基材及びその製造方法
KR100498164B1 (ko) 트렌치 측벽으로부터 횡방향 성장에 의한 갈륨나이트라이드 반도체층의 제조
KR100677683B1 (ko) 반도체 기재와 그 제조 방법 및 반도체 결정의 제조 방법
US7622791B2 (en) III-V group nitride system semiconductor substrate
JP4932121B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
US7790489B2 (en) III-V group nitride system semiconductor self-standing substrate, method of making the same and III-V group nitride system semiconductor wafer
KR101142745B1 (ko) 질화갈륨 단결정 기판 및 그 제조방법
US7253499B2 (en) III-V group nitride system semiconductor self-standing substrate, method of making the same and III-V group nitride system semiconductor wafer
US20050274976A1 (en) III-V group nitride system semiconductor self-standing substrate, method of making the same and III-V group nitride system semiconductor wafer
US20040206967A1 (en) Porous substrate for epitaxial growth, method for manufacturing same, and method for manufacturing III-nitride semiconductor substrate
JP4380294B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板
JP2000331937A (ja) 半導体基材及びその作製方法
JP4766071B2 (ja) 半導体基材及びその製造方法
JP2005340747A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法、ｉｉｉ−ｖ族窒化物系半導体デバイス、ｉｉｉ−ｖ族窒化物系半導体基板のロット
JP3927218B2 (ja) 半導体基材
JP4780113B2 (ja) 半導体発光素子
JP4788665B2 (ja) 半導体発光素子およびその製造方法
JP4612617B2 (ja) 半導体基材
KR100941596B1 (ko) 3-5족 화합물 반도체의 제조방법 및 반도체 소자
JP3811144B2 (ja) 半導体結晶の製造方法
JP3471687B2 (ja) 半導体基材及びその製造方法
Kawaguchi et al. Low‐dislocation density AlGaN layer by air‐bridged lateral epitaxial growth
JP2004006931A (ja) 半導体基材及びその作製方法
Usui High quality and thick GaN substrate epitaxially grown by VPE lateral overgrowth

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160309

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190306

Year of fee payment: 14