KR20190079678A - ZnO 기판 상에 우르차이트형 구조를 갖는 반도체 헤테로구조물들 - Google Patents

ZnO 기판 상에 우르차이트형 구조를 갖는 반도체 헤테로구조물들 Download PDF

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Abstract

우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스로서, - 산화 아연 단결정 기판 (S) 의 표면 (SD) 을 메사들 (M) 로 구조화하는 단계; - 구조화된 표면의 상부에, 상기 헤테로구조물을 형성하는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 에피택시에 의해 퇴적하는 단계를 포함한다. 그러한 프로세스에 의해 수득된 헤테로구조물. 그러한 헤테로구조물로부터 적어도 하나의 전자 또는 광전자 디바이스를 제조하기 위한 프로세스.

Description

ZnO 기판 상에 우르차이트형 구조를 갖는 반도체 헤테로구조물들
본 발명은 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스, 이러한 종류의 헤테로구조물, 및 이러한 종류의 헤테로구조물로부터 시작하는 전자 또는 광전자 디바이스들의 제조에 관한 것이다.
넓은 금지 대역 (3 eV 이상의 금지 대역), 특히, III족 원소들의 질화물들 (III-N) 을 갖는 반도체 재료들은, 특히, 광전자공학의 분야에서 지난 20년에 걸쳐 상당한 발전을 겪어 왔다. 특히, 자외선 (UV) 으로부터 가시광선까지의 파장 범위에서, 발광 다이오드들 (LED들) 및 레이저 다이오드들 (LD들) 이 정보 표지판, 조명, 또는 데이터 저장 ("블루레이"기술) 에 일반적으로 사용된다.
이들 재료들에 기초한 전자 및 광전자 디바이스들은 일반적으로, 단결정 기판 상에 에피택시 기법들에 의해 퇴적되는 "활성" 으로 지칭되는 층들로부터 형성된 헤테로구조물을 포함한다.
역사적으로, 3개의 기판들이 주로 사용되었다: 사파이어 (Al2O3), 실리콘 (Si) 및 실리콘 카바이드 (SiC). 이들 기판들 중 어느 것도 완전히 만족스럽진 못하다.
사파이어는, 특히, 그 용이한 이용가능성, 가시광선에서의 투명도를 갖는 그 윈도우, 및 고온 (> 1500℃) 에서의 그 안정성 때문에, 현재, III-N 재료들의 층들이 퇴적될 기판을 제조하기 위해 가장 일반적으로 사용되는 재료이다. 더욱이, 사파이어는 활성층들이 변형없이 또는 압축 응력으로 수득되게 하고, 이에 의해, 크랙킹없이 큰 두께 (수십 마이크로미터) 에 도달할 수도 있다. 하지만, 이 재료는 또한 매우 불리한 단점들을 갖는다: 즉, 이 재료는 절연체이어서, 수직 구조를 갖는 디바이스들을 제조할 수 없고, 그 낮은 열 전도율은 수득된 디바이스들의 허용 전력 밀도를 제한한다. 더욱이, 사파이어는 III-N 재료들 (우르차이트) 과는 상이한 (능면체) 결정 구조, 및 격자 파라미터들의 큰 불일치를 갖는다. 이는 구조물들에서의 결정 결함들 (적층 결함들, 전위들, 상이한 극성을 갖는 도메인들의 역전들 등) 을 유발하고, 이는, 복잡한 기술적 프로세스들에 의존하지 않고, 즉, 프로세스 (마스킹, 표면 처리, 성장의 재개 등) 에서의 수개의 단계들로, 특정 배향들 (무극성 및 반극성 (semipolar)) 을 따라 양호한 구조적 품질의 활성층들을 수득하는 것을 불가능하게 한다.
실리콘 카바이드 (SiC) 자체는 다수의 III-N 재료들의 격자 파라미터에 가까운 격자 파라미터를 가지며, 수직 구조들이 생성되게 하도록 의도적으로 도핑될 수도 있고, 높은 열 전도율을 갖는다. 하지만, 그 산업 발전은 사파이어에 비해 그 매우 고가에 의해 방해된다.
실리콘 (Si) 은 마이크로 일렉트로닉스 산업의 생산 라인들과의 그 호환성을 통해 선호된다. 하지만, 그 결정 구조는 "우르차이트"형이 아니라 "다이아몬드"형이며, 이는 특정 배향들로의 양호한 구조적 품질의 활성층들을 수득하는 것을 불가능하게 한다. 더욱이, 활성층들과의 열 팽창 계수의 불일치는 매우 크고, 활성층들에서 인장 응력을 발생시키고 크랙의 전개를 유도할 수도 있다. 그 후, Si 상에서의 성장은 압축 응력으로 인장 응력을 보상하기 위하여 고가의 복잡한 제조 프로세스들에 의지할 것을 요구한다.
더 최근에, 이들 3개 재료들에 대한 대안으로서 산화 아연 (ZnO) 의 사용이 제안되었다. 원칙적으로, ZnO 는 다수의 이점들을 제공한다: 즉, 퇴적하길 원하는 넓은 금지 대역을 갖는 반도체 재료들과 동일한 결정 구조 (우르차이트), 유사한 격자 파라미터들, 이들 재료들과의 열 팽창 계수들에서의 작은 차이, 상대적으로 높은 열 전도율을 갖고, 의도적으로 도핑될 수도 있다. 2개의 재료 패밀리들: 즉, 질화물들 및 산화물들 사이의 큰 화학적 선택성 때문에 활성층들로부터 용이하게 분리하는 것이 또한 가능하다. ZnO 의 대용량 기판들이 우수한 구조적 특성들 및 알맞은 가격으로 이용가능하다. 그 제한들은 주로 그 낮은 열 안정성 및 (예컨대, 암모니아 (NH3) 와의) 그 높은 화학 반응성과 연결되며, 이는 표면 열화 또는 심지어 통상적으로 750℃ 이상의 온도에서의 그 분해를 유도할 수도 있다. 더욱이, 인장 응력들은 질화물들 또는 산화물에 기초하여 ZnO 와 활성층들 사이에서 전개할 수도 있다.
우르차이트형의 결정 구조는 2가지 유형들의 원자들을 포함하며; 이들 2가지 유형들의 원자들의 각각은 hcp (hexagonal close-packed) 유형의 부격자를 형성한다. 우르차이트 구조는 비중심대칭성이고, 따라서, 종종, 압전 및/또는 초전기의 특성들과 연관된다. 도 1a, 도 1b 및 도 1c 는 우르차이트 구조 및 그 성장 평면들의 일부를 개략적으로 예시한다. "c" 평면들 (0001) 및 (000-1) 은 극성이라고 일컬어지고; "a" 평면 (11-20) 및 "m" 평면 (1-100) 은 무극성이라고 일컬어지고; 0° 및 90° 로부터 상이한 c 평면에 대한 각을 갖는 다른 평면들은 반극성이라고 일컬어진다 (예를 들어, (11-22) 및 (10-12) 평면들).
넓은 금지 대역을 갖는 우르차이트형 구조를 갖는 반도체들에 기초한 거의 모든 디바이스들은 (0001) 배향의 성장 평면 상에서, 따라서, <0001> 방향을 따라 에피택셜로 성장된 활성층들로부터 수득된다. 그 후, 이들 층들은 내부 전계를 가지며, 이 내부 전계는 이하 Fint 에 의해 표기되고 다음으로부터 기인한다:
1) <0001> 축을 따라 매우 높은 소위 "자발적" 편광 컴포넌트를 유도하는 우르차이트 구조에서의 양전하 및 음전하의 중심들 사이의 불일치, 및
2) 소위 "압전" 편광 컴포넌트를 유도하는 상이한 재료들의 격자 파라미터들의 불일치와 연결된 변형들.
헤테로구조물에 있어서, Fint 는 수백 또는 심지어 수천 kV/cm 에 도달할 수도 있다. 헤테로구조물들의 광전자적 특성들은 이 필드에 크게 의존하며, 이 필드는 컴포넌트들의 기능화를 위해 유해한 결과들을 가지며: 예를 들어, LED들 및 레이저 다이오드들 (LD들) 의 경우, 이는 전자-정공 쌍들의 재결합들의 감소, 따라서, 양자 우물들에서의 방사 효율의 감소를 유도할 뿐 아니라 높은 파장들로의 방사상 천이들의 시프트를 유도한다. 더욱이, 서브대역간 디바이스들에 대해, 이 필드는 헤테로구조물들에서 대역 구조 및 에너지 레벨들의 포지션을 크게 변경하고, 따라서, 디바이스들의 생산 동안 복잡한 대역 엔지니어링을 요구한다. 따라서, 장파장 (> 500 nm) 의 가시광선 및 단파장 (<350 nm) 의 자외선에서 방출하는 LED들 및 LD들에 대해 뿐 아니라 서브대역간 디바이스들 (터널 효과 다이오드들, 전기 광학 변조기들, 광 검출기들 및 양자 케스케이드 컴포넌트들 등) 에 대해, 이러한 편광을 제거하는 것이 바람직하다.
필드 (Fint) 를 제거하거나 또는 적어도 감소시키기 위하여, (0001) 배향과는 상이한 배향들, 예를 들어, 도 1a 내지 도 1c 를 참조하여 상기 설명된 무극성 또는 반극성 배향들을 사용하는 것이 가능하다. 하지만, 사파이어, SiC 또는 Si 기판 상에 퇴적된 극성 또는 반극성 배향의 활성층들은 일반적으로, 복잡하고 따라서 매우 고가의 제조 프로세스들에 의존하지 않으면, 매우 높은 결함 밀도들을 갖는다.
우르차이트형의 구조를 갖는 반도체 재료들의 활성층들을 퇴적하기 위한 기판으로서의 ZnO 의 주요 이점들 중 하나는 정확하게, 이들 무극성 또는 반극성 배향들의 사용을 허용하는 것이고, 이들 배향들을 갖는 ZnO 의 대용량 기판들이 우수한 구조적 특성들 및 알맞은 가격으로 상업적으로 이용가능하기 때문에 적당한 비용이다. 따라서, 발명자들의 연구 그룹을 포함하여 수개의 연구 그룹들은 배향 (11-20) "평면 a", (1-100) "평면 m" 또는 (10-12) 의 ZnO 기판들 상에서 무극성 및 반극성 배향들을 갖는 활성층들의 성장에 관한 결과들을 이미 발표하였다. 예를 들어, 다음을 참조한다:
- J.M. Chauveau, M. Teisseire, H. Kim-Chauveau, C. Deparis, C. Morhain, B. Vinter, "Benefits of homoepitaxy on the properties of nonpolar (Zn,Mg)O/ZnO quantum wells on a-plane ZnO substrates", Appl. Phys. Lett. 97 (2010) 081903;
- J.M. Chauveau, Y. Xia, I. Ben Taazaet-Belgacem, M. Teisseire, B. Roland, M. Nemoz, J. Brault, B. Damilano, M. Leroux, B. Vinter, "Built-in electric field in ZnO based semipolar quantum wells grown on (101-2) ZnO substrates", J Appl. Phys. Lett. 103 (2013) 262104.
문서 WO 2015/177220 호는 산화 아연 기판의 표면 구조를 생성하는 밸리들의 경사진 플랭크들 상에서 이 에피택시를 실행함으로써, 원소-Ⅲ 질화물의 에피택시 동안 나타나는 결정 결함을 감소시키도록 제안한다. 하지만, 이것은 동일한 배향 평면이 기판과 원소-III 질화물 사이에서 보존되는 것을 허용하지 않는다.
문서 FR 3031834 호의 저자들은 기판과 질화 갈륨 사이에서 질화 알루미늄을 포함하는 완충층을 사용함으로써 이들 결정 결함들을 감소시키도록 제안한다. 하지만, 질화 알루미늄 및 산화 아연의 격자 파라미터들은 상이하며, 이는 어셈블리의 결정 품질을 열화시킨다. 따라서, 이러한 열화를 보상하기 위해 질화 갈륨의 충분히 두꺼운 층을 퇴적하는 것이 필요하다.
문서 US 2010/0117070 호는 반도체 재료들을 포함하는 발광 디바이스를 제시한다. 이 디바이스는 산화 아연 기판 위에 제조되고, 그 위에, 반사 구조화된 층이 퇴적된다. 이러한 구조화된 층은 디바이스 내부에서 광의 추출을 개선하도록 의도된다. 따라서, 구조화의 특성 치수들은 원하는 굴절률들 및 디바이스의 방출 파장들에 의존한다.
본 발명은, 특히 넓은 금지 대역을 갖고, ZnO 기판 상에서 생성된 우르차이트형의 결정 구조를 갖고, 극성, 무극성 또는 반극성 배향을 갖는 반도체 재료들의 헤테로구조물들의 구조적, 전자적 및 광전자적 특성들을 개선하는 것을 목적으로 한다.
실제로, ZnO 와 제안된 활성층들 사이의 격자 파라미터들이 근접하더라도, 기판과 에피택셜층 사이에는 거의 항상 파라미터 불일치가 존재한다. 특히, 이러한 불일치는 GaN, AlN 뿐 아니라 합금 (Al,Ga)N 또는 (Zn,Mg)O 의 경우에 포지티브이고, 즉, Δa = asubstrate - aCA 및/또는 Δc = csubstrate - cCA 인 값 Δa/aCA 및 Δc/cCA 은 0 보다 크며, 아랫첨자 "CA" 는 활성층의 파라미터를 나타내며; 결정 파라미터들 "a" 및 "c" 는 도 1a 에서 식별된다. 본 발명자들은, 이러한 응력이 크랙킹, 계면 전위들의 발생 등과 같은 다양한 프로세스들을 통해 발생할 수도 있는 응력받은 에피택셜층의 소성 완화의 메커니즘을 유도함을 인식하였다. 이는 헤테로구조물의 전기적 및/또는 광전자적 특성들을 열화시키는 결함들을 초래한다. 본 발명은 이러한 열화를 회피하는 것을 가능하게 한다.
본 발명에 따르면, 이러한 목적은, 자유 에지들의 존재로 인해, 활성층들에서 응력의 탄성적 완화를 허용하는 평탄한 표면을 갖는 ZnO 기판의 표면의 "메사(mesa)들"로의 3 차원 구조화에 의해 달성된다. 메사들은 수백 마이크로미터 또는 심지어 약 1 밀리미터에 이를 수도 있는 측방향 치수들 또는 적어도 하나의 측방향 치수를 가지며, 각각의 메사는 헤테로구조물로부터 시작하여 제조된 전자 또는 광전자 디바이스에 대응할 수도 있다. 이들은 또한 기판의 표면에 평행한 평탄한 상부 표면 뿐 아니라 기판에 대해 수직이거나 경사진 측방향 표면들을 갖는다.
기판의 메사 구조화의 원리는 실리콘 기판들 상에서의 III족 원소들의 질화물의 에피택시를 위해 이미 사용되어 왔다: Baoshun Zhang, Hu Liang, Yong Wang, Zhihong Feng, Kar Wei Ng, Kei May Lau 에 의한 논문, "High-performance III-nitride blue LEDs grown and fabricated on patterned Si substrates", J. Crystal Growth 298, 725 (2007) 참조. 하지만, 응력들의 출현 및 완화 메커니즘은 Si 및 ZnO 기판들에 대해 상이함이 강조되어야 한다. 첫번째 경우, 결함들의 출현은 활성층들과 기판 사이의 열 팽창 계수들에서의 차이들의 결과이다. 따라서, 이러한 메커니즘은 에피택셜 성장 단계를 뒤따르는 냉각 단계 동안 수반된다. 하지만, ZnO 상의 활성층들의 경우, 결함들의 출현은 단위 셀들의 파라미터 불일치들의 결과이며, 따라서, 에피택셜 성장의 스테이지 동안에 발생한다.
따라서, 본 발명은 첫째로, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스에 관련되고, 그 프로세스는,
- 단결정 산화 아연 기판의 표면을 메사(mesa)들로 구조화하는 단계; 및
- 구조화된 표면의 상부에, 상기 헤테로구조물을 형성하는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층의 에피택셜 퇴적 단계를 포함한다.
그러한 방법의 특정 실시형태들에 따르면:
- 상기 메사들은 10 과 1000 ㎛ 사이의 작은 측방향 치수 및 100 nm 이상의 높이를 가질 수도 있다.
- 상기 구조화 단계는 화학적 에칭에 의해 실행될 수도 있다.
- 그 프로세스는 또한, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층의 에피택셜 퇴적의 상기 단계 전에 실행되는, 600℃ 이상의 온도에서 산소 스트림 하에서 어닐링에 의한 상기 기판의 구조화된 표면의 열 처리의 단계를 포함할 수도 있다.
- 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층의 에피택셜 퇴적의 상기 단계는 분자 빔 에피택시에 의해 실행될 수도 있다.
- 그 프로세스는 또한, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층의 에피택셜 퇴적의 상기 단계 전에 실행되는, 구조화된 표면 이외의 상기 기판의 적어도 하나의 표면 상에 박형의 보호층을 퇴적하는 단계를 포함할 수도 있다.
- 구조화된 표면은 무극성 또는 반극성 배향을 가질 수도 있다.
- 우르차이트형의 결정 구조를 갖는 반도체 재료의 상기 층 또는 상기 층의 각각은 이원성 질화물, 이원성 산화물, Zn(Mg,Cd)O 합금 및 Al(Ga,In)N 합금으로부터 선택된 적어도 하나의 재료를 포함할 수도 있다.
본 발명은 둘째로, 적어도 하나의 전자 또는 광전자 디바이스를 제조하기 위한 프로세스에 관련되며,
- 상기 언급된 바와 같은 프로세스에 의해 우르차이트형의 결정 구조를 갖는 적어도 하나의 반도체 재료의 헤테로구조물의 제조;
- 기판의 구조화된 표면의 메사에 대응하는 상기 헤테로구조물의 영역으로부터 시작하는 상기 전자 또는 광전자 디바이스의 제조를 포함한다.
본 발명은 셋째로, 산화 아연의 단결정 기판의 표면의 상부에 증착되는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층을 포함하는 헤테로구조물에 관련되고, 상기 표면이 메사들로서 구조화되는 것을 특징으로 한다.
이러한 종류의 헤테로구조물의 특정 실시형태들에 따르면:
- 상기 메사들은 10 과 1000 ㎛ 사이의 작은 측방향 치수 및 100 nm 이상의 높이를 가질 수도 있다.
- 상기 기판의 구조화된 표면은 무극성 또는 반극성 배향을 가질 수도 있다.
- 우르차이트형의 결정 구조를 갖는 반도체 재료의 상기 층 또는 상기 층의 각각은 이원성 질화물, 이원성 산화물, Zn(Mg,Cd)O 합금 및 Al(Ga,In)N 합금으로부터 선택된 적어도 하나의 재료를 포함할 수도 있다.
본 발명의 다른 특징들, 상세들 및 이점들은, 일 예로서 주어진 첨부 도면들을 참조하여 설명을 읽을 시에 더 명확하게 될 것이다.
- 이미 설명된 도 1a, 도 1b 및 도 1c 는 우르차이트형의 구조 및 그 결정 평면들의 일부를 도시한다.
- 도 2a 및 도 2b 는 ZnO 기판 상의 GaN 의 층들의 에피택셜 성장 동안 크랙 형성을 예시한다.
- 도 3a 내지 도 3e 는 본 발명의 일 실시형태에 따른 프로세스의 상이한 단계들을 도시한다.
- 도 4 는 본 발명의 일 실시형태에 따른 ZnO 기판의 구조화된 표면의 전자 현미경 이미지들을 도시한다.
- 도 5a 및 5b 는 본 발명의 일 실시형태에 따른 프로세스의 열 처리의 단계의 효과를 도시한다.
- 도 6a 및 도 6b 는 본 발명의 일 실시형태에 따른 ZnO 기판의 구조화된 표면 상에서 에피택셜로 성장된 GaN 의 층의 전자 현미경 이미지들을 도시한다.
- 도 7 은 본 발명의 기술적 결과를 예시한다.
도 2a 및 도 2b 는, 본 발명이 해결책을 제공하는 - 종래 기술에서 명확하게 식별되지 않은 - 문제점을 강조한다. 도 2a 는 ZnO 기판 평면 c ((0001) 배향, 극성) 상에 에피택셜로 성장된 GaN 의 1.1㎛ 두꺼운 층의 이미지이다. <11-20> 방향들을 따라 주로 배향되는 크랙들이 보여질 수 있다. 상기 설명되었던 바와 같이, 이들 크랙들은, ZnO 기판과 에피택셜로 성장된 GaN 의 층 사이의 포지티브 파라미터 불일치에 의해 유도된 인장 응력들에 의해 야기된다. 더 일반적으로, 이러한 효과는 (Al,Ga)N 및 (Zn,Mg)O 합금들에서 관찰된다.
크랙들은, 에피택셜로 성장된 층의 두께가 임계 값을 초과하면 나타나고; 그 층을 통해 표면으로부터 기판으로 전파된다. 완화 기준은 성장 동안 저장된 탄성 에너지이기 때문에, 층의 단위 면적 당 크랙들의 수는, 에피택셜로 성장된 층의 본성과 관계없이, 두께 및 초기 변형에 따라 증가할 것이다. 도 2b 는 층 두께의 함수로서의 크랙 밀도의 그래프이다. 임계 두께는 GaN/ZnO 시스템에 대해 300 nm 정도이고 크랙 밀도는 이 값을 넘어 GaN 의 두께에 따라 증가함이 보여질 수 있다. 응력 완화의 이들 메커니즘들의 결과는, 예를 들어 두께가 통상적으로 2 와 5 ㎛ 사이인 LED 구조물들의 경우, 매우 높은 크랙 밀도들이 관찰된다는 것이다. 이들 크랙들은 특히, 전류의 측방향 통과를 방지하기 때문에, 평면 기술을 불가능하게 한다 (LED 기술이 가장 일반적으로 사용됨). 더욱이, 전기 컨택들을 위해 사용된 금속이 크랙들에 퇴적되면, 다이오드들의 활성 구역은 단락될 수도 있다.
도 3a 내지도 3e 는, 이들 크랙들의 출현을 방지하는 것을 가능하게 하는, 본 발명의 일 실시형태에 따른 프로세스의 상이한 단계들을 예시한다.
도 3a 는 표면 (SD) 을 갖는 ZnO 의 평면 기판 (S) 을 도시하며, 표면 (SD) 상에서, 우르차이트형 구조를 갖는 반도체 재료들의 층이 에피택셜로 성장될 것이다. 이 표면 (SD) 의 배향은 극성, 반극성 또는 무극성일 수도 있다.
도 3b 에 예시된 프로세스의 제 1 단계는 표면 (SD) 을 메사의 형태인 3차원 패턴들 (M) 로 구조화하는 것으로 이루어진다. 이들 패턴들은 에피택셜로 성장된 층들의 탄성적 완화를 유발할 것이고, 이는 활성층들에서의 응력의 소성 완화를 방지하는 것을 가능하게 한다. 이러한 탄성적 완화는 메사들 (M) 의 에지에서의 층들의 완화의 가능성 때문에 가능해 진다.
ZnO 의 구조화는 습식 에칭 또는 건식 에칭, 또는 심지어 그 2가지 방법들의 조합에 의해 실행될 수도 있다. ZnO 의 하나의 이점은, 일반적으로 크게 희석된 산성 용액을 사용하여, 간단한 습식 에칭 프로세스들을 사용할 수 있는 가능성이다. 예를 들어, ZnO 는 HNO3/HCl, HF/HNO3 와 같은 크게 희석된 용액들에서 뿐 아니라 아세틸 아세톤과 같은 비산성 용액들에서도 효율적으로 에칭될 수 있음이 밝혀졌다. 예를 들어, J. Pearton, J.J. Chen, W.T. Lim, F. Ren 및 D.P. Norton 의 논문, "Wet Chemical Etching of Wide Bandgap Semiconductors-GaN, ZnO and SiC", ECS Transactions, 6 (2) 501-512 (2007) 참조.
패턴들은, 에칭 단계 이후에 제거되는 통상적으로 감광성 수지 또는 금속의 마스크를 사용하여 정의된다. 패턴들은 평면의 방향들 중 일 방향으로 정사각형, 원형, 직사각형, 또는 다이아몬드들 또는 세장형 스트립들의 형태일 수도 있다. 그 측방향 치수들은 세장형 스트립들의 경우 100 나노미터로부터 수 센티미터까지 변할 수도 있지만; 효율적인 응력 완화를 위해, 최소의 측방향 치수가 수 백 마이크로미터 또는 심지어 수 밀리미터를 초과하지 않는 것이 필요하다. 수 마이크로미터보다 작은 치수들을 갖는 패턴들의 사용이 가능하지만, 전자 또는 광전자 컴포넌트들의 제조와 용이하게 호환되지 않는다. 따라서, 패턴들은 바람직하게, 10 과 1000 ㎛ 사이의 작은 측방향 치수를 가질 것이다.
에칭의 깊이 (따라서, 메사들의 높이) 는 활성층들의 두께보다 커야 한다. 통상적으로, 이는 100 nm 로부터 수십 마이크로미터까지 변할 수도 있다.
도 4 는 수백 ㎛ 의 측면 (좌측 상의 이미지에 대해 460 ㎛ 및 우측 상의 이미지에 대해 315 ㎛) 및 수 마이크로미터 높이를 갖는 정사각형 메사들로 구조화되고, 측방향 에칭을 제한하기 위하여 2(H3PO4)/100(H2O) 의 비율로 물에서 크게 희석된 H3PO4 의 용액을 사용한 습식 에칭에 의해 수득되는 ZnO 기판의 표면 (평면 c) 의 광 현미경 이미지들을 도시한다.
구조화 단계 이후, 기판의 표면은 적어도 600℃ (또는 심지어 800℃) 와 동일한 온도로의 그리고 산소 스트림 (FO) (도 3c) 하에서의 열 처리에 의한 준비의 동작을 겪는다. 이러한 열 처리에는 산소 기반 플라즈마를 사용한 표면의 세정이 선행될 수도 있다. 이러한 제 2 단계 이후, 원자 스텝들이 패턴들의 표면에서 획득된다.
도 5a 및 도 5b 는 산소 스트림 하에서 2분 동안 1000℃ 의 온도로의 어닐링 열 처리 이전 (도 5a) 및 이후 (도 5b) 의 ZnO 기판의 표면 (평면 c) 의, 원자력 현미경으로 관찰된, 이미지들이다. 처리 이전, 표면은 원자 스케일에서 평활하지 않고, 줄무늬가 있고, 연마 잔류물들 (실리카 입자들, 그 중 하나는 원을 그려서 강조 표시됨) 을 여전히 갖는다. 처리 이후, 이들 스크래치들 및 오염물들은 사라졌고, 원자 스텝들이 명확하게 보일 수 있다.
다음으로, 박층 (CP) (도 3d) 을 퇴적함으로써 성장이 예상되지 않는 기판의 표면들을 보호하는 것이 가능하다. 이들 표면들은 ZnO 기판의 후면 및 측면들을 포함한다. 이러한 박층은 산화물 (예를 들어, SiO2) 또는 내화성 질화물 (예를 들어, Si3N4) 일 수도 있다. 활성층들의 성장 전에, 예를 들어, 캐소드 스퍼터링에 의해 퇴적이 실행된다. 유기금속 기상 에피택시 (또한 "Metal-Organic Chemical Vapour Deposition" 에 대한 약자 MOCVD 로도 공지됨) 및 HVPE (Hydride vapor phase epitaxy) 와 같은 에피택셜 성장 기법들을 사용하는 것이 가능하다. 실제로, MOCVD 는 GaN 에 기반하여 디바이스들을 제조하기 위해 산업 규모에서 현재 사용되는 기법이다. HVPE 가 또한, 매우 높은 성장 속도 때문에 (100 μm/h 정도), GaN 의 (의사-) 기판들을 제조하는데 사용된다.
도 3e 는 기판의 구조화된 표면 상에 직접적으로, 하나 이상의 활성층들 (CA) 의 에피택셜 퇴적 이후에 수득된 구조를 매우 개략적으로 예시한다. 더 정확하게는, 이들 층들은 (AlN 의 완충층이 반드시 활성층들 (CA) 의 에피택시 전에 삽입되어야 하는 문서 FR3031834 와 대조적으로) 메사들의 평탄한 상부 표면들 상에 - 상이한 재료의 완충층을 개재하지 않고 - 직접 퇴적되며; 따라서, 이들은 ZnO 기판과 동일한 결정 배향을 갖는다. 이들 불연속층들은, 응력들의 완화를 허용하는 기판의 메사들 (M) 의 에지들에 대응하는 자유 에지들을 갖는다. 활성층들이 또한 메사들을 분리하는 홈 (furrow) 에 퇴적되지만, 활성층들의 이들 부분들은 사용되지 않음을 유의한다.
상기 언급되었던 바와 같이, 활성층들은 MOCVD 또는 HVPE 와 같은 기법들에 의해 퇴적될 수도 있다. 하지만, 본 발명의 선호된 실시형태에 따르면, 분자 빔 에피택시 (MBE) 가 대신 사용된다. 이러한 성장 기법은, ZnO 의 열 분해의 위험들을 감소시키는 MOCVD 에서 사용되는 것들보다 훨씬 낮은 온도들 (300 내지 400℃ 낮은 온도) 에서 질화물 재료들의 성장을 허용하기 때문에 유리하다. 더욱이, 이는, 플라즈마 셀 RF 를 사용하여 질소의 소스로서 암모니아 (NH3) 대신 N2 를 사용하는 것을 가능하게 하고, 이는 성장 기법으로서 MOCVD 를 사용할 때는 가능하지 않다. 이제, ZnO 는 암모니아에 대해 매우 반응적이다. 더욱이, 이러한 성장 기법은 또한, 최저의 잔여 도핑을 갖는 ZnO/(Zn,Mg)O 구조물들을 성장시키는 것을 가능하게 한다.
본 발명의 원리는 구조화된 ZnO 기판들 상에서 GaN 의 활성층들의 MBE 에 의한 성장을 수행함으로써 유효화되었다. 도 6a 및 도 6b 는 2개의 상이한 결정학적 배향들: 즉, 평면 c (0001) (도 6a) 및 평면 m (1-100) (도 6b) 에 대해 수득된 구조들의 광 현미경 이미지들을 도시한다. 활성층의 두께는 각각 0.7　μm 및 0.6　μm 이다. 퇴적된 두께가 임계 크랙킹 두께보다 훨씬 크더라도 (도 2b 참조), 크랙들의 부존재가 양자의 경우 모두에서 확인된다. 이들 결과들은 본 발명의 원리 그리고 다양한 결정학적 배향들에서 응력을 받는 우르차이트형 구조를 갖는 성장 재료들에 대한 그 적응성을 명확하게 나타내어, 큰 두께의 무극성 및 반극성 헤테로구조물로 확장되게 한다.
140 과 460 ㎛ 사이의 사이즈를 갖는 메사들을 갖는 정사각형 지오메트리를 가진 LED들이 또한, 본 발명에 따라 제조된 (In,Ga)N/GaN 헤테로구조물들로부터 시작하여 제조되었다. 각각의 LED 는 구조화된 기판의 메사에 대응한다. 도 7a 는 GaN 에 기반하여 (0001) 또는 (000-1) 배향으로의 활성층들을 갖는 이러한 종류의 극성 LED - 더 정확하게, 이는 400 μm 의 측면 및 20 mA 의 주입 전류를 갖는 (In,Ga)N/GaN 양자 우물 LED - 에 대해 실온에서 획득된 전계발광 스펙트럼을 도시한다. 도 7a 에서의 스펙트럼은 약 455 ㎚ 의 청색으로 방출하는 피크에 의해 지배된다. 이러한 청색 방출은 (In,Ga)N/GaN 양자 우물들에서의 캐리어들의 재결합으로부터 기인하여, 구조화된 ZnO 기판들 상의 GaN 에 기반한 LED들의 모놀리식 구조들의 제조가 성공적으로 실행되었음을 확인시킨다.
이들 LED들의 성능은 동일한 디바이스들의 성능과 비교되었지만 구조화되지 않은 ZnO 기판 상에서 이루어졌다. 도 7b 는 주입 전류의 함수로서의 LED들의 출력 광 전력의 그래프이며; 회색 곡선은 본 발명에 따른 디바이스들에 대응하고, 흑색 곡선은 구조화되지 않은 기판 상에서 제조된 디바이스들에 대응한다. 본 발명은 20 mA (40 내지 80 μW) 및 80 mA (105 내지 220 μW) 에서 적어도 2 의 팩터만큼 광 출력에서의 큰 개선을 제공할 수 있음이 보여질 수 있다.
본 발명의 어플리케이션들은 주로 마이크로 전자 및 광전자 컴포넌트들, 더 구체적으로, LED들, 레이저들, 높은 전자 이동도를 갖는 트랜지스터들 또는 파워 트랜지스터들, 근적외선 및 원적외선에서의 양자 우물 광 검출기들 (양자 우물 적외선 광 검출기에 대해 QWIP) 뿐만 아니라, 매우 큰 두께의 활성층들을 요구하는 양자 캐스케이드 컴포넌트들 (레이저들 및 검출기들) 의 제조에 관련된다.
더욱이, 본 발명은 일렉트로닉스 및 포토닉스를 위한 마이크로 컴포넌트들의 제조에 적합한 마이크로 구조물들 (멤브레인들, 마이크로 디스크들 등) 의 제조를 허용하기 위해 활성층들에 비해 ZnO 의 에칭의 매우 높은 선택성을 이용하는 것을 가능하게 한다. 예를 들어, ZnO 기판 상에 에피택셜로 이전에 성장된, 그 후, 물에서 크게 희석된 산성 용액 (예를 들어, H3PO4) 으로 화학적으로 서브-에칭된 GaN 의 층에 의해 형성된 현수형 구조를 제조하는 것이 가능하다. 따라서, 기판의 선택적인 제거 이후 다른 기판 상으로의 전사에 의해 광 결정들 또는 금속/금속 가이드들을 제조하는 것이 가능하다.

Claims (13)

  1. 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스로서,
    - 산화 아연의 단결정 기판 (S) 의 표면 (SD) 을 평탄한 표면을 갖는 메사들 (M) 로 구조화하는 단계로서, 상기 메사들은 상기 기판의 표면에 평행한 평탄한 상부 표면을 갖는, 상기 산화 아연의 단결정 기판 (S) 의 표면 (SD) 을 평탄한 표면을 갖는 메사들 (M) 로 구조화하는 단계; 및
    - 구조화된 상기 표면의 상기 메사들의 상기 상부 표면 상에 직접, 상기 헤테로구조물을 형성하는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 에피택시에 의해 퇴적하는 단계를 포함하는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  2. 제 1 항에 있어서,
    상기 메사들은 10 과 1000 ㎛ 사이의 작은 측방향 치수 및 100 nm 이상의 높이를 갖는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구조화하는 단계는 화학적 에칭에 의해 실행되는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층의 에피택셜 퇴적의 상기 단계 전에 실행되는, 600℃ 이상의 온도에서 산소 스트림 (FO) 하에서 어닐링에 의한 상기 기판의 상기 구조화된 표면의 열 처리의 단계를 또한 포함하는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 에피택시에 의해 퇴적하는 상기 단계는 분자 빔 에피택시에 의해 실행되는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층의 에피택셜 퇴적의 상기 단계 전에 실행되는, 상기 구조화된 표면 이외의 상기 기판의 적어도 하나의 표면 상에 박형의 보호층 (CP) 을 퇴적하는 단계를 또한 포함하는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 구조화된 표면은 무극성 또는 반극성 배향을 갖는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    우르차이트형의 결정 구조를 갖는 반도체 재료의 상기 층 또는 상기 층의 각각은 이원성 질화물, 이원성 산화물, Zn(Mg,Cd)O 합금 및 Al(Ga,In)N 합금으로부터 선택된 적어도 하나의 재료를 포함하는, 우르차이트형의 결정 구조를 갖는 반도체 재료들로 제조된 헤테로구조물을 제조하기 위한 프로세스.
  9. 적어도 하나의 전자 또는 광전자 디바이스를 제조하기 위한 프로세스로서,
    - 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 프로세스에 의해 우르차이트형의 결정 구조를 갖는 적어도 하나의 반도체 재료에서 헤테로구조물을 제조하는 단계; 및
    - 상기 기판의 상기 구조화된 표면의 메사에 대응하는 상기 헤테로구조물의 영역으로부터 시작하여 상기 전자 또는 광전자 디바이스를 제조하는 단계를 포함하는, 적어도 하나의 전자 또는 광전자 디바이스를 제조하기 위한 프로세스.
  10. 산화 아연의 단결정 기판 (S) 의 표면 (SD) 의 상부에 직접 증착되는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 포함하는 헤테로구조물로서,
    상기 표면은 메사들 (M) 로서 구조화되고 평탄한 표면을 가지며, 상기 메사들은 상기 기판의 표면에 평행한 평탄한 상부 표면을 갖는 것을 특징으로 하는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 포함하는 헤테로구조물.
  11. 제 10 항에 있어서,
    상기 메사들은 10 과 1000 ㎛ 사이의 작은 측방향 치수 및 100 nm 이상의 높이를 갖는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 포함하는 헤테로구조물.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 기판의 구조화된 상기 표면은 무극성 또는 반극성 배향을 갖는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 포함하는 헤테로구조물.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    우르차이트형의 결정 구조를 갖는 반도체 재료의 상기 층 또는 상기 층의 각각은 이원성 질화물, 이원성 산화물, Zn(Mg,Cd)O 합금 및 Al(Ga,In)N 합금으로부터 선택된 적어도 하나의 재료를 포함하는, 우르차이트형의 결정 구조를 갖는 반도체 재료의 적어도 하나의 층 (CA) 을 포함하는 헤테로구조물.
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