KR20020081089A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20020081089A
KR20020081089A KR1020020020498A KR20020020498A KR20020081089A KR 20020081089 A KR20020081089 A KR 20020081089A KR 1020020020498 A KR1020020020498 A KR 1020020020498A KR 20020020498 A KR20020020498 A KR 20020020498A KR 20020081089 A KR20020081089 A KR 20020081089A
Authority
KR
South Korea
Prior art keywords
conductor layer
connection pad
forming
pad
connection
Prior art date
Application number
KR1020020020498A
Other languages
English (en)
Other versions
KR100885352B1 (ko
Inventor
아오키유타카
Original Assignee
가시오게산키 가부시키가이샤
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤, 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20020081089A publication Critical patent/KR20020081089A/ko
Application granted granted Critical
Publication of KR100885352B1 publication Critical patent/KR100885352B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/957—Making metal-insulator-metal device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Waveguide Aerials (AREA)
  • Details Of Aerials (AREA)

Abstract

본 발명은 반도체 장치로서, 상면에 회로 소자 형성 영역 및 복수개의 접속 패드가 형성되는 기판; 제 1 접속 패드에 전기적으로 연결되기 위해 제 1 접속 패드상에 형성된 제 1 기둥상 전극; 제 2 접속 패드에 전기적으로 연결되기 위해 제 2 접속 패드상에 형성된 제 1 도체층; 적어도 상기 반도체 기판상, 제 1 도체층 상 및 상기 제 1 기둥상 전극 주위에는 형성된 밀봉막; 제 1 도체층에 대향하도록 상기 밀봉막상에 형성된 제 2 도체층을 포함한다. 수동 소자는 상기 제 1, 2 도체층으로부터 형성된다.

Description

반도체 장치{Semiconductor Device}
본 발명은 CSP(Chip Size Package)구조의 반도체 장치 및 그 제조방법 및 상기 반도체 장치를 포함하는 전자 장치에 관한 것이다.
본 출원은 2001. 4. 17 출원된 선행 일본 특허 출원 번호 2001-118242 호에 기초하여 참조에 의해 본 출원에 통합된 전체 내용에 대하여 우선권의 이익을 주장하는 것입니다.
최근 칩과 패키지의 사이즈가 대략 동등해지는 CSP구조의 반도체장치가 알려져 있으며, 회로 기판상에 실장밀도를 증가시키기 위해 사용되고 있다. 그 구조예가 도 16에 도시되어 있다. 도 16은 반도체 장치(20)를 도시한 단면도이다.
상기 도면 16에 도시된 반도체 장치(20)는 보호막 형성 단계, 도체층 형성 단계, 포스트 형성 단계, 수지 밀봉 단계의 각 단계을 포함하는 패키지 처리를 끝낸 웨이퍼를 개개의 칩으로 다이싱하여 얻어지는 소위 웨이퍼 레벨 CSP라고 불리는 구조를 갖고 있다.
상기 반도체 장치(20)는 웨이퍼로부터 형성된다. 회로 소자들을 실장하는 반도체 기판(1)의 표면(회로면)은 알루미늄 전극등으로 이루어지는 복수개의 접속 전극(2)을 갖는다. 상기 각 접속 전극(2)의 중앙부을 노출시키기 위해 상기 접속 전극(2)의 상면을 포함하는 상기 반도체 기판(1)의 회로면상에 산화 실리콘, 질화 실리콘등으로 이루어지는 패시베이션 막(3)(절연막)이 형성된다.
상기 패시베이션 막(3)의 상면상에는 상기 각 접속패드(2)의 중앙부가 노출되도록 개구부를 가진 보호막(4)이 형성된다. 상기 보호막(4)은 예를 들면, 상기 웨이퍼(1)의 회로전면에 폴리이미드계 수지를 도포경화시킨 후에, 에칭을 이용하여레지스트 패터닝 및 보호막 패터닝을 실시한 후 상기 레지스트를 박리시킨다.
상기 접속 패드(2)에 전기적으로 연결되는 도체층(5)은 상기와 같은 방식으로 상기 보호막(4)상에 형성된다. 기둥상 전극으로 이루어진 포스트(6)는 상기 도체층(5)의 미리 정해진 부분에 형성된다. 상기 각 포스트(6)의 상단면상에 자연적으로 형성된 산화막은 제거되고, 납땜 프린트와 같은 금속화 처리가 실시된다. 상기 포스트(6)는 회로 기판(미도시)상의 단자에 연결된다. 상기 포스트(6)의 높이는 최소 50 ㎛이고 일반적으로는 100 ~ 150 ㎛이다. 상기 포스트(6)는 상기 반도체 기판(1)과 상기 회로 기판사이의 열팽창 계수의 차이에 의해 발생되는 응력을 흡수하기 위하여 직선형태로 형성되어 있다.
밀봉막(7)은 폴리이미드 또는 에폭시등의 수지로 만들어지며, 상기 포스트(6)들 사이에 상기 반도체 기판(1)의 전체 회로면상에 형성된다.
상술한 웨이퍼 레벨 CSP구조를 가진 반도체 장치(20)를 사용하여 블루투스(Bluetooth)모듈이나 GPS수신모듈 등의 RF 라디오 회로를 실현하기 위해서는 수동 소자로부터 형성되는 필터 회로나 안테나 소자가 요구되는데, 이러한 수동 소자들은 종래에는 칩내부에 실장될 수 없었으며, 따라서 별도의 부품으로서 칩외부에 배치되어 상기 모듈을 소형화하기 곤란한 문제점이 있었다.
또한, 상기와 같은 고주파 회로 모듈에서는 부품간의 배선길이가 주파수 특성에 영향을 미치므로 상기 배선의 길이를 더 짧게하는 것이 곤란하며 따라서, 상기 주파수 특성을 보다 향상시키기가 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 안테나 소자, 용량성 소자 또는 이들로 구성되는 수동 회로같은 수동 소자들을 칩상에 실장할 수 있고, 웨이퍼를 칩단위로 다이싱하여 얻어지고, 칩과 패키지의 사이즈가 거의 같은 CSP구조를 갖는 반도체 장치내의 모듈이 소형화된 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 칩상에 안테나 소자가 실장되는 반도체 장치를 갖는 전자 장치에 적합한 실장 구조를 제공하는 것이다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 장치는 회로 형성 영역과 복수개의 접속 패드가 형성된 반도체 기판상에 상기 복수개의 접속 패드중에서 적어도 하나이상의 제 1 접속패드에 전기적으로 연결되는 제 1 기둥상 전극; 적어도 하나이상의 제 2 접속 패드에 접속되는 제 1 도체층; 적어도 상기 반도체 기판상의 제 1 도체층 상에 또는 상기 제 1 기둥상 전극 둘레에는 형성된 밀봉막; 상기 도체층에 대향하기 위해 상기 밀봉막상에 형성된 적어도 하나 이상의 제 2 도체층을 포함하는 것을 특징으로 한다. 상기 대향하는 제 1, 2 도체층은 적어도 하나 이상의 용량성 소자같은 수동 소자를 형성할 수 있다. 또한, 상기 반도체 장치는 상기 제 2 접속패드에 전기적으로 연결되고, 상기 제 2 도체층에 연결되는 제 2 기둥상 전극; 적어도 하나 이상의 제 3 접속 패드에 전기적으로 연결되고, 상기 제 2 도체층에 연결하는 제 3 기둥상 전극을 더 포함하는 것이 바람직하다. 접지 패드로서 제 2 접속 패드를, 급전 패드(Feeding Pad)로서 제 3 접속 패드를 이용함으로써, 역 F-형 안테나와 같은 안테나 소자가 수동 소자로서 형성될 수 있다. 또한, 상기 반도체 장치는 복수개의 수동 소자 및 수동 소자들간에 연결되고 박막 수동 소자를 가진 제 3 도체층을 더 포함하는 것이 더욱 바람직하다. 상기 수동 소자와 박막 수동 소자는 필터 회로와 같은 수동 회로를 형성할 수 있다.
수동 소자 또는 수동 회로는 상기 반도체 기판의 회로 형성 영역상에 형성될 수 있고, 상기 반도체 기판의 상기 회로 소자에 연결된다. 이러한 반도체 장치를이용하여 구성되는 모듈은 소형화될 수 있다.
상기와 같이 안테나 소자가 형성된 반도체 기판과 상기 반도체 기판이 실장되고 복수개의 배선 패턴이 형성된 배선 기판을 포함하여 구성되는 전자 장치에 있어서, 상기 반도체 장치의 제 2 도체층과 대향하는 배선 기판의 영역에서는 배선 패턴이 형성되지 않거나 상기 영역은 개구부로 된다. 이러한 구조는 안테나 성능의 저하를 억제하여 라디오 파의 높은 방사 효율을 얻을 수 있도록 한다.
또한, 상기와 같은 본 발명의 목적을 달성하기 위한 반도체 장치 제조방법에 따르면, 각각 회로 소자 형성 영역 및 복수개의 접속패드를 갖는 복수개의 칩 형성 영역을 갖는 반도체 웨이퍼 기판의 각 칩 형성 영역에 절연막이 형성된다. 그 다음, 제 1 기둥상 전극이 각 칩 형성 영역내의 적어도 하나 이상의 제 1 접속 패드에 전기적으로 연결되고, 제 1 도체층이 적어도 하나 이상의 제 2 접속 패드에 연결되기 위해 상기 절연막상에 형성된다. 밀봉막이 상기 절연막 및 제 1 도체층상에 형성된 후, 상기 제 1 도체층에 대향하는 적어도 하나 이상의 제 2 도체층이 상기 칩 형성 영역내의 상기 밀봉막 상에 형성된다. 안테나 소자 또는 용량성 소자와 같은 수동 소자 또는 필터 회로와 같은 수동 회로는 상기 회로 소자 형성 영역상에 형성된다. 그 후, 상기 반도체 웨이퍼 기판은 각각의 칩 형성 영역으로 다이싱된다.
이러한 방법은 각각의 회로 소자 형성 영역상에 수동 소자 또는 수동 회로를 구비하는 복수개의 반도체 장치를 동시에 형성하는 것을 가능하게 한다.
본 발명의 그 밖의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 분명해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 도시한 단면도,
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 표면측의 구조의 제 1 예시를 도시한 평면도,
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 표면측의 구조의 제 2 예시를 도시한 평면도,
도 4 내지 도 9 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 단계를 설명하기 위한 단면도,
도 10은 본 발명의 제 1 실시예에 따른 배선 기판상에 실장된 반도체 장치의 구조의 제 1 예시를 도시한 단면도,
도 11은 본 발명의 제 1 실시예에 따른 배선 기판상에 실장된 반도체 장치의 구조의 제 2 예시를 도시한 단면도,
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 다른 구조를 도시한 단면도,
도 13a는 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 도시한 단면도,
도 13b는 본 발명의 제 2 실시예에 따른 배선 기판상에 반도체 장치를 실장하는 형태를 도시한 단면도,
도 13c는 도 13b에 도시된 설치 형태에 의해 형성된 수동 소자의 접속 예시를 도시한 평면도,
도 14는 본 발명의 제 2 실시예에 따른 반도체 장치의 다른 구조를 도시한 단면도,
도 15a는 본 발명의 제 2 실시예에 따른 배선 기판상에 반도체 장치의 변형된 실장 형태를 도시한 단면도,
도 15b는 도 15a의 반도체 장치의 표면측을 도시한 평면도,
도 15c는 도 15a에서 도시한 변형예에 의해 형성된 수동 소자의 구조를 도시한 평면도,
도 16은 CSP 구조를 가지는 종래의 반도체 장치의 구조를 도시한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 본 발명에 따른 반도체 장치 및 그 제조방법을 상세히 설명하기로 한다. 우선, 본 발명의 제 1 실시예에 대하여 설명하기로 한다.
< 제 1 실시예>
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치(200)의 구조를 도시한 단면도이다. 도 2, 3은 땜납 볼(B)이 제거된 반도체 장치(200)의 표면의 다른 예시를 도시한 평면도이다. 도 1 내지 도 3 에서 도 16 에 도시된 선행 기술에서와 같은 부재번호는 같은 부분을 지시하고 따라서 그에 대한 설명은 적절히 생략될 것이다.
도 16에 도시된 종래의 반도체 장치(20)와 유사하게, 도 1 내지 도 3에서 도시된 본 발명의 반도체 장치(200)는 상기 회로 소자 형성 영역(DA)내에 집적 방식으로 형성된 회로 소자들을 실장하는 반도체 기판의 표면상에 형성된 복수개의 접속 패드, 산화 실리콘, 질화 실리콘등으로 이루어지며, 상기 각 접속 패드(2)의 중앙부를 노출시키기 위하여 상기 반도체 기판(1)상에 형성되는 패시베이션 막(3) 및 상기 패시베이션 막(3)의 상면상에 형성된 보호막(4)를 포함하여 구성된다.
종래의 반도체 장치(20)와 유사하게, 제 1 실시예에 따른 상기 반도체 장치(200)는 상기 보호막(4)상에 형성되고, 상기 접속 패드(2)(제 1 접속 패드)에 전기적으로 연결되는 도체층, 상기 도체층(5)상에 형성되는 포스트(6)를 포함하여구성된다.
상기 반도체 장치(200)는 상기 접속 패드들(2)중에 접지 전위에 연결되는 적어도 하나 이상의 접지 패드(2A)(제 2 접속 패드)와 미리 정해진 회로에 접속되고 미리 정해진 전력을 받는 적어도 하나 이상의 급전 패드(2B)(제 3 접속 패드)를 더 포함하는 것도 가능하다.
상기 반도체 장치(200)는 상기 접지 패드(2A)에 연결되고, 상기 보호막(4)상으로 연장되는 적어도 하나 이상의 도체층(5-1)(제 1 도체층)으로부터 형성되는 접지면(GP)과 밀봉막(7)상에 형성되고 상기 밀봉막(7)의 일부를 통해 상기 도체층(5-1)과 대향하도록 배열되는 적어도 하나 이상의 상부 도체층(8)(제 2 도체층)을 더 포함하는 것이 가능하다.
상기 반도체 장치(200)는 또한, 상기 도체층(5-1)을 통해 상기 접지 패드(2A)에 전기적으로 연결되고, 상기 상부 도체층(8)과도 연결되는 포스트(6A)(제 1 기둥상 전극)와 상기 도체층(5-1)을 통해 상기 급전 패드(2B)와 전기적으로 연결되고, 상기 상부 도체층(8)과도 연결되는 포스트(6B)(제 2 기둥상 전극)를 더 포함하는 것이 가능하다.
도 2에 도시된 바와 같이, 상기 접지 패드(2A)에 전기적으로 연결된 상기 도체층(5-1) 및 상기 접지 패드(2A)와 급전 패드(2B)에 전기적으로 연결된 상기 상부 도체층(8)은 상기 밀봉막(7)을 경유하여 서로 대향하는 위치에 배치된다. 상기 도체층(5-1)은 접지 전위에서 접지면(GP)으로 작용하며, 상기 대향하는 상부 도체층(8)은 급전 전극으로 작용하고 따라서, 역 F-형 안테나를 형성한다. 상기 패드는 상기 반도체 기판상에 회로 소자 형성 영역(DA)에 형성되는 회로 소자들에 전기적으로 연결된다.
상기 제 1 실시예에서, 역 F-형 안테나는 안테나 소자로서 형성된다. 그러나, 본 발명은 이것에 국한되지 않고, 따라서 역 L-형 안테나, 패치 안테나, 마이크로스트립 안테나 등의 다양한 안테나 소자들도 형성될 수 있다.
도 1, 2는 하나의 안테나 소자가 상기 반도체 기판상에 형성되는 것을 도시하고 있으나 본 발명은 이에 한하지 않는다. 예를 들면, 복수의 안테나가 단계적 배열 안테나를 구성하기 위해 한 칩상에 배열될 수 있고, 따라서 바람직한 방향 특성이 얻어질 수도 있다.
또 다른 방법으로는, 복수개의 안테나 소자가 형성되고, 안테나 방향성을 감소시키기 위해 상기 안테나 소자들의 방향이 변경될 수 있다. 도 3은 두 개의 안테나 소자들이 접지면(GP)으로 작용하는 도체층(5-1)과 대향하는 상부 도체층(8-1)으로 구성되는 제 1 안테나 소자와 접지면(GP)으로 작용하는 도체층(5-2)과 대향하는 상부 도체층(8-2)으로 구성되는 제 2 안테나 소자로부터 형성되는 장치의 예시와 상기 안테나 소자들의 방향이 90°만큼 차이가 나는 것을 도시하고 있다.
도 4 내지 도 9는 본 발명의 제 1 실시예에 따른 상기 반도체 소자(200)의 제조 단계를 설명하기 위한 단면도이다. 상기 제조 단계는 도 4 내지 도 9를 참조하여 설명할 것이다.
본 발명의 제 1 실시예에 따른 상기 제조 단계에서, 도 4에 도시된 바와 같이, 산화 실리콘, 질화 실리콘 등으로 이루어진 패시베이션 막(3)이 알루미늄 전극등으로 이루어진 복수개의 접속 패드(2)의 표면상과 웨이퍼(반도체 기판)이 표면상에 형성된다. 상기 기판은 상기 회로 소자 형성 영역에 형성되는 회로 소자를 실장하고, 복수개의 칩 형성 영역을 갖는다. 상기 패시베이션 막(3)은 각 접속 패드(2)의 중앙부를 노출하도록 형성된다. 복수개의 패드는 적어도 하나 이상의 접지 패드(2A)와 급전 패드(2B)를 포함한다. 그리고 나서, 상기 접속 패드(2)의 중앙부를 노출시키기 위해 각 개구부를 가진 보호막(4)이 상기 패시베이션 막(3)의 상면에 형성된다. 상기 보호막(4)은 예를 들면, 폴리이미드계 수지재를 상기 패시베이션 막(3) 전체 상면과 상기 웨이퍼(1)상의 상기 패드(2)상에 도포경화시킨 후, 에칭을 이용하여 레지스트 패터닝과 보호막 패터닝을 실시한 후, 레지스트 박리를 행한다.
상기 보호막(4)의 형성에 있어서는 스핀 코팅에 의한 폴리이미드계 수지 도포법, 스퀴지를 이용하는 프린트법, 잉크 토출 코팅 방법 등을 채용할 수 있다. 상기 보호막 물질은 상기 폴리이미드계 수지에 국한되지 않고, 에폭시계 수지, PBO(벤조옥시돌계 수지)등도 가능하다.
도 5에 도시된 바와 같이, 도체층(5)은 상기 보호막(4)과 패시베이션 막(3)내에 형성된 개구부를 통해 노출된 상기 접속 패드(2)와 급전 패드(2B)의 일부영역상에 형성된다. 접지면(GP)에 상응하는 도체층(5-1)은 상기 접지 패드(2A)상에 형성된다.
상기 도체층들(5, 5-1)은 다음과 같이 형성된다. 구리, 티타늄등으로 이루어진 UBM(Under Bump Metal)층(미도시)이 스퍼터링 등에 의해 상기 보호막(4)의 전표면상에 증착된다. 그 다음, 포토레지스트를 상기 UBM층 상에 도포경화시키고 미리 정해진 형상을 가진 개구부에 상응하는 포토리소그래피에 의해 패턴화된다. 상기 레지스트에 의해 형성된 개구부는 전류 패스로서 UBM층을 이용하여 전기도금 처리가 된다. 상기 도체층들(5, 5-1)은 무전기도금처리에 의해서도 형성될 수 있다. 이러한 도체층에 사용되는 물질에는 좋은 전도 특성을 가진 구리, 알루미늄, 금등과 이들의 합금이 있다.
도 6에 도시된 바와 같이, 포스트(6, 6A, 6B)는 상기 도체층(5, 5-1)상의 미리 정해진 일부 영역에서 기둥상 전극으로부터 형성된다.
상기 포스트는 예를 들면, 포스트 형성 포토레지스트를 약 100 ~ 150㎛ 두께로 도포경화시키고, 상기 도체층(5, 5-1)이 미리 정해진 일부 영역을 노출시키는 개구부를 형성한 후, 전류 패스로서 UBM층을 이용하여 개구부의 내부에 대해 전기도금처리를 실시하여 형성된다. 각 포스트는 무전기도금 처리 또는 스터드 범프법에 의해서 형성된다.
상기 포스트 재료의 일예로는 양호한 전도 특성을 갖는 구리, 땜납, 금, 니켈 등이 이용된다. 땜납이 포스트 형성 재료로 이용될 때, 구상 전극이 연속적인 환류처리에 의해 형성될 수 있고 또한, 상기 방법에 부가하여 프린팅 방법이 채용될 수도 있다. 상기 포스트(6)가 형성된 후에 UBM층의 불필요한 부분은 에칭된다.
도 7에 도시된 바와 같이, 밀봉막(7)은 예를 들면, 상기 포스트, 보호막(4), 도체층(5, 5-1)을 덮도록 폴리이미드 또는 에폭시 등의 수지재로 상기 웨이퍼(1)의 전표면의 측면을 몰딩하여 형성된다. 상기 밀봉막(7)은 바람직하게는 환경변화에대응하는 신뢰성을 확보하기 위하여 상술한 보호막(4)의 주성분과 실질적으로 동일한 주성분을 포함하는 수지재로 이루어진다. 상기 밀봉막(7)을 형성하는 방법은 상술한 몰딩방법외에, 프린팅법, 침지법, 스핀 코팅, 다이 코팅 등을 이용할 수도 있다.
도 8에 도시된 바와 같이, 상기 밀봉막(7)이 형성된 후, 상기 밀봉막(7)의 상부 표면은 상기 포스트(6, 6A, 6B)의 상단면(6a)을 노출시키도록 다이싱 연마한 후, 그 표면의 산화막을 제거한다.
동박과 같은 금속박이 상기 밀봉막(7)상에 땜납프린팅 등으로 씌워지고 선택적 에칭을 실시하여 상기 접지 패드(2A)에 상응하는 상기 포스트(6A)와 상기 급전 패드(2B)에 상응하는 상기 포스트(6B)에 전기적으로 연결되는 상부 도체층(8)을 형성한다. 선택적으로, 상기 상부 도체층(8)으로 작용하는 도체판이 상기 접지 패드(2A)와 급전 패드(2B)에 상응하는 상기 포스트(6A, 6B)이 전도성 접착제로 고착시킬 수도 있다.
도 9에 도시된 바와 같이, 필요에 따라서 상부 도체층(8)이 형성되어 있지 않은 포스트(6)상에 땜납 볼이 배치되어 단자부가 형성될 수도 있다.
상기 웨이퍼(1)는 미리 정해진 다이싱 라인(CL)을 따라 칩 형성 영역으로 다이싱된다. 그 결과, 도 1에 도시된 구조를 갖는 상기 반도체 장치가 형성된다.
즉, 도 1에 도시된 구조를 갖는 상기 반도체 장치, 즉, 상기 도체층(5-1)으로부터 형성되는 접지 패드(GP), 상기 포스트(6A, 6B)에 전기적으로 연결되기 위해 상기 접지 패드(2A)와 급전패드(2B)에 상응하는 포스트(6A, 6B)상에 형성되는 상기상부 도체층(8)으로 구성되는 상기 역 F-형 안테나를 탑재한 반도체 장치(200)가 제조된다.
도 10과 11은 미리 정해진 배선 패턴이 설치된 배선 기판상에 상기 구조를 가지는 상기 반도체(200)가 실장될 때 적합한 실장 구조를 도시하고 있다.
도 10에 도시된 상기 구조에서, 복수개의 배선 패턴이 실장된 배선 기판(30)이 전자 장치 하우징(40)내에 설치된다. 상기 반도체 장치(200)는 상기 포스트(6)상에 형성된 상기 땜납 볼(B)를 경유하여 상기 배선 기판(30)상에 형성된 배선 패턴(31)상에 실장된다. 상기 반도체 장치(200)의 안테나로서 기능을 하는 상기 상부 도체층(8)은 상기 배선 기판(30)에 대향한다.
만일 상기 배선 기판(30)의 상기 상부 도체층(8)에 대향하는 영역(32)내에 배선 패턴이 존재하면 상기 상부 도체층(8)으로부터 방사되는 라디오 파의 방사효율이 감소하거나 방사 패턴이 분산되고 안테나 효율이 저하된다. 상기 문제점을 해결하기 위하여 상기 배선 기판(30)의 상기 상부 도체층(8)에 대향하는 영역(32)내에 배선 패턴을 형성하지 않는다. 따라서, 안테나 성능의 저하는 억제될 수 있다.
도 11에 도시된 구조에서, 상기 배선 기판(30)의 상기 상부 도체층(8)에 대향하는 영역(32)은 개구부이다. 이 경우, 상기 상부 도체층(8)에 의해 방사되는 라디오 파를 방해하는 부재가 거의 없어 라디오 파의 방사 효율의 감소와 안테나 성능 저하를 최소화 할 수 있고, 양호한 성능을 얻을 수 있다.
상기에서 설명한 바와 같이, 제 1 실시예는 상기 접지판(GP)으로서의 상기 도체층(5-1)과 상기 접지 패드(2A)와 급전 패드(2B)에 전기적으로 연결되는포스트(6A, 6B)상에 상기 상부 도체층(8)을 형성함으로써 역 F-형 안테나를 구성한다. 상기 안테나는 칩 내부에 실장될 수 있고, 상기 칩을 이용하여 구성되는 안테나를 구비한 모듈이 소형화될 수 있다.
상기 안테나가 상기 칩내부에 실장되기 때문에, 상기 칩상의 회로로부터 상기 안테나까지의 배선거리는 상기 안테나가 상기 칩외부에 설치되는 구조와 비교하면 훨씬 짧아질 수 있다. 상기 안테나를 구성하는 전극으로의 급전선 손실도 최소화할 수 있다. 이것은 전송 채널 특성의 향상과 고성능 안테나의 제공에 기여할 수 있다.
상기 제 1 실시예에서, 상기 밀봉막(7)은 상기 접지판(GP)과 상기 상부 도체층(8)사이에 삽입된다. 또는 그 대신, 도 12에 도시된 바와 같이 고유전성 부재(11)가 상기 접지판(GP)과 상기 상부 도체층(8)사이에 삽입될 수도 있다. 이 경우, 상기 포스트(6, 6A, 6B)가 형성된 후, 상기 유전성 부재가 접착제등으로 상기 접지판(GP)(도체층 5-1)에 고착된다. 그 다음, 상기 상부 도체층(8)이 상술한 밀봉 단계를 통해 레이 아웃된다.
상기 접지판(GP)과 상기 상부 도체층(8)사이에 티탄산바륨 등으로 이루어진 상기 고유전 부재를 삽입함으로써, 상기 안테나 소자의 전기적 길이가 조정될 수 있다. 다시 말하면, 상기 안테나 소자의 공진 주파수가 상기 상부 도체층(8)의 패턴 사이즈의 변경 없이도 변경이 가능하다. 상기 안테나 소자의 공진 주파수가 일정하게 유지되면, 상기 고유전성 부재의 결합에 의해 상기 접지판(GP)과 상기 상부 도체층(8)의 면적이 감소될 수 있다.
<제 2 실시예>
도 13a는 본발명의 제 2 실시예에 따른 반도체 장치(200)를 도시한 단면도이다. 도 13a에서, 상기 제 1 실시예에서와 같은 참조 번호는 같은 부분을 지시하므로 그에 대한 설명은 적절히 생략될 것이다.
제 2 실시예에 따른 상기 반도체 장치(200)는 미리 정해진 접속 패드(2C)(제 2 접속 패드)에 연결되는 도체층(5-2)(제 1 도체층) 및 밀봉막(7)상에 형성된 상부 도체층(12)(제 2 도체층)를 포함하여 구성된다. 도 13에 도시된 바와 같이, 상기 도체층(5-2)과 상부 도체층(12)은 상기 밀봉막(7)의 일부분을 경유하여 서로 대향하는 위치에 형성된다.
도 13b는 본 발명의 제 2 실시예에 따른 배선 기판(30)상에 반도체 장치(200)를 설치하는 상태를 도시한 단면도이다. 이 경우, 상기 상부 도체층(12)은 땜납층(B')를 경유하여 상기 배선 기판(30)상에 형성된 패드(33)에 연결된다. 상기 상부 도체층(12), 밀봉막(7), 도체층(5-2)은 용량성 소자(Cp)를 형성한다.
도체층(5)을 경유하여 접속패드(2)에 전기적으로 연결되는 포스트(6)는 땜납 볼(B)을 경우하여 상기 배선 기판(30)의 배선 패턴(31)에 연결된다.
용량성 소자(Cp)는 상기 배선 기판(30)상의 상기 패드(31)와 칩내부의 상기 도체층(5-2)사이에 형성될 수 있고, 도 13c에 도시된 것과 같은 등가 회로가 구성될 수 있다. 도 13c에서, 참조번호 200a는 도 13a에 도시된 바와 같이 미리 상기 반도체 장치(200)의 반도체 기판(1)상에 형성되는 부분을 지시한다. 상기 용량성 소자(Cp)는 상기 회로부(200a)에 연결될 수 있다.
상기 제 2 실시예에 따르면, 상기 용량성 소자와 칩은 통합될 수 있다. 용량성 소자를 갖는 모듈이 이 칩을 이용하여 구성되면, 상기 용량성 소자가 칩 외부에 배치된 종래의 구조에 비해 훨씬 소형화될 수 있다.
상술한 실시예에서, 상기 밀봉막(7)은 상기 상부 도체층(12)의 일부와 상기 도체층(5-2) 사이에 용량성 소자를 형성하기 위하여 삽입된다. 도 14에 도시된 바와 같이, 대신 유전층(13)이 용량성 소자(Cp)를 형성하기 위하여 상기 상부 도체층(12)과 상기 도체층(5-2)사이에 삽입될 수도 있다. 이러한 구조에서, 용량성 소자의 전기용량은 상기 상부 도체층(12)과 상기 도체층(5-2)사이에 삽입되는상기 유전층(13)의 상유전율, 두께, 면적에 의해 결정된다. 높은 상유전율을 가진 유전체는 상기 상부 도체층(12)과 상기 도체층(5-2)의 면적을 변화시키지 않고도 전기 용량값을 증가시킬 수 있다. 상기 전기 용량값이 일정하게 유지되면, 각 도체층의 면적이 감소될 수 있다. 상기 유전층(13)을 형성하는 상기 높은 상유전율을 가진 유전체 물질은 티탄산 바륨, 티탄산 탄탈등의 고유전체 물질이다.
도 15a 내지 15c는 상기 제 2 실시예의 변형예를 도시한다.
도 15a는 본 발명의 제 2 실시예에 따른 배선 기판(30)상에 반도체 장치(200)의 변형된 실장 상태를 도시한 단면도이다. 도 15b는 상기 밀봉막(7)이 생략된 상기 반도체 장치(200)의 표면을 도시한 평면도이다.
도 15a에 도시된 바와 같이, 상기 변형예는 도체층(5-3, 10)(제 1 도체층)에 전기적으로 연결되는 접속 패드(2D)(제 2 접속 패드)를 포함하여 구성된다. 그리고, 상기 변형예는 유전층(13)을 통해 상기 도체층(5-3, 10)에 대향하는 위치에 형성된 상부 도체층(12-1, 12-2)(제 2 도체층)을 더 포함하여 구성된다.
기둥상 전극(6)은 상기 도체층(10)상에 형성되고, 땜납 볼(B)이 상기 기둥상 전극(6)상에 형성된다. 상기 기둥상 전극(6)은 땜납 볼(B)을 경유하여 상기 배선 기판(30)상에 형성되는 패드(36)로 전기적으로 연결된다. 땜납층(B')은 땜납 프린팅등의 금속화 처리를 통해 상기 상부 도체층(12-1, 12-2)상에 형성된다. 상기 상부 도체층(12-1, 12-2)은 땜납층(B')를 경유하여 상기 배선 기판(30)상에 형성된 패드(35)로 연결된다.
이러한 배치로써, 상기 용량성 소자(Cp)와 동일한 구조를 갖는 두 개의 용량성 소자 C1, C2가 상기 상부 도체층(12-1)과 상기 도체층(5-3) 그리고, 상기 상부 도체층(12-2)와 상기 도체층(10)사이에 각각 형성된다.
도 15b에 도시된 바와 같이, 상기 도체층(10)은 유도성 소자(L)을 형성하기 위하여 정방코일형상으로 패턴화된다.
상기 용량성 소자(C1, C2)와 상기 유도성 소자(L)를 조합하여 다양한 수동 회로를 구성할 수 있다. 예를 들면, 도 15c에 도시된 π형 저역 통과 필터가 형성되어 상기 반도체 기판(1)상에 형성된 상기 회로 부분(200a)에 연결될 수 있다. 수동 회로로부터 형성된 필터 회로는 상기 칩내에 실장될 수 있고, 상기 칩을 이용하여 구성된 필터 회로를 가진 모듈은 소형화될 수 있다.
상기 변형예에서, 상기 필터 회로는 두 개의 용량성 소자와 한 개의 유도성 소자를 조합하여 실현된다. 그러나, 본 발명은 이에 국한되지 않고, 다양한 수동 회로가 복수개의 용량성 소자, 유도성 소자, 도체층을 조합하여 구성될 수 있다.
또한, 본 발명은 용량성 소자, 유도성 소자에 국한되지 않고, 상기 반도체 기판(1)상에 형성되는 도체층은 저항, 박막 변압기, 박막 SAW(Surface Acoustic Wave) 필터, 마이크로스트립 라인, MMIC(Micro Monolithic Integrated Circuit)등을 형성할 수 있다. 또는, 이들 컴포넌트들은 다양한 수동 회로를 구성하기 위해 조합될 수도 있다.
상기와 같은 반도체 장치에 의하면, 다양한 수동 회로가 상기 칩내에 실장될 수 있고, 상기 칩을 이용하여 구성되는 모듈이 소형화될 수 있는 효과가 있다.
또한, 상기 반도체 장치에 의하면, 수동 소자들이 칩외부에 배치되어 있는 종래의 구조에 비해, 칩상의 회로로부터 각 수동 소자로의 거리가 훨씬 짧아지는 효과가 있다.
또한, 특히, 라디오 주파수대 회로에서 주파수 특성을 향상시키기 위해 안테나 손실을 절감시킬 수 있는 효과가 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서, 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.

Claims (23)

  1. 회로소자 형성 영역과 적어도 하나 이상의 제 1 접속패드 및 적어도 하나 이상의 제 2 접속패드를 포함하는 복수개의 접속패드가 형성되는 반도체 기판;
    상기 제 1 접속패드에 전기적으로 연결되기 위해 제 1 접속패드상에 형성된 제 1 기둥상 전극;
    상기 제 2 접속패드에 전기적으로 연결되기 위해 제 2 접속패드상에 형성된 적어도 하나 이상의 제 1 도체층;
    적어도 상기 반도체 기판상, 제 1 도체층상, 제 1 기둥상 전극 주위에 형성된 밀봉막;
    상기 제 1 도체층에 대향하기 위하여 상기 밀봉막상에 형성된 제 2 도체층; 및
    상기 제 1, 2 도체층으로부터 형성되는 적어도 하나 이상의 수동 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수개의 접속 패드는 적어도 하나 이상의 제 3 전극 패드를 포함하고,
    상기 제 2 접속 패드에 전기적으로 연결되고, 상기 제 2 도체층에 연결되는제 2 기둥상 전극; 및
    상기 제 3 접속 패드에 전기적으로 연결되고, 상기 제2 도체층에 연결되는제 3 기둥상 전극이 더 포함되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제 2 접속 패드는 접지 패드를 구성하고, 상기 제 3 접속 패드는 급전패드를 구성하고, 상기 수동 소자는 안테나 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 안테나 소자는 역 F-형 안테나를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 수동 수자는 용량성 소자를 포함하고,
    상기 제 2 도체층상에 배선 기판에 연결될 접속부가 더 포함되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 복수개의 수동 소자; 및
    상기 수동 소자에 연결되는 제 3 도체층이 더 포함되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 3 도체층은 적어도 하나 이상의 박막 수동 소자를 구성하고,
    수동 회로를 형성하는 복수개의 수동 소자 및 박막 수동 소자는 수동 회로를형성하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 복수개의 수동 소자는 적어도 둘 이상의 용량성 소자를 포함하고,
    상기 박막 수동 소자는 유도성 콤포넌트를 도출하기 위해 상기 제 3 도체층을 패턴화함으로써 형성되는 유도성 소자를 포함하고,
    상기 수동 회로는 필터 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 밀봉막은 상기 제 1, 2 도체층 사이에 위치한 유전체 부분을 갖는 것을 특징으로 하는 반도체 장치.
  10. 회로 소자 형성 영역과 적어도 하나 이상의 제 1 접속 패드와 적어도 하나 이상의 제 2 접속 패드를 포함하는 복수개의 접속 패드가 형성된 반도체 기판,
    상기 제 1 접속 패드에 전기적으로 연결되는 기둥상 전극,
    상기 제 2 접속 패드에 연결되는 제 1 도체층,
    적어도 상기 반도체 기판상, 상기 제 1 도체층상, 상기 기둥상 전극 주위에는 형성된 밀봉막,
    상기 제 1 도체층과 대향하도록 상기 밀봉막상에 형성된 제 2 도체층, 및
    상기 제 1, 2 도체층으로부터 형성된 안테나 소자를 갖는 반도체 장치; 및
    복수개의 배선 패턴이 형성된 배선 기판;을 갖고
    상기 반도체 장치는 상기 기둥상 전극을 경유하여 상기 배선 기판상의 상기 배선 패턴에 전기적으로 연결되는 구조를 갖고,
    무배선 패턴이 상기 반도체 장치의 제 2 도체층과 대향하도록 상기 배선 기판 영역내에 형성되는 것을 특징으로 하는 전자 장치.
  11. 제 10 항에 있어서, 상기 반도체 장치의 상기 제 2 도체층과 대향하는 배선 기판영역은 개구부를 포함하는 것을 특징으로 하는 전자 장치.
  12. 상면에 회로 소자 형성 영역과 복수개의 접속 패드가 형성된 반도체 기판을 준비하는 단계;
    제 1 기둥상 전극을 상기 복수개의 접속 패드중에 적어도 하나 이상의 제 1 접속 패드에 전기적으로 연결하는 단계;
    적어도 하나 이상의 도체층을 상기 복수개의 접속 패드중 적어도 하나 이상의 제 2 접속 패드에 연결하는 단계;
    적어도 상기 반도체 기판상, 제 1 도체층상, 제 1 기둥상 전극 주위에 밀봉막을 형성하는 단계; 및
    상기 제 1 도체층과 대향하도록 상기 밀봉막상에 적어도 하나 이상의 제 2 도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 2 접속 패드 및 제 2 도체층과 전기적으로 연결되는 제 2 기둥상 전극을 형성하는 단계; 및
    상기 복수개의 접속 패드중 적어도 하나 이상의 제 3 접속 패드에 전기적으로 연결되고 제 2 도체층에 연결되는 제 3 기둥상 전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 2 접속 패드는 접지 패드를 구성하고;
    상기 제 3 접속 패드는 급전 패드를 구성하고; 그리고
    제 1, 2 도체층은 안테나 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 제 1, 2 도체층으로부터 용량성 소자를 형성하는 단계; 및
    상기 제 2 도체층상에 배선 기판에 연결되는 접속 구조를 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    복수개의 용량성 소자를 형성하는 단계; 및
    적어도 두개 이상의 용량성 소자사이에 연결되고, 유도성 콤포넌트를 도출하기 위하여 패턴화되고 그 결과 유도성 소자를 형성하는 제 3 도체층을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 12 항에 있어서, 상기 제 1, 2 도체층 사이에 유전성 물질을 배치하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 회로 소자 형성 영역과 복수개의 접속 패드를 각각 갖는 복수개의 칩 형성 영역을 갖는 반도체 웨이퍼를 준비하는 단계;
    상기 각 칩 형성 영역에 절연막을 형성하는 단계;
    제 1 기둥상 전극을 상기 칩 형성 영역내의 복수개의 접속 패드중 적어도 하나 이상의 제 1 접속 패드에 전기적으로 연결하는 단계;
    상기 절연막상에 적어도 하나 이상의 제 1 도체층을 형성하고 상기 칩 형성 영역내의 복수개의 접속 패드중에 적어도 하나 이상의 제 2 접속 패드에 접속하는 단계;
    적어도 상기 제 1 기둥상 전극 주위와 상기 절연막상의 상기 제 1 도체층 상에는 밀봉막을 형성하는 단계;
    상기 제 1 도체층과 대향하도록 상기 칩 형성영역내의 상기 밀봉막상에 적어도 하나 이상의 제 2 도체층을 형성하는 단계; 및
    상기 반도체 웨이퍼를 각 칩 형성 영역으로 다이싱하여 복수개의 반도체 장치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 칩 형성 영역내의 상기 제 2 접속 패드에 전기적으로 연결되고, 상기 제 2 도체층에 연결되는 제 2 기둥상 전극을 형성하는 단계; 및
    상기 칩 형성 영역내의 상기 복수개의 접속 패드 중 적어도 하나 이상의 제 3 접속 패드에 연결되고 상기 제 2 도체층에 연결되는 제 3 기둥상 전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 1 접속 패드는 접지 패드를 구성하고;
    상기 제 2 접속 패드는 급전 패드를 구성하고; 그리고
    상기 제 1, 2 도체층은 안테나 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 18 항에 있어서,
    상기 제 1, 2 도체층으로부터 용량성 소자를 형성하는 단계;
    배선 기판에 연결되는 접속 구조를 상기 제 2 도체층상에 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    복수개의 용량성 소자를 형성하는 단계; 및
    적어도 두 개이상의 용량성 소자 사이에 연결되고 유도성 컴포넌트를 도출하기 위해 패턴화되어 그 결과 유도성 소자를 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 18 항에 있어서, 상기 제 1, 2 도체층 사이에 유도성 물질을 배치하는 단계가 더 포함되는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020020020498A 2001-04-17 2002-04-15 반도체 장치 및 반도체 장치의 제조 방법 KR100885352B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00118242 2001-04-17
JP2001118242A JP3939504B2 (ja) 2001-04-17 2001-04-17 半導体装置並びにその製造方法および実装構造

Publications (2)

Publication Number Publication Date
KR20020081089A true KR20020081089A (ko) 2002-10-26
KR100885352B1 KR100885352B1 (ko) 2009-02-26

Family

ID=18968664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020020498A KR100885352B1 (ko) 2001-04-17 2002-04-15 반도체 장치 및 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (1) US6639299B2 (ko)
EP (2) EP1359618A3 (ko)
JP (1) JP3939504B2 (ko)
KR (1) KR100885352B1 (ko)
CN (1) CN1320646C (ko)
SG (1) SG114537A1 (ko)
TW (1) TW544817B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699316B1 (ko) * 2004-01-27 2007-03-26 가시오게산키 가부시키가이샤 광센서모듈
KR100714310B1 (ko) * 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
KR100742902B1 (ko) * 2003-09-18 2007-07-25 미나미 가부시키가이샤 웨이퍼 레벨 ｃｓｐ의 제조방법

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
CN100367489C (zh) 2001-09-07 2008-02-06 株式会社理光 半导体器件
JP4824228B2 (ja) * 2001-09-07 2011-11-30 株式会社リコー 半導体装置
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
DE10206919A1 (de) * 2002-02-19 2003-08-28 Infineon Technologies Ag Verfahren zur Erzeugung einer Abdeckung, Verfahren zum Herstellen eines gehäusten Bauelements
KR100452820B1 (ko) * 2002-07-12 2004-10-15 삼성전기주식회사 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판
US6861749B2 (en) * 2002-09-20 2005-03-01 Himax Technologies, Inc. Semiconductor device with bump electrodes
JP4126389B2 (ja) * 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
JP4056360B2 (ja) 2002-11-08 2008-03-05 沖電気工業株式会社 半導体装置及びその製造方法
AU2003279577A1 (en) 2002-11-21 2004-06-15 Casio Computer Co., Ltd. High frequency signal transmission structure
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
JP2004207502A (ja) * 2002-12-25 2004-07-22 Canon Inc 誤操作防止方法
JP3666749B2 (ja) 2003-01-07 2005-06-29 沖電気工業株式会社 半導体装置
JP4141857B2 (ja) * 2003-02-18 2008-08-27 日立マクセル株式会社 半導体装置
JP2005005409A (ja) * 2003-06-11 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置
JP3983205B2 (ja) 2003-07-08 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
JP4513302B2 (ja) * 2003-10-07 2010-07-28 カシオ計算機株式会社 半導体装置
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP4397210B2 (ja) 2003-10-20 2010-01-13 ローム株式会社 半導体装置
DE10356511A1 (de) * 2003-12-03 2005-07-07 Siemens Ag Antennenanordnung für mobile Kommunikationsendgeräte
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US7444734B2 (en) * 2003-12-09 2008-11-04 International Business Machines Corporation Apparatus and methods for constructing antennas using vias as radiating elements formed in a substrate
FR2867609B1 (fr) * 2004-03-12 2006-12-01 United Monolithic Semiconduct Boitier miniature hyperfrequence de puissance et procede de fabrication du boitier
JP3851320B2 (ja) * 2004-03-25 2006-11-29 Ｔｄｋ株式会社 回路装置及びその製造方法
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7091562B2 (en) * 2004-08-13 2006-08-15 Himax Technologies, Inc. CMOS power sensor
JP2006108654A (ja) * 2004-09-09 2006-04-20 Semiconductor Energy Lab Co Ltd 無線チップ
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
WO2006028195A1 (en) * 2004-09-09 2006-03-16 Semiconductor Energy Laboratory Co., Ltd. Wireless chip
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
FR2875995B1 (fr) * 2004-09-24 2014-10-24 Oberthur Card Syst Sa Procede de montage d'un composant electronique sur un support, de preference mou, et entite electronique ainsi obtenue, telle q'un passeport
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
JP4431747B2 (ja) 2004-10-22 2010-03-17 富士通株式会社 半導体装置の製造方法
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US8060566B2 (en) 2004-12-01 2011-11-15 Aol Inc. Automatically enabling the forwarding of instant messages
US7730143B1 (en) 2004-12-01 2010-06-01 Aol Inc. Prohibiting mobile forwarding
US9002949B2 (en) 2004-12-01 2015-04-07 Google Inc. Automatically enabling the forwarding of instant messages
JP4752280B2 (ja) * 2005-02-08 2011-08-17 カシオ計算機株式会社 チップ型電子部品およびその製造方法
JP4185499B2 (ja) 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
DE102005009358B4 (de) * 2005-03-01 2021-02-04 Snaptrack, Inc. Lötfähiger Kontakt und ein Verfahren zur Herstellung
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7470927B2 (en) 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
US20060267198A1 (en) * 2005-05-25 2006-11-30 Mou-Shiung Lin High performance integrated circuit device and method of making the same
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
CN1901163B (zh) 2005-07-22 2011-04-13 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
JP4749795B2 (ja) * 2005-08-05 2011-08-17 新光電気工業株式会社 半導体装置
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
JP4832107B2 (ja) * 2006-02-23 2011-12-07 ソニーケミカル＆インフォメーションデバイス株式会社 実装方法
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
JP2008017421A (ja) * 2006-07-10 2008-01-24 Seiko Epson Corp 半導体装置
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
TWI320680B (en) * 2007-03-07 2010-02-11 Phoenix Prec Technology Corp Circuit board structure and fabrication method thereof
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
KR101481571B1 (ko) 2007-08-21 2015-01-14 삼성전자주식회사 반도체 패키지 장치 및 그의 제작방법
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
US8445996B2 (en) 2007-10-11 2013-05-21 Samsung Electronics Co., Ltd. Semiconductor package
KR100910231B1 (ko) * 2007-11-30 2009-07-31 주식회사 하이닉스반도체 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
WO2010038599A1 (en) * 2008-10-01 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2348572A4 (en) * 2008-11-14 2013-04-17 Fujikura Ltd DEVICE MULTIPLE RESIN LAYERS AND METHOD FOR THE PRODUCTION THEREOF
US8176628B1 (en) * 2008-12-23 2012-05-15 Amkor Technology, Inc. Protruding post substrate package structure and method
CN101930931B (zh) * 2009-06-18 2012-02-08 南亚电路板股份有限公司 封装电路基板结构及其制造方法
US8525335B2 (en) 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
JP2009246404A (ja) * 2009-07-30 2009-10-22 Casio Comput Co Ltd 半導体装置の製造方法
TW201113962A (en) * 2009-10-14 2011-04-16 Advanced Semiconductor Eng Chip having metal pillar structure
TWI445147B (zh) * 2009-10-14 2014-07-11 Advanced Semiconductor Eng 半導體元件
US8987830B2 (en) 2010-01-12 2015-03-24 Marvell World Trade Ltd. Attaching passive components to a semiconductor package
CN102339767A (zh) * 2010-07-26 2012-02-01 矽品精密工业股份有限公司 半导体元件及其制造方法
US8394672B2 (en) * 2010-08-14 2013-03-12 Advanced Micro Devices, Inc. Method of manufacturing and assembling semiconductor chips with offset pads
TWI478303B (zh) 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
EP2463809A1 (fr) * 2010-12-07 2012-06-13 NagraID S.A. Carte électronique à contact électrique comprenant une unité électronique et/ou une antenne
IT1404233B1 (it) 2010-12-29 2013-11-15 St Microelectronics Srl Assemblaggio di substrati provvisto di interconnessioni capacitive, e relativo metodo di fabbricazione
US8982574B2 (en) 2010-12-29 2015-03-17 Stmicroelectronics S.R.L. Contact and contactless differential I/O pads for chip-to-chip communication and wireless probing
US8884443B2 (en) 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US8686568B2 (en) 2012-09-27 2014-04-01 Advanced Semiconductor Engineering, Inc. Semiconductor package substrates having layered circuit segments, and related methods
US8957500B2 (en) * 2012-10-10 2015-02-17 Nxp B.V. High-voltage integrated metal capacitor and fabrication method
JP2014170811A (ja) * 2013-03-01 2014-09-18 Sony Corp ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）
JP5686838B2 (ja) * 2013-04-02 2015-03-18 スパンション エルエルシー 半導体装置およびその製造方法
WO2014196143A1 (ja) * 2013-06-04 2014-12-11 パナソニックＩｐマネジメント株式会社 無線モジュール
EP2860757B1 (en) * 2013-09-11 2019-12-11 Nxp B.V. Integrated circuit
US9478443B2 (en) * 2014-08-28 2016-10-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package and method of forming the same
JP6327233B2 (ja) * 2015-10-30 2018-05-23 株式会社村田製作所 集積回路素子の実装構造
CN107369653A (zh) * 2016-05-13 2017-11-21 北京中电网信息技术有限公司 一种高干扰组件的系统级封装方法、结构及分离阵列结构
TWI653785B (zh) * 2016-12-22 2019-03-11 日商京瓷股份有限公司 天線基板
US10861807B2 (en) 2018-11-21 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit features with obtuse angles and method forming same
US10943880B2 (en) 2019-05-16 2021-03-09 Advanced Micro Devices, Inc. Semiconductor chip with reduced pitch conductive pillars
KR20220031398A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 인쇄회로기판
US11735830B2 (en) * 2021-08-06 2023-08-22 Advanced Semiconductor Engineering, Inc. Antenna device and method for manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617193A (en) 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
US5180445A (en) * 1989-06-13 1993-01-19 Sps Technologies, Inc. Magnetic materials
JPH0595082A (ja) * 1991-10-01 1993-04-16 Matsushita Electron Corp 半導体装置
US5416356A (en) * 1993-09-03 1995-05-16 Motorola, Inc. Integrated circuit having passive circuit elements
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
JP3356921B2 (ja) * 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
JPH1041632A (ja) * 1996-07-26 1998-02-13 Kyocera Corp 多層配線基板
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP3420474B2 (ja) * 1997-07-25 2003-06-23 京セラ株式会社 積層型開口面アンテナ及びそれを具備する多層配線基板
JP3798901B2 (ja) * 1998-02-26 2006-07-19 京セラ株式会社 多層配線基板
KR100431307B1 (ko) * 1998-12-29 2004-09-18 주식회사 하이닉스반도체 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법
JP2000208944A (ja) * 1999-01-13 2000-07-28 Nippon Telegr & Teleph Corp <Ntt> 実装基板及びその製造方法
JP3465617B2 (ja) * 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
JP2000357757A (ja) * 1999-06-15 2000-12-26 Toshiba Corp 半導体装置および電子回路装置
JP4242983B2 (ja) * 1999-09-29 2009-03-25 京セラ株式会社 積層型開口面アレイアンテナ
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
US6180445B1 (en) * 2000-04-24 2001-01-30 Taiwan Semiconductor Manufacturing Company Method to fabricate high Q inductor by redistribution layer when flip-chip package is employed
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
JP4394266B2 (ja) * 2000-09-18 2010-01-06 カシオ計算機株式会社 半導体装置および半導体装置の製造方法
JP2002312747A (ja) * 2001-04-16 2002-10-25 Oji Paper Co Ltd Ｉｃチップ実装体及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742902B1 (ko) * 2003-09-18 2007-07-25 미나미 가부시키가이샤 웨이퍼 레벨 ｃｓｐ의 제조방법
KR100699316B1 (ko) * 2004-01-27 2007-03-26 가시오게산키 가부시키가이샤 광센서모듈
KR100714310B1 (ko) * 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들

Also Published As

Publication number Publication date
CN1383206A (zh) 2002-12-04
JP2002314028A (ja) 2002-10-25
EP1251558A8 (en) 2003-01-02
JP3939504B2 (ja) 2007-07-04
CN1320646C (zh) 2007-06-06
US6639299B2 (en) 2003-10-28
SG114537A1 (en) 2005-09-28
EP1359618A2 (en) 2003-11-05
KR100885352B1 (ko) 2009-02-26
US20020149086A1 (en) 2002-10-17
EP1251558A2 (en) 2002-10-23
TW544817B (en) 2003-08-01
EP1359618A3 (en) 2005-02-09

Similar Documents

Publication Publication Date Title
KR100885352B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20230130259A1 (en) Radio frequency device packages
KR100443954B1 (ko) 반도체장치
US7569924B2 (en) Semiconductor device and manufacturing method thereof
US8035192B2 (en) Semiconductor device and manufacturing method thereof
US20070029667A1 (en) Semiconductor device
US7041537B2 (en) Method for fabricating semiconductor component with on board capacitor
US7521796B2 (en) Method of making the semiconductor device, circuit board, and electronic instrument
US7851918B2 (en) Three-dimensional package module
US7667315B2 (en) Semiconductor device having a frame portion and an opening portion with mountable semiconductor chips therein
US8067814B2 (en) Semiconductor device and method of manufacturing the same
US20080258293A1 (en) Semiconductor device package to improve functions of heat sink and ground shield
US7482202B2 (en) Semiconductor device including a plurality of circuit element chips and a manufacturing method thereof
US8018392B2 (en) Antenna element and semiconductor device
JPH11204678A (ja) 半導体装置及びその製造方法
JP2002057291A (ja) 半導体装置および半導体装置の製造方法
US20220415802A1 (en) Semiconductor package
CN113257795A (zh) 半导体设备封装和其制造方法
CN112750793A (zh) 半导体设备封装和其制造方法
CN117712090A (zh) 半导体装置和制造半导体装置的方法
JP3267881B2 (ja) 回路基板及び半導体装置
CN118116918A (zh) 槽形蝴蝶结封装上天线

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130117

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140120

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee