CN117712090A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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Abstract

半导体装置和制造半导体装置的方法。在一个范例中，一种电子装置包括：下部衬底，其包括下部介电结构和下部导电结构；电子组件，其与所述下部衬底的底部侧耦合且与所述下部导电结构耦合；上部衬底，其位于所述下部衬底的顶部侧上方且包括上部介电结构和上部导电结构；内部互连件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构和所述下部导电结构耦合；及第一天线组件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构耦合。本文中还公开其它范例和相关方法。

Description

半导体装置和制造半导体装置的方法
技术领域
本公开大体上涉及电子装置，且更确切地说涉及半导体装置和制造半导体装置的方法。
背景技术
先前的半导体封装和用于形成半导体封装的方法存在不足，例如导致成本过高、可靠性降低、性能相对较低或封装大小过大。通过比较此类方法与本公开并参考图式，所属领域的技术人员将清楚常规和传统方法的其它限制和缺点。
发明内容
在一实例中，一种电子装置包括：下部衬底，其包括下部介电结构和下部导电结构；电子组件，其与所述下部衬底的底部侧耦合且与所述下部导电结构耦合；上部衬底，其位于所述下部衬底的顶部侧上方且包括上部介电结构和上部导电结构；内部互连件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构和所述下部导电结构耦合；及第一天线组件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构耦合。
根据所述实例的电子装置包括：第二天线组件，其位于所述上部衬底的顶部侧上方且与所述上部导电结构耦合。
在根据所述实例的电子装置中，所述第一天线组件为所述上部衬底的所述底部侧上的第一天线组件阵列的部分；且所述第二天线组件为所述上部衬底的所述顶部侧上的第二天线组件阵列的部分。
在根据所述实例的电子装置中，所述第一天线组件阵列从所述第二天线组件阵列偏移，使得第一天线组件不与所述第二天线组件重叠。
在根据所述实例的电子装置中，所述第一天线组件阵列包括第一行天线组件；所述第二天线组件阵列包括第二行天线组件；且所述第一行天线组件从所述第二行天线组件偏移，使得所述第一行天线组件不与所述第二行天线组件重叠。
在根据所述实例的电子装置中，所述下部导电结构包括天线图案。
在根据所述实例的电子装置中，所述内部互连件包括涂布有焊料的金属芯球。
根据所述实例的电子装置包括：内部包封体，其位于所述上部衬底与所述下部衬底之间且接触所述内部互连件和所述第一天线组件的横向侧。
在根据所述实例的电子装置中，所述内部包封体具有约60微米到约1020微米的厚度；所述第一天线组件具有约40微米到约1000微米的厚度；且所述内部包封体的所述厚度大于所述第一天线组件的所述厚度。
在根据所述实例的电子装置中，所述上部衬底为包括最多三个上部导电层的低复杂度衬底；且所述下部衬底为包括最多六个下部导电层的中复杂度衬底；且所述下部导电层的数目大于所述上部导电层的数目。
根据所述实例的电子装置包括：外部包封体，其位于所述下部衬底的所述底部侧下方且接触所述电子组件的横向侧，其中所述电子组件的底部侧从所述外部包封体暴露。
根据所述实例的电子装置包括：外部互连件，其与所述下部导电结构耦合且具有约50微米到约1000微米的厚度；其中：所述电子组件具有约50微米到约800微米的厚度；且所述外部互连件的所述厚度大于所述电子组件的所述厚度。
在另一实例中，一种电子装置包括：下部衬底，其包括下部介电结构和下部导电结构；电子组件，其位于所述下部衬底的底部侧下方且与所述下部导电结构耦合；及上部衬底，其位于所述下部衬底的顶部侧上方且包括上部介电结构和上部导电结构；其中所述上部导电结构包括贴片天线的上部天线图案；及内部互连件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构和所述下部导电结构耦合。
在根据所述另一实例的电子装置中，所述上部天线图案在所述上部衬底的顶部侧处暴露。
在根据所述另一实例的电子装置中，所述上部天线图案由所述上部介电结构覆盖。
在根据所述另一实例的电子装置中，所述上部导电结构包括用于所述贴片天线的接地平面。
在根据所述另一实例的电子装置中，所述下部导电结构包括用于所述贴片天线的接地平面。
根据所述另一实例的电子装置包括：天线组件，其与所述上部导电结构耦合。
根据所述另一实例的电子装置包括：外部包封体，其位于所述下部衬底的所述底部侧下方且接触所述电子组件的横向侧。
根据所述另一实例的电子装置包括：内部包封体，其位于所述上部衬底与所述下部衬底之间且接触所述内部互连件。
在又一实例中，一种制造电子装置的方法包括：提供上部衬底，所述上部衬底包括上部介电结构和上部导电结构；提供第一天线组件，所述一天线组件与所述上部导电结构耦合；提供内部互连件，所述内部互连件位于所述上部衬底的底部侧下方且与所述上部导电结构耦合；提供下部衬底，所述下部衬底包括下部介电结构和下部导电结构，其中所述内部互连件与所述下部导电结构耦合；提供内部包封体，所述内部包封体位于所述上部衬底与所述下部衬底之间且接触所述内部互连件和所述第一天线组件的横向侧；及提供电子组件，所述电子组件与所述下部衬底的底部侧耦合且与所述下部导电结构耦合。
根据所述又一实例的方法包括：提供第二天线组件，所述第二天线组件位于所述上部衬底的顶部侧上方且与所述上部导电结构耦合。
根据所述又一实例的方法包括：提供外部包封体，所述外部包封体位于所述下部衬底的所述底部侧下方且接触所述电子组件的横向侧。
附图说明
图1显示范例电子装置的横截面视图。
图2A到2F显示用于制造范例电子装置的范例方法的横截面视图。
图3显示范例电子装置的俯视图。
图4显示范例电子装置的横截面视图。
以下论述提供半导体装置和制造半导体装置的方法的各种范例。此类范例是非限制性的，且所附权利要求书的范围不应限于公开的特定范例。在下文论述中，术语“范例”和“例如”是非限制性的。
附图说明一般构造方式，且可能省略熟知特征和技术的描述和细节以免不必要地混淆本公开。另外，图式中的元件未必按比例绘制。举例来说，各图中的一些元件的尺寸可能相对于其它元件放大，以帮助改进对本公开中论述的范例的理解。不同图中的相同附图标记表示相同元件。
术语“或”表示由“或”连接的列表中的项目中的任何一个或多个项目。作为范例，“x或y”表示三要素集合{(x),(y),(x,y)}中的任何要素。作为另一范例，“x、y或z”表示七要素集合{(x),(y),(z),(x、y),(x、z),(y、z),(x、y、z)}中的任何要素。术语“包括(comprises)”、“包括(comprising)”、“包含(includes)”和/或“包含(including)”为“开放”术语，并且指定所陈述特征的存在，但并不排除一个或多个其它特征的存在或添加。
术语“第一”、“第二”等可以在本文中用于描述各种元件，并且这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件相区分。因此，例如，在不脱离本公开的教示的情况下，可将本公开中论述的第一元件称为第二元件。
除非另外指定，否则术语“耦合”可以用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。举例来说，如果元件A耦合到元件B，那么元件A可直接接触元件B或由插入元件C间接连接到元件B。类似地，术语“在……上方”或“在……上”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。
具体实施方式
在一个范例中，电子装置包括：下部衬底，其包括下部介电结构和下部导电结构；电子组件，其与下部衬底的底部侧耦合且与下部导电结构耦合；上部衬底，其位于下部衬底的顶部侧上方且包括上部介电结构和上部导电结构；内部互连件，其位于上部衬底与下部衬底之间且与上部导电结构和下部导电结构耦合；及第一天线组件，其位于上部衬底与下部衬底之间且与上部导电结构耦合。
在另一范例中，电子装置包括：下部衬底，其包括下部介电结构和下部导电结构；电子组件，其位于下部衬底的底部侧下方且与下部导电结构耦合；及上部衬底，其位于下部衬底的顶部侧上方且包括上部介电结构和上部导电结构。上部导电结构包括贴片天线的上部天线图案，及位于上部衬底与下部衬底之间且与上部导电结构和下部导电结构耦合的内部互连件。
在另外范例中，制造电子装置的方法包括：提供上部衬底，所述上部衬底包括上部介电结构和上部导电结构；提供第一天线组件，所述第一天线组件与上部导电结构耦合；提供内部互连件，所述内部互连件位于上部衬底的底部侧下方且与上部导电结构耦合；提供下部衬底，所述下部衬底包括下部介电结构和下部导电结构，其中内部互连件与下部导电结构耦合；提供内部包封体，所述内部包封体位于上部衬底与下部衬底之间且接触内部互连件和第一天线组件的横向侧；及提供电子组件，所述电子组件与下部衬底的底部侧耦合且与下部导电结构耦合。
本公开中包含其它范例。在图式、权利要求书或本公开的说明书中可以找到此类范例。
图1显示范例电子装置10的横截面视图。在图1所示的范例中，电子装置10可包括下部衬底11、上部衬底12、内部互连件13、电子组件14、天线组件15、外部互连件16和内部包封体17。
下部衬底11可包括下部介电结构111和下部导电结构112。下部导电结构112可包括下部内部端子1121、下部外部端子1122和下部天线图案1125和1125g。上部衬底12可在下部衬底11的顶部侧上方且可包括上部介电结构121和上部导电结构122。上部导电结构122可包括上部内部端子1221、上部外部端子1222和上部天线图案1225和1225g。电子组件14可包括组件互连件141且可与下部衬底11的底部侧耦合且与下部导电结构112耦合。内部互连件13可在上部衬底12与下部衬底11之间且可与上部导电结构122和下部导电结构112耦合。天线组件15可包括组件互连件151，且可在上部衬底12与下部衬底11之间或在上部衬底12的顶部侧上方并且可与上部导电结构122耦合。内部包封体17可在上部衬底12与下部衬底11之间。
下部衬底11、上部衬底12、内部互连件13、内部包封体17和外部互连件16可称为电子封装，例如半导体封装、封装中的天线(AiP)或封装上的天线(AoP)，且电子封装可提供对电子组件14或天线组件15免受外部元件或环境暴露的保护。电子封装可通过外部互连件16提供到外部电组件的耦合。
图2A到2F显示用于制造电子装置10的范例方法的横截面视图。图2A显示在制造的早期阶段处的电子装置10的横截面视图。在图2A所示的范例中，可提供上部衬底12。在一些范例中，上部衬底12可包括或称为刚性印刷电路板、柔性印刷电路板或封装衬底。在一些范例中，上部衬底12的厚度可在大致40微米(μm)到大致1000μm的范围内。上部衬底12可将电子组件彼此耦合，且可保护电子组件免受外部应力。
上部衬底12可包括上部介电结构121和上部导电结构122。上部介电结构121可包括或称为一个或多个介电层。在一些范例中，上部介电结构121可包括铜箔/玻璃纤维织物/铜箔层压物(FR4)、陶瓷、双马来酰亚胺三嗪(BT)、聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并噁唑(PBO)。在一些范例中，上部介电结构121的个别层的厚度可在大致3μm到大致100μm的范围内。上部介电结构121的所有层的组合厚度可界定上部衬底12的厚度。上部介电结构121可维持上部衬底12的外部形状，且还可在结构上支撑上部导电结构122。上部导电结构122可包括或称为一个或多个导电层、路径、迹线、通孔、衬垫、图案或凸块下金属(UBM)。在一些范例中，上部导电结构122可包括铜、铝、金、银、镍、钯或合金。在一些范例中，上部导电结构122的厚度可在大致3μm到大致50μm的范围内。上部导电结构122的厚度可指上部导电结构122的个别层。上部导电结构122可在电子组件之间提供电信号路径，例如竖直路径或水平路径。
上部导电结构122可包括上部内部端子1221、上部外部端子1222和上部天线图案1225和1225g。上部内部端子1221可设置在上部介电结构121的底部侧上。上部内部端子1221可从上部介电结构121的底部侧暴露。上部内部端子1221可耦合到上部导电结构122的其它元件。在一些范例中，上部内部端子1221可包括铜、铝、金、银、镍、钯或合金。上部内部端子1221的厚度可在大致3μm到大致50μm的范围内。天线组件15或内部互连件13可在后续工艺中耦合到上部内部端子1221。
上部外部端子1222可设置在上部介电结构121的顶部侧上。上部外部端子1222可从上部介电结构121的顶部侧暴露。上部外部端子1222可耦合到上部导电结构122的其它元件。在一些范例中，上部外部端子1222可包括铜、铝、金、银、镍、钯或合金。上部外部端子1222的厚度可在大致3μm到大致50μm的范围内。天线组件15或其它组件或封装可在后续工艺中耦合到上部外部端子1222。
上部天线图案1225可设置在上部介电结构121的顶部侧上。在一些范例中，上部天线图案1225可从上部介电结构121的顶部侧暴露。可存在上部介电结构121的一个或多个层可覆盖上部天线图案1225的顶部的范例。在一些范例中，上部天线图案1225可耦合到上部导电结构122的其它元件。可存在一个或多个上部天线图案1225可从上部导电结构122的元件中的一些或其余部分解耦合的范例。在一些范例中，上部天线图案1225可包括或称为集成天线、天线阵列、天线迹线、贴片天线、微带天线、偶极天线或相位阵列天线。在一些范例中，上部天线图案1225可包括铜、铝、金、银、镍、钯或合金。在一些范例中，上部天线图案1225的厚度可在大致3μm到大致50μm的范围内。上部天线图案1225可发射或接收射频(RF)信号。在一些范例中，可控制上部天线图案1225以针对每一天线具有不同相位，且可受干扰以执行波束成形。在一些范例中，例如当提供例如天线组件15或下部天线图案1125的其它天线单元且对于电子装置10的要求足够时，上部天线图案1225可为任选的。
在一些范例中，上部天线图案1225的长度可类似或等于相应发射或接收频率或波长的长度，或可为发射/接收频率或波长的长度的大致1/2或大致1/4。在一些范例中，可不仅根据发射/接收频率或波长而且根据电子装置10的特性、上部衬底12的材料特性(例如介电和导体特性)、上部衬底12的厚度、内部包封体17的材料特性或内部包封体17的厚度来确定上部天线图案1225的长度。在一些范例中，内部包封体17的厚度可大于天线组件15的厚度。
在一些范例中，上部导电结构122可包括对应于上部天线图案1225且位于上部介电结构121的内部或底部侧处的一个或多个天线接地图案1225g，例如接地平面。在一些范例中，由于天线性能还与插入在天线图案与接地图案之间的介电结构的电容率和厚度相关，所以可考虑天线性能来确定上部介电结构121的材料和厚度。在一些范例中，为了增强天线性能，上部介电结构121的介电常数可设计成尽可能低，或上部介电结构121的厚度可设计成尽可能厚。在一些范例中，上部天线图案1225可支持第五代(5G)和低于6千兆赫(GHz)(sub-6GHz)谱带的毫米波(mmWave)。在一些范例中，5G或低于6GHz的上部介电结构121的材料可包括液晶聚合物(LCP)、改性聚酰亚胺(MPI)、氟类树脂、环氧类树脂、聚苯醚(PPE)类树脂或聚苯硫醚(PPS)类树脂。在一些范例中，5G或低于6GHz的上部介电结构121的介电常数可在大致2到大致4的范围内。在一些范例中，5G或低于6GHz的上部介电结构121的厚度可在大致20μm到大致100μm的范围内。
上部衬底12可以各种方式制造。借助于两层FR4衬底的范例，可通过以下操作制造上部衬底12：处理钻孔以耦合下部铜箔和上部铜箔；通过在所述钻孔上执行电镀来耦合下部铜箔和上部铜箔；在衬底的侧上提供感光膜且光蚀刻所述感光膜，因此下部铜箔和上部铜箔的侧被图案化，由此图案化包含衬底的底部侧和顶部侧上的上部内部端子1221、上部外部端子1222和上部天线图案1225的外层表电路；提供用于电镀的晶种层，且通过对衬底的整个底部侧和顶部侧执行无电镀以覆盖外部电路而比外部电路薄；在用于电镀的晶种层上提供感光膜以便覆盖用于电镀的晶种层，且对感光膜执行光蚀刻以图案化用于电镀的晶种层；在衬底的整个底部侧和顶部侧上提供阻焊层，因此暴露外部电路；及通过将电力施加到电镀晶种层来在包含暴露在阻焊层之外的上部内部端子1221、上部外部端子1222和上部天线图案1225的外部电路上形成电镀层。
在一些范例中，在具有超过两个层的三层到六层衬底的情况下，可对上部衬底12执行提供操作和层压操作的内层电路。作为范例，提供操作的内层电路可通过光蚀刻感光膜来在每一衬底的底部侧和顶部侧上图案化内层电路来执行，因此针对每一衬底图案化下部铜箔和上部铜箔的侧。作为范例，层压操作可通过对准所提供的衬底中的每一个且允许衬底中的每一个集成到一个衬底中同时提供预定温度和压力来执行。在一些范例中，介电结构可为B阶段预浸材料，且由于介电结构在层压操作之后处于C阶段状态，因此每一衬底可经集成以提供一个多层衬底。在一些范例中，在层压过程之后，可以如上文所描述的类似方式依序提供孔处理操作、电镀操作或提供操作的外层电路。
在一些范例中，上部衬底12可的层的数目比下部衬底11的层的数目少，且因此，制造复杂度或成本可相对较低，且可使用低级技术。
在一些范例中，上部衬底12可为预成形衬底。预成形衬底可在附接到电子装置之前制造，并且可包括在相应导电层之间的介电层。导电层可包括铜并且可以使用电镀工艺形成。介电层可以是相对较厚的非光可界定层且可以预成形膜形式而不是液体形式附接，并且可以包含具有用于刚性或结构支撑的股线、织造物或其它无机颗粒的填料的树脂。由于介电层是非光可界定的，因此可以通过使用钻孔或激光来形成例如通孔或开口的特征。在一些范例中，介电层可包括预浸材料或味之素堆积膜(ABF)。预成形衬底可包含永久性核心结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且介电层和导电层可以形成于永久性芯结构上。在其它范例中，预成形衬底可为省略永久性芯结构的无芯衬底，且介电层和导电层可形成于牺牲载体上且在形成介电层和导电层之后且在附接到电子装置之前移除。预成形衬底可称为印刷电路板(PCB)或层压衬底。此类预成形衬底可通过半加成工艺或修改后的半加成工艺来形成。
在其它范例中，衬底12可为重布线层(“RDL”)衬底。RDL衬底可包括(a)可在将与RDL衬底耦合的电子装置上方逐层形成或(b)可在可以在将电子装置和RDL衬底耦合在一起之后完全移除或至少部分地移除的载体上方逐层形成的一个或多个导电重布线层和一个或多个介电层。RDL衬底可在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，或在矩形或正方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以加成堆积工艺形成，所述加成堆积工艺可包含与界定相应导电重布线图案或迹线的一个或多个导电层交替堆叠的一个或多个介电层，所述导电重布线图案或迹线被配置成共同(a)将电迹线扇出电子装置的占用空间外，或(b)将电迹线扇入电子装置的占用空间内。可以使用例如电镀工艺或无电镀工艺的电镀工艺来形成导电图案。导电图案可包括导电材料，例如铜或其它可电镀金属。可使用光图案化工艺，例如光刻工艺及用于形成光刻掩模的光阻材料来制作导电图案的位置。RDL衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露于光图案期望的特征，例如介电层中的通孔。因此，介电层可由例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并噁唑(PBO)的光可界定(photo-definable)有机介电材料制成。此类介电材料可以液体形式旋涂或以其他方式涂布，而非以预成形膜的形式附接。为了准许期望的光界定特征适当地形成，此类光可界定介电材料可省略结构增强剂，或可以是无填料的，而无可干扰来自光图案化工艺的光的股线、织造物或其它颗粒。在一些范例中，无填料介电材料的此类无填料特性可准许所得介电层的厚度减小。尽管上文所描述的光可界定介电材料可为有机材料，但在其它范例中，RDL衬底的介电材料可包括一个或多个无机介电层。一个或多个无机介电层的一些范例可包括氮化硅(Si3N4)、氧化硅(SiO2)，和/或氮氧化硅(SiON)。一个或多个无机介电层可不是通过使用光界定有机介电材料而是通过使用氧化或氮化工艺生长无机介电层来形成。此类无机介电层可以是无填料的，而无股线、织造物或其它不同的无机颗粒。在一些范例中，RDL衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且这些类型的RDL衬底可称为无芯衬底。
图2B显示在制造的稍后阶段处的电子装置10的横截面视图。在图2B所示的范例中，可提供天线组件15或内部互连件13。天线组件15可耦合到上部衬底12。
在一些范例中，天线组件15可通过组件互连件151耦合到上部衬底12的上部内部端子1221。在一些范例中，组件互连件151可包括或被称为衬垫、凸块或柱。在一些范例中，组件互连件151可通过焊料耦合到上部内部端子1221，或可以无焊料金属到金属直接耦合方式来耦合。在一些范例中，天线组件15各自可包括或称为封装上的天线(AoP)、封装中的天线(AiP)、5G新无线电(NR)毫米波模块、低于6GHz RF模块、裸片、晶片、封装、衬底、无源组件、有源组件、离散天线、天线阵列、天线迹线、贴片天线、微带天线、偶极天线或相位阵列天线。在一些范例中，天线组件15各自可包括介电衬底、介电衬底的一侧处的天线图案，和电镀在介电衬底的另一侧处的接地图案。在一些范例中，可提供一些组件互连件151以用于将电力供应到天线图案，且可提供一些组件互连件151以用于接地图案。在一些范例中，天线组件15的厚度可在大致40μm到大致1000μm的范围内。天线组件15可发射或接收射频信号，且在一些范例中可执行相位阵列操作。
在一些范例中，内部互连件13可耦合到上部衬底12的上部内部端子1221。在一些范例中，内部互连件13可包括或称为焊料球、涂布有焊料的金属芯球(例如，铜芯球)、柱或凸块。在一些范例中，内部互连件13可厚于天线组件15。在一些范例中，内部互连件13的厚度可在大致60μm到大致1020μm的范围内。内部互连件13可允许下部衬底11和上部衬底12耦合在一起。
图2C显示在制造的稍后阶段处的电子装置10的横截面视图。在图2C所示的范例中，可提供下部衬底11。下部衬底11可包括或称为刚性印刷电路板、柔性印刷电路板或封装衬底。在一些范例中，下部衬底11的厚度可厚于上部衬底12的厚度，且可在大致50μm到大致1000μm的范围内。下部衬底11可将电子组件彼此耦合，且可保护电子组件免受外部应力。
下部衬底11可包括下部介电结构111和下部导电结构112。下部介电结构111可包括或称为一个或多个介电层。在一些范例中，下部介电结构111可包括FR4、陶瓷、BT、PI、BCB或PBO。在一些范例中，下部介电结构111的个别层的厚度可在大致3μm到大致50μm的范围内。下部介电结构111可维持下部衬底11的外部形状，且还可在结构上支撑下部导电结构112。下部导电结构112可包括或称为一个或多个导电层、路径、迹线、通孔、衬垫、图案或凸块下金属(UBM)。在一些范例中，下部导电结构112可包括铜、铝、金、银、镍、钯或合金。在一些范例中，下部导电结构112的厚度可在大致3μm到大致50μm的范围内。下部介电结构111可在电子组件之间提供电信号路径，例如竖直路径或水平路径。
下部导电结构112可包括下部内部端子1121、下部外部端子1122和下部天线图案1125。下部内部端子1121可设置在下部介电结构111的上部侧上。下部内部端子1121可耦合到下部导电结构112的其它元件。在一些范例中，下部内部端子1121可包括铜、铝、金、银、镍、钯或合金。下部内部端子1121的厚度可在大致3μm到大致50μm的范围内。内部互连件13可耦合到下部内部端子1121。
下部外部端子1122可设置在下部介电结构111的底部侧上。下部外部端子1122可耦合到下部导电结构112的其它元件。在一些范例中，下部外部端子1122可包括铜、铝、金、银、镍、钯或合金。下部外部端子1122的厚度可在大致3μm到大致50μm的范围内。电子组件14或外部互连件16可在后续工艺中耦合到下部外部端子1122。
下部天线图案1125可设置在下部介电结构111的顶部侧上。在一些范例中，下部天线图案1125可从下部介电结构111的顶部侧暴露。可存在下部介电结构111的一个或多个层可覆盖下部天线图案1125的顶部的范例。在一些范例中，下部天线图案1125可耦合到下部导电结构112的其它元件。可存在一个或多个下部天线图案1125可从下部导电结构112的元件中的一些或其余部分解耦合的范例。在一些范例中，下部天线图案1125可包括或称为集成天线、天线阵列、天线迹线、贴片天线、微带天线、偶极天线或相位阵列天线。在一些范例中，下部天线图案1125可包括铜、铝、金、银、镍、钯或合金。在一些范例中，下部天线图案1125的厚度可在大致3μm到大致50μm的范围内。下部天线图案1125可发射或接收射频(RF)信号，且在一些范例中可执行相位阵列操作。
在一些范例中，下部天线图案1125的长度可类似或等于相应发射或接收频率或波长的长度，或可为发射/接收频率或波长的长度的大致1/2或大致1/4。在一些范例中，下部导电结构112可包括对应于下部天线图案1125且位于下部介电结构111的内部或底部侧处的一个或多个下部天线接地图案1125g，例如接地平面。
下部天线图案1125或下部天线接地图案1125g的特征或元件可类似于针对上部衬底12描述的上部天线图案1125或天线接地图案1225g的特征或元件。在一些范例中，例如当提供类似天线组件15或上部天线图案1225的其它天线单元且对于电子装置10的要求足够时，下部天线图案1125可为任选的。
在一些实施中，下部衬底11的复杂度可大于上部衬底12的复杂度，例如以支撑电子组件14的互连或性能要求。举例来说，电子组件14可包括耦合到下部衬底11的大量精细间距组件互连件141，使得下部衬底11可需要较大图案集成程度来支撑电子组件14的互连或信令要求。作为范例，下部衬底11的介电层或导电层的数目、厚度或图案集成程度，例如导电图案密度或导电图案间距可大于上部衬底12的那些。作为范例，下部衬底11的介电层或导电层的数目可大于上部衬底12的介电层或导电层的数目。作为范例，下部衬底11的一个或多个介电层或导电层的厚度可厚于或不同于上部衬底12的介电层或导电层的厚度。作为范例，下部衬底11的导电结构的线/空间/间距可比上部衬底12的导电结构的线/空间/间距更小或更精细。作为范例，下部衬底11可需要比上部衬底12更高的制造技术或成本。
考虑到上文，上部衬底12可为用于支撑上部天线图案1225或天线组件15的低复杂度衬底，且下部衬底11可为用于支撑电子组件14的互连要求的中复杂度衬底。作为范例，下部衬底11的导电层的数目可大于上部衬底12的导电层的数目。举例来说，上部衬底12的上部导电结构122可包括最多三个上部导电层，例如一个或两个导电层，而下部衬底11的下部导电结构112可包括最多六个下部导电层，例如三个或四个导电层。此类布置可防止下部衬底11必须包含额外复杂度或层以支撑上部天线图案1225或天线组件15，从而通过减小下部衬底11所需的复杂度或成本或缺陷浪费来减小总成本。否则，下部衬底11可需要具有增加的成本和缺陷度的高复杂度衬底，例如呈下部导电结构112所需的超过六个导电层的形式。
图2D显示在制造的稍后阶段处的电子装置10的横截面视图。在图2D所示的范例中，内部包封体17可设置在上部衬底12与下部衬底11之间。在一些范例中，内部包封体17可分别接触上部衬底12的底部侧和下部衬底11的上部侧。在一些范例中，内部包封体17可解除上部天线图案1225。在一些范例中，内部包封体17可接触天线组件15或内部互连件13。在一些范例中，天线组件15覆盖有内部包封体17，且天线组件15可称为嵌入天线组件。
在一些范例中，内部包封体17可包括或称为环氧模制化合物、环氧模制树脂或密封剂。在一些范例中，内部包封体17可包括或称为模制部分、密封部分、包封部分、保护部分或封装体。在一些范例中，内部包封体17可包括有机树脂、无机填充剂、固化剂、催化剂、偶合剂、着色剂或阻燃剂。在一些范例中，包封体17可以多种方式提供，例如压缩模制、转移模制、液体包封模制、真空层压或膏印刷。在一些范例中，内部包封体17的厚度可在大致60μm到大致1020μm的范围内。内部包封体17可保护天线组件15、下部天线图案1125或内部互连件13免受外部元件或环境暴露。在一些范例中，内部包封体17可为任选的。
在一些范例中，上部天线图案1225可具备上部衬底12，且不必提供天线接地图案1225g。在一些范例中，下部天线接地图案1125g可具备下部衬底11，且不必提供下部天线图案1125。在一些范例中，上部天线图案1225可具备上部衬底12，且对应于上部天线图案1225的下部天线接地图案1125g可具备下部衬底11。在一些范例中，下部天线图案1125可具备下部衬底11，且对应于上部天线图案1125的天线接地图案1225g可具备上部衬底12。
介电质可插入在电子装置10的不同天线单元之间。作为范例，上部衬底12的介电结构121的一个或多个层可插入在上部天线图案1225与天线接地图案1225g之间。作为范例，下部衬底11的介电结构111的一个或多个层可插入在下部天线图案1125与下部天线接地图案1125g之间。作为范例，介电结构111、介电结构121或内部包封体17的一个或多个层可插入在上部天线图案1225与下部天线接地图案1125g之间，或下部天线图案1125与天线接地图案1225g之间。
为了调谐天线性能，可调整上部介电结构121、下部介电结构111或内部包封体17的一个或多个层的厚度以提供相应天线单元之间的所要间隔。在一些范例中，根据内部包封体17所要的厚度，还可调整内部互连件13的厚度。在一些范例中，省略内部包封体17，其中空气的电容率可用以调谐天线性能，且空气可充当插入在上部衬底12与下部衬底11的天线单元之间的介电质。在此类范例中，天线单元之间的距离可通过控制电子装置10的各种结构(例如，上部介电结构121的层、下部介电结构的层或内部包封体)的厚度来单独地或组合地选择。可通过增加这些结构中的一个或多个的厚度来增加距离，或可通过减小结构中的一个或多个的厚度来减小距离，以单独或与其他调谐因素(例如，天线长度、天线类型等)组合来提供本文所描述的一个或多个天线结构的所选择调谐或工作波长。应注意，出于范例的目的，本文中论述提供这些各种结构的所选择厚度或其材料选择以调谐天线性能，且所公开主题的范围不限于这些方面。
图2E显示在制造的稍后阶段处的电子装置10的横截面视图。在图2E所示的范例中，可提供电子组件14或外部互连件16。电子组件14可通过组件互连件141耦合到下部衬底11的下部外部端子1122。组件互连件141可包括衬垫、凸块或柱。在一些范例中，组件互连件141可通过焊料耦合下部外部端子1122或可以金属到金属直接耦合方式耦合到下部外部端子1122。电子组件14可包括或称为裸片、晶片、封装、功能性/有源组件、无源组件、控制器、处理器、逻辑或存储器。在一些范例中，电子组件14的厚度可在大致50μm到大致800μm的范围内。可存在耦合到下部衬底11的底部的相同或不同类型或功能的超过一种电子组件14。
在一些范例中，电子组件14可包括或称为微波集成电路(IC)、毫米波(mmWave)IC、波束成形IC或前端IC。在一些范例中，微波IC或毫米波(mmWave)IC可支持多天线及多通道以支持无线或RF通信，例如5G通信或6G通信。在一些范例中，微波IC或毫米波(mmWave)IC可包含用于频带改变的逻辑电路区，或用于频率接收和放大的模拟电路区。在一些范例中，波束成形IC可精确设置每一通道的相对增益和相位，使得使用模拟波束成形或数字波束成形在天线主波束的期望方向上一致地添加无线电信号。在一些范例中，前端IC可包括发射信号功率放大器、接收信号低噪声放大器，和用于切换发射器和接收器的开关。在一些范例中，电子组件14可具有各种配置，并且可执行用于操作电子装置10的各种操作。
外部互连件16可耦合到下部衬底11的下部外部端子1122以与下部导电结构112耦合。外部互连件16可包括或称为焊料球、涂布有焊料的金属芯球，例如铜芯球、柱或凸块。外部互连件16可厚于电子组件14。在一些范例中，外部互连件16的厚度可在大致50μm到大致1000μm的范围内。外部互连件16可将电子装置10耦合到外部装置。
电子装置10可在各种配置中包含天线结构的各种组合。应注意，并非所有结构和布置都必须存在于或用于电子装置10，且出于范例的目的在本文中显示和描述天线结构和天线结构的布置。一些非限制性范例如下。第一天线结构可包括上部衬底12的顶部侧上的下部天线图案1125g和天线组件15。第二天线结构可包括上部衬底12的底部侧上的下部天线图案1125g和天线组件15。第三天线结构可包括上部衬底12的顶部侧上的天线组件15和上部衬底12的底部侧上的天线组件15。第四天线结构可包括下部天线图案1125g和下部天线图案1125。第五天线结构可包括下部天线图案1125g和上部天线图案1225。第六天线结构可包括上部天线图案1225g和上部天线图案1225。应注意，这些仅为用于电子装置10的天线结构的可能组合的一些范例，其中可提供天线结构的各种其它组合或排列，且所公开主体的范围不限于此方面。
图2F显示在制造的稍后阶段处的电子装置10的横截面视图。在图2F所示的范例中，天线组件15可设置在上部衬底12上。天线组件15可通过组件互连件151耦合到上部衬底12的上部外部端子1222。设置在上部衬底12的顶部侧上的天线组件15可类似于设置在上部衬底12的底部侧上的天线组件15。
图3显示范例电子装置10的俯视图。在图3所示的范例中，顶部侧天线组件15的一个或多个阵列设置在上部衬底12的顶部侧上，例如设置在上部介电结构121的顶部侧上，且底部侧天线组件15的一个或多个阵列设置在上部衬底12的底部侧上。阵列可包括一个或多个行。在不同相应位置处显示顶部侧天线组件15和底部侧天线组件15。作为范例，一行底部侧天线组件15可设置在两行顶部侧天线组件15之间。作为范例，衬底12的顶部侧上的顶部侧天线组件15的一个或多个行可在不重叠的情况下替代衬底12的底部侧上的底部侧天线组件15的一个或多个行。在一些范例中，第一天线组件15阵列从第二天线组件15阵列偏移，使得第一天线组件15不与第二天线组件15重叠。在其它范例中，第一天线组件15阵列包括第一行天线组件，且第二天线组件阵列包括第二行天线组件，其中第一行天线组件15从第二行天线组件15偏移，使得第一行天线组件15不与第二行天线组件15重叠。顶部侧天线组件15阵列和底部侧天线组件15阵列可增加呈薄轮廓结构的天线组件15的总数目。
图4显示范例电子装置10'的横截面视图。在图4所示的范例中，电子装置10'可类似于电子装置10且可包括外部包封体18。电子装置10'可类似于电子装置10，但在制造的稍后阶段处。外部包封体18可接触下部衬底11的底部侧。上部衬底12可在下部衬底11的顶部侧上方，且上部衬底12的上部导电结构122可包括贴片天线的一个或多个上部天线图案1225。在一些范例中，上部天线图案1225可在上部衬底12的顶部侧处暴露，或上部天线图案1225可由上部介电结构121覆盖。在一些范例中，上部导电结构122可包括用于贴片天线的接地平面天线图案1225g，或下部导电结构112可包括用于贴片天线的接地平面天线图案1225g。内部互连件13可在上部衬底12与下部衬底11之间，并且可与上部导电结构122和下部导电结构112耦合。内部包封体17可在上部衬底12与下部衬底11之间，且可接触内部互连件13。天线组件14可与上部导电结构122耦合。电子组件14可在下部衬底11的底部侧下方，并且可与下部导电结构112耦合。外部包封体18可接触电子组件14，例如电子组件的横向侧，或外部互连件16。在一些范例中，电子组件14的底部侧可通过外部包封体18暴露。在一些范例中，可以通过外部包封体18暴露外部互连件16的一些区域。外部包封体18的厚度可在大致50μm到大致800μm的范围内。在一些范例中，外部包封体18可保护电子组件14或外部互连件16免受外部元件或环境暴露。
本公开包含对某些范例的参考。然而，所属领域的技术人员将理解，在不脱离本公开的范围的情况下可以进行各种改变且可以取代等效物。另外，可以在不脱离本公开的范围的情况下对公开的范例作出修改。因此，希望本公开不限于所公开的范例，而是本公开将包含属于所附权利要求书的范围内的所有范例。

Claims (23)

1.一种电子装置，其特征在于，包括：
下部衬底，其包括下部介电结构和下部导电结构；
电子组件，其与所述下部衬底的底部侧耦合且与所述下部导电结构耦合；
上部衬底，其位于所述下部衬底的顶部侧上方且包括上部介电结构和上部导电结构；
内部互连件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构和所述下部导电结构耦合；及
第一天线组件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构耦合。
2.根据权利要求1所述的电子装置，其特征在于，包括：
第二天线组件，其位于所述上部衬底的顶部侧上方且与所述上部导电结构耦合。
3.根据权利要求2所述的电子装置，其特征在于：
所述第一天线组件为所述上部衬底的所述底部侧上的第一天线组件阵列的部分；且
所述第二天线组件为所述上部衬底的所述顶部侧上的第二天线组件阵列的部分。
4.根据权利要求3所述的电子装置，其特征在于：
所述第一天线组件阵列从所述第二天线组件阵列偏移，使得第一天线组件不与所述第二天线组件重叠。
5.根据权利要求3所述的电子装置，其特征在于：
所述第一天线组件阵列包括第一行天线组件；
所述第二天线组件阵列包括第二行天线组件；且
所述第一行天线组件从所述第二行天线组件偏移，使得所述第一行天线组件不与所述第二行天线组件重叠。
6.根据权利要求1所述的电子装置，其特征在于：
所述下部导电结构包括天线图案。
7.根据权利要求1所述的电子装置，其特征在于：
所述内部互连件包括涂布有焊料的金属芯球。
8.根据权利要求1所述的电子装置，其特征在于，包括：
内部包封体，其位于所述上部衬底与所述下部衬底之间且接触所述内部互连件和所述第一天线组件的横向侧。
9.根据权利要求8所述的电子装置，其特征在于：
所述内部包封体具有约60微米到约1020微米的厚度；
所述第一天线组件具有约40微米到约1000微米的厚度；且
所述内部包封体的所述厚度大于所述第一天线组件的所述厚度。
10.根据权利要求1所述的电子装置，其特征在于：
所述上部衬底为包括最多三个上部导电层的低复杂度衬底；且
所述下部衬底为包括最多六个下部导电层的中复杂度衬底；且
所述下部导电层的数目大于所述上部导电层的数目。
11.根据权利要求1所述的电子装置，其特征在于，包括：
外部包封体，其位于所述下部衬底的所述底部侧下方且接触所述电子组件的横向侧，其中所述电子组件的底部侧从所述外部包封体暴露。
12.根据权利要求1所述的电子装置，其特征在于，包括：
外部互连件，其与所述下部导电结构耦合且具有约50微米到约1000微米的厚度；
其中：
所述电子组件具有约50微米到约800微米的厚度；且
所述外部互连件的所述厚度大于所述电子组件的所述厚度。
13.一种电子装置，其特征在于，包括：
下部衬底，其包括下部介电结构和下部导电结构；
电子组件，其位于所述下部衬底的底部侧下方且与所述下部导电结构耦合；及
上部衬底，其位于所述下部衬底的顶部侧上方且包括上部介电结构和上部导电结构；
其中所述上部导电结构包括贴片天线的上部天线图案；及
内部互连件，其位于所述上部衬底与所述下部衬底之间且与所述上部导电结构和所述下部导电结构耦合。
14.根据权利要求13所述的电子装置，其特征在于：
所述上部天线图案在所述上部衬底的顶部侧处暴露。
15.根据权利要求13所述的电子装置，其特征在于：
所述上部天线图案由所述上部介电结构覆盖。
16.根据权利要求13所述的电子装置，其特征在于：
所述上部导电结构包括用于所述贴片天线的接地平面。
17.根据权利要求13所述的电子装置，其特征在于：
所述下部导电结构包括用于所述贴片天线的接地平面。
18.根据权利要求13所述的电子装置，其特征在于，包括：
天线组件，其与所述上部导电结构耦合。
19.根据权利要求13所述的电子装置，其特征在于，包括：
外部包封体，其位于所述下部衬底的所述底部侧下方且接触所述电子组件的横向侧。
20.根据权利要求13所述的电子装置，其特征在于，包括：
内部包封体，其位于所述上部衬底与所述下部衬底之间且接触所述内部互连件。
21.一种制造电子装置的方法，其特征在于，包括：
提供上部衬底，所述上部衬底包括上部介电结构和上部导电结构；
提供第一天线组件，所述一天线组件与所述上部导电结构耦合；
提供内部互连件，所述内部互连件位于所述上部衬底的底部侧下方且与所述上部导电结构耦合；
提供下部衬底，所述下部衬底包括下部介电结构和下部导电结构，其中所述内部互连件与所述下部导电结构耦合；
提供内部包封体，所述内部包封体位于所述上部衬底与所述下部衬底之间且接触所述内部互连件和所述第一天线组件的横向侧；及
提供电子组件，所述电子组件与所述下部衬底的底部侧耦合且与所述下部导电结构耦合。
22.根据权利要求21所述的方法，其特征在于，包括：
提供第二天线组件，所述第二天线组件位于所述上部衬底的顶部侧上方且与所述上部导电结构耦合。
23.根据权利要求21所述的方法，其特征在于，包括：
提供外部包封体，所述外部包封体位于所述下部衬底的所述底部侧下方且接触所述电子组件的横向侧。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3939504B2 (ja) * 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
JP4912716B2 (ja) * 2006-03-29 2012-04-11 新光電気工業株式会社 配線基板の製造方法、及び半導体装置の製造方法
US8766858B2 (en) * 2010-08-27 2014-07-01 Apple Inc. Antennas mounted under dielectric plates
KR101434003B1 (ko) * 2011-07-07 2014-08-27 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US20140151860A1 (en) * 2012-02-15 2014-06-05 Panasonic Corporation Wireless module
JP5942273B2 (ja) * 2013-01-29 2016-06-29 パナソニックＩｐマネジメント株式会社 無線モジュール及び無線モジュールの製造方法
KR20140130922A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9601818B2 (en) * 2013-06-25 2017-03-21 Panasonic Intellectual Property Management Co., Ltd. Microwave circuit
US9806422B2 (en) * 2013-09-11 2017-10-31 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
EP3080841A4 (en) * 2013-12-09 2017-08-23 Intel Corporation Antenna on ceramics for a packaged die
US9773742B2 (en) * 2013-12-18 2017-09-26 Intel Corporation Embedded millimeter-wave phased array module
JP6342794B2 (ja) * 2014-12-25 2018-06-13 新光電気工業株式会社 配線基板及び配線基板の製造方法
US20160329299A1 (en) * 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
CN108292648B (zh) * 2015-12-22 2022-08-30 英特尔公司 设计有包括集成在封装上的管芯结构上的化合物半导体器件的高频通信器件的微电子器件
US9935026B2 (en) * 2016-08-31 2018-04-03 Qorvo Us, Inc. Air-cavity package with dual signal-transition sides
WO2018125240A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Microelectronic devices designed with flexible package substrates with distributed stacked antennas for high frequency communication systems
US10390434B2 (en) * 2017-10-13 2019-08-20 Qorvo Us, Inc. Laminate-based package with internal overmold
US11063007B2 (en) * 2018-05-21 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11270953B2 (en) * 2018-08-31 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with shielding structure
KR102066904B1 (ko) * 2018-09-18 2020-01-16 삼성전자주식회사 안테나 모듈
JP6888222B2 (ja) * 2019-02-08 2021-06-16 サムソン エレクトロ−メカニックス カンパニーリミテッド． チップアンテナモジュール
US11258161B2 (en) * 2019-02-08 2022-02-22 Texas Instmments Incorporated Antenna-on-package integrated circuit device
US11223100B2 (en) * 2019-03-25 2022-01-11 Samsung Electro-Mechanics Co., Ltd. Chip antenna
US11600901B2 (en) * 2019-07-09 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN110768006A (zh) * 2019-10-31 2020-02-07 Oppo广东移动通信有限公司 天线模组及电子设备
KR20210131477A (ko) * 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치
US11677152B2 (en) * 2021-03-03 2023-06-13 Texas Instruments Incorporated Packaged electronic device with integral antenna
US11682601B2 (en) * 2021-04-23 2023-06-20 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TWI778608B (zh) * 2021-05-04 2022-09-21 矽品精密工業股份有限公司 電子封裝件及其天線結構

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