JP6327233B2

JP6327233B2 - 集積回路素子の実装構造

Info

Publication number: JP6327233B2
Application number: JP2015215127A
Authority: JP
Inventors: 俊幸中磯; 真大小澤
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2015-10-30
Filing date: 2015-10-30
Publication date: 2018-05-23
Anticipated expiration: 2035-10-30
Also published as: JP2017085064A; CN206835545U

Description

本発明は、集積回路素子の実装構造に関し、特に例えば薄膜プロセスにより形成される薄膜素子を、集積回路素子と実装基板との間に配置した、集積回路素子の実装構造に関する。

従来、はんだボールを介して集積回路素子を実装基板に実装する場合に、集積回路素子と実装基板との間に積層セラミックコンデンサ等の、両端部の５つの面に接続端子が形成された表面実装部品を配置する方法が知られている（特許文献１）。

上記集積回路素子の実装構造では、上記表面実装部品を集積回路素子および実装基板のいずれか一方、または両方に接続することができる。

特開２００５−１５０２８３号公報

しかし、はんだボールを介して集積回路素子を実装基板に実装する場合に、集積回路素子と実装基板との間のギャップは非常に小さい。そのため、集積回路素子と実装基板との間に上記表面実装部品を配置することは現実的ではない。

また、集積回路素子と実装基板との間に上記表面実装部品を配置できた場合であっても、接続端子の接続に用いる導電性接合材（はんだ）の量の違いによって、表面実装部品の実装状態にばらつきが生じることがある。

本発明の目的は、集積回路素子と実装基板との間に薄膜素子を容易に配置でき、且つ、薄膜素子を安定的に実装できるようにした、集積回路素子の実装構造を提供することにある。

（１）本発明の集積回路素子の実装構造は、
集積回路素子と、
実装端子を有する実装基板と、
を備える、集積回路素子の実装構造であって、
第１主面、および前記第１主面に対向する第２主面を有する薄膜素子と、
前記集積回路素子に形成される第１キャパシタ電極と、
をさらに備え、
前記薄膜素子は、
第１面および第２面を有する絶縁性基板と、
前記絶縁性基板の前記第１面および前記第２面のいずれか一方に、薄膜プロセスにより形成される薄膜インダクタと、
前記絶縁性基板の前記第２面に形成される第２キャパシタ電極と、
前記薄膜素子の前記第１主面に形成され、前記薄膜インダクタおよび前記第２キャパシタ電極の少なくとも一方に接続される接続端子と、
を有し、
前記接続端子は、前記実装端子に接続され、
前記第１キャパシタ電極と前記第２キャパシタ電極とは、少なくとも一部で対向することを特徴とする。

この構成により、集積回路素子と実装基板との間隙に容易に配置することができる薄膜素子を実現できる。また、薄膜素子の第２主面に接続端子を設けて集積回路素子の外部端子に接続する必要がないため、薄膜素子の内部にキャパシタを備える場合に比べて、薄膜素子の厚みをさらに薄くできる。さらに、この構成により、実装基板に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。

（２）本発明の集積回路素子の実装構造は、
外部端子を有する集積回路素子と、
実装基板と、
を備える、集積回路素子の実装構造であって、
第１主面、および前記第１主面に対向する第２主面を有する薄膜素子と、
前記実装基板に形成される第１キャパシタ電極と、
をさらに備え、
前記薄膜素子は、
第１面および第２面を有する絶縁性基板と、
前記絶縁性基板の前記第１面および前記第２面のいずれか一方に、薄膜プロセスにより形成される薄膜インダクタと、
前記絶縁性基板の前記第２面に形成される第２キャパシタ電極と、
前記薄膜素子の前記第１主面に形成され、前記薄膜インダクタおよび前記第２キャパシタ電極の少なくとも一方に接続される接続端子と、
を有し、
前記接続端子は、前記外部端子に接続され、
前記第１キャパシタ電極と前記第２キャパシタ電極とは、少なくとも一部で対向することを特徴とする。

この構成により、集積回路素子と実装基板との間隙に容易に配置することができる薄膜素子を実現できる。また、薄膜素子の第２主面に接続端子を設けて実装基板の実装端子に接続する必要がないため、薄膜素子の内部にキャパシタを備える場合に比べて、薄膜素子の厚みをさらに薄くできる。さらに、この構成により、実装基板に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。

（３）上記（１）または（２）において、前記薄膜素子は、誘電体部材をさらに有し、前記誘電体部材は、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置してもよい。

（４）上記（１）から（３）のいずれかにおいて、前記薄膜インダクタは、前記絶縁性基板の前記第１面に形成され、前記薄膜インダクタおよび前記第２キャパシタ電極は、前記絶縁性基板に設けられる層間接続導体を介して接続されることが好ましい。この構成により、薄膜インダクタおよびキャパシタの形成領域の、平面視での面積が縮小化できる。

（５）上記（４）において、前記薄膜インダクタの数は複数であってもよい。

（６）上記（２）から（５）のいずれかにおいて、前記集積回路素子は電源回路をさらに有し、前記実装基板はグランドをさらに有し、前記薄膜インダクタは前記電源回路に接続され、前記第１キャパシタ電極はグランドに接続されることが好ましい。この構成により、薄膜インダクタとキャパシタとでローパスフィルタまたは平滑回路が構成される。

本発明によれば、集積回路素子と実装基板との間に薄膜素子を容易に配置でき、且つ、薄膜素子を安定的に実装できるようにした、集積回路素子の実装構造を実現できる。

図１は第１の実施形態に係る電子機器２０１において、集積回路素子１と実装基板２との間に薄膜素子１０１を配置した部分を示す正面図である。図２は、図１におけるＺ１部の拡大図である。図３は第１の実施形態に係る薄膜素子１０１の断面図である。図４は、実装基板２の一部および薄膜素子１０１の分解斜視図である。図５（Ａ）は、電子機器２０１において、集積回路素子１と実装基板２との間に薄膜素子１０１を配置した部分の回路図であり、図５（Ｂ）は実装基板２の一部および薄膜素子１０１の回路図である。図６（Ａ）は、薄膜素子１０１を用いて集積回路素子１を実装基板２に実装した状態を示す正面図であり、図６（Ｂ）は、実装基板２に実装した集積回路素子１の、リフロー後の状態を示す正面図である。図７は第２の実施形態に係る薄膜素子１０２の断面図である。図８は、実装基板２の一部および薄膜素子１０２の分解斜視図である。図９（Ａ）は、第２の実施形態において、集積回路素子１と実装基板２との間に薄膜素子１０２を配置した部分の回路図であり、図９（Ｂ）は実装基板２の一部および薄膜素子１０２の回路図である。図１０は第３の実施形態に係る電子機器２０３において、集積回路素子１と実装基板２との間に薄膜素子１０３を配置した部分を示す正面図である。図１１は、図１０におけるＺ２部の拡大図である。図１２は第３の実施形態に係る薄膜素子１０３の断面図である。図１３（Ａ）は第４の実施形態に係るＡＰＵ等のマイクロプロセッサチップ３の底面図であり、図１３（Ｂ）はマイクロプロセッサチップ３の正面図である。図１４は、実装基板２に実装したマイクロプロセッサチップ３の、リフロー後の状態を示す正面図である。図１５は第４の実施形態に係るマイクロプロセッサチップ３に対する平滑回路の接続構造を示す概念図である。

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

《第１の実施形態》
図１は第１の実施形態に係る電子機器２０１において、集積回路素子１と実装基板２との間に薄膜素子１０１を配置した部分を示す正面図である。図２は、図１におけるＺ１部の拡大図である。なお、図１および図２において、各部の厚みは誇張して図示しており、以降の各実施形態における正面図や断面図についても同様である。また、図１および図２において、図の煩雑化を避けるため接続端子Ｐ１５の図示を省略しており、以降の各実施形態における正面図についても同様である。薄膜素子１０１は、集積回路素子と実装基板との間に配置され、薄膜インダクタとキャパシタ用電極の一部とを備える電子部品である。

電子機器２０１は、集積回路素子１、実装基板２および薄膜素子１０１を備える。集積回路素子１の下面には複数の外部端子５１，５３が形成され、実装基板２の上面には第１キャパシタ電極ＣＰ１および複数の実装端子４３が形成されている。集積回路素子１は例えば半導体マイクロプロセッサチップや半導体ＩＣチップであり、実装基板２は例えばプリント配線基板である。

薄膜素子１０１は第１主面Ｓ１、および第１主面Ｓ１に対向する第２主面Ｓ２を有する、平面形状が正方形の絶縁性薄板である。薄膜素子１０１の第１主面Ｓ１には、平面形状が正方形である接続端子Ｐ１１，Ｐ１２等が形成されている。接続端子Ｐ１１，Ｐ１２等は、例えばCuを主成分とした導体パターンにNiやAu等のめっき膜を被覆したものである。

図１および図２に示すように、薄膜素子１０１の接続端子Ｐ１１，Ｐ１２等は、導電性接合材３１を介して集積回路素子１の外部端子５１にそれぞれ接続され、薄膜素子１０１の第２主面Ｓ２は、実装基板２の第１キャパシタ電極ＣＰ１に当接している。また、集積回路素子１の外部端子５３は、導電性接合材３３を介して実装基板２の実装端子４３に接続される。後に詳述するように、薄膜素子１０１は内部に第２キャパシタ電極ＣＰ２を備える。第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２とは、少なくとも一部で対向し、キャパシタＣ１を構成する。導電性接合材３１，３３は例えばはんだ等である。なお、本実施形態では、第１キャパシタ電極ＣＰ１は実装基板２のグランドに接続されている。

図３は第１の実施形態に係る薄膜素子１０１の断面図である。図４は、実装基板２の一部および薄膜素子１０１の分解斜視図である。なお、図３では、第１薄膜絶縁体層１１および第２薄膜絶縁体層１２の図示を省略している。

薄膜素子１０１は、絶縁性基板２１、第１薄膜絶縁体層１１、第２薄膜絶縁体層１２、誘電体部材１３、複数の薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４、第２キャパシタ電極ＣＰ２および複数の層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ２１，Ｖ２２，Ｖ２３，Ｖ２４を有する。

絶縁性基板２１は平面形状が正方形の絶縁性薄板であり、第１面ＰＳ１および第２面ＰＳ２を有する。絶縁性基板２１は例えば高抵抗Si基板である。

絶縁性基板２１の第１面ＰＳ１には薄膜インダクタＬ１〜Ｌ４が形成される。薄膜インダクタＬ１〜Ｌ４は薄膜プロセスにより形成される受動素子であり、約１ターンのループ状の導体パターンである。薄膜インダクタＬ１〜Ｌ４は例えばCu膜である。

絶縁性基板２１の第２面ＰＳ２には、第２薄膜絶縁体層１２を介在して第２キャパシタ電極ＣＰ２が形成される。第２薄膜絶縁体層１２は絶縁性基板２１の第２面ＰＳ２の全面に形成され、第２キャパシタ電極ＣＰ２は第２薄膜絶縁体層１２の下面全面に形成される。第２薄膜絶縁体層１２は例えばポリイミド樹脂やエキポシ樹脂等である。第２キャパシタ電極ＣＰ２は薄膜プロセスにより形成される導体膜であり、例えば熱処理に対して耐酸化性を有するPt、Au、Ru等の材料が好ましい。

第２キャパシタ電極ＣＰ２の下面には誘電体部材１３が形成される。誘電体部材１３は高誘電率の材料であり、例えばチタン酸バリウムストロンチウム（（Ba_x，Sr_1-x）TiO₃、以下「BST」）である。

また、絶縁性基板２１の第１面ＰＳ１には第１薄膜絶縁体層１１が形成される。薄膜インダクタＬ１〜Ｌ４は、図３に示すように、全体が第１薄膜絶縁体層１１によって被覆される。第１薄膜絶縁体層１１は所定の大きなインダクタンス値を得るために、例えば磁性フェライトであることが好ましい。

第１薄膜絶縁体層１１の表面（薄膜素子１０１の第１主面Ｓ１）には接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５が島状に形成される。接続端子Ｐ１１〜Ｐ１４は、層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４を介して薄膜インダクタＬ１〜Ｌ４の第１端にそれぞれ接続される。薄膜インダクタＬ１〜Ｌ４の第２端は、絶縁性基板２１に設けられる層間接続導体Ｖ２１，Ｖ２２，Ｖ２３，Ｖ２４を介して第２キャパシタ電極ＣＰ２にそれぞれ接続される。

図２および図４に示すように、集積回路素子１と実装基板２との間に薄膜素子１０１が配置されることにより、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２とが誘電体部材１３を挟んで互いに対向する。そのため、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との対向部分に容量が形成される。したがって、第１キャパシタ電極ＣＰ１、第２キャパシタ電極ＣＰ２、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に配置される誘電体部材１３により、キャパシタＣ１が構成される。

図５（Ａ）は、電子機器２０１において、集積回路素子１と実装基板２との間に薄膜素子１０１を配置した部分の回路図であり、図５（Ｂ）は実装基板２の一部および薄膜素子１０１の回路図である。

集積回路素子１は、ＤＣ／ＤＣコンバータ等の電源回路８０を有する。電源回路８０は、電源入力端子Ｖｉｎおよび薄膜素子１０１の接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４にそれぞれ接続される。薄膜素子１０１の接続端子Ｐ１５は集積回路素子１に接続される。実装基板２の第１キャパシタ電極はグランドに接続される。電源入力端子Ｖｉｎは例えば実装基板２側の電源回路に接続される入力端子である。

図５（Ａ）に示すように、薄膜素子１０１のインダクタＬは電源回路８０に接続され、薄膜素子１０１のキャパシタＣは実装基板のグランドに接続される。したがって、本実施形態では、インダクタＬとキャパシタＣとでローパスフィルタまたは平滑回路が構成される。

具体的には、図５（Ｂ）に示すように、４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第１端が接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４に導通し、薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の第２端が共通接続されて接続端子Ｐ１５に導通する。キャパシタＣ１の第１端はグランドに導通し、キャパシタＣ１の第２端は接続端子Ｐ１５に導通する。

この構造により、電源回路８０と接続端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４との選択的接続を行うことで、薄膜素子１０１の時定数を切り替えることができる。また、電源回路８０と４つの薄膜インダクタＬ１，Ｌ２，Ｌ３，Ｌ４とを並列接続した場合には、直流抵抗（DCR）を小さくできる。

次に、薄膜素子１０１を利用した集積回路素子１の実装構造について、図を参照して説明する。図６（Ａ）は、薄膜素子１０１を用いて集積回路素子１を実装基板２に実装した状態を示す正面図であり、図６（Ｂ）は、実装基板２に実装した集積回路素子１の、リフロー後の状態を示す正面図である。

図６（Ａ）に示すように、実装基板２の上面には集積回路素子１が実装される。集積回路素子１は、BGA（Ball grid array）形式のパッケージであり、集積回路素子１の外部端子５３には、はんだバンプ３３Ｂが形成されている。集積回路素子１は、実装基板２にはんだバンプ３３Ｂを介してフェイスダウン実装される。はんだバンプ３３Ｂは、実装基板２の実装端子４３に接している。

また、集積回路素子１と実装基板２との間には薄膜素子１０１が配置される。薄膜素子１０１の接続端子Ｐ１１〜Ｐ１５には、はんだバンプ３１Ｂが形成されている。はんだバンプ３１Ｂは集積回路素子１の外部端子５１に接しており、薄膜素子１０１の第２主面Ｓ２は実装基板２の第１キャパシタ電極ＣＰ１に接している。

その後、図６（Ｂ）に示すように、リフロープロセスによって、集積回路素子１を実装基板２に実装する。

具体的に説明すると、リフロープロセスにより、はんだバンプ３１Ｂは溶融し、はんだ３１Ｓになる。はんだ３１Ｓは薄膜素子１０１の接続端子Ｐ１１〜Ｐ１５と外部端子５１との間を電気的に導通し、且つ構造的に接合する。薄膜素子１０１の第２主面Ｓ２は、リフロープロセス後も実装基板２の第１キャパシタ電極ＣＰ１に当接している。リフロープロセスにより、はんだバンプ３３Ｂは溶融し、はんだ３３Ｓになる。はんだ３３Ｓは外部端子５３と実装端子４３との間を電気的に導通し、且つ構造的に接合する。

図６（Ａ）に示すように、薄膜素子１０１とはんだバンプ３１Ｂとを合計した高さＴａ（図６（Ａ）における薄膜素子１０１とはんだバンプ３１ＢとのＺ方向の長さの合計）が、リフロープロセス前のはんだバンプ３３Ｂの高さＴｂ（図６（Ａ）におけるはんだバンプ３３ＢのＺ方向の長さ）以下であれば（Ｔａ≦Ｔｂ）、集積回路素子１と実装基板２との間隙に薄膜素子１０１を容易に配置できる。なお、リフロープロセス後にはんだバンプ３３Ｂが縮小化することを考慮すれば、薄膜素子１０１とはんだバンプ３１Ｂとを合計した高さＴａは、リフロープロセス前のはんだバンプ３３Ｂの高さＴｂの０．７倍以上、１倍以下（０．７Ｔｂ≦Ｔａ≦Ｔｂ）であることが好ましく、さらには０．７５倍以上、０．８５倍以下（０．７５Ｔｂ≦Ｔａ≦０．８５Ｔｂ）であることが好ましい。

なお、はんだバンプ３１Ｂは集積回路素子１の外部端子５１に形成されていてもよく、はんだバンプ３３Ｂは実装基板２の実装端子４３に形成されていてもよい。また、はんだバンプ３１Ｂ，３３Ｂの代わりに、外部端子５３と実装端子４３との間や、外部端子５１と接続端子Ｐ１１〜Ｐ１５との間にはんだボールが配置されていてもよい。この場合も、薄膜素子１０１とはんだボールとを合計した高さＴｃが、リフロープロセス前の外部端子５３と実装端子４３との間に配置されるはんだボールの高さＴｄの０．７倍以上、１倍以下（０．７Ｔｄ≦Ｔｃ≦Ｔｄ）であることが好ましい。

本実施形態に係る集積回路素子１の実装構造によれば、次のような効果を奏する。

（ａ）本実施形態に係る薄膜素子１０１は、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２に、薄膜プロセスにより形成される薄膜インダクタＬ１〜Ｌ４および第２キャパシタ電極ＣＰ２を備える。この構成により、集積回路素子１と実装基板２との間隙に容易に配置することができる薄膜素子１０１を実現できる。

（ｂ）本実施形態では、薄膜素子１０１の第１主面Ｓ１に形成される第１接続端子Ｐ１１〜Ｐ１５が集積回路素子１の外部端子５１に接続される。この構成では、薄膜素子１０１の端面に接続端子が形成されておらず、導電性接合材３１が薄膜素子１０１の端面に濡れ広がることが抑制されるため、薄膜素子１０１の実装状態は安定する。

（ｃ）さらに、本実施形態では、キャパシタＣ１の一部を構成する第１キャパシタ電極ＣＰ１が実装基板２の上面に形成され、薄膜素子１０１の第２主面Ｓ２が第１キャパシタ電極ＣＰ１に当接している。この構成では、薄膜素子１０１の第２主面Ｓ２に接続端子を設けて実装基板２の実装端子に接続する必要がないため、薄膜素子１０１の内部に第１キャパシタ電極ＣＰ１を備える場合に比べて、薄膜素子の厚みをさらに薄くできる。また、この構成により、キャパシタＣ１は実装基板２に形成される回路に最短距離で配置できるため、キャパシタＣ１の寄生インダクタンスを低減でき、高周波特性に優れた回路を実現できる。なお、本実施形態のように、薄膜インダクタＬ１〜Ｌ４とキャパシタＣ１とでローパスフィルタまたは平滑回路が構成されている場合に、シャント接続されたキャパシタＣ１に大きな寄生インダクタンスが付与されると、不要なポールが生じ、所望のローパスフィルタとしての機能を果たさなくなる。したがって、上記構成は、薄膜インダクタＬ１〜Ｌ４とキャパシタＣ１とでローパスフィルタまたは平滑回路を構成する場合に特に有用である。

（ｄ）本実施形態では、薄膜素子１０１が集積回路素子１と実装基板２との間に挟んで接続されている。一般に、集積回路素子１と実装基板２との間に薄膜素子が配置されていない場合、集積回路素子１の外部端子と実装基板の実装端子との間を接合する導電性接合材の量（大きさ）の違い等によって、集積回路素子１と実装基板２との間隙にばらつきが生じる。一方、本実施形態では、集積回路素子１と実装基板２との間に薄膜素子１０１が配置されるため、集積回路素子１と実装基板２との間に一定の間隙を確保できる。すなわち、薄膜素子１０１はスペーサとして機能する。さらに、この構成により、実装基板２に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。また、本実施形態によれば、実装基板２に受動素子を実装した場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。

（ｅ）薄膜素子１０１は、絶縁性基板２１の第１面ＰＳ１に薄膜インダクタＬ１〜Ｌ４が形成され、絶縁性基板２１の第２面ＰＳ２にキャパシタＣ１が形成されている。そのため、薄膜インダクタＬ１〜Ｌ４およびキャパシタＣ１の形成領域の、平面視での面積が縮小化できる。

（ｆ）また、薄膜素子１０１では、第２薄膜絶縁体層１２および絶縁性基板２１が、磁性体フェライトである第１薄膜絶縁体層１１と第１キャパシタ電極ＣＰ１との間に配置されている。一般に、磁性体の内部にコイル状のインダクタが形成されている場合において、磁性体の表面に電極等の導体パターンが形成されていると、インダクタに発生する磁界が導体パターンによる影響（渦電流の発生や導体パターンが磁界放射に寄与する等）を受けて、インダクタのＱ値は低下する傾向がある。一方、本実施形態では、高透磁率である第１薄膜絶縁体層１１と第２キャパシタ電極ＣＰ２との間に、低透磁率である第２薄膜絶縁体層１２や絶縁性基板２１を挟むことにより、薄膜インダクタＬ１〜Ｌ４とキャパシタＣ１が磁気的に分離される。したがって、薄膜インダクタＬ１〜Ｌ４に発生する磁界がキャパシタＣ１によって影響を受けることが抑制され、薄膜インダクタＬ１〜Ｌ４のＱ値の低下を抑制できる。

《第２の実施形態》
第２の実施形態では、薄膜素子が備える薄膜インダクタおよびキャパシタの形状・個数が、第１の実施形態とは異なる例を示す。

図７は第２の実施形態に係る薄膜素子１０２の断面図である。図８は、実装基板２の一部および薄膜素子１０２の分解斜視図である。なお、図８では、第１薄膜絶縁体層１１および第２薄膜絶縁体層１２の図示を省略している。

薄膜素子１０２は、絶縁性基板２１、第１薄膜絶縁体層１１、第２薄膜絶縁体層１２、誘電体部材１３、複数の薄膜インダクタＬ１，Ｌ２、複数の第２キャパシタ電極ＣＰ２１，ＣＰ２２および複数の層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ２３，Ｖ２４を有する。

絶縁性基板２１の第１面ＰＳ１には薄膜インダクタＬ１，Ｌ２が形成されている。薄膜インダクタＬ１，Ｌ２は薄膜プロセスにより形成される受動素子であり、約１．５ターンのスパイラル状の導体パターンである。

絶縁性基板２１の第２面ＰＳ２には、第２薄膜絶縁体層１２を介在して第２キャパシタ電極ＣＰ２１，ＣＰ２２が形成される。第２薄膜絶縁体層１２は絶縁性基板２１の第２面ＰＳ２の全面に形成され、第２キャパシタ電極ＣＰ２１，ＣＰ２２は第２薄膜絶縁体層１２の下面に形成される。第２キャパシタ電極ＣＰ２１，ＣＰ２２の下面には誘電体部材１３が形成される。

第１薄膜絶縁体層１１の表面には接続端子Ｐ１１〜Ｐ１４が形成される。接続端子Ｐ１１，Ｐ１２は、層間接続導体Ｖ１１，Ｖ１２を介して薄膜インダクタＬ１，Ｌ２の第１端にそれぞれ接続される。接続端子Ｐ１３，Ｐ１４は、層間接続導体Ｖ１３，Ｖ１４を介して薄膜インダクタＬ１，Ｌ２の第２端にそれぞれ接続される。また、薄膜インダクタＬ１，Ｌ２の第２端は、絶縁性基板２１に設けられる層間接続導体Ｖ２３，Ｖ２４を介して第２キャパシタ電極ＣＰ２１，ＣＰ２２にそれぞれ接続される。

図８に示すように、集積回路素子１と実装基板２との間に薄膜素子１０２が配置されることにより、第１キャパシタ電極ＣＰ１の一部と第２キャパシタ電極ＣＰ２１とが誘電体部材１３の一部を挟んで互いに対向する。そのため、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２１との対向部分に容量が形成される。したがって、第１キャパシタ電極ＣＰ１、第２キャパシタ電極ＣＰ２１、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２１との間に配置される誘電体部材１３により、キャパシタＣ１が構成される。

また、集積回路素子１と実装基板２との間に薄膜素子１０２が配置されることにより、第１キャパシタ電極ＣＰ１の一部と第２キャパシタ電極ＣＰ２２とが誘電体部材１３の一部を挟んで互いに対向する。そのため、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２２との対向部分に容量が形成される。したがって、第１キャパシタ電極ＣＰ１、第２キャパシタ電極ＣＰ２２、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２２との間に配置される誘電体部材１３により、キャパシタＣ２が構成される。

図９（Ａ）は、第２の実施形態において、集積回路素子１と実装基板２との間に薄膜素子１０２を配置した部分の回路図であり、図９（Ｂ）は実装基板２の一部および薄膜素子１０２の回路図である。

本実施形態では、電源回路８１および薄膜素子１０２を備える。電源回路８１は、電源入力端子Ｖｉｎおよび薄膜素子１０２の接続端子Ｐ１１，Ｐ１２にそれぞれ接続される。電源回路８１は例えば集積回路素子が有する降圧ＤＣ／ＤＣコンバータである。

電源回路８１は、複数の制御回路７１，７２および複数のスイッチ素子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂを備える。スイッチ素子Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂは３端子の能動素子であり、例えばパワーＭＯＳ−ＦＥＴである。

スイッチ素子Ｔ１ａ，Ｔ２ａの第１端は電源入力端子Ｖｉｎにそれぞれ接続され、スイッチ素子Ｔ１ａ，Ｔ２ａの第２端はスイッチ素子Ｔ１ｂ，Ｔ２ｂの第１端にそれぞれ接続される。スイッチ素子Ｔ１ｂ，Ｔ２ｂの第２端はグランドにそれぞれ接続される。スイッチ素子Ｔ１ａ，Ｔ２ａの第３端はそれぞれ制御回路７１，７２に接続され、スイッチ素子Ｔ１ｂ，Ｔ２ｂの第３端はそれぞれ制御回路７１，７２に接続される。スイッチ素子Ｔ１ａの第２端とスイッチ素子Ｔ１ｂの第１端との接続点は、薄膜素子１０２の接続端子Ｐ１１に接続され、スイッチ素子Ｔ２ａの第２端とスイッチ素子Ｔ２ｂの第１端との接続点は、薄膜素子１０２の接続端子Ｐ１２に接続される。

図９（Ａ）および図９（Ｂ）に示すように、２つの薄膜インダクタＬ１，Ｌ２の第１端は接続端子Ｐ１１，Ｐ１２に導通し、薄膜インダクタＬ１，Ｌ２の第２端は接続端子Ｐ１３，Ｐ１４に導通する。キャパシタＣ１の両端は接続端子Ｐ１３と実装基板のグランドに導通し、キャパシタＣ２の両端は接続端子Ｐ１４と実装基板のグランドに導通する。本実施形態では、接続端子Ｐ１３，Ｐ１４は出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に接続される。

したがって、薄膜インダクタＬ１とキャパシタＣ１とで平滑回路が構成され、薄膜インダクタＬ２とキャパシタＣ２とで平滑回路が構成される。この構成により、ＤＣ／ＤＣコンバータを備える１入力２出力の回路が構成され、電源入力端子Ｖｉｎに入力される電圧を変換して２つの個別の電源電圧を出力端子Ｖｏｕｔ１，Ｖｏｕｔ２から出力することができる。

本実施形態で示したように、キャパシタＣ１，Ｃ２を構成する第１キャパシタ電極と第２キャパシタ電極とは、少なくとも一部で対向する構成であればよい。

また、本実施形態で示したように、誘電体部材１３は、少なくとも一部が第１キャパシタ電極と第２キャパシタ電極との対向部分に配置されていればよい。すなわち、誘電体部材１３は、第１キャパシタ電極と第２キャパシタ電極との対向部分以外に形成されていてもよい。また、誘電体部材１３は、第１キャパシタ電極と第２キャパシタ電極との対向部分の一部にのみ形成されていてもよい。なお、後に詳述するように、本発明において誘電体部材１３は必須ではない。

《第３の実施形態》
第３の実施形態では、第２薄膜絶縁体層を備えていない薄膜素子を、集積回路素子と実装基板との間に配置した例を示す。

図１０は第３の実施形態に係る電子機器２０３において、集積回路素子１と実装基板２との間に薄膜素子１０３を配置した部分を示す正面図である。図１１は、図１０におけるＺ２部の拡大図である。

電子機器２０３は、集積回路素子１、実装基板２および薄膜素子１０３を備える。集積回路素子１の下面には第１キャパシタ電極ＣＰ１および複数の外部端子５１，５３が形成され、実装基板２の上面には複数の実装端子４１，４３が形成されている。

薄膜素子１０３は平面形状が正方形の絶縁性薄板である。薄膜素子１０３の第１主面Ｓ１には、平面形状が正方形である接続端子Ｐ１１，Ｐ１２等が形成され、薄膜素子１０３の第２主面Ｓ２には、平面形状が正方形である第２キャパシタ電極ＣＰ２が形成されている。

図１０および図１１に示すように、薄膜素子１０３の接続端子Ｐ１１，Ｐ１２等は、導電性接合材３１を介して実装基板２の実装端子４１にそれぞれ接続される。

図１２は第３の実施形態に係る薄膜素子１０３の断面図である。

薄膜素子１０３は、絶縁性基板２１、第１薄膜絶縁体層１１、誘電体部材１３、複数の薄膜インダクタＬ１，Ｌ２等、第２キャパシタ電極ＣＰ２および複数の層間接続導体Ｖ１１，Ｖ２２等を有する。

絶縁性基板２１の第１面ＰＳ１には薄膜インダクタＬ１，Ｌ２等が形成される。絶縁性基板２１の第２面ＰＳ２には第２キャパシタ電極ＣＰ２が形成される。第２キャパシタ電極ＣＰ２は絶縁性基板２１の第２面ＰＳ２に形成される。また、第２キャパシタ電極ＣＰ２の下面には誘電体部材１３が形成される。

図１１に示すように、薄膜素子１０３が実装基板２に実装されることにより、集積回路素子１と実装基板２との間に薄膜素子１０３が配置される。このとき、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２とが互いに対向し、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に容量が形成される。したがって、第１キャパシタ電極ＣＰ１、第２キャパシタ電極ＣＰ２、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に配置される誘電体部材１３により、キャパシタＣ１が構成される。本実施形態では、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に間隙が形成される。

このように、本発明において第２薄膜絶縁体層は必須ではない。薄膜素子１０３は、第２薄膜絶縁体層を備えてないため、第２薄膜絶縁体層を備える第１の実施形態に係る薄膜素子１０１等と比べて、厚みをさらに薄くできる。

本実施形態で示したように、第１キャパシタ電極ＣＰ１は集積回路素子１に形成されていてもよい。また、第２キャパシタ電極ＣＰ２は、絶縁性基板２１の第２面ＰＳ２に直接形成されていてもよい。

なお、本発明において誘電体部材１３は必須ではない。第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に間隙が形成されていてもよく、第１キャパシタ電極ＣＰ１と第２キャパシタ電極ＣＰ２との間に別の部材が配置されていてもよい。

《第４の実施形態》
第４の実施形態では、複数の電源電圧で動作する回路を含むマイクロプロセッサに本発明の薄膜素子を適用した例を示す。

図１３（Ａ）は第４の実施形態に係るＡＰＵ等のマイクロプロセッサチップ３の底面図であり、図１３（Ｂ）はマイクロプロセッサチップ３の正面図である。なお、図１３（Ａ）では、はんだバンプ３３Ｂの図示を省略している。

マイクロプロセッサチップ３の下面には、複数の外部端子５１，５３が形成され、複数の外部端子５１，５３にははんだバンプ３１Ｂ，３３Ｂがそれぞれ形成されている。また、マイクロプロセッサチップ３の下面には、複数の薄膜素子１０１ａ，１０１ｂ，１０１ｃ，１０１ｄが実装される。薄膜素子１０１ａ〜１０１ｄは第１の実施形態で示した薄膜素子１０１と同じものである。

マイクロプロセッサチップ３の下面に形成されたはんだバンプ３１Ｂは、フラックス等によって薄膜素子１０１ａ〜１０１ｄが有する接続端子Ｐ１１〜Ｐ１５に仮固定されている。薄膜素子１０１ａ〜１０１ｄは、図１３（Ａ）に示すように、平面形状が矩形であるマイクロプロセッサチップ３の四隅（各角部近傍）に配置されている。なお、図１３（Ｂ）に示すように、はんだバンプ３３Ｂの高さは薄膜素子１０１ａ〜１０１ｄよりも高い。

マイクロプロセッサチップ３は、実装基板に薄膜素子１０１ａ〜１０１ｄおよびはんだバンプ３３Ｂを介してフェイスダウン実装される。

図１４は、実装基板２に実装したマイクロプロセッサチップ３の、リフロー後の状態を示す正面図である。

図１４に示すように、マイクロプロセッサチップ３と実装基板２との間隙に薄膜素子１０１ａ〜１０１ｄが配置されるため、薄膜素子１０１ａ〜１０１ｄがスペーサとして機能する。すなわち、マイクロプロセッサチップ３と実装基板２との間隙は、マイクロプロセッサチップ３の四隅に配置された薄膜素子１０１ａ〜１０１ｄの高さ寸法により規定される。

なお、薄膜素子１０１ａ〜１０１ｄは、実装基板２の第１キャパシタ電極ＣＰ１に当接しているものの、実装基板２に接合（固定）されてはいない。そのため、薄膜素子１０１ａ〜１０１ｄを用いてマイクロプロセッサチップ３を実装基板２に実装した際に、マイクロプロセッサチップ３の四隅への応力の集中が緩和され、耐衝撃性が向上する。

図１５は第４の実施形態に係るマイクロプロセッサチップ３に対する平滑回路の接続構造を示す概念図である。

マイクロプロセッサチップ３は動作電源電圧の異なる複数の回路ブロックを備えている。各回路ブロックには電源電圧に応じた個別の電源回路８０ａ，８０ｂ，８０ｃ，８０ｄが形成されている。各電源回路８０ａ，８０ｂ，８０ｃ，８０ｄの薄膜素子１０１ａ，１０１ｂ，１０１ｃ，１０１ｄはマイクロプロセッサチップ３の外部に設けられ、基板上の配線パターンを介して接続される。

《その他の実施形態》
上述の実施形態では、薄膜素子の平面形状が正方形である例を示したが、この構成に限定されるものではない。薄膜素子の形状は、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えば平面形状が矩形、多角形、円形、楕円形、Ｌ字形、Ｔ字形等の薄板であってもよい。同様に、絶縁性基板２１の形状についても、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えば平面形状が矩形、多角形、円形、楕円形、Ｌ字形、Ｔ字形等の薄板であってもよい。

上述の実施形態では、絶縁性基板２１の第１面ＰＳ１に薄膜インダクタが形成され、絶縁性基板２１の第２面ＰＳ２にキャパシタが形成される例を示したが、この構成に限定されるものではない。薄膜インダクタが絶縁性基板２１の第２面ＰＳ２に形成されていてもよい。すなわち、薄膜インダクタおよびキャパシタがともに絶縁性基板２１の第２面ＰＳ２に形成されていてもよい。また、薄膜インダクタは絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２の両方に形成されていてもよい。

また、上述の実施形態では、絶縁性基板２１の第１面ＰＳ１に直接薄膜インダクタが形成される例を示したが、この構成に限定されるものではない。薄膜インダクタは絶縁性基板２１の表面にSiO₂膜等を介在して形成されていてもよい。すなわち、本発明における「絶縁性基板の第１面に形成される」薄膜インダクタおよび第２キャパシタ電極とは、絶縁性基板２１の第１面ＰＳ１に直接形成されているものに限らず、薄膜インダクタおよび第２キャパシタ電極が絶縁性基板２１の第１面ＰＳ１に別の部材を介在して形成されているものも含む。同様に、本発明における「絶縁性基板の第２面に形成される」薄膜インダクタおよび第２キャパシタ電極とは、絶縁性基板２１の第２面ＰＳ２に直接形成されているものに限らず、薄膜インダクタおよび第２キャパシタ電極が絶縁性基板２１の第２面ＰＳ２に別の部材を介在して形成されているものも含む。

また、上述の実施形態では、薄膜インダクタが約１ターンのループ状の導体パターンまたは、約１．５ターンのスパイラル状の導体パターンである例を示したが、これに限定されるものではない。薄膜インダクタの巻回数は適宜変更可能であり、例えば１ターン以下や１ターン以上であってもよい。さらに、薄膜インダクタはヘリカル状の導体であってもよい。

上述の実施形態では、薄膜インダクタの巻回軸が、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２に垂直な方向（Ｚ方向）ある例を示したが、これに限定されるものではない。薄膜インダクタの巻回軸は、絶縁性基板２１の第１面ＰＳ１および第２面ＰＳ２に平行な方向（例えばＸ方向またはＹ方向等）であってもよい。この構成により、薄膜インダクタおよびキャパシタの形成領域が平面視で重なる場合に、薄膜インダクタに発生する磁束が、キャパシタによって妨げられることを抑制できる。

なお、上述の実施形態では、薄膜インダクタとキャパシタとでローパスフィルタまたは平滑回路が構成される例を示したが、これに限定されるものではない。集積回路素子１、実装基板２および薄膜素子で構成される回路は適宜変更可能であり、例えばハイパスフィルタが構成されていてもよく、薄膜インダクタとキャパシタが直列接続された回路や、π形回路、またはＴ形回路等であってもよい。また、薄膜インダクタおよびキャパシタの数は、上述の実施形態の場合に限定されるものではなく、集積回路素子１、実装基板２および薄膜素子で構成される回路によって適宜変更可能である。

上述の実施形態では、接続端子の平面形状が正方形である例を示したが、この構成に限定されるものではない。接続端子の形状は適宜変更可能であり、例えば多角形、円形、楕円形、Ｌ字形、Ｔ字形等であってもよい。また、接続端子の個数についても、薄膜素子の回路構成によって適宜変更可能である。さらに、薄膜素子の第１主面Ｓ１に形成される接続端子の配置についても、適宜変更可能である。

Ｃ１，Ｃ２…キャパシタ
Ｌ１，Ｌ２，Ｌ３，Ｌ４…薄膜インダクタ
ＣＰ１…第１キャパシタ電極
ＣＰ２，ＣＰ２１，ＣＰ２２…第２キャパシタ電極
Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５…接続端子
ＰＳ１…絶縁性基板の第１面
ＰＳ２…絶縁性基板の第２面
Ｓ１…薄膜素子の第１主面
Ｓ２…薄膜素子の第２主面
Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ…スイッチ素子
Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ２１，Ｖ２２，Ｖ２３，Ｖ２４…層間接続導体
Ｖｉｎ…電源入力端子
Ｖｏｕｔ１，Ｖｏｕｔ２…出力端子
１…集積回路素子
２…実装基板
３…マイクロプロセッサチップ
１１…第１薄膜絶縁体層
１２…第２薄膜絶縁体層
１３…誘電体部材
２１…絶縁性基板
３１，３３…導電性接合材
３１Ｂ，３３Ｂ…はんだバンプ
４１，４３…実装端子
５１，５３…外部端子
７１，７２…制御回路
８０，８０ａ，８０ｂ，８０ｃ，８０ｄ，８１…電源回路
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０２，１０３…薄膜素子
２０１，２０３…電子機器

Claims

外部端子を有する集積回路素子と、
実装基板と、
を備える、集積回路素子の実装構造であって、
第１主面、および前記第１主面に対向する第２主面を有する薄膜素子と、
前記実装基板に形成される第１キャパシタ電極と、
をさらに備え、
前記薄膜素子は、
第１面および第２面を有する絶縁性基板と、
前記絶縁性基板の前記第１面および前記第２面の少なくとも一方に、薄膜プロセスにより形成される薄膜インダクタと、
前記絶縁性基板の前記第２面に形成される第２キャパシタ電極と、
前記薄膜素子の前記第１主面に形成され、前記薄膜インダクタおよび前記第２キャパシタ電極の少なくとも一方に接続される接続端子と、
を有し、
前記接続端子は、前記外部端子に接続され、
前記第１キャパシタ電極と前記第２キャパシタ電極とは、少なくとも一部で対向する、集積回路素子の実装構造。
前記薄膜素子は、誘電体部材をさらに有し、
前記誘電体部材は、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される、請求項１に記載の集積回路素子の実装構造。
前記薄膜インダクタは、前記絶縁性基板の前記第１面に形成され、
前記薄膜インダクタおよび前記第２キャパシタ電極は、前記絶縁性基板に設けられる層間接続導体を介して接続される、請求項１または２に記載の集積回路素子の実装構造。
前記薄膜インダクタの数は複数である、請求項３に記載の集積回路素子の実装構造。
前記集積回路素子は電源回路をさらに有し、
前記実装基板はグランドをさらに有し、
前記薄膜インダクタは前記電源回路に接続され、
前記第１キャパシタ電極はグランドに接続される、請求項１から４のいずれかに記載の集積回路素子の実装構造。