KR102393826B1 - 표면 처리 구리박, 동장 적층판 및 프린트 배선판 - Google Patents

표면 처리 구리박, 동장 적층판 및 프린트 배선판 Download PDF

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Abstract

구리박(2)과, 구리박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는 표면 처리 구리박(1)이다. 이 표면 처리 구리박(1)의 제1 표면 처리층(3)은, JIS B0601:2013에 기초하는 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq)가 5 내지 28°이다. 또한, 동장 적층판(10)은, 표면 처리 구리박(1)과, 표면 처리 구리박(1)의 제1 표면 처리층(3)에 접착된 절연 기재(11)를 구비한다.

Description

표면 처리 구리박, 동장 적층판 및 프린트 배선판
본 개시는, 표면 처리 구리박, 동장 적층판 및 프린트 배선판에 관한 것이다.
근년, 전자 기기의 소형화, 고성능화 등의 요구의 증대에 수반하여, 전자 기기에 탑재되는 프린트 배선판에 대한 회로 패턴(「도체 패턴」이라고도 함)의 파인 피치화(미세화)가 요구되고 있다.
프린트 배선판의 제조 방법으로서는, 서브트랙티브법, 세미 애디티브법 등의 다양한 방법이 알려져 있다. 그 중에서도 서브트랙티브법에서는, 구리박에 절연 기재를 접착시켜 동장 적층판을 형성한 후, 구리박 표면에 레지스트를 도포 및 노광해서 소정의 레지스트 패턴을 형성하고, 레지스트 패턴이 형성되어 있지 않은 부분(불필요부)을 에칭으로 제거함으로써 회로 패턴이 형성된다.
상기 파인 피치화의 요구에 대하여, 예를 들어 특허문헌 1에는, 구리박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리를 행한 후, 코발트-니켈 합금 도금층을 형성하고, 또한 아연-니켈 합금 도금층을 형성함으로써, 회로 패턴의 파인 피치화가 가능한 표면 처리 구리박이 얻어지는 것이 기재되어 있다.
일본 특허 제2849059호 공보
그러나, 종래의 표면 처리 구리박은, 표면 처리층(도금층)의 에칭 속도가 구리박의 에칭 속도에 비해서 느리기 때문에, 구리박 표면(톱)으로부터 절연 기재(보텀)측을 향해서 점차로 넓어지게 에칭되어버려, 회로 패턴의 에칭 팩터가 저하된다는 문제가 있다. 그리고, 회로 패턴의 에칭 팩터가 낮으면, 인접하는 회로간의 스페이스를 넓게 할 필요가 있기 때문에, 회로 패턴의 파인 피치화가 어려워진다.
또한, 회로 패턴에는 절연 기재로부터 박리되기 어려울 것도 일반적으로 요구되는데, 회로 패턴의 파인 피치화에 의해 절연 기재와의 접착성을 확보하는 것이 어려워지고 있다. 그 때문에, 회로 패턴과 절연 기재의 접착성을 높이는 것도 필요해지고 있다.
본 발명의 실시 형태는, 상기와 같은 문제를 해결하기 위해서 이루어진 것이며, 절연 기재와의 접착성이 우수함과 함께, 파인 피치화에 적합한 고에칭 팩터의 회로 패턴을 형성하는 것이 가능한 표면 처리 구리박 및 동장 적층판을 제공하는 것을 목적으로 한다.
또한, 본 발명의 실시 형태는, 절연 기재와의 접착성이 우수한 고에칭 팩터의 회로 패턴을 갖는 프린트 배선판을 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 문제를 해결하고자 예의 연구를 행한 결과, 구리박의 한쪽 면에 형성된 표면 처리층에 있어서, JIS B0601:2013에 기초하는 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq)를 특정 범위로 제어함으로써, 절연 기재에 대한 회로 패턴의 접착성 및 회로 패턴의 에칭 팩터 양쪽을 높일 수 있음을 알아내어, 본 발명의 실시 형태에 이르렀다.
즉, 본 발명의 실시 형태는, 구리박과, 상기 구리박의 한쪽 면에 형성된 제1 표면 처리층을 갖고, 상기 제1 표면 처리층은, JIS B0601:2013에 기초하는 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq)가 5 내지 28°인 표면 처리 구리박에 관한 것이다.
또한, 본 발명의 실시 형태는, 표면 처리 구리박과, 상기 표면 처리 구리박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판에 관한 것이다.
또한, 본 발명의 실시 형태는, 상기 동장 적층판의 상기 표면 처리 구리박을 에칭해서 형성된 회로 패턴을 구비하는 프린트 배선판에 관한 것이다.
본 발명의 실시 형태에 따르면, 절연 기재와의 접착성이 우수함과 함께, 파인 피치화에 적합한 고에칭 팩터의 회로 패턴을 형성하는 것이 가능한 표면 처리 구리박 및 동장 적층판을 제공할 수 있다.
또한, 본 발명의 실시 형태에 따르면, 절연 기재와의 접착성이 우수한 고에칭 팩터의 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.
도 1은 본 발명의 실시 형태의 표면 처리 구리박을 사용한 동장 적층판의 단면도이다.
도 2는 에칭 잔사를 설명하기 위한 회로 패턴의 SEM상이다.
도 3은 제2 표면 처리층을 더 갖는 본 발명의 실시 형태의 표면 처리 구리박을 사용한 동장 적층판의 단면도이다.
도 4는 서브트랙티브법에 의한 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.
이하, 본 발명의 적합한 실시 형태에 대해서 구체적으로 설명하는데, 본 발명은 이들에 한정되어 해석되어야 하는 것이 아니라, 본 발명의 요지를 일탈하지 않는 한에 있어서, 당업자의 지식에 기초하여, 다양한 변경, 개량 등을 행할 수 있다. 이 실시 형태에 개시되어 있는 복수의 구성 요소는, 적당한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들어, 이 실시 형태에 나타나는 전체 구성 요소에서 몇 가지의 구성 요소를 삭제해도 되고, 다른 실시 형태의 구성 요소를 적절히 조합해도 된다.
도 1은, 본 발명의 실시 형태의 표면 처리 구리박을 사용한 동장 적층판의 단면도이다.
표면 처리 구리박(1)은, 구리박(2)과, 구리박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는다. 또한, 동장 적층판(10)은, 표면 처리 구리박(1)과, 표면 처리 구리박(1)의 제1 표면 처리층(3)에 접착된 절연 기재(11)를 갖는다.
제1 표면 처리층(3)은, JIS B0601:2013에 기초하는 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq)가 5 내지 28°이다.
여기서, RΔq는, 표면의 요철 형상의 기울기를 나타내는 지표이다. RΔq가 커지면, 요철 형상의 기울기가 커지기 때문에, 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력은 강해지지만, 에칭 처리에서 녹고 남은 부분이 발생하기 쉬워진다. 즉, 에칭 처리에 의해 보텀부가 완만하게 경사지는 사다리꼴 형상의 회로 패턴으로 되기 쉬워, 에칭 팩터가 저하되는 경향이 있다. 한편, RΔq가 작아지면, 상기와 역의 경향으로 되기 쉽다.
그래서, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키기 위해서, 제1 표면 처리층(3)의 RΔq를 상기 범위로 제어하고 있다. 이러한 RΔq의 제어를 행함으로써, 제1 표면 처리층(3)의 표면을, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키는데 적합한 표면 형상으로 할 수 있다. 구체적으로는, 제1 표면 처리층(3)의 표면의 요철 형상의 기울기가 적절한 상태로 되기 때문에, 회로 패턴의 에칭 팩터 및 절연 기재(11)에 대한 접착성을 높일 수 있다. 이러한 효과를 안정되게 얻는 관점에서는, RΔq를 10 내지 25°로 제어하는 것이 바람직하고, 15 내지 23°로 제어하는 것이 보다 바람직하다.
제1 표면 처리층(3)은, JIS B0601:2013에 기초하는 조도 곡선의 첨도(Rku)가 2.0 내지 8.0인 것이 바람직하다.
여기서, Rku는, 표면의 요철 분포의 뾰족 정도를 나타내는 지표이다. Rku가 큰 것은, 입자 높이의 분포가 평균 가까이에 집중하고 있는 것, 즉, 입자 높이의 변동이 억제되어 있는 것을 의미한다. 따라서, Rku가 커지면, 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력은 강하고, 또한 에칭 처리에서 녹고 남은 부분이 발생하기 어려워진다. 즉, 에칭 처리에 의해 보텀부가 완만하게 경사지는 사다리꼴 형상의 회로 패턴으로 되기 어려워, 에칭 팩터가 향상되는 경향이 있다. 한편, Rku가 작아지면, 상기와 역의 경향으로 되기 쉽다. 즉, 에칭 팩터가 저하되고, 또한 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력이 저하되는 경향이 있다.
그래서, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키기 위해서, 제1 표면 처리층(3)의 Rku를 상기 범위로 제어하는 것이 바람직하다. 이러한 Rku의 제어를 행함으로써, 제1 표면 처리층(3)의 표면을, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키는데 적합한 표면 형상으로 할 수 있다.
또한, 제1 표면 처리층(3)의 Rku는, 에칭 잔사와도 관련하고 있다. 에칭 잔사는, 회로 패턴을 에칭에 의해 형성한 후에 회로 패턴의 주위에 남는 절연 기재(11) 상의 잔사를 말하며, 도 2에 도시한 바와 같은 회로 패턴의 SEM상(3000배)에 의해 확인할 수 있다. 에칭 잔사가 많아지면, 회로 폭이 좁은 회로 패턴에서는 단락이 생기기 쉬워지기 때문에, 회로 패턴의 파인 피치화의 관점에서는 바람직하지 않다. 그래서, 에칭 잔사를 적게 하기 위해서, Rku를 상기 범위로 제어하는 것이 바람직하다.
상기와 같은 효과(절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상의 양립, 및 에칭 잔사의 저감)를 안정되게 얻는 관점에서는, Rku를 3.5 내지 5.8로 제어하는 것이 보다 바람직하다.
제1 표면 처리층(3)은, JIS Z8730:2009의 기하 조건 C에 기초하여 측정되는 CIE L*a*b* 표색계의 a*(이하, 「a*」라고도 함)가 3.0 내지 28.0인 것이 바람직하다. a*는 적색을 표현하는 값이며, 구리는 적색에 가까운 색을 나타낸다. 그 때문에, a*를 상기 범위 내로 제어함으로써, 제1 표면 처리층(3) 중의 구리의 양을, 에칭액에의 용해성이 양호한 범위로 조정할 수 있기 때문에, 회로 패턴의 에칭 팩터를 높일 수 있다. 이러한 효과를 안정되게 얻는 관점에서는, a*를 5.0 내지 23.0으로 제어하는 것이 바람직하다.
제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행했을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 80 내지 100atm％(원자％)인 것이 바람직하다. 이 범위로 Cu 농도를 제어함으로써, 에칭액에 대한 용해성을 조절할 수 있기 때문에, 회로 패턴의 에칭 팩터를 높일 수 있다. 이러한 효과를 안정되게 얻는 관점에서는, Cu 농도를 85 내지 100atm％로 제어하는 것이 바람직하다.
여기서, 본 명세서에서 「스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행한」이란, 「SiO2를 스퍼터링한 경우에, SiO2가 스퍼터링 레이트 2.5nm/분으로 7분 스퍼터링되는 조건 하에서 스퍼터링을 행했다」는 것을 의미한다. 보다 구체적으로는, 본 발명의 실시 형태에서는, 본 발명의 실시 형태에 따른 표면 처리 구리박(1)의 제1 표면 처리층(3)을 고진공 하, 3kV로 가속한 Ar+에 의해 스퍼터링을 행한 것을 의미한다.
제1 표면 처리층(3)은, JIS B0601:2013에 기초하는 조도 곡선 요소의 평균 길이(RSm)가 5 내지 10㎛인 것이 바람직하다.
여기서, RSm은, 표면의 요철 형상의 평균 간격을 나타내는 지표이다. 일반적으로, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 커지면, 표면의 요철 간격이 넓어지기 때문에 RSm이 커진다. RSm이 커지면, 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력은 강해지지만, 에칭 처리에서 녹고 남은 부분이 발생하기 쉬워진다. 즉, 에칭 처리에 의해 보텀부가 완만하게 경사진 사다리꼴 형상의 회로 패턴으로 되기 쉬워, 에칭 팩터가 저하되는 경향이 있다. 한편, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 작아지면, 상기와 역의 경향으로 되기 쉽다. 즉, 에칭 팩터는 향상되지만, 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력이 저하되는 경향이 있다.
그래서, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키기 위해서, 제1 표면 처리층(3)의 RSm을 상기 범위로 제어하는 것이 바람직하다. 이러한 RSm의 제어를 행함으로써, 제1 표면 처리층(3)의 표면을, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키는데 적합한 표면 형상으로 할 수 있다. 구체적으로는, 제1 표면 처리층(3)의 표면의 요철 형상이 적절한 밸런스로 형성되기 때문에, 회로 패턴의 에칭 팩터 및 절연 기재(11)에 대한 접착성을 높일 수 있다. 이러한 효과를 안정되게 얻는 관점에서는, RSm을 5 내지 9㎛로 제어하는 것이 보다 바람직하다.
제1 표면 처리층(3)은, JIS B0631:2000에 기초하는 조도 모티프의 평균 길이(AR)가 6 내지 20㎛인 것이 바람직하다.
여기서, AR은, 표면의 미세한 요철 형상을 나타내는 지표이다. 일반적으로, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 커지면, 표면의 요철 간격이 넓어지기 때문에 AR이 커진다. AR이 커지면, 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력은 강해지지만, 에칭 처리에서 녹고 남은 부분이 발생하기 쉬워진다. 즉, 에칭 처리에 의해 보텀부가 완만하게 경사진 사다리꼴 형상의 회로 패턴으로 되기 쉬워, 에칭 팩터가 저하되는 경향이 있다. 한편, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 작아지면, 상기와 역의 경향으로 되기 쉽다. 즉, 에칭 팩터는 향상되지만, 표면 처리 구리박(1)의 절연 기재(11)에 대한 접착력이 저하되는 경향이 있다.
그래서, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키기 위해서, 제1 표면 처리층(3)의 AR을 상기 범위로 제어하는 것이 바람직하다. 이러한 AR의 제어를 행함으로써, 제1 표면 처리층(3)의 표면을, 절연 기재(11)에 대한 접착성의 향상과 에칭성의 향상을 양립시키는데 적합한 표면 형상으로 할 수 있다. 구체적으로는, 제1 표면 처리층(3)의 표면의 요철 형상이 적절한 밸런스로 형성되기 때문에, 회로 패턴의 에칭 팩터 및 절연 기재(11)에 대한 접착성을 높일 수 있다. 이러한 효과를 안정되게 얻는 관점에서는, AR을 7 내지 18㎛로 제어하는 것이 보다 바람직하다.
제1 표면 처리층(3)의 Rz는, 특별히 한정되지 않지만, 바람직하게는 0.3 내지 1.5㎛, 보다 바람직하게는 0.4 내지 1.2㎛, 더욱 바람직하게는 0.5 내지 0.9㎛이다. 제1 표면 처리층(3)의 Rz를 상기 범위 내로 함으로써, 절연 기재(11)와의 접착성과 회로 형성성의 양립을 도모할 수 있다.
여기서, 본 명세서에서 「Rz」란, JIS B0601:1994에 규정되는 십점 평균 조도를 의미한다.
제1 표면 처리층(3)은, 부착 원소로서 Ni 및 Zn을 적어도 포함하는 것이 바람직하다.
Ni는 에칭액에 용해하기 어려운 성분이기 때문에, 제1 표면 처리층(3)의 Ni 부착량을 200μg/dm2 이하로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해되기 쉬워진다. 그 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능해진다. 이 에칭 팩터를 안정되게 높이는 관점에서는, 제1 표면 처리층(3)의 Ni 부착량을, 바람직하게는 180μg/dm2 이하, 보다 바람직하게는 100μg/dm2 이하로 제어한다. 한편, 제1 표면 처리층(3)에 의한 소정의 효과(예를 들어, 내열성 등)를 확보하는 관점에서, 제1 표면 처리층(3)의 Ni 부착량을 20μg/dm2 이상으로 제어한다.
또한, 회로 패턴을 형성한 후에는 금 도금 등의 표면 처리가 행하여지는 경우가 있는데, 그 전처리로서, 회로 패턴의 표면으로부터 불필요한 물질을 제거하는 소프트 에칭을 행하면, 회로 패턴의 에지부에 소프트 에칭액이 스며드는 경우가 있다. Ni는, 이 소프트 에칭액이 스며드는 것을 억제하는 효과가 있다. 이 효과를 충분히 확보하는 관점에서는, 제1 표면 처리층(3)의 Ni 부착량을, 30μg/dm2 이상으로 제어하는 것이 바람직하고, 40μg/dm2 이상으로 제어하는 것이 보다 바람직하다.
Zn은, Ni에 비하여 에칭액에 용해되기 쉽기 때문에, 비교적 많이 부착시킬 수 있다. 그 때문에, 제1 표면 처리층(3)의 Zn 부착량을 1000μg/dm2 이하로 제어함으로써, 제1 표면 처리층(3)이 용해되기 쉬워지는 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능해진다. 이 에칭 팩터를 안정되게 높이는 관점에서는, 제1 표면 처리층(3)의 Zn 부착량을, 바람직하게는 700μg/dm2 이하, 보다 바람직하게는 600μg/dm2 이하로 제어한다. 한편, 제1 표면 처리층(3)에 의한 소정의 효과(예를 들어, 내열성, 내약품성 등)를 확보하는 관점에서, 제1 표면 처리층(3)의 Zn 부착량을 20μg/dm2 이상, 바람직하게는 100μg/dm2 이상, 보다 바람직하게는 300μg/dm2 이상으로 제어한다. 예를 들어, Zn은 구리의 열 확산을 방지하는 배리어 효과가 있기 때문에, 조화 입자 및 구리박 중의 구리가 열 확산에 의해 표층으로 나오는 것을 억제할 수 있다. 그 결과, 구리가 소프트 에칭액 등의 약액에 직접 접촉하기 어려워지기 때문에, 회로 패턴의 에지부에 소프트 에칭액이 스며드는 것을 억제하는 것이 가능해진다.
제1 표면 처리층(3)은, 부착 원소로서, Ni 및 Zn 이외에 Co, Cr 등의 원소를 더 포함할 수 있다.
제1 표면 처리층(3)의 Co 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 1500μg/dm2 이하, 보다 바람직하게는 500μg/dm2 이하, 더욱 바람직하게는 100μg/dm2 이하, 특히 바람직하게는 30μg/dm2 이하이다. 제1 표면 처리층(3)의 Co 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다. 또한, Co 부착량의 하한은, 특별히 한정되지 않지만, 전형적으로 0.1μg/dm2, 바람직하게는 0.5μg/dm2이다.
또한, Co는 자성 금속이기 때문에, 제1 표면 처리층(3)의 Co 부착량을 특히 100μg/dm2 이하, 바람직하게는 0.5 내지 100μg/dm2로 억제함으로써, 고주파 특성이 우수한 프린트 배선판을 제작 가능한 표면 처리 구리박(1)을 얻을 수 있다.
제1 표면 처리층(3)의 Cr 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 500μg/dm2 이하, 보다 바람직하게는 0.5 내지 300μg/dm2, 더욱 바람직하게는 1 내지 100μg/dm2이다. 제1 표면 처리층(3)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.
제1 표면 처리층(3)의 종류는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 각종 표면 처리층을 사용할 수 있다. 제1 표면 처리층(3)에 사용되는 표면 처리층의 예로서는, 조화 처리층, 내열층, 방청층, 크로메이트 처리층, 실란 커플링 처리층 등을 들 수 있다. 이들 층은, 단일 또는 2종 이상을 조합해서 사용할 수 있다. 그 중에서도 제1 표면 처리층(3)은, 절연 기재(11)와의 접착성의 관점에서, 조화 처리층을 갖는 것이 바람직하다.
여기서, 본 명세서에서 「조화 처리층」이란, 조화 처리에 의해 형성되는 층이며, 조화 입자의 층을 포함한다. 또한, 조화 처리에서는, 전처리로서 통상의 구리 도금 등이 행하여지거나, 마무리 처리로서 조화 입자의 탈락을 방지하기 위해서 통상의 구리 도금 등이 행하여지거나 하는 경우가 있는데, 본 명세서에서의 「조화 처리층」은, 이들 전처리 및 마무리 처리에 의해 형성되는 층을 포함한다.
조화 입자로서는, 특별히 한정되지 않지만, 구리, 니켈, 코발트, 인, 텅스텐, 비소, 몰리브덴, 크롬 및 아연으로 이루어지는 군에서 선택된 어느 단체 또는 어느 1종 이상을 포함하는 합금으로 형성할 수 있다. 또한, 조화 입자를 형성한 후, 또한 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 2차 입자 및 3차 입자를 마련하는 조화 처리를 행할 수도 있다.
조화 처리층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 조건은 이하와 같다. 또한, 전기 도금은 2단계로 나누어서 행해도 된다.
도금액 조성: 10 내지 20g/L의 Cu, 50 내지 100g/L의 황산
도금액 온도: 25 내지 50℃
전기 도금 조건: 전류 밀도 1 내지 60A/dm2, 시간 1 내지 10초
내열층 및 방청층으로서는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 재료로 형성할 수 있다. 또한, 내열층은 방청층으로서도 기능하는 경우가 있기 때문에, 내열층 및 방청층으로서, 내열층 및 방청층 양쪽의 기능을 갖는 1개의 층을 형성해도 된다.
내열층 및/또는 방청층으로서는, 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철, 탄탈의 군에서 선택되는 1종 이상의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태이어도 됨)를 포함하는 층일 수 있다. 내열층 및/또는 방청층의 예로서는, 니켈-아연 합금을 포함하는 층을 들 수 있다.
내열층 및 방청층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 내열층(Ni-Zn층)의 조건은 이하와 같다.
도금액 조성: 1 내지 30g/L의 Ni, 1 내지 30g/L의 Zn
도금액 pH: 2 내지 5
도금액 온도: 30 내지 50℃
전기 도금 조건: 전류 밀도 1 내지 10A/dm2, 시간 0.1 내지 5초
크로메이트 처리층으로서는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 재료로 형성할 수 있다.
여기서, 본 명세서에서 「크로메이트 처리층」이란, 무수 크롬산, 크롬산, 2크롬산, 크롬산염 또는 2크롬산염을 포함하는 액으로 형성된 층을 의미한다. 크로메이트 처리층은, 코발트, 철, 니켈, 몰리브덴, 아연, 탄탈, 구리, 알루미늄, 인, 텅스텐, 주석, 비소, 티타늄 등의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태이어도 됨)를 포함하는 층일 수 있다. 크로메이트 처리층의 예로서는, 무수 크롬산 또는 2크롬산칼륨 수용액으로 처리한 크로메이트 처리층, 무수 크롬산 또는 2크롬산칼륨 및 아연을 포함하는 처리액으로 처리한 크로메이트 처리층 등을 들 수 있다.
크로메이트 처리층은, 침지 크로메이트 처리, 전해 크로메이트 처리 등의 공지된 방법에 의해 형성할 수 있다. 그것들의 조건은, 특별히 한정되지 않지만, 예를 들어 전형적인 침지 크로메이트 처리층의 조건은 이하와 같다.
크로메이트액 조성: 1 내지 10g/L의 K2Cr2O7, 0.01 내지 10g/L의 Zn
크로메이트액 pH: 2 내지 5
크로메이트액 온도: 30 내지 50℃
실란 커플링 처리층으로서는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 재료로 형성할 수 있다.
여기서, 본 명세서에서 「실란 커플링 처리층」이란, 실란 커플링제로 형성된 층을 의미한다.
실란 커플링제로서는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 것을 사용할 수 있다. 실란 커플링제의 예로서는, 아미노계 실란 커플링제, 에폭시계 실란 커플링제, 머캅토계 실란 커플링제, 메타크릴옥시계 실란 커플링제, 비닐계 실란 커플링제, 이미다졸계 실란 커플링제, 트리아진계 실란 커플링제 등을 들 수 있다. 이들 중에서도, 아미노계 실란 커플링제, 에폭시계 실란 커플링제가 바람직하다. 상술한 실란 커플링제는, 단독 또는 2종 이상을 조합해서 사용할 수 있다.
실란 커플링제는, 공지된 방법에 의해 제조할 수 있지만, 시판품을 사용해도 된다. 실란 커플링제로서 이용 가능한 시판품의 예로서는, 신에쯔 가가꾸 고교 가부시키가이샤 제조의 KBM 시리즈, KBE 시리즈 등을 들 수 있다. 시판품의 실란 커플링제는, 단독으로 사용해도 되지만, 제1 표면 처리층(3)과 절연 기재(11)의 접착성(필 강도)의 관점에서, 2종 이상의 실란 커플링제의 혼합물로 하는 것이 바람직하다. 그 중에서도 바람직한 실란 커플링제의 혼합물은, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)와 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)와 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물이다.
2종 이상의 실란 커플링제의 혼합물로 하는 경우, 그 혼합 비율은, 특별히 한정되지 않고, 사용하는 실란 커플링제의 종류에 따라 적절히 조정하면 된다.
또한, 표면 처리 구리박(1)은, 도 3에 도시한 바와 같이, 구리박(2)의 다른 쪽 면에 형성된 제2 표면 처리층(4)을 더 가질 수 있다.
제2 표면 처리층(4)의 종류는, 특별히 한정되지 않고, 제1 표면 처리층(3)과 마찬가지로, 당해 기술분야에서 공지된 각종 표면 처리층을 사용할 수 있다. 또한, 제2 표면 처리층(4)의 종류는, 제1 표면 처리층(3)과 동일하여도 달라도 된다.
제2 표면 처리층(4)은, 부착 원소로서, Ni, Zn, Cr 등의 원소를 포함할 수 있다.
제2 표면 처리층(4)의 Ni 부착량에 대한 제1 표면 처리층(3)의 Ni 부착량의 비는, 바람직하게는 0.01 내지 2.5, 보다 바람직하게는 0.6 내지 2.2이다. Ni는 에칭액에 용해되기 어려운 성분이기 때문에, Ni 부착량의 비를 상기 범위로 함으로써, 동장 적층판(10)을 에칭할 때, 회로 패턴의 보텀측이 되는 제1 표면 처리층(3)의 용해를 촉진함과 함께, 회로 패턴의 톱측이 되는 제2 표면 처리층(4)의 용해를 억제할 수 있다. 그 때문에, 톱 폭과 보텀 폭의 차가 작아, 에칭 팩터가 높은 회로 패턴을 얻는 것이 가능해진다.
제2 표면 처리층(4)의 Ni 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 0.1 내지 500μg/dm2, 보다 바람직하게는 0.5 내지 200μg/dm2, 더욱 바람직하게는 1 내지 100μg/dm2이다. 제2 표면 처리층(4)의 Ni 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.
제2 표면 처리층(4)의 Zn 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제2 표면 처리층(4)에 Zn이 함유되는 경우, 바람직하게는 10 내지 1000μg/dm2, 보다 바람직하게는 50 내지 500μg/dm2, 더욱 바람직하게는 100 내지 300μg/dm2이다. 제2 표면 처리층(4)의 Zn 부착량을 상기 범위 내로 함으로써, 내열성 및 내약품성의 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.
제2 표면 처리층(4)의 Cr 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제2 표면 처리층(4)에 Cr이 함유되는 경우, 바람직하게는 0μg/dm2 초과 500μg/dm2 이하, 보다 바람직하게는 0.1 내지 100μg/dm2, 더욱 바람직하게는 1 내지 50μg/dm2이다. 제2 표면 처리층(4)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.
구리박(2)으로서는, 특별히 한정되지 않고, 전해 구리박 또는 압연 구리박의 어느 것이어도 된다. 전해 구리박은, 황산구리 도금욕으로부터 티타늄 또는 스테인리스의 드럼 상에 구리를 전해 석출시킴으로써 일반적으로 제조되지만, 드럼측에 형성되는 평탄한 S면(샤인면)과, S면의 반대측에 형성되는 M면(매트면)을 갖는다. 일반적으로, 전해 구리박의 M면은 요철을 갖고 있기 때문에, 제1 표면 처리층(3)을 전해 구리박의 M면, 제2 표면 처리층(4)을 전해 구리박의 S면에 형성함으로써, 제1 표면 처리층(3)과 절연 기재(11)의 접착성을 높일 수 있다.
구리박(2)의 재료로서는, 특별히 한정되지 않지만, 구리박(2)이 압연 구리박일 경우, 프린트 배선판의 회로 패턴으로서 통상 사용되는 터프 피치 구리(JIS H3100 합금 번호 C1100), 무산소 구리(JIS H3100 합금 번호 C1020 또는 JIS H3510 합금 번호 C1011) 등의 고순도의 구리를 사용할 수 있다. 또한, 예를 들어 Sn 함유 구리, Ag 함유 구리, Cr, Zr 또는 Mg 등을 첨가한 구리 합금, Ni 및 Si 등을 첨가한 콜슨계 구리 합금과 같은 구리 합금도 사용할 수 있다. 또한, 본 명세서에서 「구리박(2)」이란, 구리 합금박도 포함하는 개념이다.
구리박(2)의 두께는, 특별히 한정되지 않지만, 예를 들어 1 내지 1000㎛, 혹은 1 내지 500㎛, 혹은 1 내지 300㎛, 혹은 3 내지 100㎛, 혹은 5 내지 70㎛, 혹은 6 내지 35㎛, 혹은 9 내지 18㎛로 할 수 있다.
표면 처리 구리박(1)의, 제1 표면 처리층(3)과 반대측의 면의 십점 평균 조도(Rz)는, 특별히 한정되지 않지만, 바람직하게는 0.3 내지 1.0㎛, 보다 바람직하게는 0.4 내지 0.9㎛, 더욱 바람직하게는 0.5 내지 0.7㎛이다. 여기서, 제1 표면 처리층(3)과 반대측의 면이란, 제2 표면 처리층(4)이 마련되어 있을 때는 제2 표면 처리층(4)의 표면이며, 제2 표면 처리층(4)이 마련되어 있지 않을 때는, 구리박(2)의 표면이다.
제1 표면 처리층(3)과 반대측의 면의 십점 평균 조도(Rz)를 상기 범위 내로 함으로써, 고주파 특성이 우수한 프린트 배선판을 제작 가능한 표면 처리 구리박(1)을 얻을 수 있다.
상기와 같은 구성을 갖는 표면 처리 구리박(1)은, 당해 기술분야에서 공지된 방법에 준해서 제조할 수 있다. 여기서, 제1 표면 처리층(3) 및 제2 표면 처리층(4)의 Ni 부착량, Ni 부착량의 비는, 예를 들어 형성하는 표면 처리층의 종류, 두께 등을 바꿈으로써 제어할 수 있다. 또한, 제1 표면 처리층(3)의 Rz는, 예를 들어 제1 표면 처리층(3)의 형성 조건 등을 조정함으로써 제어할 수 있다.
동장 적층판(10)은, 표면 처리 구리박(1)의 제1 표면 처리층(3)에 절연 기재(11)을 접착함으로써 제조할 수 있다.
절연 기재(11)로서는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 것을 사용할 수 있다. 절연 기재(11)의 예로서는, 종이 기재 페놀 수지, 종이 기재 에폭시 수지, 합성 섬유 천 기재 에폭시 수지, 유리 천·종이 복합 기재 에폭시 수지, 유리 천·유리 부직포 복합 기재 에폭시 수지, 유리 천 기재 에폭시 수지, 폴리에스테르 필름, 폴리이미드 필름, 액정 폴리머, 불소 수지 등을 들 수 있다.
표면 처리 구리박(1)과 절연 기재(11)의 접착 방법으로서는, 특별히 한정되지 않고, 당해 기술분야에서 공지된 방법에 준해서 행할 수 있다. 예를 들어, 표면 처리 구리박(1)과 절연 기재(11)를 적층시켜서 열 압착하면 된다.
상기와 같이 해서 제조된 동장 적층판(10)은, 프린트 배선판의 제조에 사용할 수 있다. 프린트 배선판의 제조 방법으로서는, 특별히 한정되지 않고, 서브트랙티브법, 세미 애디티브법 등의 공지된 방법을 사용할 수 있다. 그 중에서도 동장 적층판(10)은, 서브트랙티브법에서 사용하는데 최적이다.
도 4는, 서브트랙티브법에 의한 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.
도 4에서, 먼저, 동장 적층판(10)의 표면 처리 구리박(1)의 표면에 레지스트를 도포, 노광 및 현상함으로써 소정의 레지스트 패턴(20)을 형성한다(공정(a)). 이어서, 레지스트 패턴(20)이 형성되어 있지 않은 부분(불필요부)의 표면 처리 구리박(1)을 에칭에 의해 제거한다(공정(b)). 마지막으로, 표면 처리 구리박(1) 상의 레지스트 패턴(20)을 제거한다(공정(c)).
또한, 이 서브트랙티브법에서의 각종 조건은, 특별히 한정되지 않고, 당해 기술분야에서 공지된 조건에 준해서 행할 수 있다.
[실시예]
이하, 본 발명의 실시 형태를 실시예에 의해 더욱 구체적으로 설명하는데, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
(실시예 1)
두께 12㎛의 압연 구리박(JX 금속사 제조 HA-V2박)을 준비하여, 한쪽 면에 제1 표면 처리층으로서 조화 처리층, 내열층 및 크로메이트 처리층을 순차 형성함과 함께, 다른 쪽의 면에 제2 표면 처리층으로서 내열층 및 크로메이트 처리층을 순차 형성함으로써 표면 처리 구리박을 얻었다. 각 층을 형성하기 위한 조건은 하기와 같다.
<제1 표면 처리층의 조화 처리층>
전기 도금에 의해 조화 처리층을 형성하였다. 전기 도금은 2단계로 나누어서 행하였다.
(1단째의 조건)
도금액 조성: 11g/L의 Cu, 50g/L의 황산
도금액 온도: 25℃
전기 도금 조건: 전류 밀도 42.7A/dm2,시간 1.4초
(2단째의 조건)
도금액 조성: 20g/L의 Cu, 100g/L의 황산
도금액 온도: 50℃
전기 도금 조건: 전류 밀도 3.8A/dm2, 시간 2.8초
<제1 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 1.1A/dm2, 시간 0.7초
<제1 표면 처리층의 크로메이트 처리층>
전기 도금에 의해 크로메이트 처리층을 형성하였다.
도금액 조성: 3.0g/L의 K2Cr2O7, 0.33g/L의 Zn
도금액 pH: 3.6
도금액 온도: 50℃
전기 도금 조건: 전류 밀도 2.1A/dm2, 시간 1.4초
<제2 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 2.8A/dm2, 시간 0.7초
<제2 표면 처리층의 크로메이트 처리층>
침지 크로메이트 처리에 의해 크로메이트 처리층을 형성하였다.
크로메이트액 조성: 3.0g/L의 K2Cr2O7, 0.33g/L의 Zn
크로메이트액 pH: 3.6
크로메이트액 온도: 50℃
(실시예 2)
제1 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.
<제1 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 1.6A/dm2, 시간 0.7초
(실시예 3)
제1 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.
<제1 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 2.6A/dm2, 시간 0.7초
(실시예 4)
제1 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.
<제1 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 3.2A/dm2, 시간 0.7초
(실시예 5)
제1 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.
<제1 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 4.2A/dm2, 시간 0.7초
(실시예 6)
제1 표면 처리층 및 제2 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.
<제1 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 2.1A/dm2, 시간 0.7초
<제2 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 3.3A/dm2, 시간 0.7초
(비교예 1)
두께 12㎛의 압연 구리박(JX 금속사 제조 HA-V2박)을 준비하여, 한쪽 면에 제1 표면 처리층으로서 조화 처리층, 내열층 및 크로메이트 처리층을 순차 형성함과 함께, 다른 쪽의 면에 제2 표면 처리층으로서 내열층 및 크로메이트 처리층을 순차 형성함으로써 표면 처리 구리박을 얻었다. 각 층을 형성하기 위한 조건은 하기와 같다.
<제1 표면 처리층의 조화 처리층>
전기 도금에 의해 조화 처리층을 형성하였다.
도금액 조성: 15g/L의 Cu, 7.5g/L의 Co, 9.5g/L의 Ni
도금액 pH: 2.4
도금액 온도: 36℃
전기 도금 조건: 전류 밀도 31.5A/dm2, 시간 1.8초
<제1 표면 처리층의 내열층(1)>
전기 도금에 의해 내열층(1)을 형성하였다.
도금액 조성: 3g/L의 Co, 13g/L의 Ni
도금액 pH: 2.0
도금액 온도: 50℃
전기 도금 조건: 전류 밀도 19.1A/dm2, 시간 0.4초
<제1 표면 처리층의 내열층(2)>
전기 도금에 의해 내열층(2)을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 3.5A/dm2, 시간 0.4초
<제1 표면 처리층의 크로메이트 처리층>
침지 크로메이트 처리에 의해 크로메이트 처리층을 형성하였다.
크로메이트액 조성: 3g/L의 K2Cr2O7, 0.33g/L의 Zn
크로메이트액 pH: 3.6
크로메이트액 온도: 50℃
<제2 표면 처리층의 내열층>
전기 도금에 의해 내열층을 형성하였다.
도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn
도금액 pH: 3.6
도금액 온도: 40℃
전기 도금 조건: 전류 밀도 4.1A/dm2, 시간 0.4초
<제2 표면 처리층의 크로메이트 처리층>
침지 크로메이트 처리에 의해 크로메이트 처리층을 형성하였다.
크로메이트액 조성: 3g/L의 K2Cr2O7, 0.33g/L의 Zn
크로메이트액 pH: 3.6
크로메이트액 온도: 50℃
상기 실시예 및 비교예에서 얻어진 표면 처리 구리박에 대해서, 하기의 평가를 행하였다.
<제1 표면 처리층 및 제2 표면 처리층에서의 각 원소의 부착량의 측정>
Ni, Zn 및 Co의 부착량은, 각 표면 처리층을 농도 20질량％의 질산에 용해하고, VARIAN사 제조의 원자 흡광 분광 광도계(형식: AA240FS)를 사용해서 원자 흡광법으로 정량 분석을 행함으로써 측정하였다. 또한, Cr의 부착량은 각 표면 처리층을 농도 7질량％의 염산에 용해하여, 상기와 마찬가지로 원자 흡광법으로 정량 분석을 행함으로써 측정하였다.
<표면 처리 구리박의 제1 표면 처리층에서의 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq) 및 평균 길이(RSm), 그리고 조도 곡선의 첨도(Rku)의 측정>
JIS B0601:2013에 준거하여, 올림푸스 가부시키가이샤 제조의 레이저 현미경(LEXT OLS4000)을 사용해서 RΔq, RSm 및 Rku를 측정하였다. RΔq, RSm 및 Rku는, 임의의 10군데에서 측정한 값의 평균값을 측정 결과로 하였다. 또한, 측정 시의 온도는 23 내지 25℃로 하였다. 또한, 레이저 현미경에서의 주요한 설정 조건은 하기와 같다.
대물 렌즈: MPLAPON50LEXT(배율: 50배, 개구수: 0.95, 액침 타입: 공기, 기계적 경통 길이:∞, 커버 유리 두께: 0, 시야수: FN18)
광학 줌 배율: 1배
주사 모드: XYZ 고정밀도(높이 분해능: 10nm)
도입 화상 사이즈[화소수]: 가로 257㎛×세로 258㎛[1024×1024]
(가로 방향으로 측정하기 때문에, 평가 길이로서는 257㎛에 상당)
DIC: 오프
멀티레이어: 오프
레이저 강도: 100
오프셋: 0
공초점 레벨: 0
빔 직경 조리개: 오프
화상 평균: 1회
노이즈 리덕션: 온
휘도 편차 보정: 온
광학적 노이즈 필터: 온
컷오프: 없음(λc, λs, λf 모두 없음)
필터: 가우스 필터
노이즈 제거: 측정전 처리
기울기 보정: 실시
최소 높이의 식별값: Rz에 대한 비의 10％
<표면 처리 구리박의 제1 표면 처리층의 a*의 측정>
측정기로서 HunterLab사 제조의 MiniScan(등록 상표) EZ Model 4000L을 사용하여, JIS Z8730:2009에 준거해서 CIE L*a*b* 표색계의 a*의 측정을 행하였다. 구체적으로는, 상기 실시예 및 비교예에서 얻어진 표면 처리 구리박의 제1 표면 처리층을 측정기의 감광부에 압박하여, 밖에서 빛이 들어가지 않도록 하면서 a*를 측정하였다. 또한, a*의 측정은, JIS Z8722의 기하 조건 C에 기초해서 행하였다. 또한, 측정기의 주된 조건은 하기와 같다.
광학계 d/8°, 적분구 사이즈: 63.5mm, 관찰 광원 D65
측정 방식 반사
조명 직경 25.4mm
측정 직경 20.0mm
측정 파장·간격 400 내지 700nm·10nm
광원 펄스 크세논 램프·1 발광/측정
트레이서빌리티 표준 CIE 44 및 ASTM E259에 기초하는, 미국 표준 기술 연구소(NIST) 준거 교정
표준 관찰자 10°
또한, 측정 기준이 되는 백색 타일은, 하기의 물체색의 것을 사용하였다.
D65/10°에서 측정한 경우에, CIE XYZ 표색계에서의 값이 X: 81.90, Y: 87.02, Z: 93.76(이것은, CIE L*a*b* 표색계로 수치를 변환하면, L*: 94.8, a*: -1.6, b*: 0.7에 상당함)이다.
<표면 처리 구리박의 제1 표면 처리층의 XPS의 뎁스 프로파일에서의 구리 농도의 측정>
표면 처리 구리박의 제1 표면 처리층에 대하여 깊이 방향으로 XPS 분석을 행하고, 스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행했을 때의 측정 대상 원소의 합계량에 대한 Cu 농도를 측정하였다. 기타 조건은 이하와 같이 하였다.
장치: 알박 파이 가부시끼가이샤 제조(5600MC)
도달 진공도: 5.7×10-7Pa
여기원: 단색화 MgKα
출력: 400W
검출 면적: 800㎛φ
입사각: 81°
취출각: 45°
중화 총 없음
측정 대상 원소: C, N, O, Zn, Cr, Ni, Co, Si 및 Cu
<스퍼터 조건>
이온종: Ar+
가속 전압: 3kV
소인 영역: 3mm×3mm
<표면 처리 구리박의 제1 표면 처리층에서의 조도 모티프의 평균 길이(AR)의 측정>
JIS B0631:2000에 준거하여, 올림푸스 가부시키가이샤 제조의 레이저 현미경(LEXT OLS4000)을 사용해서 AR을 측정하였다. AR은, 임의의 10군데에서 측정한 값의 평균값을 측정 결과로 하였다. 또한, 측정 시의 온도는 23 내지 25℃로 하였다. 또한, 레이저 현미경에서의 주요한 설정 조건은 하기와 같다.
대물 렌즈: MPLAPON50LEXT(배율: 50배, 개구수: 0.95, 액침 타입: 공기, 기계적 경통 길이: ∞, 커버 유리 두께: 0, 시야수: FN18)
주사 모드: XYZ 고정밀도(높이 분해능: 10nm)
광학 줌 배율: 1배
도입 화상 사이즈[화소수]: 가로 257㎛×세로 258㎛[1024×1024]
(가로 방향으로 측정하기 때문에, 평가 길이로서는 257㎛에 상당)
DIC: 오프
멀티레이어: 오프
레이저 강도: 100
오프셋: 0
공초점 레벨: 0
빔 직경 조리개: 오프
화상 평균: 1회
노이즈 리덕션: 온
휘도 편차 보정: 온
광학적 노이즈 필터: 온
컷오프: 없음(λc, λs, λf 모두 없음)
필터: 가우스 필터
노이즈 제거: 측정전 처리
기울기 보정: 실시
모티프 파라미터: 조도 모티프의 상한 높이(A)/파상도 모티프의 상한 높이(B)=0.1mm/0.5mm
<표면 처리 구리박의 제1 표면 처리층 및 제2 표면 처리층의 Rz의 측정>
가부시키가이샤 고사카 겡큐쇼 제조의 접촉 조도계 Surfcorder SE-3C를 사용하여, JIS B0601:1994에 준거해서 Rz(십점 평균 조도)를 측정하였다. 이 측정은, 측정 기준 길이를 0.8mm, 평가 길이를 4mm, 컷오프값을 0.25mm, 이송 속도를 0.1mm/초로 해서, 표면 처리 구리박의 폭 방향으로 측정 위치를 바꾸어서 10회 행하고, 10회의 측정값의 평균값을 평가 결과로 하였다.
여기서, 제2 표면 처리층의 Rz는, 실시예 3만 실측하였다. 그 밖의 실시예에 대해서는, 각각의 실시예에서 사용한 압연 구리박의 로트가 실시예 3과 동일하므로, Rz는 동일한 값인 것으로 하였다.
<에칭 팩터 및 에칭 잔사의 평가>
표면 처리 구리박의 제1 표면 처리층 상에 폴리이미드 기판을 적층해서 300℃에서 1시간 가열하여 압착시킴으로써 동장 적층판을 제작하였다. 이어서, 표면 처리 구리박의 제2 표면 처리층 상에 감광성 레지스트를 도포해서 노광 및 현상함으로써, L/S=29㎛/21㎛ 폭의 레지스트 패턴을 형성하였다. 그 후, 표면 처리 구리박의 노출부(불필요부)를 에칭에 의해 제거함으로써, L/S=25㎛/25㎛ 폭의 구리 회로 패턴을 갖는 프린트 배선판을 얻었다. 또한, 상기 회로 패턴의 L 및 S의 폭은, 회로의 보텀면, 즉 폴리이미드 기판에 접하고 있는 면의 폭이다. 에칭은 스프레이 에칭을 사용해서 하기의 조건에서 행하였다.
에칭액: 염화구리 에칭액(염화구리(II) 2수화물 400g/L, 35％ 염산으로서 200ml/L)
액온: 45℃
스프레이압: 0.18MPa
이어서, 형성된 회로 패턴을 SEM 관찰하여, 하기의 식에 기초하여 에칭 팩터(EF)를 구하였다.
EF=회로 높이/{(회로 보텀 폭-회로 톱 폭)/2}
에칭 팩터는, 수치가 클수록 회로 측면의 경사각이 큰 것을 의미한다.
EF의 값은 각 실시예 및 비교예에 대해서 5회 실험한 결과의 평균값이다.
에칭 잔사는, 회로 패턴의 SEM상을 촬영하여, 3000배의 SEM상으로부터, 그 발생 상태를 평가하였다. 구체적으로는, 도 2에 도시한 바와 같이, 회로 패턴에 대하여 수직으로 직선을 긋고, 회로 패턴의 보텀부터 에칭 잔사가 발생하고 있는 부분까지의 거리의 최댓값을 구함으로써 에칭 잔사를 평가하였다. 이 평가에 있어서, 당해 거리의 최댓값이 1㎛ 이하이었던 것을 ○, 당해 거리의 최댓값이 1㎛를 초과한 것을 ×로 나타낸다.
<필 강도의 평가>
90도 필 강도의 측정은, JIS C6471:1995에 준거해서 행하였다. 구체적으로는, 회로(표면 처리 구리박) 폭을 3mm로 하고, 90도의 각도에서 50mm/분의 속도로 시판하고 있는 기재(FR-4 프리프레그)와 표면 처리 구리박의 사이를 박리했을 때의 강도를 측정하였다. 측정은 2회 행하고, 그 평균값을 필 강도의 결과로 하였다. 또한, 필 강도는, 0.5kgf/cm 이상이면, 도체와 기재의 접착성이 양호하다고 할 수 있다.
또한, 회로 폭의 조정은, 염화구리 에칭액을 사용하는 통상의 서브트랙티브 에칭 방법에 의해 행하였다. 또한, 필 강도의 평가는, 초기(에칭 직후) 및 땜납 리플로우 상당의 열 이력(260℃, 20초) 후의 두 조건에서 평가하였다.
상기 평가 결과를 표 1 및 2에 나타내었다. 또한, 실시예 1 내지 6의 제2 표면 처리층의 Rz는, 0.61㎛이었다. 또한, 비교예 1의 제2 표면 처리층의 Rz는 측정하지 않았다.
Figure 112020107813095-pct00001
Figure 112020107813095-pct00002
표 1 및 2에 나타낸 바와 같이, 제1 표면 처리층의 RΔq가 5 내지 28°인 실시예 1 내지 6은, 에칭 팩터 및 필 강도가 높았던 것에 반해, 제1 표면 처리층의 RΔq가 28°를 초과한 비교예 1은 에칭 팩터가 낮았다. 또한, 실시예 1 내지 6은, 초기뿐만 아니라 열 이력 후의 필 강도도 높고, 에칭 잔사도 적었다.
이상의 결과로부터 알 수 있는 바와 같이, 본 발명의 실시 형태에 따르면, 절연 기재와의 접착성이 우수함과 함께, 파인 피치화에 적합한 고에칭 팩터의 회로 패턴을 형성하는 것이 가능한 표면 처리 구리박 및 동장 적층판을 제공할 수 있다. 또한, 본 발명의 실시 형태에 따르면, 절연 기재와의 접착성이 우수한 고에칭 팩터의 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.
본 발명의 실시 형태는 이하의 양태를 취할 수도 있다.
<1> 구리박과, 상기 구리박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,
상기 제1 표면 처리층은, JIS B0601:2013에 기초하는 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq)가 5 내지 28°인 표면 처리 구리박.
<2> 상기 RΔq가 10 내지 25°인, 상기 <1>에 기재된 표면 처리 구리박.
<3> 상기 RΔq가 15 내지 23°인, 상기 <1>에 기재된 표면 처리 구리박.
<4> 상기 제1 표면 처리층은, JIS B0601:2013에 기초하는 조도 곡선의 첨도(Rku)가 2.0 내지 8.0인, 상기 <1> 내지 <3> 중 어느 하나에 기재된 표면 처리 구리박.
<5> 상기 Rku가 3.5 내지 5.8인, 상기 <4>에 기재된 표면 처리 구리박.
<6> 상기 제1 표면 처리층은, CIE L*a*b* 표색계의 a*가 3.0 내지 28.0인, 상기 <1> 내지 <5> 중 어느 하나에 기재된 표면 처리 구리박.
<7> 상기 a*가 5.0 내지 23.0인, 상기 <6>에 기재된 표면 처리 구리박.
<8> 상기 제1 표면 처리층은, Ni 부착량이 20 내지 200μg/dm2, Zn 부착량이 20 내지 1000μg/dm2인, 상기 <1> 내지 <7> 중 어느 하나에 기재된 표면 처리 구리박.
<9> 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행했을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 80 내지 100atm％인, 상기 <1> 내지 <8> 중 어느 하나에 기재된 표면 처리 구리박.
<10> 상기 제1 표면 처리층은, 이하의 (A) 내지 (F) 중 적어도 하나를 충족시키는, 상기 <1> 내지 <9> 중 어느 하나에 기재된 표면 처리 구리박.
(A) JIS B0601:2013에 기초하는 조도 곡선의 첨도(Rku)가 2.0 내지 8.0이다.
(B) JIS Z8730:2009의 기하 조건 C에 기초하여 측정되는 CIE L*a*b* 표색계의 a*가 3.0 내지 28.0이다.
(C) XPS의 뎁스 프로파일에 있어서, 스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행했을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 80 내지 100atm％이다.
(D) JIS B0601:2013에 기초하는 조도 곡선 요소의 평균 길이(RSm)가 5 내지 10㎛이다.
(E) JIS B0631:2000에 기초하는 조도 모티프의 평균 길이(AR)가 6 내지 20㎛이다.
(F) JIS B0601:1994에 기초하는 십점 평균 조도(Rz)가 0.3 내지 1.5㎛이다.
<11> 상기 표면 처리 구리박의, 상기 제1 표면 처리층과 반대측의 면의 십점 평균 조도(Rz)가 0.3 내지 1.0㎛인, 상기 <1> 내지 <10> 중 어느 한 항에 기재된 표면 처리 구리박.
<12> 상기 구리박이 압연 구리박인, 상기 <1> 내지 <11> 중 어느 하나에 기재된 표면 처리 구리박.
<13> 상기 <1> 내지 <12> 중 어느 하나에 기재된 표면 처리 구리박과, 상기 표면 처리 구리박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판.
<14> 상기 <13>에 기재된 동장 적층판의 상기 표면 처리 구리박을 에칭해서 형성된 회로 패턴을 구비하는 프린트 배선판.
1: 표면 처리 구리박
2: 구리박
3: 제1 표면 처리층
4: 제2 표면 처리층
10: 동장 적층판
11: 절연 기재
20: 레지스트 패턴

Claims (14)

  1. 구리박과, 상기 구리박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,
    상기 제1 표면 처리층은, JIS B0601:2013에 기초하는 조도 곡선 요소의 제곱 평균 평방근 경사(RΔq)가 5 내지 28°이며,
    상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행했을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 80 내지 100atm％인, 표면 처리 구리박.
  2. 제1항에 있어서, 상기 RΔq가 10 내지 25°인, 표면 처리 구리박.
  3. 제1항에 있어서, 상기 RΔq가 15 내지 23°인, 표면 처리 구리박.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층은, JIS B0601:2013에 기초하는 조도 곡선의 첨도(Rku)가 2.0 내지 8.0인, 표면 처리 구리박.
  5. 제4항에 있어서, 상기 Rku가 3.5 내지 5.8인, 표면 처리 구리박.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층은, CIE L*a*b* 표색계의 a*가 3.0 내지 28.0인, 표면 처리 구리박.
  7. 제6항에 있어서, 상기 a*가 5.0 내지 23.0인, 표면 처리 구리박.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층은, Ni 부착량이 20 내지 200μg/dm2, Zn 부착량이 20 내지 1000μg/dm2인, 표면 처리 구리박.
  9. 삭제
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층은, 이하의 (A) 내지 (F) 중 적어도 하나를 충족시키는, 표면 처리 구리박.
    (A) JIS B0601:2013에 기초하는 조도 곡선의 첨도(Rku)가 2.0 내지 8.0이다.
    (B) JIS Z8730:2009의 기하 조건 C에 기초하여 측정되는 CIE L*a*b* 표색계의 a*가 3.0 내지 28.0이다.
    (C) XPS의 뎁스 프로파일에 있어서, 스퍼터링 레이트 2.5nm/분(SiO2 환산)으로 7분 스퍼터링을 행했을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 80 내지 100atm％이다.
    (D) JIS B0601:2013에 기초하는 조도 곡선 요소의 평균 길이(RSm)가 5 내지 10㎛이다.
    (E) JIS B0631:2000에 기초하는 조도 모티프의 평균 길이(AR)가 6 내지 20㎛이다.
    (F) JIS B0601:1994에 기초하는 십점 평균 조도(Rz)가 0.3 내지 1.5㎛이다.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 표면 처리 구리박의, 상기 제1 표면 처리층과 반대측의 면의 십점 평균 조도(Rz)가 0.3 내지 1.0㎛인, 표면 처리 구리박.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 구리박이 압연 구리박인, 표면 처리 구리박.
  13. 제1항 내지 제3항 중 어느 한 항에 기재된 표면 처리 구리박과, 상기 표면 처리 구리박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판.
  14. 제13항에 기재된 동장 적층판의 상기 표면 처리 구리박을 에칭해서 형성된 회로 패턴을 구비하는 프린트 배선판.
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