KR102520812B1

KR102520812B1 - 표면 처리 동박, 동장 적층판 및 프린트 배선판

Info

Publication number: KR102520812B1
Application number: KR1020207033189A
Authority: KR
Inventors: 노부아키 미야모토; 아츠시 미키
Original assignee: 제이엑스금속주식회사
Priority date: 2018-04-27
Filing date: 2019-04-22
Publication date: 2023-04-12
Also published as: TWI707071B; CN111989425A; CN111989425B; TWI776049B; KR20210002559A; US20210362475A1; US11382217B2; EP3786318A4; PH12020551363A1; CN111971420A; EP3786315A4; JP2023143918A; PH12020551282A1; WO2019208525A1; KR20200131864A; WO2019208521A1; KR102394732B1; KR102499096B1; KR20200144135A; EP3786316A4

Abstract

동박(2)과, 동박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는 표면 처리 동박(1)이다. 이 표면 처리 동박(1)의 제1 표면 처리층(3)은, CIE L^*a^*b^* 표색계의 L^*가 44.0 내지 84.0이다. 또한, 동장 적층판(10)은, 표면 처리 동박(1)과, 표면 처리 동박(1)의 제1 표면 처리층(3)과 반대측 면에 접착된 절연 기재(11)를 구비한다.

Description

표면 처리 동박, 동장 적층판 및 프린트 배선판

본 개시는, 표면 처리 동박, 동장 적층판 및 프린트 배선판에 관한 것이다.

근년, 전자 기기의 소형화, 고성능화 등의 요구의 증대에 수반하여, 전자 기기에 탑재되는 프린트 배선판에 대한 회로 패턴(「도체 패턴」이라고도 함)의 파인 피치화(미세화)가 요구되고 있다.

프린트 배선판의 제조 방법으로는, 서브트랙티브법, 세미애디티브법 등의 다양한 방법이 알려져 있다. 그 중에서도 서브트랙티브법에서는, 동박에 절연 기재를 접착시켜 동장 적층판을 형성한 후, 동박 표면에 레지스트를 도포 및 노광하여 소정의 레지스트 패턴을 형성하고, 레지스트 패턴이 형성되지 않은 부분(불요부)을 에칭으로 제거함으로써 회로 패턴이 형성된다.

상기한 파인 피치화의 요구에 대해, 예를 들어 특허문헌 1에는, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리를 행한 후, 코발트-니켈 합금 도금층을 형성하고, 또한 아연-니켈 합금 도금층을 형성함으로써, 회로 패턴의 파인 피치화가 가능한 표면 처리 동박이 얻어지는 것이 기재되어 있다.

일본 특허 제2849059호 공보

회로 패턴에는 전자 부품이 납땜에 의해 일반적으로 실장되지만, 회로 패턴의 파인 피치화에 수반하여, 전자 부품과의 접합 신뢰성의 확보가 어렵게 되어 있다. 특히, 회로 패턴은, 납땜 시에 용해되어 버리는 일이 있어, 땜납 내열성이 충분하다고는 할 수 없는 것이 실정이다. 또한, 환경 문제를 감안하여, 무연계의 땜납이 사용되는 경우가 많아졌지만, 이 무연계의 땜납은, 주석 납 공정 땜납과 비교하여 리플로우 온도가 높다. 이것도 땜납 내열성이 더욱 요구되게 된 이유의 하나이다.

본 발명의 실시 형태는, 상기와 같은 문제를 해결하기 위해 이루어진 것이며, 땜납 내열성이 우수한 회로 패턴을 형성하는 것이 가능한 표면 처리 동박 및 동장 적층판을 제공하는 것을 목적으로 한다.

또한, 본 발명의 실시 형태는, 땜납 내열성이 우수한 회로 패턴을 갖는 프린트 배선판을 제공하는 것을 목적으로 한다.

본 발명자들은, 상기한 문제를 해결하고자 예의 연구를 행한 결과, 동박의 한쪽 면에 형성된 표면 처리층에 있어서, CIE L^*a^*b^* 표색계의 L^*를 특정 범위로 제어함으로써, 회로 패턴의 땜납 내열성을 높일 수 있음을 알아내어, 본 발명의 실시 형태에 이르렀다.

즉, 본 발명의 실시 형태는, 동박과, 상기 동박의 한쪽 면에 형성된 제1 표면 처리층을 갖고, 상기 제1 표면 처리층은, CIE L^*a^*b^*표색계의 L^*가 44.0 내지 84.0인 표면 처리 동박에 관한 것이다.

또한, 본 발명의 실시 형태는, 상기 표면 처리 동박과, 상기 표면 처리 동박의 상기 제1 표면 처리층과 반대측 면에 접착된 절연 기재를 구비하는 동장 적층판에 관한 것이다.

또한, 본 발명의 실시 형태는, 상기 동장 적층판의 상기 표면 처리 동박을 에칭하여 형성된 회로 패턴을 구비하는 프린트 배선판에 관한 것이다.

본 발명의 실시 형태에 의하면, 땜납 내열성이 우수한 회로 패턴을 형성하는 것이 가능한 표면 처리 동박 및 동장 적층판을 제공할 수 있다.

또한, 본 발명의 실시 형태에 의하면, 땜납 내열성이 우수한 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.

도 1은 본 발명의 실시 형태 1의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.
도 2는 본 발명의 실시 형태 2의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.
도 3은 본 발명의 실시 형태 3의 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.

이하, 본 발명의 적합한 실시 형태에 대해 구체적으로 설명하지만, 본 발명은 이들에 한정되어 해석되어야 할 것이 아니라, 본 발명의 요지를 일탈하지 않는 한에 있어서, 당업자의 지식에 기초하여, 다양한 변경, 개량 등을 행할 수 있다. 각 실시 형태에 개시되어 있는 복수의 구성 요소는, 적당한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들어, 각 실시 형태에 나타나는 전체 구성 요소로부터 몇가지 구성 요소를 삭제해도 되고, 다른 실시 형태의 구성 요소를 적절하게 조합해도 된다.

(실시 형태 1)

도 1은, 본 발명의 실시 형태 1의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.

도 1에 도시하는 바와 같이, 표면 처리 동박(1)은, 동박(2)과, 동박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는다. 또한, 동장 적층판(10)은, 표면 처리 동박(1)과, 표면 처리 동박(1)의 제1 표면 처리층(3)과 반대측 면에 접착된 절연 기재(11)를 갖는다.

제1 표면 처리층(3)은, JIS Z8730:2009의 기하 조건 C에 기초하여 측정되는 CIE L^*a^*b^* 표색계의 L^*(이하, 「L^*」이라고도 함)가 44.0 내지 84.0이다. L^*는 흑백의 지표이며, 표면 조도 이외에도, 내열성에 영향이 있는 Zn의 양과 관계가 있다. 그 때문에, 상기한 범위로 L^*를 제어함으로써, 표면 처리 동박(1)으로부터 형성되는 회로 패턴의 땜납 내열성을 향상시킬 수 있다. 보다 안정적으로 땜납 내열성을 향상시킨다는 관점에서는, L^*를 74.0 내지 84.0으로 제어하는 것이 바람직하다.

제1 표면 처리층(3)의 종류는, L^*가 상기한 범위 내이면 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 각종 표면 처리층을 사용할 수 있다. 제1 표면 처리층(3)에 사용되는 표면 처리층의 예로서는, 내열층, 방청층, 크로메이트 처리층, 실란 커플링 처리층 등을 들 수 있다. 이들 층은, 단일 또는 2종 이상을 조합하여 사용할 수 있다. 그 중에서도 제1 표면 처리층(3)은, 땜납 내열성의 관점에서, 내열층 및 방청층을 갖는 것이 바람직하다.

내열층 및 방청층으로서는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 재료로 형성할 수 있다. 또한, 내열층은 방청층으로서도 기능하는 경우가 있기 때문에, 내열층 및 방청층으로서, 내열층 및 방청층의 양쪽 기능을 갖는 하나의 층을 형성해도 된다.

내열층 및/또는 방청층으로서는, 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철, 탄탈룸의 군으로부터 선택되는 1종 이상의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태여도 됨)를 포함하는 층일 수 있다. 내열층 및/또는 방청층의 예로서는, 니켈-아연 합금을 포함하는 층을 들 수 있다.

내열층 및 방청층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 내열층(Ni-Zn층)의 조건은 이하와 같다.

도금액 조성: 1 내지 30g/L의 Ni, 1 내지 30g/L의 Zn

도금액 pH: 2.0 내지 5.0

도금액 온도: 30 내지 50℃

전기 도금 조건: 전류 밀도 1 내지 10A/d㎡, 시간 0.1 내지 5초

크로메이트 처리층으로서는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 재료로 형성할 수 있다.

여기서, 본 명세서에서 「크로메이트 처리층」이란, 무수 크롬산, 크롬산, 2크롬산, 크롬산염 또는 2크롬산염을 포함하는 액으로 형성된 층을 의미한다. 크로메이트 처리층은, 코발트, 철, 니켈, 몰리브덴, 아연, 탄탈룸, 구리, 알루미늄, 인, 텅스텐, 주석, 비소, 티타늄 등의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태여도 됨)을 포함하는 층일 수 있다. 크로메이트 처리층의 예로서는, 무수 크롬산 또는 2크롬산칼륨 수용액으로 처리한 크로메이트 처리층, 무수 크롬산 또는 2크롬산칼륨 및 아연을 포함하는 처리액으로 처리한 크로메이트 처리층 등을 들 수 있다.

크로메이트 처리층은, 침지 크로메이트 처리에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 크로메이트 처리층의 조건은 이하와 같다.

크로메이트액 조성: 1 내지 10g/L의 K₂Cr₂O₇, 0.01 내지 10g/L의 Zn

크로메이트액 pH: 2.0 내지 5.0

크로메이트액 온도: 30 내지 50℃

실란 커플링 처리층으로서는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 재료로 형성할 수 있다.

여기서, 본 명세서에서 「실란 커플링 처리층」이란, 실란 커플링제로 형성된 층을 의미한다.

실란 커플링제로서는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지의 것을 사용할 수 있다. 실란 커플링제의 예로서는, 아미노계 실란 커플링제, 에폭시계 실란 커플링제, 머캅토계 실란 커플링제, 메타크릴옥시계 실란 커플링제, 비닐계 실란 커플링제, 이미다졸계 실란 커플링제, 트리아진계 실란 커플링제 등을 들 수 있다. 이들 중에서도, 아미노계 실란 커플링제, 에폭시계 실란 커플링제가 바람직하다. 상술한 실란 커플링제는, 단독 또는 2종 이상을 조합하여 사용할 수 있다.

실란 커플링제는, 공지된 방법에 의해 제조할 수 있지만, 시판품을 사용해도 된다. 실란 커플링제로서 이용 가능한 시판품의 예로서는, 신에쓰 가가쿠 고교 가부시키가이샤제의 KBM 시리즈, KBE 시리즈 등을 들 수 있다. 시판품의 실란 커플링제는, 단독으로 사용해도 되지만, 제1 표면 처리층(3)과 절연 기재(11)의 접착성(박리 강도)의 관점에서, 2종 이상의 실란 커플링제의 혼합물로 하는 것이 바람직하다. 그 중에서도 바람직한 실란 커플링제의 혼합물은, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)와 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)와 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물이다.

2종 이상의 실란 커플링제의 혼합물로 하는 경우, 그 혼합 비율은, 특별히 한정되지 않고 사용하는 실란 커플링제의 종류에 따라 적절하게 조정하면 된다.

제1 표면 처리층(3)은, 부착 원소로서, Zn, Cr, Ni 등의 원소를 포함하는 것이 바람직하다.

제1 표면 처리층(3)의 Zn 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제1 표면 처리층(3)에 Zn이 함유되는 경우, 바람직하게는 200 내지 600㎍/d㎡, 보다 바람직하게는 230 내지 550㎍/d㎡, 더욱 바람직하게는 250 내지 500㎍/d㎡이다. 제1 표면 처리층(3)의 Zn 부착량을 상기 범위 내로 함으로써, 내열성 및 내약품성의 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 높일 수 있다.

제1 표면 처리층(3)의 Cr 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제1 표면 처리층(3)에 Cr이 함유되는 경우, 바람직하게는 10㎍/d㎡ 이상, 보다 바람직하게는 15 내지 300㎍/d㎡, 더욱 바람직하게는 20 내지 100㎍/d㎡이다. 제1 표면 처리층(3)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 높일 수 있다.

제1 표면 처리층(3)의 Ni 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제1 표면 처리층(3)에 Ni가 함유되는 경우, 바람직하게는 30 내지 200㎍/d㎡, 보다 바람직하게는 35 내지 170㎍/d㎡, 더욱 바람직하게는 40 내지 150㎍/d㎡이다. 제1 표면 처리층(3)의 Ni 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다.

동박(2)으로서는, 특별히 한정되지 않고 전해 동박 또는 압연 동박의 어느 것이어도 된다. 전해 동박은, 황산구리 도금욕으로부터 티타늄 또는 스테인리스의 드럼 상에 구리를 전해 석출시킴으로써 일반적으로 제조되는데, 드럼측에 형성되는 평탄한 S면(샤인면)과, S면의 반대측에 형성되는 M면(매트면)을 갖는다. 일반적으로, 전해 동박의 M면은 요철을 갖고 있기 때문에, 제1 표면 처리층(3)과 반대측 면을 전해 동박의 M면으로 함으로써, 제1 표면 처리층(3)과 반대측 면과 절연 기재(11)의 접착성을 높일 수 있다.

동박(2)의 재료로서는, 특별히 한정되지 않지만, 동박(2)이 압연 동박인 경우, 프린트 배선판의 회로 패턴으로서 통상 사용되는 터프 피치 구리(JIS H3100 합금 번호 C1100), 무산소 구리(JIS H3100 합금 번호 C1020 또는 JIS H3510 합금 번호 C1011) 등의 고순도의 구리를 사용할 수 있다. 또한, 예를 들어 Sn을 넣은 구리, Ag을 넣은 구리, Cr, Zr 또는 Mg 등을 첨가한 구리 합금, Ni 및 Si 등을 첨가한 콜슨계 구리 합금과 같은 구리 합금도 사용할 수 있다. 또한, 본 명세서에서 「동박(2)」이란, 구리 합금박도 포함하는 개념이다.

동박(2)의 두께는, 특별히 한정되지 않지만, 예를 들어 1 내지 1000㎛, 혹은1 내지 500㎛, 혹은 1 내지 300㎛, 혹은 3 내지 100㎛, 혹은 5 내지 70㎛, 혹은 6 내지 35㎛, 혹은 9 내지 18㎛로 할 수 있다.

상기와 같은 구성을 갖는 표면 처리 동박(1)은, 해당 기술 분야에 있어서 공지된 방법에 준하여 제조할 수 있다. 또한, 제1 표면 처리층(3)의 L^*는, 예를 들어 형성하는 표면 처리층의 종류, 두께 등을 바꿈으로써 제어할 수 있다.

동장 적층판(10)은, 표면 처리 동박(1)의 제1 표면 처리층(3)과 반대측 면에 절연 기재(11)를 접착함으로써 제조할 수 있다.

절연 기재(11)로서는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 것을 사용할 수 있다. 절연 기재(11)의 예로서는, 종이 기재 페놀 수지, 종이 기재 에폭시 수지, 합성 섬유포 기재 에폭시 수지, 유리포ㆍ종이 복합 기재 에폭시 수지, 유리포ㆍ유리 부직포 복합 기재 에폭시 수지, 유리포 기재 에폭시 수지, 폴리에스테르 필름, 폴리이미드 필름, 액정 폴리머, 불소 수지 등으로부터 형성되는 기재를 들 수 있다.

표면 처리 동박(1)과 절연 기재(11)의 접착 방법으로는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 방법에 준하여 행할 수 있다. 예를 들어, 표면 처리 동박(1)과 절연 기재(11)를 적층시켜 열 압착하면 된다.

(실시 형태 2)

도 2는, 본 발명의 실시 형태 2의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.

도 2에 도시하는 바와 같이, 본 발명의 실시 형태 2의 표면 처리 동박(1)은, 동박(2)의 다른 쪽 면에 형성된 제2 표면 처리층(4)를 더 갖는다는 점에서, 본 발명의 실시 형태 1의 표면 처리 동박(1)과 다르다. 또한, 본 발명의 실시 형태 2의 동장 적층판(20)은, 표면 처리 동박(1)과, 표면 처리 동박(1)의 제2 표면 처리층(4)에 접착된 절연 기재(11)를 갖는다는 점에서, 본 발명의 실시 형태 1의 동장 적층판(10)과 다르다. 이하, 본 발명의 실시 형태 1의 표면 처리 동박(1) 및 동장 적층판(10)과 다른 점에 대해 설명하고, 동일 부분에 대해서는 설명을 생략한다.

제2 표면 처리층(4)의 종류는, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 각종 표면 처리층을 사용할 수 있다. 제2 표면 처리층(4)에 사용되는 표면 처리층의 예로서는, 조화 처리층, 내열층, 방청층, 크로메이트 처리층, 실란 커플링 처리층 등을 들 수 있다. 이들 층은, 단일 또는 2종 이상을 조합하여 사용할 수 있다. 그 중에서도 제2 표면 처리층(4)은, 절연 기재(11)와의 접착성의 관점에서, 조화 처리층을 갖는 것이 바람직하다.

여기서, 본 명세서에서 「조화 처리층」이란, 조화 처리에 의해 형성되는 층이며, 조화 입자의 층을 포함한다. 또한, 조화 처리에서는, 전처리로서 통상의 구리 도금 등이 행해지거나, 마무리 처리로서 조화 입자의 탈락을 방지하기 위해 통상의 구리 도금 등이 행해지거나 하는 경우가 있지만, 본 명세서에 있어서의 「조화 처리층」은, 이들 전처리 및 마무리 처리에 의해 형성되는 층을 포함한다.

조화 입자로서는, 특별히 한정되지 않지만, 구리, 니켈, 코발트, 인, 텅스텐, 비소, 몰리브덴, 크롬 및 아연으로 이루어지는 군으로부터 선택된 어느 것의 단체 또는 어느 1종 이상을 포함하는 합금으로부터 형성할 수 있다. 또한, 조화 입자를 형성한 후, 또한 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 2차 입자 및 3차 입자를 마련하는 조화 처리를 행할 수도 있다.

조화 처리층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 조건은 이하와 같다. 또한, 전기 도금은 2단계로 나누어 행해도 된다.

도금액 조성: 10 내지 20g/L의 Cu, 50 내지 100g/L의 황산

도금액 온도: 25 내지 50℃

전기 도금 조건: 전류 밀도 1 내지 60A/d㎡, 시간 1 내지 10초

제2 표면 처리층(4)은, 부착 원소로서, Ni, Zn, Co, Cr 등의 원소를 포함하는 것이 바람직하다.

Ni는 에칭액에 용해되기 어려운 성분이기 때문에, 제2 표면 처리층(4)의 Ni 부착량을 200㎍/d㎡ 이하로 제어함으로써, 제2 표면 처리층(4)이 에칭액에 용해되기 쉬워진다. 그 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능해진다. 이 에칭 팩터를 안정적으로 높인다는 관점에서는, 제2 표면 처리층(4)의 Ni 부착량을, 바람직하게는 180㎍/d㎡ 이하, 보다 바람직하게는 100㎍/d㎡ 이하로 제어한다. 한편, 제2 표면 처리층(4)에 의한 소정의 효과(예를 들어, 내열성 등)를 확보하는 관점에서, 제2 표면 처리층(4)의 Ni 부착량을 20㎍/d㎡ 이상으로 제어한다.

Zn은 에칭액에 용해되기 쉽기 때문에, 비교적 많이 부착시킬 수 있다. 그 때문에, 제2 표면 처리층(4)의 Zn 부착량을 1000㎍/d㎡ 이하로 제어함으로써, 제2 표면 처리층(4)이 용해되기 쉬워진다. 그 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능해진다. 이 에칭 팩터를 안정적으로 높인다는 관점에서는, 제2 표면 처리층(4)의 Zn 부착량을, 바람직하게는 700㎍/d㎡ 이하, 보다 바람직하게는 600㎍/d㎡ 이하로 제어한다. 한편, 제2 표면 처리층(4)에 의한 소정의 효과(예를 들어, 내열성, 내약품성 등)를 확보하는 관점에서, 제2 표면 처리층(4)의 Zn 부착량을 20㎍/d㎡ 이상, 바람직하게는 100㎍/d㎡ 이상, 보다 바람직하게는 300㎍/d㎡ 이상으로 제어한다.

제2 표면 처리층(4)의 Co 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 1500㎍/d㎡ 이하, 보다 바람직하게는 500㎍/d㎡ 이하, 더욱 바람직하게는 100㎍/d㎡ 이하, 특히 바람직하게는 30㎍/d㎡ 이하이다. 제2 표면 처리층(4)의 Co 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다. 또한, Co 부착량의 하한은, 특별히 한정되지 않지만, 전형적으로 0.1㎍/d㎡, 바람직하게는 0.5㎍/d㎡이다.

또한, Co는 자성 금속이기 때문에, 제2 표면 처리층(4)의 Co 부착량을 특히 100㎍/d㎡ 이하, 바람직하게는 0.5 내지 100㎍/d㎡로 억제함으로써, 고주파 특성이 우수한 프린트 배선판을 제작 가능한 표면 처리 동박(1)을 얻을 수 있다.

제2 표면 처리층(4)의 Cr 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 500㎍/d㎡ 이하, 보다 바람직하게는 0.5 내지 300㎍/d㎡, 더욱 바람직하게는 1 내지 100㎍/d㎡이다. 제2 표면 처리층(4)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다.

제1 표면 처리층(3)의 Ni 부착량에 대한 제2 표면 처리층(4)의 Ni 부착량의 비는, 바람직하게는 0.01 내지 2.5, 보다 바람직하게는 0.6 내지 2.2이다. Ni는 에칭액에 용해되기 어려운 성분이기 때문에, Ni 부착량의 비를 상기한 범위로 함으로써, 동장 적층판(20)을 에칭할 때 회로 패턴의 보텀측이 되는 제2 표면 처리층(4)의 용해를 촉진함과 함께, 회로 패턴의 탑측이 되는 제1 표면 처리층(3)의 용해를 억제할 수 있다. 그 때문에, 탑 폭과 보텀 폭의 차가 작아, 에칭 팩터가 높은 회로 패턴을 얻는 것이 가능해진다.

제2 표면 처리층(4)의 Sa는, 특별히 한정되지 않지만, 바람직하게는 0.05 내지 0.40㎛, 보다 바람직하게는 0.10 내지 0.30㎛이다. 제2 표면 처리층(4)의 Sa를 상기 범위 내로 함으로써, 절연 기재(11)의 접착성을 향상시킬 수 있다.

여기서, 본 명세서에서 「Sa」란, ISO-25178-2:2012에 준거하여 측정되는 표면 조도 Sa를 의미한다.

(실시 형태 3)

본 발명의 실시 형태 3의 프린트 배선판은, 실시 형태 1 또는 2의 동장 적층판 표면 처리 동박(1)을 에칭하여 형성된 회로 패턴을 구비한다.

이 프린트 배선판의 제조 방법으로는, 특별히 한정되지 않고 서브트랙티브법, 세미애디티브법 등의 공지된 방법을 사용할 수 있지만, 서브트랙티브법을 사용하는 것이 바람직하다.

도 3은, 본 발명의 실시 형태 3의 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.

도 3에 있어서, 우선, 동장 적층판(10)의 표면 처리 동박(1)의 표면에 레지스트를 도포, 노광 및 현상함으로써 소정의 레지스트 패턴(30)을 형성한다(공정(a)). 다음에, 레지스트 패턴(30)이 형성되지 않은 부분(불요부)의 표면 처리 동박(1)을 에칭에 의해 제거한다(공정(b)). 마지막으로, 표면 처리 동박(1) 상의 레지스트 패턴(30)을 제거한다(공정(c)).

또한, 이 서브트랙티브법에 있어서의 각종 조건은, 특별히 한정되지 않고 해당 기술 분야에 있어서 공지된 조건에 준하여 행할 수 있다.

실시예

이하, 본 발명의 실시 형태를 실시예에 의해 더욱 구체적으로 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.

(실시예 1)

두께 12㎛의 압연 동박(JX 금속사제 HA-V2박)을 준비하고, 한쪽 면에 제2 표면 처리층으로서 조화 처리층, 내열층 및 크로메이트 처리층을 순차 형성함과 함께, 다른 쪽 면에 제1 표면 처리층으로서 내열층 및 크로메이트 처리층을 순차 형성함으로써 표면 처리 동박을 얻었다. 각 층을 형성하기 위한 조건은 하기한 바와 같다.

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.8/d㎡, 시간 0.7초

<제1 표면 처리층의 크로메이트 처리층>

침지 크로메이트 처리에 의해 크로메이트 처리층을 형성하였다.

크로메이트액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트액 pH: 3.6

크로메이트액 온도: 50℃

<제2 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다. 전기 도금은 2단계로 나누어 행하였다.

(1단째 조건)

도금액 조성: 11g/L의 Cu, 50g/L의 황산

도금액 온도: 25℃

전기 도금 조건: 전류 밀도 42.7A/d㎡, 시간 1.4초

(2단째 조건)

도금액 조성: 20g/L의 Cu, 100g/L의 황산

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 3.8A/d㎡, 시간 2.8초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 1.6A/d㎡, 시간 0.7초

<제2 표면 처리층의 크로메이트 처리층>

전기 도금에 의해 크로메이트 처리층을 형성하였다.

도금액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

도금액 pH: 3.6

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 1.4초

(실시예 2)

제2 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외에는 실시예 1과 마찬가지로 하여 표면 처리 동박을 얻었다.

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.6A/d㎡, 시간 0.7초

(실시예 3)

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 4.2A/d㎡, 시간 0.7초

(실시예 4)

제1 표면 처리층 및 제2 표면 처리층의 내열층의 형성 조건을 하기와 같이 변경한 것 이외에는 실시예 1과 마찬가지로 하여 표면 처리 동박을 얻었다.

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.2A/d㎡, 시간 0.7초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

(실시예 5)

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 3.3A/d㎡, 시간 0.7초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

(실시예 6)

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 3.8A/d㎡, 시간 0.7초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

(비교예 1)

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 1.7A/d㎡, 시간 0.7초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

상기한 실시예 및 비교예에서 얻어진 표면 처리 동박에 대해, 하기의 평가를 행하였다.

<제1 표면 처리층 및 제2 표면 처리층에 있어서의 각 원소의 부착량의 측정>

Ni, Zn 및 Co의 부착량은, 각 표면 처리층을 농도 20질량％의 질산에 용해하고, 베리안(VARIAN)사제의 원자 흡광 분광 광도계(형식: AA240FS)를 사용하여 원자 흡광법으로 정량 분석을 행함으로써 측정하였다. 또한, Cr의 부착량은 각 표면 처리층을 농도 7질량％의 염산에 용해하고, 상기와 마찬가지로 원자 흡광법으로 정량 분석을 행함으로써 측정하였다.

<표면 처리 동박의 제1 표면 처리층의 L^*의 측정>

측정기로서 HunterLab사제의 MiniScan(등록 상표) EZ Model 4000L을 사용하여, JIS Z8730:2009에 준거하여 CIE L^*a^*b^* 표색계의 L^*의 측정을 행하였다. 구체적으로는, 상기한 실시예 및 비교예에서 얻어진 표면 처리 동박의 제1 표면 처리층을 측정기의 감광부에 밀어붙여, 밖에서 광이 들어가지 않도록 하면서 L^*를 측정하였다. 또한, L^*의 측정은, JIS Z8722의 기하 조건 C에 기초하여 행하였다. 또한, 측정기의 주된 조건은 하기와 같다.

광학계 d/8°, 적분구 사이즈: 63.5㎜, 관찰 광원 D65

측정 방식 반사

조명 직경 25.4㎜

측정 직경 20.0㎜

측정 파장ㆍ간격 400 내지 700㎚ㆍ10㎚

광원 펄스 크세논 램프ㆍ1 발광/측정

트레이서빌리티 표준 CIE 44 및 ASTM E259에 기초하는, 미국 표준 기술 연구소(NIST) 준거 교정

표준 관찰자 10°

또한, 측정 기준이 되는 백색 타일은, 하기의 물체색의 것을 사용하였다.

D65/10°로 측정한 경우에, CIE XYZ 표색계에서의 값이 X: 81.90, Y: 87.02, Z: 93.76(이것은, CIE L^*a^*b^* 표색계로 수치를 변환하면, L^*: 94.8, a^*: -1.6, b^*: 0.7에 상당함)이다.

<표면 처리 동박의 제2 표면 처리층의 Sa의 측정>

표면 처리 동박의 제2 표면 처리층에 대해, ISO-25178-2:2012에 준거하여, 올림푸스사제 레이저 현미경(LEXT OLS4000)을 사용하여 표면 조도 Sa를 측정하였다. 또한, 레이저 현미경에 의한 표면 조도 Sa의 측정 시의 환경 온도는 23 내지 25℃로 하였다. 또한, 레이저 현미경에 있어서의 주요한 설정 조건은 하기한 바와 같으며, 측정한 횟수는 1회이다.

대물 렌즈: MPLAPON50LEXT(배율: 50배, 개구수: 0.95, 액침 타입: 공기, 기계적 경통 길이: ∞, 커버 유리 두께: 0, 시야수: FN18)

광학 줌 배율: 1배

주사 모드: XYZ 고정밀도(높이 분해능: 10㎚)

도입 화상 사이즈[화소수]: 가로 257㎛×세로 258㎛[1024×1024]

(가로 방향으로 측정하기 때문에, 평가 길이로서는 257㎛에 상당)

DIC: 오프

멀티레이어: 오프

레이저 강도: 100

오프셋: 0

공초점 레벨: 0

빔 직경 교축: 오프

화상 평균: 1회

노이즈 리덕션: 온

휘도 편차 보정: 온

광학적 노이즈 필터: 온

컷 오프: 없음(λc, λs, λf 모두 없음)

필터: 가우스 필터

노이즈 제거: 측정전 처리

기울기 보정: 실시

<땜납 내열성의 평가>

표면 처리 동박의 제2 표면 처리층 상에 폴리이미드 기판(우베 고산 가부시키가이샤제 유필렉스(등록 상표))을 적층하여 300℃에서 1시간 가열하여 압착시킴으로써 동장 적층판을 제작하였다.

다음에, 동장 적층판을 항온조 내에 배치하고, 200℃에서 30분간 미리 가열한 후, 96.5질량％의 Sn, 3질량％의 Ag 및 0.5질량％의 Cu를 포함하는 땜납을 수용한 땜납조에 플로트시켜 시험을 행하였다. 이 시험에서는, 330℃에서 3분간, 표면 처리 동박을 땜납과 접촉시켰다. 이 평가에 있어서, 직경 3㎜ 이상의 크기의 결함(표면 처리 동박이 용해되어 폴리이미드 기판이 노출된 부분)이 관찰된 것을 ×, 해당 결함이 관찰되지 않은 것을 ○이라 표시한다.

<에칭 팩터(EF)의 평가>

표면 처리 동박의 제2 표면 처리층 상에 폴리이미드 기판을 적층하여 300℃에서 1시간 가열하여 압착시킴으로써 동장 적층판을 제작하였다. 다음에, 표면 처리 동박의 제1 표면 처리층 상에 감광성 레지스트를 도포하여 노광 및 현상함으로써, L/S=29㎛/21㎛ 폭의 레지스트 패턴을 형성하였다. 그 후, 표면 처리 동박의 노출부(불요부)를 에칭에 의해 제거함으로써, L/S=25㎛/25㎛ 폭의 구리 회로 패턴을 갖는 프린트 배선판을 얻었다. 또한, 상기 회로 패턴의 L 및 S의 폭은, 회로의 보텀면, 즉 폴리이미드 기판에 접해 있는 면의 폭이다. 에칭은 스프레이 에칭을 사용하여 하기의 조건에서 행하였다.

에칭액: 염화구리 에칭액(염화구리(II) 2수화물(400g/L, 35％ 염산으로서 200㎖/L)

액온: 45℃

스프레이압: 0.18MPa

다음에, 형성된 회로 패턴을 SEM 관찰하고, 하기의 식에 기초하여 에칭 팩터(EF)를 구하였다.

EF=회로 높이/{(회로 보텀 폭-회로 탑 폭)/2}

에칭 팩터는, 수치가 클수록 회로 측면의 경사각이 큰 것을 의미한다.

상기의 평가 결과를 표 1에 나타낸다.

EF의 값은 각 실시예 및 비교예에 대해 5회 실험한 결과의 평균값이다.

상기의 평가 결과를 표 1 및 2에 나타낸다.

표 1 및 2에 나타낸 바와 같이, 제1 표면 처리층의 L^*가 44.0 내지 84.0인 실시예 1 내지 6은, 땜납 내열성이 양호했던 것에 비해, 제1 표면 처리층의 L^*가 해당 범위 밖의 비교예 1은, 땜납 내열성이 충분하지 않았다. 또한, 실시예 1 내지 6은 에칭 팩터도 높았다.

이상의 결과로부터 알 수 있는 바와 같이, 본 발명의 실시 형태에 의하면, 땜납 내열성이 우수한 회로 패턴을 형성하는 것이 가능한 표면 처리 동박 및 동장 적층판을 제공할 수 있다. 또한, 본 발명의 실시 형태에 의하면, 땜납 내열성이 우수한 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.

본 발명의 실시 형태는, 이하의 양태를 취할 수도 있다.

<1>

동박과, 상기 동박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,

상기 제1 표면 처리층은, CIE L^*a^*b^* 표색계의 L^*가 44.0 내지 84.0인 표면 처리 동박.

<2>

상기 제1 표면 처리층의 상기 L^*가 74.0 내지 84.0인, 상기 <1>에 기재된 표면 처리 동박.

<3>

상기 제1 표면 처리층의 Zn 부착량이 200 내지 600㎍/d㎡인, 상기 <1> 또는 <2>에 기재된 표면 처리 동박.

<4>

상기 제1 표면 처리층의 Cr 부착량이 10㎍/d㎡ 이상인, 상기 <1> 내지 <3>의 어느 하나에 기재된 표면 처리 동박.

[0065]

<5>

상기 제1 표면 처리층의 Ni 부착량이 30 내지 200㎍/d㎡인, 상기 <1> 내지 <4>의 어느 하나에 기재된 표면 처리 동박.

<6>

동박의 다른 쪽 면에 형성된 제2 표면 처리층을 더 갖는, 상기 <1> 내지 <5>의 어느 하나에 기재된 표면 처리 동박.

<7>

상기 제2 표면 처리층의 Ni 부착량이 20 내지 200㎍/d㎡인, 상기 <6>에 기재된 표면 처리 동박.

<8>

상기 제2 표면 처리층의 Zn 부착량이 20 내지 1000㎍/d㎡인, 상기 <6> 또는 <7>에 기재된 표면 처리 동박.

<9>

상기 제2 표면 처리층의 표면 조도 Sa가 0.05 내지 0.40㎛인, 상기 <6> 내지 <8>의 어느 하나에 기재된 표면 처리 동박.

<10>

상기 <1> 내지 <9>의 어느 하나에 기재된 표면 처리 동박과, 상기 표면 처리 동박의 상기 제1 표면 처리층과 반대측 면에 접착된 절연 기재를 구비하는 동장 적층판.

<11>

상기 절연 기재가 제2 표면 처리층에 접착되어 있는, 상기 <10>에 기재된 동장 적층판.

<12>

상기 <10> 또는 <11>에 기재된 동장 적층판의 상기 표면 처리 동박을 에칭하여 형성된 회로 패턴을 구비하는 프린트 배선판.

1: 표면 처리 동박
2: 동박
3: 제1 표면 처리층
4: 제2 표면 처리층
10, 20: 동장 적층판
11: 절연 기재
30: 레지스트 패턴

Claims

동박과, 상기 동박의 절연 기재와 접착하는 면의 반대측의 면에 형성된 제1 표면 처리층을 갖고,
상기 제1 표면 처리층은, CIE L^*a^*b^* 표색계의 L^*가 44.0 내지 84.0이며,
상기 동박의 절연 기재와 접착하는 면에 형성된 제2 표면 처리층을 더 갖고,
상기 제2 표면 처리층의 표면 조도 Sa가 0.05 내지 0.40㎛인, 표면 처리 동박.
제1항에 있어서, 상기 제1 표면 처리층의 상기 L^*가 74.0 내지 84.0인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층의 Zn 부착량이 200 내지 600㎍/d㎡인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층의 Cr 부착량이 10㎍/d㎡ 이상인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층의 Ni 부착량이 30 내지 200㎍/d㎡인, 표면 처리 동박.
삭제
제1항에 있어서, 상기 제2 표면 처리층의 Ni 부착량이 20 내지 200㎍/d㎡인, 표면 처리 동박.
제1항에 있어서, 상기 제2 표면 처리층의 Zn 부착량이 20 내지 1000㎍/d㎡인, 표면 처리 동박.
삭제
제1항 또는 제2항에 기재된 표면 처리 동박과, 상기 표면 처리 동박의 상기 제1 표면 처리층과 반대측 면에 접착된 절연 기재를 구비하는, 동장 적층판.
제10항에 있어서, 상기 절연 기재가 제2 표면 처리층에 접착되어 있는, 동장 적층판.
제10항에 기재된 동장 적층판의 상기 표면 처리 동박을 에칭하여 형성된 회로 패턴을 구비하는, 프린트 배선판.