KR102394732B1

KR102394732B1 - 표면 처리 동박, 동장 적층판 및 프린트 배선판

Info

Publication number: KR102394732B1
Application number: KR1020207029286A
Authority: KR
Inventors: 노부아키 미야모토; 아츠시 미키
Original assignee: 제이엑스금속주식회사
Priority date: 2018-04-27
Filing date: 2019-04-22
Publication date: 2022-05-09
Also published as: TWI707071B; TW201945597A; KR102499096B1; EP3786315A4; CN111971421A; CN111971420B; PH12020551282A1; EP3786318A1; KR20200144135A; TWI776049B; WO2019208522A1; TW201945599A; US11337314B2; PH12020551737A1; WO2019208521A1; WO2019208520A1; EP3786316A1; EP3786315A1; CN111971420A; JPWO2019208520A1

Abstract

동박(2)과, 동박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는 표면 처리 동박(1)이다. 이 표면 처리 동박(1)의 제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도가 0.1 내지 15.0atm％이다. 또한, 동장 적층판(10)은, 표면 처리 동박(1)과, 표면 처리 동박(1)의 제1 표면 처리층(3)에 접착된 절연 기재(11)를 구비한다.

Description

표면 처리 동박, 동장 적층판 및 프린트 배선판

본 개시는, 표면 처리 동박, 동장 적층판 및 프린트 배선판에 관한 것이다.

근년, 전자 기기의 소형화, 고성능화 등의 요구의 증대에 수반하여, 전자 기기에 탑재되는 프린트 배선판에 대한 회로 패턴(「도체 패턴」이라고도 함)의 파인 피치화(미세화)가 요구되고 있다.

프린트 배선판의 제조 방법으로서는, 서브트랙티브법, 세미애디티브법 등의 다양한 방법이 알려져 있다. 그 중에서도 서브트랙티브법에서는, 동박에 절연 기재를 접착시켜 동장 적층판을 형성한 후, 동박 표면에 레지스트를 도포 및 노광하여 소정의 레지스트 패턴을 형성하고, 레지스트 패턴이 형성되지 않은 부분(불요부)을 에칭으로 제거함으로써 회로 패턴이 형성된다.

상기한 파인 피치화의 요구에 대해, 예를 들어 특허문헌 1에는, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리를 행한 후, 코발트-니켈 합금 도금층을 형성하고, 또한 아연-니켈 합금 도금층을 형성함으로써, 회로 패턴의 파인 피치화가 가능한 표면 처리 동박이 얻어지는 것이 기재되어 있다.

일본 특허 제2849059호 공보

그러나, 종래의 표면 처리 동박은, 표면 처리층(도금층)의 에칭 속도가 동박의 에칭 속도에 비교하여 늦기 때문에, 동박 표면(탑)으로부터 절연 기재(보텀)측을 향하여 점점 넓게 에칭되어 버려, 회로 패턴의 에칭 팩터가 저하된다. 그리고, 회로 패턴의 에칭 팩터가 낮으면, 인접하는 회로간의 공간을 넓게 할 필요가 있기 때문에, 회로 패턴의 파인 피치화가 어려워진다. 이와 같이 종래의 표면 처리 동박은, 회로 형성성이 충분하지 않다는 문제가 있었다.

본 발명의 실시 형태는, 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 회로 형성성이 우수한 표면 처리 동박 및 동장 적층판을 제공하는 것을 목적으로 한다.

또한, 본 발명의 실시 형태는, 파인 피치화된 회로 패턴을 갖는 프린트 배선판을 제공하는 것을 목적으로 한다.

본 발명자들은, 상기한 문제를 해결하도록 예의 연구를 행한 결과, 동박의 한쪽 면에 형성된 표면 처리층에 있어서, XPS의 뎁스 프로파일로부터 얻어지는 Ni 농도를 특정의 범위로 제어함으로써, 회로 형성성을 향상시킬 수 있음을 알아내고, 본 발명의 실시 형태에 이르렀다.

즉, 본 발명의 실시 형태는, 동박과, 상기 동박의 한쪽 면에 형성된 제1 표면 처리층을 갖고, 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도가 0.1 내지 15.0atm％인 표면 처리 동박에 관한 것이다.

또한, 본 발명의 실시 형태는, 상기 표면 처리 동박과, 상기 표면 처리 동박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판에 관한 것이다.

또한, 본 발명의 실시 형태는, 상기 동장 적층판의 상기 표면 처리 동박을 에칭하여 형성된 회로 패턴을 구비하는 프린트 배선판에 관한 것이다.

본 발명의 실시 형태에 따르면, 회로 형성성이 우수한 표면 처리 동박 및 동장 적층판을 제공할 수 있다.

또한, 본 발명의 실시 형태에 따르면, 파인 피치화된 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.

도 1은 본 발명의 실시 형태의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.
도 2는 에칭 잔사를 설명하기 위한 회로 패턴의 SEM상이다.
도 3은 제2 표면 처리층을 더 갖는 본 발명의 실시 형태의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.
도 4는 서브트랙티브법에 의한 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.
도 5는 Ni 농도의 적분값의 산출 방법을 설명하기 위한 개략도이다.

이하, 본 발명의 바람직한 실시 형태에 대해 구체적으로 설명하지만, 본 발명은 이들에 한정되어 해석되어야 할 것이 아니고, 본 발명의 요지를 일탈하지 않는 한에 있어서, 당업자의 지식에 기초하여, 다양한 변경, 개량 등을 행할 수 있다. 이 실시 형태에 개시되어 있는 복수의 구성 요소는, 적당한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들어, 이 실시 형태에 나타나는 전체 구성 요소로부터 몇 가지 구성 요소를 삭제해도 되고, 다른 실시 형태의 구성 요소를 적절하게 조합해도 된다.

도 1은, 본 발명의 실시 형태의 표면 처리 동박을 사용한 동장 적층판의 단면도이다.

표면 처리 동박(1)은, 동박(2)과, 동박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는다. 또한, 동장 적층판(10)은, 표면 처리 동박(1)과, 표면 처리 동박(1)의 제1 표면 처리층(3)에 접착된 절연 기재(11)를 갖는다.

제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도가 0.1 내지 15.0atm％이다. 여기서, 본 명세서에서 「스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였다」란, 「SiO₂를 스퍼터링한 경우에, SiO₂가 스퍼터링레이트 2.5㎚/분으로 스퍼터링되는 조건 하에서 스퍼터링을 행하였다」는 것을 의미한다. 더 구체적으로는, 본 발명의 실시 형태에 있어서는, 본 발명의 실시 형태에 관한 표면 처리 동박(1)의 제1 표면 처리층(3)을, 고진공 하, 3kV로 가속한 Ar⁺에 의해 스퍼터링을 행한 것을 의미한다.

이 Ni 농도는, 제1 표면 처리층(3)의 표면으로부터의 깊이 2.5㎚에 있어서의 Ni 농도이며, 제1 표면 처리층(3)의 최표층 근방에 있어서의 Ni의 비율의 지표가 된다. 이 Ni 농도를 15.0atm％ 이하로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해되기 쉬워져, 회로 패턴의 에칭 팩터를 높이는 것이 가능하게 된다. 에칭 팩터를 안정적으로 높인다는 관점에서는, 이 Ni 농도를, 바람직하게는 10.0atm％ 이하, 보다 바람직하게는 5.0atm％ 이하, 더욱 바람직하게는 3.5atm％ 이하로 제어한다. 한편, Ni는, 내열성 등의 효과를 부여하는 성분이기 때문에, 이 Ni 농도를 0.1atm％ 이상으로 제어함으로써, 내열성 등의 효과를 확보할 수 있다. 당해 효과를 안정적으로 확보하는 관점에서는, 이 Ni 농도를, 바람직하게는 0.5atm％ 이상, 보다 바람직하게는 1.0atm％ 이상, 더욱 바람직하게는 1.5atm％ 이상으로 제어한다.

제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Zn 농도가 5.0 내지 40.0atm％인 것이 바람직하다.

이 Zn 농도는, 제1 표면 처리층(3)의 표면으로부터의 깊이 2.5㎚에 있어서의 Zn 농도이며, 제1 표면 처리층(3)의 최표층 근방에 있어서의 Zn의 비율의 지표가 된다. 이 Zn 농도를 5.0atm％ 이상으로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해되기 쉬워, 회로 패턴의 에칭 팩터를 높이는 것이 가능하게 된다. 에칭 팩터를 안정적으로 높인다는 관점에서는, 이 Zn 농도를, 바람직하게는 10.0atm％ 이상, 보다 바람직하게는 15.0atm％ 이상으로 제어한다. 한편, Zn은, 내열성, 내약품성 등의 효과를 부여하는 성분이지만, 농도가 지나치게 높으면, 당해 효과가 저하되어 버릴 우려가 있다. 또한, Zn은 염산에 비교적 녹기 쉬운 성분이기 때문에, 염산계인 염화구리 에칭액에 의해, 회로 보텀(표면 처리 동박(1)의 제1 표면 처리층(3)과 절연 기재(11) 사이)에 배어들 가능성이 있다. 그 결과, 구리 회로와 절연 기재(11)와의 밀착성이 저하되고, 회로 박리 등의 문제가 발생할 가능성이 있다. 그 때문에, Zn에 의한 내열성, 내약품성 등의 효과를 확보하면서 회로 박리 등을 방지하는 관점에서는, 이 Zn 농도를 40.0atm％ 이하로 제어한다. 당해 효과를 안정적으로 얻은 관점에서는, 이 Zn 농도를, 바람직하게는 35atm％ 이하, 보다 바람직하게는 30atm％ 이하로 제어한다.

제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도의 적분값이 0.1 내지 18.0atm％인 것이 바람직하다.

이 Ni 농도의 적분값은, 제1 표면 처리층(3)의 표면으로부터의 깊이 2.5 내지 5.0㎚에 있어서의 Ni 농도의 적분값이며, 제1 표면 처리층(3)의 최표층 근방에 있어서의 Ni의 비율의 지표가 된다. 이 Ni 농도의 적분값을 18.0atm％ 이하로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해되기 쉬워져, 회로 패턴의 에칭 팩터를 높이는 것이 가능하게 된다. 에칭 팩터를 안정적으로 높인다는 관점에서는, 이 Ni 농도의 적분값을, 바람직하게는 15.0atm％ 이하, 보다 바람직하게는 10.0atm％ 이하, 더욱 바람직하게는 8.0atm％ 이하로 제어한다. 한편, 이 Ni 농도의 적분값을 0.1atm％ 이상으로 제어함으로써, 내열성 등의 효과를 확보할 수 있다. 당해 효과를 안정적으로 확보하는 관점에서는, 이 Ni 농도의 적분값을, 바람직하게는 0.5atm％ 이상, 보다 바람직하게는 1.0atm％ 이상, 더욱 바람직하게는 1.5atm％ 이상으로 제어한다.

제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Zn 농도의 적분값이 5.0 내지 40.0atm％인 것이 바람직하다.

이 Zn 농도의 적분값은, 제1 표면 처리층(3)의 표면으로부터의 깊이 2.5 내지 5.0㎚에 있어서의 Zn 농도의 적분값이며, 제1 표면 처리층(3)의 최표층 근방에 있어서의 Zn의 비율의 지표가 된다. 이 Zn 농도의 적분값을 5.0atm％ 이상으로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해하기 쉬워져, 회로 패턴의 에칭 팩터를 높이는 것이 가능하게 된다. 에칭 팩터를 안정적으로 높인다는 관점에서는, 이 Zn 농도의 적분값을, 바람직하게는 10.0atm％ 이상, 보다 바람직하게는 12.0atm％ 이상으로 제어한다. 한편, Zn 농도의 적분값을 40.0atm％ 이하로 제어함으로써, 내열성, 내약품성 등의 효과를 확보할 수 있다. 당해 효과를 안정적으로 확보하는 관점에서는, 이 Zn 농도의 적분값을, 바람직하게는 38atm％ 이하, 보다 바람직하게는 35atm％ 이하로 제어한다.

제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 및 Zn 농도의 적분값의 합(이하, 단순히 「Ni 및 Zn 농도의 적분값의 합」이라고도 함)이 10.0 내지 45.0atm％인 것이 바람직하다.

이 적분값의 합은, 제1 표면 처리층(3)의 최표층 근방에 있어서의 Ni 및 Zn의 비율의 지표가 된다. 이 적분값의 합을 10.0atm％ 이상으로 제어함으로써, 내열성, 내약품성 등의 효과를 확보할 수 있다. 이 효과를 안정적으로 확보하는 관점에서, 이 적분값의 합을, 바람직하게는 15.0atm％ 이상, 보다 바람직하게는 20.0atm％ 이상으로 제어한다. 한편, 이 적분값의 합을 45.0atm％ 이하로 제어함으로써, 내열성, 내약품성 등의 효과를 부여하면서, 에칭 팩터를 안정적으로 높일 수 있다. 이 효과를 안정적으로 확보하는 관점에서, 이 적분값의 합을, 바람직하게는 40atm％ 이하, 보다 바람직하게는 38atm％ 이하로 제어한다.

제1 표면 처리층(3)은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 7분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 70 내지 98atm％인 것이 바람직하다.

이 Cu 농도는, 제1 표면 처리층(3)의 표면으로부터의 깊이 17.5㎚에 있어서의 Cu 농도이며, 이 깊이에 있어서의 구리 비율의 지표가 된다. 이 Cu 농도를 70atm％ 이상으로 제어함으로써, 에칭액에 대한 용해성이 높아지고, 에칭 팩터를 높게 하는 효과를 얻을 수 있다. 이 효과를 안정적으로 확보하는 관점에서, 이 Cu 농도를, 바람직하게는 80atm％ 이상, 보다 바람직하게는 90atm％ 이상으로 제어한다. 한편, 이 Cu 농도를 98atm％ 이하로 제어함으로써, 내열성, 내약품성 등의 특성의 저하를 방지할 수 있다. 이 효과를 안정적으로 확보하는 관점에서, 이 Cu 농도를, 바람직하게는 97atm％ 이하, 보다 바람직하게는 96atm％ 이하로 제어한다.

또한, 이 Cu 농도, 즉 제1 표면 처리층(3)의 표면으로부터의 깊이 17.5㎚에 있어서의 Cu 농도가 상기한 바와 같이 70atm％ 이상으로 높은 경우에는, 표면 처리 동박(1)의 에칭 시에 제1 표면 처리층(3)의 에칭이 빠르게 진행되지만, 제1 표면 처리층(3)의 최표층 근방에 있어서의 Ni 및 Zn의 비율인, Ni 및 Zn의 적분값의 합을 10.0 내지 45.0atm％, 바람직하게는 15.0atm％ 내지 40atm％, 더욱 바람직하게는 20.0atm％ 내지 38atm％가 되도록 제어함으로써, 고 에칭 팩터와 내열성, 내약품성의 확보를 높은 레벨로 양립시킬 수 있다. 고내열성을 유지할 수 있으면, 예를 들어 표면 처리 동박(1)을 절연 기재(11)에 접합한 경우에, 가열 후도 절연 기재(11)와의 필 강도를 유지할 수 있다. 나아가, 제1 표면 처리층(3) 중의 자성 금속(Ni, Co 등)의 함유량을 저하시킴으로써, 근년 용도가 확대되고 있는 고주파 신호용 회로를 형성하기 위한 표면 처리 동박(1)으로서도 적합하게 사용할 수 있다.

제1 표면 처리층(3)은, JIS B0601:1994에 규정되는 10점 평균 조도 Rz가 0.4 내지 1.2㎛인 것이 바람직하다. 이 범위로 10점 평균 조도 Rz를 제어함으로써, 절연 기재(11)에 대한 제1 표면 처리층(3)의 접착성의 향상과 에칭 팩터의 향상의 양립을 도모할 수 있다. 이 효과를 안정적으로 높인다는 관점에서는, 제1 표면 처리층(3)의 Rz는, 보다 바람직하게는 0.5 내지 0.9㎛이다.

제1 표면 처리층(3)은, 제곱 평균 평방근 높이 Sq가 0.32㎛ 이하인 것이 바람직하고, 0.30㎛ 이하인 것이 보다 바람직하다. 제곱 평균 평방근 높이 Sq는, 표면의 높이 방향의 진폭 평균을 나타내는 지표이다. 제곱 평균 평방근 높이 Sq가 커지면, 표면이 거칠어져, 절연 기재(11)에 대한 제1 표면 처리층(3)의 접착성은 향상되는 한편, 에칭 팩터가 저하되는 경향이 있다. 그 때문에, 이 범위로 제곱 평균 평방근 높이 Sq를 제어함으로써, 절연 기재(11)에 대한 제1 표면 처리층(3)의 접착성의 향상과 에칭 팩터의 향상의 양립을 도모하는 것이 가능하게 된다. 또한, 제곱 평균 평방근 높이 Sq의 하한은, 특별히 한정되지 않지만, 바람직하게는 0.20㎛ 이상이다.

제1 표면 처리층(3)은, 돌출 골부 깊이 Svk가 0.38㎛ 이하인 것이 바람직하고, 0.35㎛ 이하인 것이 보다 바람직하다. 돌출 골부 깊이 Svk는, 돌출 골부의 평균 깊이를 나타내는 지표이다. 돌출 골부 깊이 Svk가 커지면, 표면이 거칠어져, 절연 기재(11)에 대한 제1 표면 처리층(3)의 접착성은 향상되는 한편, 에칭 팩터가 저하되는 경향이 있다. 그 때문에, 이 범위에 돌출 골부 깊이 Svk를 제어함으로써, 절연 기재(11)에 대한 제1 표면 처리층(3)의 접착성의 향상과 에칭 팩터의 향상의 양립을 도모하는 것이 가능하게 된다. 또한, 돌출 골부 깊이 Svk의 하한은, 특별히 한정되지 않지만, 바람직하게는 0.31㎛ 이상이다.

또한, 제1 표면 처리층(3)의 Svk는, 에칭 잔사와도 관련되어 있다. 에칭 잔사는, 회로 패턴을 에칭에 의해 형성한 후에 회로 패턴의 주위에 남는 절연 기재(11) 상의 잔사이며, 도 2에 도시하는 바와 같은 회로 패턴의 SEM상(3000배)에 의해 확인할 수 있다. 에칭 잔사가 많아지면, 회로 폭이 좁은 회로 패턴에서는 단락이 생기기 쉬워지기 때문에, 회로 패턴의 파인 피치화의 관점에서는 바람직하지 않다. 그래서, 에칭 잔사를 적게 하기 위해, Svk를 상기한 범위로 제어하는 것이 바람직하다.

제1 표면 처리층(3)은, JIS B0601:2013에 기초하는 조도 곡선 요소의 평균 길이 RSm이 5 내지 10㎛인 것이 바람직하다.

여기서, RSm은, 표면의 요철 형상의 평균 간격을 나타내는 지표이다. 일반적으로, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 커지면, 표면의 요철 간격이 넓어지기 때문에 RSm이 커진다. RSm이 커지면, 표면 처리 동박(1)의 절연 기재에 대한 접착력은 강해지지만, 에칭 처리에서 녹아 남는 부분이 발생하기 쉬워진다. 즉, 에칭 처리에 의해 보텀부가 밑단을 뺀 것 같은 사다리꼴 형상의 회로 패턴이 되기 쉬워, 에칭 팩터가 저하되는 경향이 있다. 한편, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 작아지면, 상기와 반대의 경향이 되기 쉽다. 즉, 에칭 팩터는 향상되지만, 표면 처리 동박(1)의 절연 기재에 대한 접착력이 저하되는 경향이 있다.

그래서, 절연 기재에 대한 접착성의 향상과 에칭성의 향상을 양립시키기 위해, 제1 표면 처리층(3)의 RSm을 상기한 범위로 제어하는 것이 바람직하다. 이러한 RSm의 제어를 행함으로써, 제1 표면 처리층(3)의 표면을, 절연 기재에 대한 접착성의 향상과 에칭성의 향상을 양립시키는 데 적합한 표면 형상으로 할 수 있다. 구체적으로는, 제1 표면 처리층(3)의 표면 요철 형상이 적절한 밸런스로 형성되기 때문에, 회로 패턴의 에칭 팩터 및 절연 기재에 대한 접착성을 높일 수 있다. 이러한 효과를 안정적으로 얻은 관점에서는, RSm을 5 내지 9㎛로 제어하는 것이 바람직하다.

제1 표면 처리층(3)은, JIS B0631:2000에 기초하는 조도 모티프의 평균 길이 AR이 6 내지 20㎛인 것이 바람직하다.

여기서, AR은, 표면의 미세한 요철 형상을 나타내는 지표이다. 일반적으로, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 커지면, 표면의 요철 간격이 넓어지기 때문에 AR이 커진다. AR이 커지면, 표면 처리 동박(1)의 절연 기재에 대한 접착력은 강해지지만, 에칭 처리에서 녹아 남는 부분이 발생하기 쉬워진다. 즉, 에칭 처리에 의해 보텀부가 밑단을 뺀 것 같은 사다리꼴 형상의 회로 패턴이 되기 쉬워, 에칭 팩터가 저하되는 경향이 있다. 한편, 제1 표면 처리층(3)을 형성하는 입자의 사이즈가 작아지면, 상기와 반대의 경향이 되기 쉽다. 즉, 에칭 팩터는 향상되지만, 표면 처리 동박(1)의 절연 기재에 대한 접착력이 저하되는 경향이 있다.

그래서, 절연 기재에 대한 접착성의 향상과 에칭성의 향상을 양립시키기 위해, 제1 표면 처리층(3)의 AR을 상기한 범위로 제어하는 것이 바람직하다. 이러한 AR의 제어를 행함으로써, 제1 표면 처리층(3)의 표면을, 절연 기재에 대한 접착성의 향상과 에칭성의 향상을 양립시키는 데 적합한 표면 형상으로 할 수 있다. 구체적으로는, 제1 표면 처리층(3)의 표면의 요철 형상이 적절한 밸런스로 형성되기 때문에, 회로 패턴의 에칭 팩터 및 절연 기재에 대한 접착성을 높일 수 있다. 이러한 효과를 안정적으로 얻은 관점에서는, AR을 7 내지 18㎛로 제어하는 것이 바람직하다.

제1 표면 처리층(3)은, JIS Z8730:2009의 기하 조건 C에 기초하여 측정되는 CIE L^*a^*b^*표색계의 a^*(이하, 「a^*」이라고도 함)가 3.0 내지 28.0인 것이 바람직하다. a^*는 적색을 표현하는 값이며, 구리는 적색에 가까운 색을 나타낸다. 그 때문에, a^*를 상기한 범위 내로 제어함으로써, 제1 표면 처리층(3) 중의 구리의 양을, 에칭액에 대한 용해성이 양호한 범위로 조정할 수 있기 때문에, 회로 패턴의 에칭 팩터를 높일 수 있다. 이러한 효과를 안정적으로 얻은 관점에서는, a^*를 5.0 내지 23.0으로 제어하는 것이 바람직하다.

제1 표면 처리층(3)은, JIS Z8730:2009의 기하 조건 C에 기초하여 측정되는 CIE L^*a^*b^* 표색계의 L^*(이하, 「L^*」이라고도 함)가 39.0 내지 94.0인 것이 바람직하다. L^*는 주로 흑백에 관련된 지표이며, 내열성을 제어하는 Zn의 양과 관계가 있다. Zn은, 후술하는 바와 같이 Ni에 비하여 에칭액에 용해되기 쉬운 특성을 갖기 때문에, L^*를 상기한 범위 내로 제어함으로써, 내열성 및 에칭 팩터에 영향이 있는 Zn의 양을 적절한 범위로 조정할 수 있다. 그 때문에, 회로 패턴의 에칭 팩터를 높일 수 있다. 이러한 효과를 안정적으로 얻은 관점에서는, L^*를 44.0 내지 84.0으로 제어하는 것이 바람직하고, 54.0 내지 70.0으로 제어하는 것이 더욱 바람직하다.

제1 표면 처리층(3)은, 부착 원소로서 Ni 및 Zn을 적어도 포함하는 것이 바람직하다.

Ni는 에칭액에 용해되기 어려운 성분이기 때문에, 제1 표면 처리층(3)의 Ni 부착량을 200㎍/d㎡ 이하로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해되기 쉬워진다. 그 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능하게 된다. 이 에칭 팩터를 안정적으로 높인다는 관점에서는, 제1 표면 처리층(3)의 Ni 부착량을, 바람직하게는 180㎍/d㎡ 이하, 보다 바람직하게는 100㎍/d㎡ 이하로 제어한다. 한편, 제1 표면 처리층(3)에 의한 소정의 효과(예를 들어, 내열성 등)를 확보하는 관점에서, 제1 표면 처리층(3)의 Ni 부착량을 20㎍/d㎡ 이상으로 제어한다.

또한, 회로 패턴을 형성한 후에는 금 도금 등의 표면 처리가 행해지는 경우가 있지만, 그 전처리로서, 회로 패턴의 표면으로부터 불필요한 물질을 제거하는 소프트 에칭을 행하면, 회로 패턴의 에지부에 소프트 에칭액이 배어드는 경우가 있다. Ni는, 이 소프트 에칭액의 스며들기를 억제하는 효과가 있다. 이 효과를 충분히 확보하는 관점에서는, 제1 표면 처리층(3)의 Ni 부착량을, 30㎍/d㎡ 이상으로 제어하는 것이 바람직하고, 40㎍/d㎡ 이상으로 제어하는 것이 보다 바람직하다.

Zn은, Ni에 비하여 에칭액에 용해하기 쉽기 때문에, 비교적 많이 부착시킬 수 있다. 그 때문에, 제1 표면 처리층(3)의 Zn 부착량을 1000㎍/d㎡ 이하로 제어함으로써, 제1 표면 처리층(3)이 용해되기 쉬워지는 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능하게 된다. 이 에칭 팩터를 안정적으로 높인다는 관점에서는, 제1 표면 처리층(3)의 Zn 부착량을, 바람직하게는 700㎍/d㎡ 이하, 보다 바람직하게는 600㎍/d㎡ 이하로 제어한다. 한편, 제1 표면 처리층(3)에 의한 소정의 효과(예를 들어, 내열성, 내약품성 등)를 확보하는 관점에서, 제1 표면 처리층(3)의 Zn 부착량을 20㎍/d㎡ 이상, 바람직하게는 100㎍/d㎡ 이상, 보다 바람직하게는 300㎍/d㎡ 이상으로 제어한다. 예를 들어, Zn은 구리의 열확산을 방지하는 배리어 효과가 있기 때문에, 조화 입자 및 동박중의 구리가 열확산에 의해 표층으로 나오는 것을 억제할 수 있다. 그 결과, 구리가 소프트 에칭액 등의 약액에 직접 접촉하기 어려워지기 때문에, 회로 패턴의 에지부에 소프트 에칭액이 배어드는 것을 억제하는 것이 가능하게 된다.

제1 표면 처리층(3)은, 부착 원소로서, Ni 및 Zn 이외에 Co, Cr 등의 원소를 더 포함할 수 있다.

제1 표면 처리층(3)의 Co 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 1500㎍/d㎡ 이하, 보다 바람직하게는 500㎍/d㎡ 이하, 더욱 바람직하게는 100㎍/d㎡ 이하, 특히 바람직하게는 30㎍/d㎡ 이하이다. 제1 표면 처리층(3)의 Co 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다. 또한, Co 부착량의 하한은, 특별히 한정되지 않지만, 전형적으로 0.1㎍/d㎡, 바람직하게는 0.5㎍/d㎡이다.

또한, Co는 자성 금속이기 때문에, 제1 표면 처리층(3)의 Co 부착량을 특히 100㎍/d㎡ 이하, 바람직하게는 0.5 내지 100㎍/d㎡로 억제함으로써, 고주파 특성이 우수한 프린트 배선판을 제작 가능한 표면 처리 동박(1)을 얻을 수 있다.

제1 표면 처리층(3)의 Cr 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 500㎍/d㎡ 이하, 보다 바람직하게는 0.5 내지 300㎍/d㎡, 더욱 바람직하게는 1 내지 100㎍/d㎡이다. 제1 표면 처리층(3)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다.

제1 표면 처리층(3)의 종류는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 각종 표면 처리층을 사용할 수 있다. 제1 표면 처리층(3)에 사용되는 표면 처리층의 예로서는, 조화 처리층, 내열층, 방청층, 크로메이트 처리층, 실란 커플링 처리층 등을 들 수 있다. 이들 층은, 단일 또는 2종 이상을 조합하여 사용할 수 있다. 그 중에서도 제1 표면 처리층(3)은, 절연 기재(11)와의 접착성의 관점에서, 조화 처리층을 갖는 것이 바람직하다.

여기서, 본 명세서에서 「조화 처리층」이란, 조화 처리에 의해 형성되는 층이며, 조화 입자의 층을 포함한다. 또한, 조화 처리에서는, 전처리로서 통상의 구리 도금 등이 행해지거나, 마무리 처리로서 조화 입자의 탈락을 방지하기 위해 통상의 구리 도금 등이 행해지거나 하는 경우가 있지만, 본 명세서에서의 「조화 처리층」은, 이들 전처리 및 마무리 처리에 의해 형성되는 층을 포함한다.

조화 입자로서는, 특별히 한정되지 않지만, 구리, 니켈, 코발트, 인, 텅스텐, 비소, 몰리브덴, 크롬 및 아연으로 이루어지는 군으로부터 선택된 어느 단체 또는 어느 1종 이상을 포함하는 합금으로부터 형성할 수 있다. 또한, 조화 입자를 형성한 후, 또한 니켈, 코발트, 구리, 아연의 단체 또는 합금 등에서 2차 입자 및 3차 입자를 마련하는 조화 처리를 행할 수도 있다.

조화 처리층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 조건은 이하 대로이다. 또한, 전기 도금은 2단계로 나누어 행해도 된다.

도금액 조성: 10 내지 20g/L의 Cu, 50 내지 100g/L의 황산

도금액 온도: 25 내지 50℃

전기 도금 조건: 전류 밀도 1 내지 60A/d㎡, 시간 1 내지 10초

내열층 및 방청층으로서는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 재료로 형성할 수 있다. 또한, 내열층은 방청층으로서도 기능하는 경우가 있기 때문에, 내열층 및 방청층으로서, 내열층 및 방청층의 양쪽 기능을 갖는 하나의 층을 형성해도 된다.

내열층 및/또는 방청층으로서는, 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철, 탄탈의 군으로부터 선택되는 1종 이상의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태여도 됨)를 포함하는 층일 수 있다. 내열층 및/또는 방청층의 예로서는, 니켈-아연 합금을 포함하는 층을 들 수 있다.

내열층 및 방청층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 내열층(Ni-Zn층)의 조건은 이하 대로이다.

도금액 조성: 1 내지 30g/L의 Ni, 1 내지 30g/L의 Zn

도금액 pH: 2 내지 5

도금액 온도: 30 내지 50℃

전기 도금 조건: 전류 밀도 1 내지 10A/d㎡, 시간 0.1 내지 5초

크로메이트 처리층으로서는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 재료로 형성할 수 있다.

여기서, 본 명세서에서 「크로메이트 처리층」이란, 무수 크롬산, 크롬산, 2크롬산, 크롬산염 또는 2크롬산염을 포함하는 액으로 형성된 층을 의미한다. 크로메이트 처리층은, 코발트, 철, 니켈, 몰리브덴, 아연, 탄탈, 구리, 알루미늄, 인, 텅스텐, 주석, 비소, 티타늄 등의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태여도 됨)을 포함하는 층일 수 있다. 크로메이트 처리층의 예로서는, 무수 크롬산 또는 2크롬산칼륨 수용액으로 처리한 크로메이트 처리층, 무수 크롬산 또는 2크롬산칼륨 및 아연을 포함하는 처리액으로 처리한 크로메이트 처리층 등을 들 수 있다.

크로메이트 처리층은, 침지 크로메이트 처리, 전해 크로메이트 처리 등의 공지된 방법에 의해 형성할 수 있다. 그들의 조건은, 특별히 한정되지 않지만, 예를 들어 전형적인 침지 크로메이트 처리층의 조건은 이하 대로이다.

크로메이트액 조성: 1 내지 10g/L의 K₂Cr₂O₇, 0.01 내지 10g/L의 Zn

크로메이트액 pH: 2 내지 5

크로메이트액 온도: 30 내지 50℃

실란 커플링 처리층으로서는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 재료로 형성할 수 있다.

여기서, 본 명세서에서 「실란 커플링 처리층」이란, 실란 커플링제로 형성된 층을 의미한다.

실란 커플링제로서는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 것을 사용할 수 있다. 실란 커플링제의 예로서는, 아미노계 실란 커플링제, 에폭시계 실란 커플링제, 머캅토계 실란 커플링제, 메타크릴옥시계 실란 커플링제, 비닐계 실란 커플링제, 이미다졸계 실란 커플링제, 트리아진계 실란 커플링제 등을 들 수 있다. 이들 중에서도, 아미노계 실란 커플링제, 에폭시계 실란 커플링제가 바람직하다. 상술한 실란 커플링제는, 단독 또는 2종 이상을 조합하여 사용할 수 있다.

실란 커플링제는, 공지된 방법에 의해 제조할 수 있지만, 시판품을 사용해도 된다. 실란 커플링제로서 이용 가능한 시판품의 예로서는, 신에쓰 가가쿠 고교 가부시키가이샤제의 KBM 시리즈, KBE 시리즈 등을 들 수 있다. 시판품의 실란 커플링제는, 단독으로 사용해도 되지만, 제1 표면 처리층(3)과 절연 기재(11)와의 접착성(필 강도)의 관점에서, 2종 이상의 실란 커플링제의 혼합물로 하는 것이 바람직하다. 그 중에서도 바람직한 실란 커플링제의 혼합물은, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)과의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)와 KBM503(3-메타크릴옥시프로필트리메톡시실란)과의 혼합물, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)과의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)와 KBE503(3-메타크릴옥시프로필트리에톡시실란)과의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)과의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)과의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)과의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)과의 혼합물이다.

2종 이상의 실란 커플링제의 혼합물로 하는 경우, 그 혼합 비율은, 특별히 한정되지 않고 사용하는 실란 커플링제의 종류에 따라 적절하게 조정하면 된다.

또한, 표면 처리 동박(1)은, 도 3에 도시하는 바와 같이, 동박(2)의 다른 쪽 면에 형성된 제2 표면 처리층(4)을 더 가질 수 있다.

제2 표면 처리층(4)의 종류는, 특별히 한정되지 않고 제1 표면 처리층(3)과 마찬가지로, 당해 기술 분야에 있어서 공지된 각종 표면 처리층을 사용할 수 있다. 또한, 제2 표면 처리층(4)의 종류는, 제1 표면 처리층(3)과 동일하거나 달라도 된다.

제2 표면 처리층(4)은, 부착 원소로서, Ni, Zn, Cr 등의 원소를 포함할 수 있다.

제2 표면 처리층(4)의 Ni 부착량에 대한 제1 표면 처리층(3)의 Ni 부착량의 비는, 바람직하게는 0.01 내지 2.5, 보다 바람직하게는 0.6 내지 2.2이다. Ni는 에칭액에 용해되기 어려운 성분이기 때문에, Ni 부착량의 비를 상기한 범위로 함으로써, 동장 적층판(10)을 에칭할 때 회로 패턴의 보텀측이 되는 제1 표면 처리층(3)의 용해를 촉진함과 함께, 회로 패턴의 탑측이 되는 제2 표면 처리층(4)의 용해를 억제할 수 있다. 그 때문에, 탑 폭과 보텀 폭의 차가 작고, 에칭 팩터가 높은 회로 패턴을 얻는 것이 가능하게 된다.

제2 표면 처리층(4)의 Ni 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 0.1 내지 500㎍/d㎡, 보다 바람직하게는 0.5 내지 200㎍/d㎡, 더욱 바람직하게는 1 내지 100㎍/d㎡이다. 제2 표면 처리층(4)의 Ni 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다.

제2 표면 처리층(4)의 Zn 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제2 표면 처리층(4)에 Zn이 함유되는 경우, 바람직하게는 10 내지 1000㎍/d㎡, 보다 바람직하게는 50 내지 500㎍/d㎡, 더욱 바람직하게는 100 내지 300㎍/d㎡이다. 제2 표면 처리층(4)의 Zn 부착량을 상기 범위 내로 함으로써, 내열성 및 내약품성의 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다.

제2 표면 처리층(4)의 Cr 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제2 표면 처리층(4)에 Cr이 함유되는 경우, 바람직하게는 0㎍/d㎡ 초과 500㎍/d㎡ 이하, 보다 바람직하게는 0.1 내지 100㎍/d㎡, 더욱 바람직하게는 1 내지 50㎍/d㎡이다. 제2 표면 처리층(4)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정적으로 높일 수 있다.

동박(2)으로서는, 특별히 한정되지 않고 전해 동박 또는 압연 동박의 어느 것이어도 된다. 전해 동박은, 황산구리 도금욕으로부터 티타늄 또는 스테인리스의 드럼 상에 구리를 전해 석출시킴으로써 일반적으로 제조되지만, 드럼측에 형성되는 평탄한 S면(샤인면)과, S면의 반대측에 형성되는 M면(매트면)을 갖는다. 일반적으로, 전해 동박의 M면은 요철을 갖고 있기 때문에, 제1 표면 처리층(3)을 전해 동박의 M면, 제2 표면 처리층(4)을 전해 동박의 S면에 형성함으로써, 제1 표면 처리층(3)과 절연 기재(11)와의 접착성을 높일 수 있다.

동박(2)의 재료로서는, 특별히 한정되지 않지만, 동박(2)이 압연 동박인 경우, 프린트 배선판의 회로 패턴으로서 통상 사용되는 터프 피치 구리(JIS H3100 합금 번호 C1100), 무산소 구리(JIS H3100 합금 번호 C1020 또는 JIS H3510 합금 번호 C1011) 등의 고순도의 구리를 사용할 수 있다. 또한, 예를 들어 Sn 함유 구리, Ag 함유 구리, Cr, Zr 또는 Mg 등을 첨가한 구리 합금, Ni 및 Si 등을 첨가한 콜슨계 구리 합금과 같은 구리 합금도 사용할 수 있다. 또한, 본 명세서에서 「동박(2)」은, 구리 합금박도 포함하는 개념이다.

동박(2)의 두께는, 특별히 한정되지 않지만, 예를 들어 1 내지 1000㎛, 혹은 1 내지 500㎛, 혹은 1 내지 300㎛, 혹은 3 내지 100㎛, 혹은 5 내지 70㎛, 혹은 6 내지 35㎛, 혹은 9 내지 18㎛ 로 할 수 있다.

상기와 같은 구성을 갖는 표면 처리 동박(1)은, 당해 기술 분야에 있어서 공지된 방법에 준하여 제조할 수 있다. 여기서, 제1 표면 처리층(3) 및 제2 표면 처리층(4)의 Ni 부착량, Ni 부착량의 비는, 예를 들어 형성하는 표면 처리층의 종류, 두께 등을 바꿈으로써 제어할 수 있다. 또한, 제1 표면 처리층(3)의 Rz는, 예를 들어 제1 표면 처리층(3)의 형성 조건 등을 조정함으로써 제어할 수 있다.

동장 적층판(10)은, 표면 처리 동박(1)의 제1 표면 처리층(3)에 절연 기재(11)를 접착함으로써 제조할 수 있다.

절연 기재(11)로서는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 것을 사용할 수 있다. 절연 기재(11)의 예로서는, 종이 기재 페놀 수지, 종이 기재 에폭시 수지, 합성 섬유천 기재 에폭시 수지, 유리천ㆍ종이 복합 기재 에폭시 수지, 유리천ㆍ유리 부직포 복합 기재 에폭시 수지, 유리천 기재 에폭시 수지, 폴리에스테르 필름, 폴리이미드 필름, 액정 중합체, 불소 수지 등을 들 수 있다.

표면 처리 동박(1)과 절연 기재(11)의 접착 방법으로서는, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 방법에 준하여 행할 수 있다. 예를 들어, 표면 처리 동박(1)과 절연 기재(11)를 적층시켜 열압착하면 된다.

상기한 바와 같이 하여 제조된 동장 적층판(10)은, 프린트 배선판의 제조에 사용할 수 있다. 프린트 배선판의 제조 방법으로서는, 특별히 한정되지 않고 서브트랙티브법, 세미애디티브법 등의 공지된 방법을 이용할 수 있다. 그 중에서도 동장 적층판(10)은, 서브트랙티브법으로 사용하는 데 최적이다.

도 4는, 서브트랙티브법에 의한 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.

도 4에 있어서, 먼저, 동장 적층판(10)의 표면 처리 동박(1)의 표면에 레지스트를 도포, 노광 및 현상함으로써 소정의 레지스트 패턴(20)을 형성한다(공정 (a)). 다음에, 레지스트 패턴(20)이 형성되지 않은 부분(불요부)의 표면 처리 동박(1)을 에칭에 의해 제거한다(공정 (b)). 마지막으로, 표면 처리 동박(1) 상의 레지스트 패턴(20)을 제거한다(공정 (c)).

또한, 이 서브트랙티브법에 있어서의 각종 조건은, 특별히 한정되지 않고 당해 기술 분야에 있어서 공지된 조건에 준하여 행할 수 있다.

실시예

이하, 본 발명의 실시 형태를 실시예에 의해 더욱 구체적으로 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.

(실시예 1)

두께 12㎛의 압연 동박(JX 금속사제 HA-V2박)을 준비하고, 한쪽 면에 제1 표면 처리층으로서 조화 처리층, 내열층, 크로메이트 처리층 및 실란 커플링 처리층을 순차적으로 형성함과 함께, 다른 쪽 면에 제2 표면 처리층으로서 내열층 및 크로메이트 처리층을 순차적으로 형성함으로써 표면 처리 동박을 얻었다. 각 층을 형성하기 위한 조건은 하기한 바와 같다.

<제1 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다. 전기 도금은 2단계로 나누어 행하였다.

(1단째 조건)

도금액 조성: 11g/L의 Cu, 50g/L의 황산

도금액 온도: 25℃

전기 도금 조건: 전류 밀도 42.7A/d㎡, 시간 1.4초

(2단째 조건)

도금액 조성: 20g/L의 Cu, 100g/L의 황산

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 3.8A/d㎡, 시간 2.8초

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 1.1A/d㎡, 시간 0.7초

<제1 표면 처리층의 크로메이트 처리층>

전기 도금에 의해 크로메이트 처리층을 형성하였다.

도금액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

도금액 pH: 3.6

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 1.4초

<제1 표면 처리층의 실란 커플링 처리층>

N-2-(아미노에틸)-3-아미노프로필트리메톡시실란(신에쓰 가가쿠 고교 가부시키가이샤제 KBM603)의 1.2체적％ 수용액(pH: 10)을 도포하고, 건조시킴으로써 실란 커플링 처리층을 형성하였다.

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.8A/d㎡, 시간 0.7초

<제2 표면 처리층의 크로메이트 처리층>

침지 크로메이트 처리에 의해 크로메이트 처리층을 형성하였다.

크로메이트액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트액 pH: 3.6

크로메이트액 온도: 50℃

(실시예 2)

제1 표면 처리층의 내열층의 형성 조건을 하기 대로로 변경한 것 이외에는 실시예 1과 마찬가지로 하여 표면 처리 동박을 얻었다.

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.6A/d㎡, 시간 0.7초

(실시예 3)

제1 표면 처리층의 내열층의 형성 조건을 하기 대로 변경한 것 이외에는 실시예 1과 마찬가지로 하여 표면 처리 동박을 얻었다.

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 4.2A/d㎡, 시간 0.7초

(실시예 4)

제1 표면 처리층 및 제2 표면 처리층의 내열층의 형성 조건을 하기 대로 변경한 것 이외에는 실시예 1과 마찬가지로 하여 표면 처리 동박을 얻었다.

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.8A/d㎡, 시간 0.7초

(비교예 1)

<제1 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다.

도금액 조성: 15g/L의 Cu, 7.5g/L의 Co, 9.5g/L의 Ni

도금액 pH: 2.4

도금액 온도: 36℃

전기 도금 조건: 전류 밀도 31.5A/d㎡, 시간 1.8초

<제1 표면 처리층의 내열층(1)>

전기 도금에 의해 내열층(1)을 형성하였다.

도금액 조성: 3g/L의 Co, 13g/L의 Ni

도금액 pH: 2.0

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 19.1A/d㎡, 시간 0.4초

<제1 표면 처리층의 내열층(2)>

전기 도금에 의해 내열층(2)을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 3.5A/d㎡, 시간 0.4초

<제1 표면 처리층의 크로메이트 처리층>

크로메이트액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트액 pH: 3.6

크로메이트액 온도: 50℃

<제1 표면 처리층의 실란 커플링 처리층>

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 4.1A/d㎡, 시간 0.4초

<제2 표면 처리층의 크로메이트 처리층>

크로메이트액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트액 pH: 3.6

크로메이트액 온도: 50℃

상기한 실시예 및 비교예에서 얻어진 표면 처리 동박에 대해, 하기의 평가를 행하였다.

<제1 표면 처리층 및 제2표면 처리층에 있어서의 각 원소의 부착량의 측정>

Ni, Zn 및 Co의 부착량은, 각 표면 처리층을 농도 20질량％의 질산에 용해하고, 베리안(VARIAN)사제의 원자 흡광 분광 광도계(형식: AA240FS)를 사용하여 원자 흡광법으로 정량 분석을 행함으로써 측정하였다. 또한, Cr의 부착량은 각 표면 처리층을 농도 7질량％의 염산에 용해하고, 상기와 마찬가지로 원자 흡광법으로 정량 분석을 행함으로써 측정하였다.

<표면 처리 동박의 제1 표면 처리층의 XPS의 뎁스 프로파일에 있어서의 평가>

이 평가에서는, 제1 표면 처리층의 소정의 깊이에 있어서의 Ni 농도, Zn 농도 및 Cu 농도를 측정하였다. 또한, 상기한 측정값을 바탕으로, Ni 농도의 적분값 및 Zn 농도의 적분값을 산출하였다.

Ni 농도 및 Zn 농도는, 표면 처리 동박의 제1 표면 처리층에 대해 깊이 방향으로 XPS 분석을 행하고, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 측정 대상 원소의 합계량에 대한 Ni 및 Zn의 농도를 각각 측정함으로써 구하였다.

Cu 농도는, 표면 처리 동박의 제1 표면 처리층에 대해 깊이 방향으로 XPS 분석을 행하고, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 7분 스퍼터링을 행하였을 때의 측정 대상 원소의 합계량에 대한 Cu의 농도를 측정함으로써 구하였다.

Ni 농도 및 Zn 농도의 적분값은, 표면 처리 동박의 제1 표면 처리층에 대해 깊이 방향으로 XPS 분석을 행하고, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 측정 대상 원소의 합계량에 대한 Ni 농도 및 Zn 농도를 측정하고, 후술하는 방법으로 적분값을 각각 산출하였다. 그 구체예를, Ni 농도의 적분값의 산출 방법을 예로 들어 설명하지만, Zn 농도의 적분값도 마찬가지의 방법에 의해 산출하였다.

스퍼터 타임 0.2분마다 XPS 분석으로 Ni 농도를 취득하고, 횡축에 스퍼터 타임, 종축에 Ni 농도를 플롯한 그래프를 작성하였다. 다음에, 이 그래프를 사용하여 사다리꼴에 근사한 도면을 작성한 후, 그 면적을 구함으로써, 1 내지 2분의 스퍼터링을 행하였을 때의 Ni 농도의 적분값을 산출하였다. 그때, 취득된 Ni 농도의 값은 10^-4의 값까지 취득하여 계산하였다. 사다리꼴에 근사한 도면의 일례를 도 5에 도시한다. 도 5에 있어서, 사선부가, 1 내지 2분의 스퍼터링을 행하였을 때의 Ni 농도의 적분값에 대응하는 부분의 면적이다. 또한, 도 5는 Ni 농도의 적분값의 계산 방법의 설명을 위한 도면에 지나지 않고, 본 명세서에 기재된 실시예의 측정 결과는 아니다.

XPS의 뎁스 프로파일에 있어서의 그 외의 조건은 이하 대로 하였다.

장치: 울백-파이 가부시키가이샤제 5600MC

도달 진공도: 5.7×10^-7Pa

여기원: 단색화 MgKα

출력: 400W

검출면적: 800㎛φ

입사각: 81°

취출각: 45°

중화총 없음

측정 대상 원소: C, N, O, Zn, Cr, Ni, Co, Si 및 Cu

<스퍼터 조건>

이온종: Ar+

가속 전압: 3kV

소인(掃引) 영역: 3㎜×3㎜

<표면 처리 동박의 제1 표면 처리층의 Rz의 측정>

가부시키가이샤 고사카 겡큐쇼제의 접촉 조도계 Surfcorder SE-3C를 사용하고, JIS B0601:1994에 준거하여 Rz(10점 평균 조도)를 측정하였다. 이 측정은, 측정 기준 길이를 0.8㎜, 평가 길이를 4㎜, 컷 오프값을 0.25㎜, 이송 속도를 0.1㎜/초로 하고, 표면 처리 동박의 폭 방향으로 측정 위치를 바꾸어 10회 행하고, 10회의 측정값의 평균값을 평가 결과로 하였다.

<표면 처리 동박의 제1 표면 처리층에 있어서의 Sq, Svk, RSm 및 AR의 측정>

올림푸스 가부시키가이샤제의 레이저 현미경(LEXT OLS4000)을 사용하여, Sq(제곱 평균 평방근 높이), Svk(돌출 골부 깊이), RSm(조도 곡선 요소의 평균 길이) 및 AR(조도 모티프의 평균 길이)을 측정하였다. RSm 및 AR의 측정은, JIS B0601:2013 및 JIS B0631:2000에 각각 준거하여 행하였다. 또한, Sq, Svk, RSm 및 AR은, 임의의 10개소에서 측정된 값의 평균값을 측정 결과로 하였다. 또한, 측정 시의 온도는 23 내지 25℃로 하였다. 또한, 레이저 현미경에 있어서의 주요한 설정 조건은 하기한 바와 같다.

대물 렌즈: MPLAPON50LEXT(배율: 50배, 개구수: 0.95, 액침 타입: 공기, 기계적 경통 길이: ∞, 커버 유리 두께: 0, 시야수: FN18)

주사 모드: XYZ 고정밀도(높이 분해능: 10㎚)

도입 화상 사이즈[화소수]: 가로 257㎛×세로 258㎛[1024×1024]

(횡방향으로 측정하기 위해, 평가 길이로서는 257㎛에 상당)

DIC: 오프

멀티레이어: 오프

레이저 강도: 100

오프셋: 0

공초점 레벨: 0

빔 직경 조리개: 오프

화상 평균: 1회

노이즈 리덕션: 온

휘도 편차 보정: 온

광학적 노이즈 필터: 온

컷 오프: 없음(λc, λs, λf 모두 없음)

필터: 가우스 필터

노이즈 제거: 측정 전처리

기울기 보정: 실시

최소 높이의 식별값: Rz에 대한 비의 10％

모티프 파라미터: 조도 모티프의 상한 높이 A/파형 모티프의 상한 높이 B=0.1㎜/0.5㎜

<표면 처리 동박의 제1 표면 처리층의 a^* 및 L^*의 측정>

측정기로서 HunterLab사제의 MiniScan(등록 상표) EZ Model 4000L을 사용하여, JIS Z8730:2009에 준거하여 CIE L^*a^*b^* 표색계의 a^* 및 L^*의 측정을 행하였다. 구체적으로는, 상기한 실시예 및 비교예에서 얻어진 표면 처리 동박의 제1 표면 처리층을 측정기의 감광부에 누르고, 외부에서 광이 들어가지 않도록 하면서 a^*를 측정하였다. 또한, a^* 및 L^*의 측정은, JIS Z8722의 기하 조건 C에 기초하여 행하였다. 또한, 측정기의 주된 조건은 하기한 바와 같다.

광학계 d/8°, 적분구 사이즈 63.5㎜, 관찰 광원 D65

측정 방식 반사

조명 직경 25.4㎜

측정 직경 20.0㎜

측정 파장ㆍ간격 400 내지 700㎚ㆍ10㎚

광원 펄스 크세논 램프ㆍ1 발광/측정

트레이서빌리티 표준 CIE 44 및 ASTM E259에 기초하는, 미국 표준 기술 연구소(NIST) 준거 교정

표준 관찰자 10°

또한, 측정 기준이 되는 백색 타일은, 하기의 물체색인 것을 사용하였다.

D65/10°에서 측정한 경우에, CIE XYZ 표색계에서의 값이 X: 81.90, Y: 87.02, Z: 93.76(이것은, CIE L^*a^*b^* 표색계에 수치를 변환하면, L^*: 94.8, a^*: -1.6, b^*: 0.7에 상당함)이다.

<에칭 팩터 및 에칭 잔사의 평가>

표면 처리 동박의 제1 표면 처리층 상에 폴리이미드기판을 적층하여 300℃에서 1시간 가열하여 압착시킴으로써 동장 적층판을 제작하였다. 다음에, 표면 처리 동박의 제2 표면 처리층 상에 감광성 레지스트를 도포하여 노광 및 현상함으로써, L/S=29㎛/21㎛ 폭의 레지스트 패턴을 형성하였다. 그 후, 표면 처리 동박의 노출부(불요부)를 에칭에 의해 제거함으로써, L/S=25㎛/25㎛ 폭의 구리 회로 패턴을 갖는 프린트 배선판을 얻었다. 또한, 상기 회로 패턴의 L 및 S의 폭은, 회로의 보텀면, 즉 폴리이미드기판에 접해 있는 면의 폭이다. 에칭은 스프레이 에칭을 사용하여 하기의 조건으로 행하였다.

에칭액: 염화구리 에칭액(염화구리(II)2수화물 400g/L, 35％ 염산으로서 200㎖/L)

액온: 45℃

스프레이압: 0.18MPa

다음에, 형성된 회로 패턴을 SEM 관찰하고, 하기의 식에 기초하여 에칭 팩터(EF)를 구하였다.

EF=회로 높이/{(회로 보텀 폭-회로 탑 폭)/2}

에칭 팩터는, 수치가 클수록 회로 측면의 경사각이 큰 것을 의미한다.

EF의 값은 각 실시예 및 비교예에 대해 5회 실험한 결과의 평균값이다.

에칭 잔사는, 회로 패턴의 SEM상을 촬영하고, 3000배의 SEM상으로부터, 그 발생 상태를 평가하였다. 구체적으로는, 도 2에 도시하는 바와 같이, 회로 패턴에 대해 수직으로 직선을 긋고, 회로 패턴의 보텀으로부터 에칭 잔사가 발생되어 있는 부분까지의 거리의 최댓값을 구함으로써 에칭 잔사를 평가하였다. 이 평가에 있어서, 당해 거리의 최댓값이 1㎛ 이하였던 것을 ○, 당해 거리의 최댓값이 1㎛를 초과한 것을×로 나타낸다.

<필 강도의 평가>

90도 필 강도의 측정은, JIS C6471:1995에 준거하여 행하였다. 구체적으로는, 회로(표면 처리 동박) 폭을 3㎜로 하고, 90도의 각도로 50㎜/분의 속도로 시판되고 있는 기재(FR-4프리프레그)와 표면 처리 동박 사이를 떼어냈을 때의 강도를 측정하였다. 측정은 2회 행하고, 그 평균값을 필 강도의 결과로 하였다. 또한, 필 강도는, 0.5kgf/㎝ 이상이면, 도체와 기재의 접착성이 양호하다고 할 수 있다.

또한, 회로 폭의 조정은, 염화구리 에칭액을 사용하는 통상의 서브트랙티브 에칭 방법에 의해 행하였다. 또한, 필 강도의 평가는, 초기(에칭 직후) 및 땜납 리플로우 상당의 열 이력(260℃, 20초) 후의 2 조건으로 평가하였다.

상기한 평가 결과를 표 1 내지 3에 나타낸다.

표 1 내지 3에 나타낸 바와 같이, 제1 표면 처리층의 Ni 농도가 0.1 내지 15.0atm％인 표면 처리 동박 실시예 1 내지 4는, 에칭 팩터가 높았던 것에 반해, 제1 표면 처리층의 Ni 농도가 15.0atm％를 초과한 비교예 1은, 에칭 팩터가 낮았다. 또한, 실시예 1 내지 4는, 필 강도도 높고, 에칭 잔사도 적었다.

이상의 결과로부터 알 수 있는 바와 같이, 본 발명의 실시 형태에 따르면, 회로 형성성이 우수한 표면 처리 동박 및 동장 적층판을 제공할 수 있다. 또한, 본 발명의 실시 형태에 따르면, 파인 피치화된 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.

본 발명의 실시 형태는, 이하의 양태를 취할 수도 있다.

<1>

동박과, 상기 동박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,

상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도가 0.1 내지 15.0atm％인 표면 처리 동박.

<2>

상기 Ni 농도가 1.0 내지 3.5atm％인, 상기 <1>에 기재된 표면 처리 동박.

<3>

상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Zn 농도가 5.0 내지 40.0atm％인, 상기 <1> 또는 <2>에 기재된 표면 처리 동박.

<4>

상기 Zn 농도가 10.0 내지 30.0atm％인, 상기 <3>에 기재된 표면 처리 동박.

<5>

상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도의 적분값이 0.1 내지 18.0atm％인, 상기 <1> 내지 <4>의 어느 하나에 기재된 표면 처리 동박.

<6>

상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Zn 농도의 적분값이 5.0 내지 40.0atm％인, 상기 <1> 내지 <5>의 어느 하나에 기재된 표면 처리 동박.

<7>

상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 및 Zn 농도의 적분값의 합이 10.0 내지 45.0atm％인, 상기 <1> 내지 <6>의 어느 하나에 기재된 표면 처리 동박.

<8>

상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 7분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 70 내지 98atm％인, 상기 <1> 내지 <7>의 어느 하나에 기재된 표면 처리 동박.

<9>

상기 제1 표면 처리층은, JIS B0601:1994에 규정되는 10점 평균 조도 Rz가 0.4 내지 1.2㎛인, 상기 <1> 내지 <8>의 어느 하나에 기재된 표면 처리 동박.

<10>

상기 제1 표면 처리층은, 이하의 (A) 내지 (E) 중 적어도 하나를 충족하는, 상기 <1> 내지 <9>의 어느 하나에 기재된 표면 처리 동박.

(A) 제곱 평균 평방근 높이 Sq가 0.20 내지 0.32㎛이다

(B) 돌출 골부 깊이 Svk가 0.31 내지 0.38㎛이다

(C) JIS B0601:2013에 기초하는 조도 곡선 요소의 평균 길이 RSm이 5 내지 10㎛이다

(D) JIS B0631:2000에 기초하는 조도 모티프의 평균 길이 AR이 6 내지 20㎛이다

(E) JIS Z8730: 2009의 기하 조건 C에 기초하여 측정되는 CIE L^*a^*b^* 표색계의 L^*가 39.0 내지 94.0이다

<11>

상기 동박이 압연 동박인, 상기 <1> 내지 <10>의 어느 하나에 기재된 표면 처리 동박.

<12>

상기 <1> 내지 <11>의 어느 것에 기재된 표면 처리 동박과, 상기 표면 처리 동박의 제1 표면 처리층에 접착된 절연 기재를 구비하는, 동장 적층판.

<13>

상기 <12>에 기재된 동장 적층판의 상기 표면 처리 동박을 에칭하여 형성된 회로 패턴을 구비하는, 프린트 배선판.

1: 표면 처리 동박
2: 동박
3: 제1 표면 처리층
4: 제2 표면 처리층
10: 동장 적층판
11: 절연 기재
20: 레지스트 패턴

Claims

동박과, 상기 동박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,
상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도가 0.1 내지 15.0atm％인, 표면 처리 동박.
제1항에 있어서, 상기 Ni 농도가 1.0 내지 3.5atm％인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 1분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Zn 농도가 5.0 내지 40.0atm％인, 표면 처리 동박.
제3항에 있어서, 상기 Zn 농도가 10.0 내지 30.0atm％인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 농도의 적분값이 0.1 내지 18.0atm％인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Zn 농도의 적분값이 5.0 내지 40.0atm％인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 스퍼터링을 행하였을 때 1분 내지 2분간의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Ni 및 Zn 농도의 적분값의 합이 10.0 내지 45.0atm％인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, XPS의 뎁스 프로파일에 있어서, 스퍼터링레이트 2.5㎚/분(SiO₂ 환산)으로 7분 스퍼터링을 행하였을 때의 C, N, O, Zn, Cr, Ni, Co, Si 및 Cu의 원소의 합계량에 대한 Cu 농도가 70 내지 98atm％인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, JIS B0601:1994에 규정되는 10점 평균 조도 Rz가 0.4 내지 1.2㎛인, 표면 처리 동박.
제1항 또는 제2항에 있어서, 상기 제1 표면 처리층은, 이하의 (A) 내지 (E) 중 적어도 하나를 충족하는, 표면 처리 동박.
(A) 제곱 평균 평방근 높이 Sq가 0.20 내지 0.32㎛이다
(B) 돌출 골부 깊이 Svk가 0.31 내지 0.38㎛이다
(C) JIS B0601:2013에 기초하는 조도 곡선 요소의 평균 길이 RSm이 5 내지 10㎛이다
(D) JIS B0631:2000에 기초하는 조도 모티프의 평균 길이 AR이 6 내지 20㎛이다
(E) JIS Z8730: 2009의 기하 조건 C에 기초하여 측정되는 CIE L^*a^*b^* 표색계의 L^*가 39.0 내지 94.0이다
제1항 또는 제2항에 있어서, 상기 동박이 압연 동박인, 표면 처리 동박.
제1항 또는 제2항에 기재된 표면 처리 동박과, 상기 표면 처리 동박의 제1 표면 처리층에 접착된 절연 기재를 구비하는, 동장 적층판.
제12항에 기재된 동장 적층판의 상기 표면 처리 동박을 에칭하여 형성된 회로 패턴을 구비하는, 프린트 배선판.