KR101269708B1

KR101269708B1 - 전자 회로용 압연 동박 또는 전해 동박, 이들을 사용한 전자 회로의 형성 방법 및 프린트 기판

Info

Publication number: KR101269708B1
Application number: KR1020117014686A
Authority: KR
Inventors: 게이스케 야마니시; 겐고 가미나가; 료 후쿠치
Original assignee: 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Priority date: 2008-12-26
Filing date: 2009-12-22
Publication date: 2013-05-30
Also published as: WO2010074072A1; CN102265710B; JPWO2010074072A1; TWI610605B; EP2373134A1; TW201029533A; CN102265710A; MY148764A; US20110293960A1; JP4955106B2; KR20110099270A; US8580390B2

Abstract

에칭에 의해 회로를 형성하는 전자 회로용 압연 동박 또는 전해 동박에 있어서, 그 압연 동박 또는 전해 동박의 에칭면측에 형성된 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층, 및 그 내열층 상에 형성된 구리보다 에칭 레이트가 낮은 금속 또는 합금인 니켈 또는 니켈 합금층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박. 동장 적층판의 동박을 에칭에 의해 회로를 형성할 때에, 에칭에 의한 늘어짐을 방지하여, 목적으로 하는 회로폭이 균일한 회로를 형성할 수 있고, 에칭에 의한 회로 형성 시간을 가능한 한 단축시킴과 함께, 니켈 또는 니켈 합금층의 두께를 최대한 얇게 하는 것, 또한 열을 받은 경우에 산화를 억제하여, 통칭 「황변」이라고 불리는 변색을 방지함과 함께, 또한 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로폭의 불량의 발생을 방지하는 것을 과제로 한다.

Description

전자 회로용 압연 동박 또는 전해 동박, 이들을 사용한 전자 회로의 형성 방법 및 프린트 기판{ROLLED COPPER FOIL OR ELECTROLYTIC COPPER FOIL FOR ELECTRONIC CIRCUIT, METHOD FOR FORMING ELECTRONIC CIRCUIT AND PRINTED SUBSTRATE USING THE ROLLED COPPER FOIL OR ELECTROLYTIC COPPER FOIL}

본 발명은 에칭에 의해 회로를 형성하는 전자 회로용 압연 동박 또는 전해 동박 및 이들을 사용한 전자 회로의 형성 방법에 관한 것이다.

전자·전기 기기에 인쇄 회로용 동박이 널리 사용되고 있는데, 이 인쇄 회로용 동박은, 일반적으로 합성 수지 보드나 필름 등의 기재에 접착제를 개재하거나, 혹은 접착제를 사용하지 않고 고온 고압 하에서 접착시켜 동장 (銅張) 적층판을 제조하고, 그 후, 목적으로 하는 회로를 형성하기 위해서 레지스트 도포 및 노광 공정에 의해 회로를 인쇄하고, 또한 동박의 불필요한 부분을 제거하는 에칭 처리를 거치고, 추가로 각종 소자가 납땜되어 일렉트로 디바이스용 인쇄 회로가 형성되고 있다.

이와 같은 인쇄 회로에 사용하는 동박은, 그 제조 방법의 종류의 차이에 따라 전해 동박 및 압연 동박으로 크게 구별되지만, 모두 인쇄 회로판의 종류나 품질 요구에 따라 사용되고 있다.

이들 동박은, 수지 기재와 접착되는 면과 비접착면이 있고, 각각 특수한 표면 처리 (트리트 처리) 가 실시되고 있다. 또, 다층 프린트 배선판의 내층에 사용하는 동박과 같이 양면에 수지와의 접착 기능을 갖게 되는 (더블 트리트 처리) 경우도 있다.

전해 동박은 일반적으로 회전 드럼에 구리를 전착시키고, 그것을 연속적으로 벗겨내어 동박을 제조하고 있는데, 이 제조 시점에서 회전 드럼에 접촉하는 면은 광택면이고, 그 반대측의 면은 다수의 요철을 갖고 있다 (조면 (粗面)). 그러나, 이와 같은 조면에서도 수지 기판과의 접착성을 한층 더 향상시키기 위해서, 0.2 ∼ 3 ㎛ 정도의 구리 입자를 부착시키는 것이 일반적이다.

또한, 이와 같은 요철을 증강시킨 후에 구리 입자의 탈락을 방지하기 위해서 얇은 도금층을 형성하는 경우도 있다. 이들의 일련의 공정을 조화 (粗化) 처리라고 한다. 이와 같은 조화 처리는, 전해 동박에 한정되지 않고 압연 동박에서도 요구되는 것으로서, 동일한 조화 처리가 압연 동박에 있어서도 실시되고 있다.

이상과 같은 동박을 사용하여 핫 프레스법이나 연속법에 의해 동장 적층판이 제조된다. 이 적층판은, 예를 들어 핫 프레스법을 예로 들면, 에폭시 수지의 합성, 종이 기재에 대한 페놀 수지의 함침, 건조를 실시하여 프리프레그를 제조하고, 추가로 이 프리프레그와 동박을 조합하여 프레스기에 의해 열압 성형을 실시하는 등의 공정을 거쳐 제조되고 있다. 이것 이외에도, 동박에 폴리이미드 전구체 용액을 건조 및 고화시켜, 상기 동박 상에 폴리이미드 수지층을 형성하는 방법도 있다.

이와 같이 하여 제조된 동장 적층판은, 목적으로 하는 회로를 형성하기 위해서 레지스트 도포 및 노광 공정에 의해 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 거치는데, 에칭하여 회로를 형성할 때에, 그 회로가 의도한 바와 같은 폭이 되지 않는다는 문제가 있다.

그것은, 에칭 후의 동박 회로의 구리 부분이, 동박의 표면으로부터 아래를 향하여, 즉 수지층을 향하여 스커트형으로 에칭되는 (늘어짐을 발생시키는) 것이다. 큰 「늘어짐」이 발생한 경우에는, 수지 기판 근방에서 구리 회로가 단락되어, 불량품이 되는 경우도 있다.

이와 같은 「늘어짐」은 최대한 작게 할 필요가 있지만, 이와 같은 스커트형의 에칭 불량을 방지하기 위해서, 에칭 시간을 연장하여 에칭을 보다 많게 하여 이 「늘어짐」을 감소시키는 것도 생각하였다.

그러나, 이 경우에는, 이미 소정의 폭 치수에 이른 지점이 있으면, 그곳이 더욱 에칭되게 되므로, 그 동박 부분의 회로폭이 그만큼 좁아져, 회로 설계상 목적으로 하는 균일한 선폭 (회로폭) 이 얻어지지 않고, 특히 그 부분 (세선화된 부분) 에서 발열하여, 경우에 따라서는 단선된다는 문제가 발생한다.

전자 회로의 파인 패턴화가 더욱 진행되는 가운데, 현재도 여전히 이와 같은 에칭 불량에 의한 문제가 보다 크게 나타나, 회로 형성상 큰 문제가 되고 있다.

본 발명자들은 이것들을 개선하기 위해서, 에칭면측의 동박에 구리보다 에칭 속도가 느린 금속 또는 합금층을 형성한 동박을 제안하였다 (특허문헌 1 참조). 이 경우의 금속 또는 합금으로는, 니켈, 코발트 및 이들의 합금이다.

회로 설계시에는, 레지스트 도포측, 즉 동박의 표면으로부터 에칭액이 침투되므로, 레지스트 바로 아래에 에칭 속도가 느린 금속 또는 합금층이 있으면, 그 근방의 동박 부분의 에칭이 억제되고 다른 동박 부분의 에칭이 진행되므로, 「늘어짐」이 감소하여, 보다 균일한 폭의 회로를 형성할 수 있다는 효과를 가져왔다. 이 결과는 종래 기술로부터 보면, 큰 진보가 있었다.

여기에서, 더욱 개량시키는 단계에서 문제가 몇 가지 나타났다. 그것은 회로를 형성한 후, 레진의 제거, 또한 「늘어짐」방지용으로 형성한 에칭 속도가 느린 금속 또는 합금층을 소프트 에칭에 의해 제거할 필요가 있다는 것, 나아가서는 상기 에칭 속도가 느린 금속 또는 합금층 (니켈 또는 니켈 합금층) 이 형성된 동박을 동장 적층판으로 하여 전자 회로를 형성하는 공정에서, 수지의 첩부 (貼付) 등의 공정에서 동박을 고온 처리할 필요가 있다는 것이다.

전자에 대해서는 에칭 제거 시간을 가능한 한 단축시키고, 깨끗하게 제거하기 위해서는, 니켈 또는 니켈 합금층의 두께를 최대한 얇게 하는 것이 필요하고, 또, 후자의 경우에는 열을 받기 때문에, 니켈 또는 니켈 합금층이 산화되고 (변색되므로, 통칭 「황변」이라고 불리고 있다), 레지스트의 도포성 (균일성, 밀착성) 의 불량이나 에칭시의 계면 산화물의 과잉 에칭 등에 의해, 패턴 에칭에서의 에칭성, 쇼트, 회로폭의 제어성 등의 불량이 발생한다는 문제가 있으므로, 더욱 개량시키거나 또는 다른 재료로 치환할 것이 요구되고 있다.

여기에서, 동박이 열을 받는 경우에, 내열 산화성을 억제하기 위해서 아연 또는 아연 합금 등을 인쇄 회로용 동박의 광택면에 형성한다는 발명을 몇 가지볼 수 있다. 예를 들어, 특허문헌 2, 특허문헌 3, 특허문헌 4, 특허문헌 5, 특허문헌 6, 특허문헌 7 이다. 또, 에칭하는 측이 아니라, 수지와 접착시키는 측에 니켈, 니켈 합금을 피복하는 방법의 제안도 있다.

그러나, 이것들은 에칭에 의한 동박 회로 설계시에, 동박의 에칭 부분이 동박의 표면으로부터 아래를 향하여 스커트형으로 에칭된다 (늘어짐을 발생시킨다) 는 것을 방지 또는 억제하려고 하여 제안된 것은 아니기 때문에, 상기의 문제를 해결할 수는 없었다.

일본 공개특허공보 2002-176242호 일본 공개특허공보 평5-140765호 일본 공개특허공보 평6-85416호 일본 공개특허공보 평6-85417호 일본 공개특허공보 평6-280047호 일본 공개특허공보 평7-74464호 일본 공개특허공보 평7-278883호 일본 공개특허공보 2005-15861호 일본 공개특허공보 2006-261270호

본 발명은 동장 적층판의 동박을 에칭에 의해 회로를 형성할 때, 에칭에 의한 늘어짐을 방지하여, 목적으로 하는 회로폭이 균일한 회로를 형성할 수 있고, 에칭에 의한 회로 형성 시간을 가능한 한 단축시킴과 함께, 니켈 또는 니켈 합금층의 두께를 최대한 얇게 하여, 소프트 에칭에 의해 제거를 용이하게 할 수 있고, 또한 에칭 후의 피복층의 용해 잔류물을 방지하는 것, 또한 열을 받은 경우에 산화를 억제하여, 통칭 「황변」이라고 불리는 변색을 방지함과 함께, 또한 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로폭의 불량의 발생을 방지할 수 있는 전자 회로용 압연 동박 또는 전해 동박 및 이들을 사용한 전자 회로의 형성 방법을 얻는 것을 과제로 한다.

본 발명자들은, 압연 동박 또는 전해 동박의 에칭면에 복수의 층을 형성하고, 동박의 두께 방향의 에칭 속도를 조절하여 늘어짐이 없는 회로폭이 균일한 회로를 형성함과 함께, 열을 받은 경우에 산화를 방지하여 「황변」이라고 불리는 변색을 방지할 수 있고, 그 밖에 전자 회로를 설계할 때의 몇 가지 문제를 동시에 해결할 수 있다는 지견을 얻었다.

본 발명은, 이 지견에 기초하여,

1. 에칭에 의해 회로를 형성하는 전자 회로용 압연 동박 또는 전해 동박에 있어서, 그 압연 동박 또는 전해 동박의 에칭면측에 형성된 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층 (A), 및 그 내열층 상에 형성된 구리보다 에칭 레이트가 낮은 니켈 또는 니켈 합금 중 어느 것으로 이루어지는 금속층 (B) 를 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박,

2. 상기 내열층 (A) 는, 아연 또는 아연 합금으로 이루어지는 층으로서, 그 아연 합금은 니켈, 코발트 혹은 크롬에서 선택되는, 적어도 1 종 이상을 합금 원소로서 함유하는 것을 특징으로 하는 상기 1 에 기재된 전자 회로용 압연 동박 또는 전해 동박,

3. 상기 구리보다 에칭 레이트가 낮은 금속층 (B) 가 니켈 합금으로서, 그 니켈 합금의 니켈 비율이 50 wt% 를 초과하는 것을 특징으로 하는 상기 1 또는 2 에 기재된 전자 회로용 압연 동박 또는 전해 동박,

4. 상기 구리보다 에칭 레이트가 낮은 금속층 (B) 가 니켈 합금으로서, 그 니켈 합금에 함유되는 합금 성분이 아연, 인, 붕소, 몰리브덴, 텅스텐 또는 코발트에서 선택되는 적어도 1 종 이상의 원소인 것을 특징으로 하는 상기 1 ∼ 3 중 어느 하나에 기재된 전자 회로용 압연 동박 또는 전해 동박을 제공한다.

또, 본 발명은,

5, 상기 내열층 (A) 및 구리보다 에칭 레이트가 낮은 금속층 (B) 에 함유되는 합계의 아연 함유량이, 금속 아연 환산으로 30 ㎍/dm² ∼ 1000 ㎍/dm² 이고, 그 내열층 (A) 와 그 금속층 (B) 에 함유되는 합계의 니켈량을 초과하지 않는 것을 특징으로 하는 상기 1 ∼ 4 중 어느 하나에 기재된 전자 회로용 압연 동박 또는 전해 동박,

6. 상기 구리보다 에칭 레이트가 낮은 금속층 (B) 에 함유되는 니켈량이, 100 ㎍/dm² ∼ 3000 ㎍/dm² 인 것을 특징으로 하는 상기 1 ∼ 5 중 어느 하나에 기재된 전자 회로용 압연 동박 또는 전해 동박을 제공한다.

또, 본 발명은,

7. 상기 구리보다 에칭 레이트가 낮은 금속층 (B) 상에, 추가로 크롬층 혹은 크로메이트층 및/또는 실란 처리층을 구비하고 있는 것을 특징으로 하는 상기 1 ∼ 6 중 어느 하나에 기재된 전자 회로용 압연 동박 또는 전해 동박을 제공한다.

또, 본 발명은,

8. 상기 크롬층 혹은 크로메이트층을 구비하는 경우에 있어서, 크롬량이 금속 크롬 환산으로, 100 ㎍/dm² 이하인 것을 특징으로 하는 상기 7 에 기재된 전자 회로용 압연 동박 또는 전해 동박,

9. 상기 실란 처리층을 구비하는 경우에 있어서, 실리콘 단체 (單體) 환산으로, 20 ㎍/dm² 이하인 것을 특징으로 하는 상기 7 에 기재된 전자 회로용 압연 동박 또는 전해 동박을 제공한다.

또, 본 발명은,

10. 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 동박의 에칭면측에, 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층 (A) 를 형성하고, 다음으로 이 내열층 상에, 구리보다 에칭 레이트가 낮은 금속 또는 합금인 니켈 또는 니켈 합금층 (B) 를 형성한 후, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하여 구리의 불필요한 부분을 제거하여, 구리의 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법을 제공한다.

게다가 본 발명은,

11. 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 상기 1 ∼ 9 의 전자 회로용 압연 동박 또는 전해 동박을, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하여 구리의 불필요한 부분을 제거하여, 구리의 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법을 제공한다.

본 발명은 동장 적층판의 동박을 에칭에 의해 회로를 형성할 때에, 목적으로 하는 회로폭이 보다 균일한 회로를 형성할 수 있다는 효과를 갖는다. 또, 에칭에 의한 늘어짐의 발생을 방지하여, 에칭에 의한 회로 형성 시간을 단축시킬 수 있고, 또 니켈 또는 니켈 합금층의 두께를 최대한 얇게 하여, 소프트 에칭에 의해 제거를 용이하게 할 수 있고, 또한 에칭 후의 피복층의 용해 잔류물을 방지하는 것, 또한 열을 받은 경우에 산화를 억제하여, 통칭 「황변」이라고 불리는 변색을 방지할 수 있다는 효과를 갖는다.

이로써 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로폭의 불량의 발생을 방지할 수 있는 전자 회로용 압연 동박 또는 전해 동박을 제공할 수 있고, 우수한 전자 회로의 형성 방법을 제공할 수 있다는 효과를 갖는다.

도 1 은 에칭 팩터 (EF) 의 계산 방법의 개략 설명도이다.
도 2 는 깊이 방향으로 측정된 니켈, 아연, 구리의 농도 프로파일의 모식도이다.

본 발명의 에칭에 의해 회로를 형성하는 전자 회로용 압연 동박 또는 전해 동박은, 압연 동박 또는 전해 동박의 에칭면측에 형성된 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층과, 이 내열층 상에 형성된 구리보다 에칭 레이트가 낮은 금속 또는 합금인 니켈 또는 니켈 합금층을 갖는다.

이와 같이 하여 제작한 동박을 사용하여 동장 적층판으로 한다. 이 동박은, 전해 동박 및 압연 동박 중 어느 것에도 적용할 수 있다. 또, 전해 동박의 경우, 조화면 (M 면) 또는 광택면 (S 면) 에도 마찬가지로 적용할 수 있지만, 에칭되는 면은 통상적으로 광택면측을 사용한다. 압연 동박 중에는 고순도 동박 또는 강도를 향상시킨 합금 동박도 존재하지만, 본건 발명은 이들 동박의 전부를 포함한다.

에칭을 억제하는 니켈 또는 니켈 합금은, 동박 상의 레지스트 부분에 가까운 위치에 있어, 레지스트측의 동박의 에칭 속도는, 이 니켈 또는 니켈 합금의 층에 의해 억제되고, 반대로 니켈 또는 니켈 합금의 층으로부터 멀어짐에 따라, 구리의 에칭은 통상적인 속도로 진행된다. 이로써, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 거의 수직으로 에칭이 진행되어, 직사각형의 동박 회로가 형성된다.

이와 같이, 회로 에칭시에, 레지스트 도포측, 즉 동박의 표면으로부터 에칭액이 침투되므로, 동박 상에 아연 혹은 아연 합금층을 형성한 경우에는, 니켈 또는 니켈 합금과 동등한 기능을 갖는 것은 아니다. 오히려, 아연 혹은 아연 합금층은, 회로를 설계하는 경우에 에칭되기 쉽기 때문에, 기술 상식으로 보아, 오히려 상기와 같은 「늘어짐」을 증가시켜 균일한 폭의 회로 설계에는 방해가 되는 것으로 생각된다.

그러나, 예상 외로 구리와 에칭 레이트가 낮은 금속 또는 합금인 니켈 또는 니켈 합금층 사이에 아연 혹은 아연 합금층을 개재시키는 것, 즉, 양자를 병용함으로써 황변을 방지할 수 있는 데다가, 목적으로 하는 회로폭이 균일한 회로를 형성할 수 있다는 확증을 얻었다. 이것은 매우 큰 효과를 갖는 것이다.

동장 적층판은, 전자 회로를 형성하는 수지의 첩부 등의 공정에서 고온 처리하는 것이 필요해지지만, 이 경우에 니켈 혹은 니켈 합금층은 산화되어, 레지스트의 도포성 (균일성, 밀착성) 의 불량을 발생시키기 쉽다. 또, 에칭시에 가열시에 형성되는 계면 산화물은 에칭의 편차를 발생시키기 쉬워, 쇼트 또는 회로폭의 불균일성을 초래하는 원인이 된다.

특허문헌 9 에는, 산소 농도를 제어하는 동장 적층판의 제조 공정이 제안되어 있고, 향후 점점 고온 처리에 대한 내산화성이 요구될 것으로 생각된다.

여기에서, 동박과 니켈 혹은 니켈 합금층 사이에 개재시킨 아연 혹은 아연 합금층은 내열 산화성을 갖는 재료이므로, 이것을 개재시킨 것만으로 내열 산화, 변색 방지를 현저히 높인다는 효과를 부여하는 것이다.

니켈 혹은 니켈 합금층을 두껍게 형성함으로써 열 산화에 의한 영향을 방지할 수 있지만, 두껍게 형성하는 것 자체가 문제이다. 이것은 에칭 후에 제거할 필요가 있으므로, 이 제거 공정에 시간이 걸리는 것을 의미한다.

그러나, 상기 아연 혹은 아연 합금층을 얇게 형성함으로써, 니켈 혹은 니켈 합금층의 두께를 경감시킬 수 있다는 더욱 큰 효과를 얻을 수 있었다. 이로써, 소프트 에칭에 의한 니켈 혹은 니켈 합금층의 제거가 용이해졌다.

이와 같이, 니켈은 구리보다 에칭 레이트가 낮은 금속층으로서 특히 효과가 있지만, 일반적으로 동장 적층판에 전자 회로 패턴을 형성하기 위해서 사용하는 에칭액 (염화제2구리 수용액, 염화제2철 수용액 등) 에 대해서는, 니켈을 주성분으로 하는 합금이면 에칭 속도는 니켈과 동일한 정도이거나 혹은 커도 구리보다 충분히 작기 때문에 에칭 팩터를 개선하는 효과를 갖는다.

상기와 같이, 아연은 에칭되기 쉬운 금속이므로, 양적으로는 적게 할 필요가 있다. 본원 발명에 있어서는, 어디까지나 회로의 에칭폭을 균일하게 하여 「늘어짐」을 발생시키지 않게 하는 것이 주요한 목적이므로, 아연 등의 부식되기 쉬운 금속의 양이 많은 것은 피해야 한다. 이러한 의미에서, 니켈 합금이고, 니켈이 주성분일 필요가 있다.

이와 같이, 전자 회로용 압연 동박 또는 전해 동박보다 에칭 레이트가 낮은 합금으로서의 니켈 합금에 함유되는 합금 성분은 통상적으로 알려져 있는 합금이면 어느 것도 사용할 수 있다. 예를 들어, 아연, 인, 붕소, 몰리브덴, 텅스텐 또는 코발트에서 선택되는 적어도 1 종 이상의 원소와의 합금은, 에칭 속도가 구리보다 느려, 에칭 팩터를 개선시키는 효과가 있다는 것을 확인할 수 있다. 특히 바람직하게는 아연과의 합금이 바람직하다. 이 경우, 니켈 합금에 함유되는 아연은, 금속 아연뿐만 아니라, 수산화아연 또는 산화아연 상태인 것이 포함된다.

또, 상기 내열층은 아연 또는 아연 합금으로서, 그 아연 합금은 니켈 혹은 코발트의 1 종 또는 2 종을 합금 원소로서 함유하는 것이 바람직하다. 상기 니켈 또는 니켈 합금층 상에는, 추가로 크롬층 혹은 크로메이트층 및 또는 실란 처리층을 형성할 수 있다. 이 경우에는, 패턴 에칭액에 대한 에칭 속도의 상이가 발생할 가능성은 있지만, 이 양을 적절히 선택함으로써, 마찬가지로 니켈 또는 니켈 합금의 표면의 산화를 억제할 수 있으므로, 안정적인 회로폭의 패턴을 형성할 수 있게 된다.

본 발명의 전자 회로용 압연 동박 또는 전해 동박에 있어서의 상기 내열층 및 니켈 합금층에 함유되는 합계의 아연 함유량이, 금속 아연 환산으로, 30 ㎍/dm² ∼ 1000 ㎍/dm² 이고, 니켈의 합계량을 초과하지 않게 하는 것이 바람직하다.

30 ㎍/dm² 미만에서는 내산화성 (황변성 개선) 에 효과가 없다. 또, 1000 ㎍/dm² 를 초과하면, 효과가 포화됨과 함께 니켈 또는 니켈 합금의 효과를 감쇄시켜 버리므로, 금속 아연 환산으로 30 ㎍/dm² ∼ 1000 ㎍/dm² 로 하는 것이 바람직하다.

또한, 내열층 (A), 구리보다 에칭 레이트가 낮은 금속층 (B) 의 2 층으로 이루어지는 것의 구별법에 대해서는, 동박의 표면 처리는 매우 얇기 때문에, 층 구조를 명확하게 나누는 것은 어렵지만, 일례로서 구리보다 에칭이 느린 금속 또는 합금층 (B) 와 내열층 (A) 의 구별의 방법에 대하여 이하에 나타낸다.

장치 : Kratos 제조 AXIS-HS

아르곤 스퍼터 조건 : 가속 전압 15 ㎸, 이미션 전류 10 ㎃

스퍼터 속도 : 산화실리콘으로 3 ㎚/min 상당

측정 빈도 : 2 점/min

판정 : 니켈, 아연, 내열층 (A) 에 함유되는 원소, 구리보다 에칭 레이트가 낮은 금속층 (B) 에 함유되는 원소의 at% 에 있어서의 피크 위치가 상이함으로써 종합적으로 2 층인 것을 확인할 수 있다.

이 측정에 있어서, 구리보다 에칭 레이트가 낮은 금속층 (B) 의 at% 를 확인하고, wt% 로 환산하여 니켈 비율을 산출한다.

또, 전자 회로용 압연 동박 또는 전해 동박에 있어서의, 상기 니켈 또는 니켈 합금층에 함유되는 니켈량은 100 ㎍/dm² ∼ 3000 ㎍/dm² 로 하는 것이 바람직하다. 이것은 회로 에칭시에 늘어짐을 발생시키는 것을 억제하여, 균일한 회로의 에칭에 필요한 양이지만, 100 ㎍/dm² 미만에서는 그 효과가 없다. 바람직하게는 200 ㎍/dm² 이상이다.

또, 상한은 3000 ㎍/dm² 로 한다. 지나치게 많은 경우에는, 소프트 에칭시에 니켈 또는 니켈 합금층 제거 공정의 부하가 커져, 경우에 따라서는 처리 잔류물이 발생하여 구리 회로의 설계상 지장이 된다. 따라서, 상기의 범위로 할 필요가 있다.

또, 본 발명의 전자 회로용 압연 동박 또는 전해 동박에 있어서, 상기 크롬층 혹은 크로메이트층을 형성하는 경우에는, 크롬량을 금속 크롬 환산으로, 100 ㎍/dm² 이하로 한다. 또, 상기 실란 처리층을 형성하는 경우에는, 실리콘 단체 환산으로, 20 ㎍/dm² 이하인 것이 바람직하다. 이것은 패턴 에칭액에 대한 에칭 속도의 상이가 발생하는 것을 억제하기 위해서이다. 그러나, 적당한 양은 니켈 또는 니켈 합금층의 열 산화를 방지하는 데에 유효하다.

또, 본 발명은 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 동박의 에칭면측에 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층을 형성하고, 다음으로 이 내열층 상에, 구리보다 에칭 레이트가 낮은 금속 또는 합금인 니켈 또는 니켈 합금층을 형성한 후, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하여 구리의 불필요한 부분을 제거하여, 구리의 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법을 제공할 수 있다.

에칭액은 모두 사용할 수 있는데, 특히 염화제2철 수용액이 유효하다. 이것은 미세 회로는 에칭에 시간이 걸리는데, 염화제2철 수용액쪽이 염화제2구리 수용액보다 에칭 속도가 빠르다는 이유에 의한 것이다.

또한, 본 발명은, 압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 상기의 전자 회로용 압연 동박 또는 전해 동박을, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하여 구리의 불필요한 부분을 제거하고, 구리의 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법을 제공하는 것이다. 이 방법은 상기의 전자 회로용 압연 동박 또는 전해 동박을 모두 사용할 수 있다.

하기에 바람직한 도금 조건의 예를 나타낸다.

(니켈 도금)

Ni : 10 ∼ 40 g/ℓ

pH : 2.5 ∼ 3.5

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 2 ∼ 50 A/dm²

시간 : 1 ∼ 4 초

(니켈-아연 합금 도금, 그 1)

이 경우에는, 기본적으로 금속, 합금 상태의 도금막이 얻어진다.

Ni : 5 ∼ 40 g/ℓ

Zn : 0.5 ∼ 25 g/ℓ

pH : 3 ∼ 3.7

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 2 ∼ 50 A/dm²

시간 : 1 ∼ 4 초

(니켈-아연 합금 도금, 그 2)

이 경우에는, Zn 은 0 가의 금속 상태와 2 가의 산화 상태 (산화물 또는 수산화물) 로 이루어지고, 이 니켈-아연 도금에 있어서의, 총 아연 중의 0 가의 금속 상태의 아연의 비율은 50 % 이하이다. 또, 도금 후 1 ∼ 20 초 정도 욕 중에 유지함으로써, Zn 의 화학 상태 (금속 아연/산화아연의 비) 를 제어할 수 있다.

Ni : 10 ∼ 40 g/ℓ

Zn : 0.5 ∼ 7 g/ℓ

H₂SO₄ : 2 ∼ 20 g/ℓ

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 10 ∼ 50 A/dm²

시간 : 1 ∼ 4 초

(니켈-코발트 합금 도금)

Ni : 1 ∼ 20 g/ℓ

Co : 1 ∼ 20 g/ℓ

pH : 2.5 ∼ 3.5

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 1 ∼ 15 A/dm²

시간 : 1 ∼ 10 초

(니켈-인 합금 도금)

Ni : 50 ∼ 100 g/ℓ

P : 1 ∼ 25 g/ℓ

HBO₃ : 0 ∼ 30 g/ℓ

pH : 0.5 ∼ 2.5

온도 : 상온 ∼ 95 ℃

전류 밀도 (Dk) : 5 ∼ 40 A/dm²

시간 : 1 ∼ 10 초

(니켈-몰리브덴 합금 도금)

Ni : 5 ∼ 25 g/ℓ

Mo : 0.01 ∼ 5 g/ℓ

Na₂P₂O₇ : 160 g/ℓ

pH : 8 ∼ 9

온도 : 상온 ∼ 40 ℃

전류 밀도 (Dk) : 1 ∼ 5 A/dm²

시간 : 1 ∼ 10 초

(니켈-텅스텐 합금 도금)

Ni : 1 ∼ 10 g/ℓ

W : 20 ∼ 50 g/ℓ

시트르산 : 60 g/ℓ

pH : 8 ∼ 9

온도 : 상온 ∼ 50 ℃

전류 밀도 (Dk) : 0.1 ∼ 5 A/dm²

시간 : 1 ∼ 10 초

(아연 도금)

Zn : 1 ∼ 20 g/ℓ

pH : 3 ∼ 3.7

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 1 ∼ 15 A/dm²

시간 : 1 ∼ 10 초

(아연-코발트 합금 도금)

Zn : 10 ∼ 40 g/ℓ

Co : 10 ∼ 40 g/ℓ

pH : 1 ∼ 4

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 10 ∼ 50 A/dm²

시간 : 1 ∼ 4 초

(아연-니켈 합금 도금)

Zn : 0.1 ∼ 30 g/ℓ

Ni : 0.1 ∼ 25 g/ℓ

pH : 3 ∼ 4

온도 : 40 ∼ 50 ℃

전류 밀도 (Dk) : 0.5 ∼ 5 A/dm²

시간 : 1 ∼ 3 초

(무전해 니켈-붕소 합금 도금)

황산니켈 : 25 ∼ 35 g/ℓ

디메틸아민보란 : 2 ∼ 3 g/ℓ

글리콜산 : 25 ∼ 35 g/ℓ

아세트산 : 15 g/ℓ

pH : 6 ∼ 7

온도 : 50 ℃ ∼ 70 ℃

(니켈·코발트·아연 합금 도금)

Ni : 1 ∼ 20 g/ℓ

Co : 1 ∼ 20 g/ℓ

Zn : 0.1 ∼ 10 g/ℓ

pH : 2.5 ∼ 3.5

온도 : 상온 ∼ 60 ℃

전류 밀도 (Dk) : 1 ∼ 15 A/dm²

시간 : 1 ∼ 10 초

(크롬 도금의 조건)

K₂Cr₂O₇ (Na₂Cr₂O₇ 혹은 CrO₃)

Cr : 40 ∼ 300 g/ℓ

H₂SO₄ : 0.5 ∼ 10.0 g/ℓ

욕온 : 40 ∼ 60 ℃

전류 밀도 (D_k) : 0.01 ∼ 50 A/dm²

시간 : 1 ∼ 100 초

애노드 : Pt-Ti 판, 스테인리스 강판, 연판 (鉛版) 등

(크로메이트 처리의 조건)

(a) 전해 크로메이트 처리의 예

CrO₃ 또는 K₂Cr₂O₇ : 1 ∼ 12 g/ℓ

Zn(OH)₂ 또는 ZnSO₄·7H₂O : 0 (0.05) ∼ 10 g/ℓ

Na₂SO₄ : 0 (0.05) ∼ 20 g/ℓ

pH : 2.5 ∼ 12.5

온도 : 20 ∼ 60 ℃

전류 밀도 : 0.5 ∼ 5 A/dm²

시간 : 0.5 ∼ 20 초

(실란 처리의 조건)

하기와 같은 다양한 계열의 실란에서 선택.

농도는 0.01 wt% ∼ 5 wt%

종류 : 올레핀계 실란, 에폭시계 실란, 아크릴계 실란, 아미노계 실란, 메르캅토계 실란

알코올에 용해시킨 실란을 소정 농도까지 물로 희석시켜, 동박 표면에 도포하는 것.

(니켈 부착량 분석 방법)

니켈 처리면을 분석하기 위해, 반대면을 FR-4 수지로 프레스 제작하고, 마스킹한다. 그 샘플을 농도 30 % 의 질산으로 표면 처리 피막이 녹을 때까지 용해시켜, 비커 중의 용해액을 10 배로 희석시키고, 원자 흡광 분석에 의해 니켈의 정량 분석을 실시한다.

(아연, 크롬의 부착량 분석 방법)

처리면을 분석하기 위해, 반대면을 FR-4 수지로 프레스 제작하고, 마스킹한다. 그 샘플을 농도 10 % 의 염산에서 3 분간 끓여 처리층을 용해시키고, 그 용액을 원자 흡광 분석에 의해 아연, 크롬의 정량 분석을 실시한다.

또한, 아연은 구리보다 에칭 레이트가 낮은 금속층 (B), 내열층 (A) 의 2 층의 아연량의 합계를 규정하고 있기 때문에, 분석값이 그대로 2 층의 아연량이다. 한편, 니켈은 니켈 또는 니켈 합금층 (B) 에 함유되는 니켈량을 규정하고 있다. 내열층 (A) 가 니켈을 함유하지 않는 아연 합금이면, 상기 분석 방법에 의한 분석값이 니켈 또는 니켈 합금층 (B) 에 함유되는 니켈량이 된다. 그러나, 내열층 (A) 가 니켈을 함유하는 아연 합금인 경우에는, 본 발명에서는 니켈 또는 니켈 합금층 (B) 에 함유되는 니켈량을 이하와 같이 산출한다.

상기 서술한 에칭 레이트가 낮은 금속층 (B) 와 내열층 (A) 의 구별 방법으로서 Kratos 제조 AXIS-HS 에 의한 깊이 방향의 농도 프로파일에 있어서, 예를 들어, 도 2 에 나타내는 농도 프로파일의 모식도에 있어서, 니켈의 농도 max (피크) 가 외 (표면) 측, 아연의 농도 max (피크) 가 내 (구리) 측이라고 하는 정보로부터 니켈 또는 니켈 합금층 (B) 가 밖이고, 내열층 (A) 가 안이라는 것을 알 수 있다. 또한 O, C 를 제외한 원소 중, 니켈이 50 wt% 를 초과하는 부분을 니켈 또는 니켈 합금층 (B), 50 wt% 이하가 내열층 (A), 또한 구리가 가장 주된 원소가 되는 곳부터 베이스박인 것으로 본다. 니켈 또는 니켈 합금층 (B) 의 니켈량은, 최외층으로부터 니켈을 50 wt% 를 초과하는 부분, 내열층 (A) 의 니켈량을 50 wt% 를 자른 곳에서부터 구리가 가장 주가 될 때까지로 하여 2 층의 니켈량의 비율을 구하고, 분석에 의해 구해진 니켈량으로부터 니켈 또는 니켈 합금층 (B) 의 니켈량을 산출하는 것으로 한다.

(열 영향의 고려)

동장 적층판 (CCL) 의 제조 단계에서 동박에 열이 가해진다. 이 열에 의해 동박 표층에 형성된 에칭 개선 처리층은 구리층으로 확산된다. 그 때문에, 당초에 기대한 에칭 개선 효과가 감퇴하여, 에칭 팩터는 감소하는 경향이 있다. 이 때문에, 확산되지 않은 상태와 동등한 효과를 내려면, CCL 제작시의 동박에 가해지는 열량을 고려하여, 개선 처리층의 부착량을 1.1 ∼ 2 배 정도 늘릴 필요가 있다.

동장 적층판의 동박의 에칭시에는, 동박의 에칭면측에 구리보다 에칭 레이트가 낮은 금속 또는 합금층을 형성한 후, 염화제2구리 수용액 또는 염화제2철 수용액을 사용하여 그 동박을 에칭한다.

상기의 조건으로 에칭함으로써, 에칭 팩터를 2 이상, 즉 동박 회로의 에칭 측면과 수지 기판 사이의 경사 각도를 63 도 이상으로 할 수 있다. 바람직하게는 70 도 이상으로 할 수 있다. 특히 바람직한 경사 각도는 80 ∼ 95 도의 범위이다. 이로써, 늘어짐이 없는 직사각형의 에칭 회로를 형성할 수 있다.

(소프트 에칭성)

일반적으로 소프트 에칭성은, 황산-과산화수소 혼합계에 2 분간 침지시키고, 도금물이 제거되어 있는지 외관으로 검사한다. 소프트 에칭액의 예로서, 예를 들어 황산 165 g/ℓ, 과산화수소 21 g/ℓ 를 사용한다. 그리고 통상적으로 35 ℃ 에서 처리한다. 외관 관찰로서는 완전 제거의 경우에는 양호로 하고, 제거 잔류물이 관찰된 경우에는 불량으로 평가한다.

소프트 에칭에서 특히 주의해야 할 점은 니켈 합금층이 남는 케이스이다. 이와 같은 니켈 합금층이 잔존되면, 도금성이 변화될 우려가 있다. 이와 같은 관점에서, 소프트 에칭성에도 주위를 기울일 필요가 있다.

실시예

다음으로, 본 발명의 실시예 및 비교예에 대하여 설명한다. 또한, 본 실시예는 어디까지나 일예로서, 이 예에 제한되는 것은 아니다. 즉, 본 발명의 기술 사상의 범위 내에서 실시예 이외의 양태 혹은 변형을 모두 포함하는 것이다.

(실시예 1)

박 두께 18 ㎛ 의 압연 동박을 사용하였다. 이 압연 동박의 표면 거칠기 (Rz) 는 0.7 ㎛ 였다. 이 압연 동박에, 상기 아연 도금 조건으로, 내열층이 되는 아연 900 ㎍/dm² 를 형성하였다. 다음으로, 이 아연 도금층 상에, 상기 니켈 도금 조건으로, 1200 ㎍/dm² 의 니켈 도금층을 형성하였다.

또한, 이 아연 도금층 및 니켈 도금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

다음으로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다. 에칭 조건, 회로 형성 조건, 에칭 팩터의 측정 조건, 황변 시험은 다음과 같다.

(에칭 조건)

염화제2철 수용액 : (37 wt%, 보메도 : 40°)

액온 : 50 ℃

스프레이압 : 0.15 ㎫

(회로 형성 조건)

회로 피치 : 30 ㎛ 피치, 50 ㎛ 피치의 2 종인데, 동박의 두께에 따라 변경한다. 본 실시예 1 의 경우에는, 18 ㎛ 두께의 동박을 사용했기 때문에, 다음의 조건이다.

(50 ㎛ 피치 회로 형성)

레지스트 L/S=33 ㎛ /17 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 105 초 전후

(에칭 팩터의 측정 조건)

에칭 팩터는 스커트형으로 에칭된 경우 (늘어짐이 발생한 경우), 회로가 수직으로 에칭된 것으로 가정한 경우의, 동박 상면으로부터의 수선 (垂線) 과 수지 기판의 교점을 P 점으로 하고, 이 P 점으로부터의 늘어짐의 길이의 거리를 a 로 한 경우에 있어서, 이 a 와 동박의 두께 b 의 비 : b/a 를 나타내는 것으로서, 이 수치가 클수록 경사각은 커져, 에칭 잔류물이 남지 않아 늘어짐이 작아지는 것을 의미한다.

에칭 팩터 (EF) 의 계산 방법의 개략을 도 1 에 나타낸다. 이 도 1 에 나타내는 바와 같이, EF=b/a 로 하여 계산한다. 이 에칭 팩터를 사용함으로써 에칭성의 양부를 간단하게 판정할 수 있다.

(황변 시험)

대기 분위기하에서, 240 ℃ 로 10 분간 유지하여 변색의 유무로 확인한다. 이 아연 도금층 및 니켈 도금층을 형성한 동박을 에칭측으로서 수지 기판에 접착하여, 동장 적층판으로 하는 조건을 상정한 조건이다.

상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 거의 수직으로 에칭이 진행되어 직사각형의 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).

또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 표 1 에 나타낸다.

표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 73 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 3.3 이 되었다.

이 결과, 양호한 에칭 회로가 얻어졌다. 또, 니켈 도금면의 산화 변색 (황변) 은 전혀 관찰되지 않았다. 이것은 동박과 니켈 도금층 사이에 개재되는 아연 도금층에 의해, 수지와의 접착 공정시의 가열에 의한 니켈 도금층의 산화 변색을 방지할 수 있었던 것으로 생각된다.

또한, 이 아연 도금층의 존재로 인해 에칭 팩터가 나빠지는 경우는 없었지만, 이것은 특필할 만한 것이다.

(실시예 2)

5 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 표면 거칠기 (Rz) : 3 ㎛ 였다. 이 전해 동박의 광택 (S) 면에, 상기 아연 도금 조건으로, 내열층이 되는 아연 80 ㎍/dm² 를 형성하였다. 다음으로, 이 아연 도금층 상에, 상기 니켈 도금 조건으로, 580 ㎍/dm² 의 니켈 도금층을 형성하였다. 또한, 이 아연 도금층 및 니켈 도금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

다음으로, 실시예 1 과 마찬가지로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시하였다.

회로 형성 조건을 제외하고, 에칭 조건, 에칭 팩터의 측정 조건, 황변 시험은, 실시예 1 과 동일하게 하여 실시하였다. 실시예 1 과 동일한 조건에 대해서는 기재를 생략한다.

본 실시예 2 의 경우에는, 5 ㎛ 두께의 동박을 사용했기 때문에, 다음의 조건이다.

(30 ㎛ 피치 회로 형성)

레지스트 L/S=25 ㎛ /5 ㎛, 마무리 회로 톱 (상부) 폭 : 10 ㎛, 에칭 시간 : 48 초 전후

표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 74 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 3.5 가 되었다.

또한, 이 아연 도금층의 존재로 인해, 실시예 1 과 마찬가지로, 에칭 팩터가 나빠지는 경우는 없었다.

(실시예 3 - 실시예 8)

다음으로, 표 1 에 나타내는 조건으로, 니켈 합금 도금, 아연 합금 도금을 실시하였다. 니켈 합금 도금에 대해서는 상기 단락 [0078] ∼ 단락 [0124] 에 나타내는 조건으로, 아연 합금 도금에 대해서는 상기 단락 [0125] ∼ 단락 [0144] 에 나타내는 조건으로 실시하였다. 분석과 깊이 방향의 농도의 프로파일로부터 산출한 2 층의 비율에 의해, 니켈 합금층 (B) 의 니켈량, 및 니켈 합금층 (B) 와 내열층 (A) 의 합계의 아연량은 표 1 에 나타낸다.

또한, 실시예 7 과 실시예 8 에 대해서는, 상기 단락 [0160] 및 [0176] 의 조건으로, 각각 크롬 도금 처리 및 크로메이트 처리를 실시하였다. 이 크롬 도금층 및 크로메이트층의 크롬량은, 금속 크롬 환산으로 각각 50 ㎍/dm², 100 ㎍/dm² 로 하였다.

표 1 에 나타내는 조건 이외의 것에 대해서는, 실시예 1 과 동일한 조건으로 실시하였다.

이 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 거의 수직으로 에칭이 진행되어 직사각형의 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 표 1 에 나타낸다.

표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 68 도 ∼ 75 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 2.7 ∼ 3.7, 50 ㎛ 피치로 2.5 내지 3 이 되었다. 이 결과, 양호한 에칭 회로가 얻어졌다.

또, 니켈 도금면의 산화 변색 (황변) 은 전혀 관찰되지 않았다. 이것은 동박과 니켈 도금층 사이에 개재되는 아연 도금층에 의해, 수지와의 접착 공정시의 가열에 의한 니켈 도금층의 산화 변색을 방지할 수 있었던 것으로 생각된다. 또한, 이 아연 도금층의 존재로 인해, 실시예 1 과 마찬가지로, 에칭 팩터가 나빠지는 경우는 없었다.

또한, 상기 실시예에 있어서, 소프트 에칭을 실시하여 도금 잔류물을 관찰했지만, 어느 것도 잔류물이 보이지 않아, 양호한 결과를 얻을 수 있었다.

(실시예 9 - 실시예 10)

표 1 에 나타내는 바와 같이, 실시예 9 에 대해서는 18 ㎛ 두께의 압연 동박을, 실시예 10 에 대해서는 9 ㎛ 두께의 압연 동박을 사용하였다.

실시예 9 의 내열층 (A) 에는 아연 도금을, 니켈 합금층 (B) 에 대해서는 니켈-붕소 합금 도금을 각각 표 1 에 나타내는 조건으로 실시하고, 실시예 10 의 내열층 (A) 에는 아연 도금을, 니켈 합금층 (B) 에 대해서는 니켈-코발트 아연 합금 도금을 각각 표 1 에 나타내는 조건으로 실시하였다. 실시예 9 의 니켈 비율은 79 wt%, 실시예 10 의 니켈 비율은 78 wt% 였다. 니켈 합금층 (B) 의 니켈량, 및 니켈 합금층 (B) 와 내열층 (A) 의 합계의 아연량은 표 1 에 나타낸다.

상기의 조건으로 에칭을 실시한 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 거의 수직으로 에칭이 진행되어 직사각형의 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다). 또, 에칭 팩터 및 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 표 1 에 나타낸다.

표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은, 실시예 9 에 대해서는 72 도, 실시예 10 에 대해서는 71 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 실시예 9 에 대해서는 50 ㎛ 피치로 3.1, 실시예 10 에 대해서는 30 ㎛ 피치로 2.9 가 되었다. 이 결과, 양호한 에칭 회로가 얻어졌다.

또, 니켈 합금 도금면의 산화 변색 (황변) 은 전혀 관찰되지 않았다. 이것은 동박과 니켈 합금 도금층 사이에 개재되는 아연 도금층에 의해, 수지와의 접착 공정시의 가열에 의한 니켈 합금 도금층의 산화 변색을 방지할 수 있었던 것으로 생각된다. 또한, 이 아연 도금층의 존재로 인해, 실시예 1 과 마찬가지로, 에칭 팩터가 나빠지는 경우는 없었다.

(비교예 1)

9 ㎛ 압연 동박을 사용하였다. 이 압연 동박의 표면 거칠기 (Rz) : 0.5 ㎛ 였다. 이 압연 동박에 아연 도금을 실시하지 않고, 상기 니켈 도금 조건으로 550 ㎍/dm² 의 니켈 도금층을 형성하였다. 또한, 이 니켈 도금층을 형성한 면의 반대측을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

회로 형성 조건을 제외하고, 에칭 조건, 에칭 팩터의 측정 조건, 황변 시험은 실시예 1 과 동일하게 하여 실시하였다. 실시예 1 과 동일한 조건에 대해서는 기재를 생략한다.

(30 ㎛ 피치 회로 형성)

레지스트 L/S=25 ㎛ /5 ㎛, 마무리 회로 톱 (상부) 폭 : 10 ㎛, 에칭 시간 : 76 초 전후

상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 거의 수직으로 에칭이 진행되었지만, 약간 스커트형으로 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).

또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다.

표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 68 도가 되어, 거의 직사각형의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 2.5 가 되었다.

이 결과, 약간 양호한 에칭 회로가 얻어졌다. 그러나, 니켈 도금면의 산화 변색 (황변) 이 크게 나타났다. 이것은, 그 후의 처치인 패턴 에칭에서의 에칭성의 불량, 쇼트나 회로폭의 불량을 발생시키는 원인이 될 가능성이 있었다.

(비교예 2)

18 ㎛ 압연 동박을 사용하였다. 이 압연 동박의 표면 거칠기 (Rz) : 0.7 ㎛ 였다. 이 압연 동박에 270 ㎍/dm² 의 아연 도금층을 형성하였다. 이 위에 니켈 도금층은 형성하지 않고, 그대로 아연 도금층의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

(50 ㎛ 피치 회로 형성)

상기의 조건으로 에칭을 실시하였다. 이 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 에칭이 진행되었지만, 스커트형으로 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).

또, 에칭 팩터 및 동박의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 48 도가 되어, 에칭성이 나쁜 사다리꼴 형상의 동박 회로가 형성되었다. 에칭 팩터는 50 ㎛ 피치로 1.1 이 되어, 불량이 되었다. 그러나, 동박면의 산화 변색 (황변) 은 없었다.

(비교예 3)

5 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 표면 거칠기 (Rz) : 3 ㎛ 였다. 이 전해 동박의 광택 (S) 면에 240 ㎍/dm² 의 아연 도금층을 형성하였다. 이 위에 니켈 도금층은 형성하지 않고, 그대로 아연 도금층의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

(30 ㎛ 피치 회로 형성)

레지스트 L/S=25 ㎛ /5 ㎛, 마무리 회로 톱 (상부) 폭 : 15 ㎛, 에칭 시간 : 48 초 전후

또, 에칭 팩터 및 동박의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 54 도가 되어, 에칭성이 나쁜 사다리꼴 형상의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 1.4 가 되어, 불량이 되었다. 그러나, 동박면의 산화 변색 (황변) 은 없었다.

(비교예 4)

본 비교예 4 에서는 막 두께 9 ㎛ 압연 동박을 사용하였다. 이 압연 동박에 내열층 (A) 로서 아연-코발트 합금 도금층을 형성하였다. 또한, 니켈 합금층 (B) 는 형성하지 않았다. 아연량은 270 ㎍/dm² 였다. 아연 합금 도금층의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

상기의 조건으로 에칭을 실시하여, 30 ㎛ 피치 회로를 형성하였다. 이 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 에칭이 진행되었지만, 스커트형으로 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).

또, 에칭 팩터 및 동박의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 동박면의 산화 변색 (황변) 은 없었지만, 좌우의 경사각의 평균값은 61 도가 되어, 에칭성이 나쁜 사다리꼴 형상의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 1.8 이 되어, 불량이 되었다.

(비교예 5)

본 비교예 5 에서는 막 두께 18 ㎛ 압연 동박을 사용하였다. 이 압연 동박에 내열층 (A) 로서 소량의 아연 도금층을 형성하고, 니켈 합금층 (B) 로서 니켈 도금층을 형성하였다. 아연량은 20 ㎍/dm², 니켈량은 500 ㎍/dm² 였다. 아연 도금층 및 니켈 도금층을 형성한 면의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 좌우의 경사각의 평균값은 68 도가 되어, 에칭성은 나쁘지는 않고, 에칭 팩터는 30 ㎛ 피치로 2.5 였다. 그러나, 황변이 발생하여 바람직하지 않았다. 이것은 아연량이 부족한 것이 원인인 것으로 생각되었다.

(비교예 6)

본 비교예 6 에서는 5 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 표면 거칠기 (Rz) : 3 ㎛ 였다. 이 전해 동박의 광택 (S) 면에 니켈 도금층을 형성하고, 그 위에 아연 도금층을 형성하였다. 니켈량은 80 ㎍/dm² 이고, 아연량은 100 ㎍/dm² 였다. 아연 도금층 및 니켈 도금층을 형성한 면의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 동박면의 산화 변색 (황변) 은 없었지만, 좌우의 경사각의 평균값은 58 도가 되어, 에칭성이 나쁜 사다리꼴 형상의 동박 회로가 형성되었다. 에칭 팩터는 30 ㎛ 피치로 1.6 이 되어, 불량이 되었다. 이것은 Ni 니켈량이 적은 것이 원인인 것으로 생각되었다.

(비교예 7)

본 비교예 7 에서는 막 두께 9 ㎛ 압연 동박을 사용하였다. 이 압연 동박에 내열층 (A) 로서 아연량 1500 ㎍/dm² 의 두꺼운 아연 도금층을 형성하고, 니켈 합금층 (B) 로서 니켈량 1000 ㎍/dm² 의 니켈 도금층을 형성하였다. 이 아연 도금층 및 니켈 도금층을 형성한 면의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

다음으로, 실시예 1 과 마찬가지로, 레지스트 도포 및 노광 공정에 의해 10 개의 회로를 인쇄하고, 추가로 동박의 불필요한 부분을 제거하는 에칭 처리를 실시했지만, 아연 합금층의 아연량이 많으면 레지스트와 동박 사이의 아연 합금층이 에칭되고, 그 결과, 그 지점의 동박도 에칭 제거되게 되어, 회로를 형성할 수 없었다.

(비교예 8)

본 비교예 8 에서는 막 두께 18 ㎛ 압연 동박을 사용하였다. 이 압연 동박에 내열층 (A) 로서 아연량 100 ㎍/dm² 의 아연 도금층을 형성하고, 니켈 합금층 (B) 로서 니켈량 3500 ㎍/dm² 의 두꺼운 니켈 도금층을 형성하였다. 이 아연 도금층의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

상기의 조건으로 에칭을 실시하여, 50 ㎛ 피치 회로를 형성하였다. 이 결과, 구리 회로의 측면의 레지스트측으로부터 수지 기판측을 향하여 에칭이 진행되었지만, 스커트형으로 동박 회로가 형성되었다. 다음으로, 에칭한 동박의 경사 각도를 측정하였다 (또한, 회로 길이 100 ㎛ 에 있어서의 경사각의 최소값이다).

또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 동박면의 산화 변색 (황변) 은 없고, 또 좌우의 경사각의 평균값은 74 도가 되어 에칭성은 나쁘지는 않고, 에칭 팩터는 50 ㎛ 피치로 3.6 이었다. 그러나, 소프트 에칭성이 극단적으로 나빠졌다. 이것은 니켈량이 지나치게 많았던 것이 원인인 것으로 생각되었다.

(비교예 9)

본 비교예 9 에서는 막 두께 5 ㎛ 전해 동박을 사용하였다. 이 전해 동박에 내열층 (A) 로서 아연 도금층을 형성하고, 니켈 합금층 (B) 로서 니켈량 300 ㎍/dm² 의 니켈 도금층을 형성하였다. 아연량은 800 ㎍/dm² 였다. 니켈 비율은 45 wt% 였다. 이 아연 도금층 및 니켈 도금층을 형성한 면의 반대측의 면을 접착면으로 하여 동박을 수지 기판에 접착시켰다.

또, 에칭 팩터 및 니켈 도금면의 산화 변색 (황변) 을 조사하였다. 이상의 결과를 마찬가지로 표 1 에 나타낸다. 표 1 에 나타내는 바와 같이, 동박면의 산화 변색 (황변) 은 없고, 또 좌우의 경사각의 평균값은 56 도가 되어 에칭성은 나쁘지는 않고, 에칭 팩터는 30 ㎛ 피치로 1.5 였다. 이것은 니켈비가 50 % 이하이기 때문에, 비록 구리보다 에칭 레이트가 낮은 니켈 합금층을 형성해도 에칭 팩터를 개선시킬 수 없었던 것으로 생각된다.

표 1 로부터 분명한 바와 같이, 동박의 에칭면측에 형성된 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층과 그 내열층 상에 형성된 구리보다 에칭 레이트가 낮은 니켈 또는 니켈 합금 중 어느 것으로 이루어지는 금속층을 구비하고 있는 경우에는, 압연 동박 또는 전해 동박 중 모두, 거의 직사각형의 동박 회로가 형성되어, 매우 양호한 에칭 회로가 얻어졌다. 또, 본원 발명의 실시예에 있어서는 황변의 발생은 관찰되지 않고, 소프트 에칭성도 양호하였다.

이에 대하여, 본원 발명의 조건에 맞지 않는 것은, 늘어짐이 크고 사다리꼴 형상의 동박 회로가 형성되어 에칭 불량이었다. 또, 아연 또는 아연 합금층을 개재시키지 않는 것은 황변의 발생이 관찰되었다.

실시예에 나타낸 바와 같이, 니켈층 및 니켈 합금층에서 효과가 있는 것을 확인할 수 있었다. 합금 도금에 비하여, 니켈 도금의 단독층은 도금액 및 도금 조건의 관리가 용이하다.

산업상 이용가능성

본 발명은 동박의 에칭에 의해 회로를 형성할 때, 목적으로 하는 회로폭이 보다 균일한 회로를 형성할 수 있다는 효과를 갖고, 에칭에 의한 늘어짐의 발생을 방지하고, 에칭에 의한 회로 형성 시간을 단축시킬 수 있으며, 또 니켈 또는 니켈 합금층의 두께를 최대한 얇게 하여, 소프트 에칭에 의해 제거를 용이하게 할 수 있고, 또한 에칭 후의 피복층의 용해 잔류물을 방지하는 것, 또한 열을 받은 경우에 산화를 억제하여, 통칭 「황변」이라고 불리는 변색을 방지할 수 있다는 효과를 갖는다. 이로써, 패턴 에칭에서의 에칭성의 향상, 쇼트나 회로폭의 불량의 발생을 방지할 수 있으므로, 동장 적층판 (리지드 및 플렉시블용) 으로서의 이용, 프린트 기판의 전자 회로의 형성에 대한 이용이 가능하다.

Claims

에칭에 의해 회로를 형성하는 전자 회로용 압연 동박 또는 전해 동박에 있어서, 그 압연 동박 또는 전해 동박의 에칭면측에 형성된 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층 (A), 및 그 내열층 상에 형성된 구리보다 에칭 속도가 느린 니켈 또는 니켈 합금 중 어느 것으로 이루어지는 금속층 (B) 을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항에 있어서,
상기 내열층 (A) 는, 아연 또는 아연 합금으로 이루어지는 층으로서, 그 아연 합금은 니켈, 코발트 혹은 크롬에서 선택되는, 적어도 1 종 이상을 합금 원소로서 함유하는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항에 있어서,
상기 구리보다 에칭 속도가 느린 금속층 (B) 가 니켈 합금으로서, 그 니켈 합금의 니켈 비율이 50 wt% 를 초과하는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 2 항에 있어서,
상기 구리보다 에칭 속도가 느린 금속층 (B) 가 니켈 합금으로서, 그 니켈 합금의 니켈 비율이 50 wt% 를 초과하는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리보다 에칭 속도가 느린 금속층 (B) 가 니켈 합금으로서, 그 니켈 합금에 함유되는 합금 성분이 아연, 인, 붕소, 몰리브덴, 텅스텐 또는 코발트에서 선택되는 적어도 1 종 이상의 원소인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 내열층 (A) 및 구리보다 에칭 속도가 느린 금속층 (B) 에 함유되는 합계의 아연 함유량이, 금속 아연 환산으로, 30 ㎍/dm² ∼ 1000 ㎍/dm² 이고, 상기 내열층 (A) 및 구리보다 에칭 속도가 느린 금속층 (B) 에 함유되는 합계의 아연 함유량이, 그 내열층 (A) 와 그 금속층 (B) 에 함유되는 니켈의 합계량을 초과하지 않는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리보다 에칭 속도가 느린 금속층 (B) 에 함유되는 니켈량이, 100 ㎍/dm² ∼ 3000 ㎍/dm² 인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리보다 에칭 속도가 느린 금속층 (B) 상에, 추가로 크롬층 혹은 크로메이트층, 및 실란 처리층 중의 적어도 하나의 층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 구리보다 에칭 속도가 느린 금속층 (B) 상에, 추가로 크롬층 혹은 크로메이트층, 및 실란 처리층을 구비하고 있는 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 8 항에 있어서,
상기 크롬층 혹은 크로메이트층을 구비하는 경우에 있어서, 크롬량이 금속 크롬 환산으로, 100 ㎍/dm² 이하인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 9 항에 있어서,
상기 크롬층 혹은 크로메이트층을 구비하는 경우에 있어서, 크롬량이 금속 크롬 환산으로, 100 ㎍/dm² 이하인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 8 항에 있어서,
상기 실란 처리층을 구비하는 경우에 있어서, 실리콘 단체(單體) 환산으로, 20 ㎍/dm² 이하인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
제 9 항에 있어서,
상기 실란 처리층을 구비하는 경우에 있어서, 실리콘 단체(單體) 환산으로, 20 ㎍/dm² 이하인 것을 특징으로 하는 전자 회로용 압연 동박 또는 전해 동박.
압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 동박의 에칭면측에, 아연 혹은 아연 합금 또는 이들의 산화물로 이루어지는 내열층 (A) 을 형성하고, 다음으로 이 내열층 상에, 구리보다 에칭 속도가 느린 금속 또는 합금인 니켈 또는 니켈 합금층 (B) 을 형성한 후, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하여 구리의 불필요한 부분을 제거하여, 구리의 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
압연 동박 또는 전해 동박으로 이루어지는 동장 적층판의, 그 동박을 에칭하여 전자 회로를 형성하는 방법에 있어서, 제 1 항 내지 제 4 항 중 어느 한 항의 전자 회로용 압연 동박 또는 전해 동박을, 염화제2철 수용액 또는 염화제2구리 수용액을 사용하여 그 동박을 에칭하여 구리의 불필요한 부분을 제거하여, 구리의 회로를 형성하는 것을 특징으로 하는 전자 회로의 형성 방법.
제 1 항 내지 제 4 항 중 어느 한 항에 기재된 전자 회로용 압연 동박 또는 전해 동박을 사용한 프린트 기판.