KR100576630B1 - 반도체 집적회로장치의 제조방법 - Google Patents

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Abstract

화학적 기계연마(CMP)법에 의해 형성되는 메탈배선의 방식(防蝕)기술을 제공하기 위해, 본 발명에 의한 반도체 집적회로장치의 제조방법은 웨이퍼의 주면 위에 Cu(또는 Cu를 중요한 성분으로 포함하는 Cu합금 등)로 이루어지는 메탈층을 형성한 후, 이 메탈층을 화학적 기계연마(CMP)법에 의해 평탄화 처리해서 메탈배선을 형성하는 공정과, 상기 평탄화 처리가 시행된 웨이퍼의 주면을 방식처리해서 상기 메탈배선의 표면에 소수성 보호막을 형성하는 공정과, 상기 방식처리가 시행된 웨이퍼의 주면이 건조되지 않도록 액체에 침지 또는 습윤상태로 유지하는 공정과, 상기 습윤상태로 유지된 웨이퍼의 주면을 후세정(後洗淨)하는 공정을 구비하고 있다.

Description

반도체 집적회로장치의 제조방법{PROCESS FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 2는 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 3은 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 4는 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 5는 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 6은 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 7은 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 8은 본 발명의 실시형태 1에서 사용하는 CMP장치의 전체구성도,
도 9는 본 발명의 실시형태 1에서 사용하는 CMP장치의 연마처리부를 나타내는 개략도,
도 10은 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 11은 본 발명의 실시형태 1인 MOS-LSI의 제조방법을 나타내는 웨이퍼의 요부단면도,
도 12는 본 발명의 실시형태 2에서 사용하는 CMP장치의 전체구성도,
도 13은 본 발명의 실시형태 3에서 사용하는 CMP장치의 전체구성도,
도 14(a)는 pn접합의 기전력 발생기구를 나타내는 모델도, 14(b)는 pn접합의 광(光)조사시와 암시(暗示)의 I-V특성을 나타내는 그래프,
도 15는 Cu배선의 부식 발생기구를 나타내는 모델도,
도 16은 전압인가시(時)에서의 슬러리(slurry) 농도(%)와 Cu의 에칭(용출)속도와의 관계를 나타내는 그래프이다.
(부호의 설명)
1 반도체기판(웨이퍼) 2n n형웰
2p p형웰 3 필드산화막
4 게이트산화막 5 게이트전극
6 n형 반도체영역 (소스, 드레인) 7 p형 반도체영역 (소스, 드레인)
8 산화실리콘막 9,10 콘택트홀
11 ∼ 16 W배선 17 층간절연막
18 ∼ 21 쓰루홀 22 플러그
23 산화실리콘막 24 ∼ 26 오목홈
27 Cu막 28 ∼ 30 Cu배선
31 층간절연막 32 ∼ 34 쓰루홀
35 플러그 36 산화실리콘막
37 ∼ 39 오목홈 40 ∼ 42 Cu배선
43 패시베이션막 100 CMP장치
101 케이싱 102 회전축
103 모터 104 연마반(플래튼)
105 연마패드 106 웨이퍼 캐리어
106a 오목부 107 구동축
108 슬러리공급관 109 드레서
110 구동축 120 로더
130 연마처리부 140 방식처리부
150 침지처리부 160 후세정처리부
170 언로더 200 CMP장치
220 로더 230 연마처리부
240 건조처리부 250 후세정처리부
260 언로더 S 연마슬러리
Qn n채널형 MISFET Qp p채널형 MISFET
본 발명은 반도체 집적회로장치의 제조기술에 관한 것으로, 특히 화학적 기계연마(Chemical Mechanical Polishing ; CMP)법에 의해서 형성되는 메탈배선의 방식(防蝕)에 적용해서 유효한 기술에 관한 것이다.
특개평 7-135192호 공보 (이후 「하야카와(早川)」이라함)는 화학적 기계적연마, 웨이퍼 반전대기, 물리세정, 약액세정(스핀세정), 린스에 이르는 일련의 공정을 웨이퍼를 건조시키지 않고 행함에 따라, 연마처리후의 파티클(particle)레벨의 저감을 꾀한 연마후 처리방법을 개시하고 있다. 이 방법에 이용하는 연마장치는 연마유닛 내의 웨이퍼 마운트부를 웨이퍼의 습윤유지가 가능한 구성으로 하고, 또 연마유닛, 세정유닛, 린스/건조유닛 사이의 반송에는 유닛간 습윤 반송기구를 이용하고, 세정유닛 내의 각 세정실간의 반송에는 유닛내 습윤 반송기구를 이용하고 있다.
공업조사회발행의 「전자재료」, 1996년 5월호 p53에서 55 (이하 「오무라 등(大村 等)」이라함)는 웨이퍼 공급부, 연마부, 웨이퍼 인출부 및 드레스(dress)유닛으로 구성된 산화막용 CMP장치를 개시하고 있다. 웨이퍼는 로드 카세트로부터 반송 로봇에 의해 연마부에 옮겨져 연마처리에 부쳐진다. 연마후의 웨이퍼는 그 앞뒷면이 순수(純水)로 스크러브(scrub)세정되고 언로드 카세트에 수납된 후, 수(水)중에서 보관된다.
동일하게 「전자재료」1996년 5월호, p62에서 65 (이하 「쯔지무라」이라함)는 연마공정에서 후세정(연마할 때의 지립(砥粒)등의 원하지 않는 파티클을 웨이퍼 표면에서 제거하는 것을 하나의 목적으로 하는 세정으로, 일반적으로 웨이퍼 표면이 자연건조 하기 전에 행하여지는 것)공정으로의 웨이퍼의 이송을 수중보관으로 하는 기술을 개시하고 있다.
또 동일하게 「전자재료」1996년 5월호 p33에서 35 (이후 「히라쿠라(平倉)」 라함)는 1차 연마용의 연마반(플래튼(platen)), 2차 연마(또는 버프(buff)연마)용의 연마반, 연마후의 웨이퍼를 물, 브러시로 세정하는 클린 스테이션 및 웨이퍼를 수몰상태로 유지하는 언로더를 구비한 CMP장치를 개시하고 있다.
특개평 8-64594호 공보 (이하 「시부키(澁木)」 이라함)는 메탈 CMP프로세스 중에 발생하는 메탈의 부식을 방지하기 위해, BTA등의 방식제를 포함하는 슬러리(slurry)를 이용해서 메탈 CMP를 실행하는 방법이 나타나있다.
(발명의 간략한 요약)
종래 LSI의 메탈배선은, 실리콘기판(웨이퍼)위에 스퍼터링(sputtering)법을 이용해서 알루미늄(Al)합금막이나 텅스텐(W)막 등의 메탈막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 이 메탈막을 패터닝(patterning)한다, 라는 방법에 의해 형성되고 있었다.
그러나 근래의 LSI의 고집적화에 따라, 상기한 방법에서는 배선폭의 미세화에 의한 배선저항의 증대가 현저하게 되고, 특히 고성능의 로직LSI에 있어서는 그 성능을 저해하는 큰 요인으로 되고 있다. 그래서 최근에는 전기저항이 Al합금의 약 절반 정도로서, 더구나 일렉트로마이그레이션(electromigration)내성이 Al합금보다도 한자리 정도 높은 동(Cu)을 사용한 배선이 주목되고 있다.
Cu는 그 할로겐 화합물의 증기압이 낮아, 종래의 드라이에칭에 의한 가공으로는 배선형성이 곤란하므로, 실리콘 기판상의 절연막에 미리 홈을 형성해 두고, 이 홈의 내부를 포함하는 절연막위에 Cu막을 퇴적한 후, 홈의 외부의 불필요한 Cu막을 화학적 기계연마(CMP)법으로 폴리쉬백(polished back)해서 홈의 내부에 남기는 배선형성 프로세스(소위 대머신(damascene)프로세스)의 도입이 진행되고 있다.
그런데, CMP법으로 Cu막을 연마하면, 연마슬러리에 첨가되어 있는 산화제의 작용에 의해서 Cu의 일부가 용출하고, Cu배선의 일부가 부식해서 오픈불량 이나 쇼트불량을 일으키는 경우가 있다.
이와 같은 Cu배선의 부식은 실리콘기판에 형성된 pn접합(예를 들면 확산저항소자, MOS트랜지스터의 소스, 드레인 , 바이폴라 트랜지스터의 콜렉터, 베이스, 에미터 등)의 p형확산층에 접속된 Cu배선에서 특징적으로 발생한다. 또 Cu배선 만큼 현저하지는 않지만, 다른 메탈재료(예를 들면 W, Al합금 등)를 CMP법으로 연마하는 것에 따라 메탈배선을 형성하거나, 상하의 배선간을 접속하는 쓰루홀(through hole)에 메탈재료(플러그(plugs))를 매립하는 경우에 있어서도, 이들의 메탈배선이나 플러그가 pn접합으로 접속되어 있으면, 상기한 이유가 원인으로 부식이 발생하는 경우가 있다.
도 14(a)는 pn접합의 기전력 발생기구를 나타내는 모델도, 동 도면(b)은 pn접합의 광조사시와 암시(暗時)의 I-V특성을 나타내는 그래프, 도 15는 Cu배선의 부 식 발생기구를 나타내는 모델도이다.
도 14(a)에 나타내는 바와 같이 실리콘기판에 형성된 pn접합에 빛이 입사하면 실리콘의 광기전력효과에 의해 p측이 +, n측이 - 인 외부전압(~0.6V)이 발생하고, 동 도면(b)에 나타내는 바와 같이 pn접합의 I-V특성이 시프트하는 결과, 도 15에 나타내는 바와 같이 pn접합의 p측(+측)에 접속된 Cu배선 - pn접합 - pn접합의 n측(-측)에 접속된 Cu배선 - 웨이퍼표면에 부착한 연마슬러리에 의해 형성되는 폐회로에 단락전류가 흐르고, pn접합의 p측(+측)에 접속된 Cu배선의 표면에서 Cu2+이온이 해리해서 전기화학적 부식(전해부식)을 일으킨다.
도 16은 전압인가시(時)에서의 슬러리 농도(%)와 Cu의 에칭(용출)속도와의 관계를 나타내는 그래프이다. 도면에 나타내는 바와 같이, 슬러리 농도가 100% 일 때에는 Cu의 용출속도는 비교적 작지만, 연마슬러리가 어느 정도 물로 희석되면 급격하게 용출속도가 증대하는 것이 판명된다. 이상의 것으로부터, 연마슬러리 또는 물로 희석된 연마슬러리액이 실리콘 웨이퍼의 표면에 부착해 있는 상태에서 pn접합에 빛이 입사하면, Cu의 용출이 현저하게 되어 전해부식을 일으킨다고 할 수 있다. 구체적으로는 연마공정에서 후세정공정에 반송되는 도중이나 대기시 등에 있어서, 웨이퍼의 표면에 빛이 입사하면 pn접합의 p형확산층에 접속된 Cu배선에 전해부식이 발생한다.
본 발명의 목적은 CMP법을 사용해서 형성된 메탈배선의 부식을 방지할 수 있 는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 집적회로장치의 제조방법은 웨이퍼의 주면 위에 메탈층(도전층)을 형성한 후, 이 메탈층을 화학적 기계연마(CMP)법에 의해서 평탄화 처리(이와 같은 메탈층을 평탄화하는 소위 CMP 기술은 표준적인 연마 패드(pad)와 부유지립에 의한 것 외에 고정지립에 의한 것, 또 그들의 중간적인 것, 그 외에 지립을 실질적으로 포함하지 않는 슬러리를 이용하는 소위 지립프리(free) CMP 등을 포함한다. 또, 평탄화는 대머신, 듀얼대머신 등의 매립 배선기술 뿐만 아니라 메탈플러그를 매립하기 위한 메탈 CMP 등을 포함한다) 것에 의해 메탈배선을 형성하는 공정과, 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 주면을 전(前)세정(연마할 때의 산화제 등의 원하지 않는 약품을 웨이퍼 표면에서 제거하는 것을 하나의 목적으로 하는 세정으로 연마의 직후에 행하는 것)으로서 방식처리(방식처리라는 것은 상기 세정공정 자체 또는 그 하위공정으로, 메탈의 표면에 소수성 보호막을 형성하는 것을 주된 목적으로 한다. 직후에 세정해가며 방식처리하는 것이 바람직하다. 직후라는 것은 일반적으로 연마 후 웨이퍼 표면이 건조되기 전, 또는 잔류하는 산화제 등으로 메탈이 부식되기 전을 의미한다. 이 방식처리에 의해서 메탈배선의 전기화 학적 부식을 상당 정도 방지할 수 있다. 전기화학적 부식이라는 것은 웨이퍼의 패턴을 구성하는 메탈, pn접합, 메탈, 연마액 성분으로 이루어지는 폐회로의 형성에 의한 전지작용을 동반하는 메탈의 부식을 말함)를 시행해서 상기 메탈배선의 표면에 소수성 보호막을 형성하는 공정과, 상기 방식처리가 시행된 웨이퍼의 주면을 건조시키지 않도록 액체에 침지 또는 습윤상태로 유지하는 공정(즉, 습윤보관이다. 습윤보관은 일반적으로는 순수(純水) 등으로 침지, 순수샤워(shower)의 공급 또는 그 포화증기 분위기로 건조를 방지한 상태에서 유지 또는 이송하는 것을 말함)과, 상기 습윤상태로 유지된 웨이퍼의 주면을 후세정하는 공정(연마 할 때의 지립 등의 원하지 않는 파티클을 웨이퍼 표면에서 제거하는 것을 하나의 목적으로 하는 세정으로, 일반적으로 표면이 건조하기 전에 행하여진다. 일반적으로 브러시 등에 의한 스크러브 세정 등의 기계적 세정과 약액 등에 의한 약한 에칭을 병용하는 것이 많다)을 구비하고 있다.
상기한 발명이외의 본원발명의 개요를 간단히 항으로 나누어 기재하면, 이하 와 같다. 즉,
l. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 l주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c)상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제 1주면이 건조되지 않도록, 액체에 침지 또는 습윤상태로 유지하는 공정,
(e) 상기 습윤상태로 유지된 상기 웨이퍼의 상기 제 1주면을 후세정하는 공정.
2. 상기 제 1 항에 있어서, 상기 (c)공정의 방식처리는, 상기(b)공정에서 상기 웨이퍼의 상기 제 1주면에 부착한 연마슬러리(slurry)를 기계적세정에 의해 제거하는 공정과, 상기 연마슬러리가 제거된 상기 웨이퍼의 상기 제 1주면중, 상기 메탈층의 표면부분에 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
3. 상기 제 2 항에 있어서, 상기 보호막은 소수성 보호막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
4. 상기 제 l 항내지 제 3 항중 어느 한 항에 있어서, 상기 (e)공정의 후세정은, 상기 (b)공정에서 상기 웨이퍼의 상기 제l 주면에 부착한 이물입자를 기계적세정에 의해서 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
5. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제l 주면 위에, 동(銅)을 주 요성분으로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 1주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제l 주면을 건조시키지 않도록, 액체에 침지 또는 습윤상태로 유지하는 공정,
(e) 상기 습윤상태로 유지된 상기 웨이퍼의 상기 제 1주면을 후세정하는 공정.
6. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 1주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 1주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제 1주면을 건조시키지 않도록, 차광된 웨이퍼 보관부에서, 액체에 침지 또는 습윤상태로 유지하는 공정.
7. 상기 제 6 항에 있어서, 상기 웨이퍼 보관부는 조도가 500룩스(lux) 이하 가 되도록 차광되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
8. 상기 제 6 항에 있어서, 상기 웨이퍼 보관부는 조도가 300룩스 이하가 되도록 차광되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
9. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 1주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 1주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리의 직후에, 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면을 건조시키는 공정.
l 0. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 l주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면을, 차광된 후세정부에서 후세정하는 공정.
11. 상기 제 10항에 있어서, 상기 (c)공정의 후세정은, 알칼리성 또는 약알 칼리성의 약액(藥液)의 존재하에서, 상기 웨이퍼의 상기 제 1주면에 기계적인 마찰을 가하는 것에 의해, 이물입자를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
12. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 1주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 1주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 l주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제 1주면을 후세정하는 공정.
13. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 1주면 위에, 동(銅)을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 l주면에 방식처리를 시행하는 것에 의해서, 평탄화된 상기 메탈층의 표면에 소수성의 보호막을 형성하는 공정.
14. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 l주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 1주면을, 매엽(枚葉)처리에 의한 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 l주면을, 차광된 후세정부에서 후세정하는 공정.
15. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 1주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을, 매엽(枚葉)처리에 의한 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제 1주면을 후세정하는 공정.
16. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 l주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 1주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제 1주면을 건조시키지 않도록, 전기화학적 부식반응이 실질적으로 진행하지 않는 정도의 저온으로 유지된 웨이퍼 보관부에서, 액체에 침지 또는 습윤상태로 유지하는 공정.
17. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 1주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 l주면에 방식처리를 시행하는 것에 의해서, 상기 평탄화 처리가 시행된 상기 메탈층의 표면에 보호막을 형성하는 공정.
18. 상기 제 17 항에 있어서, 상기 (c)공정의 방식처리는, 상기 (b)공정에서 상기 웨이퍼의 상기 제 1주면에 부착한 산화제가 실질적으로 작용하지 않은 조건하에서 행하여지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
19. 상기 제 17 항 또는 제 18 항에 있어서, 상기 보호막은 소수성 보호막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
20. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체집적회로의 패턴을 가지는 웨이퍼의 제 l주면 위에, 메탈을 주된 구성요소로 하는 메탈층을 형성하는 공정,
(b) 상기 메탈층이 형성된 상기 웨이퍼의 상기 제 l주면을, 매엽(枚葉)처리에 의한 화학적 기계연마법에 의해서 평탄화 처리하는 공정,
(c) 상기 평탄화 처리가 시행된 상기 웨이퍼의 상기 제 l주면에 방식처리를 시행하는 공정,
(d) 상기 방식처리가 시행된 상기 웨이퍼의 상기 제 l주면을 건조시키지 않도록, 액체에 침지 또는 습윤상태로 유지하는 공정,
(e) 상기 습윤상태로 유지된 상기 웨이퍼의 상기 제 1주면을 후세정하는 공정.
또한, 그 밖의 발명의 개요를 항으로 나누어 기재하면, 이하와 같다.
21. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체기판의 주면에 복수의 반도체소자를 형성하는 공정,
(b) 상기 복수의 반도체소자의 상부에 절연막을 통해서 메탈층을 형성하는 공정,
(c) 상기 메탈층을 화학적 기계연마법에 의해서 평탄화 처리하는 것에 의해, 상기 복수의 반도체소자와 전기적으로 접속된 복수의 메탈배선을 형성하는 공정,
(d) 상기 메탈배선의 표면에 방식처리를 시행하는 공정,
(e) 상기 방식처리가 시행된 상기 메탈배선의 표면이 건조되지 않도록, 액체에 침지 또는 습윤상태로 유지하는 공정,
(f) 상기 습윤상태로 유지된 상기 메탈배선의 표면을 후세정하는 공정.
22. 상기 제 21 항에 있어서, 상기 (d)공정의 방식처리는, 상기 메탈배선의 표면에 부착한 연마슬러리를 기계적 세정에 의해서 제거하는 공정과, 상기 연마슬러리가 제거된 상기 메탈배선의 표면에 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
23. 상기 제 22 항에 있어서, 상기 보호막은 소수성 보호막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
24. 상기 제 21 항내지 제 23 항중 어느 한 항에 있어서, 상기 복수의 반도체소자는 pn접합을 포함하고, 복수의 메탈배선의 일부는 상기 pn접합의 한쪽과 전기적으로 접속되며, 상기 복수의 메탈배선의 다른 일부는 상기 pn접합의 다른쪽과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
25. 상기 제 21 항내지 제 24 항중 어느 한 항에 있어서, 상기 메탈배선은 메탈플러그를 포함하고 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
26. 상기 제 21 항내지 제 25 항중 어느 한 항에 있어서, 상기 메탈층은 적어도 동을 포함하고 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
27. 상기 제 21 항내지 제 26 항중 어느 한 항에 있어서, 상기 방식처리가 시행된 상기 메탈배선의 표면을 건조시키지 않도록, 차광된 웨이퍼 보관부에서 상기 액체에 침지 또는 습윤상태로 유지하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
28. 상기 제 27 항에 있어서, 상기 웨이퍼 보관부는 조도가 500룩스 이하가 되도록 차광되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
29. 상기 제 27 항에 있어서, 상기 웨이퍼 보관부는 조도가 300룩스 이하가 되도록 차광되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
30. 상기 제 27 항에 있어서, 상기 웨이퍼 보관부는 조도가 100룩스 이하가 되도록 차광되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
31. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체기판의 주면에 복수의 반도체소자를 형성하는 공정,
(b) 상기 복수의 반도체소자의 상부에 절연막을 통해서 메탈층을 형성하는 공정,
(c) 상기 메탈층을 화학적 기계연마법에 의해서 평탄화 처리함으로써, 상기 복수의 반도체소자와 전기적으로 접속된 복수의 메탈배선을 형성하는 공정,
(d) 상기 평탄화 처리가 시행된 상기 메탈배선의 표면을 차광된 후세정부에서 후세정하는 공정.
32. 상기 제 31 항에 있어서, 상기 메탈층은 적어도 동을 포함하고 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
33. 이하의 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체기판의 주면에 복수의 반도체소자를 형성하는 공정,
(b) 상기 복수의 반도체소자의 상부에 절연막을 통해서 메탈층을 형성하는 공정,
(c) 상기 메탈층을 화학적 기계연마법에 의해서 평탄화 처리함으로써, 상기 복수의 반도체소자와 전기적으로 접속된 복수의 메탈배선을 형성하는 공정,
(d) 상기 평탄화 처리의 직후에, 상기 평탄화 처리가 시행된 상기 메탈배선의 표면을 건조시키는 공정.
34. 상기 제 33 항에 있어서, 상기 메탈층은 적어도 동을 포함하고 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 또, 실시형태를 설명하기 위한 전도면에 있어서, 동일한 기능을 가지는 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시형태에서는 특히 필요한 때 이 외는 동일 또는 같은 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 이하의 실시형태에서는 편의상 그 필요가 있을 때는 복수의 섹션(section) 또는 실시형태로 분할해서 설명하지만, 특히 명시한 경우를 제외하고 그들은 서로 무관계한 것이 아니고, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계에 있다. 또한, 이하의 실시형태에서 요소의 수 등(개수, 수치, 량, 범위등을 포함)으로 언급하는 경우, 특히 명시한 때 및 원리적으로 명백하게 특정한 수에 한정된 때를 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이나 이하라도 좋다. 또한, 이하의 실시형태에서 그 구성요소(요소스텝 등을 포함)는 특히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우를 제외하고는, 반드시 필수의 것이 아닌 것은 말할 필요도 없다.
동일하게, 이하의 실시형태에 있어서 구성요소 등의 형상, 위치관계 등으로 언급할 때는, 특히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우를 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 같다.
또, 본원에 있어서 이하의 용어는, 본원 이외의 기재등을 참조하여 일반적으로 이하와 같은 의미를 가지는 것으로 해석된다.
메탈 CMP라는 것은, 일반적으로 패턴이 형성된 웨이퍼의 표면측을 연마액의 화학작용과 기계적연마에 의해서 주로 메탈등으로 이루어지는 표면을 평탄화하는 것을 의미한다(대머신, 듀얼 대머신 등, 부유(浮遊)지립을 이용하는 것 외, 고정지립을 이용하는 것, 그 밖에 지립을 실질적으로 포함하지 않은 슬러리를 이용하는 소위 지립프리 CMP 등도 포함).
직후라는 것은, 일반적으로 메탈 CMP의 공정에서 연마후 웨이퍼 표면이 자연 적으로 건조하기 전, 또는 잔류하는 산화제 등으로 메탈이 부식되기 전을 의미한다.
전세정이라는 것은, 일반적으로 연마할 때의 산화제 등의 원하지 않는 약품을 웨이퍼 표면에서 제거하는 것을 하나의 목적으로 하는 세정으로, 연마의 직후에 행하여지는 것을 의미한다.
방식처리라는 것은, 일반적으로 상기 전세정의 하위공정에서 메탈의 표면에 소수성 보호막을 형성하는 처리를 의미한다.
습윤처리라는 것은, 일반적으로 순수 등에 침지, 순수샤워의 공급 또는 그 포화분위기에 있어서 건조를 방지한 상태로 유지하는 것을 의미한다.
후세정이라는 것은, 일반적으로 연마할 때의 지립 등의 원하지 않는 파티클을 웨이퍼 표면에서 제거하는 것을 하나의 목적으로 하는 세정으로, 일반적으로 표면이 자연건조하기 전에 행하여지는 것.
전기화학적 부식이라는 것은, 일반적으로 웨이퍼의 패턴을 구성하는 메탈, pn접합, 메탈, 연마액 성분으로 이루어지는 폐회로의 형성에 의한 전지작용에 기인하는 상기 메탈의 부식을 의미한다.
차광이라는 것은, 일반적으로 빛에 의해서 전기화학적 부식작용이 강화되지 않는 범위의 조도를 의미하고, 넓게는 통상의 웨이퍼공정의 작업영역의 조도 1000룩스보다 실질적으로 어둡게 하는 것을 나타낸다. 즉 차광벽 등에 의해서 주위로부터의 빛을 차단하는 것뿐만 아니라, 장치의 설치장소 자체의 조명을 어둡게 하는 등의 경우를 포함하는 것은 말할 필요도 없다. 차광벽이든지 차광필름에 의해서 요 부만을 차광하는 경우에는, 그 외의 부분에서의 작업성을 떨어뜨리지 않고 목적을 달성할 수 있는 메리트가 있다. 이것에 관하여, 본원발명에 있어서는 일반적으로 말해 500룩스 이하이면 상당한 효과를 기대할 수 있다. 그러나, 양산에서의 피(被)처리 웨이퍼의 흐름의 불균일성을 고려하면, CMP관련 웨트(wet)처리부, 즉 CMP처리로부터 후세정공정의 드라이공정의 전까지는 300룩스 이하가 바람직하다. 또한 이들 중, 특히 부식의 가능성이 있는 부분(CMP, 방식처리, 전세정, 습윤보관, 후세정)에 관하여는 200룩스 이하가 더욱 바람직하다. 또한, 이들의 CMP관련 웨트처리부 중, 작업상 상당의 조도를 필요로 하지 않은 영역에서는 150룩스 이하, 더욱 바람직한 것은 100룩스 이하로 하는 것에 의해, 안정한 부식방지 효과를 확보할 수가 있다.
또 지립프리 CMP(넓게는 슬러리 중의 지립의 중량(%)이 0.5%이하의 슬러리를 이용하는 CMP를 말한다. 일반적으로는 슬러리 중의 지립농도는 0.1중량% 이하가 이용된다. 그러나 더욱 안정한 특성을 요구하는 경우는 0.05중량% 이하가 바람직하다.)를 이용하는 경우는, 주로 금속의 부식영역에서 연마가 행하여지기 때문에 빛에 의한 전기화학적 부식을 억제하기 위해, 차광의 필요가 높아진다고 생각된다.
지립프리 CMP 또는 그 밖의 CMP 처리 중에 방식제를 병용하는 것도 가능하지만, 그 경우에는 슬러리의 성질에 따라 금속에 대한 연마레이트가 저하할 가능성이 있다. 그 경우, 본원 실시예와 같이 주요한 연마를 실질적으로 방식제를 포함하지 않는 슬러리로 실행한 후, 부차적인 연마공정 또는 방식 및 세정공정에 있어서 방식처리를 실행하도록 하면 주요한 연마공정을 최적의 조건으로 실행할 수 있다. 단 그 외의 조건이 만족되면 주요한 연마공정에 방식처리를 병용할 수도 있다.
기계적 세정이라는 것은, 일반적으로 스크러브 브러시(scrub brush)등으로 표면을 마찰하여 행하는 세정을 말한다.
또한 본원에서 웨이퍼라고 할 경우, 단결정 실리콘웨이퍼 뿐만 아니라 실리콘 에피택시얼(epitaxial)웨이퍼, 절연기판 위에 1개 또는 복수의 에피택시얼영역을 형성한 것 등을 포함하고, 반도체 집적회로장치라고 할 경우, 상기한 각종 웨이퍼 위에 만들어지는 것뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT액정 등의 다른 기판 위에 만들어지는 전기 또는 전자회로장치 등도 포함하는 것으로 한다.
(실시형태 1)
본 발명의 1실시형태인 MOS-LSI의 제조방법을 도 1∼ 도 11을 이용해서 공정순으로 설명한다.
우선 도 l에 나타내는 바와 같이, 예컨대 p형의 단결정 실리콘으로 이루어지는 반도체기판(웨이퍼)(l)을 준비하여, 주지의 이온 주입과 선택산화(LOCOS)법에 의하여 그 주면에 n형웰(2n), p형웰(2p) 및 필드산화막(3)을 형성한 후, n형웰(2n), p형웰(2p)의 각각의 표면을 열산화하여 게이트산화막(4)을 형성한다.
다음으로 도 2에 나타내는 바와 같이, n형웰(2n), p형웰(2p)의 각각의 게이트산화막(4) 위에 게이트전극(5)을 형성한 후, p형웰(2p)에 n형불순물(예를 들면 인(P))를 이온 주입해서 소스, 드레인(n형 반도체영역(6))을 형성하고, n형웰(2n)에 p형불순물(예를 들면 붕소)을 이온 주입해서 소스, 드레인(p형 반도체영역(7)) 을 형성하는 것에 의해 n채널형 MlSFET(Qn) 및 p채널형 MlSFET(Qp)을 형성한다. 다음으로 도 3에 나타내는 바와 같이, 반도체기판(1) 위에 CVD법으로 산화실리콘막(8)을 퇴적한 후, 포토레지스트막을 마스크로 해서 산화실리콘막(8)을 드라이에칭 하는 것에 의해 n채널형 MlSFET(Qn)의 소스, 드레인(n형 반도체영역(6))의 상부에 콘택트홀(9)을 형성하고, p채널형 MlSFET(Qp)의 소스, 드레인(p형 반도체영역(7))의 상부에 콘택트홀(10)을 형성한다.
다음으로 도 4에 나타내는 바와 같이, 산화실리콘막(8)의 상부에 첫번째층의 W배선(1l∼ l6)을 형성하고, 이어서 이들의 W배선(11∼16)의 상부에 CVD법으로 산화실리콘막을 퇴적하여 첫번째층의 층간절연막(17)을 형성한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 층간절연막(17)에 쓰루홀(18∼21)을 형성한다. 첫번째층의 W배선(11-16)은 예를 들어 콘택트홀(9,10)의 내부를 포함하는 산화실리콘막(8)의 상부에 CVD법(또는 스퍼터링법)으로 W막을 퇴적한 후, 포토 레지스트막을 마스크로 한 드라이에칭으로 이 W막을 패터닝하는 것에 의해 형성한다.
다음으로 도 5에 나타내는 바와 같이, 쓰루홀(18∼21)의 내부에 플러그(22)를 형성하고, 이어서 층간절연막(17)의 상부에 CVD법으로 산화실리콘막(23)을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 산화실리콘막(23)에 오목홈(24 ~ 26)을 형성한다. 플러그(22)는 쓰루홀(18 ∼21)의 내부를 포함하는 층간절연막(17)의 상부에 CVD법으로 W막을 퇴적한 후, 이 W막을 에치백(또는 후술하는 CMP법으로 연마)하는 것으로 형성한다.
다음으로 도 6에 나타내는 바와 같이, 오목홈(24 ∼ 26)의 내부를 포함하는 산화실리콘막(23)의 상부에 예를 들어 저압 장거리 스퍼터링법을 이용하여 Cu막(또는 Cu를 주요한 성분으로 포함하는 Cu합금막 등)(27)을 퇴적한다. 또한, 오목홈(24 ∼ 26)의 애스펙트(aspect)비가 크기 때문에 스퍼터링법으로는 그 내부에 Cu막(27)을 충분히 매립하는 것이 곤란한 경우에는, Cu막(27)의 퇴적후에 반도체기판(1)을 열처리하여 Cu막(27)을 리플로(reflow)시키어 오목홈(24 ∼ 26)의 내부로 유입되도록 해도 좋다. 또는 스퍼터(sputter)-리플로(reflow)법보다도 스텝 커버리지(step coverage)가 좋은 CVD법이든지 전기 도금법으로 Cu막(27)을 성막해도 좋다.
다음으로 도 7에 나타내는 바와 같이, 상기 Cu막(27)을 이하에 설명하는 CMP법으로 연마하여 그 표면을 평탄화하는 것에 의해, 오목홈(24 ∼ 26)의 내부에 두번째층의 Cu배선(28 ∼ 30)을 형성한다. 도 8은 상기 Cu막(27)의 연마에 이용하는 매엽(枚葉)식의 CMP장치(100)를 나타내는 개략도 이다. 이 CMP장치(l00)는 표면에 Cu막(27)이 형성된 웨이퍼(1)를 여러장 수용하는 로더(120), Cu막(27)을 연마, 평탄화하는 연마처리부(130), 연마가 종료한 웨이퍼(1)의 표면에 방식처리를 시행하는 방식처리부(140), 방식처리가 종료한 웨이퍼(1)를 후세정할 때까지의 동안 그 표면이 건조하지 않도록 유지하여 놓는 침지처리부(150), 방식처리가 종료한 웨이퍼(1)를 후세정하는 후세정처리부(160) 및 후세정이 종료한 웨이퍼(1)를 여러장 수용하는 언로더(170)를 갖추고 있다.
도 9에 나타내는 바와 같이, CMP장치(100)의 연마처리부(130)는 상부가 개구된 케이싱(筐體)(101)을 가지고 있고, 이 케이싱(101)에 설치된 회전축(102)의 상 단부에는 모터(103)에 의해서 회전 구동되는 연마반((플래튼)platen)(104)이 설치되어 있다. 이 연마반(104)의 표면에는 다수의 기공을 가지는 합성수지를 균일하게 붙이어 형성한 연마패드(105)가 설치되 있다.
또한, 이 연마처리부(130)는 웨이퍼(1)를 유지하기 위한 웨이퍼 캐리어(106)를 구비하고 있다. 웨이퍼 캐리어(106)를 설치한 구동축(107)은 웨이퍼 캐리어(106)와 일체로 되어 모터(도시하지 않음)에 의해 회전 구동되고, 동시에 연마반(104)의 위쪽에서 상하 움직이게 되어있다.
웨이퍼(1)는 웨이퍼 캐리어(106)에 설치된 진공흡착기구(도시하지 않음)에 의해, 그 주면 즉 피연마면을 아래를 향하게 해서 웨이퍼캐리어(106)에 유지된다. 웨이퍼 캐리어(106)의 하단부에는 웨이퍼(1)가 수용되는 오목부(106a)가 형성되어 있고, 이 오목부(106a)내에 웨이퍼(1)를 수용하면 그 피연마면이 웨이퍼 캐리어(106)의 하단면과 거의 동일이거나 약간 돌출한 상태가 된다.
연마반(104)의 위쪽에는 연마패드(105)의 표면과 웨이퍼(1)의 피연마면과의 사이에 연마슬러리(S)를 공급하기 위한 슬러리 공급관(108)이 설치되어 있고, 그 하단에서 공급되는 연마슬러리(S)에 의해서 웨이퍼(1)의 피연마면이 화학적 및 기계적으로 연마된다. 연마슬러리(S)로서는 예를 들어 알루미나등의 지립과 과산화수소수 또는 질산 제2철수용액 등의 산화제를 주성분으로 하여, 이들을 물에 분산 또는 용해시킨 것이 사용된다.
또한, 이 연마처리부(130)는 연마패드(105)의 표면을 정형((드레싱)dressing)하기 위한 공구인 드레서(dresser)(109)를 구비하고 있다. 이 드레서(109)는 연마반(104)의 위쪽에서 상하 움직이는 구동축(110)의 하단부에 설치되어, 모터(도시하지 않음)에 의해 회전 구동되도록 되어있다.
드레싱은 몇매인가의 웨이퍼(1)의 연마작업이 종료한 후(배치(batch)처리),또는 1매의 웨이퍼(1)의 연마작업이 종료할 때마다 행하여진다(매엽(枚葉)처리). 또는 연마와 동시에 드레싱을 행하도록 해도 좋다. 예를 들어 웨이퍼(1)가 웨이퍼 캐리어(106)에 의해 연마패드(105)에 눌려져, 소정의 시간연마가 행하여지면, 웨이퍼 캐리어(106)가 위쪽으로 퇴피(退避)이동 된다. 이어서, 드레서(109)가 하강이동하여 연마패드(105)에 눌려져, 그 표면이 소정의 시간 드레싱된 후, 드레서(109)가 위쪽으로 퇴피이동된다. 이어서 다른 웨이퍼(1)가 웨이퍼캐리어(106)에 설치되고, 상기의 연마공정이 반복된다. 이와 같이 해서 웨이퍼(1)가 연마된 후, 연마반(104)의 회전이 정지되는 것에 의해서 연마작업이 종료한다.
연마가 종료한 웨이퍼(1)는 방식처리부(140)에서, 그 표면에 방식처리가 시행된다. 방식처리부(140)는 상기한 연마처리부(130)의 구성과 유사한 구성으로 되어 있고, 여기서는 우선 연마반(플래튼)의 표면에 설치한 연마패드에 웨이퍼(1)의 주면이 눌려져 연마슬러리가 기계적으로 제거된 후, 예를 들어 벤조토리어졸(benzotriazole)(BTA)등의 방식제를 포함한 약액이 웨이퍼(1)의 주면에 공급되는 것에 의해, 웨이퍼(1)의 주면에 형성된 상기 Cu배선(28 ∼ 30)의 표면부분에 소수성 보호막이 형성된다.
산화제를 포함한 연마슬러리중 등, 원하지 않는 약품을 웨이퍼(1)의 표면에서 기계적으로 제거하는 것을 목적으로하여 행하여지는 상기의 전세정은, 연마작업 의 종료직후에 행하는 것이 바람직하다. 즉 연마작업이 종료한 웨이퍼(1)의 표면이 자연건조하거나, 웨이퍼(1)의 표면에 남은 연마슬러리 중의 산화제에 의해서 Cu배선(28 ∼ 30)의 전기화학적 부식반응이 실질적으로 개시된다거나 하기 전에 행하는 것이 바람직하다.
연마슬러리의 기계적세정(전세정)은, 예를 들어 나일론브러시와 같은 스크러브브러시를 사용해서 웨이퍼(1)의 표면을 마찰하면서 순수세정 하는 것에 의해 행할 수도 있다. 또한, 전세정 후의 방식처리할 때는, 필요에 따라서 순수 스크러브세정, 순수 초음파세정, 순수 유수(流水)세정 또는 순수 스핀세정 등을 방식처리에 선행 또는 병행하여 행하는 것에 의해, 연마처리부(130)에서 웨이퍼(1)의 주면에 부착한 연마슬러리 중의 산화제를 충분히 제거하고, 산화제가 실질적으로 작용하지 않는 조건하에서 소수성의 보호막을 형성하도록 한다.
방식처리가 종료한 웨이퍼(1)는, 그 표면의 건조를 막기 위해서, 침지처리부(150)에 일시적으로 보관된다. 침지처리부(150)는 방식처리가 종료한 웨이퍼(1)를 후세정할 때까지의 동안, 그 표면이 건조하지 않도록 유지하기 위한 것으로, 예를 들어 순수를 오버플로시킨 침지조(스톡커(stocker))의 속에 소정개수의 웨이퍼(1)를 침지시키어 보관하는 구조로 되어 있다. 이 때, Cu배선(28 ∼ 30)의 전기화학적 부식반응이 실질적으로 진행하지 않을 정도의 저온으로 냉각한 순수를 침지조에 공급하는 것에 의해, Cu배선(28 ∼30)의 부식을 보다 한층 확실하게 방지할 수가 있다.
웨이퍼(1)의 건조방지는, 예를 들면 순수샤워의 공급 등 적어도 웨이퍼(1)의 표면을 습윤상태로 유지할 수 있는 방법이면, 상기한 침지조 중에서의 보관 이외의 방법으로 행하더라도 좋다. 또한, 상술한 연마처리와 방식처리를 매엽(枚葉)방식으로 행하는 경우에 있어서, 이들의 처리와 후술하는 후세정처리가 같은 타이밍으로 진행할 때에는 상기 침지조에서의 보관은 반드시 필요하지 않고, 방식처리가 종료한 웨이퍼(1)를 즉시 후세정처리부(160)로 반송해도 좋지만, 이 경우라도 반송중의 웨이퍼(1)의 건조를 막기 위해서, 예를 들어 순수침지이든지 순수샤워의 공급 등의 방법에 의해서, 웨이퍼(1)의 표면을 습윤상태로 유지하면서 이송하는 것이 바람직하다.
후세정처리부(160)에 반송된 웨이퍼(1)는 그 표면의 습윤상태가 유지된 상태로 곧 후세정에 부쳐진다. 여기서는, 산화제를 중화하기 위해서 암모니아수 등의 약알카리 약액을 공급하면서, 웨이퍼(1)의 표면을 스크러브세정(또는 브러시세정)한 후, 플루오르화수소산수용액을 웨이퍼(1)의 표면에 공급하여 에칭에 의한 이물입자(파티클)의 제거를 행한다. 또, 상기의 스크러브세정에 선행 또는 병행하여, 웨이퍼(1)의 표면을 순수 스크러브세정, 순수 초음파세정, 순수 유수세정 또는 순수 스핀세정하거나, 웨이퍼(1)의 뒷면을 순수 스크러브세정 하거나 해도 좋다.
상기 후세정처리가 종료한 웨이퍼(1)는 순수린스 및 스핀드라이 한 후, 건조한 상태로 언로더(170)에 수용되어 여러장 단위로 일괄해서 다음 공정에 반송된다.
이하 Cu배선 형성 후의 프로세스를 간단히 설명하면, 우선 도 10에 나타내는 바와 같이, 두번째층의 Cu배선(28 ∼ 30)의 상부에 CVD법으로 산화실리콘막을 퇴적하여 두번째층의 층간절연막(31)을 형성하고, 이어서 포토레지스트막을 마스크로 한 드라이에칭으로 층간절연막(31)에 쓰루홀(32 ∼ 34)을 형성한 후, 쓰루홀(32 ∼ 34)의 내부에 W막으로 이루어지는 플러그(35)를 매립한다. 이어서, 층간절연막(3l)의 상부에 CVD법으로 산화실리콘막(36)을 퇴적한 후, 산화실리콘막(36)에 형성한 오목홈(37 ∼ 39)의 내부에 세번째층의 Cu배선(40 ∼ 42)을 형성한다. 플러그(35) 및 세번째층의 Cu배선(40 ∼ 42)은 각각 상기 플러그(22) 및 두번째층의 Cu배선(28 ∼ 30)과 같은 방법으로 형성한다.
그 후 도 11에 나타내는 바와 같이, Cu배선(40 ∼ 42)의 상부에 CVD법으로 산화실리콘막과 질화실리콘을 퇴적하여 패시베이션(passivation)막(43)을 형성하는 것에 의해, CMOS-로직LSI가 완성한다.
(실시형태 2)
도 12는 본 실시형태에 있어서, Cu배선의 형성에 이용하는 매엽(枚葉)식의 CMP장치(100)의 개략도이다. 이 CMP장치(100)는, 표면에 Cu막이 형성된 웨이퍼(1)를 여러장 수용하는 로더(120), Cu막을 연마, 평탄화하여 배선을 형성하는 연마처리부(130), 연마가 종료한 웨이퍼(1)의 표면에 방식처리를 시행하는 방식처리부(140), 방식처리가 종료한 웨이퍼(1)를 후세정하기 까지의 동안 그 표면이 건조하지 않도록 유지하여 놓는 침지처리부(150), 방식처리가 종료한 웨이퍼(1)를 후세정하는 후세정처리부(160) 및 후세정이 종료한 웨이퍼(1)를 여러장 수용하는 언로더(170)를 구비하고 있고, 상기 실시형태(1)와 같은 순서에 따라서 연마, 방식, 침지 및 후세정의 각 처리가 웨이퍼(1)에 대하여 시행되도록 되어있다.
또, 이 CMP장치(100)는 방식처리가 종료한 웨이퍼(1)의 표면건조를 막기 위 한 침지처리부(웨이퍼보관부)(150)를 차광구조로 하여 보관중의 웨이퍼(1)의 표면에 조명광 등이 조사되지 않도록 하는 것으로, 광기전력효과에 의한 단락전류의 발생을 막도록 하고있다. 침지처리부(150)를 차광구조로 하기 위해서는, 구체적으로는 침지조(스톡커)의 주위를 차광시트 등으로 피복함으로써 침지조(스톡커)의 내부의 조도를 적어도 500룩스 이하, 바람직하게는 300룩스 이하, 더욱 바람직하게는 100룩스 이하로 한다.
또 침지처리부(150)를 차광구조로 함과 동시에, 상기 실시형태(1)와 마찬가지로 Cu배선의 전기화학적 부식반응이 실질적으로 진행하지 않는 정도의 저온으로 냉각한 순수를 침지조에 공급하면, 보다 효과적으로 Cu배선의 부식을 유효하게 방지할 수 있다.
또한, 방식처리가 종료한 웨이퍼(1)를 침지조에 일시 보관하지 않고 즉시 후세정처리부(160)에 반송하는 경우에는, 방식처리부(140)로부터 후세정처리부(160)에 도달하는 도중의 반송경로를 차광구조로 하거나 이 반송경로와 후세정처리부(160)를 함께 차광구조로 하거나 해도 좋다. 또 방식처리가 종료한 웨이퍼(1)를 침지조에 일시 보관하는 경우라도 연마처리부(130) 이후의 처리부, 즉 방식처리부(140), 침지처리부(150) 및 후세정처리부(160)의 전체를 차광구조로 해도 좋다.
(실시형태 3)
도 13은, 본 실시형태에 있어서 Cu배선의 형성에 이용하는 매엽(枚葉)식의 CMP장치(200)의 개략도 이다. 이 CMP장치(200)는, 표면에 Cu막이 형성된 웨이퍼(1)를 여러장 수용하는 로더(220), Cu막을 연마, 평탄화하여 배선을 형성하는 연마처리부(230), 연마가 종료한 웨이퍼(1)의 표면을 건조시키는 건조처리부(240), 웨이퍼(1)를 후세정하는 후세정처리부(250) 및 후세정이 종료한 웨이퍼(1)를 여러장 수용하는 언로더(260)를 구비하고 있다.
이 CMP장치(200)를 사용한 Cu배선 형성 프로세스에서는, 연마처리부(230)에 있어서 연마처리에 부쳐진 웨이퍼(1)는 연마처리의 직후, 즉 그 표면에 남은 연마슬러리 중의 산화제에 의한 전기화학적 부식반응이 개시되기 전에 즉시 건조처리부(240)에 반송되어, 연마슬러리 중의 수분이 강제건조에 의해서 제거된다. 그 후 웨이퍼(1)는 건조상태가 유지된 채로 후세정처리부(250)에 반송되어, 후세정처리에 부쳐진 후, 순수린스 및 스핀드라이를 거쳐 언로더(170)에 수용된다. 연마처리부(230)에서의 처리 및 후세정처리부(250)에서의 처리는 상기 실시형태(1)와 같은 순서로 행하여진다.
본 실시형태에 의하면, 연마처리의 직후에서 후세정이 개시되기 까지의 동안, 웨이퍼(1)의 표면이 건조상태로 유지되기 때문에, 전기화학적 부식반응의 개시가 억제되고, 이것에 의해, Cu배선의 부식을 유효하게 방지하는 것이 가능하게 된다.
(실시형태 4)
이하에서는 도 1에서 도 11에 따라서 듀얼 대머신 프로세스를 이용한 지립프리 CMP프로세스를 설명한다. 이 실시예의 경우는 도 6에서 플러그(22) 및 동(銅)배선재(27)로 변하여, 일체적으로 도금, CVD, 스퍼터링 등으로 동배선재가(TiN 등의 도전성 배리어박막을 통해)형성된다. 이 상태에서 지립프리 CMP가 주(主)연마 스테이지(130) 위에서 실행된다. 이 프로세스에서는 재료선택성이 높기 때문에 동을 제거하기가 끝나면 연마는 실질적으로 베이스막 위에서 정지한다. 이 처리에 의해 웨이퍼 윗면의 동은 거의 제거되지만, 베이스의 요철에 의해서 국소적으로 상기 윗면의 동이 잔존한다. 웨이퍼는 이 잔존동막을 제거하기 위해서 보조연마스테이지(140)에 이송된다. 이 보조연마스테이지는 상기 주 연마스테이지(130)와 같은 구조를 하고 있고, 지립을 포함하는 슬러리를 공급하면서 통상의 CMP에 의해 연마를 행한다. 다음으로 동일한 보조스테이지(140)에 있어서, 상기 지립을 포함한 슬러리에 BTA(벤조트리아졸 또는 그 유도체)등의 동의 방식제를 첨가(첨가량은 0.001중량% 이상, 바람직하게는 0.01%이상, 더욱 바람직하게는 0.1%)하는 것에 의해, 동(銅)배선부의 디싱(dishing)을 억제한 상태에서, 잔존한 배리어층의 제거와 방식처리를 행한다.
그 후, 순수조(150) 중에서 습윤보관한 후, 후세정처리부(160)에서 순수 샤워세정, 암모니아세정(이상 2개는 지립의 제거를 주된 목적으로 함), 플루오르화수소산세정(콘태미네이션의 제거를 주된 목적으로 함), 스핀드라이처리를 시행한 후, 언로더(170)에 이송된다.
여기서, 주연마스테이지(130)에서 스핀드라이 처리부(160)까지는 200룩스 이하, 바람직하게는 100룩스 이하의 조도로 유지된다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시형태에 근거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요 지를 일탈하지 않은 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
상기 실시형태에서는 매엽(枚葉)방식의 CMP장치를 사용한 프로세스에 대해서 설명하였지만, 이것에 한정되는 것이 아니고 연마, 방식, 침지 및 후세정의 각 처리를 배치(batch)방식으로 처리(복수매 일괄처리)하는 프로세스 나, 이들 처리의 일부를 매엽(枚葉)방식으로 행하고 그 외의 일부를 배치방식으로 행하는 매엽(枚葉)-배치 혼재프로세스 등에 적용할 수도 있다.
또, 상기 실시형태에서는 Cu막(또는 Cu를 주요한 성분으로 하는 Cu합금막 등)을 CMP법으로 연마하여 Cu배선을 형성하는 경우에 관해서 설명하였지만, 이것에 한정되는 것이 아니고, 예를 들면 절연막에 형성한 오목홈과 쓰루홀에 동시에 Cu막, W막 또는 Al합금막 등의 메탈층을 매립한 후, 이 메탈층을 CMP법으로 연마, 평탄화하여 배선과 플러그를 동시에 형성한다, 소위 듀얼대머신프로세스 등, 일반적으로 패턴이 형성된 웨이퍼의 표면측을 연마액의 화학작용과 기계적연마로 처리하는 것에 의해, 메탈 또는 메탈을 주된 구성요소로 하는 메탈층의 표면을 연마, 평탄화하는 메탈 CMP 프로세스에 넓게 적용할 수 있다.
또한, 지립프리 메탈 CMP에 대해서는, 본 발명자들에 의한 일본 특원평 09-299937(1997.09.12출원) 및 대응 구미국출원번호 09/182438(미국출원일 : 1998.10.30)에 상세하게 설명되어 있다.
본원에 있어서 개시되는 발명중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 의하면, CMP법을 사용하여 형성되는 메탈배선이든지 메탈플러그의 부식을 확실하게 방지할 수가 있기 때문에, 특히 Cu배선을 사용한 고속LSI의 신뢰성 및 제조수율을 향상시킬 수 있다.

Claims (118)

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  45. (a) 오목홈 패턴이 형성된 제1의 절연막을 가지는 웨이퍼의 제1의 주면 상 및 상기 오목홈 패턴 내에, 동(銅) 또는 동을 주요성분으로 하는 메탈층을 형성하는 공정;
    (b) 상기 공정 (a)의 후, CMP 장치 내에 있어서, 상기 제1의 주면에 대해서 화학기계연마를 시행하는 것에 의해, 상기 오목홈 패턴 내의 상기 메탈층을 남기도록, 상기 제1의 절연막을 노출시키는 공정;
    (c) 상기 제1의 절연막이 노출한 상기 웨이퍼의 상기 제1의 주면을, 습윤상태로 유지한 상태에서, 상기 CMP 장치 내에 있어서, 100룩스 이하의 조도로 유지되도록 차광구조로 된 부분을 통해서, 상기 웨이퍼를 후세정 처리부로 이송하는 공정;
    (d) 상기 후세정 처리부 내에서, 상기 웨이퍼의 상기 제1의 주면에 대해서, 약액 또는 순수에 의해 후세정을 시행하는 공정;
    (e) 상기 후세정이 시행된 상기 웨이퍼의 상기 제1의 주면을 건조시키는 공정을 포함하며,
    여기서, 상기 공정 (b)에서 (e)는 매엽처리방식으로 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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  74. 제 45 항에 있어서,
    상기 오목홈에 남겨진 상기 메탈층은 대머신 또는 듀얼 대머신 프로세서에 의한 배선의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  75. 제 45 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  76. 제 45 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  77. 제 45 항에 있어서,
    상기 후세정 처리부는, 100룩스 이하의 조도로 유지된 차광구조로 되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  78. 제 77 항에 있어서,
    상기 건조공정은, 상기 후세정 처리부 내에서 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  79. 제 45 항에 있어서,
    상기 공정 (b)에서 (e)는, 상기 CMP 장치 내에서 일관(一貫) 처리되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  80. 제 45 항에 있어서,
    상기 습윤상태로의 유지는, 순수를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  81. 제 79 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  82. 제 45 항에 있어서,
    상기 공정 (a)는;
    (i) 상기 오목홈 패턴이 형성된 상기 제1의 절연막을 가지는 상기 웨이퍼의 상기 제1의 주면 상에, 상기 동(銅)을 주요 성분으로 하는 상기 메탈층을 전기 도금에 의해 형성하는 공정을 하위공정으로 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  83. 제 74 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  84. 제 83 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  85. 제 84 항에 있어서,
    상기 후세정 처리부는, 100룩스 이하의 조도로 유지된 차광구조로 되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  86. 제 85 항에 있어서,
    상기 건조공정은, 상기 후세정 처리부 내에서 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  87. 제 78 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  88. 제 87 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  89. 제 80 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법
  90. 제 89 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  91. 제 81 항에 있어서,
    상기 오목홈에 남겨진 상기 메탈층은 대머신 또는 듀얼 대머신 프로세서에 의한 배선의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  92. 제 91 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  93. 제 92 항에 있어서,
    상기 후세정 처리부는, 100룩스 이하의 조도로 유지된 차광구조로 되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  94. 제 81 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  95. 제 94 항에 있어서,
    상기 후세정 처리부는, 100룩스 이하의 조도로 유지된 차광구조로 되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  96. 제 95 항에 있어서,
    상기 건조공정은, 상기 후세정 처리부 내에서 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  97. 제 96 항에 있어서,
    상기 오목홈에 남겨진 상기 메탈층은 대머신 또는 듀얼 대머신 프로세서에 의한 배선의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  98. 제 97 항에 있어서,
    상기 공정 (a)는;
    (i) 상기 오목홈 패턴이 형성된 상기 제1의 절연막을 가지는 상기 웨이퍼의 상기 제1의 주면 상에, 상기 동(銅)을 주요 성분으로 하는 상기 메탈층을 전기 도금에 의해 형성하는 공정을 하위공정으로 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  99. 제 98 항에 있어서,
    상기 습윤상태로의 유지는, 순수를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  100. 제 80 항에 있어서,
    상기 공정 (b)에서 (e)는 상기 CMP 장치 내에서 일관 처리되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  101. 제 100 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  102. 제 101 항에 있어서,
    상기 오목홈에 남겨진 상기 메탈층은 대머신 또는 듀얼 대머신 프로세서에 의한 배선의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  103. 제 102 항에 있어서,
    상기 후세정은 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  104. 제 103 항에 있어서,
    상기 후세정 처리부는 100룩스 이하의 조도로 유지된 차광구조로 되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  105. 제 104 항에 있어서,
    상기 건조공정은 상기 후세정 처리부 내에서 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  106. 제 74 항에 있어서,
    상기 공정 (b)는 상기 제1의 절연막 상의 상기 메탈층을 제거하기 위한 화학기계연마인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  107. 제 106 항에 있어서,
    상기 습윤상태로의 유지는, 샤워를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  108. 제 107 항에 있어서,
    상기 후세정은, 브러쉬 세정 또는 스크러브 세정에 의해 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  109. 제 108 항에 있어서,
    상기 공정 (b)에서 (e)는, 상기 CMP 장치 내에서 일관 처리되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  110. 제 109 항에 있어서,
    상기 후세정 처리부는, 100룩스 이하의 조도로 유지된 차광구조로 되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  111. 제 110 항에 있어서,
    상기 건조공정은, 상기 후세정 처리부 내에서 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  112. 제 111 항에 있어서,
    상기 습윤상태로의 유지는, 순수를 이용하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  113. 제 112 항에 있어서,
    상기 공정 (a)는;
    (i) 상기 오목홈 패턴이 형성된 상기 제1의 절연막을 가지는 상기 웨이퍼의 상기 제1의 주면 상에, 상기 동(銅)을 주요 성분으로 하는 상기 메탈층을 전기 도금에 의해 형성하는 공정을 하위공정으로 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  114. (a) 웨이퍼의 제1의 주면상에 절연막을 형성하는 공정;
    (b) 상기 절연막을 패터닝하는 것에 의하여, 상기 절연막의 상면에 배선홈을 형성하는 공정;
    (c) 상기 절연막상 및 상기 배선홈 내에, 동을 주요성분으로 하는 금속층을 형성하는 공정;
    (d) 상기 배선홈 내의 상기 금속층을 남기도록, 화학기계연마에 의하여, 상기 배선홈 외의 상기 금속층을 제거하는 공정;
    (e) 상기 공정 (d)의 후, 상기 웨이퍼를 매엽처리장치의 후세정부로 이송하는 공정;
    (f) 상기 공정 (e)의 후, 상기 웨이퍼를 상기 제1의 주면에 대하여, 약액을 이용하여 스크럽 또는 브러쉬 세정을 실행하는 공정; 및,
    (g) 상기 웨이퍼의 상기 제1 주면을 건조시키는 공정을 포함하는 반도체 집적회로장치의 제조방법으로서,
    여기에서, 상기 공정 (d)에서 (g)는, 상기 매엽처리장치 내에서 행하여지고, 상기 매엽처리장치는 그 내부를 100룩스 이하의 조도로 유지하는 차광구조를 갖고 있고,
    또한, 상기 공정 (e)는,
    (i) 상기 웨이퍼의 상기 제1 주면을, 수(水)샤워에 의하여, 습윤상태로 유지하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  115. 제 114항에 있어서,
    상기 공정 (d)에 있어서, 상기 배선홈 내에 남은 상기 금속층은, 대머신 또는 듀얼 대머신 배선의 금속배선인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  116. 제 115항에 있어서,
    상기 공정(e)는, 상기 배선홈 내에 남은 상기 금속층의 부식이 실질적으로 진행되기 전에 행하여지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  117. 제 116항에 있어서,
    상기 공정(d)가 종료하고 나서 공정 (f)가 종료할 때 까지, 상기 웨이퍼의 상기 제1 주면은, 습윤상태로 유지되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  118. 제 117항에 있어서,
    상기 공정 (d)와 (e)의 사이에서, 상기 금속층에 대하여, 방식처리가 실시되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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