JP2012160683A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】Cu配線の腐食を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】配線溝の内部以外の余分なCu膜を研磨スラリーを用いたCMPにより除去する工程と、配線溝の内部以外の余分なバリアメタル膜を防食剤が添加された研磨スラリーを用いたCMPにより除去する工程と、Cu膜の表面およびバリアメタル膜の表面を純水を用いたCMPにより研磨する工程と、防食剤を塗布することなくまたは薬液洗浄することなく、半導体基板を純水洗浄する工程と、防食剤を塗布することなく、半導体基板を薬液洗浄する工程とを順次有する。
【選択図】図6

Description

本発明は、半導体装置の製造技術に関し、特に、化学的機械研磨(Chemical Mechanical Polishing:CMP)法を用いたメタル配線の製造に適用して有効な技術に関するものである。
例えば特開2009−238896号公報(特許文献1)には、Cu−CMP工程において、ウエハの自転速度を洗浄液体の厚さがほぼ均一となる程度に低速としたポストCMP洗浄を採用することにより、ウエハのデバイス面上における溶存酸素濃度を均一として埋め込み配線の腐食を抑える技術が開示されている。
また、特開平8−64594号公報(特許文献2)には、金属膜を研磨して配線を形成する際に、BTA成分を混入した砥粒液を用いることにより、腐食の発生よりも速く、表出した新しい金属膜の表面に防食性皮膜を形成して、配線の表面の腐食を防止する技術が開示されている。
また、特許第3111979号公報(特許文献3)には、銅を研磨処理した後の洗浄工程において、アルカリまたは水素還元雰囲気の1段目粒子除去処理と、酸雰囲気の2段目処理とを組み合わせて行うことにより、銅配線部分のエッチングおよび銅による汚染をともに防止する技術が開示されている。
また、特開2002−93760号公報(特許文献4)には、銅をCMP装置で研磨した後に、ウエハに対して腐食防止剤が含まれた溶液を提供して、少なくとも研磨された銅の表面を溶液でウェッティングされた状態で維持することにより、銅の腐食を防止する技術が開示されている。
また、特開2007−43183号公報(特許文献5)には、第1研磨プラテン上の第1研磨パッド上において、ウエハの第1主面に対して、研磨スラリーを用いて銅を除去するための化学機械研磨を施した後、第2研磨プラテン上の第2研磨パッド上に銅の防食剤を含む薬液を供給して、ウエハの第1主面に対して研磨を施すことにより、銅の腐食を防止する技術が開示されている。
特開2009−238896号公報 特開平8−64594号公報 特許第3111979号公報 特開2002−93760号公報 特開2007−43183号公報
半導体装置の高集積化に伴う配線遅延を抑制するために、配線抵抗および配線容量の低減が図られている。配線抵抗に関しては、設計技術による対応、および銅(Cu)膜を主導体とした配線(以下、Cu配線と言う)の採用等が検討されている。Cu配線の形成には、絶縁膜に形成された溝の内部を含む基板上にバリアメタル膜およびCu膜を順次堆積した後、CMP法を用いて溝以外の領域の余分なバリアメタル膜およびCu膜を除去することにより、溝の内部にCu配線を形成する方法、いわゆるダマシン(Damascene)法が用いられている。また、配線容量に関しては、比誘電率が2〜3程度と相対的に低い低誘電率材料の採用等が検討されている。
本発明者らは、ダマシン法を用いたCu配線の製造方法について検討している。しかしながら、Cu配線の製造方法については、以下に説明する種々の技術的課題が存在する。
微細化が進んだ半導体デバイスでは、CMP法により形成されたCu配線、特に線幅が70nm以下のCu配線において、その表面の局部腐食(孔食)または断線等が生じることが本発明者らによって確認された。これらの現象は、線幅が75nm以上のCu配線では生じなかった。
そこで、本発明者らは、線幅が70nm以下のCu配線で生じる腐食の原因について検討した。その結果、バリアメタル膜の研磨において使用される研磨スラリーに添加された防食剤がCu膜の表面に残り、その後、ウエハに対して施される洗浄工程において、そのCu膜の表面に残った防食剤が薬液洗浄に用いる薬液と接触することにより、局所的にCu配線がエッチングされることを本発明者らは見出した。バリアメタル膜はCu膜の下層に形成される導体膜であり、Cu膜の拡散を防止する保護膜としての機能を有している。
すなわち、ダマシン法における洗浄工程では、一般にウエハ上に堆積した金属膜(バリアメタル膜およびCu膜)を研磨した後に、ウエハに対して、異物または被研磨物であるCu酸化物を除去する薬液洗浄と、それに続く仕上げ洗浄とが行われる。薬液洗浄では酸性または弱アルカリ性などの薬液が用いられ、仕上げ洗浄では純水(De-Ionized Water:DIW)が用いられる。
しかし、図14に示すように、研磨によって絶縁膜の上面に比べてCu配線を構成するCu膜の上面が窪むと、Cu配線の線幅が70nm以下の細幅配線部において、この窪んだ部分に入り込んだ防食剤が除去できずに残渣物として残ることがある。Cu配線の表面に防食剤が残った状態で、薬液洗浄を行うと、Cu配線の露出した部分が濃淡電池効果(特開2009−238896号公報(特許文献1)参照)により、選択的にエッチングされてしまう。上記防食剤は、バリアメタル膜の研磨中にCu膜の表面の腐食を抑制するために研磨スラリーに添加されるものである。防食剤とCuとの錯体からなる疎水性の膜がCu膜の表面に形成されることによって、Cu膜を保護することができる。防食剤としては、例えばベンゾトリアゾール(Benzotlyazole:BTA)またはアデニン系防食剤などがある。
ここで、濃淡電池とは、図15に示すように、例えばCu配線の露出部(防食剤に覆われずに、Cu配線の表面が露出した部分)が少なくとも2箇所あり、薬液に含まれる溶存酸素が不均一に分布して、一方の露出部が浸漬する溶存酸素濃度と他方の露出部が浸漬する溶存酸素濃度とが互いに異なるときに形成される電池である。一方の露出部と他方の露出部とは、Cu配線により短絡されているので、一方の露出部からCuイオンが溶出し(アノード)、他方の露出部にはCuイオンが析出する(カソード)。
Cu配線のエッチングを防ぐ一つの手段として、薬液にCu配線の表面が接触する前に、Cu配線の表面に残った防食剤を水研磨(水を用いた研磨であり、研磨スラリーは用いない)により完全に除去する方法が考えられる。しかし、Cu配線の表面に残留した防食剤を完全に除去するために水研磨の時間を長くすると、研磨パッドの表面の凹凸または溝に残留している研磨スラリー、および擦れによるチャージアップにより、逆にCu配線の腐食を発生させることになる。また、タクトタイムが長くなり、生産性が低下する。
また、Cu配線のエッチングを防ぐ他の手段として、例えば前述の特開2002−93760号公報(特許文献4)に記載されているように、研磨後に、防食剤をウエハの全面に塗布してCu配線の局所的に露出した部分を覆うことにより、Cu配線の腐食を防ぐ方法が考えられる。しかし、その後に行われるスクラブ洗浄において、防食剤が徐々に除去されるため、Cu配線の局所的な露出は避けられず、Cu配線の腐食は生じると考えられる。また、防食剤の使用量が増えるので、防食剤自体および廃液に要するコストが増加する。
また、前述の特許第3111979号公報(特許文献3)に記載されているように、研磨後に、アルカリまたは水素還元雰囲気で洗浄することにより、Cu配線の腐食を防止することができる。しかし、この方法であっても、Cu配線に局所的に露出した部分がある場合は、Cu配線の表面を覆う液体の溶存酸素濃度または電解イオン濃度が複数の場所によって互いに異なると、濃淡電池効果によりCu配線の腐食が発生する懸念がある。
本発明の目的は、Cu配線の腐食を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、半導体基板の主面上の絶縁膜に形成された配線溝の内部にCu膜を主導体とする配線を形成する製造工程において、配線溝の内部以外の余分なCu膜を研磨スラリーを用いたCMPにより除去する工程と、配線溝の内部以外の余分なバリアメタル膜を防食剤が添加された研磨スラリーを用いたCMPにより除去する工程と、Cu膜およびバリアメタル膜のそれぞれの表面を純水を用いたCMPにより研磨する工程と、防食剤を塗布することなくおよび薬液洗浄することなく、半導体基板を純水洗浄する工程と、防食剤を塗布することなく、半導体基板を薬液洗浄する工程と、を順次有するものである。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
Cu配線の腐食を防止して、半導体装置の製造歩留まりを向上させることができる。
本発明の一実施の形態による半導体装置の製造方法を説明する製造工程中の半導体装置の要部断面図である。 図1に続く半導体装置の製造工程中の図1と同じ箇所の要部断面図である。 図2に続く半導体装置の製造工程中の図1と同じ箇所の要部断面図である。 図3に続く半導体装置の製造工程中の図1と同じ箇所の要部断面図である。 本発明の一実施の形態による枚葉式のCMP装置を示す概略上面図である。 本発明の一実施の形態によるCMP工程の流れの一例を示す工程図である。 本発明の一実施の形態による枚葉式のCMP装置に備わる研磨部の研磨プラテン周辺を示す概略斜視図である。 本発明の一実施の形態による枚葉式のCMP装置に備わる洗浄部の両面洗浄ユニット(ロールブラシ洗浄領域)の周辺を示す概略斜視図である。 本発明の一実施の形態による枚葉式のCMP装置に備わる洗浄部の片面洗浄ユニット(ペンブラシ洗浄領域)の周辺を示す概略斜視図である。 (a)および(b)は、それぞれCMP工程において純水洗浄を行わない場合の配線および純水洗浄を行った場合の配線を拡大して示す要部断面図である。 図4に続く半導体装置の製造工程中の図1と同じ箇所の要部断面図である。 図11に続く半導体装置の製造工程中の図1と同じ箇所の要部断面図である。 図12に続く半導体装置の製造工程中の図1と同じ箇所の要部断面図である。 本発明者らによって検討されたCu配線の表面に残る防食剤を説明するCu配線の概略断面図である。 本発明者らによって検討されたCu配線で発生する濃淡電池効果を説明するCu配線の概略断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、pチャネル型のMISFETをpMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態において、ウエハと言うときは、Si(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態による半導体装置の製造方法を図1〜図13を用いて説明する。半導体装置には、電界効果トランジスタ、抵抗素子、容量素子等の種々の半導体素子が形成されるが、本実施の形態では、CMIS(Complementary Metal Insulator Oxide Semiconductor)デバイスを例示する。図1〜図4および図11〜図13は半導体装置の要部断面図、図5は枚葉式のCMP装置を示す概略上面図、図6はCMP工程の流れの一例を示す工程図、図7は枚葉式のCMP装置に備わる研磨部の研磨プラテン周辺を示す概略斜視図、図8は枚葉式のCMP装置に備わる洗浄部の両面洗浄ユニット(ロールブラシ洗浄領域)の周辺を示す概略斜視図、図9は枚葉式のCMP装置に備わる洗浄部の片面洗浄ユニット(ペンブラシ洗浄領域)の周辺を示す概略斜視図、図10(a)および(b)はそれぞれCMP工程において純水洗浄を行わない場合の配線および純水洗浄を行った場合の配線を拡大して示す要部断面図である。
まず、図1に示すように、例えば単結晶シリコンからなる半導体基板(ウエハと称する平面略円形状の半導体の薄板)1を用意する。次に、半導体基板1の主面の素子分離領域に絶縁膜からなる分離部2を形成する。続いて、nMISが形成される領域(nMIS形成領域)の半導体基板1にp型の導電性を示す不純物をイオン注入してp型ウェル3を形成し、同様に、pMISが形成される領域(pMIS形成領域)の半導体基板1にn型の導電性を示す不純物をイオン注入してn型ウェル4を形成する。
次に、半導体基板1の主面(p型ウェル3およびn型ウェル4のそれぞれの表面)にゲート絶縁膜5を形成する。続いて、nMIS形成領域のゲート絶縁膜5上にnMISのゲート電極6nを形成し、同様に、pMIS形成領域のゲート絶縁膜5上にpMISのゲート電極6pを形成する。
次に、nMISのゲート電極6nおよびpMISのゲート電極6pのそれぞれの側壁にサイドウォール7を形成する。続いて、nMISのゲート電極6nの両側のp型ウェル3にn型の導電性を示す不純物をイオン注入し、nMISのソース・ドレインとして機能するn型半導体領域8をゲート電極6nおよびサイドウォール7に対して自己整合的に形成する。同様に、pMISのゲート電極6pの両側のn型ウェル4にp型の導電性を示す不純物をイオン注入し、pMISのソース・ドレインとして機能するp型半導体領域9をゲート電極6pおよびサイドウォール7に対して自己整合的に形成する。
次に、図2に示すように、半導体基板1の主面上に絶縁膜10を形成した後、レジストパターンをマスクとしたドライエッチングにより絶縁膜10を加工して接続孔11を形成する。この接続孔11はn型半導体領域8上またはp型半導体領域9上などの必要部分に形成する。続いて、接続孔11の内部に、例えばタングステン(W)膜を主導体とするプラグ12を形成する。
次に、半導体基板1の主面上にストッパ絶縁膜13および配線形成用の絶縁膜14を順次形成する。ストッパ絶縁膜13は絶縁膜14への溝加工の際にエッチングストッパとなる膜であり、絶縁膜14に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜13は、例えばプラズマCVD(Chemical Vapor Deposition)法により形成される窒化シリコン膜とし、絶縁膜14は、例えばプラズマCVD法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜13と絶縁膜14には次に説明する第1層目の配線M1が形成される。
次に、シングルダマシン法により第1層目の配線M1を形成する。
まず、図3に示すように、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜13および絶縁膜14の所定の領域に凹形状の配線溝15を形成する。配線溝15の最小の溝幅は、例えば70nm以下である。続いて、半導体基板1の主面上にバリアメタル膜16を形成する。バリアメタル膜16は、例えば窒化チタン(TiN)膜、タンタル(Ta)膜、または窒化タンタル(TaN)膜等である。続いて、CVD法またはスパッタリング法によりバリアメタル膜16上にCuのシード層(図示は省略)を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜17を形成する。Cuめっき膜17により配線溝15の内部を埋め込む。
続いて、図4に示すように、配線溝15の内部以外の領域のCuめっき膜17、シード層、およびバリアメタル膜16をCMP法により除去して、Cu膜を主導体とする第1層目の配線M1を形成する。なお、本実施の形態では、第1層目の配線M1を構成する主導体であるCu膜を電解めっき法により形成したが、CVD法、スパッタリング法、またはスパッタリフロー法などにより形成してもよい。
以下に、図5〜図10を用いて、CMP法を用いた第1層目の配線M1の形成方法について、詳細に説明する。
本実施の形態におけるCMP工程では、図5に示す研磨部と洗浄部とが備わった枚葉式CMP装置100を用いた。このCMP装置100は、主として、被処理ウエハが収容されたウエハ収納容器(フープ(Front Opening Unified Pod:FOUP))101がセットされるロード・ポート、ロード・アンロード用のウエハ搬送ロボットを有する搬送部102、Cu膜(Cuめっき膜17およびシード層)を研磨する第1研磨部103、バリアメタル膜(バリアメタル膜16)を研磨する第2研磨部104、ロールブラシ(ロールスポンジ)を有する第1両面洗浄ユニットからなる第1洗浄部105、ロールブラシ(ロールスポンジ)を有する第2両面洗浄ユニットからなる第2洗浄部106、ペンブラシ(ペンスポンジ)を有する片面洗浄ユニットからなる第3洗浄部107、被処理ウエハを乾燥させる乾燥ユニットからなる乾燥部108によって構成される。
次に、本実施の形態におけるCMP工程でのウエハ処理の流れを図5および図6を用いて簡単に説明する。
まず、被処理ウエハを収容したウエハ収納容器101をロード・ポートにセットする(図6の工程P1)。
続いて、搬送部102が有するウエハ搬送ロボットによって、ウエハは第1研磨部103に搬送され、プラテン(研磨盤)103a上にセットされる。ここで余分なCu膜が研磨スラリーを用いたCMPにより除去される(図6の工程P2)。
続いて、ウエハは第1研磨部103から第2研磨部104に搬送され、プラテン(研磨盤)104a上にセットされる。ここで余分なバリアメタル膜が、防食剤が添加された研磨スラリーを用いたCMPにより除去される(図6の工程P3)。その後、さらに純水を用いた研磨によりウエハに残留した研磨スラリーに添加された防食剤が除去される(図6の工程P4)。しかし、この水研磨では、Cu膜の表面に残留した防食剤を完全に除去することができず、一部のCu膜(溝幅が70nm以下の配線溝15の内部に埋め込まれたCu膜)の表面には局所的に防食剤が残る。
続いて、ウエハは第2研磨部104から第1洗浄部105へ搬送され、第1両面洗浄ユニットにおいて純水(DIW)を用いて洗浄される(図6の工程P5)。工程P4と工程P5との間では、薬液を用いた洗浄および防食処理(防食剤(例えばBTA)の塗布)は行わない。この純水洗浄により、Cu膜の表面に残留した防食剤を完全に除去する。
続いて、ウエハは第1洗浄部105から第2洗浄部106へ搬送され、第2両面洗浄ユニットにおいて薬液を用いて洗浄される。その後、さらに純水を用いてリンス洗浄される(図6の工程P6)。工程P5と工程P6との間では、防食処理(防食剤(例えばBTA)の塗布)は行わない。
続いて、ウエハは第2洗浄部106から第3洗浄部107へ搬送され、片面洗浄ユニットにおいて薬液を用いて洗浄される。その後、さらに純水を用いてリンス洗浄される(図6の工程P7)。
続いて、ウエハは第3洗浄部107から乾燥部108へ搬送され、乾燥ユニットにおいて乾燥される(図6の工程P8)。
その後、搬送部102が有するウエハ搬送ロボットによって、ウエハは乾燥部108からウエハ収納容器101に戻される。
次に、各ウエハ処理(図6の工程P2〜P8)におけるそれぞれの具体的な方法等について説明する。
(1)Cu膜の研磨(図6の工程P2)
図7に示す第1研磨部103において、余分なCu膜(Cuめっき膜17およびシード層)を除去する。第1研磨部103は、上部が開口された筐体を有しており、この筐体に取り付けられた回転軸の上端部に、モータによって回転駆動するプラテン103aが取り付けられている。このプラテン103aの表面には多数の気孔を有する合成樹脂(例えば発泡ポリウレタン樹脂)を均一に貼り付けて形成した研磨パッド103bが取り付けられている。
また、この第1研磨部103は、ウエハSWを保持するためのウエハ保持機構(ウエハキャリア)103cを備えている。ウエハ保持機構103cを取り付けた駆動軸は、ウエハ保持機構103cと一体となってモータにより回転駆動され、かつプラテン103aの上方で上下動されるようになっている。
ウエハSWは、ウエハ保持機構103cに設けられた真空吸着機構により、その主面すなわち被研磨面を下向きとしてウエハ保持機構103cに保持される。ウエハ保持機構103cの下端部には、ウエハSWが収容される凹部が形成されており、この凹部内にウエハSWを収容すると、その被研磨面がウエハ保持機構103cの下端面とほぼ同一か僅かに突出した状態となる。
プラテン103aの上方には、研磨パッド103bの表面とウエハSWの被研磨面との間に研磨スラリー103dを供給するためのスラリー供給設備103eが設けられており、その下端から供給される研磨スラリー103dによってウエハSWの被研磨面が化学的および機械的に研磨される。研磨スラリー103dとしては、例えば酸化シリコン(SiO)などの砥粒を主成分とし、これを水に分散または溶解させたものが使用される。
また、この第1研磨部103は、研磨パッド103bの表面を整形(ドレッシング)するための工具であるドレッサ103fを備えている。このドレッサ103fは、プラテン103aの上方で上下動する駆動軸の下端部に取り付けられ、モータにより回転駆動されるようになっている。
上記第1研磨部103において、ウエハSWはウエハ保持機構103cに保持されて、余分なCu膜が完全に除去されるまで、その被研磨面は研磨される。研磨時の条件としては、例えばウエハSWの裏面加圧2psi、ウエハSWの回転数80rpm、プラテン103aの回転数80rpm、研磨スラリー103dの砥出量300ml/minを一例として挙げることができる。
(2)バリアメタル膜の研磨(図6の工程P3)
前述した図7に示す第1研磨部103と、ほぼ同じ構造の第2研磨部104において、余分なバリアメタル膜(バリアメタル膜16)を除去する。
第2研磨部104において、ウエハSWはウエハ保持機構に保持されて、余分なバリアメタル膜が完全に除去されるまで、その被研磨面は研磨される。研磨時の条件としては、例えばウエハSWの裏面加圧2psi、ウエハSWの回転数70rpm、プラテンの回転数70rpm、研磨スラリーの砥出量300ml/minを一例として挙げることができる。バリアメタル膜の除去に使用する研磨スラリーにはCu膜の表面を保護するための防食剤、例えばBTAまたはアデニン系防食剤などが添加されている。
(3)水研磨(図6の工程P4)
前工程P3(バリアメタル膜の研磨)において研磨スラリーを用いたバリアメタル膜の研磨を終了した後、ウエハの被研磨面を第2研磨部104のプラテンに接触させたままで研磨スラリーを純水に切り換えて、引き続いてウエハSWの被研磨面(Cu膜の表面およびバリアメタル膜の表面)を研磨する。これにより、Cu膜の表面に残留している防食剤を除去する。水研磨時の条件としては、例えばウエハSWの裏面加圧1psi、純水の吐出量1000ml/minを一例として挙げることができる。また、水研磨の処理時間としては5〜15秒であることが望ましい。ただし、前工程P3(バリアメタル膜の研磨)において用いた研磨スラリーまたはこれに添加される防食剤等により異なる。処理時間が短いと防食剤および異物等の除去不足が生じる。逆に、処理時間が長いとCu膜の表面に防食剤のムラがある状態で水研磨が行われるので、ウエハSWの被研磨面がチャージアップしてCu膜に腐食が生じる。そのため、防食剤を完全に除去することが難しく、一部のCu膜(溝幅が70nm以下の配線溝15の内部に埋め込まれたCu膜)の表面には局所的に防食剤が残る。
(4)純水(DIW)洗浄(図6の工程P5)
図8に示す第1洗浄部105の第1両面洗浄ユニットにおいて、ウエハSWの純水洗浄を行い、ウエハSWの被研磨面(Cu膜の表面)に残留する防食剤を完全に除去する。第1両面洗浄ユニットでは、純水供給設備105aから純水105bを供給しながら、例えばスポンジ状の円筒形の一対のロールブラシ105cをウエハSWの表裏主面にウエハSWを横断するように接触させて、高速回転させる。純水洗浄時の条件としては、例えばロールブラシ105cの回転数200rpm、ウエハSWの回転数10rpm、処理時間30〜60秒を一例として挙げることができる。
続いて、一対のロールブラシ105cを開いて、ウエハSWの表裏主面から離す。この純水洗浄により、Cu膜の表面に残留した防食剤を完全に除去する。
ここでは、ロールブラシ105cを使用したが、ロールブラシとペンブラシとを併用してもよい。ローラブラシとペンブラシとは、ともにウエハSWの表面に付着した異物を物理的な力によって除去することが可能である。特にペンブラシは、異物をウエハSWの中心から外周へ押し出すことを特徴としていることから、ウエハSWへの異物の再付着を防止できるので、洗浄の仕上げとして効果を有する。従って、ロールブラシとペンブラシを併用する場合は、ロールブラシを使用した後、ペンブラシを使用する方法が好ましい。ロールブラシ105cのみの使用か、あるいはロールブラシとペンブラシとの併用かは、Cu膜およびバリアメタル膜を研磨した後にウエハSWの被研磨面に残留する防食剤の量または吸着性の大小などにより選択される。
(5)第1薬液洗浄(図6の工程P6)
前述した図8に示す第1洗浄部105の第1両面洗浄ユニットと、ほぼ同じ構造の第2洗浄部106の第2両面洗浄ユニットにおいて、ウエハSWの第1薬液洗浄を行い、ウエハSWに付着した異物を除去する。すなわち、第2両面洗浄ユニットでは、薬液供給設備から薬液を供給しながら、例えばスポンジ状の円筒形の一対のロールブラシをウエハSWの表裏主面にウエハSWを横断するように接触させて、高速回転させる。第1薬液洗浄時の条件としては、例えばロールブラシの回転数200rpm、ウエハSWの回転数10rpm、処理時間60秒を一例として挙げることができる。
薬液には電解液(pH7付近の溶液)以外の溶液(酸性薬液または弱アルカリ性薬液)を用いる。酸性薬液としては、例えばクエン酸またはシュウ酸などの有機酸が用いられ、弱アルカリ性薬液としては、例えば有機アルカリが用いられる。
続いて、一対のロールブラシを開いて、ウエハSWの表裏主面から離した後、薬液を純水に変更して、例えば30秒のリンス洗浄を行う。
(6)第2薬液洗浄(図6の工程P7)
図9に示す第3洗浄部107の片面洗浄ユニットにおいて、ウエハSWの第2薬液洗浄を行い、ウエハSWに付着した異物を除去する。片面洗浄ユニットでは、薬液供給設備107aから薬液107bを供給しながら、例えばスポンジ状の円筒形のペンブラシ107cの底面をウエハSWの表主面に接触させて、高速回転させる。前述したように、ペンブラシ107cは、ウエハSWへの異物の再付着を防止できるので、洗浄の仕上げとして適している。第2薬液洗浄時の条件としては、例えばペンブラシ107cの回転数100rpm、押し付け圧力1N、ウエハSWの回転数300rpm、処理時間30秒を一例として挙げることができる。薬液には、例えばクエン酸またはシュウ酸などの有機酸が用いられる。
続いて、ペンブラシ107cを上昇させ、ウエハSWの被研磨面から離した後、薬液を純水に変更し、ウエハの回転数を、例えば10rpmまで低減して、例えば50秒のリンス洗浄を行う。
(7)乾燥(図6の工程P8)
乾燥部108の乾燥ユニットにおいて、ウエハSWを乾燥させる。乾燥時の条件としては、例えばウエハSWの回転数300rpm、イソプロピルアルコール(Isopropyl Alcohol:IPA)の供給量4L/minを一例として挙げることができる。
このように、本実施の形態では、Cu膜の研磨(図6の工程P2)、バリアメタル膜の研磨(図6の工程P3)、および水研磨(図6の工程P4)を行った後、続いて純水洗浄を行う(図6の工程P5)。そして、その後、第1薬液洗浄(図6の工程P6)および第2薬液洗浄(図6の工程P7)を行う。すなわち、薬液を用いた洗浄(図6の工程P6および工程P7)を行う前に、純水を用いた洗浄(図6の工程P5)を行う。
図10(a)は、前記図6に示す工程図において、純水洗浄(工程P5)を行わないCMP工程により形成された第1層目の配線M1の模式断面図である。この場合は、水研磨(工程P4)後に、Cu膜の表面に防食剤が残った状態で第1薬液洗浄(工程P6)が行われる。このため、濃淡電池効果による配線M1からの局所的なCuの溶出および析出が発生する。
図10(b)は、本実施の形態によるCMP工程により形成された第1層目の配線M1の模式断面図である。この場合は、純水洗浄(工程P5)において、水研磨(工程P4)によって除去できずにCu膜の表面に残留した防食剤を完全に除去することができる。従って、その後、第1薬液洗浄を行っても、濃淡電池効果による配線M1からの局所的なCuの溶出および析出を防止することができる。これにより、配線M1の腐食を防止することができる。
次に、デュアルダマシン法により第2層目の配線を形成する。
まず、図11に示すように、半導体基板1の主面上にキャップ絶縁膜18、層間絶縁膜19、および配線形成用のストッパ絶縁膜20を順次形成する。キャップ絶縁膜18および層間絶縁膜19には、後に説明するように接続孔が形成される。キャップ絶縁膜18は、層間絶縁膜19に対してエッチング選択比を有する材料で構成され、例えばプラズマCVD法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜18は第1層目の配線M1を構成するCuの拡散を防止する保護膜としての機能を有している。層間絶縁膜19は、例えばプラズマCVD法により形成されるLow−k膜であるSiOC膜とすることができる。ストッパ絶縁膜20は、層間絶縁膜19および後にストッパ絶縁膜20の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマCVD法により形成される窒化シリコン膜とすることができる。
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜20を加工した後、ストッパ絶縁膜20上に配線形成用の絶縁膜21を形成する。絶縁膜21は、例えばSiOC膜とすることができる。
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜21を加工する。この際、ストッパ絶縁膜20がエッチングストッパとして機能する。続いて、ストッパ絶縁膜20および配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜19を加工する。この際、キャップ絶縁膜18がエッチングストッパとして機能する。続いて、露出したキャップ絶縁膜18をドライエッチングにより除去することにより、キャップ絶縁膜18および層間絶縁膜19に接続孔22が形成され、ストッパ絶縁膜20および絶縁膜21に配線溝23が形成される。
次に、図12に示すように、接続孔22および配線溝23の内部に第2層目の配線M2を形成する。第2層目の配線M2は、バリアメタル層および主導体であるCu膜からなり、この配線M2と下層配線である第1層目の配線M1とを接続する接続部材は第2層目の配線M2と一体に形成される。まず、接続孔22および配線溝23の内部を含む半導体基板1の主面上にバリアメタル膜を形成する。バリアメタル膜は、例えば窒化チタン(TiN)膜、タンタル(Ta)膜または窒化タンタル(TaN)膜等である。続いて、CVD法またはスパッタリング法によりバリアメタル膜上にCuのシード層を形成し、さらに電解めっき法を用いてシード層上にCuめっき膜を形成する。Cuめっき膜により接続孔22および配線溝23の内部を埋め込む。続いて、接続孔22および配線溝23以外の領域のCuめっき膜、シード層、およびバリアメタル膜をCMP法により除去して、第2層目の配線M2を形成する。
ここで、第2層目の配線M2を形成する際には、前述の図5〜図10を用いて説明した第1層目の配線M1を形成する際に使用したCMP法と同様のCMP法を使用する。これにより、配線M1と同様に、特に70nm以下の線幅を有する配線M2でも、CMP工程における濃淡電池効果(防食剤が残留して配線M2を構成するCu膜が局所的に露出することにより発生する濃淡電池効果)による配線M2からの局所的なCuの溶出および析出を防止することができる。
その後、図13に示すように、例えば前述した第2層目の配線M2と同様な方法によりさらに上層の配線を形成する。図13では、第3層目〜第6層目の配線M3、M4、M5、およびM6を形成した半導体装置を例示している。
なお、本実施の形態では、第3層目の配線M3および第4層目の配線M4には、最小線幅が70nm以下のCu配線を採用し、第5層目の配線M5および第6層目の配線M6には、最小線幅が100nm以上のCu配線を採用している。従って、第3層目の配線M3および第4層目の配線M4では、CMP工程において研磨スラリーに添加された防食剤の残留による腐食が生じやすいので、本発明を適用する。これに対して、第5層目の配線M5および第6層目の配線M6では、CMP工程において研磨スラリーに添加された防食剤の残留による腐食は生じにくいので、本発明を適用しない場合もある。
続いて、第6層目の配線M6上に窒化シリコン膜24を形成し、窒化シリコン膜24上に酸化シリコン膜25を形成する。これら窒化シリコン膜24および酸化シリコン膜25は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
次に、レジストパターンをマスクとしたエッチングにより窒化シリコン膜24および酸化シリコン膜25を加工して、第6層目の配線M6の一部(ボンディングパッド部)を露出させる。続いて、露出した第6層目の配線M6上に金(Au)膜およびニッケル(Ni)膜等の積層膜からなるバンプ下地電極26を形成し、バンプ下地電極26上に金(Au)または半田等からなるバンプ電極27を形成することにより、本実施の形態である半導体装置が略完成する。なお、このバンプ電極27は外部接続用電極となる。この後、ウエハから半導体チップに個々に切り分けられ、パッケージ基板等に実装されるが、それらの説明は省略する。
このように、本実施の形態によれば、Cu配線の製造工程の一つであるCMP工程において、研磨スラリーに添加された防食剤を完全に除去することができるので、濃淡電池効果によるCu配線、特に70nm以下の線幅のCu配線において生じる局所的なCuの溶出および析出を防止することができる。これにより、Cu配線の腐食を防止して、半導体装置の製造歩留まりを向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、CMP法を使用してメタル配線を形成する半導体装置の製造に適用することができる。
1 半導体基板
2 分離部
3 p型ウェル
4 n型ウェル
5 ゲート絶縁膜
6n,6p ゲート電極
7 サイドウォール
8 n型半導体領域
9 p型半導体領域
10 絶縁膜
11 接続孔
12 プラグ
13 ストッパ絶縁膜
14 絶縁膜
15 配線溝
16 バリアメタル膜
17 銅(Cu)めっき膜
18 キャップ絶縁膜
19 層間絶縁膜
20 ストッパ絶縁膜
21 絶縁膜
22 接続孔
23 配線溝
24 窒化シリコン膜
25 酸化シリコン膜
26 バンプ下地電極
27 バンプ電極
100 CMP装置
101 ウエハ収納容器
102 搬送部
103 第1研磨部
103a プラテン(研磨盤)
103b 研磨パッド
103c ウエハ保持機構(ウエハキャリア)
103d 研磨スラリー
103e スラリー供給設備
103f ドレッサ
104 第2研磨部
104a プラテン(研磨盤)
105 第1洗浄部
105a 純水供給設備
105b 純水
105c ロールブラシ
106 第2洗浄部
107 第3洗浄部
107a 薬液供給設備
107b 薬液
107c ペンブラシ
108 乾燥部
M1〜M6 配線
SW ウエハ

Claims (8)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法:
    (a)半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜に凹形状の配線溝を形成する工程;
    (b)前記半導体基板の主面上に前記配線溝の内部を埋め込まないようにバリアメタル膜を形成した後、前記バリアメタル膜上に前記配線溝の内部を埋め込むように銅膜を形成する工程;
    (c)第1研磨スラリーを用いたCMPにより前記銅膜を研磨して、前記配線溝の内部以外の余分な前記銅膜を除去する工程;
    (d)前記(c)工程の後、防食剤が添加された第2研磨スラリーを用いたCMPにより前記バリアメタル膜を研磨して、前記配線溝の内部以外の余分な前記バリアメタル膜を除去する工程;
    (e)前記(d)工程の後、純水を用いたCMPにより前記銅膜の表面および前記バリアメタル膜の表面を研磨する工程;
    (f)前記(e)工程の後、純水を供給しながら前記半導体基板を洗浄する工程;
    (g)前記(f)工程の後、薬液を供給しながら前記半導体基板を洗浄する工程、
    ここで、前記(d)工程と前記(e)工程との間では、前記半導体基板の主面上への防食剤の塗布および前記半導体基板の薬液を用いた洗浄は行わず、
    さらに、前記(f)工程と前記(g)工程との間では、前記半導体基板の主面上への防食剤の塗布は行わない。
  2. 請求項1記載の半導体装置の製造方法において、前記(e)工程における研磨時間は5〜15秒であることを特徴とする半導体装置の製造方法。
  3. 請求項1記載の半導体装置の製造方法において、前記(f)工程における洗浄時間は30〜60秒であることを特徴とする半導体装置の製造方法。
  4. 請求項1記載の半導体装置の製造方法において、前記(g)工程では、薬液に電解液以外の溶液を用いることを特徴とする半導体装置の製造方法。
  5. 請求項1記載の半導体装置の製造方法において、前記(f)工程では、ロールブラシを用いて前記半導体基板を洗浄することを特徴とする半導体装置の製造方法。
  6. 請求項1記載の半導体装置の製造方法において、前記(f)工程は、さらに以下の工程を含む:
    (f1)第1薬液を供給しながら、ロールブラシを用いて前記半導体基板を洗浄する工程;
    (f2)前記(f1)工程の後、第2薬液を供給しながら、ペンブラシを用いて前記半導体基板を洗浄する工程。
  7. 請求項1記載の半導体装置の製造方法において、前記(g)工程は、さらに以下の工程を含む:
    (g1)第1薬液を供給しながら、ロールブラシを用いて前記半導体基板を洗浄する工程;
    (g2)前記(g1)工程の後、第2薬液を供給しながら、ペンブラシを用いて前記半導体基板を洗浄する工程。
  8. 請求項1記載の半導体装置の製造方法において、前記配線溝の最小の溝幅は70nm以下であることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960048B2 (en) 2013-02-13 2018-05-01 Showa Denko K.K. Surface machining method for single crystal SiC substrate, manufacturing method thereof, and grinding plate for surface machining single crystal SiC substrate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3111979B2 (ja) * 1998-05-20 2000-11-27 日本電気株式会社 ウエハの洗浄方法
DE60044470D1 (de) * 2000-06-23 2010-07-08 Fujitsu Ltd Verfahren zur herstellung eines halbleiterelement
JP2008004621A (ja) * 2006-06-20 2008-01-10 Toshiba Corp Cu膜CMP用スラリー、研磨方法および半導体装置の製造方法
JP2009238896A (ja) * 2008-03-26 2009-10-15 Renesas Technology Corp 半導体集積回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960048B2 (en) 2013-02-13 2018-05-01 Showa Denko K.K. Surface machining method for single crystal SiC substrate, manufacturing method thereof, and grinding plate for surface machining single crystal SiC substrate
US10453693B2 (en) 2013-02-13 2019-10-22 Showa Denko K.K. Surface machining method for single crystal SiC substrate, manufacturing method thereof, and grinding plate for surface machining single crystal SiC substrate

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